スイッチドキャパシタデシメータ
出力サンプルレートの奇数高調波における望ましくない信号成分を減衰させることができるスイッチドキャパシタデシメータが、説明される。スイッチドキャパシタデシメータは、少なくとも１つのサンプリングキャパシタと、複数のスイッチと、を含む。各サンプリングキャパシタでは、上部プレートは、キャパシタが上部充電のために選択されるときに、第１の入力信号で充電され、下部プレートは、キャパシタが下部充電のために選択されるときに、第２の入力信号で充電される。各サンプリングキャパシタでは、キャパシタが読取りのために選択されるときに、上部プレートは、その蓄積された電荷を第１の出力信号へと供給し、下部プレートは、その蓄積された電荷を第２の出力信号へと供給する。スイッチは、充電のためには第１および第２の入力信号に、読取りのためには第１および第２の出力信号に、少なくとも１つのサンプリングキャパシタを結合する。
【発明の詳細な説明】
【背景】
【０００１】
［Ｉ．分野］
本開示は、一般にエレクトロニクスに関し、そしてより詳細にはデシメータに関する。
【０００２】
［ＩＩ．背景］
デシメータ(decimator)は、入力サンプルレートで入力信号を受け取り、そして入力サンプルレートの小部分(fraction)である出力サンプルレートで出力信号を供給する回路ブロックである。デシメーションプロセス(decimation process)は、望ましい信号帯域幅に含まれる出力サンプルレートの高調波における望ましくない信号成分をもたらす可能性がある。これらの望ましくない信号成分は、そのときには性能を低下させる可能性がある雑音としての役割を果たすことになる。アンチエイリアスフィルタ(anti-alias filter)は、デシメータに先行して配置されることができ、そして望ましい信号帯域幅に含まれることができる望ましくない信号成分を減衰させるために使用されることができる。アンチエイリアスフィルタは、入力サンプルレートと、出力サンプルレートと、望ましくない信号成分についての望ましい量の減衰とに応じて比較的複雑である可能性がある。ハードウェアの複雑さを低減させることができる方法でデシメーションを実行することができることが望ましい。
【発明の概要】
【０００３】
デシメーションに起因した望ましい信号帯域幅に含まれることができるある種の望ましくない信号成分を減衰させることができるスイッチドキャパシタデシメータ(switched-capacitor decimator)が、ここにおいて説明される。スイッチドキャパシタデシメータは、少なくとも１つのサンプリングキャパシタの上部プレートと下部プレートとの両方の上へ差動入力信号をサンプリングすることができる。この上部および下部のサンプリングは、出力サンプルレートの奇数高調波における望ましくない信号成分を減衰させることができ、これは、アンチエイリアスフィルタの要件を緩和することができる。
【０００４】
一設計においては、スイッチドキャパシタデシメータは、少なくとも１つのサンプリングキャパシタと、複数のスイッチと、を含む。各サンプリングキャパシタでは、上部プレートは、キャパシタが、上部充電のために(for top charging)選択されるときに、第１の入力信号で充電され、そして下部プレートは、キャパシタが、下部充電のために(for bottom charging)選択されるときに、第２の入力信号で充電される。上部充電は、キャパシタの上部プレートを充電することを意味し、そして下部充電は、キャパシタの下部プレートを充電することを意味する。各サンプリングキャパシタでは、キャパシタが、読取りのために(for reading)選択されるときに、上部プレートは、その蓄積された電荷を第１の出力信号へと供給し、そして下部プレートは、その蓄積された電荷を第２の出力信号へと供給する。スイッチは、少なくとも１つのサンプリングキャパシタを充電のために第１および第２の入力信号に結合し、そして読取りのために第１および第２の出力信号に結合する。スイッチドキャパシタデシメータは、第１の入力信号と第２の入力信号との間に結合された入力キャパシタ、および／または第１の出力信号と第２の出力信号との間に結合された出力キャパシタ、をさらに含むことができる。第１の入力信号と第２の入力信号とは、入力サンプルレートにおける差動入力信号のためであることができる。第１の出力信号と第２の出力信号とは、出力サンプルレートにおける差動出力信号のためであることができ、この出力サンプルレートは、入力サンプルレートの小部分とすることができる。
【０００５】
一設計においては、スイッチドキャパシタデシメータは、１つのサンプリングキャパシタと、４つのスイッチと、を含む。第１のスイッチは、上部充電のために選択されるときに、第１の入力信号をサンプリングキャパシタの上部プレートに結合する。第２のスイッチは、下部充電のために選択されるときに、第２の入力信号をサンプリングキャパシタの下部プレートに結合する。第３のスイッチは、読取りのために選択されるときに、サンプリングキャパシタの上部プレートを第１の出力信号に結合する。第４のスイッチは、読取りのために選択されるときに、サンプリングキャパシタの下部プレートを第２の出力信号に結合する。
【０００６】
別の設計においては、スイッチドキャパシタデシメータは、２つのサンプリングキャパシタと、８つのスイッチと、を含む。第１および第２のスイッチは、それらが上部充電のために選択されるときに、第１の入力信号をそれぞれ第１および第２のサンプリングキャパシタの上部プレートに結合する。第３および第４のスイッチは、それらが下部充電のために選択されるときに、第２の入力信号をそれぞれ第１および第２のサンプリングキャパシタの下部プレートに結合する。第５および第６のスイッチは、それらが読取りのために選択されるときに、それぞれ第１および第２のサンプリングキャパシタの上部プレートを第１の出力信号に結合する。第７および第８のスイッチは、それらが読取りのために選択されるときにそれぞれ第１および第２のサンプリングキャパシタの下部プレートを第２の出力信号に結合する。
【０００７】
さらに別の設計においては、スイッチドキャパシタデシメータは、４つのサンプリングキャパシタと、１６個のスイッチと、を含む。４つのスイッチは、それらが上部充電のために選択されるときに、第１の入力信号を４つのサンプリングキャパシタの上部プレートに結合する。別の４つのスイッチは、それらが、下部充電のために選択されるときに、第２の入力信号を４つのサンプリングキャパシタの下部プレートに結合する。さらに別の４つのスイッチは、それらが読取りのために選択されるときに、４つのサンプリングキャパシタの上部プレートを第１の出力信号に結合する。最後の４つのスイッチは、それらが読取りのために選択されるときに、４つのサンプリングキャパシタの下部プレートを第２の出力信号に結合する。
【０００８】
上記で説明される設計のおのおのにおいて、各サンプリングキャパシタでは、追加のスイッチは、他のプレートが充電されているときに充電されていないプレートを基準電圧に結合するために使用されることができる。スイッチドキャパシタデシメータの中のスイッチは、以下で説明されるように動作させられることができる。本開示の様々な態様と特徴とはまた、以下でさらに詳細に説明される。
【図面の簡単な説明】
【０００９】
【図１】図１は、ワイヤレス通信デバイスのブロック図を示している。
【図２】図２は、離散時間フィルタと、デシメータブロックとのブロック図を示している。
【図３Ａ】図３Ａは、従来のデシメーションについてのスペクトルプロットを示している。
【図３Ｂ】図３Ｂは、スイッチドキャパシタデシメータを用いたデシメーションについてのスペクトルプロットを示している。
【図４Ａ】図４Ａは、１つのサンプリングキャパシタを有するスイッチドキャパシタデシメータを示している。
【図４Ｂ】図４Ｂは、図４Ａにおけるスイッチドキャパシタデシメータについてのタイミング図を示している。
【図５Ａ】図５Ａは、２つのサンプリングキャパシタを有するスイッチドキャパシタデシメータを示している。
【図５Ｂ】図５Ｂは、図５Ａにおけるスイッチドキャパシタデシメータについてのタイミング図を示している。
【図６Ａ】図６Ａは、４つのサンプリングキャパシタを有するスイッチドキャパシタデシメータを示している。
【図６Ｂ】図６Ｂは、図６Ａにおけるスイッチドキャパシタデシメータについてのタイミング図を示している。
【図７】図７は、スイッチドキャパシタデシメータについての構成可能な入力キャパシタを示している。
【図８】図８は、デシメーションを実行するためのプロセスを示している。
【詳細な説明】
【００１０】
ここにおいて説明されるスイッチドキャパシタデシメータは、ワイヤレス通信、コンピューティング、ネットワーキング、大量消費電子製品(consumer electronics)など様々なアプリケーションのために使用されることができる。スイッチドキャパシタデシメータは、より高いサンプルレートからより低いサンプルレートへのデシメーションを実行する任意のデバイスのために使用されることもできる。スイッチドキャパシタデシメータは、ワイヤレス通信デバイス、セルラ電話、ブロードキャストレシーバ、携帯型個人情報端末(personal digital assistant)（ＰＤＡ）、ハンドヘルドデバイス、ワイヤレスモデム、ラップトップコンピュータ、コードレス電話、ブルートゥースデバイス、大量消費電子デバイスなど、様々なデバイスのために使用されることができる。明確にするために、セルラ電話や何らかの他のデバイスとすることができるワイヤレス通信デバイスにおけるスイッチドキャパシタデシメータの使用については、以下で説明される。スイッチドキャパシタデシメータは、レシーバの中で使用されることができ、ここでは、それらの間の望ましい信号内へのエイリアス周波数帯域に存在する干渉波のサブサンプリングは、回避されるべきである。
【００１１】
図１は、ワイヤレス通信デバイス１００の一設計のブロック図を示している。この設計においては、ワイヤレスデバイス１００は、双方向通信をサポートするレシーバ１２０とトランスミッタ１４０と、を含む。一般に、ワイヤレスデバイス１００は、任意の数の通信システムと周波数帯域とのための任意の数のレシーバと、任意の数のトランスミッタと、を含むことができる。
【００１２】
受信経路上で、アンテナ１１２は、基地局によって送信される無線周波数(radio frequency)（ＲＦ）被変調信号を受信し、そして受信ＲＦ信号を供給し、この受信ＲＦ信号は、ＲＦユニット１１４を通して経路指定され、そしてレシーバ１２０へと供給される。ＲＦユニット１１４は、送信経路と受信経路とのためにＲＦ信号を多重化することができるＲＦスイッチおよび／またはデュプレクサを含むことができる。レシーバ１２０内において、低雑音相互コンダクタンス増幅器(low noise transconductance amplifier)（ＬＮＴＡ）１２２は、受信ＲＦ信号（これは電圧信号とすることができる）を増幅し、そして増幅されたＲＦ信号（これは、電流信号とすることができる）を供給する。離散時間サンプラ(discrete time sampler)１２４は、増幅されたＲＦ信号をサンプリングし、そしてアナログサンプルを供給する。離散時間フィルタおよびデシメータのブロック１２６は、アナログサンプルをフィルタにかけ(filters)、そしてデシメートし(decimates)、そして第１のフィルタにかけられた(filtered)サンプルを供給する。増幅器（Ａｍｐ）１２８は、第１のフィルタにかけられたサンプルを増幅し、そして第１の増幅されたサンプルを供給する。離散時間フィルタおよびデシメータのブロック１３０は、第１の増幅されたサンプルをフィルタにかけ、そしてデシメートし、そして第２のフィルタにかけられたサンプルを供給する。増幅器１３２は、第２のフィルタにかけられたサンプルを増幅し、そして第２の増幅されたサンプルを供給する。アナログデジタル変換器(analog-to-digital converter)（ＡＤＣ）１３４は、第２の増幅されたサンプルをデジタル化し、そしてデジタルサンプルをデジタルプロセッサ１５０へと供給する。デジタルサンプルは、デジタルプロセッサ１５０内のデジタルフィルタ１５２および／または他の処理ユニットによって処理されることができる。制御信号ジェネレータ１３６は、サンプラ１２４のためのサンプリングクロックと、ブロック１２６および１３０のための制御信号とを生成する。
【００１３】
送信経路上で、デジタルプロセッサ１５０は、送信されるべきデータを処理し、そして出力チップをトランスミッタ１４０へと供給する。トランスミッタ１４０は、出力ＲＦ信号を生成するために出力チップを処理し（例えば、アナログへと変換し、フィルタにかけ、増幅し、そして周波数アップコンバートし）、この出力ＲＦ信号は、ＲＦユニット１１４を通して経路指定され、そしてアンテナ１１２を経由して送信される。簡単にするために、トランスミッタ１４０の詳細は、図１に示されてはいない。
【００１４】
デジタルプロセッサ１５０は、データ送信およびデータ受信、ならびに他の機能のための様々な処理ユニットを含むことができる。例えば、デジタルプロセッサ１５０は、デジタル信号プロセッサ(digital signal processor)（ＤＳＰ）、縮小命令セットコンピュータ(reduced instruction set computer)（ＲＩＳＣ）、中央演算処理装置(central processing unit)（ＣＰＵ）などを含むことができる。コントローラ／プロセッサ１６０は、ワイヤレスデバイス１００におけるオペレーションを制御することができる。メモリ１６２は、ワイヤレスデバイス１００についてのプログラムコードとデータとを記憶することができる。データプロセッサ１５０、コントローラ／プロセッサ１６０、および／またはメモリ１６２は、１つまたは複数の特定用途向け集積回路(application specific integrated circuits)（ＡＳＩＣ）および／または他のＩＣの上にインプリメントされることができる。
【００１５】
図１は、レシーバ１２０の特定の一設計を示している。一般に、レシーバ１２０内の信号の処理は、増幅器、フィルタ、デシメータ、サンプラなどの１つまたは複数のステージによって実行されることができる。これらの回路ブロックは、図１に示されるコンフィギュレーションとは異なるように配列されることができる。さらに、図１に示されていない他の回路ブロックが、レシーバ内の信号を処理するために使用されることもできる。例えば、可変利得増幅器(variable gain amplifier)（ＶＧＡ）と低域通過フィルタとの複数のステージは、離散時間サンプラ１２４とＡＤＣ１３４との間に位置することができる。図１におけるいくつかの回路ブロックは、省略されることもできる。例えば、ブロック１３０と増幅器１３２とは、省略されることができ、そして増幅器１２８は、ＡＤＣ１３４を直接に駆動することができる。レシーバ１２０の全部または一部分は、１つまたは複数のＲＦ集積回路(RF integrated circuits)（ＲＦＩＣ）、混合信号ＩＣなどの上にインプリメントされることができる。
【００１６】
図２は、離散時間フィルタおよびデシメータのブロック２００の一設計のブロック図を示しており、このブロックは、図１の中のブロック１２６および１３０のおのおののために使用されることができる。ブロック２００内において、アンチエイリアスフィルタ２１０は、ｆｓの入力サンプルレートで、アナログサンプルを受け取り、後続のデシメーションに起因して望ましい信号帯域幅内に折り重なる(fold)ことができる望ましくない信号成分を減衰させるためにアナログサンプルをフィルタにかけ、そして入力サンプルレートで入力サンプルを供給する。スイッチドキャパシタデシメータ２２０は、入力サンプルを受け取り、入力サンプルをＮのファクタだけデシメートし、そしてｆｏｕｔ＝ｆｓ／Ｎの出力サンプルレートで出力サンプルを供給し、ここでＮは、任意の整数値とすることができる。離散時間フィルタ２３０は、デシメータ２２０からの出力サンプルをフィルタにかけ、そしてフィルタにかけられたサンプルを出力サンプルレートで供給する。用語「サンプル」と「信号」とは、ここにおいて交換可能に使用される。
【００１７】
図３Ａは、従来のデシメーションについてのスペクトルプロットを示している。デシメータについての入力信号は、ｆｓｉｇｎａｌという両側の帯域幅を有し、そして−ｆｓｉｇｎａｌ／２から＋ｆｓｉｇｎａｌ／２の範囲の中の周波数を占有する望ましい信号３１０を含んでいる。入力信号は、ｆｓの入力サンプルレートにあるので、入力信号のスペクトルは、ｆｓ毎に反復する。Ｎのファクタによるデシメーションは、ＤＣへと折り曲げられるべき、ｍ＝１，...，Ｎ−１の場合にｍ・ｆｓ／Ｎである、出力サンプルレートのあらゆる高調波に中心を置く望ましくない信号成分をもたらす。このエイリアシングは、望ましい信号とオーバーラップする、そして望ましい信号に対する雑音としての役割を果たす望ましくない信号成分をもたらす。
【００１８】
図２の中のアンチエイリアスフィルタ２１０は、出力サンプルレートのすべての高調波において望ましくない信号成分を減衰させることができる。これは、そのときには、デシメーションに起因して望ましい信号帯域幅内に含まれる少量の望ましくない信号成分をもたらすことになる。アンチエイリアスフィルタ２１０は、（ｉ）望ましい信号の周波数応答を変形させることを回避するための比較的フラットな通過帯域と、（ｉｉ）望ましい信号に最も近い、出力サンプルレートの第１高調波における望ましくない信号成分の十分な減衰と、を有するように設計されることができる。アンチエイリアスフィルタ２１０の複雑さは、望ましい信号帯域幅ｆｓｉｇｎａｌと、出力サンプルレートｆｏｕｔと、望ましくない信号成分の望ましい量の減衰とに依存することができ、ここでｆｏｕｔは、入力サンプルレートｆｓとデシメーションファクタＮとに依存する。一般に、できる限りアンチエイリアスフィルタ２１０の複雑さを低減させることが望ましい。
【００１９】
一態様において、デシメータ２２０は、デシメータ内の少なくとも１つのサンプリングキャパシタの上部／正プレートと、下部／負プレートとの両方に対して異なる入力信号をサンプリングすることができる差動スイッチドキャパシタ構造を用いてインプリメントされることができる。ｆｓ／Ｎにおける第１高調波を含めて、出力サンプルレートの奇数高調波における望ましくない信号成分の高い減衰は、以下で説明されるようにサンプリングキャパシタ（単数または複数）の上部プレートと下部プレートとに対する差動入力信号のサンプリングを適切に制御することにより達成されることができる。
【００２０】
図３Ｂは、スイッチドキャパシタデシメータ２２０を用いたデシメーションについてのスペクトルプロットを示している。ｆｓ／Ｎ、３ｆｓ／Ｎ、...、（Ｎ−１）ｆｓ／Ｎにおける出力サンプルレートの奇数高調波は、デシメータ２２０を用いて減衰されることができる。次いで、アンチエイリアスフィルタ２１０は、２ｆｓ／Ｎ、４ｆｓ／Ｎ、...、（Ｎ−２）ｆｓ／Ｎにおいて出力サンプルレートの偶数高調波を減衰させるように設計されることができる。最も近い偶数高調波は、２ｆｓ／Ｎにあるのに対して、最も近い奇数高調波は、ｆｓ／Ｎにある。アンチエイリアスフィルタ２１０の要件は、デシメータ２２０を用いて全体の１オクターブだけ、緩和されることができる。次いで、これは、アンチエイリアスフィルタ２１０の複雑さを低減させることができ、これは、アンチエイリアスフィルタ２１０についてのより小さな面積、より低いパワー消費、および／または他の利点をもたらすことができる。
【００２１】
図４Ａは、単一のサンプリングキャパシタを有するスイッチドキャパシタデシメータ２２０ａの一設計の概略図を示している。デシメータ２２０ａは、図２の中のデシメータ２２０の一設計である。デシメータ２２０ａは、入力ノードＡｐとＡｎとにおける、それぞれＩｎｐ信号とＩｎｎ信号とから成る差動入力信号を受け取る。デシメータ２２０ａは、Ｎのファクタだけ入力信号をデシメートし、ここでＮは、任意の整数値とすることができる。デシメータ２２０ａは、出力ノードＺｐとＺｎとにおける、それぞれＯｕｔｐ信号とＯｕｔｎ信号とから成る差動出力信号を供給する。
【００２２】
デシメータ２２０ａ内において、入力キャパシタ４００は、その上部プレートが、ノードＡｐに結合され、そしてその下部プレートが、ノードＡｎに結合されている。スイッチ４１２は、ノードＡｐとノードＢｐとの間に結合される。スイッチ４１４は、ノードＢｐとノードＺｐとの間に結合される。スイッチ４２２は、基準電圧ＶｒｅｆとノードＢｐとの間に結合される。Ｖｒｅｆは、出力回路の共通電圧に等しい入力回路のコモンモード電圧とすることができる。スイッチ４１６は、ノードＡｎとノードＢｎとの間に結合される。スイッチ４１８は、ノードＢｎとノードＺｎとの間に結合される。スイッチ４２４は、基準電圧とノードＢｎとの間に結合される。サンプリングキャパシタ４１０は、その上部プレートが、ノードＢｐに結合され、そしてその下部プレートが、ノードＢｎに結合されている。出力キャパシタ４２０は、その上部プレートが、ノードＺｐに結合され、そしてその下部プレートが、ノードＺｎに結合されている。スイッチ４１２、４１４、４１６、４１８、４２２および４２４は、それぞれ制御信号Ｓ１、Ｓ３、Ｓ２、Ｓ３、Ｓ２およびＳ１によって開かれ、そして閉じられる。
【００２３】
図４Ａに示される設計においては、入力キャパシタ４００は、差動入力信号に直接に結合され、そして出力キャパシタ４２０は、差動出力信号に直接に結合される。サンプリングキャパシタ４１０は、差動入力信号をサンプリングし、そしてその蓄積された電荷を差動出力信号へと供給する。キャパシタ４００のキャパシタンスは、先行する回路（例えば、アンチエイリアスフィルタ２１０）に対して提示されるべきキャパシタンス、ノードＡｐおよびＡｎにおける望ましい電圧スイングなど、様々なファクタに基づいて選択されることができる。より大きなキャパシタ４００は、より小さい電圧スイングに対応し、逆の場合も同様である。デシメータ２２０ａは、キャパシタ４００および４１０のキャパシタンス、ならびにデシメーションファクタＮによって決定される周波数に位置するポール(pole)を有する。キャパシタ４１０のキャパシタンスは、デシメータ２２０ａについての望ましい周波数応答を得るように選択されることができる。キャパシタ４２０のキャパシタンスは、後続の回路（例えば、フィルタ２３０）に基づいて選択されることができ、そしてキャパシタ４１０のキャパシタンスよりも小さくすることができ、その結果、電圧降下は、キャパシタ４１０が出力に結合されるときに大きすぎることがないようになる。
【００２４】
入力キャパシタ４００は、いくつかの設計では省略されることもできる。出力キャパシタ４２０は、いくつかの設計では省略されることもできる。挿入損失は、出力キャパシタ４２０なしではより大きくなる可能性がある。
【００２５】
図４Ｂは、Ｎ＝４の場合の一設計に従って図４Ａの中のデシメータ２２０ａについての制御信号についてのタイミング図を示している。この設計においては、サンプリングキャパシタ４１０の上部プレートは、上部充電フェーズ中に充電され、そして読取りフェーズ中にその蓄積された電荷を供給する。サンプリングキャパシタ４１０の下部プレートは、下部充電フェーズ中に充電され、そして読取りフェーズ中にその蓄積された電荷を供給する。
【００２６】
時刻Ｔ１から時刻Ｔ２への上部充電フェーズでは、Ｓ１信号が、アサートされ、スイッチ４１２と４２４とが、閉じられ、そしてキャパシタ４１０の上部プレートは、キャパシタ４１０の下部プレートがＶｒｅｆに接続されて、Ｉｎｐ信号によって充電される。スイッチ４２４は、キャパシタ４１０の上部プレートがスイッチ４１２を経由して充電される間、キャパシタ４１０の下部プレートを知られている電圧に保持する。時刻Ｔ３から時刻Ｔ４への下部充電フェーズでは、Ｓ２信号が、アサートされ、スイッチ４１６と４２２とが、閉じられ、そしてキャパシタ４１０の下部プレートは、キャパシタ４１０の上部プレートがＶｒｅｆに接続されて、Ｉｎｎ信号によって充電される。時刻Ｔ４から時刻Ｔ５への読取りフェーズでは、Ｓ３信号が、アサートされ、スイッチ４１４と４１８とが、閉じられ、そしてキャパシタ４１０の上部プレートと下部プレートとは、それぞれＯｕｔｐ信号とＯｕｔｎ信号へとそれらの蓄積された電荷を供給する。
【００２７】
図４Ｂに示される設計では、キャパシタ４１０のせいぜい１つのプレートが、任意の与えられた瞬間に充電され、または読み取られる。上部プレート読取りフェーズは、下部プレートが充電している間には完了しているべきであり、逆もまた同様である。キャパシタ４１０の各プレートは、各出力サンプル期間の異なるオーバーラップしていない時間間隔の中で充電され、そして読み取られる。
【００２８】
簡単にするために、図４Ｂは、時間合わせされた制御信号の立ち上がりエッジと立ち下がりエッジとを示している。制御信号は、立ち上がりエッジが、立ち下がりエッジの後に起きるように生成されることもでき、その結果、１つの制御信号だけが、任意の与えられた瞬間にアサートされるようになる。図４Ｂはまた、各充電フェーズが、１．５入力サンプル期間の持続時間を有することと、各読取りフェーズが、０．５入力サンプル期間の持続時間を有することとを示している。充電フェーズと読取りフェーズとは、他の持続時間を有することもできる。各読取りフェーズの持続時間は、キャパシタ４１０が、その蓄積された電荷を出力信号へと供給することを可能にするように十分に長くすることができる。各充電フェーズの持続時間は、キャパシタ４１０が、入力信号からできる限り多くの電荷を取り込むことを可能にするようにできる限り長くすることができる。
【００２９】
図４Ｂに示される一設計においては、キャパシタ４１０の下部プレートのための制御信号は、次式：
Ｓｎ＝Ｒｎ＋（Ｎ／２）・Ｔｓ 式（１）
のように生成されることができ、ここでＴｓ＝１／ｆｓは、１入力サンプル期間であり、Ｒｎは、サンプリングキャパシタの上部プレートのための制御信号であり、Ｓｎは、サンプリングキャパシタの下部プレートのための制御信号であり、そしてｎは、制御信号についてのインデックスであり、例えば、デシメータ２２０ａの場合、ｎ＝「ａ１」または「ａ２」である。
【００３０】
式（１）に示される設計においては、下部プレートのための各Ｓｎ信号は、上部プレートのための対応するＲｎ信号からＮ／２入力サンプル期間だけ遅延される。これは、よいアンチエイリアス性能と、出力サンプルレートの奇数高調波の高い減衰と、をもたらし、この高調波は、ｍ＝１、３、５、...、Ｎ−１の場合にｍ・ｆｓ／Ｎにある。
【００３１】
別の設計においては、下部プレートのための各Ｓｎ信号は、上部プレートのための対応するＲｎ信号からＮ／２よりも少ないか、または多い（例えば、９Ｎ／１６）倍数の入力サンプル期間だけ遅延されることができる。これは、入力信号のアンチエイリアシングとフィルタリングとの両方を提供することができる。Ｒｎ信号についての異なる量の遅延は、望ましくない信号成分の異なる量の減衰、ならびに異なるフィルタ応答を提供することができる。
【００３２】
図５Ａは、２つのサンプリングキャパシタを有するスイッチドキャパシタデシメータ２２０ｂの一設計の概略図を示している。デシメータ２２０ｂは、図２の中のデシメータ２２０の別の設計である。デシメータ２２０ｂ内において、入力キャパシタ５００は、その上部プレートと下部プレートとが、それぞれ入力ノードＡｐとＡｎとに結合されている。スイッチ５１２と５１４とは、それぞれ一端が、ノードＡｐに結合され、そして他端が、ノードＢｐとＣｐとに結合されている。スイッチ５１６と５１８とは、それぞれ一端が、ノードＡｎに結合され、そして他端が、ノードＢｎとＣｎとに結合されている。スイッチ５２２と５２６とは、それぞれ一端が、Ｖｒｅｆに結合され、そして他端がノードＢｐとＢｎとに結合されている。サンプリングキャパシタ５１０は、その上部プレートと下部プレートとが、それぞれノードＢｐとＢｎとに結合されている。スイッチ５２４と５２８とは、それぞれ一端がＶｒｅｆに結合され、そして他端が、ノードＣｐとＣｎとに結合されている。サンプリングキャパシタ５２０は、その上部プレートと下部プレートとが、それぞれノードＣｐとＣｎとに結合されている。スイッチ５３２と５３４とは、それぞれ一端が、ノードＺｐに結合され、そして他端が、ノードＢｐとＣｐとに結合されている。スイッチ５３６と５３８とは、それぞれ一端が、ノードＺｎに結合され、そして他端が、ノードＣｎとＢｎとに結合されている。出力キャパシタ５３０は、その上部プレートと下部プレートとが、それぞれ出力ノードＺｐとＺｎとに結合されている。スイッチ５１２、５１４、５１６および５１８は、それぞれ制御信号Ｓ１、Ｓ２、Ｓ２およびＳ１によって開かれ、そして閉じられる。スイッチ５２２、５２４、５２６および５２８は、それぞれ制御信号Ｓ２、Ｓ１、Ｓ１およびＳ２によって開かれ、そして閉じられる。スイッチ５３２、５３４、５３６および５３８は、制御信号Ｓ３によって一緒に開かれ、そして閉じられる。
【００３３】
図５Ａに示される設計においては、入力キャパシタ５００は、差動入力信号に直接に結合され、そして出力キャパシタ５３０は、差動出力信号に直接に結合される。入力キャパシタ５００および／または出力キャパシタ５３０は、いくつかの設計では省略されることができる。サンプリングキャパシタ５１０および５２０は、差動入力信号をサンプリングし、そしてそれらの蓄積された電荷を差動出力信号へと供給する。デシメータ２２０ｂは、キャパシタ５００、５１０および５２０のキャパシタンス、ならびにデシメーションファクタＮによって決定される周波数に位置するポールを有する。キャパシタ５００、５１０、５２０および５３０のキャパシタンスは、図４Ａの中のデシメータ２２０ａについて上記で説明される考察に基づいて選択されることができる。キャパシタ５１０と５２０とは、同じキャパシタンスを有することができる。キャパシタ５３０のキャパシタンスは、キャパシタ５１０および５２０の結合キャパシタンスよりも小さくすることができ、その結果、電圧降下は、キャパシタ５１０および５２０が出力に結合されるときに、大きすぎることはないようになる。
【００３４】
図５Ｂは、Ｎ＝４の場合についての一設計に従って図５Ａにおけるデシメータ２２０ｂのための制御信号についてのタイミング図を示している。この設計においては、サンプリングキャパシタ５１０および５２０の上部プレートは、２つの充電フェーズ中に充電され、そして読取りフェーズ中にそれらの蓄積された電荷を供給する。サンプリングキャパシタ５１０および５２０の下部プレートはまた、２つの充電フェーズ中に充電され、そして読取りフェーズ中にそれらの蓄積された電荷を供給する。
【００３５】
時刻Ｔ１から時刻Ｔ２への第１の充電フェーズでは、Ｓ１信号が、アサートされ、スイッチ５１２および５２６が、閉じられ、そしてキャパシタ５１０の上部プレートは、Ｉｎｐ信号によって充電される。スイッチ５１８および５２４がまた、閉じられ、そしてキャパシタ５２０の下部プレートは、Ｉｎｎ信号によって充電される。時刻Ｔ３から時刻Ｔ４への第２の充電フェーズでは、Ｓ２信号が、アサートされ、スイッチ５１４および５２８が、閉じられ、そしてキャパシタ５２０の上部プレートは、Ｉｎｐ信号によって充電される。スイッチ５１６および５２２がまた、閉じられ、そしてキャパシタ５１０の下部プレートは、Ｉｎｎ信号によって充電される。時刻Ｔ４から時刻Ｔ５への読取りフェーズでは、Ｓ３信号が、アサートされ、スイッチ５３２、５３４、５３６および５３８が、閉じられ、キャパシタ５１０および５２０の上部プレートは、それらの蓄積された電荷をＯｕｔｐ信号へと供給し、そしてキャパシタ５１０および５２０の下部プレートは、それらの蓄積された電荷をＯｕｔｎ信号へと供給する。
【００３６】
図５Ｂに示される設計では、キャパシタ５１０および５２０の上部プレートは、２つのオーバーラップしていない時間間隔中にＩｎｐ信号によって充電され、そして各出力サンプル期間の中の第３のオーバーラップしていない時間間隔中にそれらの蓄積された電荷をＯｕｔｐ信号へと供給する。Ｉｎｐ信号は、それ故に、任意の与えられた瞬間にせいぜい１つのサンプリングキャパシタの上部プレートを充電する。同様に、キャパシタ５１０および５２０の下部プレートは、２つのオーバーラップしていない時間間隔中にＩｎｎ信号によって充電され、そして各出力サンプル期間の中の第３のオーバーラップしていない時間間隔中にそれらの蓄積された電荷をＯｕｔｎ信号へと供給する。Ｉｎｎ信号は、それ故に、任意の与えられた瞬間にせいぜい１つのキャパシタの下部プレートを充電する。各キャパシタでは、せいぜい１つのプレートが、任意の与えられた瞬間に充電され、または読み取られる。各キャパシタの各プレートが、各出力サンプル期間の異なるオーバーラップしていない時間間隔の中で充電され、そして読み取られる。
【００３７】
図５Ａの中のデシメータ２２０ｂは、図４Ａの中のデシメータ２２０ａよりも少ない挿入損失を有することができる。デシメータ２２０ａにおいては、各入力信号は、１つの読取りフェーズにおいて単一のキャパシタ４１０を充電し、この読取りフェーズは、出力サンプル期間の２分の１より短い持続時間を有する。デシメータ２２０ｂにおいては、各入力信号は、２つの読取りフェーズの中で２つのキャパシタ５１０と５２０とを交互に充電する。これらの２つのキャパシタは、２つの読取りフェーズ上で入力信号からより多くの電荷を集めることができる可能性があり、これは、そのときにはより少ない挿入損失をもたらすことができる。
【００３８】
図６Ａは、４つのサンプリングキャパシタを有するスイッチドキャパシタデシメータ２２０ｃの一設計の概略図を示している。デシメータ２２０ｃは、図２の中のデシメータ２２０のさらに別の設計である。デシメータ２２０ｃは、入力キャパシタ６００と、出力キャパシタ６５０と、２つのキャパシタバンク６０２および６０４と、を含む。キャパシタ６００は、その上部プレートと下部プレートとが、それぞれ入力ノードＡｐとＡｎとに結合されている。キャパシタ６５０は、その上部プレートと下部プレートとが、それぞれ出力ノードＺｐとＺｎとに結合されている。
【００３９】
第１のキャパシタバンク６０２内において、スイッチ６１２と６１４とは、それぞれ一端が、ノードＡｐに結合され、そして他端が、ノードＢｐとＣｐとに結合されている。スイッチ６１６と６１８とは、それぞれ一端が、ノードＡｎに結合され、そして他端が、ノードＢｎとＣｎとに結合されている。スイッチ６２２と６２６とは、それぞれ一端が、Ｖｒｅｆに結合され、そして他端が、ノードＢｐとＢｎとに結合されている。サンプリングキャパシタ６１０は、その上部プレートと下部プレートとが、それぞれノードＢｐとＢｎとに結合されている。スイッチ６２４と６２８とは、それぞれ一端が、Ｖｒｅｆに結合され、そして他端が、ノードＣｐとＣｎとに結合されている。サンプリングキャパシタ６２０は、その上部プレートと下部プレートとが、それぞれノードＣｐとＣｎとに結合されている。スイッチ６３２と６３４とは、それぞれ一端が、ノードＺｐに結合され、そして他端が、ノードＢｐとＣｐとに結合されている。スイッチ６３６と６３８とは、それぞれ一端が、ノードＺｎに結合され、そして他端が、ノードＣｎとＢｎとに結合されている。スイッチ６１２、６１４、６１６および６１８は、それぞれ制御信号Ｓ１、Ｓ２、Ｓ２およびＳ１によって開かれ、そして閉じられる。スイッチ６２２、６２４、６２６および６２８は、それぞれ制御信号Ｓ２、Ｓ１、Ｓ１およびＳ２によって開かれ、そして閉じられる。スイッチ６３２、６３４、６３６および６３８は、制御信号Ｓ３４によって一緒に開かれ、そして閉じられる。
【００４０】
第２のキャパシタバンク６０４内において、スイッチ６４２と６４４とは、それぞれ一端が、ノードＡｐに結合され、そして他端が、ノードＤｐとＥｐとに結合されている。スイッチ６４６と６４８とは、それぞれ一端が、ノードＡｎに結合され、そして他端が、ノードＤｎとＥｎとに結合されている。スイッチ６５２と６５６とは、それぞれ一端が、Ｖｒｅｆに結合され、そして他端が、ノードＤｐとＤｎとに結合されている。サンプリングキャパシタ６３０は、その上部プレートと下部プレートとが、それぞれノードＤｐとＤｎとに結合されている。スイッチ６５４と６５８とは、それぞれ一端が、Ｖｒｅｆに結合され、そして他端が、ノードＥｐとＥｎとに結合されている。サンプリングキャパシタ６４０は、その上部プレートと下部プレートとが、それぞれノードＥｐとＥｎとに結合されている。スイッチ６６２と６６４とは、それぞれ一端が、ノードＺｐに結合され、そして他端が、ノードＤｐとＥｐとに結合されている。スイッチ６６６と６６８とは、それぞれ一端が、ノードＺｎに結合され、そして他端が、ノードＥｎとＤｎとに結合されている。スイッチ６４２、６４４、６４６および６４８は、それぞれ制御信号Ｓ３、Ｓ４、Ｓ４およびＳ３によって開かれ、そして閉じられる。スイッチ６５２、６５４、６５６および６５８は、それぞれ制御信号Ｓ４、Ｓ３、Ｓ３およびＳ４によって開かれ、そして閉じられる。スイッチ６６２、６６４、６６６および６６８は、制御信号Ｓ１２によって一緒に開かれ、そして閉じられる。
【００４１】
図６Ａに示される設計においては、入力キャパシタ６００は、差動入力信号に直接に結合され、そして出力キャパシタ６５０は、差動出力信号に直接に結合される。入力キャパシタ６００および／または出力キャパシタ６５０は、いくつかの設計では省略されることができる。サンプリングキャパシタ６１０、６２０、６３０および６４０は、差動入力信号をサンプリングし、そしてそれらの蓄積された電荷を差動出力信号へと供給する。デシメータ２２０ｃは、キャパシタ６００、６１０、６２０、６３０および６３０のキャパシタンス、ならびにデシメーションファクタＮによって決定される周波数に位置するポールを有する。キャパシタ６００、６１０、６２０、６３０および６４０のキャパシタンスは、図４Ａの中のデシメータ２２０ａについて上記で説明される考察に基づいて選択されることができる。キャパシタ６１０と、６２０と、６３０と、６４０とは、同じキャパシタンスを有することができる。
【００４２】
図６Ｂは、Ｎ＝４の場合についての一設計に従って図６Ａの中のデシメータ２２０ｃのための制御信号についてのタイミング図を示している。この設計においては、サンプリングキャパシタ６１０および６２０の上部プレートと下部プレートとは、各出力サンプル期間のうちの第１の半期において充電され、そして第２の半期において読み取られる。サンプリングキャパシタ６３０および６４０の上部プレートと下部プレートとは、各出力サンプル期間のうちの第２の半期において充電され、そして第１の半期において読み取られる。２つのキャパシタバンク６０２と６０４とは、インターリーブされた方法で動作する。
【００４３】
時刻Ｔ１から時刻Ｔ２への第１の充電フェーズでは、Ｓ１信号が、アサートされ、スイッチ６１２、６１６、６２４および６２６が、閉じられ、キャパシタ６１０の上部プレートは、Ｉｎｐ信号によって充電され、そしてキャパシタ６２０の下部プレートは、Ｉｎｎ信号によって充電される。時刻Ｔ２から時刻Ｔ３への第２の充電フェーズでは、Ｓ２信号が、アサートされ、スイッチ６１４、６１６、６２２および６２８が、閉じられ、キャパシタ６１０の下部プレートは、Ｉｎｎ信号によって充電され、そしてキャパシタ６２０の上部プレートは、Ｉｎｐ信号によって充電される。時刻Ｔ３から時刻Ｔ５への第１の読取りフェーズでは、Ｓ３４信号が、アサートされ、スイッチ６３２、６３４、６３６および６３８が、閉じられ、キャパシタ６１０および６２０の上部プレートは、それらの蓄積された電荷をＯｕｔｐ信号へと供給し、そしてキャパシタ６１０および６２０の下部プレートは、それらの蓄積された電荷をＯｕｔｎ信号へと供給する。
【００４４】
時刻Ｔ３から時刻Ｔ４への第３の充電フェーズでは、Ｓ３信号が、アサートされ、スイッチ６４２、６４８、６５４および６５６が、閉じられ、キャパシタ６３０の上部プレートは、Ｉｎｐ信号によって充電され、そしてキャパシタ６４０の下部プレートは、Ｉｎｎ信号によって充電される。時刻Ｔ４から時刻Ｔ５への第４の充電フェーズでは、Ｓ４信号が、アサートされ、スイッチ６４４、６４６、６５２および６５８が、閉じられ、キャパシタ６３０の下部プレートは、Ｉｎｎ信号によって充電され、そしてキャパシタ６４０の上部プレートは、Ｉｎｐ信号によって充電される。時刻Ｔ１から時刻Ｔ３への第２の読取りフェーズでは、Ｓ１２信号が、アサートされ、スイッチ６６２、６６４、６６６および６６８が、閉じられ、キャパシタ６３０および６４０の上部プレートと下部プレートとは、それらの蓄積された電荷をＯｕｔｐ信号へと供給し、そしてキャパシタ６３０および６４０の下部プレートは、それらの蓄積された電荷をＯｕｔｎ信号へとへと供給する。
【００４５】
図６Ｂに示される設計では、４つのサンプリングキャパシタ６１０、６２０、６３０および６４０の上部プレートは、各出力サンプル期間の中の４つのオーバーラップしていない時間間隔中にＩｎｐ信号によって充電される。Ｉｎｐ信号は、それ故に、任意の与えられた瞬間にせいぜい１つのキャパシタの上部プレートを充電する。キャパシタ６１０および６２０の上部プレートは、それらが充電されない時間間隔中にそれらの蓄積された電荷をＯｕｔｐ信号へと供給する。キャパシタ６３０および６４０の上部プレートはまた、それらが充電されない時間間隔中にそれらの蓄積された電荷をＯｕｔｐ信号へと供給する。同様に、４つのサンプリングキャパシタ６１０、６２０、６３０および６４０の下部プレートは、各出力サンプル期間の中の４つのオーバーラップしていない時間間隔の中でＩｎｎ信号によって充電される。Ｉｎｎ信号は、それ故に、任意の与えられた瞬間にせいぜい１つのキャパシタの下部プレートを充電する。キャパシタ６１０および６２０の下部プレートは、それらが充電されない時間間隔中にそれらの蓄積された電荷をＯｕｔｎ信号へと供給する。キャパシタ６３０および６４０の下部プレートはまた、それらが充電されない時間間隔中にそれらの蓄積された電荷をＯｕｔｎ信号へと供給する。各キャパシタでは、せいぜい１つのプレートが、任意の与えられた瞬間に充電され、または読み取られる。各キャパシタの各プレートは、各出力サンプル期間の異なるオーバーラップしていない時間間隔の中で充電され、そして読み取られる。
【００４６】
図６Ａの中のデシメータ２２０ｃは、図５Ａの中のデシメータ２２０ｂと、図４Ａの中のデシメータ２２０ａとに比べて、より少ない挿入損失を有することができる。デシメータ２２０ｃでは、各入力信号は、できる限り時間における小さいギャップを有することができる４つの読取りフェーズの中で４つのサンプリングキャパシタ６１０、６２０、６３０および６４０を充電する。これらのキャパシタは、そのときには入力信号からできる限り多くの電荷を集めることができる可能性があり、これは、より少ない挿入損失をもたらすことができる。
【００４７】
図４Ａ、５Ａおよび６Ａは、少なくとも１つのサンプリングキャパシタの上部プレートと下部プレートとの両方の上へと差動入力信号をサンプリングすることができる３つのスイッチドキャパシタデシメータの設計を示している。スイッチドキャパシタデシメータはまた、サンプリングキャパシタとスイッチとの異なる配列を有することができる他の設計を用いてインプリメントされることもできる。
【００４８】
図４Ｂ、５Ｂおよび６Ｂは、それぞれ図４Ａ、５Ａおよび６Ａの中のスイッチドキャパシタデシメータの設計についての３つの例のタイミング図を示している。スイッチドキャパシタデシメータの中のスイッチのための制御信号は、各サンプリングキャパシタの各プレートの充電および読取りを可能にする他の方法で生成されることもできる。
【００４９】
図４Ａ、５Ａおよび６Ａの中で示される設計においては、入力キャパシタ４００、５００および６００は、上記で説明される考察に基づいて選択されることができる固定値を有する。構成可能な入力キャパシタを有することが、望ましい可能性がある。
【００５０】
図７は、構成可能な入力キャパシタ７００の一設計の概略図を示しており、これらのキャパシタは、それぞれ図４Ａ、５Ａおよび６Ａの中の入力キャパシタ４００、５００および６００のおのおののために使用されることができる。この設計においては、入力キャパシタ７００は、並列に結合されたＫ個のキャパシタ７１０ａないし７１０ｋを含み、ここで一般にＫ＞１であり、そして一設計においてはＫ＝２である。キャパシタ７１０ａは、ノードＡｐとＡｎとの間に直接に結合される。キャパシタ７１０ｂないし７１０ｋは、それぞれスイッチ７１２ｂないし７１２ｋと直列に結合される。キャパシタ７１０とスイッチ７１２との各直列結合は、ノードＡｐとＡｎとの間に結合される。スイッチ７１２ｂないし７１２ｋは、それぞれ制御信号ＶｂないしＶｋによって開かれ、そして閉じられる。キャパシタ７１０ａないし７１０ｋは、同じまたは異なるキャパシタンスを有することができる。
【００５１】
図７に示される設計においては、キャパシタ７１０ａは、常にノードＡｐとＡｎとの間に結合されている。キャパシタ７１０ｂないし７１０ｋのおのおのは、スイッチ７１２ｂないし７１２ｋのうちのそれぞれ１つを経由してノードＡｐとＡｎとの間に結合されることができる。別の設計においては、キャパシタ７１０ａは、スイッチを経由してノードＡｐとＡｎとの間に選択的に結合されることもできる。
【００５２】
ノードＡｐとＡｎとを通しての入力キャパシタンスは、検出されたチャネル状態に基づいて選択されることができる。一般に、より高い入力キャパシタンスは、入力信号のより大きな減衰を提供することができ、これは、大きなブロッカー(blocker)が、検出されるときに望ましい可能性がある。ブロッカーは、望ましい信号よりもずっと大きい可能性があり、そして望ましい信号と周波数が近い可能性がある望ましくない信号のことである。ブロッカーは、ジャマー(jammer)と称されることもできる。一設計において、大きなブロッカーが検出される場合、そのときにはキャパシタ７１０ｂないし７１０ｋのうちの１つまたは複数は、ノードＡｐとＡｎとの間に結合されることができる。余分なキャパシタ（単数または複数）は、大きなブロッカーを減衰させることができ、これは、後続の回路ブロックの飽和を回避することができる。大きなブロッカーが、検出されない場合、そのときにはキャパシタ７１０ａだけが、ノードＡｐとＡｎとの間に結合されることができる。これは、より大きな信号スイングを提供することができ、これは、雑音に起因した悪化を低減させることができる。
【００５３】
図８は、デシメーションを実行するためのプロセス８００の一設計を示している。少なくとも１つのサンプリングキャパシタのおのおのの上部プレートは、サンプリングキャパシタが、上部充電のために選択されるときに、第１の入力信号で充電されることができる（ブロック８１２）。少なくとも１つのサンプリングキャパシタのおのおのの下部プレートは、サンプリングキャパシタが、下部充電のために選択されるときに、第２の入力信号で充電されることができる（ブロック８１４）。各サンプリングキャパシタの上部プレートおよび下部プレートからの蓄積された電荷は、サンプリングキャパシタが、読取りのために選択されるときに、それぞれ第１および第２の出力信号へと供給されることができる（ブロック８１６）。
【００５４】
各サンプリングキャパシタでは、上部プレートは、第１の時間間隔の中で充電されることができ、そして下部プレートは、第２の時間間隔の中で充電されることができる。第１の時間間隔と第２の時間間隔とは、等しい持続時間を有することができる。一設計においては、第２の時間間隔は、第１の時間間隔から、出力サンプル期間の２分の１だけ遅延されることができる。別の設計においては、第２の時間間隔は、第１の時間間隔から、出力サンプル期間の２分の１よりも少しだけ遅延されることができる。
【００５５】
少なくとも１つのサンプリングキャパシタの上部プレートは、各サンプリングキャパシタについて１つの第１の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第１の時間間隔の中で充電されることができる。少なくとも１つのサンプリングキャパシタの下部プレートは、各サンプリングキャパシタについて１つの第２の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第２の時間間隔の中で充電されることができる。各サンプリングキャパシタでは、上部プレートを充電するための第１の時間間隔は、下部プレートを充電するための第２の時間間隔とオーバーラップしていないようにすることができる。各サンプリングキャパシタの上部プレートおよび下部プレートは、そのサンプリングキャパシタを充電するために使用される第１および第２の時間間隔とオーバーラップしていない時間間隔の中で、それぞれ第１および第２の出力信号に結合されることができる。
【００５６】
一設計においては、複数のサンプリングキャパシタが、使用される。複数のサンプリングキャパシタの上部プレートは、各サンプリングキャパシタについて１つの時間間隔の、各出力サンプル期間の中の複数のオーバーラップしていない時間間隔の中で充電されることができる。複数のサンプリングキャパシタの下部プレートは、各サンプリングキャパシタについて１つの時間間隔の、各出力サンプル期間の中の複数のオーバーラップしていない時間間隔の中で充電されることができる。各サンプリングキャパシタでは、上部プレートを充電するための時間間隔は、下部プレートを充電するための時間間隔とはオーバーラップしていないようにすることができ、そして上部プレートおよび下部プレートを読み取るための時間間隔は、上部プレートおよび下部プレートを充電するための時間間隔とオーバーラップしていないようにすることができる。
【００５７】
ここにおいて説明されるスイッチドキャパシタデシメータは、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント回路基板(printed circuit board)（ＰＣＢ）、電子デバイスなどの上にインプリメントされることができる。スイッチドキャパシタデシメータは、相補型金属酸化膜半導体(complementary metal oxide semiconductor)（ＣＭＯＳ）、Ｎ−チャネルＭＯＳ（ＮＭＯＳ）、Ｐ−チャネルＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ(bipolar junction transistor)（ＢＪＴ）、バイポーラ−ＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）など、様々なＩＣプロセス技術を用いて製造されることもできる。
【００５８】
ここにおいて説明されるスイッチドキャパシタデシメータをインプリメントする装置は、スタンドアロンデバイスとすることもでき、またはより大きなデバイスの一部分とすることもできる。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含むことができる１組の１つまたは複数のＩＣ、（ｉｉｉ）ＲＦレシーバ（ＲＦＲ）やＲＦトランスミッタ／レシーバ（ＲＴＲ）などのＲＦＩＣ、（ｉｖ）移動局モデム(mobile station modem)（ＭＳＭ）などのＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれることができるモジュール、（ｖｉ）レシーバ、セルラ電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他、とすることができる。
【００５９】
１つまたは複数の例示の設計において、説明される機能(functions)は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せの形でインプリメントされることができる。ソフトウェアの形でインプリメントされる場合、機能は、コンピュータ可読媒体上の１つまたは複数の命令、あるいはコードとして記憶され、あるいは送信されることができる。コンピュータ可読媒体は、ある場所から別の場所へとコンピュータプログラムの転送を容易にする任意の媒体を含めて、コンピュータストレージ媒体と、通信媒体との両方を含む。ストレージ媒体は、コンピュータによってアクセスされることができる使用可能な任意の媒体とすることができる。例として、限定するものではないが、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態で望ましいプログラムコードを搬送しまたは記憶するために使用されることができ、そしてコンピュータによってアクセスされることができる他の任意の媒体、を備えることができる。また、任意の接続は、コンピュータ可読媒体と適切に名づけられることができる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア(twisted pair)、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、そのときには同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、マイクロ波などのワイヤレス技術は、媒体の定義の中に含まれる。ここにおいて使用されるようなディスク(Disk)およびディスク(disc)は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク(optical disc)、デジタル多用途ディスク(digital versatile disc)（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスク(blu-ray disc)を含み、ここでディスク(disks)は通常、データを磁気的に再生するが、ディスク(discs)は、レーザを用いて光学的にデータを再生する。上記の組合せもまた、コンピュータ可読媒体の範囲内に含められるべきである。
【００６０】
本開示の以上の説明は、任意の当業者が、本開示を作り、または使用することを可能にするために提供される。本開示に対する様々な修正は、当業者にとって簡単に明らかになり、そしてここにおいて定義される包括的な原理は、本開示の範囲を逸脱することなく、他の変形に対しても適用されることができる。したがって、本開示は、ここにおいて説明される例および設計だけに限定されるようには意図されず、ここにおいて開示される原理および新規特徴と整合した最も広い範囲を与えられるべきである。
【背景】
【０００１】
［Ｉ．分野］
本開示は、一般にエレクトロニクスに関し、そしてより詳細にはデシメータに関する。
【０００２】
［ＩＩ．背景］
デシメータ(decimator)は、入力サンプルレートで入力信号を受け取り、そして入力サンプルレートの小部分(fraction)である出力サンプルレートで出力信号を供給する回路ブロックである。デシメーションプロセス(decimation process)は、望ましい信号帯域幅に含まれる出力サンプルレートの高調波における望ましくない信号成分をもたらす可能性がある。これらの望ましくない信号成分は、そのときには性能を低下させる可能性がある雑音としての役割を果たすことになる。アンチエイリアスフィルタ(anti-alias filter)は、デシメータに先行して配置されることができ、そして望ましい信号帯域幅に含まれることができる望ましくない信号成分を減衰させるために使用されることができる。アンチエイリアスフィルタは、入力サンプルレートと、出力サンプルレートと、望ましくない信号成分についての望ましい量の減衰とに応じて比較的複雑である可能性がある。ハードウェアの複雑さを低減させることができる方法でデシメーションを実行することができることが望ましい。
【発明の概要】
【０００３】
デシメーションに起因した望ましい信号帯域幅に含まれることができるある種の望ましくない信号成分を減衰させることができるスイッチドキャパシタデシメータ(switched-capacitor decimator)が、ここにおいて説明される。スイッチドキャパシタデシメータは、少なくとも１つのサンプリングキャパシタの上部プレートと下部プレートとの両方の上へ差動入力信号をサンプリングすることができる。この上部および下部のサンプリングは、出力サンプルレートの奇数高調波における望ましくない信号成分を減衰させることができ、これは、アンチエイリアスフィルタの要件を緩和することができる。
【０００４】
一設計においては、スイッチドキャパシタデシメータは、少なくとも１つのサンプリングキャパシタと、複数のスイッチと、を含む。各サンプリングキャパシタでは、上部プレートは、キャパシタが、上部充電のために(for top charging)選択されるときに、第１の入力信号で充電され、そして下部プレートは、キャパシタが、下部充電のために(for bottom charging)選択されるときに、第２の入力信号で充電される。上部充電は、キャパシタの上部プレートを充電することを意味し、そして下部充電は、キャパシタの下部プレートを充電することを意味する。各サンプリングキャパシタでは、キャパシタが、読取りのために(for reading)選択されるときに、上部プレートは、その蓄積された電荷を第１の出力信号へと供給し、そして下部プレートは、その蓄積された電荷を第２の出力信号へと供給する。スイッチは、少なくとも１つのサンプリングキャパシタを充電のために第１および第２の入力信号に結合し、そして読取りのために第１および第２の出力信号に結合する。スイッチドキャパシタデシメータは、第１の入力信号と第２の入力信号との間に結合された入力キャパシタ、および／または第１の出力信号と第２の出力信号との間に結合された出力キャパシタ、をさらに含むことができる。第１の入力信号と第２の入力信号とは、入力サンプルレートにおける差動入力信号のためであることができる。第１の出力信号と第２の出力信号とは、出力サンプルレートにおける差動出力信号のためであることができ、この出力サンプルレートは、入力サンプルレートの小部分とすることができる。
【０００５】
一設計においては、スイッチドキャパシタデシメータは、１つのサンプリングキャパシタと、４つのスイッチと、を含む。第１のスイッチは、上部充電のために選択されるときに、第１の入力信号をサンプリングキャパシタの上部プレートに結合する。第２のスイッチは、下部充電のために選択されるときに、第２の入力信号をサンプリングキャパシタの下部プレートに結合する。第３のスイッチは、読取りのために選択されるときに、サンプリングキャパシタの上部プレートを第１の出力信号に結合する。第４のスイッチは、読取りのために選択されるときに、サンプリングキャパシタの下部プレートを第２の出力信号に結合する。
【０００６】
別の設計においては、スイッチドキャパシタデシメータは、２つのサンプリングキャパシタと、８つのスイッチと、を含む。第１および第２のスイッチは、それらが上部充電のために選択されるときに、第１の入力信号をそれぞれ第１および第２のサンプリングキャパシタの上部プレートに結合する。第３および第４のスイッチは、それらが下部充電のために選択されるときに、第２の入力信号をそれぞれ第１および第２のサンプリングキャパシタの下部プレートに結合する。第５および第６のスイッチは、それらが読取りのために選択されるときに、それぞれ第１および第２のサンプリングキャパシタの上部プレートを第１の出力信号に結合する。第７および第８のスイッチは、それらが読取りのために選択されるときにそれぞれ第１および第２のサンプリングキャパシタの下部プレートを第２の出力信号に結合する。
【０００７】
さらに別の設計においては、スイッチドキャパシタデシメータは、４つのサンプリングキャパシタと、１６個のスイッチと、を含む。４つのスイッチは、それらが上部充電のために選択されるときに、第１の入力信号を４つのサンプリングキャパシタの上部プレートに結合する。別の４つのスイッチは、それらが、下部充電のために選択されるときに、第２の入力信号を４つのサンプリングキャパシタの下部プレートに結合する。さらに別の４つのスイッチは、それらが読取りのために選択されるときに、４つのサンプリングキャパシタの上部プレートを第１の出力信号に結合する。最後の４つのスイッチは、それらが読取りのために選択されるときに、４つのサンプリングキャパシタの下部プレートを第２の出力信号に結合する。
【０００８】
上記で説明される設計のおのおのにおいて、各サンプリングキャパシタでは、追加のスイッチは、他のプレートが充電されているときに充電されていないプレートを基準電圧に結合するために使用されることができる。スイッチドキャパシタデシメータの中のスイッチは、以下で説明されるように動作させられることができる。本開示の様々な態様と特徴とはまた、以下でさらに詳細に説明される。
【図面の簡単な説明】
【０００９】
【図１】図１は、ワイヤレス通信デバイスのブロック図を示している。
【図２】図２は、離散時間フィルタと、デシメータブロックとのブロック図を示している。
【図３Ａ】図３Ａは、従来のデシメーションについてのスペクトルプロットを示している。
【図３Ｂ】図３Ｂは、スイッチドキャパシタデシメータを用いたデシメーションについてのスペクトルプロットを示している。
【図４Ａ】図４Ａは、１つのサンプリングキャパシタを有するスイッチドキャパシタデシメータを示している。
【図４Ｂ】図４Ｂは、図４Ａにおけるスイッチドキャパシタデシメータについてのタイミング図を示している。
【図５Ａ】図５Ａは、２つのサンプリングキャパシタを有するスイッチドキャパシタデシメータを示している。
【図５Ｂ】図５Ｂは、図５Ａにおけるスイッチドキャパシタデシメータについてのタイミング図を示している。
【図６Ａ】図６Ａは、４つのサンプリングキャパシタを有するスイッチドキャパシタデシメータを示している。
【図６Ｂ】図６Ｂは、図６Ａにおけるスイッチドキャパシタデシメータについてのタイミング図を示している。
【図７】図７は、スイッチドキャパシタデシメータについての構成可能な入力キャパシタを示している。
【図８】図８は、デシメーションを実行するためのプロセスを示している。
【詳細な説明】
【００１０】
ここにおいて説明されるスイッチドキャパシタデシメータは、ワイヤレス通信、コンピューティング、ネットワーキング、大量消費電子製品(consumer electronics)など様々なアプリケーションのために使用されることができる。スイッチドキャパシタデシメータは、より高いサンプルレートからより低いサンプルレートへのデシメーションを実行する任意のデバイスのために使用されることもできる。スイッチドキャパシタデシメータは、ワイヤレス通信デバイス、セルラ電話、ブロードキャストレシーバ、携帯型個人情報端末(personal digital assistant)（ＰＤＡ）、ハンドヘルドデバイス、ワイヤレスモデム、ラップトップコンピュータ、コードレス電話、ブルートゥースデバイス、大量消費電子デバイスなど、様々なデバイスのために使用されることができる。明確にするために、セルラ電話や何らかの他のデバイスとすることができるワイヤレス通信デバイスにおけるスイッチドキャパシタデシメータの使用については、以下で説明される。スイッチドキャパシタデシメータは、レシーバの中で使用されることができ、ここでは、それらの間の望ましい信号内へのエイリアス周波数帯域に存在する干渉波のサブサンプリングは、回避されるべきである。
【００１１】
図１は、ワイヤレス通信デバイス１００の一設計のブロック図を示している。この設計においては、ワイヤレスデバイス１００は、双方向通信をサポートするレシーバ１２０とトランスミッタ１４０と、を含む。一般に、ワイヤレスデバイス１００は、任意の数の通信システムと周波数帯域とのための任意の数のレシーバと、任意の数のトランスミッタと、を含むことができる。
【００１２】
受信経路上で、アンテナ１１２は、基地局によって送信される無線周波数(radio frequency)（ＲＦ）被変調信号を受信し、そして受信ＲＦ信号を供給し、この受信ＲＦ信号は、ＲＦユニット１１４を通して経路指定され、そしてレシーバ１２０へと供給される。ＲＦユニット１１４は、送信経路と受信経路とのためにＲＦ信号を多重化することができるＲＦスイッチおよび／またはデュプレクサを含むことができる。レシーバ１２０内において、低雑音相互コンダクタンス増幅器(low noise transconductance amplifier)（ＬＮＴＡ）１２２は、受信ＲＦ信号（これは電圧信号とすることができる）を増幅し、そして増幅されたＲＦ信号（これは、電流信号とすることができる）を供給する。離散時間サンプラ(discrete time sampler)１２４は、増幅されたＲＦ信号をサンプリングし、そしてアナログサンプルを供給する。離散時間フィルタおよびデシメータのブロック１２６は、アナログサンプルをフィルタにかけ(filters)、そしてデシメートし(decimates)、そして第１のフィルタにかけられた(filtered)サンプルを供給する。増幅器（Ａｍｐ）１２８は、第１のフィルタにかけられたサンプルを増幅し、そして第１の増幅されたサンプルを供給する。離散時間フィルタおよびデシメータのブロック１３０は、第１の増幅されたサンプルをフィルタにかけ、そしてデシメートし、そして第２のフィルタにかけられたサンプルを供給する。増幅器１３２は、第２のフィルタにかけられたサンプルを増幅し、そして第２の増幅されたサンプルを供給する。アナログデジタル変換器(analog-to-digital converter)（ＡＤＣ）１３４は、第２の増幅されたサンプルをデジタル化し、そしてデジタルサンプルをデジタルプロセッサ１５０へと供給する。デジタルサンプルは、デジタルプロセッサ１５０内のデジタルフィルタ１５２および／または他の処理ユニットによって処理されることができる。制御信号ジェネレータ１３６は、サンプラ１２４のためのサンプリングクロックと、ブロック１２６および１３０のための制御信号とを生成する。
【００１３】
送信経路上で、デジタルプロセッサ１５０は、送信されるべきデータを処理し、そして出力チップをトランスミッタ１４０へと供給する。トランスミッタ１４０は、出力ＲＦ信号を生成するために出力チップを処理し（例えば、アナログへと変換し、フィルタにかけ、増幅し、そして周波数アップコンバートし）、この出力ＲＦ信号は、ＲＦユニット１１４を通して経路指定され、そしてアンテナ１１２を経由して送信される。簡単にするために、トランスミッタ１４０の詳細は、図１に示されてはいない。
【００１４】
デジタルプロセッサ１５０は、データ送信およびデータ受信、ならびに他の機能のための様々な処理ユニットを含むことができる。例えば、デジタルプロセッサ１５０は、デジタル信号プロセッサ(digital signal processor)（ＤＳＰ）、縮小命令セットコンピュータ(reduced instruction set computer)（ＲＩＳＣ）、中央演算処理装置(central processing unit)（ＣＰＵ）などを含むことができる。コントローラ／プロセッサ１６０は、ワイヤレスデバイス１００におけるオペレーションを制御することができる。メモリ１６２は、ワイヤレスデバイス１００についてのプログラムコードとデータとを記憶することができる。データプロセッサ１５０、コントローラ／プロセッサ１６０、および／またはメモリ１６２は、１つまたは複数の特定用途向け集積回路(application specific integrated circuits)（ＡＳＩＣ）および／または他のＩＣの上にインプリメントされることができる。
【００１５】
図１は、レシーバ１２０の特定の一設計を示している。一般に、レシーバ１２０内の信号の処理は、増幅器、フィルタ、デシメータ、サンプラなどの１つまたは複数のステージによって実行されることができる。これらの回路ブロックは、図１に示されるコンフィギュレーションとは異なるように配列されることができる。さらに、図１に示されていない他の回路ブロックが、レシーバ内の信号を処理するために使用されることもできる。例えば、可変利得増幅器(variable gain amplifier)（ＶＧＡ）と低域通過フィルタとの複数のステージは、離散時間サンプラ１２４とＡＤＣ１３４との間に位置することができる。図１におけるいくつかの回路ブロックは、省略されることもできる。例えば、ブロック１３０と増幅器１３２とは、省略されることができ、そして増幅器１２８は、ＡＤＣ１３４を直接に駆動することができる。レシーバ１２０の全部または一部分は、１つまたは複数のＲＦ集積回路(RF integrated circuits)（ＲＦＩＣ）、混合信号ＩＣなどの上にインプリメントされることができる。
【００１６】
図２は、離散時間フィルタおよびデシメータのブロック２００の一設計のブロック図を示しており、このブロックは、図１の中のブロック１２６および１３０のおのおののために使用されることができる。ブロック２００内において、アンチエイリアスフィルタ２１０は、ｆｓの入力サンプルレートで、アナログサンプルを受け取り、後続のデシメーションに起因して望ましい信号帯域幅内に折り重なる(fold)ことができる望ましくない信号成分を減衰させるためにアナログサンプルをフィルタにかけ、そして入力サンプルレートで入力サンプルを供給する。スイッチドキャパシタデシメータ２２０は、入力サンプルを受け取り、入力サンプルをＮのファクタだけデシメートし、そしてｆｏｕｔ＝ｆｓ／Ｎの出力サンプルレートで出力サンプルを供給し、ここでＮは、任意の整数値とすることができる。離散時間フィルタ２３０は、デシメータ２２０からの出力サンプルをフィルタにかけ、そしてフィルタにかけられたサンプルを出力サンプルレートで供給する。用語「サンプル」と「信号」とは、ここにおいて交換可能に使用される。
【００１７】
図３Ａは、従来のデシメーションについてのスペクトルプロットを示している。デシメータについての入力信号は、ｆｓｉｇｎａｌという両側の帯域幅を有し、そして−ｆｓｉｇｎａｌ／２から＋ｆｓｉｇｎａｌ／２の範囲の中の周波数を占有する望ましい信号３１０を含んでいる。入力信号は、ｆｓの入力サンプルレートにあるので、入力信号のスペクトルは、ｆｓ毎に反復する。Ｎのファクタによるデシメーションは、ＤＣへと折り曲げられるべき、ｍ＝１，...，Ｎ−１の場合にｍ・ｆｓ／Ｎである、出力サンプルレートのあらゆる高調波に中心を置く望ましくない信号成分をもたらす。このエイリアシングは、望ましい信号とオーバーラップする、そして望ましい信号に対する雑音としての役割を果たす望ましくない信号成分をもたらす。
【００１８】
図２の中のアンチエイリアスフィルタ２１０は、出力サンプルレートのすべての高調波において望ましくない信号成分を減衰させることができる。これは、そのときには、デシメーションに起因して望ましい信号帯域幅内に含まれる少量の望ましくない信号成分をもたらすことになる。アンチエイリアスフィルタ２１０は、（ｉ）望ましい信号の周波数応答を変形させることを回避するための比較的フラットな通過帯域と、（ｉｉ）望ましい信号に最も近い、出力サンプルレートの第１高調波における望ましくない信号成分の十分な減衰と、を有するように設計されることができる。アンチエイリアスフィルタ２１０の複雑さは、望ましい信号帯域幅ｆｓｉｇｎａｌと、出力サンプルレートｆｏｕｔと、望ましくない信号成分の望ましい量の減衰とに依存することができ、ここでｆｏｕｔは、入力サンプルレートｆｓとデシメーションファクタＮとに依存する。一般に、できる限りアンチエイリアスフィルタ２１０の複雑さを低減させることが望ましい。
【００１９】
一態様において、デシメータ２２０は、デシメータ内の少なくとも１つのサンプリングキャパシタの上部／正プレートと、下部／負プレートとの両方に対して異なる入力信号をサンプリングすることができる差動スイッチドキャパシタ構造を用いてインプリメントされることができる。ｆｓ／Ｎにおける第１高調波を含めて、出力サンプルレートの奇数高調波における望ましくない信号成分の高い減衰は、以下で説明されるようにサンプリングキャパシタ（単数または複数）の上部プレートと下部プレートとに対する差動入力信号のサンプリングを適切に制御することにより達成されることができる。
【００２０】
図３Ｂは、スイッチドキャパシタデシメータ２２０を用いたデシメーションについてのスペクトルプロットを示している。ｆｓ／Ｎ、３ｆｓ／Ｎ、...、（Ｎ−１）ｆｓ／Ｎにおける出力サンプルレートの奇数高調波は、デシメータ２２０を用いて減衰されることができる。次いで、アンチエイリアスフィルタ２１０は、２ｆｓ／Ｎ、４ｆｓ／Ｎ、...、（Ｎ−２）ｆｓ／Ｎにおいて出力サンプルレートの偶数高調波を減衰させるように設計されることができる。最も近い偶数高調波は、２ｆｓ／Ｎにあるのに対して、最も近い奇数高調波は、ｆｓ／Ｎにある。アンチエイリアスフィルタ２１０の要件は、デシメータ２２０を用いて全体の１オクターブだけ、緩和されることができる。次いで、これは、アンチエイリアスフィルタ２１０の複雑さを低減させることができ、これは、アンチエイリアスフィルタ２１０についてのより小さな面積、より低いパワー消費、および／または他の利点をもたらすことができる。
【００２１】
図４Ａは、単一のサンプリングキャパシタを有するスイッチドキャパシタデシメータ２２０ａの一設計の概略図を示している。デシメータ２２０ａは、図２の中のデシメータ２２０の一設計である。デシメータ２２０ａは、入力ノードＡｐとＡｎとにおける、それぞれＩｎｐ信号とＩｎｎ信号とから成る差動入力信号を受け取る。デシメータ２２０ａは、Ｎのファクタだけ入力信号をデシメートし、ここでＮは、任意の整数値とすることができる。デシメータ２２０ａは、出力ノードＺｐとＺｎとにおける、それぞれＯｕｔｐ信号とＯｕｔｎ信号とから成る差動出力信号を供給する。
【００２２】
デシメータ２２０ａ内において、入力キャパシタ４００は、その上部プレートが、ノードＡｐに結合され、そしてその下部プレートが、ノードＡｎに結合されている。スイッチ４１２は、ノードＡｐとノードＢｐとの間に結合される。スイッチ４１４は、ノードＢｐとノードＺｐとの間に結合される。スイッチ４２２は、基準電圧ＶｒｅｆとノードＢｐとの間に結合される。Ｖｒｅｆは、出力回路の共通電圧に等しい入力回路のコモンモード電圧とすることができる。スイッチ４１６は、ノードＡｎとノードＢｎとの間に結合される。スイッチ４１８は、ノードＢｎとノードＺｎとの間に結合される。スイッチ４２４は、基準電圧とノードＢｎとの間に結合される。サンプリングキャパシタ４１０は、その上部プレートが、ノードＢｐに結合され、そしてその下部プレートが、ノードＢｎに結合されている。出力キャパシタ４２０は、その上部プレートが、ノードＺｐに結合され、そしてその下部プレートが、ノードＺｎに結合されている。スイッチ４１２、４１４、４１６、４１８、４２２および４２４は、それぞれ制御信号Ｓ１、Ｓ３、Ｓ２、Ｓ３、Ｓ２およびＳ１によって開かれ、そして閉じられる。
【００２３】
図４Ａに示される設計においては、入力キャパシタ４００は、差動入力信号に直接に結合され、そして出力キャパシタ４２０は、差動出力信号に直接に結合される。サンプリングキャパシタ４１０は、差動入力信号をサンプリングし、そしてその蓄積された電荷を差動出力信号へと供給する。キャパシタ４００のキャパシタンスは、先行する回路（例えば、アンチエイリアスフィルタ２１０）に対して提示されるべきキャパシタンス、ノードＡｐおよびＡｎにおける望ましい電圧スイングなど、様々なファクタに基づいて選択されることができる。より大きなキャパシタ４００は、より小さい電圧スイングに対応し、逆の場合も同様である。デシメータ２２０ａは、キャパシタ４００および４１０のキャパシタンス、ならびにデシメーションファクタＮによって決定される周波数に位置するポール(pole)を有する。キャパシタ４１０のキャパシタンスは、デシメータ２２０ａについての望ましい周波数応答を得るように選択されることができる。キャパシタ４２０のキャパシタンスは、後続の回路（例えば、フィルタ２３０）に基づいて選択されることができ、そしてキャパシタ４１０のキャパシタンスよりも小さくすることができ、その結果、電圧降下は、キャパシタ４１０が出力に結合されるときに大きすぎることがないようになる。
【００２４】
入力キャパシタ４００は、いくつかの設計では省略されることもできる。出力キャパシタ４２０は、いくつかの設計では省略されることもできる。挿入損失は、出力キャパシタ４２０なしではより大きくなる可能性がある。
【００２５】
図４Ｂは、Ｎ＝４の場合の一設計に従って図４Ａの中のデシメータ２２０ａについての制御信号についてのタイミング図を示している。この設計においては、サンプリングキャパシタ４１０の上部プレートは、上部充電フェーズ中に充電され、そして読取りフェーズ中にその蓄積された電荷を供給する。サンプリングキャパシタ４１０の下部プレートは、下部充電フェーズ中に充電され、そして読取りフェーズ中にその蓄積された電荷を供給する。
【００２６】
時刻Ｔ１から時刻Ｔ２への上部充電フェーズでは、Ｓ１信号が、アサートされ、スイッチ４１２と４２４とが、閉じられ、そしてキャパシタ４１０の上部プレートは、キャパシタ４１０の下部プレートがＶｒｅｆに接続されて、Ｉｎｐ信号によって充電される。スイッチ４２４は、キャパシタ４１０の上部プレートがスイッチ４１２を経由して充電される間、キャパシタ４１０の下部プレートを知られている電圧に保持する。時刻Ｔ３から時刻Ｔ４への下部充電フェーズでは、Ｓ２信号が、アサートされ、スイッチ４１６と４２２とが、閉じられ、そしてキャパシタ４１０の下部プレートは、キャパシタ４１０の上部プレートがＶｒｅｆに接続されて、Ｉｎｎ信号によって充電される。時刻Ｔ４から時刻Ｔ５への読取りフェーズでは、Ｓ３信号が、アサートされ、スイッチ４１４と４１８とが、閉じられ、そしてキャパシタ４１０の上部プレートと下部プレートとは、それぞれＯｕｔｐ信号とＯｕｔｎ信号へとそれらの蓄積された電荷を供給する。
【００２７】
図４Ｂに示される設計では、キャパシタ４１０のせいぜい１つのプレートが、任意の与えられた瞬間に充電され、または読み取られる。上部プレート読取りフェーズは、下部プレートが充電している間には完了しているべきであり、逆もまた同様である。キャパシタ４１０の各プレートは、各出力サンプル期間の異なるオーバーラップしていない時間間隔の中で充電され、そして読み取られる。
【００２８】
簡単にするために、図４Ｂは、時間合わせされた制御信号の立ち上がりエッジと立ち下がりエッジとを示している。制御信号は、立ち上がりエッジが、立ち下がりエッジの後に起きるように生成されることもでき、その結果、１つの制御信号だけが、任意の与えられた瞬間にアサートされるようになる。図４Ｂはまた、各充電フェーズが、１．５入力サンプル期間の持続時間を有することと、各読取りフェーズが、０．５入力サンプル期間の持続時間を有することとを示している。充電フェーズと読取りフェーズとは、他の持続時間を有することもできる。各読取りフェーズの持続時間は、キャパシタ４１０が、その蓄積された電荷を出力信号へと供給することを可能にするように十分に長くすることができる。各充電フェーズの持続時間は、キャパシタ４１０が、入力信号からできる限り多くの電荷を取り込むことを可能にするようにできる限り長くすることができる。
【００２９】
図４Ｂに示される一設計においては、キャパシタ４１０の下部プレートのための制御信号は、次式：
Ｓｎ＝Ｒｎ＋（Ｎ／２）・Ｔｓ 式（１）
のように生成されることができ、ここでＴｓ＝１／ｆｓは、１入力サンプル期間であり、Ｒｎは、サンプリングキャパシタの上部プレートのための制御信号であり、Ｓｎは、サンプリングキャパシタの下部プレートのための制御信号であり、そしてｎは、制御信号についてのインデックスであり、例えば、デシメータ２２０ａの場合、ｎ＝「ａ１」または「ａ２」である。
【００３０】
式（１）に示される設計においては、下部プレートのための各Ｓｎ信号は、上部プレートのための対応するＲｎ信号からＮ／２入力サンプル期間だけ遅延される。これは、よいアンチエイリアス性能と、出力サンプルレートの奇数高調波の高い減衰と、をもたらし、この高調波は、ｍ＝１、３、５、...、Ｎ−１の場合にｍ・ｆｓ／Ｎにある。
【００３１】
別の設計においては、下部プレートのための各Ｓｎ信号は、上部プレートのための対応するＲｎ信号からＮ／２よりも少ないか、または多い（例えば、９Ｎ／１６）倍数の入力サンプル期間だけ遅延されることができる。これは、入力信号のアンチエイリアシングとフィルタリングとの両方を提供することができる。Ｒｎ信号についての異なる量の遅延は、望ましくない信号成分の異なる量の減衰、ならびに異なるフィルタ応答を提供することができる。
【００３２】
図５Ａは、２つのサンプリングキャパシタを有するスイッチドキャパシタデシメータ２２０ｂの一設計の概略図を示している。デシメータ２２０ｂは、図２の中のデシメータ２２０の別の設計である。デシメータ２２０ｂ内において、入力キャパシタ５００は、その上部プレートと下部プレートとが、それぞれ入力ノードＡｐとＡｎとに結合されている。スイッチ５１２と５１４とは、それぞれ一端が、ノードＡｐに結合され、そして他端が、ノードＢｐとＣｐとに結合されている。スイッチ５１６と５１８とは、それぞれ一端が、ノードＡｎに結合され、そして他端が、ノードＢｎとＣｎとに結合されている。スイッチ５２２と５２６とは、それぞれ一端が、Ｖｒｅｆに結合され、そして他端がノードＢｐとＢｎとに結合されている。サンプリングキャパシタ５１０は、その上部プレートと下部プレートとが、それぞれノードＢｐとＢｎとに結合されている。スイッチ５２４と５２８とは、それぞれ一端がＶｒｅｆに結合され、そして他端が、ノードＣｐとＣｎとに結合されている。サンプリングキャパシタ５２０は、その上部プレートと下部プレートとが、それぞれノードＣｐとＣｎとに結合されている。スイッチ５３２と５３４とは、それぞれ一端が、ノードＺｐに結合され、そして他端が、ノードＢｐとＣｐとに結合されている。スイッチ５３６と５３８とは、それぞれ一端が、ノードＺｎに結合され、そして他端が、ノードＣｎとＢｎとに結合されている。出力キャパシタ５３０は、その上部プレートと下部プレートとが、それぞれ出力ノードＺｐとＺｎとに結合されている。スイッチ５１２、５１４、５１６および５１８は、それぞれ制御信号Ｓ１、Ｓ２、Ｓ２およびＳ１によって開かれ、そして閉じられる。スイッチ５２２、５２４、５２６および５２８は、それぞれ制御信号Ｓ２、Ｓ１、Ｓ１およびＳ２によって開かれ、そして閉じられる。スイッチ５３２、５３４、５３６および５３８は、制御信号Ｓ３によって一緒に開かれ、そして閉じられる。
【００３３】
図５Ａに示される設計においては、入力キャパシタ５００は、差動入力信号に直接に結合され、そして出力キャパシタ５３０は、差動出力信号に直接に結合される。入力キャパシタ５００および／または出力キャパシタ５３０は、いくつかの設計では省略されることができる。サンプリングキャパシタ５１０および５２０は、差動入力信号をサンプリングし、そしてそれらの蓄積された電荷を差動出力信号へと供給する。デシメータ２２０ｂは、キャパシタ５００、５１０および５２０のキャパシタンス、ならびにデシメーションファクタＮによって決定される周波数に位置するポールを有する。キャパシタ５００、５１０、５２０および５３０のキャパシタンスは、図４Ａの中のデシメータ２２０ａについて上記で説明される考察に基づいて選択されることができる。キャパシタ５１０と５２０とは、同じキャパシタンスを有することができる。キャパシタ５３０のキャパシタンスは、キャパシタ５１０および５２０の結合キャパシタンスよりも小さくすることができ、その結果、電圧降下は、キャパシタ５１０および５２０が出力に結合されるときに、大きすぎることはないようになる。
【００３４】
図５Ｂは、Ｎ＝４の場合についての一設計に従って図５Ａにおけるデシメータ２２０ｂのための制御信号についてのタイミング図を示している。この設計においては、サンプリングキャパシタ５１０および５２０の上部プレートは、２つの充電フェーズ中に充電され、そして読取りフェーズ中にそれらの蓄積された電荷を供給する。サンプリングキャパシタ５１０および５２０の下部プレートはまた、２つの充電フェーズ中に充電され、そして読取りフェーズ中にそれらの蓄積された電荷を供給する。
【００３５】
時刻Ｔ１から時刻Ｔ２への第１の充電フェーズでは、Ｓ１信号が、アサートされ、スイッチ５１２および５２６が、閉じられ、そしてキャパシタ５１０の上部プレートは、Ｉｎｐ信号によって充電される。スイッチ５１８および５２４がまた、閉じられ、そしてキャパシタ５２０の下部プレートは、Ｉｎｎ信号によって充電される。時刻Ｔ３から時刻Ｔ４への第２の充電フェーズでは、Ｓ２信号が、アサートされ、スイッチ５１４および５２８が、閉じられ、そしてキャパシタ５２０の上部プレートは、Ｉｎｐ信号によって充電される。スイッチ５１６および５２２がまた、閉じられ、そしてキャパシタ５１０の下部プレートは、Ｉｎｎ信号によって充電される。時刻Ｔ４から時刻Ｔ５への読取りフェーズでは、Ｓ３信号が、アサートされ、スイッチ５３２、５３４、５３６および５３８が、閉じられ、キャパシタ５１０および５２０の上部プレートは、それらの蓄積された電荷をＯｕｔｐ信号へと供給し、そしてキャパシタ５１０および５２０の下部プレートは、それらの蓄積された電荷をＯｕｔｎ信号へと供給する。
【００３６】
図５Ｂに示される設計では、キャパシタ５１０および５２０の上部プレートは、２つのオーバーラップしていない時間間隔中にＩｎｐ信号によって充電され、そして各出力サンプル期間の中の第３のオーバーラップしていない時間間隔中にそれらの蓄積された電荷をＯｕｔｐ信号へと供給する。Ｉｎｐ信号は、それ故に、任意の与えられた瞬間にせいぜい１つのサンプリングキャパシタの上部プレートを充電する。同様に、キャパシタ５１０および５２０の下部プレートは、２つのオーバーラップしていない時間間隔中にＩｎｎ信号によって充電され、そして各出力サンプル期間の中の第３のオーバーラップしていない時間間隔中にそれらの蓄積された電荷をＯｕｔｎ信号へと供給する。Ｉｎｎ信号は、それ故に、任意の与えられた瞬間にせいぜい１つのキャパシタの下部プレートを充電する。各キャパシタでは、せいぜい１つのプレートが、任意の与えられた瞬間に充電され、または読み取られる。各キャパシタの各プレートが、各出力サンプル期間の異なるオーバーラップしていない時間間隔の中で充電され、そして読み取られる。
【００３７】
図５Ａの中のデシメータ２２０ｂは、図４Ａの中のデシメータ２２０ａよりも少ない挿入損失を有することができる。デシメータ２２０ａにおいては、各入力信号は、１つの読取りフェーズにおいて単一のキャパシタ４１０を充電し、この読取りフェーズは、出力サンプル期間の２分の１より短い持続時間を有する。デシメータ２２０ｂにおいては、各入力信号は、２つの読取りフェーズの中で２つのキャパシタ５１０と５２０とを交互に充電する。これらの２つのキャパシタは、２つの読取りフェーズ上で入力信号からより多くの電荷を集めることができる可能性があり、これは、そのときにはより少ない挿入損失をもたらすことができる。
【００３８】
図６Ａは、４つのサンプリングキャパシタを有するスイッチドキャパシタデシメータ２２０ｃの一設計の概略図を示している。デシメータ２２０ｃは、図２の中のデシメータ２２０のさらに別の設計である。デシメータ２２０ｃは、入力キャパシタ６００と、出力キャパシタ６５０と、２つのキャパシタバンク６０２および６０４と、を含む。キャパシタ６００は、その上部プレートと下部プレートとが、それぞれ入力ノードＡｐとＡｎとに結合されている。キャパシタ６５０は、その上部プレートと下部プレートとが、それぞれ出力ノードＺｐとＺｎとに結合されている。
【００３９】
第１のキャパシタバンク６０２内において、スイッチ６１２と６１４とは、それぞれ一端が、ノードＡｐに結合され、そして他端が、ノードＢｐとＣｐとに結合されている。スイッチ６１６と６１８とは、それぞれ一端が、ノードＡｎに結合され、そして他端が、ノードＢｎとＣｎとに結合されている。スイッチ６２２と６２６とは、それぞれ一端が、Ｖｒｅｆに結合され、そして他端が、ノードＢｐとＢｎとに結合されている。サンプリングキャパシタ６１０は、その上部プレートと下部プレートとが、それぞれノードＢｐとＢｎとに結合されている。スイッチ６２４と６２８とは、それぞれ一端が、Ｖｒｅｆに結合され、そして他端が、ノードＣｐとＣｎとに結合されている。サンプリングキャパシタ６２０は、その上部プレートと下部プレートとが、それぞれノードＣｐとＣｎとに結合されている。スイッチ６３２と６３４とは、それぞれ一端が、ノードＺｐに結合され、そして他端が、ノードＢｐとＣｐとに結合されている。スイッチ６３６と６３８とは、それぞれ一端が、ノードＺｎに結合され、そして他端が、ノードＣｎとＢｎとに結合されている。スイッチ６１２、６１４、６１６および６１８は、それぞれ制御信号Ｓ１、Ｓ２、Ｓ２およびＳ１によって開かれ、そして閉じられる。スイッチ６２２、６２４、６２６および６２８は、それぞれ制御信号Ｓ２、Ｓ１、Ｓ１およびＳ２によって開かれ、そして閉じられる。スイッチ６３２、６３４、６３６および６３８は、制御信号Ｓ３４によって一緒に開かれ、そして閉じられる。
【００４０】
第２のキャパシタバンク６０４内において、スイッチ６４２と６４４とは、それぞれ一端が、ノードＡｐに結合され、そして他端が、ノードＤｐとＥｐとに結合されている。スイッチ６４６と６４８とは、それぞれ一端が、ノードＡｎに結合され、そして他端が、ノードＤｎとＥｎとに結合されている。スイッチ６５２と６５６とは、それぞれ一端が、Ｖｒｅｆに結合され、そして他端が、ノードＤｐとＤｎとに結合されている。サンプリングキャパシタ６３０は、その上部プレートと下部プレートとが、それぞれノードＤｐとＤｎとに結合されている。スイッチ６５４と６５８とは、それぞれ一端が、Ｖｒｅｆに結合され、そして他端が、ノードＥｐとＥｎとに結合されている。サンプリングキャパシタ６４０は、その上部プレートと下部プレートとが、それぞれノードＥｐとＥｎとに結合されている。スイッチ６６２と６６４とは、それぞれ一端が、ノードＺｐに結合され、そして他端が、ノードＤｐとＥｐとに結合されている。スイッチ６６６と６６８とは、それぞれ一端が、ノードＺｎに結合され、そして他端が、ノードＥｎとＤｎとに結合されている。スイッチ６４２、６４４、６４６および６４８は、それぞれ制御信号Ｓ３、Ｓ４、Ｓ４およびＳ３によって開かれ、そして閉じられる。スイッチ６５２、６５４、６５６および６５８は、それぞれ制御信号Ｓ４、Ｓ３、Ｓ３およびＳ４によって開かれ、そして閉じられる。スイッチ６６２、６６４、６６６および６６８は、制御信号Ｓ１２によって一緒に開かれ、そして閉じられる。
【００４１】
図６Ａに示される設計においては、入力キャパシタ６００は、差動入力信号に直接に結合され、そして出力キャパシタ６５０は、差動出力信号に直接に結合される。入力キャパシタ６００および／または出力キャパシタ６５０は、いくつかの設計では省略されることができる。サンプリングキャパシタ６１０、６２０、６３０および６４０は、差動入力信号をサンプリングし、そしてそれらの蓄積された電荷を差動出力信号へと供給する。デシメータ２２０ｃは、キャパシタ６００、６１０、６２０、６３０および６３０のキャパシタンス、ならびにデシメーションファクタＮによって決定される周波数に位置するポールを有する。キャパシタ６００、６１０、６２０、６３０および６４０のキャパシタンスは、図４Ａの中のデシメータ２２０ａについて上記で説明される考察に基づいて選択されることができる。キャパシタ６１０と、６２０と、６３０と、６４０とは、同じキャパシタンスを有することができる。
【００４２】
図６Ｂは、Ｎ＝４の場合についての一設計に従って図６Ａの中のデシメータ２２０ｃのための制御信号についてのタイミング図を示している。この設計においては、サンプリングキャパシタ６１０および６２０の上部プレートと下部プレートとは、各出力サンプル期間のうちの第１の半期において充電され、そして第２の半期において読み取られる。サンプリングキャパシタ６３０および６４０の上部プレートと下部プレートとは、各出力サンプル期間のうちの第２の半期において充電され、そして第１の半期において読み取られる。２つのキャパシタバンク６０２と６０４とは、インターリーブされた方法で動作する。
【００４３】
時刻Ｔ１から時刻Ｔ２への第１の充電フェーズでは、Ｓ１信号が、アサートされ、スイッチ６１２、６１６、６２４および６２６が、閉じられ、キャパシタ６１０の上部プレートは、Ｉｎｐ信号によって充電され、そしてキャパシタ６２０の下部プレートは、Ｉｎｎ信号によって充電される。時刻Ｔ２から時刻Ｔ３への第２の充電フェーズでは、Ｓ２信号が、アサートされ、スイッチ６１４、６１６、６２２および６２８が、閉じられ、キャパシタ６１０の下部プレートは、Ｉｎｎ信号によって充電され、そしてキャパシタ６２０の上部プレートは、Ｉｎｐ信号によって充電される。時刻Ｔ３から時刻Ｔ５への第１の読取りフェーズでは、Ｓ３４信号が、アサートされ、スイッチ６３２、６３４、６３６および６３８が、閉じられ、キャパシタ６１０および６２０の上部プレートは、それらの蓄積された電荷をＯｕｔｐ信号へと供給し、そしてキャパシタ６１０および６２０の下部プレートは、それらの蓄積された電荷をＯｕｔｎ信号へと供給する。
【００４４】
時刻Ｔ３から時刻Ｔ４への第３の充電フェーズでは、Ｓ３信号が、アサートされ、スイッチ６４２、６４８、６５４および６５６が、閉じられ、キャパシタ６３０の上部プレートは、Ｉｎｐ信号によって充電され、そしてキャパシタ６４０の下部プレートは、Ｉｎｎ信号によって充電される。時刻Ｔ４から時刻Ｔ５への第４の充電フェーズでは、Ｓ４信号が、アサートされ、スイッチ６４４、６４６、６５２および６５８が、閉じられ、キャパシタ６３０の下部プレートは、Ｉｎｎ信号によって充電され、そしてキャパシタ６４０の上部プレートは、Ｉｎｐ信号によって充電される。時刻Ｔ１から時刻Ｔ３への第２の読取りフェーズでは、Ｓ１２信号が、アサートされ、スイッチ６６２、６６４、６６６および６６８が、閉じられ、キャパシタ６３０および６４０の上部プレートと下部プレートとは、それらの蓄積された電荷をＯｕｔｐ信号へと供給し、そしてキャパシタ６３０および６４０の下部プレートは、それらの蓄積された電荷をＯｕｔｎ信号へとへと供給する。
【００４５】
図６Ｂに示される設計では、４つのサンプリングキャパシタ６１０、６２０、６３０および６４０の上部プレートは、各出力サンプル期間の中の４つのオーバーラップしていない時間間隔中にＩｎｐ信号によって充電される。Ｉｎｐ信号は、それ故に、任意の与えられた瞬間にせいぜい１つのキャパシタの上部プレートを充電する。キャパシタ６１０および６２０の上部プレートは、それらが充電されない時間間隔中にそれらの蓄積された電荷をＯｕｔｐ信号へと供給する。キャパシタ６３０および６４０の上部プレートはまた、それらが充電されない時間間隔中にそれらの蓄積された電荷をＯｕｔｐ信号へと供給する。同様に、４つのサンプリングキャパシタ６１０、６２０、６３０および６４０の下部プレートは、各出力サンプル期間の中の４つのオーバーラップしていない時間間隔の中でＩｎｎ信号によって充電される。Ｉｎｎ信号は、それ故に、任意の与えられた瞬間にせいぜい１つのキャパシタの下部プレートを充電する。キャパシタ６１０および６２０の下部プレートは、それらが充電されない時間間隔中にそれらの蓄積された電荷をＯｕｔｎ信号へと供給する。キャパシタ６３０および６４０の下部プレートはまた、それらが充電されない時間間隔中にそれらの蓄積された電荷をＯｕｔｎ信号へと供給する。各キャパシタでは、せいぜい１つのプレートが、任意の与えられた瞬間に充電され、または読み取られる。各キャパシタの各プレートは、各出力サンプル期間の異なるオーバーラップしていない時間間隔の中で充電され、そして読み取られる。
【００４６】
図６Ａの中のデシメータ２２０ｃは、図５Ａの中のデシメータ２２０ｂと、図４Ａの中のデシメータ２２０ａとに比べて、より少ない挿入損失を有することができる。デシメータ２２０ｃでは、各入力信号は、できる限り時間における小さいギャップを有することができる４つの読取りフェーズの中で４つのサンプリングキャパシタ６１０、６２０、６３０および６４０を充電する。これらのキャパシタは、そのときには入力信号からできる限り多くの電荷を集めることができる可能性があり、これは、より少ない挿入損失をもたらすことができる。
【００４７】
図４Ａ、５Ａおよび６Ａは、少なくとも１つのサンプリングキャパシタの上部プレートと下部プレートとの両方の上へと差動入力信号をサンプリングすることができる３つのスイッチドキャパシタデシメータの設計を示している。スイッチドキャパシタデシメータはまた、サンプリングキャパシタとスイッチとの異なる配列を有することができる他の設計を用いてインプリメントされることもできる。
【００４８】
図４Ｂ、５Ｂおよび６Ｂは、それぞれ図４Ａ、５Ａおよび６Ａの中のスイッチドキャパシタデシメータの設計についての３つの例のタイミング図を示している。スイッチドキャパシタデシメータの中のスイッチのための制御信号は、各サンプリングキャパシタの各プレートの充電および読取りを可能にする他の方法で生成されることもできる。
【００４９】
図４Ａ、５Ａおよび６Ａの中で示される設計においては、入力キャパシタ４００、５００および６００は、上記で説明される考察に基づいて選択されることができる固定値を有する。構成可能な入力キャパシタを有することが、望ましい可能性がある。
【００５０】
図７は、構成可能な入力キャパシタ７００の一設計の概略図を示しており、これらのキャパシタは、それぞれ図４Ａ、５Ａおよび６Ａの中の入力キャパシタ４００、５００および６００のおのおののために使用されることができる。この設計においては、入力キャパシタ７００は、並列に結合されたＫ個のキャパシタ７１０ａないし７１０ｋを含み、ここで一般にＫ＞１であり、そして一設計においてはＫ＝２である。キャパシタ７１０ａは、ノードＡｐとＡｎとの間に直接に結合される。キャパシタ７１０ｂないし７１０ｋは、それぞれスイッチ７１２ｂないし７１２ｋと直列に結合される。キャパシタ７１０とスイッチ７１２との各直列結合は、ノードＡｐとＡｎとの間に結合される。スイッチ７１２ｂないし７１２ｋは、それぞれ制御信号ＶｂないしＶｋによって開かれ、そして閉じられる。キャパシタ７１０ａないし７１０ｋは、同じまたは異なるキャパシタンスを有することができる。
【００５１】
図７に示される設計においては、キャパシタ７１０ａは、常にノードＡｐとＡｎとの間に結合されている。キャパシタ７１０ｂないし７１０ｋのおのおのは、スイッチ７１２ｂないし７１２ｋのうちのそれぞれ１つを経由してノードＡｐとＡｎとの間に結合されることができる。別の設計においては、キャパシタ７１０ａは、スイッチを経由してノードＡｐとＡｎとの間に選択的に結合されることもできる。
【００５２】
ノードＡｐとＡｎとを通しての入力キャパシタンスは、検出されたチャネル状態に基づいて選択されることができる。一般に、より高い入力キャパシタンスは、入力信号のより大きな減衰を提供することができ、これは、大きなブロッカー(blocker)が、検出されるときに望ましい可能性がある。ブロッカーは、望ましい信号よりもずっと大きい可能性があり、そして望ましい信号と周波数が近い可能性がある望ましくない信号のことである。ブロッカーは、ジャマー(jammer)と称されることもできる。一設計において、大きなブロッカーが検出される場合、そのときにはキャパシタ７１０ｂないし７１０ｋのうちの１つまたは複数は、ノードＡｐとＡｎとの間に結合されることができる。余分なキャパシタ（単数または複数）は、大きなブロッカーを減衰させることができ、これは、後続の回路ブロックの飽和を回避することができる。大きなブロッカーが、検出されない場合、そのときにはキャパシタ７１０ａだけが、ノードＡｐとＡｎとの間に結合されることができる。これは、より大きな信号スイングを提供することができ、これは、雑音に起因した悪化を低減させることができる。
【００５３】
図８は、デシメーションを実行するためのプロセス８００の一設計を示している。少なくとも１つのサンプリングキャパシタのおのおのの上部プレートは、サンプリングキャパシタが、上部充電のために選択されるときに、第１の入力信号で充電されることができる（ブロック８１２）。少なくとも１つのサンプリングキャパシタのおのおのの下部プレートは、サンプリングキャパシタが、下部充電のために選択されるときに、第２の入力信号で充電されることができる（ブロック８１４）。各サンプリングキャパシタの上部プレートおよび下部プレートからの蓄積された電荷は、サンプリングキャパシタが、読取りのために選択されるときに、それぞれ第１および第２の出力信号へと供給されることができる（ブロック８１６）。
【００５４】
各サンプリングキャパシタでは、上部プレートは、第１の時間間隔の中で充電されることができ、そして下部プレートは、第２の時間間隔の中で充電されることができる。第１の時間間隔と第２の時間間隔とは、等しい持続時間を有することができる。一設計においては、第２の時間間隔は、第１の時間間隔から、出力サンプル期間の２分の１だけ遅延されることができる。別の設計においては、第２の時間間隔は、第１の時間間隔から、出力サンプル期間の２分の１よりも少しだけ遅延されることができる。
【００５５】
少なくとも１つのサンプリングキャパシタの上部プレートは、各サンプリングキャパシタについて１つの第１の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第１の時間間隔の中で充電されることができる。少なくとも１つのサンプリングキャパシタの下部プレートは、各サンプリングキャパシタについて１つの第２の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第２の時間間隔の中で充電されることができる。各サンプリングキャパシタでは、上部プレートを充電するための第１の時間間隔は、下部プレートを充電するための第２の時間間隔とオーバーラップしていないようにすることができる。各サンプリングキャパシタの上部プレートおよび下部プレートは、そのサンプリングキャパシタを充電するために使用される第１および第２の時間間隔とオーバーラップしていない時間間隔の中で、それぞれ第１および第２の出力信号に結合されることができる。
【００５６】
一設計においては、複数のサンプリングキャパシタが、使用される。複数のサンプリングキャパシタの上部プレートは、各サンプリングキャパシタについて１つの時間間隔の、各出力サンプル期間の中の複数のオーバーラップしていない時間間隔の中で充電されることができる。複数のサンプリングキャパシタの下部プレートは、各サンプリングキャパシタについて１つの時間間隔の、各出力サンプル期間の中の複数のオーバーラップしていない時間間隔の中で充電されることができる。各サンプリングキャパシタでは、上部プレートを充電するための時間間隔は、下部プレートを充電するための時間間隔とはオーバーラップしていないようにすることができ、そして上部プレートおよび下部プレートを読み取るための時間間隔は、上部プレートおよび下部プレートを充電するための時間間隔とオーバーラップしていないようにすることができる。
【００５７】
ここにおいて説明されるスイッチドキャパシタデシメータは、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント回路基板(printed circuit board)（ＰＣＢ）、電子デバイスなどの上にインプリメントされることができる。スイッチドキャパシタデシメータは、相補型金属酸化膜半導体(complementary metal oxide semiconductor)（ＣＭＯＳ）、Ｎ−チャネルＭＯＳ（ＮＭＯＳ）、Ｐ−チャネルＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ(bipolar junction transistor)（ＢＪＴ）、バイポーラ−ＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）など、様々なＩＣプロセス技術を用いて製造されることもできる。
【００５８】
ここにおいて説明されるスイッチドキャパシタデシメータをインプリメントする装置は、スタンドアロンデバイスとすることもでき、またはより大きなデバイスの一部分とすることもできる。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含むことができる１組の１つまたは複数のＩＣ、（ｉｉｉ）ＲＦレシーバ（ＲＦＲ）やＲＦトランスミッタ／レシーバ（ＲＴＲ）などのＲＦＩＣ、（ｉｖ）移動局モデム(mobile station modem)（ＭＳＭ）などのＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれることができるモジュール、（ｖｉ）レシーバ、セルラ電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他、とすることができる。
【００５９】
１つまたは複数の例示の設計において、説明される機能(functions)は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せの形でインプリメントされることができる。ソフトウェアの形でインプリメントされる場合、機能は、コンピュータ可読媒体上の１つまたは複数の命令、あるいはコードとして記憶され、あるいは送信されることができる。コンピュータ可読媒体は、ある場所から別の場所へとコンピュータプログラムの転送を容易にする任意の媒体を含めて、コンピュータストレージ媒体と、通信媒体との両方を含む。ストレージ媒体は、コンピュータによってアクセスされることができる使用可能な任意の媒体とすることができる。例として、限定するものではないが、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態で望ましいプログラムコードを搬送しまたは記憶するために使用されることができ、そしてコンピュータによってアクセスされることができる他の任意の媒体、を備えることができる。また、任意の接続は、コンピュータ可読媒体と適切に名づけられることができる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア(twisted pair)、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、そのときには同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、マイクロ波などのワイヤレス技術は、媒体の定義の中に含まれる。ここにおいて使用されるようなディスク(Disk)およびディスク(disc)は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク(optical disc)、デジタル多用途ディスク(digital versatile disc)（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスク(blu-ray disc)を含み、ここでディスク(disks)は通常、データを磁気的に再生するが、ディスク(discs)は、レーザを用いて光学的にデータを再生する。上記の組合せもまた、コンピュータ可読媒体の範囲内に含められるべきである。
【００６０】
本開示の以上の説明は、任意の当業者が、本開示を作り、または使用することを可能にするために提供される。本開示に対する様々な修正は、当業者にとって簡単に明らかになり、そしてここにおいて定義される包括的な原理は、本開示の範囲を逸脱することなく、他の変形に対しても適用されることができる。したがって、本開示は、ここにおいて説明される例および設計だけに限定されるようには意図されず、ここにおいて開示される原理および新規特徴と整合した最も広い範囲を与えられるべきである。
【特許請求の範囲】
【請求項１】
入力サンプルレートで第１および第２の入力信号を受け取るように、そして前記入力サンプルレートよりも低い出力サンプルレートで第１および第２の出力信号を供給するように、動作するスイッチドキャパシタデシメータ、
を備え、前記スイッチドキャパシタデシメータは、
少なくとも１つのサンプリングキャパシタと、なお各サンプリングキャパシタは、前記サンプリングキャパシタが上部充電のために選択されるときに、上部プレートが、前記第１の入力信号で充電され、そして前記サンプリングキャパシタが下部充電のために選択されるときに、下部プレートが、前記第２の入力信号で充電され、各サンプリングキャパシタの前記の上部プレートおよび下部プレートは、前記サンプリングキャパシタが読取りのために選択されるときに、蓄積された電荷をそれぞれ前記の第１および第２の出力信号へと供給する；
充電のために前記の第１および第２の入力信号に、そして読取りのために前記の第１および第２の出力信号に、前記少なくとも１つのサンプリングキャパシタを結合するように動作する複数のスイッチと；
を備える、装置。
【請求項２】
前記の第１および第２の入力信号は、差動入力信号のためのものであり、そして前記の第１および第２の出力信号は、差動出力信号のためのものである、請求項１に記載の装置。
【請求項３】
前記少なくとも１つのサンプリングキャパシタは、単一のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記サンプリングキャパシタの前記上部プレートに結合するように動作する第１のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記サンプリングキャパシタの前記下部プレートに結合するように動作する第２のスイッチと、
読取りのために選択されるときに、前記サンプリングキャパシタの前記上部プレートを前記第１の出力信号に結合するように動作する第３のスイッチと、
読取りのために選択されるときに、前記サンプリングキャパシタの前記下部プレートを前記第２の出力信号に結合するように動作する第４のスイッチと、
を備える、請求項１に記載の装置。
【請求項４】
前記少なくとも１つのサンプリングキャパシタは、第１および第２のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記の第１および第２のサンプリングキャパシタの上部プレートにそれぞれ結合するように動作する第１および第２のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記の第１および第２のサンプリングキャパシタの下部プレートにそれぞれ結合するように動作する第３および第４のスイッチと、
読取りのために選択されるときに、前記の第１および第２のサンプリングキャパシタの前記上部プレートをそれぞれ前記第１の出力信号に結合するように動作する第５および第６のスイッチと、
読取りのために選択されるときに、前記の第１および第２のサンプリングキャパシタの前記下部プレートをそれぞれ前記第２の出力信号に結合するように動作する第７および第８のスイッチと、
を備える、請求項１に記載の装置。
【請求項５】
前記少なくとも１つのサンプリングキャパシタは、第１、第２、第３および第４のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記の第１、第２、第３および第４のサンプリングキャパシタの上部プレートにそれぞれ結合するように動作する第１、第２、第３および第４のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記の第１、第２、第３および第４のサンプリングキャパシタの下部プレートにそれぞれ結合するように動作する第５、第６、第７および第８のスイッチと、
読取りのために選択されるときに、前記の第１、第２，第３および第４のサンプリングキャパシタの前記上部プレートをそれぞれ前記第１の出力信号に結合するように動作する第９、第１０、第１１および第１２のスイッチと、
読取りのために選択されるときに、前記の第１、第２、第３および第４のサンプリングキャパシタの前記下部プレートをそれぞれ前記第２の出力信号に結合するように動作する第１３、第１４、第１５および第１６のスイッチと、
を備える、請求項１に記載の装置。
【請求項６】
前記スイッチドキャパシタデシメータは、前記の第１の入力信号と第２の入力信号との間に結合された入力キャパシタ、をさらに備える、請求項１に記載の装置。
【請求項７】
前記スイッチドキャパシタデシメータは、選択されるときに前記の第１の入力信号と第２の入力信号との間で結合され、そして選択されないときに前記の第１の入力信号と第２の入力信号とから切り離される入力キャパシタ、をさらに備える、請求項１に記載の装置。
【請求項８】
前記入力キャパシタは、より大きなブロッカーが検出されるときに選択され、そしてより大きなブロッカーが検出されないときに選択されない、請求項７に記載の装置。
【請求項９】
前記スイッチドキャパシタデシメータは、前記の第１の出力信号と第２の出力信号との間に結合された出力キャパシタ、をさらに備える、請求項１に記載の装置。
【請求項１０】
各サンプリングキャパシタでは、前記上部プレートは、第１の時間間隔の中で充電され、前記下部プレートは、第２の時間間隔の中で充電され、前記第２の時間間隔は、前記第１の時間間隔から出力サンプル期間の２分の１だけ遅延される、請求項１に記載の装置。
【請求項１１】
各サンプリングキャパシタでは、前記上部プレートは、第１の時間間隔の中で充電され、前記下部プレートは、第２の時間間隔の中で充電され、前記第２の時間間隔は、前記第１の時間間隔から出力サンプル期間の２分の１よりも少なく遅延される、請求項１に記載の装置。
【請求項１２】
前記少なくとも１つのサンプリングキャパシタの前記上部プレートは、各サンプリングキャパシタについて１つの第１の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第１の時間間隔の中で充電され、そして前記少なくとも１つのサンプリングキャパシタの前記下部プレートは、各サンプリングキャパシタについて１つの第２の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第２の時間間隔の中で充電される、請求項１に記載の装置。
【請求項１３】
各サンプリングキャパシタでは、前記上部プレートを充電するための前記第１の時間間隔は、前記下部プレートを充電するための前記第２の時間間隔とオーバーラップしていない、請求項１２に記載の装置。
【請求項１４】
各出力サンプル期間において、前記少なくとも１つのサンプリングキャパシタの前記上部プレートは、前記第１の出力信号に結合され、そして前記少なくとも１つのサンプリングキャパシタの前記下部プレートは、前記少なくとも１つの第１の時間間隔、および前記少なくとも１つの第２の時間間隔とオーバーラップしていない第３の時間間隔の中で、前記第２の出力信号に結合される、請求項１２に記載の装置。
【請求項１５】
前記少なくとも１つのサンプリングキャパシタは、複数のサンプリングキャパシタを備え、前記複数のサンプリングキャパシタの前記上部プレートは、各サンプリングキャパシタについて１つの時間間隔の、各出力サンプル期間の中の複数のオーバーラップしていない時間間隔の中で充電され、前記複数のサンプリングキャパシタの前記下部プレートは、各サンプリングキャパシタについて１つの時間間隔の、各出力サンプル期間の中の前記複数のオーバーラップしていない時間間隔の中で充電され、そして各サンプリングキャパシタでは、前記上部プレートを充電するための前記時間間隔は、前記下部プレートを充電するための前記時間間隔とオーバーラップしていない、請求項１に記載の装置。
【請求項１６】
前記の第１、第２、第３および第４のサンプリングキャパシタの前記上部プレートは、各出力サンプル期間の中の、それぞれ第１、第２、第３および第４のオーバーラップしていない時間間隔の中で充電され、そして前記の第１、第２、第３および第４のサンプリングキャパシタの前記下部プレートは、各出力サンプル期間の中の、それぞれ前記の第２、第１、第４および第３の時間間隔の中で充電される、請求項５に記載の装置。
【請求項１７】
前記の第１および第２のサンプリングキャパシタの前記上部プレートは、前記第１の出力信号に結合され、そして前記の第３および第４のサンプリングキャパシタの前記下部プレートは、前記の第３および第４の時間間隔のうちの少なくとも一方の中で前記第２の出力信号に結合され、そして前記の第３および第４のサンプリングキャパシタの前記上部プレートは、前記第１の出力信号に結合され、そして前記の第１および第２のサンプリングキャパシタの前記下部プレートは、前記の第１および第２の時間間隔のうちの少なくとも一方の中で前記第２の出力信号に結合される、請求項１６に記載の装置。
【請求項１８】
前記スイッチドキャパシタデシメータは、各サンプリングキャパシタについて、
前記サンプリングキャパシタの上部プレートに結合され、そして前記サンプリングキャパシタの下部プレートが充電されているときに、前記上部プレートを基準電圧に結合するように動作する第１のスイッチと、
前記サンプリングキャパシタの前記下部プレートに結合され、そして前記サンプリングキャパシタの前記上部プレートが充電されているときに、前記下部プレートを前記基準電圧に結合するように動作する第２のスイッチと、
をさらに備える、請求項１に記載の装置。
【請求項１９】
入力サンプルレートで、第１および第２の入力信号を受け取るように、そして前記入力サンプルレートよりも低い出力サンプルレートで第１および第２の出力信号を供給するように、動作するスイッチドキャパシタデシメータ、
を備え、前記スイッチドキャパシタデシメータは、
少なくとも１つのサンプリングキャパシタと、なお各サンプリングキャパシタは、前記サンプリングキャパシタが上部充電のために選択されるときに、上部プレートが、前記第１の入力信号で充電され、そして前記サンプリングキャパシタが下部充電のために選択されるときに、下部プレートが、前記第２の入力信号で充電され、各サンプリングキャパシタの前記の上部プレートおよび下部プレートは、前記サンプリングキャパシタが読取りのために選択されるときに、蓄積された電荷をそれぞれ前記の第１および第２の出力信号に供給する；
充電のために前記の第１および第２の入力信号に、そして読取りのために前記の第１および第２の出力信号に、前記少なくとも１つのサンプリングキャパシタを結合するように動作する複数のスイッチと；
を備える、集積回路。
【請求項２０】
前記少なくとも１つのサンプリングキャパシタは、単一のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記サンプリングキャパシタの前記上部プレートに結合するように動作する第１のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記サンプリングキャパシタの前記下部プレートに結合するように動作する第２のスイッチと、
読取りのために選択されるときに、前記サンプリングキャパシタの前記上部プレートを前記第１の出力信号に結合するように動作する第３のスイッチと、
読取りのために選択されるときに、前記サンプリングキャパシタの前記下部プレートを前記第２の出力信号に結合するように動作する第４のスイッチと、
を備える、請求項１９に記載の集積回路。
【請求項２１】
前記少なくとも１つのサンプリングキャパシタは、第１および第２のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記の第１および第２のサンプリングキャパシタの上部プレートにそれぞれ結合するように動作する第１および第２のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記の第１および第２のサンプリングキャパシタの下部プレートにそれぞれ結合するように動作する第３および第４のスイッチと、
読取りのために選択されるときに、前記の第１および第２のサンプリングキャパシタの前記上部プレートをそれぞれ前記第１の出力信号に結合するように動作する第５および第６のスイッチと、
読取りのために選択されるときに、前記の第１および第２のサンプリングキャパシタの前記下部プレートをそれぞれ前記第２の出力信号に結合するように動作する第７および第８のスイッチと、
を備える、請求項１９に記載の集積回路。
【請求項２２】
前記少なくとも１つのサンプリングキャパシタは、第１、第２、第３および第４のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記の第１、第２、第３および第４のサンプリングキャパシタの上部プレートにそれぞれ結合するように動作する第１、第２、第３および第４のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記の第１、第２、第３および第４のサンプリングキャパシタの下部プレートにそれぞれ結合するように動作する第５、第６、第７および第８のスイッチと、
読取りのために選択されるときに、前記の第１、第２，第３および第４のサンプリングキャパシタの前記上部プレートをそれぞれ前記第１の出力信号に結合するように動作する第９、第１０、第１１および第１２のスイッチと、
読取りのために選択されるときに、前記の第１、第２、第３および第４のサンプリングキャパシタの前記下部プレートをそれぞれ前記第２の出力信号に結合するように動作する第１３、第１４、第１５および第１６のスイッチと、
を備える、請求項１９に記載の集積回路。
【請求項２３】
前記少なくとも１つのサンプリングキャパシタの前記上部プレートは、各サンプリングキャパシタについて１つの第１の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第１の時間間隔の中で充電され、前記少なくとも１つのサンプリングキャパシタの前記下部プレートは、各サンプリングキャパシタについて１つの第２の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第２の時間間隔の中で充電され、そして各サンプリングキャパシタでは、前記上部プレートを充電するための前記第１の時間間隔は、前記下部プレートを充電するための前記第２の時間間隔とオーバーラップしていない、請求項１９に記載の集積回路。
【請求項２４】
アナログ信号をフィルタにかけるように、そして第１および第２の入力信号を備える差動入力信号を供給するように、動作するアンチエイリアスフィルタと、
前記アンチエイリアスフィルタに結合され、そして入力サンプルレートで前記差動入力信号を受け取るように、そして前記入力サンプルレートよりも低い出力サンプルレートで第１および第２の出力信号を備える差動出力信号を供給するように、動作するスイッチドキャパシタデシメータと、
を備え、前記スイッチドキャパシタデシメータは、少なくとも１つのサンプリングキャパシタを備え、各サンプリングキャパシタは、前記サンプリングキャパシタが上部充電のために選択されるときに、上部プレートが、前記第１の入力信号で充電され、そして前記サンプリングキャパシタが下部充電のために選択されるときに、下部プレートが、前記第２の入力信号で充電され、前記サンプリングキャパシタが読取りのために選択されるときに、各サンプリングキャパシタの前記の上部プレートおよび下部プレートは、蓄積された電荷をそれぞれ前記の第１および第２の出力信号へと供給する、装置。
【請求項２５】
前記アンチエイリアスフィルタは、目標量だけ前記出力サンプルレートの第２高調波における望ましくない信号成分を減衰させるように、そして前記目標量よりも少なく前記出力サンプルレートの第１高調波における望ましくない信号成分を減衰させるように、動作する、請求項２４に記載の装置。
【請求項２６】
前記スイッチドキャパシタデシメータに結合され、そして前記差動出力信号をフィルタにかけるように、そしてフィルタにかけられた信号を供給するように、動作する離散時間フィルタ、
をさらに備える請求項２４に記載の装置。
【請求項２７】
出力サンプルレートにおける第１および第２の出力信号を備える差動出力信号を得るために入力サンプルレートにおける第１および第２の入力信号を備える差動入力信号上でデシメーションを実行する方法であって、
前記サンプリングキャパシタが上部充電のために選択されるときに、少なくとも１つのサンプリングキャパシタのおのおのの上部プレートを前記第１の入力信号で充電することと、
前記サンプリングキャパシタが下部充電のために選択されるときに、前記少なくとも１つのサンプリングキャパシタのおのおのの下部プレートを前記第２の入力信号で充電することと、
前記サンプリングキャパシタが読取りのために選択されるときに、蓄積された電荷を各サンプリングキャパシタの前記の上部プレートおよび下部プレートからそれぞれ前記の第１および第２の出力信号へと供給することと、
を備える方法。
【請求項２８】
各サンプリングキャパシタでは、前記上部プレートは、第１の時間間隔の中で充電され、前記下部プレートは、第２の時間間隔の中で充電され、前記第２の時間間隔は、前記第１の時間間隔から出力サンプル期間の２分の１だけ遅延される、請求項２７に記載の方法。
【請求項２９】
前記少なくとも１つのサンプリングキャパシタの前記上部プレートは、各サンプリングキャパシタについて１つの第１の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第１の時間間隔の中で充電され、そして前記少なくとも１つのサンプリングキャパシタの前記下部プレートは、各サンプリングキャパシタについて１つの第２の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第２の時間間隔の中で充電される、請求項２７に記載の方法。
【請求項３０】
各サンプリングキャパシタの前記の上部プレートおよび下部プレートからの前記蓄積された電荷は、前記サンプリングキャパシタの前記の上部プレートおよび下部プレートを充電するための第１および第２の時間間隔とオーバーラップしていない時間間隔の中でそれぞれ前記の第１および第２の出力信号へと供給される、請求項２９に記載の方法。
【請求項３１】
出力サンプルレートにおける第１および第２の出力信号を備える差動出力信号を得るために入力サンプルレートにおける第１および第２の入力信号を備える差動入力信号上でデシメーションを実行するための装置であって、
前記サンプリングキャパシタが上部充電のために選択されるときに、少なくとも１つのサンプリングキャパシタのおのおのの上部プレートを前記第１の入力信号で充電するための手段と、
前記サンプリングキャパシタが下部充電のために選択されるときに、前記少なくとも１つのサンプリングキャパシタのおのおのの下部プレートを前記第２の入力信号で充電するための手段と、
前記サンプリングキャパシタが読取りのために選択されるときに、蓄積された電荷を各サンプリングキャパシタの前記の上部プレートおよび下部プレートからそれぞれ前記の第１および第２の出力信号へと供給するための手段と、
を備える装置。
【請求項１】
入力サンプルレートで第１および第２の入力信号を受け取るように、そして前記入力サンプルレートよりも低い出力サンプルレートで第１および第２の出力信号を供給するように、動作するスイッチドキャパシタデシメータ、
を備え、前記スイッチドキャパシタデシメータは、
少なくとも１つのサンプリングキャパシタと、なお各サンプリングキャパシタは、前記サンプリングキャパシタが上部充電のために選択されるときに、上部プレートが、前記第１の入力信号で充電され、そして前記サンプリングキャパシタが下部充電のために選択されるときに、下部プレートが、前記第２の入力信号で充電され、各サンプリングキャパシタの前記の上部プレートおよび下部プレートは、前記サンプリングキャパシタが読取りのために選択されるときに、蓄積された電荷をそれぞれ前記の第１および第２の出力信号へと供給する；
充電のために前記の第１および第２の入力信号に、そして読取りのために前記の第１および第２の出力信号に、前記少なくとも１つのサンプリングキャパシタを結合するように動作する複数のスイッチと；
を備える、装置。
【請求項２】
前記の第１および第２の入力信号は、差動入力信号のためのものであり、そして前記の第１および第２の出力信号は、差動出力信号のためのものである、請求項１に記載の装置。
【請求項３】
前記少なくとも１つのサンプリングキャパシタは、単一のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記サンプリングキャパシタの前記上部プレートに結合するように動作する第１のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記サンプリングキャパシタの前記下部プレートに結合するように動作する第２のスイッチと、
読取りのために選択されるときに、前記サンプリングキャパシタの前記上部プレートを前記第１の出力信号に結合するように動作する第３のスイッチと、
読取りのために選択されるときに、前記サンプリングキャパシタの前記下部プレートを前記第２の出力信号に結合するように動作する第４のスイッチと、
を備える、請求項１に記載の装置。
【請求項４】
前記少なくとも１つのサンプリングキャパシタは、第１および第２のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記の第１および第２のサンプリングキャパシタの上部プレートにそれぞれ結合するように動作する第１および第２のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記の第１および第２のサンプリングキャパシタの下部プレートにそれぞれ結合するように動作する第３および第４のスイッチと、
読取りのために選択されるときに、前記の第１および第２のサンプリングキャパシタの前記上部プレートをそれぞれ前記第１の出力信号に結合するように動作する第５および第６のスイッチと、
読取りのために選択されるときに、前記の第１および第２のサンプリングキャパシタの前記下部プレートをそれぞれ前記第２の出力信号に結合するように動作する第７および第８のスイッチと、
を備える、請求項１に記載の装置。
【請求項５】
前記少なくとも１つのサンプリングキャパシタは、第１、第２、第３および第４のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記の第１、第２、第３および第４のサンプリングキャパシタの上部プレートにそれぞれ結合するように動作する第１、第２、第３および第４のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記の第１、第２、第３および第４のサンプリングキャパシタの下部プレートにそれぞれ結合するように動作する第５、第６、第７および第８のスイッチと、
読取りのために選択されるときに、前記の第１、第２，第３および第４のサンプリングキャパシタの前記上部プレートをそれぞれ前記第１の出力信号に結合するように動作する第９、第１０、第１１および第１２のスイッチと、
読取りのために選択されるときに、前記の第１、第２、第３および第４のサンプリングキャパシタの前記下部プレートをそれぞれ前記第２の出力信号に結合するように動作する第１３、第１４、第１５および第１６のスイッチと、
を備える、請求項１に記載の装置。
【請求項６】
前記スイッチドキャパシタデシメータは、前記の第１の入力信号と第２の入力信号との間に結合された入力キャパシタ、をさらに備える、請求項１に記載の装置。
【請求項７】
前記スイッチドキャパシタデシメータは、選択されるときに前記の第１の入力信号と第２の入力信号との間で結合され、そして選択されないときに前記の第１の入力信号と第２の入力信号とから切り離される入力キャパシタ、をさらに備える、請求項１に記載の装置。
【請求項８】
前記入力キャパシタは、より大きなブロッカーが検出されるときに選択され、そしてより大きなブロッカーが検出されないときに選択されない、請求項７に記載の装置。
【請求項９】
前記スイッチドキャパシタデシメータは、前記の第１の出力信号と第２の出力信号との間に結合された出力キャパシタ、をさらに備える、請求項１に記載の装置。
【請求項１０】
各サンプリングキャパシタでは、前記上部プレートは、第１の時間間隔の中で充電され、前記下部プレートは、第２の時間間隔の中で充電され、前記第２の時間間隔は、前記第１の時間間隔から出力サンプル期間の２分の１だけ遅延される、請求項１に記載の装置。
【請求項１１】
各サンプリングキャパシタでは、前記上部プレートは、第１の時間間隔の中で充電され、前記下部プレートは、第２の時間間隔の中で充電され、前記第２の時間間隔は、前記第１の時間間隔から出力サンプル期間の２分の１よりも少なく遅延される、請求項１に記載の装置。
【請求項１２】
前記少なくとも１つのサンプリングキャパシタの前記上部プレートは、各サンプリングキャパシタについて１つの第１の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第１の時間間隔の中で充電され、そして前記少なくとも１つのサンプリングキャパシタの前記下部プレートは、各サンプリングキャパシタについて１つの第２の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第２の時間間隔の中で充電される、請求項１に記載の装置。
【請求項１３】
各サンプリングキャパシタでは、前記上部プレートを充電するための前記第１の時間間隔は、前記下部プレートを充電するための前記第２の時間間隔とオーバーラップしていない、請求項１２に記載の装置。
【請求項１４】
各出力サンプル期間において、前記少なくとも１つのサンプリングキャパシタの前記上部プレートは、前記第１の出力信号に結合され、そして前記少なくとも１つのサンプリングキャパシタの前記下部プレートは、前記少なくとも１つの第１の時間間隔、および前記少なくとも１つの第２の時間間隔とオーバーラップしていない第３の時間間隔の中で、前記第２の出力信号に結合される、請求項１２に記載の装置。
【請求項１５】
前記少なくとも１つのサンプリングキャパシタは、複数のサンプリングキャパシタを備え、前記複数のサンプリングキャパシタの前記上部プレートは、各サンプリングキャパシタについて１つの時間間隔の、各出力サンプル期間の中の複数のオーバーラップしていない時間間隔の中で充電され、前記複数のサンプリングキャパシタの前記下部プレートは、各サンプリングキャパシタについて１つの時間間隔の、各出力サンプル期間の中の前記複数のオーバーラップしていない時間間隔の中で充電され、そして各サンプリングキャパシタでは、前記上部プレートを充電するための前記時間間隔は、前記下部プレートを充電するための前記時間間隔とオーバーラップしていない、請求項１に記載の装置。
【請求項１６】
前記の第１、第２、第３および第４のサンプリングキャパシタの前記上部プレートは、各出力サンプル期間の中の、それぞれ第１、第２、第３および第４のオーバーラップしていない時間間隔の中で充電され、そして前記の第１、第２、第３および第４のサンプリングキャパシタの前記下部プレートは、各出力サンプル期間の中の、それぞれ前記の第２、第１、第４および第３の時間間隔の中で充電される、請求項５に記載の装置。
【請求項１７】
前記の第１および第２のサンプリングキャパシタの前記上部プレートは、前記第１の出力信号に結合され、そして前記の第３および第４のサンプリングキャパシタの前記下部プレートは、前記の第３および第４の時間間隔のうちの少なくとも一方の中で前記第２の出力信号に結合され、そして前記の第３および第４のサンプリングキャパシタの前記上部プレートは、前記第１の出力信号に結合され、そして前記の第１および第２のサンプリングキャパシタの前記下部プレートは、前記の第１および第２の時間間隔のうちの少なくとも一方の中で前記第２の出力信号に結合される、請求項１６に記載の装置。
【請求項１８】
前記スイッチドキャパシタデシメータは、各サンプリングキャパシタについて、
前記サンプリングキャパシタの上部プレートに結合され、そして前記サンプリングキャパシタの下部プレートが充電されているときに、前記上部プレートを基準電圧に結合するように動作する第１のスイッチと、
前記サンプリングキャパシタの前記下部プレートに結合され、そして前記サンプリングキャパシタの前記上部プレートが充電されているときに、前記下部プレートを前記基準電圧に結合するように動作する第２のスイッチと、
をさらに備える、請求項１に記載の装置。
【請求項１９】
入力サンプルレートで、第１および第２の入力信号を受け取るように、そして前記入力サンプルレートよりも低い出力サンプルレートで第１および第２の出力信号を供給するように、動作するスイッチドキャパシタデシメータ、
を備え、前記スイッチドキャパシタデシメータは、
少なくとも１つのサンプリングキャパシタと、なお各サンプリングキャパシタは、前記サンプリングキャパシタが上部充電のために選択されるときに、上部プレートが、前記第１の入力信号で充電され、そして前記サンプリングキャパシタが下部充電のために選択されるときに、下部プレートが、前記第２の入力信号で充電され、各サンプリングキャパシタの前記の上部プレートおよび下部プレートは、前記サンプリングキャパシタが読取りのために選択されるときに、蓄積された電荷をそれぞれ前記の第１および第２の出力信号に供給する；
充電のために前記の第１および第２の入力信号に、そして読取りのために前記の第１および第２の出力信号に、前記少なくとも１つのサンプリングキャパシタを結合するように動作する複数のスイッチと；
を備える、集積回路。
【請求項２０】
前記少なくとも１つのサンプリングキャパシタは、単一のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記サンプリングキャパシタの前記上部プレートに結合するように動作する第１のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記サンプリングキャパシタの前記下部プレートに結合するように動作する第２のスイッチと、
読取りのために選択されるときに、前記サンプリングキャパシタの前記上部プレートを前記第１の出力信号に結合するように動作する第３のスイッチと、
読取りのために選択されるときに、前記サンプリングキャパシタの前記下部プレートを前記第２の出力信号に結合するように動作する第４のスイッチと、
を備える、請求項１９に記載の集積回路。
【請求項２１】
前記少なくとも１つのサンプリングキャパシタは、第１および第２のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記の第１および第２のサンプリングキャパシタの上部プレートにそれぞれ結合するように動作する第１および第２のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記の第１および第２のサンプリングキャパシタの下部プレートにそれぞれ結合するように動作する第３および第４のスイッチと、
読取りのために選択されるときに、前記の第１および第２のサンプリングキャパシタの前記上部プレートをそれぞれ前記第１の出力信号に結合するように動作する第５および第６のスイッチと、
読取りのために選択されるときに、前記の第１および第２のサンプリングキャパシタの前記下部プレートをそれぞれ前記第２の出力信号に結合するように動作する第７および第８のスイッチと、
を備える、請求項１９に記載の集積回路。
【請求項２２】
前記少なくとも１つのサンプリングキャパシタは、第１、第２、第３および第４のサンプリングキャパシタを備え、そして前記複数のスイッチは、
上部充電のために選択されるときに、前記第１の入力信号を前記の第１、第２、第３および第４のサンプリングキャパシタの上部プレートにそれぞれ結合するように動作する第１、第２、第３および第４のスイッチと、
下部充電のために選択されるときに、前記第２の入力信号を前記の第１、第２、第３および第４のサンプリングキャパシタの下部プレートにそれぞれ結合するように動作する第５、第６、第７および第８のスイッチと、
読取りのために選択されるときに、前記の第１、第２，第３および第４のサンプリングキャパシタの前記上部プレートをそれぞれ前記第１の出力信号に結合するように動作する第９、第１０、第１１および第１２のスイッチと、
読取りのために選択されるときに、前記の第１、第２、第３および第４のサンプリングキャパシタの前記下部プレートをそれぞれ前記第２の出力信号に結合するように動作する第１３、第１４、第１５および第１６のスイッチと、
を備える、請求項１９に記載の集積回路。
【請求項２３】
前記少なくとも１つのサンプリングキャパシタの前記上部プレートは、各サンプリングキャパシタについて１つの第１の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第１の時間間隔の中で充電され、前記少なくとも１つのサンプリングキャパシタの前記下部プレートは、各サンプリングキャパシタについて１つの第２の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第２の時間間隔の中で充電され、そして各サンプリングキャパシタでは、前記上部プレートを充電するための前記第１の時間間隔は、前記下部プレートを充電するための前記第２の時間間隔とオーバーラップしていない、請求項１９に記載の集積回路。
【請求項２４】
アナログ信号をフィルタにかけるように、そして第１および第２の入力信号を備える差動入力信号を供給するように、動作するアンチエイリアスフィルタと、
前記アンチエイリアスフィルタに結合され、そして入力サンプルレートで前記差動入力信号を受け取るように、そして前記入力サンプルレートよりも低い出力サンプルレートで第１および第２の出力信号を備える差動出力信号を供給するように、動作するスイッチドキャパシタデシメータと、
を備え、前記スイッチドキャパシタデシメータは、少なくとも１つのサンプリングキャパシタを備え、各サンプリングキャパシタは、前記サンプリングキャパシタが上部充電のために選択されるときに、上部プレートが、前記第１の入力信号で充電され、そして前記サンプリングキャパシタが下部充電のために選択されるときに、下部プレートが、前記第２の入力信号で充電され、前記サンプリングキャパシタが読取りのために選択されるときに、各サンプリングキャパシタの前記の上部プレートおよび下部プレートは、蓄積された電荷をそれぞれ前記の第１および第２の出力信号へと供給する、装置。
【請求項２５】
前記アンチエイリアスフィルタは、目標量だけ前記出力サンプルレートの第２高調波における望ましくない信号成分を減衰させるように、そして前記目標量よりも少なく前記出力サンプルレートの第１高調波における望ましくない信号成分を減衰させるように、動作する、請求項２４に記載の装置。
【請求項２６】
前記スイッチドキャパシタデシメータに結合され、そして前記差動出力信号をフィルタにかけるように、そしてフィルタにかけられた信号を供給するように、動作する離散時間フィルタ、
をさらに備える請求項２４に記載の装置。
【請求項２７】
出力サンプルレートにおける第１および第２の出力信号を備える差動出力信号を得るために入力サンプルレートにおける第１および第２の入力信号を備える差動入力信号上でデシメーションを実行する方法であって、
前記サンプリングキャパシタが上部充電のために選択されるときに、少なくとも１つのサンプリングキャパシタのおのおのの上部プレートを前記第１の入力信号で充電することと、
前記サンプリングキャパシタが下部充電のために選択されるときに、前記少なくとも１つのサンプリングキャパシタのおのおのの下部プレートを前記第２の入力信号で充電することと、
前記サンプリングキャパシタが読取りのために選択されるときに、蓄積された電荷を各サンプリングキャパシタの前記の上部プレートおよび下部プレートからそれぞれ前記の第１および第２の出力信号へと供給することと、
を備える方法。
【請求項２８】
各サンプリングキャパシタでは、前記上部プレートは、第１の時間間隔の中で充電され、前記下部プレートは、第２の時間間隔の中で充電され、前記第２の時間間隔は、前記第１の時間間隔から出力サンプル期間の２分の１だけ遅延される、請求項２７に記載の方法。
【請求項２９】
前記少なくとも１つのサンプリングキャパシタの前記上部プレートは、各サンプリングキャパシタについて１つの第１の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第１の時間間隔の中で充電され、そして前記少なくとも１つのサンプリングキャパシタの前記下部プレートは、各サンプリングキャパシタについて１つの第２の時間間隔の、各出力サンプル期間の中の少なくとも１つのオーバーラップしていない第２の時間間隔の中で充電される、請求項２７に記載の方法。
【請求項３０】
各サンプリングキャパシタの前記の上部プレートおよび下部プレートからの前記蓄積された電荷は、前記サンプリングキャパシタの前記の上部プレートおよび下部プレートを充電するための第１および第２の時間間隔とオーバーラップしていない時間間隔の中でそれぞれ前記の第１および第２の出力信号へと供給される、請求項２９に記載の方法。
【請求項３１】
出力サンプルレートにおける第１および第２の出力信号を備える差動出力信号を得るために入力サンプルレートにおける第１および第２の入力信号を備える差動入力信号上でデシメーションを実行するための装置であって、
前記サンプリングキャパシタが上部充電のために選択されるときに、少なくとも１つのサンプリングキャパシタのおのおのの上部プレートを前記第１の入力信号で充電するための手段と、
前記サンプリングキャパシタが下部充電のために選択されるときに、前記少なくとも１つのサンプリングキャパシタのおのおのの下部プレートを前記第２の入力信号で充電するための手段と、
前記サンプリングキャパシタが読取りのために選択されるときに、蓄積された電荷を各サンプリングキャパシタの前記の上部プレートおよび下部プレートからそれぞれ前記の第１および第２の出力信号へと供給するための手段と、
を備える装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【公表番号】特表２０１１−５２１５６１（Ｐ２０１１−５２１５６１Ａ）
【公表日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願番号】特願２０１１−５０９６２１（Ｐ２０１１−５０９６２１）
【出願日】平成２１年５月１２日（２００９．５．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４３６６９
【国際公開番号】ＷＯ２００９／１４０３０６
【国際公開日】平成２１年１１月１９日（２００９．１１．１９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願日】平成２１年５月１２日（２００９．５．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４３６６９
【国際公開番号】ＷＯ２００９／１４０３０６
【国際公開日】平成２１年１１月１９日（２００９．１１．１９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
[ Back to top ]