ダイレクトデジタルシンセサイザー及び電子機器
【課題】より精度の高い高周波信号を発生させることができるダイレクトデジタルシンセサイザー及びこれを用いた電子機器を提供すること。
【解決手段】ダイレクトデジタルシンセサイザー1は、位相値と所与の信号波形値との対応関係を表すテーブル情報5aを記憶する記憶部5と、参照クロック信号7の1周期毎に位相値を変更しながらテーブル情報5aを参照して対応する信号波形値を読み出すことにより、参照クロック信号7に同期し、かつ、位相が一定値ずつずれたN(N≧2)個のデジタル波形信号2x−1〜2x−Nをそれぞれ生成するN個のデジタル波形生成部2−1〜2−Nと、参照クロック信号7の1/N周期毎に、N個のデジタル波形信号から順番に1つのデジタル波形信号を選択する選択部3と、参照クロック信号7の1/N周期毎に、選択部3が選択するデジタル波形信号をアナログ波形信号に変換するD/A変換部4と、を含む。
【解決手段】ダイレクトデジタルシンセサイザー1は、位相値と所与の信号波形値との対応関係を表すテーブル情報5aを記憶する記憶部5と、参照クロック信号7の1周期毎に位相値を変更しながらテーブル情報5aを参照して対応する信号波形値を読み出すことにより、参照クロック信号7に同期し、かつ、位相が一定値ずつずれたN(N≧2)個のデジタル波形信号2x−1〜2x−Nをそれぞれ生成するN個のデジタル波形生成部2−1〜2−Nと、参照クロック信号7の1/N周期毎に、N個のデジタル波形信号から順番に1つのデジタル波形信号を選択する選択部3と、参照クロック信号7の1/N周期毎に、選択部3が選択するデジタル波形信号をアナログ波形信号に変換するD/A変換部4と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ダイレクトデジタルシンセサイザー及び電子機器に関する。
【背景技術】
【0002】
核磁気共鳴(NMR:Nuclear Magnetic Resonance)装置は、静磁場中に置かれた試料中の観測核に、周波数、位相、振幅などを変調しながら高周波磁場を照射し、その後、観測核から放射される微小な信号を検出し、その信号に含まれている分子構造情報を抽出することによって分子構造を解析する装置である。この高周波磁場を発生させるための変調可能な周波数発振源として、ダイレクトデジタルシンセサイザー(DDS:Direct Digital Synthesizer)デバイスが一般的に利用されており、数百MHzから1GHz程度の参照クロック周波数で駆動したデジタル回路により、出力信号の演算を行い、数百MHz程度の周波数の発振を行う。このとき、出力可能な周波数は、参照クロック周波数の半分以下であり、出力波形が乱れないものが必要な場合には参照クロック周波数の1/3から1/4の周波数までである。
【0003】
また、近年は高速で出力信号へ変調を行うことが要求されるので、FPGA(Field Programmable Gate Array)に実装されたDDSモジュールが利用されることが多く、FPGAの動作可能なクロック周波数の制限により、出力周波数の上限は数百MHz程度である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004−4089号公報
【特許文献2】特開2008−286635号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
実際に要求されている周波数がさらに高い周波数の場合には、DDS出力周波数を逓倍または他の周波数発振源の出力と合成することで最終的に要求される周波数の信号を得ることが可能である。例えば、1GHzの参照クロック周波数で駆動されるDDSモジュールにより300MHzの周波数出力が得られる場合には、DDSモジュールの出力周波数を2倍にする逓倍器を用いることで600MHzの周波数を得ることができる。また、他の周波数発振源が出力する200MHzや300MHzの周波数出力とDDSモジュールの出力とを合成することで加算した周波数を得たり、他の周波数発振源が出力する800MHzや900MHzの周波数出力とDDSモジュールの出力とを合成することで減算した周波数を得ることができる。
【0006】
しかしながら、これらの場合には、いずれも逓倍や合成をすることで位相精度や周波数精度は低下する。例えば、DDSモジュールの出力エラーをe(DDS)とすると、n逓倍器により高周波を得た場合には、出力エラーはe(DDS)のn倍になる。また、周波数合成器を利用した場合に、DDSモジュールの出力エラーをe(DDS)、第二周波数発振器の出力エラーをe(2ndRF)とすると、得られる最終出力の出力エラーはe(DDS)+e(2ndRF)となる。
【0007】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、より精度の高い高周波信号を発生させることができるダイレクトデジタルシンセサイザー及びこれを用いた電子機器を提供することができる。
【課題を解決するための手段】
【0008】
(1)本発明は、位相値と所与の信号波形値との対応関係を表すテーブル情報を記憶する記憶部と、参照クロック信号の1周期毎に位相値を変更しながら前記テーブル情報を参照して対応する前記信号波形値を読み出すことにより、前記参照クロック信号に同期し、かつ、位相が一定値ずつずれたN(N≧2)個のデジタル波形信号をそれぞれ生成するN個のデジタル波形生成部と、前記参照クロック信号の1/N周期毎に、前記N個のデジタル波形信号から順番に1つのデジタル波形信号を選択する選択部と、前記参照クロック信号の1/N周期毎に、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換するD/A変換部と、を含む、ダイレクトデジタルシンセサイザーである。
【0009】
本発明によれば、参照クロック信号の1周期毎に生成した位相が一定値ずつずれたN個のデジタル波形信号から、参照クロック信号の1/N周期毎に順番に1つのデジタル波形信号を選択してD/A変換することで、参照クロック信号のN倍の周波数の高周波信号を発生させることができる。
【0010】
そして、本発明によれば、デジタル波形生成部と選択部によるデジタル信号処理に基づくので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【0011】
さらに、本発明によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【0012】
(2)このダイレクトデジタルシンセサイザーは、外部からの入力情報に基づいて、前記N個のデジタル波形生成部の各々に、前記一定値ずつずれたN個の初期位相値をそれぞれ設定する位相設定部をさらに含むようにしてもよい。
【0013】
このようにすれば、N個のデジタル波形生成部に設定する初期位相値を外部から変更することができる。
【0014】
(3)このダイレクトデジタルシンセサイザーにおいて、前記位相設定部は、外部からの入力情報に基づいて、前記N個のデジタル波形生成部の各々に、前記参照クロック信号の1周期毎に変更させる位相値として同じ値を設定するようにしてもよい。
【0015】
このようにすれば、N個のデジタル波形生成部が外部から設定可能な一定の位相差を保持しながらN個のデジタル波形信号を生成することができる。
【0016】
(4)このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号のN倍の周波数の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に1つのデジタル波形信号を選択し、前記D/A変換部は、前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【0017】
(5)このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号の2倍の周波数の第1の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に2つのデジタル波形信号を選択する第1の部分選択部と、前記参照クロック信号の2倍の周波数であって前記第1の選択クロック信号と180°位相が異なる第2の選択クロック信号に同期して、前記第1の部分選択部が選択する2つのデジタル波形信号から順番に1つのデジタル波形信号を選択する第2の部分選択部と、を含み、前記D/A変換部は、前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第2の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【0018】
(6)このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号の2倍の周波数であって互いに180°位相が異なる第1の選択クロック信号と第2の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に4つのデジタル波形信号を選択する第1の部分選択部と、前記参照クロック信号の2倍の周波数であって前記第1の選択クロック信号と90°位相が異なる第3の選択クロック信号に同期して、前記第1の部分選択部が選択する4つのデジタル波形信号から順番に2つのデジタル波形信号を選択する第2の部分選択部と、前記参照クロック信号の2倍の周波数であって前記第3の選択クロック信号と180°位相が異なる第4の選択クロック信号に同期して、前記第2の部分選択部が選択する2つのデジタル波形信号から順番に1つのデジタル波形信号を選択する第3の部分選択部と、を含み、前記D/A変換部は、前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第3の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【0019】
(7)このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号からなる第1のディファレンシャルクロック信号に同期して、前記N個のデジタル波形信号から順番に2つのデジタル波形信号を選択する第1の部分選択部と、前記参照クロック信号と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号からなり、前記第1のディファレンシャルクロック信号と90°位相がずれた第2のディファレンシャルクロック信号に同期して、前記第1の部分選択部が選択する2つのデジタル波形信号から1つのデジタル波形信号を選択する第2の部分選択部と、を含み、前記D/A変換部は、前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第2の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【0020】
(8)本発明は、上記のいずれかのダイレクトデジタルシンセサイザーを含む、電子機器である。
【図面の簡単な説明】
【0021】
【図1】本実施形態のダイレクトデジタルシンセサイザーの機能ブロック図。
【図2】選択部の機能ブロック図。
【図3】第1実施形態のダイレクトシンセサイザーの構成を示す図。
【図4】三角関数変換テーブルの構成例を示す図。
【図5】変調テーブルの構成例を示す図。
【図6】DDSモジュールの構成例を示す図。
【図7】第1実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図8】第2実施形態のダイレクトシンセサイザーの構成を示す図。
【図9】第2実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図10】第3実施形態のダイレクトシンセサイザーの構成を示す図。
【図11】第3実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図12】第4実施形態のダイレクトシンセサイザーの構成を示す図。
【図13】第4実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図14】本実施形態の電子機器の一例としての核磁気共鳴装置を概略的に示す構成図。
【発明を実施するための形態】
【0022】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【0023】
1.ダイレクトシンセサイザー(DDS)
図1は、本実施形態のダイレクトシンセサイザー(DDS)の機能ブロック図である。
【0024】
本実施形態のダイレクトシンセサイザー(DDS)1は、位相値と所与の信号波形値との対応関係を表すテーブル情報5aを記憶する記憶部5を含む。所与の信号波形値は、任意の信号波形の値(例えば電圧値)であり、例えば、三角関数値であってもよい。
【0025】
また、本実施形態のダイレクトシンセサイザー(DDS)1は、N(N≧2)個のデジタル波形生成部2−1〜2−Nを含む。デジタル波形生成部2−1〜2−Nは、参照クロック信号7の1周期毎に位相値を変更しながら(例えば、一定値ずつ位相値を増加又は減少させながら)テーブル情報5aを参照して対応する信号波形値を読み出すことにより、参照クロック信号7に同期し、かつ、位相が一定値ずつずれたN個のデジタル波形信号2x−1〜2x−Nをそれぞれ生成する。
【0026】
また、本実施形態のダイレクトシンセサイザー(DDS)1は、選択部3を含む。選択部3は、参照クロック信号7の1/N周期毎に、N個のデジタル波形信号2x−1〜2x−Nから順番に1つのデジタル波形信号3xを選択する。
【0027】
また、本実施形態のダイレクトシンセサイザー(DDS)1は、D/A変換部4を含む。D/A変換部4は、参照クロック信号7の1/N周期毎に、選択部3が選択するデジタル波形信号3xをアナログ波形信号4xに変換する。例えば、D/A変換部4は、参照クロック信号のN倍の周波数のサンプリングクロック信号8に同期して、選択部3が選択するデジタル波形信号3xをアナログ波形信号4xに変換するようにしてもよい。
【0028】
さらに、本実施形態のダイレクトシンセサイザー(DDS)1は、位相設定部6を含むようにしてもよい。位相設定部6は、外部からの入力情報に基づいて、N個のデジタル波形生成部2−1〜2−Nの各々に、一定値ずつずれたN個の初期位相値をそれぞれ設定する。
【0029】
また、位相設定部6は、外部からの入力情報に基づいて、N個のデジタル波形生成部2−1〜2−Nの各々に、参照クロック信号7の1周期毎に変更させる(増加又は減少させる)位相値として同じ値を設定するようにしてもよい。
【0030】
図2(A)〜図2(D)は、選択部3の機能ブロック図の一例である。
【0031】
例えば図2(A)に示すように、選択部3は、参照クロック信号7のN倍の周波数の選択クロック信号9に同期して、N個のデジタル波形信号2x−1〜2x−Nから順番に1つのデジタル波形信号3xを選択するようにしてもよい。
【0032】
また、例えば図2(B)に示すように、選択部3は、第1の部分選択部3Aと、第2の部分選択部3Bと、を含むようにしてもよい。ここで、第1の部分選択部3Aは、参照クロック信号7の2倍の周波数の第1の選択クロック信号9aに同期して、N個のデジタル波形信号2x−1〜2x−Nから順番に2つのデジタル波形信号3a−1,3a−2を選択する。第2の部分選択部3Bは、参照クロック信号7の2倍の周波数であって第1の選択クロック信号9aと180°位相が異なる第2の選択クロック信号9bに同期して、第1の部分選択部3Aが選択する2つのデジタル波形信号3a−1,3a−2から順番に1つのデジタル波形信号3xを選択する。
【0033】
また、例えば図2(C)に示すように、選択部3は、第1の部分選択部3Cと、第2の部分選択部3Dと、第3の部分選択部3Eと、を含むようにしてもよい。ここで、第1の部分選択部3Cは、参照クロック信号7の2倍の周波数であって互いに180°位相が異なる第1の選択クロック信号9c−1と第2の選択クロック信号9c−2に同期して、N個のデジタル波形信号2x−1〜2x−Nから順番に4つのデジタル波形信号3c−1,3c−2,3c−3,3c−4を選択する。第2の部分選択部3Dは、参照クロック信号7の2倍の周波数であって第1の選択クロック信号9c−1と90°位相が異なる第3の選択クロック信号9dに同期して、第1の部分選択部3Cが選択する4つのデジタル波形信号3c−1,3c−2,3c−3,3c−4から順番に2つのデジタル波形信号3d−1,3d−2を選択する。第3の部分選択部3Eは、参照クロック信号7の2倍の周波数であって第3の選択クロック信号9dと180°位相が異なる第4の選択クロック信号9eに同期して、第2の部分選択部3Dが選択する2つのデジタル波形信号3d−1,3d−2から順番に1つのデジタル波形信号3xを選択する。
【0034】
また、例えば図2(D)に示すように、選択部3は、第1の部分選択部3Fと、第2の部分選択部3Gと、を含むようにしてもよい。ここで、第1の部分選択部3Fは、参照クロック信号7と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号9f−1,9f−2からなる第1のディファレンシャルクロック信号に同期して、N個のデジタル波形信号2x−1〜2x−Nから順番に2つのデジタル波形信号3f−1,3f−2を選択する。第2の部分選択部3Gは、参照クロック信号7と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号9g−1,9g−2からなり、第1のディファレンシャルクロック信号と90°位相がずれた第2のディファレンシャルクロック信号に同期して、第1の部分選択部3Fが選択する2つのデジタル波形信号3f−1,3f−2から1つのデジタル波形信号3xを選択する。
【0035】
なお、Nは2以上の任意の整数であればよいが、特に図2(B)、図2(C)、図2(D)のように選択部3が複数段(n段)の部分選択部を含む場合には、N=2nとすることで、選択部3の構成をより簡単にすることができる。
【0036】
次に、本実施形態のダイレクトシンセサイザー(DDS)のより具体的な4つの実施形態について説明する。なお、以下の第1実施形態〜第4実施形態のダイレクトシンセサイザー(DDS)は、その選択部の構成がそれぞれ図2(A)〜図2(D)に示した構成になっている。
【0037】
(1)第1実施形態
[構成]
図3は、第1実施形態のダイレクトシンセサイザー(DDS)の構成を示す図である。
【0038】
本実施形態のダイレクトシンセサイザー(DDS)1は、位相設定回路10、4つのDDSモジュール20−1〜20−4、メモリー40を含む。
【0039】
位相設定回路10は、外部から設定された初期位相値16と位相増分値18を受け取って4つの初期位相値12−1〜12−4と位相増分値14を生成する。例えば、初期位相値16をP0、位相増分値18をINCとすると、初期位相値12−1〜12−4は、それぞれP0,P0+INC,P0+2×INC,P0+3×INCとなり、位相増分値14は4×INCとなる。なお、DDSモジュールの数をNに一般化すると、初期位相値12−k(k=1〜N)はP0+(k−1)×INC、位相増分値14はN×INCとなる。
【0040】
そして、位相設定回路10は、初期位相値12−1〜12−4をそれぞれDDSモジュール20−1〜20−4に供給するとともに、位相増分値14をDDSモジュール20−1〜20−4に共通に供給する。
【0041】
メモリー40は、三角関数変換テーブル30を含む。図4に示すように、三角関数変換テーブル30には、例えば、所定の間隔(例えば1°刻み)の位相値に対応するsin関数値(cos関数値やtan関数値等の他の三角関数値でもよい)が1周期分記憶されており、位相値をインデックスとして各sin関数値を参照できるようになっている。
【0042】
また、メモリー40は、変調テーブル34を含む。図5に示すように、変調テーブル34には、変調データ系列(変調データ1、変調データ2、変調データ3、変調データ4、・・・)が記憶されており、インデックス番号を指定して各変調データを参照できるようになっている。各変調データには、例えば、強度変調、周波数変調、位相変調等の区別や変調率等を示す情報が含まれている。
【0043】
DDSモジュール20−1〜20−4は、それぞれ、位相設定回路10によって与えられた初期位相値12−1〜12−4と位相増分値14に応じて、クロック信号24に同期して位相値を計算し、計算した位相値に対応する三角関数値32−1〜32−4を三角関数変換テーブル30から読み出す。さらに、DDSモジュール20−1〜20−4は、それぞれ、クロック信号24に同期して変調速度に応じてインデックス番号を変更しながら変調テーブル34を参照し、変調テーブル34から変調データ36−1〜36−4を読み出す。そして、DDSモジュール20−1〜20−4は、三角関数値32−1〜32−4を変調データ36−1〜36−4でそれぞれ変調したデジタル波形信号22−1〜22−4を生成する。
【0044】
本実施形態では、DDSモジュール20−1〜20−4はすべて同じ構成であり、図6は、DDSモジュール20−k(k=1〜4)の構成例を示す図である。図6に示すように、DDSモジュール20−kは、位相カウンター210−k、変換テーブル参照回路220−k、変調テーブル参照回路230−k、乗算器240−kを含んで構成されている。
【0045】
位相カウンター210−kは、初期位相値12−kを初期値として、クロック信号24の1周期毎に位相増分値14ずつカウントアップしながら三角関数の位相値を順次計算し、変換テーブル参照回路220−kに供給する。ただし、本実施形態では、三角関数の周期性を考慮して、位相カウンター210−kを0〜359の範囲でカウントアップを繰り返すループカウンターとして構成する。
【0046】
変換テーブル参照回路220−kは、クロック信号24の1周期毎に、位相カウンター210−kのカウント値(位相値)に対応づけられる三角関数値32−kを三角関数変換テーブル30から読み出し、乗算器240−kに供給する。
【0047】
例えば、図3の初期位相値16が0°(=P0)、位相増分値18が72°(=INC)の場合を考えると、位相初期値12−1は0°(=P0)、位相初期値12−2は72°(=P0+INC)、位相初期値12−3は144°(=P0+2×INC)、位相初期値12−3は216°(=P0+3×INC)、位相増分値14は288°(=4×INC)になる。
【0048】
この場合、位相カウンター210−1のカウント値は、0,288,216(=576mod360),144(=864mod360),72(=1152mod360),0(=1440mod360),288(=1728mod360),・・・と変化する。従って、変換テーブル参照回路220−1の出力はsin0°,sin288°,sin216°,sin144°,sin72°,sin0°,sin288°,・・・と変化する。
【0049】
また、位相カウンター210−2のカウント値は、72,0(=360mod360),288(=648mod360),216(=936mod360),144(=1224mod360),72(=1512mod360),0(=1800mod360),・・・と変化する。従って、変換テーブル参照回路220−2の出力はsin72°,sin0°,sin288°,sin216°,sin144°,sin72°,sin0°,・・・と変化する。
【0050】
また、位相カウンター210−3のカウント値は、144,72(=432mod360),0(=720mod360),288(=1008mod360),216(=1296mod360),144(=1584mod360),72(=1872mod360),・・・と変化する。従って、変換テーブル参照回路220−3の出力はsin144°,sin72°,sin0°,sin288°,sin216°,sin144°,sin72°,・・・と変化する。
【0051】
また、位相カウンター210−4のカウント値は、216,144(=504mod360),72(=792mod360),0(=1080mod360),288(=1368mod360),216(=1656mod360),144(=1944mod360),・・・と変化する。従って、変換テーブル参照回路220−4の出力はsin216°,sin144°,sin72°,sin0°,sin288°,sin216°,sin144°,・・・と変化する。
【0052】
変調テーブル参照回路230−kは、クロック信号24の1周期毎に、あらかじめ決められた変調速度に応じてインデックス番号を算出し、当該インデックス番号に対応づけられる変調データ36−kを変調テーブル34から読み出す。例えば、クロック信号24の1周期毎に変調を変える場合、変調テーブル参照回路230−1〜230−4は、クロック信号24の1周期毎に、共通のインデックス番号1,2,3,・・・を順に算出して共通の変調データ1,変調データ2,変調データ3,・・・を順に読み出すようにしてもよい。また、例えば、クロック信号24の1/4周期毎に変調を変える場合、変調テーブル参照回路230−kは、クロック信号24の1周期毎に、インデックス番号k,k+4,k+8,・・・を順に算出して変調データk,変調データk+4,変調データk+8,・・・を順に読み出すようにしてもよい。
【0053】
さらに、変調テーブル参照回路230−kは、変調データ36−kが強度変調データであれば変調データ36−kで指定される変調率Mを乗算器240−kに供給し、変調データ36−kが強度変調データでなければ変調率M=1として乗算器240−kに供給する。そして、乗算器240−kはテーブル参照回路220−kの出力と変調率Mとを乗算する。これにより強度変調を実現することができる。この乗算器240−kの出力信号がDDSモジュール20−kの出力信号22−kになる。
【0054】
また、変調テーブル参照回路230−kは、変調データ36−kが周波数変調データであれば変調データ36−kを位相カウンター210−kに供給する。そして、位相カウンター210−kは、例えば、変調データ36−kを受け取った期間だけ、変調データ36−kで指定される変調率Mに応じて位相増分値14×Mずつカウントアップし(M>1の場合)、又は、変調率Mに応じてカウントアップ周期をM倍にする(M<1の場合)。これにより周波数変調を実現することができる。
【0055】
図3に戻り、本実施形態のダイレクトシンセサイザー(DDS)1は、スイッチ回路50を含む。スイッチ回路50は、クロック信号54に同期して、4つのデジタル波形信号22−1〜22−4から1つの信号を順番に選択して出力する。
【0056】
クロック信号54は、クロック信号24の4倍の周波数であり、かつ、クロック信号24と同期したクロック信号である。クロック信号54は、例えば、PLL(Phase Locked Loop)等を用いてクロック信号24を4逓倍することで得ることができる。
【0057】
そして、スイッチ回路50は、クロック信号54の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0058】
また、本実施形態のダイレクトシンセサイザー(DDS)1は、D/A変換器60を含む。D/A変換器60は、クロック信号64に同期して、スイッチ回路50の出力信号52(デジタル信号)をアナログ信号に変換して出力する。クロック信号64は、クロック信号24の4倍の周波数であり、かつ、クロック信号24と同期したクロック信号である。クロック信号64は、例えば、PLL等を用いてクロック信号24を4逓倍することで得ることができる。あるいは、クロック信号64をクロック信号54と共通にしてもよい。
【0059】
本実施形態では、D/A変換器60の出力信号62がダイレクトシンセサイザー(DDS)1の出力信号になるが、ダイレクトシンセサイザー(DDS)1がD/A変換器60の後段に図示しないフィルター回路を含んでいてもよい。
【0060】
なお、位相設定回路10及び4つのDDSモジュール20−1〜20−4をFPGA(Field Programmable Gate Array)で実現し、長い変調データ系列を有する変調テーブル34を記憶した大容量メモリーをFPGAに接続するように構成してもよい。このようにすれば、従来のDDSデバイスでは内部メモリーの容量の制約のために困難であった高速かつ長時間の変調を実現することができる。
【0061】
なお、位相設定回路10、DDSモジュール20−1〜20−4、メモリー40、D/A変換器60は、それぞれ、図1の位相設定部6、デジタル波形生成部2−1〜2−N(N=4)、記憶部5、D/A変換部4として機能する。三角関数変換テーブル30は、図1のテーブル情報5aとして機能する。スイッチ回路50は、図1の選択部3(具体的には図2(A)の選択部3)として機能する。クロック信号24、64は、それぞれ図1の参照クロック信号7、サンプリングクロック信号8として機能する。クロック信号54は、図2(A)の選択クロック信号9として機能する。
【0062】
[動作]
図7は、第1実施形態のダイレクトシンセサイザー(DDS)1の動作タイミングの一例を示すタイミングチャート図である。なお、図7は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【0063】
図7に示すように、まず、時刻t1におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がそれぞれD1,D2,D3,D4に変化する。
【0064】
また、時刻t1におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50により選択される信号がデジタル波形信号22−1に切り替わる。これにより、スイッチ回路50の出力信号52がD1に変化する。
【0065】
次に、時刻t2におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路50の出力信号52(D1)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧に変化する。
【0066】
また、時刻t2におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50により選択される信号がデジタル波形信号22−2に切り替わる。これにより、スイッチ回路50の出力信号52がD1からD2に変化する。
【0067】
次に、時刻t3におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路50の出力信号52(D2)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧からD2に応じた電圧に変化する。
【0068】
また、時刻t3におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50により選択される信号がデジタル波形信号22−3に切り替わる。これにより、スイッチ回路50の出力信号52がD2からD3に変化する。
【0069】
次に、時刻t4におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路50の出力信号52(D3)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD2に応じた電圧からD3に応じた電圧に変化する。
【0070】
また、時刻t4におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50により選択される信号がデジタル波形信号22−4に切り替わる。これにより、スイッチ回路50の出力信号52がD3からD4に変化する。
【0071】
次に、時刻t5におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路50の出力信号52(D4)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD3に応じた電圧からD4に応じた電圧に変化する。
【0072】
また、時刻t5におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD1,D2,D3,D4からそれぞれD5,D6,D7,D8に変化する。
【0073】
そして、時刻t1〜t5の動作と同様に、時刻t5,t6,t7,t8におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50の出力信号52がD5,D6,D7,D8と変化し、時刻t6,t7,t8,t9におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD5,D6,D7,D8に応じた電圧に順に変化する。
【0074】
次に、時刻t9におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD5,D6,D7,D8からそれぞれD9,D10,D11,D12に変化する。
【0075】
そして、時刻t1〜t5の動作と同様に、時刻t9,t10,t11,t12におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50の出力信号52がD9,D10,D11,D12と変化し、時刻t10,t11,t12,t13におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD9,D10,D11,D12に応じた電圧に順に変化する。
【0076】
ここで、例えば、初期位相値16が0°、位相増分値18が72°の場合を考えると、デジタル波形生成信号22−1〜22−4は、時刻t1〜t5においてsin0°,sin72°,sin144°,sin216°の4つのデータ(=D1,D2,D3,D4)となり、時刻t5〜t9においてsin288°,sin0°,sin72°,sin144°の4つのデータ(=D5,D6,D7,D8)となり、時刻t9〜t13においてsin216°,sin288°,sin0°,sin72°の4つのデータ(=D9,D10,D11,D12)となる。
【0077】
そして、スイッチ回路50の出力信号52は、時刻t1〜t13において、クロック信号54の1周期(=クロック信号24の1/4周期)毎に、sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°(=D1,D2,D3,D4,D5,D6,D7,D8,D9,D10,D11,D12)と変化し、これに応じて、D/A変換器の出力信号62のレベルがクロック信号64の1周期(=クロック信号24の1/4周期)毎に変化する。
【0078】
以上に説明したように、第1実施形態のダイレクトシンセサイザー(DDS)では、DDSモジュール20−1〜20−4は、クロック信号24の1周期の間に、それぞれ位相増分値18で設定された値ずつ位相がずれた4つの三角関数値に変調演算が施された4つのデータを同時に出力する。そして、この4つのデータは、クロック信号24の1周期(=クロック信号64の4周期)の間に、スイッチ回路50によって順番に選択されてD/A変換器60によってD/A変換される。これにより、第1実施形態のダイレクトシンセサイザー(DDS)によれば、出力可能な周波数を従来の4倍まで上げることができる。
【0079】
また、第1実施形態のダイレクトシンセサイザー(DDS)によれば、DDSモジュール20−1〜20−4とスイッチ回路50でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【0080】
さらに、第1実施形態のダイレクトシンセサイザー(DDS)によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【0081】
なお、スイッチ回路50は、DDSモジュール20−1〜20−4に対して動作速度の上限が十分に高いので、クロック信号24の4倍の周波数のクロック信号54で動作させることが可能である。同様に、D/A変換器60は、DDSモジュール20−1〜20−4に対して動作速度の上限が十分に高いので、クロック信号24の4倍の周波数のクロック信号64で動作させることが可能である。
【0082】
(2)第2実施形態
[構成]
図8は、第2実施形態のダイレクトシンセサイザーの構成を示す図である。
【0083】
第2実施形態における、位相設定回路10、DDSモジュール20−1〜20−4、三角関数変換テーブル30、変調テーブル34、メモリー40は、図3と同じであるため、その説明を省略する。
【0084】
第2実施形態では、第1実施形態におけるスイッチ回路50が3つのスイッチ回路70−1、70−2、80により構成される回路に置き換わっている。
【0085】
スイッチ回路70−1は、クロック信号74に同期して、デジタル波形信号22−1又は22−4を交替しながら選択して出力する。また、スイッチ回路70−2は、クロック信号74に同期して、デジタル波形信号22−2又は22−3を交替しながら選択して出力する。
【0086】
クロック信号74は、クロック信号24の2倍の周波数のクロック信号である。クロック信号74は、例えば、PLL等を用いてクロック信号24を2逓倍することで得ることができる。
【0087】
そして、スイッチ回路70−1と70−2は、クロック信号74の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0088】
スイッチ回路80は、クロック信号84に同期して、スイッチ回路70−1の出力信号72−1又はスイッチ回路70−2の出力信号72−2を交替しながら選択して出力する。
【0089】
クロック信号84は、クロック信号24の2倍の周波数であり、かつ、クロック信号74と180°位相が異なるクロック信号である。クロック信号84は、例えば、PLL等を用いてクロック信号24を2逓倍した後、位相シフト回路により位相を180°遅らせることで得ることができる。あるいは、クロック信号84は、位相シフト回路によりクロック信号74の位相を180°遅らせることで得ることができる。
【0090】
そして、スイッチ回路80は、クロック信号84の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0091】
D/A変換器60は、クロック信号64に同期して、スイッチ回路80の出力信号82(デジタル信号)をアナログ信号に変換して出力する。クロック信号64は、クロック信号24の4倍の周波数であり、かつ、クロック信号24と同期したクロック信号である。
【0092】
本実施形態では、D/A変換器60の出力信号62がダイレクトシンセサイザー(DDS)1の出力信号になるが、ダイレクトシンセサイザー(DDS)1がD/A変換器60の後段に図示しないフィルター回路を含んでいてもよい。
【0093】
なお、位相設定回路10、DDSモジュール20−1〜20−4、メモリー40、D/A変換器60は、それぞれ、図1の位相設定部6、デジタル波形生成部2−1〜2−N(N=4)、記憶部5、D/A変換部4として機能する。三角関数変換テーブル30は、図1のテーブル情報5aとして機能する。スイッチ回路70−1、70−2、80からなる回路は、図1の選択部3(具体的には図2(B)の選択部3)として機能する。スイッチ回路70−1、70−2からなる回路は、図2(B)の第1の部分選択部3Aとして機能する。スイッチ回路80は、図2(B)の第2の部分選択部3Bとして機能する。クロック信号24、64は、それぞれ図1の参照クロック信号7、サンプリングクロック信号8として機能する。クロック信号74、84は、それぞれ図2(B)の第1の選択クロック信号9a、第2の選択クロック信号9bとして機能する。
【0094】
[動作]
図9は、第2実施形態のダイレクトシンセサイザー(DDS)1の動作タイミングの一例を示すタイミングチャート図である。なお、図9は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【0095】
図9に示すように、まず、時刻t1におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がそれぞれD1,D2,D3,D4に変化する。
【0096】
また、時刻t1におけるクロック信号74の立ち上がりエッジに同期して、スイッチ回路70−1,70−2により選択される信号がそれぞれデジタル波形信号22−1,22−2に切り替わる。これにより、スイッチ回路70−1,70−2の各出力信号72−1,72−2がそれぞれD1,D2に変化する。
【0097】
また、時刻t1において、スイッチ回路80によりスイッチ回路70−1の出力信号72−1が選択されており、スイッチ回路80の出力信号82がD1に変化する。
【0098】
次に、時刻t2におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路80の出力信号82(D1)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧に変化する。
【0099】
また、時刻t2におけるクロック信号84の立ち上がりエッジに同期して、スイッチ回路80により選択される信号がスイッチ回路70−2の出力信号72−2に切り替わる。これにより、スイッチ回路80の出力信号82がD1からD2に変化する。
【0100】
次に、時刻t3におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路80の出力信号82(D2)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧からD2に応じた電圧に変化する。
【0101】
また、時刻t3におけるクロック信号74の立ち上がりエッジに同期して、スイッチ回路70−1により選択される信号がデジタル波形信号22−4に切り替わるとともに、スイッチ回路70−2により選択される信号がデジタル波形信号22−3に切り替わる。これにより、スイッチ回路70−1の出力信号72−1がD1からD4に変化するとともに、スイッチ回路70−2の出力信号72−2がD2からD3に変化する。
【0102】
また、時刻t3において、スイッチ回路80によりスイッチ回路70−2の出力信号72−2が選択されており、スイッチ回路80の出力信号82がD2からD3に変化する。
【0103】
次に、時刻t4におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路80の出力信号82(D3)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD2に応じた電圧からD3に応じた電圧に変化する。
【0104】
また、時刻t4におけるクロック信号84の立ち上がりエッジに同期して、スイッチ回路80により選択される信号がスイッチ回路70−1の出力信号72−1に切り替わる。これにより、スイッチ回路80の出力信号82がD3からD4に変化する。
【0105】
次に、時刻t5におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路80の出力信号82(D4)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD3に応じた電圧からD4に応じた電圧に変化する。
【0106】
また、時刻t5におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD1,D2,D3,D4からそれぞれD5,D6,D7,D8に変化する。
【0107】
そして、時刻t1〜t5の動作と同様に、時刻t5,t7におけるクロック信号74の立ち上がりエッジに同期して、スイッチ回路70−1の出力信号72−1がD5,D8と変化するとともに、スイッチ回路70−2の出力信号72−2がD6,D7と変化し、時刻t5,t6,t7,t8において、スイッチ回路80の出力信号82がD5,D6,D7,D8と変化する。また、時刻t6,t7,t8,t9におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD5,D6,D7,D8に応じた電圧に順に変化する。
【0108】
次に、時刻t9におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD5,D6,D7,D8からそれぞれD9,D10,D11,D12に変化する。
【0109】
そして、時刻t1〜t5の動作と同様に、時刻t9,t11におけるクロック信号74の立ち上がりエッジに同期して、スイッチ回路70−1の出力信号72−1がD9,D12と変化するとともに、スイッチ回路70−2の出力信号72−2がD10,D11と変化し、時刻t9,t10,t11,t12において、スイッチ回路80の出力信号82がD9,D10,D11,D12と変化する。また、時刻t10,t11,t12,t13におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD9,D10,D11,D12に応じた電圧に順に変化する。
【0110】
ここで、例えば、初期位相値16が0°、位相増分値18が72°の場合を考えると、デジタル波形生成信号22−1〜22−4は、時刻t1〜t5においてsin0°,sin72°,sin144°,sin216°の4つのデータ(=D1,D2,D3,D4)となり、時刻t5〜t9においてsin288°,sin0°,sin72°,sin144°の4つのデータ(=D5,D6,D7,D8)となり、時刻t9〜t13においてsin216°,sin288°,sin0°,sin72°の4つのデータ(=D9,D10,D11,D12)となる。
【0111】
そして、スイッチ回路70−1の出力信号72−1は、時刻t1〜t13において、クロック信号74の1周期(=クロック信号24の1/2周期)毎に、sin0°,sin216°,sin288°,sin144°,sin216°,sin72°(=D1,D4,D5,D8,D9,D12)と変化する。また、スイッチ回路70−2の出力信号72−2は、時刻t1〜t13において、クロック信号74の1周期(=クロック信号24の1/2周期)毎に、sin72°,sin144°,sin0°,sin72°,sin288°,sin0°(=D2,D3,D6,D7,D10,D11)と変化する。
【0112】
そして、スイッチ回路80の出力信号82は、時刻t1〜t13において、クロック信号84の半周期(=クロック信号24の1/4周期)毎に、sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°(=D1,D2,D3,D4,D5,D6,D7,D8,D9,D10,D11,D12)と変化し、これに応じて、D/A変換器の出力信号62のレベルがクロック信号64の1周期(=クロック信号24の1/4周期)毎に変化する。
【0113】
以上に説明したように、第2実施形態のダイレクトシンセサイザー(DDS)では、DDSモジュール20−1〜20−4は、クロック信号24の1周期の間に、それぞれ位相増分値18で設定された値ずつ位相がずれた4つの三角関数値に変調演算が施された4つのデータを同時に出力する。そして、この4つのデータは、クロック信号24の1周期(=クロック信号64の4周期)の間に、スイッチ回路70−1、70−2を介して、スイッチ80によって順番に選択されてD/A変換器60によってD/A変換される。これにより、第2実施形態のダイレクトシンセサイザー(DDS)によれば、出力可能な周波数を従来の4倍まで上げることができる。
【0114】
また、第2実施形態のダイレクトシンセサイザー(DDS)によれば、DDSモジュール20−1〜20−4とスイッチ回路70−1、70−2、80でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【0115】
さらに、第2実施形態のダイレクトシンセサイザー(DDS)によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【0116】
また、第2実施形態のダイレクトシンセサイザー(DDS)によれば、デジタル波形信号22−1〜22−4の選択を2段構成の選択(スイッチ回路70−1、70−2による1段目の選択とスイッチ回路80による2段目の選択)にすることで、スイッチ回路70−1、72−2、80の選択動作の周波数をクロック信号24の2倍の周波数に抑えることができる。
【0117】
なお、スイッチ回路70−1、70−2、80は、DDSモジュール20−1〜4に対して動作速度の上限が十分に高いので、クロック信号24の2倍の周波数で動作させることが可能である。
【0118】
(3)第3実施形態
[構成]
図10は、第3実施形態のダイレクトシンセサイザーの構成を示す図である。
【0119】
第3実施形態における、三角関数変換テーブル30、変調テーブル34、メモリー40は、図3と同じであるため、その説明を省略する。
【0120】
第3実施形態では、第1実施形態における4つのDDSモジュール20−1〜20−4が8つのDDSモジュール20−1〜20−8に置き換わっており、位相設定回路10は、外部から設定された初期位相値16と位相増分値18を受け取って8つの初期位相値12−1〜12−8と位相増分値14を生成し、DDSモジュール20−1〜20−8に供給する。例えば、初期位相値16をP0、位相増分値18をINCとすると、初期位相値12−1〜12−8は、それぞれP0,P0+INC,P0+2×INC,P0+3×INC,P0+4×INC,P0+5×INC,P0+6×INC,P0+7×INCとなり、位相増分値14は4×INCとなる。
【0121】
DDSモジュール20−1〜20−8は、それぞれ、位相設定回路10によって与えられた初期位相値12−1〜12−8と位相増分値14に応じて、クロック信号24に同期して、位相値を計算し、計算した位相値に対応する三角関数値32−1〜32−8を三角関数変換テーブル30から読み出す。さらに、DDSモジュール20−1〜20−8は、それぞれ、クロック信号24に同期して変調速度に応じてインデックス番号を変更しながら変調テーブル34を参照し、変調データ36−1〜36−8を読み出す。そして、DDSモジュール20−1〜20−8は、三角関数値32−1〜32−8を変調データ36−1〜36−8でそれぞれ変調したデジタル波形信号22−1〜22−8を生成する。
【0122】
本実施形態では、DDSモジュール20−1〜20−8はすべて同じ構成であり、例えば、先に示した図6のように構成することができる。
【0123】
さらに、第3実施形態では、第1実施形態におけるスイッチ回路50が7つのスイッチ回路90−1〜90−4、100−1、100−2、110により構成される回路に置き換わっている。
【0124】
スイッチ回路90−1は、クロック信号94に同期して、デジタル波形信号22−1又は22−2を交替しながら選択して出力する。また、スイッチ回路90−2は、クロック信号96に同期して、デジタル波形信号22−3又は22−4を交替しながら選択して出力する。また、スイッチ回路90−3は、クロック信号96に同期して、デジタル波形信号22−8又は22−7を交替しながら選択して出力する。また、スイッチ回路90−4は、クロック信号94に同期して、デジタル波形信号22−6又は22−5を交替しながら選択して出力する。
【0125】
クロック信号94は、クロック信号24の周波数を2倍にして90°位相シフトしたクロック信号である。クロック信号94は、例えば、PLL等を用いてクロック信号24を2逓倍した後、位相シフト回路により位相を90°遅らせることで得ることができる。
【0126】
そして、スイッチ回路90−1、90−4は、クロック信号94の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0127】
クロック信号96は、クロック信号94と同じ周波数で180°位相が異なるクロック信号である。クロック信号96は、例えば、PLL等を用いてクロック信号24を2逓倍した後、位相シフト回路により位相を270°遅らせることで得ることができる。あるいは、クロック信号96は、位相シフト回路によりクロック信号94の位相を180°遅らせることで得ることができる。
【0128】
そして、スイッチ回路90−2、90−3は、クロック信号96の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0129】
スイッチ回路100−1は、クロック信号104に同期して、スイッチ回路90−1の出力信号92−1又はスイッチ回路90−2の出力信号92−2を交替しながら選択して出力する。また、スイッチ回路100−2は、クロック信号104に同期して、スイッチ回路90−3の出力信号92−3又はスイッチ回路90−4の出力信号92−4を交替しながら選択して出力する。
【0130】
クロック信号104は、クロック信号24の2倍の周波数であり、かつ、クロック信号94と90°位相が異なるクロック信号である。クロック信号104は、例えば、PLL等を用いてクロック信号24を2逓倍した後、位相シフト回路により位相を180°遅らせることで得ることができる。あるいは、クロック信号104は、位相シフト回路によりクロック信号94の位相を90°遅らせることで得ることができる。
【0131】
そして、スイッチ回路100−1と100−2は、クロック信号104の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0132】
スイッチ回路110は、クロック信号114に同期して、スイッチ回路100−1の出力信号102−1又はスイッチ回路100−2の出力信号102−2を交替しながら選択して出力する。
【0133】
クロック信号114は、クロック信号24の2倍の周波数であり、かつ、クロック信号104と180°位相が異なるクロック信号である。クロック信号114は、例えば、PLL等を用いてクロック信号24を2逓倍することで得ることができる。あるいは、クロック信号114は、位相シフト回路によりクロック信号104の位相を180°遅らせることで得ることができる。
【0134】
そして、スイッチ回路110は、クロック信号114の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更するようにしてもよい。
【0135】
D/A変換器60は、クロック信号64に同期して、スイッチ回路110の出力信号112(デジタル信号)をアナログ信号に変換して出力する。クロック信号64は、クロック信号24の8倍の周波数であり、かつ、クロック信号24と同期したクロック信号である。
【0136】
本実施形態では、D/A変換器60の出力信号62がダイレクトシンセサイザー(DDS)1の出力信号になるが、ダイレクトシンセサイザー(DDS)1がD/A変換器60の後段に図示しないフィルター回路を含んでいてもよい。
【0137】
なお、位相設定回路10、DDSモジュール20−1〜20−8、メモリー40、D/A変換器60は、それぞれ、図1の位相設定部6、デジタル波形生成部2−1〜2−N(N=8)、記憶部5、D/A変換部4として機能する。三角関数変換テーブル30は、図1のテーブル情報5aとして機能する。スイッチ回路90−1〜90−4、100−1、100−2、110からなる回路は、図1の選択部3(具体的には図2(C)の選択部3)として機能する。スイッチ回路90−1〜90−4からなる回路は、図2(C)の第1の部分選択部3Cとして機能する。スイッチ回路100−1、100−2からなる回路は、図2(C)の第2の部分選択部3Dとして機能する。スイッチ回路110は、図2(C)の第3の部分選択部3Eとして機能する。クロック信号24、64は、それぞれ図1の参照クロック信号7、サンプリングクロック信号8として機能する。クロック信号94、96、104、114は、それぞれ図2(C)の第1の選択クロック信号9c−1、第2の選択クロック信号9c−2、第3の選択クロック信号9d、第4の選択クロック信号9eとして機能する。
【0138】
[動作]
図11は、第3実施形態のダイレクトシンセサイザー(DDS)1の動作タイミングの一例を示すタイミングチャート図である。なお、図11は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【0139】
図11に示すように、まず、時刻t1におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4,22−5,22−6,22−7,22−8がそれぞれD1,D2,D3,D4,D5,D6,D7,D8に変化する。
【0140】
また、時刻t1において、スイッチ回路90−1,90−2,90−3,90−4によりそれぞれデジタル波形信号22−1,22−3,22−8,22−6が選択されており、スイッチ回路90−1,90−2,90−3,90−4の各出力信号92−1,92−2,92−3,92−4がそれぞれD1,D3,D8,D6に変化する。
【0141】
また、時刻t1において、スイッチ回路100−1,100−2によりそれぞれスイッチ回路90−1,90−3の各出力信号92−1,92−3が選択されており、スイッチ回路100−1,100−2の各出力信号102−1,102−2がそれぞれD1,D8に変化する。
【0142】
また、時刻t1におけるクロック信号114の立ち上がりエッジに同期して、スイッチ回路110により選択される信号がスイッチ回路100−1の出力信号102−1に切り替わる。これにより、スイッチ回路110の出力信号112がD1に変化する。
【0143】
次に、時刻t2におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路110の出力信号112(D1)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧に変化する。
【0144】
また、時刻t2におけるクロック信号94の立ち上がりエッジに同期して、スイッチ回路90−1,90−4により選択される信号がそれぞれデジタル波形信号22−2,22−5に切り替わる。これにより、スイッチ回路90−1,90−4の各出力信号92−1,92−4がそれぞれD1からD2、D6からD5に変化する。
【0145】
また、時刻t2において、スイッチ回路100−1によりスイッチ回路90−1の出力信号92−1が選択されており、スイッチ回路100−1の出力信号102−1がD1からD2に変化する。
【0146】
また、時刻t2において、スイッチ回路110によりスイッチ回路100−1の出力信号102−1が選択されており、スイッチ回路110の出力信号112がD1からD2に変化する。
【0147】
次に、時刻t3におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路110の出力信号112(D2)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧からD2に応じた電圧に変化する。
【0148】
また、時刻t3におけるクロック信号104の立ち上がりエッジに同期して、スイッチ回路100−1,100−2により選択される信号がそれぞれスイッチ回路90−2,90−4の各出力信号92−2,92−4に切り替わる。これにより、スイッチ回路100−1,100−2の各出力信号102−1,102−2がそれぞれD2からD3、D8からD5に変化する。
【0149】
また、時刻t3において、スイッチ回路110によりスイッチ回路100−1の出力信号102−1が選択されており、スイッチ回路110の出力信号112がD2からD3に変化する。
【0150】
次に、時刻t4におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路110の出力信号112(D3)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD2に応じた電圧からD3に応じた電圧に変化する。
【0151】
また、時刻t4におけるクロック信号96の立ち上がりエッジに同期して、スイッチ回路90−2,90−3により選択される信号がそれぞれデジタル波形信号22−4,22−7に切り替わる。これにより、スイッチ回路90−2,90−3の各出力信号92−2,92−3がそれぞれD3からD4、D8からD7に変化する。
【0152】
また、時刻t4において、スイッチ回路100−1によりスイッチ回路90−2の出力信号92−2が選択されており、スイッチ回路100−1の出力信号102−1がD3からD4に変化する。
【0153】
また、時刻t4において、スイッチ回路110によりスイッチ回路100−1の出力信号102−1が選択されており、スイッチ回路110の出力信号112がD3からD4に変化する。
【0154】
次に、時刻t5におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路110の出力信号112(D4)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD3に応じた電圧からD4に応じた電圧に変化する。
【0155】
以下、同様に、時刻t6におけるクロック信号94の立ち上がりエッジに同期して、スイッチ回路90−1,90−4により選択される信号がそれぞれデジタル波形信号22−1,22−6に切り替わる。
【0156】
また、時刻t7におけるクロック信号104の立ち上がりエッジに同期して、スイッチ回路100−1,100−2により選択される信号がそれぞれスイッチ回路90−1,90−3の各出力信号92−1,92−3に切り替わる。
【0157】
また、時刻t8におけるクロック信号96の立ち上がりエッジに同期して、スイッチ回路90−2,90−3により選択される信号がそれぞれデジタル波形信号22−3,22−8に切り替わる。
【0158】
そして、時刻t5,t6,t7,t8において、スイッチ回路110の出力信号112がそれぞれD5,D6,D7,D8と変化し、時刻t6,t7,t8,t9におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD5,D6,D7,D8に応じた電圧に順に変化する。
【0159】
次に、時刻t9におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4,22−5,22−6,22−7,22−8がD1,D2,D3,D4,D5,D6,D7,D8からそれぞれD9,D10,D11,D12,D13,D14,D15,D16に変化する。
【0160】
そして、時刻t9〜t17において、時刻t1〜t8と同様のタイミングで各スイッチ回路の出力信号が切り替わり、時刻t10,t11,t12,t13,t14,t15,t16,t17におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD9,D10,D11,D12,D13,D14,D15,D16に応じた電圧に順に変化する。
【0161】
次に、時刻t17におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4,22−5,22−6,22−7,22−8がD9,D10,D11,D12,D13,D14,D15,D16からそれぞれD17,D18,D19,D20,D21,D22,D23,D24に変化する。
【0162】
そして、時刻t17〜t25において、時刻t1〜t8と同様のタイミングで各スイッチ回路の出力信号が切り替わり、時刻t18,t19,t20,t21,t22,t23,t24,t25におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD17,D18,D19,D20,D21,D22,D23,D24に応じた電圧に順に変化する。
【0163】
ここで、例えば、初期位相値16が0°、位相増分値18が72°の場合を考えると、デジタル波形生成信号22−1〜22−8は、時刻t1〜t9においてsin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°の8つのデータ(=D1,D2,D3,D4,D5,D6,D7,D8)となり、時刻t9〜t17においてsin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°の8つのデータ(=D9,D10,D11,D12,D13,D14,D15,D16)となり、時刻t17〜t25においてsin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°の8つのデータ(=D17,D18,D19,D20,D21,D22,D23,D24)となる。
【0164】
そして、スイッチ回路110の出力信号112は、時刻t1〜t25において、クロック信号114の1/4周期(=クロック信号24の1/8周期)毎に、sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°(=D1,D2,D3,D4,D5,D6,D7,D8,D9,D10,D11,D12,D13,D14,D15,D16,D17,D18,D19,D20,D21,D22,D23,D24)と変化し、これに応じて、D/A変換器の出力信号62のレベルがクロック信号64の1周期(=クロック信号24の1/8周期)毎に変化する。
【0165】
以上に説明したように、第3実施形態のダイレクトシンセサイザー(DDS)では、DDSモジュール20−1〜20−8は、クロック信号24の1周期の間に、それぞれ位相増分値18で設定された値ずつ位相がずれた8つの三角関数値に変調演算が施された8つのデータを同時に出力する。そして、この8つのデータは、クロック信号24の1周期(=クロック信号64の8周期)の間に、スイッチ回路90−1〜90−4、100−1、100−2を介して、スイッチ110によって順番に選択されてD/A変換器60によってD/A変換される。これにより、第3実施形態のダイレクトシンセサイザー(DDS)によれば、出力可能な周波数を従来の8倍まで上げることができる。
【0166】
また、第3実施形態のダイレクトシンセサイザー(DDS)によれば、DDSモジュール20−1〜20−8とスイッチ回路90−1〜90−4、100−1、100−2、110でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【0167】
さらに、第3実施形態のダイレクトシンセサイザー(DDS)によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【0168】
また、第3実施形態のダイレクトシンセサイザー(DDS)によれば、デジタル波形信号22−1〜22−8の選択を3段構成の選択(スイッチ回路90−1〜90−4による1段目の選択とスイッチ回路100−1、100−2による2段目の選択とスイッチ回路110による3段目の選択)にし、1段目の選択動作と2段目の選択動作を90°ずらすことで、スイッチ回路90−1〜90−4、100−1、100−2、110の選択動作の周波数をクロック信号24の2倍の周波数に抑えることができる。
【0169】
なお、スイッチ回路90−1〜4、100−1、100−2、110は、DDSモジュール20−1〜20−8に対して動作速度の上限が十分に高いので、クロック信号24の2倍の周波数で動作させることが可能である。
【0170】
(4)第4実施形態
[構成]
図12は、第4実施形態のダイレクトシンセサイザーの構成を示す図である。
【0171】
第4実施形態における、位相設定回路10、DDSモジュール20−1〜20−4、三角関数変換テーブル30、変調テーブル34、メモリー40は、図3と同じであるため、その説明を省略する。
【0172】
第4実施形態では、第1実施形態におけるスイッチ回路50が3つのスイッチ回路120−1、120−2、130により構成される回路に置き換わっている。
【0173】
スイッチ回路120−1は、互いに位相が180°ずれたクロック信号124,126(ディファレンシャルクロック)に同期して、デジタル波形信号22−1又は22−4を交替しながら選択して出力する。また、スイッチ回路120−2は、クロック信号124,126に同期して、デジタル波形信号22−2又は22−3を交替しながら選択して出力する。
【0174】
クロック信号124は、クロック信号24と周波数と位相が等しいクロック信号であり、クロック信号126は、クロック信号124と周波数が等しく位相が180°ずれたクロック信号である。クロック信号124は、例えば、クロック信号24と共通のクロック信号とすることができ、クロック信号126は、例えば、位相シフト回路によりクロック信号24又はクロック信号124の位相を180°遅らせることで得ることができる。
【0175】
そして、スイッチ回路120−1と120−2は、クロック信号124,126の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0176】
スイッチ回路130は、互いに位相が180°ずれたクロック信号134,136(ディファレンシャルクロック)に同期して、スイッチ回路120−1の出力信号122−1又はスイッチ回路120−2の出力信号122−2を交替しながら選択して出力する。
【0177】
クロック信号134は、クロック信号24と周波数が等しく位相が90°ずれたクロック信号であり、クロック信号136は、クロック信号134と周波数が等しく位相が180°ずれたクロック信号である。クロック信号134は、例えば、位相シフト回路によりクロック信号24又はクロック信号124の位相を90°遅らせることで得ることができる。また、クロック信号136は、例えば、位相シフト回路によりクロック信号134の位相を180°遅らせることができる。あるいは、クロック信号136は、位相シフト回路によりクロック信号126の位相を90°遅らせることで得ることができる。
【0178】
そして、スイッチ回路130は、クロック信号134,136の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0179】
D/A変換器60は、クロック信号64に同期して、スイッチ回路130の出力信号132(デジタル信号)をアナログ信号に変換して出力する。クロック信号64は、クロック信号24の4倍の周波数であり、かつ、クロック信号24と同期したクロック信号である。
【0180】
本実施形態では、D/A変換器60の出力信号62がダイレクトシンセサイザー(DDS)1の出力信号になるが、ダイレクトシンセサイザー(DDS)1がD/A変換器60の後段に図示しないフィルター回路を含んでいてもよい。
【0181】
なお、位相設定回路10、DDSモジュール20−1〜20−4、メモリー40、D/A変換器60は、それぞれ、図1の位相設定部6、デジタル波形生成部2−1〜2−N(N=4)、記憶部5、D/A変換部4として機能する。三角関数変換テーブル30は、図1のテーブル情報5aとして機能する。スイッチ回路120−1、120−2、130からなる回路は、図1の選択部3(具体的には図2(D)の選択部3)として機能する。スイッチ回路120−1、120−2からなる回路は、図2(D)の第1の部分選択部3Fとして機能する。スイッチ回路130は、図2(D)の第2の部分選択部3Gとして機能する。クロック信号24、64は、それぞれ図1の参照クロック信号7、サンプリングクロック信号8として機能する。クロック信号124、126、134、136は、それぞれ図2(D)の選択クロック信号9f−1、9f−2、9g−1、9g−2として機能する。
【0182】
[動作]
図13は、第4実施形態のダイレクトシンセサイザー(DDS)1の動作タイミングの一例を示すタイミングチャート図である。なお、図13は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【0183】
図13に示すように、まず、時刻t1におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がそれぞれD1,D2,D3,D4に変化する。
【0184】
また、時刻t1におけるクロック信号124の立ち上がりエッジに同期して、スイッチ回路120−1,120−2により選択される信号がそれぞれデジタル波形信号22−1,22−2に切り替わる。これにより、スイッチ回路120−1,120−2の各出力信号122−1,122−2がそれぞれD1,D2に変化する。
【0185】
また、時刻t1において、スイッチ回路130によりスイッチ回路120−1の出力信号122−1が選択されており、スイッチ回路130の出力信号132がD1に変化する。
【0186】
次に、時刻t2におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路130の出力信号132(D1)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧に変化する。
【0187】
また、時刻t2におけるクロック信号134の立ち上がりエッジに同期して、スイッチ回路130により選択される信号がスイッチ回路120−2の出力信号122−2に切り替わる。これにより、スイッチ回路130の出力信号132がD1からD2に変化する。
【0188】
次に、時刻t3におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路130の出力信号132(D2)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧からD2に応じた電圧に変化する。
【0189】
また、時刻t3におけるクロック信号126の立ち上がりエッジに同期して、スイッチ回路120−1により選択される信号がデジタル波形信号22−4に切り替わるとともに、スイッチ回路120−2により選択される信号がデジタル波形信号22−3に切り替わる。これにより、スイッチ回路120−1の出力信号122−1がD1からD4に変化するとともに、スイッチ回路120−2の出力信号122−2がD2からD3に変化する。
【0190】
また、時刻t3において、スイッチ回路130によりスイッチ回路120−2の出力信号122−2が選択されており、スイッチ回路130の出力信号132がD2からD3に変化する。
【0191】
次に、時刻t4におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路130の出力信号132(D3)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD2に応じた電圧からD3に応じた電圧に変化する。
【0192】
また、時刻t4におけるクロック信号136の立ち上がりエッジに同期して、スイッチ回路130により選択される信号がスイッチ回路120−1の出力信号122−1に切り替わる。これにより、スイッチ回路130の出力信号132がD3からD4に変化する。
【0193】
次に、時刻t5におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路130の出力信号132(D4)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD3に応じた電圧からD4に応じた電圧に変化する。
【0194】
また、時刻t5におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD1,D2,D3,D4からそれぞれD5,D6,D7,D8に変化する。
【0195】
そして、時刻t1〜t5の動作と同様に、時刻t5,t7におけるクロック信号124,126の立ち上がりエッジに同期して、スイッチ回路120−1の出力信号122−1がD5,D8と変化するとともに、スイッチ回路120−2の出力信号122−2がD6,D7と変化し、時刻t5,t6,t7,t8において、スイッチ回路130の出力信号132がそれぞれD5,D6,D7,D8と変化する。また、時刻t6,t7,t8,t9におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD5,D6,D7,D8に応じた電圧に順に変化する。
【0196】
次に、時刻t9におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD5,D6,D7,D8からそれぞれD9,D10,D11,D12に変化する。
【0197】
そして、時刻t1〜t5の動作と同様に、時刻t9,t11におけるクロック信号124,126の立ち上がりエッジに同期して、スイッチ回路120−1の出力信号122−1がD9,D12と変化するとともに、スイッチ回路120−2の出力信号122−2がD10,D11と変化し、時刻t9,t10,t11,t12において、スイッチ回路130の出力信号132がそれぞれD9,D10,D11,D12と変化する。また、時刻t10,t11,t12,t13におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD9,D10,D11,D12に応じた電圧に順に変化する。
【0198】
ここで、例えば、初期位相値16が0°、位相増分値18が72°の場合を考えると、デジタル波形生成信号22−1〜22−4は、時刻t1〜t5においてsin0°,sin72°,sin144°,sin216°の4つのデータ(=D1,D2,D3,D4)となり、時刻t5〜t9においてsin288°,sin0°,sin72°,sin144°の4つのデータ(=D5,D6,D7,D8)となり、時刻t9〜t13においてsin216°,sin288°,sin0°,sin72°の4つのデータ(=D9,D10,D11,D12)となる。
【0199】
そして、スイッチ回路120−1の出力信号122−1は、時刻t1〜t13において、クロック信号124,126の半周期(=クロック信号24の1/2周期)毎に、sin0°,sin216°,sin288°,sin144°,sin216°,sin72°(=D1,D4,D5,D8,D9,D12)と変化する。また、スイッチ回路120−2の出力信号122−2は、時刻t1〜t13において、クロック信号124,126の半周期(=クロック信号24の1/2周期)毎に、sin72°,sin144°,sin0°,sin72°,sin288°,sin0°(=D2,D3,D6,D7,D10,D11)と変化する。
【0200】
そして、スイッチ回路130の出力信号132は、時刻t1〜t13において、クロック信号134,136の1/4周期(=クロック信号24の1/4周期)毎に、sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°(=D1,D2,D3,D4,D5,D6,D7,D8,D9,D10,D11,D12)と変化し、これに応じて、D/A変換器の出力信号62のレベルがクロック信号64の1周期(=クロック信号24の1/4周期)毎に変化する。
【0201】
以上に説明したように、第4実施形態のダイレクトシンセサイザー(DDS)では、DDSモジュール20−1〜20−4は、クロック信号24の1周期の間に、それぞれ位相増分値18で設定された値ずつ位相がずれた4つの三角関数値に変調演算が施された4つのデータを同時に出力する。そして、この4つのデータは、クロック信号24の1周期(=クロック信号64の4周期)の間に、スイッチ回路120−1、120−2を介して、スイッチ130によって順番に選択されてD/A変換器60によってD/A変換される。これにより、第4実施形態のダイレクトシンセサイザー(DDS)によれば、出力可能な周波数を従来の4倍まで上げることができる。
【0202】
また、第4実施形態のダイレクトシンセサイザー(DDS)によれば、DDSモジュール20−1〜20−4とスイッチ回路120−1、120−2、130でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【0203】
さらに、第4実施形態のダイレクトシンセサイザー(DDS)によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【0204】
また、第4実施形態のダイレクトシンセサイザー(DDS)によれば、デジタル波形信号22−1〜22−4の選択を2段構成の選択(スイッチ回路120−1、120−2による1段目の選択とスイッチ回路130による2段目の選択)にし、各段の選択動作をディファレンシャルクロックで行わせることで、スイッチ回路120−1、120−2、130の選択動作の周波数をクロック信号24と同じ周波数に抑えることができる。
【0205】
なお、スイッチ回路120−1、120−2、130は、DDSモジュール20−1〜20−4に対して動作速度の上限が十分に高いので、クロック信号24の2倍の周波数で動作させることが可能である。
【0206】
2.電子機器
次に、本実施形態のダイレクトシンセサイザー(DDS)を用いた電子機器の一例である核磁気共鳴(NMR)装置について説明する。図14は、本実施形態の核磁気共鳴(NMR)装置500を概略的に示す構成図である。
【0207】
高周波発振器510から発振された高周波信号は、位相制御器520および振幅制御器530によって位相と振幅を制御され、電力増幅器540に送られる。
【0208】
電力増幅器540でNMR信号を励起するために必要な電力にまで増幅された高周波信号は、デュプレクサ550を介してNMRプローブ600に送られて、NMRプローブ600のサンプルコイルから高周波パルスとして試料に照射される。
【0209】
高周波照射後、試料から出る微小なNMR信号は、NMRプローブ600のサンプルコイルにより検出され、デュプレクサ550を介して前置増幅器560に送られ、増幅される。
【0210】
受信器570は、前置増幅器560で増幅された高周波のNMR信号を、デジタル信号に変換可能なオーディオ周波数に周波数変換し、同時に振幅の制御を行う。受信器570でオーディオ周波数に周波数変換されたNMR信号は、アナログ−デジタルデータ変換器580によってデジタル信号に変換され、制御コンピュータ590に送られる。
【0211】
制御コンピュータ590は、位相制御器520および振幅制御器530を制御すると共に、時間領域で取り込んだNMR信号をフーリエ変換処理し、フーリエ変換後のNMR信号の位相を自動的に補正した後、NMRスペクトルとして表示する。
【0212】
高周波発振器510として、本実施形態のダイレクトシンセサイザー(DDS)を用いることにより、コストを低減しながらも信頼性の高い核磁気共鳴(NMR)装置を実現することができる。
【0213】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【0214】
例えば、本実施形態では、DDSモジュール20−kにおいて、三角関数変換テーブル30を参照して位相値カウンター210−kのカウント値(位相値)を三角関数値に変換しているが、三角関数変換テーブル30を持たずに、専用回路により位相値カウンター210−kのカウント値(位相値)から三角関数値を計算するようにしてもよい。
【0215】
本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【0216】
1 ダイレクトデジタルシンセサイザー、2−1〜2−N デジタル波形生成部、3 選択部、4 D/A変換部、5 記憶部、5a テーブル情報、6 位相設定部、7 参照クロック信号、8 サンプリングクロック信号、10 位相設定回路、12−1〜12−8 初期位相値、14 位相増分値、16 初期位相値、18 位相増分値、20−1〜20−8 DDSモジュール、22−1〜22−8 デジタル波形信号、24 クロック信号、30 三角関数変換テーブル、32−1〜32−8 三角関数値、34 変調テーブル、36−1〜36−8 変調データ、50 スイッチ回路、54 クロック信号、60 D/A変換器、70−1〜70−2 スイッチ回路、74 クロック信号、80 スイッチ回路、84 クロック信号、90−1〜90−4 スイッチ回路、94 クロック信号、96 クロック信号、100−1〜100−2 スイッチ回路、104 クロック信号、110 スイッチ回路、114 クロック信号、120−1〜120−2 スイッチ回路、124 クロック信号、126 クロック信号、130 スイッチ回路、134 クロック信号、136 クロック信号、210−k 位相カウンター、220−k 変換テーブル参照回路、230−k 変調テーブル参照回路、240−k 乗算器、500 NMR装置、510 高周波発振器、520 位相制御器、530 振幅制御器、540 電力増幅器、550 デュプレクサ、560 前置増幅器、570 受信器、580 アナログ−デジタルデータ変換器、590 制御コンピュータ、600 NMRプローブ
【技術分野】
【0001】
本発明は、ダイレクトデジタルシンセサイザー及び電子機器に関する。
【背景技術】
【0002】
核磁気共鳴(NMR:Nuclear Magnetic Resonance)装置は、静磁場中に置かれた試料中の観測核に、周波数、位相、振幅などを変調しながら高周波磁場を照射し、その後、観測核から放射される微小な信号を検出し、その信号に含まれている分子構造情報を抽出することによって分子構造を解析する装置である。この高周波磁場を発生させるための変調可能な周波数発振源として、ダイレクトデジタルシンセサイザー(DDS:Direct Digital Synthesizer)デバイスが一般的に利用されており、数百MHzから1GHz程度の参照クロック周波数で駆動したデジタル回路により、出力信号の演算を行い、数百MHz程度の周波数の発振を行う。このとき、出力可能な周波数は、参照クロック周波数の半分以下であり、出力波形が乱れないものが必要な場合には参照クロック周波数の1/3から1/4の周波数までである。
【0003】
また、近年は高速で出力信号へ変調を行うことが要求されるので、FPGA(Field Programmable Gate Array)に実装されたDDSモジュールが利用されることが多く、FPGAの動作可能なクロック周波数の制限により、出力周波数の上限は数百MHz程度である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004−4089号公報
【特許文献2】特開2008−286635号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
実際に要求されている周波数がさらに高い周波数の場合には、DDS出力周波数を逓倍または他の周波数発振源の出力と合成することで最終的に要求される周波数の信号を得ることが可能である。例えば、1GHzの参照クロック周波数で駆動されるDDSモジュールにより300MHzの周波数出力が得られる場合には、DDSモジュールの出力周波数を2倍にする逓倍器を用いることで600MHzの周波数を得ることができる。また、他の周波数発振源が出力する200MHzや300MHzの周波数出力とDDSモジュールの出力とを合成することで加算した周波数を得たり、他の周波数発振源が出力する800MHzや900MHzの周波数出力とDDSモジュールの出力とを合成することで減算した周波数を得ることができる。
【0006】
しかしながら、これらの場合には、いずれも逓倍や合成をすることで位相精度や周波数精度は低下する。例えば、DDSモジュールの出力エラーをe(DDS)とすると、n逓倍器により高周波を得た場合には、出力エラーはe(DDS)のn倍になる。また、周波数合成器を利用した場合に、DDSモジュールの出力エラーをe(DDS)、第二周波数発振器の出力エラーをe(2ndRF)とすると、得られる最終出力の出力エラーはe(DDS)+e(2ndRF)となる。
【0007】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、より精度の高い高周波信号を発生させることができるダイレクトデジタルシンセサイザー及びこれを用いた電子機器を提供することができる。
【課題を解決するための手段】
【0008】
(1)本発明は、位相値と所与の信号波形値との対応関係を表すテーブル情報を記憶する記憶部と、参照クロック信号の1周期毎に位相値を変更しながら前記テーブル情報を参照して対応する前記信号波形値を読み出すことにより、前記参照クロック信号に同期し、かつ、位相が一定値ずつずれたN(N≧2)個のデジタル波形信号をそれぞれ生成するN個のデジタル波形生成部と、前記参照クロック信号の1/N周期毎に、前記N個のデジタル波形信号から順番に1つのデジタル波形信号を選択する選択部と、前記参照クロック信号の1/N周期毎に、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換するD/A変換部と、を含む、ダイレクトデジタルシンセサイザーである。
【0009】
本発明によれば、参照クロック信号の1周期毎に生成した位相が一定値ずつずれたN個のデジタル波形信号から、参照クロック信号の1/N周期毎に順番に1つのデジタル波形信号を選択してD/A変換することで、参照クロック信号のN倍の周波数の高周波信号を発生させることができる。
【0010】
そして、本発明によれば、デジタル波形生成部と選択部によるデジタル信号処理に基づくので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【0011】
さらに、本発明によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【0012】
(2)このダイレクトデジタルシンセサイザーは、外部からの入力情報に基づいて、前記N個のデジタル波形生成部の各々に、前記一定値ずつずれたN個の初期位相値をそれぞれ設定する位相設定部をさらに含むようにしてもよい。
【0013】
このようにすれば、N個のデジタル波形生成部に設定する初期位相値を外部から変更することができる。
【0014】
(3)このダイレクトデジタルシンセサイザーにおいて、前記位相設定部は、外部からの入力情報に基づいて、前記N個のデジタル波形生成部の各々に、前記参照クロック信号の1周期毎に変更させる位相値として同じ値を設定するようにしてもよい。
【0015】
このようにすれば、N個のデジタル波形生成部が外部から設定可能な一定の位相差を保持しながらN個のデジタル波形信号を生成することができる。
【0016】
(4)このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号のN倍の周波数の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に1つのデジタル波形信号を選択し、前記D/A変換部は、前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【0017】
(5)このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号の2倍の周波数の第1の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に2つのデジタル波形信号を選択する第1の部分選択部と、前記参照クロック信号の2倍の周波数であって前記第1の選択クロック信号と180°位相が異なる第2の選択クロック信号に同期して、前記第1の部分選択部が選択する2つのデジタル波形信号から順番に1つのデジタル波形信号を選択する第2の部分選択部と、を含み、前記D/A変換部は、前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第2の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【0018】
(6)このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号の2倍の周波数であって互いに180°位相が異なる第1の選択クロック信号と第2の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に4つのデジタル波形信号を選択する第1の部分選択部と、前記参照クロック信号の2倍の周波数であって前記第1の選択クロック信号と90°位相が異なる第3の選択クロック信号に同期して、前記第1の部分選択部が選択する4つのデジタル波形信号から順番に2つのデジタル波形信号を選択する第2の部分選択部と、前記参照クロック信号の2倍の周波数であって前記第3の選択クロック信号と180°位相が異なる第4の選択クロック信号に同期して、前記第2の部分選択部が選択する2つのデジタル波形信号から順番に1つのデジタル波形信号を選択する第3の部分選択部と、を含み、前記D/A変換部は、前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第3の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【0019】
(7)このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号からなる第1のディファレンシャルクロック信号に同期して、前記N個のデジタル波形信号から順番に2つのデジタル波形信号を選択する第1の部分選択部と、前記参照クロック信号と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号からなり、前記第1のディファレンシャルクロック信号と90°位相がずれた第2のディファレンシャルクロック信号に同期して、前記第1の部分選択部が選択する2つのデジタル波形信号から1つのデジタル波形信号を選択する第2の部分選択部と、を含み、前記D/A変換部は、前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第2の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【0020】
(8)本発明は、上記のいずれかのダイレクトデジタルシンセサイザーを含む、電子機器である。
【図面の簡単な説明】
【0021】
【図1】本実施形態のダイレクトデジタルシンセサイザーの機能ブロック図。
【図2】選択部の機能ブロック図。
【図3】第1実施形態のダイレクトシンセサイザーの構成を示す図。
【図4】三角関数変換テーブルの構成例を示す図。
【図5】変調テーブルの構成例を示す図。
【図6】DDSモジュールの構成例を示す図。
【図7】第1実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図8】第2実施形態のダイレクトシンセサイザーの構成を示す図。
【図9】第2実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図10】第3実施形態のダイレクトシンセサイザーの構成を示す図。
【図11】第3実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図12】第4実施形態のダイレクトシンセサイザーの構成を示す図。
【図13】第4実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図14】本実施形態の電子機器の一例としての核磁気共鳴装置を概略的に示す構成図。
【発明を実施するための形態】
【0022】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【0023】
1.ダイレクトシンセサイザー(DDS)
図1は、本実施形態のダイレクトシンセサイザー(DDS)の機能ブロック図である。
【0024】
本実施形態のダイレクトシンセサイザー(DDS)1は、位相値と所与の信号波形値との対応関係を表すテーブル情報5aを記憶する記憶部5を含む。所与の信号波形値は、任意の信号波形の値(例えば電圧値)であり、例えば、三角関数値であってもよい。
【0025】
また、本実施形態のダイレクトシンセサイザー(DDS)1は、N(N≧2)個のデジタル波形生成部2−1〜2−Nを含む。デジタル波形生成部2−1〜2−Nは、参照クロック信号7の1周期毎に位相値を変更しながら(例えば、一定値ずつ位相値を増加又は減少させながら)テーブル情報5aを参照して対応する信号波形値を読み出すことにより、参照クロック信号7に同期し、かつ、位相が一定値ずつずれたN個のデジタル波形信号2x−1〜2x−Nをそれぞれ生成する。
【0026】
また、本実施形態のダイレクトシンセサイザー(DDS)1は、選択部3を含む。選択部3は、参照クロック信号7の1/N周期毎に、N個のデジタル波形信号2x−1〜2x−Nから順番に1つのデジタル波形信号3xを選択する。
【0027】
また、本実施形態のダイレクトシンセサイザー(DDS)1は、D/A変換部4を含む。D/A変換部4は、参照クロック信号7の1/N周期毎に、選択部3が選択するデジタル波形信号3xをアナログ波形信号4xに変換する。例えば、D/A変換部4は、参照クロック信号のN倍の周波数のサンプリングクロック信号8に同期して、選択部3が選択するデジタル波形信号3xをアナログ波形信号4xに変換するようにしてもよい。
【0028】
さらに、本実施形態のダイレクトシンセサイザー(DDS)1は、位相設定部6を含むようにしてもよい。位相設定部6は、外部からの入力情報に基づいて、N個のデジタル波形生成部2−1〜2−Nの各々に、一定値ずつずれたN個の初期位相値をそれぞれ設定する。
【0029】
また、位相設定部6は、外部からの入力情報に基づいて、N個のデジタル波形生成部2−1〜2−Nの各々に、参照クロック信号7の1周期毎に変更させる(増加又は減少させる)位相値として同じ値を設定するようにしてもよい。
【0030】
図2(A)〜図2(D)は、選択部3の機能ブロック図の一例である。
【0031】
例えば図2(A)に示すように、選択部3は、参照クロック信号7のN倍の周波数の選択クロック信号9に同期して、N個のデジタル波形信号2x−1〜2x−Nから順番に1つのデジタル波形信号3xを選択するようにしてもよい。
【0032】
また、例えば図2(B)に示すように、選択部3は、第1の部分選択部3Aと、第2の部分選択部3Bと、を含むようにしてもよい。ここで、第1の部分選択部3Aは、参照クロック信号7の2倍の周波数の第1の選択クロック信号9aに同期して、N個のデジタル波形信号2x−1〜2x−Nから順番に2つのデジタル波形信号3a−1,3a−2を選択する。第2の部分選択部3Bは、参照クロック信号7の2倍の周波数であって第1の選択クロック信号9aと180°位相が異なる第2の選択クロック信号9bに同期して、第1の部分選択部3Aが選択する2つのデジタル波形信号3a−1,3a−2から順番に1つのデジタル波形信号3xを選択する。
【0033】
また、例えば図2(C)に示すように、選択部3は、第1の部分選択部3Cと、第2の部分選択部3Dと、第3の部分選択部3Eと、を含むようにしてもよい。ここで、第1の部分選択部3Cは、参照クロック信号7の2倍の周波数であって互いに180°位相が異なる第1の選択クロック信号9c−1と第2の選択クロック信号9c−2に同期して、N個のデジタル波形信号2x−1〜2x−Nから順番に4つのデジタル波形信号3c−1,3c−2,3c−3,3c−4を選択する。第2の部分選択部3Dは、参照クロック信号7の2倍の周波数であって第1の選択クロック信号9c−1と90°位相が異なる第3の選択クロック信号9dに同期して、第1の部分選択部3Cが選択する4つのデジタル波形信号3c−1,3c−2,3c−3,3c−4から順番に2つのデジタル波形信号3d−1,3d−2を選択する。第3の部分選択部3Eは、参照クロック信号7の2倍の周波数であって第3の選択クロック信号9dと180°位相が異なる第4の選択クロック信号9eに同期して、第2の部分選択部3Dが選択する2つのデジタル波形信号3d−1,3d−2から順番に1つのデジタル波形信号3xを選択する。
【0034】
また、例えば図2(D)に示すように、選択部3は、第1の部分選択部3Fと、第2の部分選択部3Gと、を含むようにしてもよい。ここで、第1の部分選択部3Fは、参照クロック信号7と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号9f−1,9f−2からなる第1のディファレンシャルクロック信号に同期して、N個のデジタル波形信号2x−1〜2x−Nから順番に2つのデジタル波形信号3f−1,3f−2を選択する。第2の部分選択部3Gは、参照クロック信号7と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号9g−1,9g−2からなり、第1のディファレンシャルクロック信号と90°位相がずれた第2のディファレンシャルクロック信号に同期して、第1の部分選択部3Fが選択する2つのデジタル波形信号3f−1,3f−2から1つのデジタル波形信号3xを選択する。
【0035】
なお、Nは2以上の任意の整数であればよいが、特に図2(B)、図2(C)、図2(D)のように選択部3が複数段(n段)の部分選択部を含む場合には、N=2nとすることで、選択部3の構成をより簡単にすることができる。
【0036】
次に、本実施形態のダイレクトシンセサイザー(DDS)のより具体的な4つの実施形態について説明する。なお、以下の第1実施形態〜第4実施形態のダイレクトシンセサイザー(DDS)は、その選択部の構成がそれぞれ図2(A)〜図2(D)に示した構成になっている。
【0037】
(1)第1実施形態
[構成]
図3は、第1実施形態のダイレクトシンセサイザー(DDS)の構成を示す図である。
【0038】
本実施形態のダイレクトシンセサイザー(DDS)1は、位相設定回路10、4つのDDSモジュール20−1〜20−4、メモリー40を含む。
【0039】
位相設定回路10は、外部から設定された初期位相値16と位相増分値18を受け取って4つの初期位相値12−1〜12−4と位相増分値14を生成する。例えば、初期位相値16をP0、位相増分値18をINCとすると、初期位相値12−1〜12−4は、それぞれP0,P0+INC,P0+2×INC,P0+3×INCとなり、位相増分値14は4×INCとなる。なお、DDSモジュールの数をNに一般化すると、初期位相値12−k(k=1〜N)はP0+(k−1)×INC、位相増分値14はN×INCとなる。
【0040】
そして、位相設定回路10は、初期位相値12−1〜12−4をそれぞれDDSモジュール20−1〜20−4に供給するとともに、位相増分値14をDDSモジュール20−1〜20−4に共通に供給する。
【0041】
メモリー40は、三角関数変換テーブル30を含む。図4に示すように、三角関数変換テーブル30には、例えば、所定の間隔(例えば1°刻み)の位相値に対応するsin関数値(cos関数値やtan関数値等の他の三角関数値でもよい)が1周期分記憶されており、位相値をインデックスとして各sin関数値を参照できるようになっている。
【0042】
また、メモリー40は、変調テーブル34を含む。図5に示すように、変調テーブル34には、変調データ系列(変調データ1、変調データ2、変調データ3、変調データ4、・・・)が記憶されており、インデックス番号を指定して各変調データを参照できるようになっている。各変調データには、例えば、強度変調、周波数変調、位相変調等の区別や変調率等を示す情報が含まれている。
【0043】
DDSモジュール20−1〜20−4は、それぞれ、位相設定回路10によって与えられた初期位相値12−1〜12−4と位相増分値14に応じて、クロック信号24に同期して位相値を計算し、計算した位相値に対応する三角関数値32−1〜32−4を三角関数変換テーブル30から読み出す。さらに、DDSモジュール20−1〜20−4は、それぞれ、クロック信号24に同期して変調速度に応じてインデックス番号を変更しながら変調テーブル34を参照し、変調テーブル34から変調データ36−1〜36−4を読み出す。そして、DDSモジュール20−1〜20−4は、三角関数値32−1〜32−4を変調データ36−1〜36−4でそれぞれ変調したデジタル波形信号22−1〜22−4を生成する。
【0044】
本実施形態では、DDSモジュール20−1〜20−4はすべて同じ構成であり、図6は、DDSモジュール20−k(k=1〜4)の構成例を示す図である。図6に示すように、DDSモジュール20−kは、位相カウンター210−k、変換テーブル参照回路220−k、変調テーブル参照回路230−k、乗算器240−kを含んで構成されている。
【0045】
位相カウンター210−kは、初期位相値12−kを初期値として、クロック信号24の1周期毎に位相増分値14ずつカウントアップしながら三角関数の位相値を順次計算し、変換テーブル参照回路220−kに供給する。ただし、本実施形態では、三角関数の周期性を考慮して、位相カウンター210−kを0〜359の範囲でカウントアップを繰り返すループカウンターとして構成する。
【0046】
変換テーブル参照回路220−kは、クロック信号24の1周期毎に、位相カウンター210−kのカウント値(位相値)に対応づけられる三角関数値32−kを三角関数変換テーブル30から読み出し、乗算器240−kに供給する。
【0047】
例えば、図3の初期位相値16が0°(=P0)、位相増分値18が72°(=INC)の場合を考えると、位相初期値12−1は0°(=P0)、位相初期値12−2は72°(=P0+INC)、位相初期値12−3は144°(=P0+2×INC)、位相初期値12−3は216°(=P0+3×INC)、位相増分値14は288°(=4×INC)になる。
【0048】
この場合、位相カウンター210−1のカウント値は、0,288,216(=576mod360),144(=864mod360),72(=1152mod360),0(=1440mod360),288(=1728mod360),・・・と変化する。従って、変換テーブル参照回路220−1の出力はsin0°,sin288°,sin216°,sin144°,sin72°,sin0°,sin288°,・・・と変化する。
【0049】
また、位相カウンター210−2のカウント値は、72,0(=360mod360),288(=648mod360),216(=936mod360),144(=1224mod360),72(=1512mod360),0(=1800mod360),・・・と変化する。従って、変換テーブル参照回路220−2の出力はsin72°,sin0°,sin288°,sin216°,sin144°,sin72°,sin0°,・・・と変化する。
【0050】
また、位相カウンター210−3のカウント値は、144,72(=432mod360),0(=720mod360),288(=1008mod360),216(=1296mod360),144(=1584mod360),72(=1872mod360),・・・と変化する。従って、変換テーブル参照回路220−3の出力はsin144°,sin72°,sin0°,sin288°,sin216°,sin144°,sin72°,・・・と変化する。
【0051】
また、位相カウンター210−4のカウント値は、216,144(=504mod360),72(=792mod360),0(=1080mod360),288(=1368mod360),216(=1656mod360),144(=1944mod360),・・・と変化する。従って、変換テーブル参照回路220−4の出力はsin216°,sin144°,sin72°,sin0°,sin288°,sin216°,sin144°,・・・と変化する。
【0052】
変調テーブル参照回路230−kは、クロック信号24の1周期毎に、あらかじめ決められた変調速度に応じてインデックス番号を算出し、当該インデックス番号に対応づけられる変調データ36−kを変調テーブル34から読み出す。例えば、クロック信号24の1周期毎に変調を変える場合、変調テーブル参照回路230−1〜230−4は、クロック信号24の1周期毎に、共通のインデックス番号1,2,3,・・・を順に算出して共通の変調データ1,変調データ2,変調データ3,・・・を順に読み出すようにしてもよい。また、例えば、クロック信号24の1/4周期毎に変調を変える場合、変調テーブル参照回路230−kは、クロック信号24の1周期毎に、インデックス番号k,k+4,k+8,・・・を順に算出して変調データk,変調データk+4,変調データk+8,・・・を順に読み出すようにしてもよい。
【0053】
さらに、変調テーブル参照回路230−kは、変調データ36−kが強度変調データであれば変調データ36−kで指定される変調率Mを乗算器240−kに供給し、変調データ36−kが強度変調データでなければ変調率M=1として乗算器240−kに供給する。そして、乗算器240−kはテーブル参照回路220−kの出力と変調率Mとを乗算する。これにより強度変調を実現することができる。この乗算器240−kの出力信号がDDSモジュール20−kの出力信号22−kになる。
【0054】
また、変調テーブル参照回路230−kは、変調データ36−kが周波数変調データであれば変調データ36−kを位相カウンター210−kに供給する。そして、位相カウンター210−kは、例えば、変調データ36−kを受け取った期間だけ、変調データ36−kで指定される変調率Mに応じて位相増分値14×Mずつカウントアップし(M>1の場合)、又は、変調率Mに応じてカウントアップ周期をM倍にする(M<1の場合)。これにより周波数変調を実現することができる。
【0055】
図3に戻り、本実施形態のダイレクトシンセサイザー(DDS)1は、スイッチ回路50を含む。スイッチ回路50は、クロック信号54に同期して、4つのデジタル波形信号22−1〜22−4から1つの信号を順番に選択して出力する。
【0056】
クロック信号54は、クロック信号24の4倍の周波数であり、かつ、クロック信号24と同期したクロック信号である。クロック信号54は、例えば、PLL(Phase Locked Loop)等を用いてクロック信号24を4逓倍することで得ることができる。
【0057】
そして、スイッチ回路50は、クロック信号54の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0058】
また、本実施形態のダイレクトシンセサイザー(DDS)1は、D/A変換器60を含む。D/A変換器60は、クロック信号64に同期して、スイッチ回路50の出力信号52(デジタル信号)をアナログ信号に変換して出力する。クロック信号64は、クロック信号24の4倍の周波数であり、かつ、クロック信号24と同期したクロック信号である。クロック信号64は、例えば、PLL等を用いてクロック信号24を4逓倍することで得ることができる。あるいは、クロック信号64をクロック信号54と共通にしてもよい。
【0059】
本実施形態では、D/A変換器60の出力信号62がダイレクトシンセサイザー(DDS)1の出力信号になるが、ダイレクトシンセサイザー(DDS)1がD/A変換器60の後段に図示しないフィルター回路を含んでいてもよい。
【0060】
なお、位相設定回路10及び4つのDDSモジュール20−1〜20−4をFPGA(Field Programmable Gate Array)で実現し、長い変調データ系列を有する変調テーブル34を記憶した大容量メモリーをFPGAに接続するように構成してもよい。このようにすれば、従来のDDSデバイスでは内部メモリーの容量の制約のために困難であった高速かつ長時間の変調を実現することができる。
【0061】
なお、位相設定回路10、DDSモジュール20−1〜20−4、メモリー40、D/A変換器60は、それぞれ、図1の位相設定部6、デジタル波形生成部2−1〜2−N(N=4)、記憶部5、D/A変換部4として機能する。三角関数変換テーブル30は、図1のテーブル情報5aとして機能する。スイッチ回路50は、図1の選択部3(具体的には図2(A)の選択部3)として機能する。クロック信号24、64は、それぞれ図1の参照クロック信号7、サンプリングクロック信号8として機能する。クロック信号54は、図2(A)の選択クロック信号9として機能する。
【0062】
[動作]
図7は、第1実施形態のダイレクトシンセサイザー(DDS)1の動作タイミングの一例を示すタイミングチャート図である。なお、図7は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【0063】
図7に示すように、まず、時刻t1におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がそれぞれD1,D2,D3,D4に変化する。
【0064】
また、時刻t1におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50により選択される信号がデジタル波形信号22−1に切り替わる。これにより、スイッチ回路50の出力信号52がD1に変化する。
【0065】
次に、時刻t2におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路50の出力信号52(D1)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧に変化する。
【0066】
また、時刻t2におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50により選択される信号がデジタル波形信号22−2に切り替わる。これにより、スイッチ回路50の出力信号52がD1からD2に変化する。
【0067】
次に、時刻t3におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路50の出力信号52(D2)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧からD2に応じた電圧に変化する。
【0068】
また、時刻t3におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50により選択される信号がデジタル波形信号22−3に切り替わる。これにより、スイッチ回路50の出力信号52がD2からD3に変化する。
【0069】
次に、時刻t4におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路50の出力信号52(D3)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD2に応じた電圧からD3に応じた電圧に変化する。
【0070】
また、時刻t4におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50により選択される信号がデジタル波形信号22−4に切り替わる。これにより、スイッチ回路50の出力信号52がD3からD4に変化する。
【0071】
次に、時刻t5におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路50の出力信号52(D4)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD3に応じた電圧からD4に応じた電圧に変化する。
【0072】
また、時刻t5におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD1,D2,D3,D4からそれぞれD5,D6,D7,D8に変化する。
【0073】
そして、時刻t1〜t5の動作と同様に、時刻t5,t6,t7,t8におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50の出力信号52がD5,D6,D7,D8と変化し、時刻t6,t7,t8,t9におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD5,D6,D7,D8に応じた電圧に順に変化する。
【0074】
次に、時刻t9におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD5,D6,D7,D8からそれぞれD9,D10,D11,D12に変化する。
【0075】
そして、時刻t1〜t5の動作と同様に、時刻t9,t10,t11,t12におけるクロック信号54の立ち上がりエッジに同期して、スイッチ回路50の出力信号52がD9,D10,D11,D12と変化し、時刻t10,t11,t12,t13におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD9,D10,D11,D12に応じた電圧に順に変化する。
【0076】
ここで、例えば、初期位相値16が0°、位相増分値18が72°の場合を考えると、デジタル波形生成信号22−1〜22−4は、時刻t1〜t5においてsin0°,sin72°,sin144°,sin216°の4つのデータ(=D1,D2,D3,D4)となり、時刻t5〜t9においてsin288°,sin0°,sin72°,sin144°の4つのデータ(=D5,D6,D7,D8)となり、時刻t9〜t13においてsin216°,sin288°,sin0°,sin72°の4つのデータ(=D9,D10,D11,D12)となる。
【0077】
そして、スイッチ回路50の出力信号52は、時刻t1〜t13において、クロック信号54の1周期(=クロック信号24の1/4周期)毎に、sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°(=D1,D2,D3,D4,D5,D6,D7,D8,D9,D10,D11,D12)と変化し、これに応じて、D/A変換器の出力信号62のレベルがクロック信号64の1周期(=クロック信号24の1/4周期)毎に変化する。
【0078】
以上に説明したように、第1実施形態のダイレクトシンセサイザー(DDS)では、DDSモジュール20−1〜20−4は、クロック信号24の1周期の間に、それぞれ位相増分値18で設定された値ずつ位相がずれた4つの三角関数値に変調演算が施された4つのデータを同時に出力する。そして、この4つのデータは、クロック信号24の1周期(=クロック信号64の4周期)の間に、スイッチ回路50によって順番に選択されてD/A変換器60によってD/A変換される。これにより、第1実施形態のダイレクトシンセサイザー(DDS)によれば、出力可能な周波数を従来の4倍まで上げることができる。
【0079】
また、第1実施形態のダイレクトシンセサイザー(DDS)によれば、DDSモジュール20−1〜20−4とスイッチ回路50でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【0080】
さらに、第1実施形態のダイレクトシンセサイザー(DDS)によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【0081】
なお、スイッチ回路50は、DDSモジュール20−1〜20−4に対して動作速度の上限が十分に高いので、クロック信号24の4倍の周波数のクロック信号54で動作させることが可能である。同様に、D/A変換器60は、DDSモジュール20−1〜20−4に対して動作速度の上限が十分に高いので、クロック信号24の4倍の周波数のクロック信号64で動作させることが可能である。
【0082】
(2)第2実施形態
[構成]
図8は、第2実施形態のダイレクトシンセサイザーの構成を示す図である。
【0083】
第2実施形態における、位相設定回路10、DDSモジュール20−1〜20−4、三角関数変換テーブル30、変調テーブル34、メモリー40は、図3と同じであるため、その説明を省略する。
【0084】
第2実施形態では、第1実施形態におけるスイッチ回路50が3つのスイッチ回路70−1、70−2、80により構成される回路に置き換わっている。
【0085】
スイッチ回路70−1は、クロック信号74に同期して、デジタル波形信号22−1又は22−4を交替しながら選択して出力する。また、スイッチ回路70−2は、クロック信号74に同期して、デジタル波形信号22−2又は22−3を交替しながら選択して出力する。
【0086】
クロック信号74は、クロック信号24の2倍の周波数のクロック信号である。クロック信号74は、例えば、PLL等を用いてクロック信号24を2逓倍することで得ることができる。
【0087】
そして、スイッチ回路70−1と70−2は、クロック信号74の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0088】
スイッチ回路80は、クロック信号84に同期して、スイッチ回路70−1の出力信号72−1又はスイッチ回路70−2の出力信号72−2を交替しながら選択して出力する。
【0089】
クロック信号84は、クロック信号24の2倍の周波数であり、かつ、クロック信号74と180°位相が異なるクロック信号である。クロック信号84は、例えば、PLL等を用いてクロック信号24を2逓倍した後、位相シフト回路により位相を180°遅らせることで得ることができる。あるいは、クロック信号84は、位相シフト回路によりクロック信号74の位相を180°遅らせることで得ることができる。
【0090】
そして、スイッチ回路80は、クロック信号84の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0091】
D/A変換器60は、クロック信号64に同期して、スイッチ回路80の出力信号82(デジタル信号)をアナログ信号に変換して出力する。クロック信号64は、クロック信号24の4倍の周波数であり、かつ、クロック信号24と同期したクロック信号である。
【0092】
本実施形態では、D/A変換器60の出力信号62がダイレクトシンセサイザー(DDS)1の出力信号になるが、ダイレクトシンセサイザー(DDS)1がD/A変換器60の後段に図示しないフィルター回路を含んでいてもよい。
【0093】
なお、位相設定回路10、DDSモジュール20−1〜20−4、メモリー40、D/A変換器60は、それぞれ、図1の位相設定部6、デジタル波形生成部2−1〜2−N(N=4)、記憶部5、D/A変換部4として機能する。三角関数変換テーブル30は、図1のテーブル情報5aとして機能する。スイッチ回路70−1、70−2、80からなる回路は、図1の選択部3(具体的には図2(B)の選択部3)として機能する。スイッチ回路70−1、70−2からなる回路は、図2(B)の第1の部分選択部3Aとして機能する。スイッチ回路80は、図2(B)の第2の部分選択部3Bとして機能する。クロック信号24、64は、それぞれ図1の参照クロック信号7、サンプリングクロック信号8として機能する。クロック信号74、84は、それぞれ図2(B)の第1の選択クロック信号9a、第2の選択クロック信号9bとして機能する。
【0094】
[動作]
図9は、第2実施形態のダイレクトシンセサイザー(DDS)1の動作タイミングの一例を示すタイミングチャート図である。なお、図9は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【0095】
図9に示すように、まず、時刻t1におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がそれぞれD1,D2,D3,D4に変化する。
【0096】
また、時刻t1におけるクロック信号74の立ち上がりエッジに同期して、スイッチ回路70−1,70−2により選択される信号がそれぞれデジタル波形信号22−1,22−2に切り替わる。これにより、スイッチ回路70−1,70−2の各出力信号72−1,72−2がそれぞれD1,D2に変化する。
【0097】
また、時刻t1において、スイッチ回路80によりスイッチ回路70−1の出力信号72−1が選択されており、スイッチ回路80の出力信号82がD1に変化する。
【0098】
次に、時刻t2におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路80の出力信号82(D1)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧に変化する。
【0099】
また、時刻t2におけるクロック信号84の立ち上がりエッジに同期して、スイッチ回路80により選択される信号がスイッチ回路70−2の出力信号72−2に切り替わる。これにより、スイッチ回路80の出力信号82がD1からD2に変化する。
【0100】
次に、時刻t3におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路80の出力信号82(D2)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧からD2に応じた電圧に変化する。
【0101】
また、時刻t3におけるクロック信号74の立ち上がりエッジに同期して、スイッチ回路70−1により選択される信号がデジタル波形信号22−4に切り替わるとともに、スイッチ回路70−2により選択される信号がデジタル波形信号22−3に切り替わる。これにより、スイッチ回路70−1の出力信号72−1がD1からD4に変化するとともに、スイッチ回路70−2の出力信号72−2がD2からD3に変化する。
【0102】
また、時刻t3において、スイッチ回路80によりスイッチ回路70−2の出力信号72−2が選択されており、スイッチ回路80の出力信号82がD2からD3に変化する。
【0103】
次に、時刻t4におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路80の出力信号82(D3)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD2に応じた電圧からD3に応じた電圧に変化する。
【0104】
また、時刻t4におけるクロック信号84の立ち上がりエッジに同期して、スイッチ回路80により選択される信号がスイッチ回路70−1の出力信号72−1に切り替わる。これにより、スイッチ回路80の出力信号82がD3からD4に変化する。
【0105】
次に、時刻t5におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路80の出力信号82(D4)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD3に応じた電圧からD4に応じた電圧に変化する。
【0106】
また、時刻t5におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD1,D2,D3,D4からそれぞれD5,D6,D7,D8に変化する。
【0107】
そして、時刻t1〜t5の動作と同様に、時刻t5,t7におけるクロック信号74の立ち上がりエッジに同期して、スイッチ回路70−1の出力信号72−1がD5,D8と変化するとともに、スイッチ回路70−2の出力信号72−2がD6,D7と変化し、時刻t5,t6,t7,t8において、スイッチ回路80の出力信号82がD5,D6,D7,D8と変化する。また、時刻t6,t7,t8,t9におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD5,D6,D7,D8に応じた電圧に順に変化する。
【0108】
次に、時刻t9におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD5,D6,D7,D8からそれぞれD9,D10,D11,D12に変化する。
【0109】
そして、時刻t1〜t5の動作と同様に、時刻t9,t11におけるクロック信号74の立ち上がりエッジに同期して、スイッチ回路70−1の出力信号72−1がD9,D12と変化するとともに、スイッチ回路70−2の出力信号72−2がD10,D11と変化し、時刻t9,t10,t11,t12において、スイッチ回路80の出力信号82がD9,D10,D11,D12と変化する。また、時刻t10,t11,t12,t13におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD9,D10,D11,D12に応じた電圧に順に変化する。
【0110】
ここで、例えば、初期位相値16が0°、位相増分値18が72°の場合を考えると、デジタル波形生成信号22−1〜22−4は、時刻t1〜t5においてsin0°,sin72°,sin144°,sin216°の4つのデータ(=D1,D2,D3,D4)となり、時刻t5〜t9においてsin288°,sin0°,sin72°,sin144°の4つのデータ(=D5,D6,D7,D8)となり、時刻t9〜t13においてsin216°,sin288°,sin0°,sin72°の4つのデータ(=D9,D10,D11,D12)となる。
【0111】
そして、スイッチ回路70−1の出力信号72−1は、時刻t1〜t13において、クロック信号74の1周期(=クロック信号24の1/2周期)毎に、sin0°,sin216°,sin288°,sin144°,sin216°,sin72°(=D1,D4,D5,D8,D9,D12)と変化する。また、スイッチ回路70−2の出力信号72−2は、時刻t1〜t13において、クロック信号74の1周期(=クロック信号24の1/2周期)毎に、sin72°,sin144°,sin0°,sin72°,sin288°,sin0°(=D2,D3,D6,D7,D10,D11)と変化する。
【0112】
そして、スイッチ回路80の出力信号82は、時刻t1〜t13において、クロック信号84の半周期(=クロック信号24の1/4周期)毎に、sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°(=D1,D2,D3,D4,D5,D6,D7,D8,D9,D10,D11,D12)と変化し、これに応じて、D/A変換器の出力信号62のレベルがクロック信号64の1周期(=クロック信号24の1/4周期)毎に変化する。
【0113】
以上に説明したように、第2実施形態のダイレクトシンセサイザー(DDS)では、DDSモジュール20−1〜20−4は、クロック信号24の1周期の間に、それぞれ位相増分値18で設定された値ずつ位相がずれた4つの三角関数値に変調演算が施された4つのデータを同時に出力する。そして、この4つのデータは、クロック信号24の1周期(=クロック信号64の4周期)の間に、スイッチ回路70−1、70−2を介して、スイッチ80によって順番に選択されてD/A変換器60によってD/A変換される。これにより、第2実施形態のダイレクトシンセサイザー(DDS)によれば、出力可能な周波数を従来の4倍まで上げることができる。
【0114】
また、第2実施形態のダイレクトシンセサイザー(DDS)によれば、DDSモジュール20−1〜20−4とスイッチ回路70−1、70−2、80でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【0115】
さらに、第2実施形態のダイレクトシンセサイザー(DDS)によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【0116】
また、第2実施形態のダイレクトシンセサイザー(DDS)によれば、デジタル波形信号22−1〜22−4の選択を2段構成の選択(スイッチ回路70−1、70−2による1段目の選択とスイッチ回路80による2段目の選択)にすることで、スイッチ回路70−1、72−2、80の選択動作の周波数をクロック信号24の2倍の周波数に抑えることができる。
【0117】
なお、スイッチ回路70−1、70−2、80は、DDSモジュール20−1〜4に対して動作速度の上限が十分に高いので、クロック信号24の2倍の周波数で動作させることが可能である。
【0118】
(3)第3実施形態
[構成]
図10は、第3実施形態のダイレクトシンセサイザーの構成を示す図である。
【0119】
第3実施形態における、三角関数変換テーブル30、変調テーブル34、メモリー40は、図3と同じであるため、その説明を省略する。
【0120】
第3実施形態では、第1実施形態における4つのDDSモジュール20−1〜20−4が8つのDDSモジュール20−1〜20−8に置き換わっており、位相設定回路10は、外部から設定された初期位相値16と位相増分値18を受け取って8つの初期位相値12−1〜12−8と位相増分値14を生成し、DDSモジュール20−1〜20−8に供給する。例えば、初期位相値16をP0、位相増分値18をINCとすると、初期位相値12−1〜12−8は、それぞれP0,P0+INC,P0+2×INC,P0+3×INC,P0+4×INC,P0+5×INC,P0+6×INC,P0+7×INCとなり、位相増分値14は4×INCとなる。
【0121】
DDSモジュール20−1〜20−8は、それぞれ、位相設定回路10によって与えられた初期位相値12−1〜12−8と位相増分値14に応じて、クロック信号24に同期して、位相値を計算し、計算した位相値に対応する三角関数値32−1〜32−8を三角関数変換テーブル30から読み出す。さらに、DDSモジュール20−1〜20−8は、それぞれ、クロック信号24に同期して変調速度に応じてインデックス番号を変更しながら変調テーブル34を参照し、変調データ36−1〜36−8を読み出す。そして、DDSモジュール20−1〜20−8は、三角関数値32−1〜32−8を変調データ36−1〜36−8でそれぞれ変調したデジタル波形信号22−1〜22−8を生成する。
【0122】
本実施形態では、DDSモジュール20−1〜20−8はすべて同じ構成であり、例えば、先に示した図6のように構成することができる。
【0123】
さらに、第3実施形態では、第1実施形態におけるスイッチ回路50が7つのスイッチ回路90−1〜90−4、100−1、100−2、110により構成される回路に置き換わっている。
【0124】
スイッチ回路90−1は、クロック信号94に同期して、デジタル波形信号22−1又は22−2を交替しながら選択して出力する。また、スイッチ回路90−2は、クロック信号96に同期して、デジタル波形信号22−3又は22−4を交替しながら選択して出力する。また、スイッチ回路90−3は、クロック信号96に同期して、デジタル波形信号22−8又は22−7を交替しながら選択して出力する。また、スイッチ回路90−4は、クロック信号94に同期して、デジタル波形信号22−6又は22−5を交替しながら選択して出力する。
【0125】
クロック信号94は、クロック信号24の周波数を2倍にして90°位相シフトしたクロック信号である。クロック信号94は、例えば、PLL等を用いてクロック信号24を2逓倍した後、位相シフト回路により位相を90°遅らせることで得ることができる。
【0126】
そして、スイッチ回路90−1、90−4は、クロック信号94の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0127】
クロック信号96は、クロック信号94と同じ周波数で180°位相が異なるクロック信号である。クロック信号96は、例えば、PLL等を用いてクロック信号24を2逓倍した後、位相シフト回路により位相を270°遅らせることで得ることができる。あるいは、クロック信号96は、位相シフト回路によりクロック信号94の位相を180°遅らせることで得ることができる。
【0128】
そして、スイッチ回路90−2、90−3は、クロック信号96の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0129】
スイッチ回路100−1は、クロック信号104に同期して、スイッチ回路90−1の出力信号92−1又はスイッチ回路90−2の出力信号92−2を交替しながら選択して出力する。また、スイッチ回路100−2は、クロック信号104に同期して、スイッチ回路90−3の出力信号92−3又はスイッチ回路90−4の出力信号92−4を交替しながら選択して出力する。
【0130】
クロック信号104は、クロック信号24の2倍の周波数であり、かつ、クロック信号94と90°位相が異なるクロック信号である。クロック信号104は、例えば、PLL等を用いてクロック信号24を2逓倍した後、位相シフト回路により位相を180°遅らせることで得ることができる。あるいは、クロック信号104は、位相シフト回路によりクロック信号94の位相を90°遅らせることで得ることができる。
【0131】
そして、スイッチ回路100−1と100−2は、クロック信号104の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0132】
スイッチ回路110は、クロック信号114に同期して、スイッチ回路100−1の出力信号102−1又はスイッチ回路100−2の出力信号102−2を交替しながら選択して出力する。
【0133】
クロック信号114は、クロック信号24の2倍の周波数であり、かつ、クロック信号104と180°位相が異なるクロック信号である。クロック信号114は、例えば、PLL等を用いてクロック信号24を2逓倍することで得ることができる。あるいは、クロック信号114は、位相シフト回路によりクロック信号104の位相を180°遅らせることで得ることができる。
【0134】
そして、スイッチ回路110は、クロック信号114の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更するようにしてもよい。
【0135】
D/A変換器60は、クロック信号64に同期して、スイッチ回路110の出力信号112(デジタル信号)をアナログ信号に変換して出力する。クロック信号64は、クロック信号24の8倍の周波数であり、かつ、クロック信号24と同期したクロック信号である。
【0136】
本実施形態では、D/A変換器60の出力信号62がダイレクトシンセサイザー(DDS)1の出力信号になるが、ダイレクトシンセサイザー(DDS)1がD/A変換器60の後段に図示しないフィルター回路を含んでいてもよい。
【0137】
なお、位相設定回路10、DDSモジュール20−1〜20−8、メモリー40、D/A変換器60は、それぞれ、図1の位相設定部6、デジタル波形生成部2−1〜2−N(N=8)、記憶部5、D/A変換部4として機能する。三角関数変換テーブル30は、図1のテーブル情報5aとして機能する。スイッチ回路90−1〜90−4、100−1、100−2、110からなる回路は、図1の選択部3(具体的には図2(C)の選択部3)として機能する。スイッチ回路90−1〜90−4からなる回路は、図2(C)の第1の部分選択部3Cとして機能する。スイッチ回路100−1、100−2からなる回路は、図2(C)の第2の部分選択部3Dとして機能する。スイッチ回路110は、図2(C)の第3の部分選択部3Eとして機能する。クロック信号24、64は、それぞれ図1の参照クロック信号7、サンプリングクロック信号8として機能する。クロック信号94、96、104、114は、それぞれ図2(C)の第1の選択クロック信号9c−1、第2の選択クロック信号9c−2、第3の選択クロック信号9d、第4の選択クロック信号9eとして機能する。
【0138】
[動作]
図11は、第3実施形態のダイレクトシンセサイザー(DDS)1の動作タイミングの一例を示すタイミングチャート図である。なお、図11は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【0139】
図11に示すように、まず、時刻t1におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4,22−5,22−6,22−7,22−8がそれぞれD1,D2,D3,D4,D5,D6,D7,D8に変化する。
【0140】
また、時刻t1において、スイッチ回路90−1,90−2,90−3,90−4によりそれぞれデジタル波形信号22−1,22−3,22−8,22−6が選択されており、スイッチ回路90−1,90−2,90−3,90−4の各出力信号92−1,92−2,92−3,92−4がそれぞれD1,D3,D8,D6に変化する。
【0141】
また、時刻t1において、スイッチ回路100−1,100−2によりそれぞれスイッチ回路90−1,90−3の各出力信号92−1,92−3が選択されており、スイッチ回路100−1,100−2の各出力信号102−1,102−2がそれぞれD1,D8に変化する。
【0142】
また、時刻t1におけるクロック信号114の立ち上がりエッジに同期して、スイッチ回路110により選択される信号がスイッチ回路100−1の出力信号102−1に切り替わる。これにより、スイッチ回路110の出力信号112がD1に変化する。
【0143】
次に、時刻t2におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路110の出力信号112(D1)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧に変化する。
【0144】
また、時刻t2におけるクロック信号94の立ち上がりエッジに同期して、スイッチ回路90−1,90−4により選択される信号がそれぞれデジタル波形信号22−2,22−5に切り替わる。これにより、スイッチ回路90−1,90−4の各出力信号92−1,92−4がそれぞれD1からD2、D6からD5に変化する。
【0145】
また、時刻t2において、スイッチ回路100−1によりスイッチ回路90−1の出力信号92−1が選択されており、スイッチ回路100−1の出力信号102−1がD1からD2に変化する。
【0146】
また、時刻t2において、スイッチ回路110によりスイッチ回路100−1の出力信号102−1が選択されており、スイッチ回路110の出力信号112がD1からD2に変化する。
【0147】
次に、時刻t3におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路110の出力信号112(D2)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧からD2に応じた電圧に変化する。
【0148】
また、時刻t3におけるクロック信号104の立ち上がりエッジに同期して、スイッチ回路100−1,100−2により選択される信号がそれぞれスイッチ回路90−2,90−4の各出力信号92−2,92−4に切り替わる。これにより、スイッチ回路100−1,100−2の各出力信号102−1,102−2がそれぞれD2からD3、D8からD5に変化する。
【0149】
また、時刻t3において、スイッチ回路110によりスイッチ回路100−1の出力信号102−1が選択されており、スイッチ回路110の出力信号112がD2からD3に変化する。
【0150】
次に、時刻t4におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路110の出力信号112(D3)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD2に応じた電圧からD3に応じた電圧に変化する。
【0151】
また、時刻t4におけるクロック信号96の立ち上がりエッジに同期して、スイッチ回路90−2,90−3により選択される信号がそれぞれデジタル波形信号22−4,22−7に切り替わる。これにより、スイッチ回路90−2,90−3の各出力信号92−2,92−3がそれぞれD3からD4、D8からD7に変化する。
【0152】
また、時刻t4において、スイッチ回路100−1によりスイッチ回路90−2の出力信号92−2が選択されており、スイッチ回路100−1の出力信号102−1がD3からD4に変化する。
【0153】
また、時刻t4において、スイッチ回路110によりスイッチ回路100−1の出力信号102−1が選択されており、スイッチ回路110の出力信号112がD3からD4に変化する。
【0154】
次に、時刻t5におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路110の出力信号112(D4)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD3に応じた電圧からD4に応じた電圧に変化する。
【0155】
以下、同様に、時刻t6におけるクロック信号94の立ち上がりエッジに同期して、スイッチ回路90−1,90−4により選択される信号がそれぞれデジタル波形信号22−1,22−6に切り替わる。
【0156】
また、時刻t7におけるクロック信号104の立ち上がりエッジに同期して、スイッチ回路100−1,100−2により選択される信号がそれぞれスイッチ回路90−1,90−3の各出力信号92−1,92−3に切り替わる。
【0157】
また、時刻t8におけるクロック信号96の立ち上がりエッジに同期して、スイッチ回路90−2,90−3により選択される信号がそれぞれデジタル波形信号22−3,22−8に切り替わる。
【0158】
そして、時刻t5,t6,t7,t8において、スイッチ回路110の出力信号112がそれぞれD5,D6,D7,D8と変化し、時刻t6,t7,t8,t9におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD5,D6,D7,D8に応じた電圧に順に変化する。
【0159】
次に、時刻t9におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4,22−5,22−6,22−7,22−8がD1,D2,D3,D4,D5,D6,D7,D8からそれぞれD9,D10,D11,D12,D13,D14,D15,D16に変化する。
【0160】
そして、時刻t9〜t17において、時刻t1〜t8と同様のタイミングで各スイッチ回路の出力信号が切り替わり、時刻t10,t11,t12,t13,t14,t15,t16,t17におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD9,D10,D11,D12,D13,D14,D15,D16に応じた電圧に順に変化する。
【0161】
次に、時刻t17におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4,22−5,22−6,22−7,22−8がD9,D10,D11,D12,D13,D14,D15,D16からそれぞれD17,D18,D19,D20,D21,D22,D23,D24に変化する。
【0162】
そして、時刻t17〜t25において、時刻t1〜t8と同様のタイミングで各スイッチ回路の出力信号が切り替わり、時刻t18,t19,t20,t21,t22,t23,t24,t25におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD17,D18,D19,D20,D21,D22,D23,D24に応じた電圧に順に変化する。
【0163】
ここで、例えば、初期位相値16が0°、位相増分値18が72°の場合を考えると、デジタル波形生成信号22−1〜22−8は、時刻t1〜t9においてsin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°の8つのデータ(=D1,D2,D3,D4,D5,D6,D7,D8)となり、時刻t9〜t17においてsin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°の8つのデータ(=D9,D10,D11,D12,D13,D14,D15,D16)となり、時刻t17〜t25においてsin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°の8つのデータ(=D17,D18,D19,D20,D21,D22,D23,D24)となる。
【0164】
そして、スイッチ回路110の出力信号112は、時刻t1〜t25において、クロック信号114の1/4周期(=クロック信号24の1/8周期)毎に、sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°(=D1,D2,D3,D4,D5,D6,D7,D8,D9,D10,D11,D12,D13,D14,D15,D16,D17,D18,D19,D20,D21,D22,D23,D24)と変化し、これに応じて、D/A変換器の出力信号62のレベルがクロック信号64の1周期(=クロック信号24の1/8周期)毎に変化する。
【0165】
以上に説明したように、第3実施形態のダイレクトシンセサイザー(DDS)では、DDSモジュール20−1〜20−8は、クロック信号24の1周期の間に、それぞれ位相増分値18で設定された値ずつ位相がずれた8つの三角関数値に変調演算が施された8つのデータを同時に出力する。そして、この8つのデータは、クロック信号24の1周期(=クロック信号64の8周期)の間に、スイッチ回路90−1〜90−4、100−1、100−2を介して、スイッチ110によって順番に選択されてD/A変換器60によってD/A変換される。これにより、第3実施形態のダイレクトシンセサイザー(DDS)によれば、出力可能な周波数を従来の8倍まで上げることができる。
【0166】
また、第3実施形態のダイレクトシンセサイザー(DDS)によれば、DDSモジュール20−1〜20−8とスイッチ回路90−1〜90−4、100−1、100−2、110でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【0167】
さらに、第3実施形態のダイレクトシンセサイザー(DDS)によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【0168】
また、第3実施形態のダイレクトシンセサイザー(DDS)によれば、デジタル波形信号22−1〜22−8の選択を3段構成の選択(スイッチ回路90−1〜90−4による1段目の選択とスイッチ回路100−1、100−2による2段目の選択とスイッチ回路110による3段目の選択)にし、1段目の選択動作と2段目の選択動作を90°ずらすことで、スイッチ回路90−1〜90−4、100−1、100−2、110の選択動作の周波数をクロック信号24の2倍の周波数に抑えることができる。
【0169】
なお、スイッチ回路90−1〜4、100−1、100−2、110は、DDSモジュール20−1〜20−8に対して動作速度の上限が十分に高いので、クロック信号24の2倍の周波数で動作させることが可能である。
【0170】
(4)第4実施形態
[構成]
図12は、第4実施形態のダイレクトシンセサイザーの構成を示す図である。
【0171】
第4実施形態における、位相設定回路10、DDSモジュール20−1〜20−4、三角関数変換テーブル30、変調テーブル34、メモリー40は、図3と同じであるため、その説明を省略する。
【0172】
第4実施形態では、第1実施形態におけるスイッチ回路50が3つのスイッチ回路120−1、120−2、130により構成される回路に置き換わっている。
【0173】
スイッチ回路120−1は、互いに位相が180°ずれたクロック信号124,126(ディファレンシャルクロック)に同期して、デジタル波形信号22−1又は22−4を交替しながら選択して出力する。また、スイッチ回路120−2は、クロック信号124,126に同期して、デジタル波形信号22−2又は22−3を交替しながら選択して出力する。
【0174】
クロック信号124は、クロック信号24と周波数と位相が等しいクロック信号であり、クロック信号126は、クロック信号124と周波数が等しく位相が180°ずれたクロック信号である。クロック信号124は、例えば、クロック信号24と共通のクロック信号とすることができ、クロック信号126は、例えば、位相シフト回路によりクロック信号24又はクロック信号124の位相を180°遅らせることで得ることができる。
【0175】
そして、スイッチ回路120−1と120−2は、クロック信号124,126の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0176】
スイッチ回路130は、互いに位相が180°ずれたクロック信号134,136(ディファレンシャルクロック)に同期して、スイッチ回路120−1の出力信号122−1又はスイッチ回路120−2の出力信号122−2を交替しながら選択して出力する。
【0177】
クロック信号134は、クロック信号24と周波数が等しく位相が90°ずれたクロック信号であり、クロック信号136は、クロック信号134と周波数が等しく位相が180°ずれたクロック信号である。クロック信号134は、例えば、位相シフト回路によりクロック信号24又はクロック信号124の位相を90°遅らせることで得ることができる。また、クロック信号136は、例えば、位相シフト回路によりクロック信号134の位相を180°遅らせることができる。あるいは、クロック信号136は、位相シフト回路によりクロック信号126の位相を90°遅らせることで得ることができる。
【0178】
そして、スイッチ回路130は、クロック信号134,136の立ち上がりエッジ毎(立ち下がりエッジ毎でもよい)に選択する信号を変更する。
【0179】
D/A変換器60は、クロック信号64に同期して、スイッチ回路130の出力信号132(デジタル信号)をアナログ信号に変換して出力する。クロック信号64は、クロック信号24の4倍の周波数であり、かつ、クロック信号24と同期したクロック信号である。
【0180】
本実施形態では、D/A変換器60の出力信号62がダイレクトシンセサイザー(DDS)1の出力信号になるが、ダイレクトシンセサイザー(DDS)1がD/A変換器60の後段に図示しないフィルター回路を含んでいてもよい。
【0181】
なお、位相設定回路10、DDSモジュール20−1〜20−4、メモリー40、D/A変換器60は、それぞれ、図1の位相設定部6、デジタル波形生成部2−1〜2−N(N=4)、記憶部5、D/A変換部4として機能する。三角関数変換テーブル30は、図1のテーブル情報5aとして機能する。スイッチ回路120−1、120−2、130からなる回路は、図1の選択部3(具体的には図2(D)の選択部3)として機能する。スイッチ回路120−1、120−2からなる回路は、図2(D)の第1の部分選択部3Fとして機能する。スイッチ回路130は、図2(D)の第2の部分選択部3Gとして機能する。クロック信号24、64は、それぞれ図1の参照クロック信号7、サンプリングクロック信号8として機能する。クロック信号124、126、134、136は、それぞれ図2(D)の選択クロック信号9f−1、9f−2、9g−1、9g−2として機能する。
【0182】
[動作]
図13は、第4実施形態のダイレクトシンセサイザー(DDS)1の動作タイミングの一例を示すタイミングチャート図である。なお、図13は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【0183】
図13に示すように、まず、時刻t1におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がそれぞれD1,D2,D3,D4に変化する。
【0184】
また、時刻t1におけるクロック信号124の立ち上がりエッジに同期して、スイッチ回路120−1,120−2により選択される信号がそれぞれデジタル波形信号22−1,22−2に切り替わる。これにより、スイッチ回路120−1,120−2の各出力信号122−1,122−2がそれぞれD1,D2に変化する。
【0185】
また、時刻t1において、スイッチ回路130によりスイッチ回路120−1の出力信号122−1が選択されており、スイッチ回路130の出力信号132がD1に変化する。
【0186】
次に、時刻t2におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路130の出力信号132(D1)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧に変化する。
【0187】
また、時刻t2におけるクロック信号134の立ち上がりエッジに同期して、スイッチ回路130により選択される信号がスイッチ回路120−2の出力信号122−2に切り替わる。これにより、スイッチ回路130の出力信号132がD1からD2に変化する。
【0188】
次に、時刻t3におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路130の出力信号132(D2)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD1に応じた電圧からD2に応じた電圧に変化する。
【0189】
また、時刻t3におけるクロック信号126の立ち上がりエッジに同期して、スイッチ回路120−1により選択される信号がデジタル波形信号22−4に切り替わるとともに、スイッチ回路120−2により選択される信号がデジタル波形信号22−3に切り替わる。これにより、スイッチ回路120−1の出力信号122−1がD1からD4に変化するとともに、スイッチ回路120−2の出力信号122−2がD2からD3に変化する。
【0190】
また、時刻t3において、スイッチ回路130によりスイッチ回路120−2の出力信号122−2が選択されており、スイッチ回路130の出力信号132がD2からD3に変化する。
【0191】
次に、時刻t4におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路130の出力信号132(D3)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD2に応じた電圧からD3に応じた電圧に変化する。
【0192】
また、時刻t4におけるクロック信号136の立ち上がりエッジに同期して、スイッチ回路130により選択される信号がスイッチ回路120−1の出力信号122−1に切り替わる。これにより、スイッチ回路130の出力信号132がD3からD4に変化する。
【0193】
次に、時刻t5におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60がスイッチ回路130の出力信号132(D4)をサンプリングしてD/A変換を行う。これにより、D/A変換器60の出力信号62がD3に応じた電圧からD4に応じた電圧に変化する。
【0194】
また、時刻t5におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD1,D2,D3,D4からそれぞれD5,D6,D7,D8に変化する。
【0195】
そして、時刻t1〜t5の動作と同様に、時刻t5,t7におけるクロック信号124,126の立ち上がりエッジに同期して、スイッチ回路120−1の出力信号122−1がD5,D8と変化するとともに、スイッチ回路120−2の出力信号122−2がD6,D7と変化し、時刻t5,t6,t7,t8において、スイッチ回路130の出力信号132がそれぞれD5,D6,D7,D8と変化する。また、時刻t6,t7,t8,t9におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD5,D6,D7,D8に応じた電圧に順に変化する。
【0196】
次に、時刻t9におけるクロック信号24の立ち上がりエッジに同期して、デジタル波形信号22−1,22−2,22−3,22−4がD5,D6,D7,D8からそれぞれD9,D10,D11,D12に変化する。
【0197】
そして、時刻t1〜t5の動作と同様に、時刻t9,t11におけるクロック信号124,126の立ち上がりエッジに同期して、スイッチ回路120−1の出力信号122−1がD9,D12と変化するとともに、スイッチ回路120−2の出力信号122−2がD10,D11と変化し、時刻t9,t10,t11,t12において、スイッチ回路130の出力信号132がそれぞれD9,D10,D11,D12と変化する。また、時刻t10,t11,t12,t13におけるクロック信号64の立ち上がりエッジに同期して、D/A変換器60の出力信号62がD9,D10,D11,D12に応じた電圧に順に変化する。
【0198】
ここで、例えば、初期位相値16が0°、位相増分値18が72°の場合を考えると、デジタル波形生成信号22−1〜22−4は、時刻t1〜t5においてsin0°,sin72°,sin144°,sin216°の4つのデータ(=D1,D2,D3,D4)となり、時刻t5〜t9においてsin288°,sin0°,sin72°,sin144°の4つのデータ(=D5,D6,D7,D8)となり、時刻t9〜t13においてsin216°,sin288°,sin0°,sin72°の4つのデータ(=D9,D10,D11,D12)となる。
【0199】
そして、スイッチ回路120−1の出力信号122−1は、時刻t1〜t13において、クロック信号124,126の半周期(=クロック信号24の1/2周期)毎に、sin0°,sin216°,sin288°,sin144°,sin216°,sin72°(=D1,D4,D5,D8,D9,D12)と変化する。また、スイッチ回路120−2の出力信号122−2は、時刻t1〜t13において、クロック信号124,126の半周期(=クロック信号24の1/2周期)毎に、sin72°,sin144°,sin0°,sin72°,sin288°,sin0°(=D2,D3,D6,D7,D10,D11)と変化する。
【0200】
そして、スイッチ回路130の出力信号132は、時刻t1〜t13において、クロック信号134,136の1/4周期(=クロック信号24の1/4周期)毎に、sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°,sin144°,sin216°,sin288°,sin0°,sin72°(=D1,D2,D3,D4,D5,D6,D7,D8,D9,D10,D11,D12)と変化し、これに応じて、D/A変換器の出力信号62のレベルがクロック信号64の1周期(=クロック信号24の1/4周期)毎に変化する。
【0201】
以上に説明したように、第4実施形態のダイレクトシンセサイザー(DDS)では、DDSモジュール20−1〜20−4は、クロック信号24の1周期の間に、それぞれ位相増分値18で設定された値ずつ位相がずれた4つの三角関数値に変調演算が施された4つのデータを同時に出力する。そして、この4つのデータは、クロック信号24の1周期(=クロック信号64の4周期)の間に、スイッチ回路120−1、120−2を介して、スイッチ130によって順番に選択されてD/A変換器60によってD/A変換される。これにより、第4実施形態のダイレクトシンセサイザー(DDS)によれば、出力可能な周波数を従来の4倍まで上げることができる。
【0202】
また、第4実施形態のダイレクトシンセサイザー(DDS)によれば、DDSモジュール20−1〜20−4とスイッチ回路120−1、120−2、130でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【0203】
さらに、第4実施形態のダイレクトシンセサイザー(DDS)によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【0204】
また、第4実施形態のダイレクトシンセサイザー(DDS)によれば、デジタル波形信号22−1〜22−4の選択を2段構成の選択(スイッチ回路120−1、120−2による1段目の選択とスイッチ回路130による2段目の選択)にし、各段の選択動作をディファレンシャルクロックで行わせることで、スイッチ回路120−1、120−2、130の選択動作の周波数をクロック信号24と同じ周波数に抑えることができる。
【0205】
なお、スイッチ回路120−1、120−2、130は、DDSモジュール20−1〜20−4に対して動作速度の上限が十分に高いので、クロック信号24の2倍の周波数で動作させることが可能である。
【0206】
2.電子機器
次に、本実施形態のダイレクトシンセサイザー(DDS)を用いた電子機器の一例である核磁気共鳴(NMR)装置について説明する。図14は、本実施形態の核磁気共鳴(NMR)装置500を概略的に示す構成図である。
【0207】
高周波発振器510から発振された高周波信号は、位相制御器520および振幅制御器530によって位相と振幅を制御され、電力増幅器540に送られる。
【0208】
電力増幅器540でNMR信号を励起するために必要な電力にまで増幅された高周波信号は、デュプレクサ550を介してNMRプローブ600に送られて、NMRプローブ600のサンプルコイルから高周波パルスとして試料に照射される。
【0209】
高周波照射後、試料から出る微小なNMR信号は、NMRプローブ600のサンプルコイルにより検出され、デュプレクサ550を介して前置増幅器560に送られ、増幅される。
【0210】
受信器570は、前置増幅器560で増幅された高周波のNMR信号を、デジタル信号に変換可能なオーディオ周波数に周波数変換し、同時に振幅の制御を行う。受信器570でオーディオ周波数に周波数変換されたNMR信号は、アナログ−デジタルデータ変換器580によってデジタル信号に変換され、制御コンピュータ590に送られる。
【0211】
制御コンピュータ590は、位相制御器520および振幅制御器530を制御すると共に、時間領域で取り込んだNMR信号をフーリエ変換処理し、フーリエ変換後のNMR信号の位相を自動的に補正した後、NMRスペクトルとして表示する。
【0212】
高周波発振器510として、本実施形態のダイレクトシンセサイザー(DDS)を用いることにより、コストを低減しながらも信頼性の高い核磁気共鳴(NMR)装置を実現することができる。
【0213】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【0214】
例えば、本実施形態では、DDSモジュール20−kにおいて、三角関数変換テーブル30を参照して位相値カウンター210−kのカウント値(位相値)を三角関数値に変換しているが、三角関数変換テーブル30を持たずに、専用回路により位相値カウンター210−kのカウント値(位相値)から三角関数値を計算するようにしてもよい。
【0215】
本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【0216】
1 ダイレクトデジタルシンセサイザー、2−1〜2−N デジタル波形生成部、3 選択部、4 D/A変換部、5 記憶部、5a テーブル情報、6 位相設定部、7 参照クロック信号、8 サンプリングクロック信号、10 位相設定回路、12−1〜12−8 初期位相値、14 位相増分値、16 初期位相値、18 位相増分値、20−1〜20−8 DDSモジュール、22−1〜22−8 デジタル波形信号、24 クロック信号、30 三角関数変換テーブル、32−1〜32−8 三角関数値、34 変調テーブル、36−1〜36−8 変調データ、50 スイッチ回路、54 クロック信号、60 D/A変換器、70−1〜70−2 スイッチ回路、74 クロック信号、80 スイッチ回路、84 クロック信号、90−1〜90−4 スイッチ回路、94 クロック信号、96 クロック信号、100−1〜100−2 スイッチ回路、104 クロック信号、110 スイッチ回路、114 クロック信号、120−1〜120−2 スイッチ回路、124 クロック信号、126 クロック信号、130 スイッチ回路、134 クロック信号、136 クロック信号、210−k 位相カウンター、220−k 変換テーブル参照回路、230−k 変調テーブル参照回路、240−k 乗算器、500 NMR装置、510 高周波発振器、520 位相制御器、530 振幅制御器、540 電力増幅器、550 デュプレクサ、560 前置増幅器、570 受信器、580 アナログ−デジタルデータ変換器、590 制御コンピュータ、600 NMRプローブ
【特許請求の範囲】
【請求項1】
位相値と所与の信号波形値との対応関係を表すテーブル情報を記憶する記憶部と、
参照クロック信号の1周期毎に位相値を変更しながら前記テーブル情報を参照して対応する前記信号波形値を読み出すことにより、前記参照クロック信号に同期し、かつ、位相が一定値ずつずれたN(N≧2)個のデジタル波形信号をそれぞれ生成するN個のデジタル波形生成部と、
前記参照クロック信号の1/N周期毎に、前記N個のデジタル波形信号から順番に1つのデジタル波形信号を選択する選択部と、
前記参照クロック信号の1/N周期毎に、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換するD/A変換部と、を含む、ダイレクトデジタルシンセサイザー。
【請求項2】
請求項1において、
外部からの入力情報に基づいて、前記N個のデジタル波形生成部の各々に、前記一定値ずつずれたN個の初期位相値をそれぞれ設定する位相設定部をさらに含む、ダイレクトデジタルシンセサイザー。
【請求項3】
請求項2において、
前記位相設定部は、
外部からの入力情報に基づいて、前記N個のデジタル波形生成部の各々に、前記参照クロック信号の1周期毎に変更させる位相値として同じ値を設定する、ダイレクトデジタルシンセサイザー。
【請求項4】
請求項1乃至3のいずれかにおいて、
前記選択部は、
前記参照クロック信号のN倍の周波数の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に1つのデジタル波形信号を選択し、
前記D/A変換部は、
前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー
【請求項5】
請求項1乃至3のいずれかにおいて、
前記選択部は、
前記参照クロック信号の2倍の周波数の第1の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に2つのデジタル波形信号を選択する第1の部分選択部と、
前記参照クロック信号の2倍の周波数であって前記第1の選択クロック信号と180°位相が異なる第2の選択クロック信号に同期して、前記第1の部分選択部が選択する2つのデジタル波形信号から順番に1つのデジタル波形信号を選択する第2の部分選択部と、を含み、
前記D/A変換部は、
前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第2の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー。
【請求項6】
請求項1乃至3のいずれかにおいて、
前記選択部は、
前記参照クロック信号の2倍の周波数であって互いに180°位相が異なる第1の選択クロック信号と第2の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に4つのデジタル波形信号を選択する第1の部分選択部と、
前記参照クロック信号の2倍の周波数であって前記第1の選択クロック信号と90°位相が異なる第3の選択クロック信号に同期して、前記第1の部分選択部が選択する4つのデジタル波形信号から順番に2つのデジタル波形信号を選択する第2の部分選択部と、
前記参照クロック信号の2倍の周波数であって前記第3の選択クロック信号と180°位相が異なる第4の選択クロック信号に同期して、前記第2の部分選択部が選択する2つのデジタル波形信号から順番に1つのデジタル波形信号を選択する第3の部分選択部と、を含み、
前記D/A変換部は、
前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第3の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー。
【請求項7】
請求項1乃至3のいずれかにおいて、
前記選択部は、
前記参照クロック信号と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号からなる第1のディファレンシャルクロック信号に同期して、前記N個のデジタル波形信号から順番に2つのデジタル波形信号を選択する第1の部分選択部と、
前記参照クロック信号と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号からなり、前記第1のディファレンシャルクロック信号と90°位相がずれた第2のディファレンシャルクロック信号に同期して、前記第1の部分選択部が選択する2つのデジタル波形信号から1つのデジタル波形信号を選択する第2の部分選択部と、を含み、
前記D/A変換部は、
前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第2の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー。
【請求項8】
請求項1乃至7のいずれかに記載のダイレクトデジタルシンセサイザーを含む、電子機器。
【請求項1】
位相値と所与の信号波形値との対応関係を表すテーブル情報を記憶する記憶部と、
参照クロック信号の1周期毎に位相値を変更しながら前記テーブル情報を参照して対応する前記信号波形値を読み出すことにより、前記参照クロック信号に同期し、かつ、位相が一定値ずつずれたN(N≧2)個のデジタル波形信号をそれぞれ生成するN個のデジタル波形生成部と、
前記参照クロック信号の1/N周期毎に、前記N個のデジタル波形信号から順番に1つのデジタル波形信号を選択する選択部と、
前記参照クロック信号の1/N周期毎に、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換するD/A変換部と、を含む、ダイレクトデジタルシンセサイザー。
【請求項2】
請求項1において、
外部からの入力情報に基づいて、前記N個のデジタル波形生成部の各々に、前記一定値ずつずれたN個の初期位相値をそれぞれ設定する位相設定部をさらに含む、ダイレクトデジタルシンセサイザー。
【請求項3】
請求項2において、
前記位相設定部は、
外部からの入力情報に基づいて、前記N個のデジタル波形生成部の各々に、前記参照クロック信号の1周期毎に変更させる位相値として同じ値を設定する、ダイレクトデジタルシンセサイザー。
【請求項4】
請求項1乃至3のいずれかにおいて、
前記選択部は、
前記参照クロック信号のN倍の周波数の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に1つのデジタル波形信号を選択し、
前記D/A変換部は、
前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー
【請求項5】
請求項1乃至3のいずれかにおいて、
前記選択部は、
前記参照クロック信号の2倍の周波数の第1の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に2つのデジタル波形信号を選択する第1の部分選択部と、
前記参照クロック信号の2倍の周波数であって前記第1の選択クロック信号と180°位相が異なる第2の選択クロック信号に同期して、前記第1の部分選択部が選択する2つのデジタル波形信号から順番に1つのデジタル波形信号を選択する第2の部分選択部と、を含み、
前記D/A変換部は、
前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第2の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー。
【請求項6】
請求項1乃至3のいずれかにおいて、
前記選択部は、
前記参照クロック信号の2倍の周波数であって互いに180°位相が異なる第1の選択クロック信号と第2の選択クロック信号に同期して、前記N個のデジタル波形信号から順番に4つのデジタル波形信号を選択する第1の部分選択部と、
前記参照クロック信号の2倍の周波数であって前記第1の選択クロック信号と90°位相が異なる第3の選択クロック信号に同期して、前記第1の部分選択部が選択する4つのデジタル波形信号から順番に2つのデジタル波形信号を選択する第2の部分選択部と、
前記参照クロック信号の2倍の周波数であって前記第3の選択クロック信号と180°位相が異なる第4の選択クロック信号に同期して、前記第2の部分選択部が選択する2つのデジタル波形信号から順番に1つのデジタル波形信号を選択する第3の部分選択部と、を含み、
前記D/A変換部は、
前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第3の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー。
【請求項7】
請求項1乃至3のいずれかにおいて、
前記選択部は、
前記参照クロック信号と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号からなる第1のディファレンシャルクロック信号に同期して、前記N個のデジタル波形信号から順番に2つのデジタル波形信号を選択する第1の部分選択部と、
前記参照クロック信号と同じ周波数であって互いに180°位相が異なる2つの選択クロック信号からなり、前記第1のディファレンシャルクロック信号と90°位相がずれた第2のディファレンシャルクロック信号に同期して、前記第1の部分選択部が選択する2つのデジタル波形信号から1つのデジタル波形信号を選択する第2の部分選択部と、を含み、
前記D/A変換部は、
前記参照クロック信号のN倍の周波数のサンプリングクロック信号に同期して、前記第2の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー。
【請求項8】
請求項1乃至7のいずれかに記載のダイレクトデジタルシンセサイザーを含む、電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2012−49585(P2012−49585A)
【公開日】平成24年3月8日(2012.3.8)
【国際特許分類】
【出願番号】特願2010−186790(P2010−186790)
【出願日】平成22年8月24日(2010.8.24)
【出願人】(511132029)株式会社 JEOL RESONANCE (13)
【公開日】平成24年3月8日(2012.3.8)
【国際特許分類】
【出願日】平成22年8月24日(2010.8.24)
【出願人】(511132029)株式会社 JEOL RESONANCE (13)
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