デジタル信号伝送システム、送信部および受信部
【課題】差動伝送方式を用いてデジタル信号を伝送する場合に、伝送情報量の更なる向上を可能とするデジタル信号伝送システムを提供する。
【解決手段】送信部と、伝送路と、受信部とからなる。送信部は、入力デジタル信号を、Ｎ（Ｎは３以上の整数）個の２値信号の並列入力信号として受け、全てが同じ２値の値となるのを除いたＮ個の２値信号の並列出力信号からなる伝送用デジタル信号を出力する第１の演算手段を備える。伝送路は、Ｎ個の２値信号のそれぞれを伝送するＮ本の信号線を備える。受信部は、Ｎ本の信号線間に接続される終端抵抗と、Ｎ本の信号線の、互いに異なる組み合わせの２信号線間を伝送される２値信号を比較する（Ｎ−１）個の差動比較部と、（Ｎ−１）個の差動比較部の出力信号から入力デジタル信号を得る第２の演算手段とを備える。
【解決手段】送信部と、伝送路と、受信部とからなる。送信部は、入力デジタル信号を、Ｎ（Ｎは３以上の整数）個の２値信号の並列入力信号として受け、全てが同じ２値の値となるのを除いたＮ個の２値信号の並列出力信号からなる伝送用デジタル信号を出力する第１の演算手段を備える。伝送路は、Ｎ個の２値信号のそれぞれを伝送するＮ本の信号線を備える。受信部は、Ｎ本の信号線間に接続される終端抵抗と、Ｎ本の信号線の、互いに異なる組み合わせの２信号線間を伝送される２値信号を比較する（Ｎ−１）個の差動比較部と、（Ｎ−１）個の差動比較部の出力信号から入力デジタル信号を得る第２の演算手段とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数ビットのデジタル信号を複数本の信号線を通じて伝送するデジタル信号伝送システム、並びに当該システムに用いられる送信部および受信部に関する。
【背景技術】
【０００２】
デジタル信号の伝送速度の高速化が進んでいる。このような高速にデジタル信号を伝送する手段として、ＬＶＤＳ（Low voltage differential signaling）が知られている。ＬＶＤＳは、２本の銅線からなる対の信号線を用い、２信号線間の電圧の違いを利用してデジタル信号を高速で伝送する方式（差動伝送方式と言う）であり、コンピュータのバス、高速ネットワーク、また、集積回路上の回路間の通信などに用いられている。
【０００３】
しかしながら、ＬＶＤＳの場合、信号線１本当たりの情報量は、同じ伝送周波数のシングルエンド信号との比較では、１／２となる。
【０００４】
そこで、従来から、少ない信号線数で、多量の情報を伝送するようにする技術が種々提案されている。
【０００５】
例えば、特許文献１（特開２００２−１９９０３２号公報）や特許文献２（特開２００７−３１８８０７号公報）には、３個以上の差動信号で多値を表現するために、３個以上の複数電圧レベル（マルチ電圧レベル）を用いるものが示されている。特許文献２では、送信部から信号線に送る信号をドライブする差動ドライバの出力同士を繋げるなどの方法で、強引に、マルチ電圧レベルを実現している。
【０００６】
また、マルチ電圧レベルを用いるのではなく、２個の電圧レベルの差動比較を用いる方法の例として、例えば特許文献３（特開平１１−２３１９８４号公報）や特許文献４（特開平１１−２３４３４８号公報）には、３本の信号線の差動信号を用いて、４値を伝送する試みが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１９９０３２号公報
【特許文献２】特開２００７−３１８８０７号公報
【特許文献３】特開平１１−２３１９８４号公報
【特許文献４】特開平１１−２３４３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１や特許文献２の３レベル以上のマルチ電圧レベルを用いるものは、マルチ電圧レベルを実現するために駆動能力を可変にしており、エネルギーの反射や損失などの点で、他の手法よりも不利であるという問題がある。また、特許文献２の場合には、差動ドライバの出力同士を繋げるなどの方法で、強引に、マルチ電圧レベルを実現しているので、駆動（ドライブ）の衝突などの理由で実現が困難であるという問題もある。
【０００９】
特許文献３,４の場合には、上述のマルチ電圧レベルを用いる場合の問題はなく、ＬＶＤＳに比較すると伝送情報量が向上するが、その伝送情報量の向上は、３本の信号線で４値であり、更なる情報量の向上が望まれる。
【００１０】
この発明は、以上の点にかんがみ、ＬＶＤＳのような差動伝送方式を用いてデジタル信号を伝送する場合に、マルチ電圧レベルを用いることなく、伝送情報量の更なる向上を可能とするデジタル信号伝送システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、この発明は、
入力デジタル信号から伝送用デジタル信号を生成して出力する送信部と、前記伝送用デジタル信号を伝送する伝送路と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなるデジタル信号伝送システムであって、
前記送信部は、前記入力デジタル信号を、Ｎ（Ｎは３以上の整数）個の２値信号の並列入力信号として受け、全てが同じ２値の値となるのを除いたＮ個の２値信号の並列出力信号からなる前記伝送用デジタル信号を出力する第１の演算手段を備え、
前記伝送路は、前記送信部からの前記伝送用デジタル信号としての前記Ｎ個の２値信号のそれぞれを伝送するＮ本の信号線を備え、
前記受信部は、Ｎ本の前記信号線間に接続される終端抵抗と、前記Ｎ本の信号線の、互いに異なる組み合わせの２信号線間を伝送される２値信号を比較する（Ｎ−１）個の差動比較部と、前記（Ｎ−１）個の差動比較部の出力信号から前記入力デジタル信号を得る第２の演算手段とを備える
デジタル信号伝送システムを提供する。
【００１２】
２信号線間の電圧の違いを利用して信号を伝送する差動伝送方式では、Ｎ本の信号線の全てが同じ値となるデジタル信号、つまり、全てのビットが「０」または全てのビットが「１」となるデジタル信号を伝送することができない。
【００１３】
そこで、この発明のデジタル信号伝送システムの送信部においては、Ｎビットの入力デジタル信号を、Ｎビットを構成するＮ個の２値信号のすべてが全て「０」または全て「１」になる状態を除いたＮ個の２値信号からなる伝送用デジタル信号に変換する。
【００１４】
この伝送用デジタル信号のＮ個の２値信号は、Ｎ本の信号線を通じて受信部に伝送される。
【００１５】
受信部では、（Ｎ−１）個の差動比較部で、Ｎ本の信号線の、互いに異なる組み合わせの２信号線間を伝送される２値信号を比較する。
【００１６】
そして、第２の演算手段は、（Ｎ−１）個の差動比較部の出力から、入力デジタル信号を得る。
【００１７】
Ｎビットの入力デジタル信号で表現できる値（以下、この値をデジタル表現値という）は、２Ｎ個である。この発明によれば、このデジタル表現値のうち、Ｎ個の２値信号のすべてが全て「０」または全て「１」になる状態の２個のデジタル表現値を除いた（２Ｎ−２）個のデジタル表現値を、伝送することが可能となる。
【発明の効果】
【００１８】
この発明によれば、Ｎビットのデジタル信号のデジタル表現値のうちの、（２Ｎ−２）個のデジタル表現値を、伝送することが可能となり、伝送情報量を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】この発明によるデジタル信号伝送システムの第１の実施形態の構成例を示すブロック図である。
【図２】第１の実施形態の要部を説明するために用いる図である。
【図３】第１の実施形態の符号部の第１の構成例を説明するためのブロック図である。
【図４】第１の実施形態の符号部の第２の構成例を説明するためのブロック図である。
【図５】第１の実施形態の伝送信号を説明するために用いる図である。
【図６】第１の実施形態の復号部の構成例を説明するための図である。
【図７】この発明によるデジタル信号伝送システムの第２の実施形態の構成例を示すブロック図である。
【図８】第１の実施形態の要部を説明するために用いる図である。
【図９】この発明によるデジタル信号伝送システムの実施形態の応用構成例を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、この発明によるデジタル信号伝送システムの実施形態を、図を参照しながら説明する。
【００２１】
［第１の実施形態：信号線が３本の場合］
図１は、この発明の第１の実施形態の全体構成の一例を示すブロック図であり、この第１の実施形態は、伝送用の信号線が３本で、伝送すべきデジタル信号が、３個の２値信号（３ビット分）の場合である。
【００２２】
この図１のブロック図に示すように、この実施形態のデジタル信号伝送システムは、送信部１０と、受信部２０と、伝送路３０とで構成される。
【００２３】
伝送すべき３ビットの入力デジタル信号ＤＯ（ＤＯ［２：０］）の各１ビットを構成する３個の２値信号ＤＯ［０］、ＤＯ［１］、ＤＯ［２］は、送信部１０に入力される。ここで、入力デジタル信号ＤＯは、各１ビットを構成する３個の２値信号ＤＯ［０］、ＤＯ［１］、ＤＯ［２］が、送信部１０に対して並列信号として入力される。
【００２４】
送信部１０では、この３個の２値信号ＤＯ［０］、ＤＯ［１］、ＤＯ［２］の並列信号からなる入力デジタル信号ＤＯを、第１の演算手段を構成する符号部１１で受ける。符号部１１は、入力デジタル信号ＤＯを、３個の２値信号ａ０、ａ１、ａ２の並列信号からなる伝送用デジタル信号Ａに変換する。
【００２５】
前述したように、差動伝送方式では、複数本の信号線の全てが同じ値となるデジタル信号、すなわち、全てのビットが「０」または全てのビットが「１」となるデジタル信号を伝送できない。このため、伝送用デジタル信号Ａの３個の２値信号ａ０、ａ１、ａ２が同時に全て「０」または「１」となる２状態を排除する必要がある。
【００２６】
そこで、この例における伝送用デジタル信号Ａを構成する３個の２値信号ａ０，ａ１，ａ２の値として取りえる組み合わせパターンは、全て「０」または「１」となる状態を除く、図２に示すような６（＝８−２）種のものとなる。つまり、この例の３ビットの伝送用デジタル信号Ａは、８進数の「１」〜「６」に対応するデジタル表現値である。
【００２７】
３ビットの入力デジタル信号ＤＯのデジタル表現値は、最大８個（８値）であるが、伝送用デジタル信号Ａで伝送できるパターン数が６種であるので、この３本の信号線３１，３２，３３を用いる例では、８値のうちの６値のデジタル表現値が伝送可能となる。
【００２８】
符号部１１は、入力デジタル信号ＤＯを、図２に示すような３個の２値信号ａ０，ａ１，ａ２の組み合わせ（全て「１」および全て「０」を除く組み合わせ）からなる伝送用デジタル信号Ａに変換して出力する機能を有する。
【００２９】
［符号部１１の構成］
＜第１の例（加算手段として構成）＞
上述したように、この３ビットの例の場合における伝送用デジタル信号Ａは、８進数の数値「０」〜「７」のうちの連続する「１」〜「６」に対応するデジタル表現値である。したがって、入力デジタル信号ＤＯの６値が、８進数で連続するものである場合には、符号部１１としての第１の演算手段は、入力デジタル信号ＤＯに、入力デジタル信号ＤＯに応じた所定の値（８進数）を加算する加算手段により構成可能である。ここで、連続するとは、桁上げを許容するもので、８進数で連続するとした場合には、「６」、「７」、「０」、「１」・・・も連続するものとしている。
【００３０】
入力デジタル信号ＤＯの連続する８進数の数値の、伝送用デジタル信号Ａの連続する８進数の数値（「１」〜「６」）からのオフセット値ＯＦ（＝Ａ−ＤＯ）を、入力デジタル信号ＤＯに加算すると、入力デジタル信号ＤＯの６値は、伝送用デジタル信号Ａに等しくなる。
【００３１】
例えば、入力デジタル信号ＤＯとされる６値が、８進数の「１」〜「６」に対応するデジタル表現値である場合には、前記オフセット値は「０」である。すなわち、３ビットの入力デジタル信号ＤＯを構成する３個の２値信号のそれぞれは、図２に示した伝送用デジタル信号Ａの３個の２値信号ａ０，ａ１，ａ２と等しい。
【００３２】
よって、この場合には、符号部１１は、入力デジタル信号ＤＯをそのままスルーで出力する、あるいは、８進数の「０」に対応する３ビットの値を入力デジタル信号ＤＯに加算することによって、伝送用デジタル信号Ａを生成出力することができる。
【００３３】
また、入力デジタル信号ＤＯとされる６値が、８進数の「０」〜「５」に対応するデジタル表現値である場合には、前記オフセット値ＯＦは「１」である。よって、この場合には、符号部１１は、入力デジタル信号ＤＯに、８進数の「１」に対応する３ビットの値（［００１］）を加算することによって、伝送用デジタル信号Ａを生成出力することができる。
【００３４】
また、入力デジタル信号ＤＯとされる連続する６値が、８進数の「７」、「０」〜「４」に対応するデジタル表現値である場合には、前記オフセット値ＯＦは「２」である。よって、この場合には、符号部１１は、入力デジタル信号ＤＯに、８進数の「２」に対応する３ビットの値（［０１０］）を加算することによって、伝送用デジタル信号Ａを生成出力することができる。
【００３５】
また、入力デジタル信号ＤＯとされる６値が、８進数の「２」〜「７」に対応するデジタル表現値である場合には、前記オフセット値は「７」である。よって、この場合には、符号部１１は、入力デジタル信号ＤＯに、８進数の「７」に対応する３ビットの値（「１１１」）を加算することによって、伝送用デジタル信号Ａを生成出力することができる。
【００３６】
８進数で連続する他の６値についても、伝送用デジタル信号に対するオフセット分を、入力デジタル信号ＤＯに加算することにより、伝送用デジタル信号が生成出力される。
【００３７】
なお、ここで、所定の値は、正の値ではなく、負の値を用いる場合には、加算手段では、減算を行うことになるので、ここでいう加算手段は、減算手段を含むものである。
【００３８】
図３は、この例の場合の符号部１１の構成例を示すブロックである。すなわち、入力デジタル信号ＤＯの各値ＤＯ［２］、ＤＯ［１］、ＤＯ［０］は、それぞれ加算器１１１に供給される。
【００３９】
そして、符号部１１には、オフセット値レジスタ１１２が設けられ、このオフセット値レジスタ１１２に、入力デジタル信号ＤＯの６値に応じた前述したようなオフセット値ＯＦ（ＯＦ［２］、ＯＦ［１］、ＯＦ［０］）が保持される。
【００４０】
そして、このオフセット値レジスタ１１２に保持されている各オフセット値ＯＦ［２］、ＯＦ［１］、ＯＦ［０］が、それぞれ加算器１１１に供給される。これにより、符号部１１からは、伝送用デジタル信号Ａ（＝［ａ２，ａ１，ａ０］）が得られる。
【００４１】
図２の例は、入力デジタル信号ＤＯは、６値が８進数の「０」〜「５」に対応するデジタル表現値であるので、符号部１１のオフセット値レジスタには、オフセットＯＦ［２：０］＝［ＯＦ［２］、ＯＦ［１］、ＯＦ［０］］＝［００１］が保持される。
【００４２】
すなわち、符号部１１では、
Ａ［２：０］＝［ａ２，ａ１，ａ０］＝ＤＯ［２：０］＋ＯＦ［２：０］
＝ＤＯ［２：０］＋［００１］
なる演算が行われて、伝送デジタル信号Ａが出力される。
【００４３】
なお、オフセット値レジスタ１１２の保持値は、入力デジタル信号ＤＯに応じて変更されるものである。
【００４４】
＜第２の例（テーブル変換）＞
入力デジタル信号ＤＯの６値が不連続の場合、例えば「０」、「１」、「３」、「４」、「６」、「７」のような６値の場合には、符号部１１は、上述の第１の例の加算手段では構成できない。
【００４５】
この場合には、符号部１１は、入力デジタル信号ＤＯを入力信号としたときに、伝送デジタル信号Ａを出力信号として出力する変換テーブル手段を用いた構成とする。すなわち、先ず、伝送すべき入力デジタル信号ＤＯが定められる。次に、この入力デジタル信号ＤＯをアドレス入力としたとき、対応する伝送デジタル信号Ａ（＝［ａ２，ａ１，ａ０］）を出力する変換テーブルを生成し、当該変換テーブルをメモリに記憶する。
【００４６】
そして、この例の場合には、符号部１１は、図４に示すように、この変換テーブルを記憶する変換テーブルメモリ回路１１Ｍにより構成する。つまり、この例の場合には、符号部１１としての第１の演算手段は、テーブル変換演算手段で構成される。
【００４７】
図４に示すように、この例の場合には、変換テーブルメモリ回路１１Ｍに対して、入力デジタル信号ＤＯをアドレス入力として入力すると、対応する伝送デジタル信号Ａ（＝［ａ２，ａ１，ａ０］）が出力される。
【００４８】
この例の場合には、入力デジタル信号ＤＯに応じて、メモリ１１Ｍに格納される変換テーブルが書き換えられるものである。
【００４９】
なお、この第２の例の変換テーブルを用いる符号部１１の構成の場合には、上述の入力デジタル信号ＤＯの６値が、８進数で不連続である場合に限らず、連続するものである場合にも適用可能であることは言うまでもない。
【００５０】
以上のようにして得られる符号部１１からの伝送用デジタル信号Ａの各ビットの２値信号ａ０，ａ１，ａ２は、それぞれドライブ回路１２,１３,１４を通じて、伝送路３０を構成する３本の信号線３１，３２，３３のそれぞれに供給される。
【００５１】
ここで、ドライブ回路１２，１３，１４は、前述した特許文献２のような差動ドライバを用いる必要はなく、通常のＩＯドライバ（入出力ドライバ）で構成することができる。
【００５２】
伝送部３０は、３本の信号線３１，３２，３３により、３ビット分の伝送用デジタル信号Ａを伝送する。
【００５３】
ここで、図２に示すように、信号線３１,３２,３３を伝送される２値信号が「１」のときには、信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣは高レベル「Ｈ」となる。また、信号線３１，３２，３３を伝送される２値信号が「０」のときには、信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣは低レベル「Ｌ」となる。
【００５４】
図２の例の場合の入力デジタル信号ＤＯ［２：０］の６値に対応する、信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣの値を、図５に示す。この図５からも判るように、前記６値のそれぞれに対して、３本の信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣのいずれかが「Ｈ」となるともに、他のいずれかが「Ｌ」となるようになっている。
【００５５】
次に、受信部２０について説明する。
【００５６】
伝送部３０の信号線３１，３２，３３は、受信部２０では、終端抵抗器２１，２２，２３により終端されている。この場合、信号線３１，３２，３３のそれぞれは、終端抵抗器２１，２２，２３のそれぞれを介して共通に接続されている。つまり、終端抵抗器２１，２２，２３の共通接続点Ｐから見ると、当該共通接続点ｐと、各信号線３１，３２，３３との間に、終端抵抗器２１，２２，２３のそれぞれが接続されるスター型の終端抵抗の構成とされている。この構成においては、信号線３１と３２との間には、終端抵抗器２１，２２が直列に接続され、信号線３１と３３との間には、終端抵抗器２１,２３が直列に接続され、信号線３２と３３との間には、終端抵抗器２２，２３が直列に接続される。
【００５７】
受信部２０では、この例においては、３本の信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣから異なる対の電圧の２組を選択し、それぞれの対の電圧の差分を差動比較器を用いて求めることにより、伝送されてくる信号を検出するようにする。
【００５８】
この例では、信号線３１の電圧ＥＡと、信号線３２の電圧ＥＢとが差動比較器２４に入力される。また、信号線３２の電圧ＥＢと、信号線３３の電圧ＥＣとが差動比較器２５に入力される。
【００５９】
この場合、３本の信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣから異なる対を選択する場合には、上述の電圧ＥＡおよびＥＢの対と、電圧ＥＢおよびＥＣの対のみではなく、電圧ＥＡおよびＥＣの対がある。しかし、３個の電圧ＥＡ，ＥＢ，ＥＣの全てを少なくとも１回使用する組み合わせとしては、２対で十分である。そこで、図１の例では、差動比較器２４，２５では、電圧ＥＡとＥＢ、電圧ＥＢとＥＣ、という２対を用いるようにしている。なお、電圧ＥＢとＥＣとの対の代わりに、電圧ＥＡとＥＣとの対を用いるようにしてもよい。
【００６０】
差動比較器２４，２５は、対の入力信号に有意な差がなく等しいと見なせる場合には、第１の出力信号ｅｑ１，ｅｑ０を「１」（ハイレベル）とし、そうでないときには、第１の出力信号ｅｑ１，ｅｑ０は「０」（ローレベル）とする。
【００６１】
すなわち、差動比較器２４，２５のそれぞれは、対の入力信号に有意な差がなく等しいか否かは、その対の入力電圧の差の絶対値が、ある閾値θｔｈ以下であるか否かにより判定する。対の入力電圧の差の絶対値が、ある閾値θｔｈ以下のときには、第１の出力信号ｅｑ１，ｅｑ０を「１」（ハイレベル）とする。
【００６２】
また、差動比較部２４，２５は、対の入力信号に有意な差があると見なせる場合であって、正側入力の方が電圧が高いときには、第２の出力信号ｇｔ１，ｇｔ０を「１」（ハイレベル）とし、そうでないときには、第２の出力信号ｇｔ１，ｇｔ０は「０」（ローレベル）とする。
【００６３】
すなわち、差動比較器２４，２５のそれぞれは、その対の入力電圧の差の絶対値が、ある閾値よりも大きく、かつ、正側入力の方が電圧が高いときには、第２の出力信号ｇｔ１，ｇｔ０を「１」（ハイレベル）とする。そうでないときには、第２の出力信号ｇｔ１，ｇｔ０は「０」（ローレベル）とする。
【００６４】
そして、差動比較器２４の第１の出力信号ｅｑ１および第２の出力信号ｇｔ１が復号部２６に供給されると共に、差動比較器２５の第１の出力信号ｅｑ０および第２の出力信号ｇｔ０が、第２の演算手段に対応する復号部２６に供給される。
【００６５】
差動比較器２４，２５の第１および第２の出力信号は、伝送用デジタル信号Ａの３個の２値信号に応じたものである。伝送用デジタル信号Ａの３個の２値信号ａ２，ａ１，ａ０の「１」、「０」の信号状態パターンは、前述したように、入力デジタル信号ＤＯの６値に応じて定まったものとなっている。
【００６６】
したがって、差動比較器２４，２５の第１の出力信号ｅｑ１，ｅｑ０および第２の出力信号ｇｔ１，ｇｔ０の「１」、「０」の出力レベル状態パターンも、図２に示すような、入力デジタル信号ＤＯの６値のそれぞれに応じて定まったものとなる。図２において、「−」は、「１」または「０」のいずれでもよいことを示している。
【００６７】
以上のことを考慮して、復号部２６は、この例では、差動比較器２４，２５の第１の出力信号ｅｑ１，ｅｑ０および第２の出力信号ｇｔ１，ｇｔ０の「１」、「０」の出力レベル状態パターンから、入力デジタル信号ＤＯを得る変換テーブル手段として構成される。
【００６８】
すなわち、符号部１１の第２の例として図４に示した場合と同様に、復号部２６は、変換テーブルメモリ回路で構成される。
【００６９】
この場合には、復号部２６は、差動比較器２４，２５の第１の出力信号ｅｑ１，ｅｑ０および第２の出力信号ｇｔ１，ｇｔ０を入力信号としたときに、入力デジタル信号ＤＯに等しい出力デジタル信号ＤＩを出力する変換テーブル手段を用いた構成とする。
【００７０】
ここで、差動比較器２４，２５の第１の出力信号ｅｑ１，ｅｑ０および第２の出力信号ｇｔ１，ｇｔ０の出力レベル状態パターンは、図２に示すように、伝送デジタル信号Ａに応じた固定パターンとなる。そして、この例では、この固定パターンに対して、入力デジタル信号ＤＯの６値を対応させるように変換テーブルを生成し、当該変換テーブルをメモリに記憶すればよい。
【００７１】
この例の場合には、入力デジタル信号ＤＯに応じて、復号部２６を構成する変換テーブルメモリに格納される変換テーブルが書き換えられるものである。
【００７２】
図６に、入力デジタル信号ＤＯが、図２の例の場合における復号部２６で用いられる変換テーブルの例を示す。なお、図６において、Ｎ／Ａは、発生しない信号状態パターンの組み合わせであることを示している。
【００７３】
以上のようにして、第１の実施形態によれば、３ビット（８値）のデジタル信号のうちの６値の入力デジタル信号ＤＯを、３本の信号線で伝送することができる。３本の信号線で、６値が伝送できるので、ビット換算で、ｌｏｇ２６＝２．５８ビットの情報の伝達が可能となる。
【００７４】
したがって、１本の信号線あたり、０．８６ビット／Ｌｉｎｅの伝送量となり、ＬＶＤＳの場合の０．５ビット／Ｌｉｎｅよりも、７０％以上の伝送情報量の向上が期待できる。しかも、この場合に、ＬＶＤＳの場合と同等の伝送速度を確保することができる。
【００７５】
［第２の実施形態：信号線が４本の場合］
上述の第１の実施形態は、信号線が３本の場合のデジタル信号伝送システムの構成例であるが、信号線の本数を増加することにより、さらに、伝送可能な情報量を増やすことができる。
【００７６】
図７は、この発明の第２の実施形態の全体構成の一例を示すブロック図であり、伝送用の信号線が４本で、伝送すべきデジタル信号が、４個の２値信号（４ビット）の場合である。
【００７７】
この実施形態のデジタル信号伝送システムは、基本的な構成は、第１の実施形態と変わらず、送信部１００と、受信部２００と、伝送部３００とからなる。伝送部３００は、４本の信号線３０１，３０２，３０３，３０４からなる。
【００７８】
そして、送信部１００は、第１の演算手段を構成する符号部１０１と、４本の信号線３０１，３０２，３０３，３０４をドライブするための４個のドライブ回路１０２，１０３，１０４，１０５とからなる。
【００７９】
ここで、ドライブ回路１０２，１０３，１０４，１０５は、前述した特許文献２のような差動ドライバを用いる必要はなく、通常のＩＯドライバ（入出力ドライバ）で構成することができるのは、第１の実施形態の場合と同様である。
【００８０】
送信部１００の符号部１０１は、４個の２値信号ＤＯ［０］、ＤＯ［１］、ＤＯ［２］、ＤＯ［３］の並列信号からなる入力デジタル信号ＤＯを受け、４個の２値信号ａ０、ａ１、ａ２、ａ３の並列信号からなる伝送用デジタル信号Ａに変換する。
【００８１】
この第２の実施形態においても、４本の信号線３０１，３０２，３０３，３０４の電圧値に有意差が生じない状態、すなわち、４個の２値信号ａ０、ａ１、ａ２、ａ３が同時に全て「０」または「１」となる２状態は排除される。
【００８２】
そこで、この例における伝送用デジタル信号Ａを構成する４個の２値信号ａ０，ａ１，ａ２，ａ３の値として取りえる組み合わせパターンは、全て「０」または「１」となる状態を除く、図８に示すような１４（＝１６−２）種のものとなる。つまり、この例の４ビットの伝送用デジタル信号Ａは、１０進数の「１」〜「１４」に対応するデジタル表現値である。
【００８３】
符号部１０１は、上述の第１の実施形態と全く同様の条件（この例の場合には、１０進数としての連続性の条件）の下に、図３のような加算手段を用いた構成とすることができる。このような条件に関係なく、図４に示したような、符号部１０１を変換テーブル手段の構成とすることができるのは、第１の実施形態の場合と同様である。
【００８４】
４ビットの入力デジタル信号ＤＯのデジタル表現値は、最大１６個（１６値）であるが、伝送用デジタル信号Ａで伝送できるパターン数が１４種であるので、この４本の信号線を用いる例では、１６値のうちの１４値のデジタル表現値が伝送可能となる。
【００８５】
符号部１１は、入力デジタル信号ＤＯを、図８に示すような４個の２値信号ａ０，ａ１，ａ２，ａ３の組み合わせ（全て「１」および全て「０」を除く組み合わせ）からなる伝送用デジタル信号Ａに変換して出力する機能を有する。
【００８６】
符号部１１から出力される伝送用デジタル信号Ａの各ビットの２値信号ａ０，ａ１，ａ２，ａ３は、それぞれドライブ回路１０２,１０３,１０４，１０５を通じて、伝送路３００を構成する４本の信号線３０１，３０２，３０３，３０４のそれぞれに供給される。
【００８７】
伝送部３００の信号線３０１，３０２，３０３，３０４は、受信部２００では、終端抵抗器２０１，２０２，２０３，２０４により終端されている。この場合、信号線３０１，３０２，３０３，３０４のそれぞれは、終端抵抗器２０１，２０２，２０３，２０４のそれぞれを介して共通に接続されている。つまり、終端抵抗器２０１，２０２，２０３，２０４の共通接続点Ｐから見ると、当該共通接続点ｐと、各信号線３０１，３０２，３０３，３０４との間に、終端抵抗器２０１，２０２，２０３，２０４のそれぞれが接続されるスター型の終端抵抗の構成とされている。
【００８８】
したがって、信号線３０１と３０２との間には、終端抵抗器２０１，２０２が直列に接続され、信号線３０１と３０３との間には、終端抵抗器２０１,２０３が直列に接続され、信号線３０２と３０３との間には、終端抵抗器２０２，２０３が直列に接続される。また、信号線３０４と信号線３０１との間には、終端抵抗器２０４，２０１が、信号線３０４と信号線３０２との間には、終端抵抗器２０４，２０２が、信号線３０４と信号線３０３との間には、終端抵抗器２０４，２０３が、それぞれ直列に接続される。
【００８９】
受信部２００では、この例では、４本の信号線３０１，３０２，３０３，３０４の電圧ＥＡ，ＥＢ，ＥＣ，ＥＤから異なる対の電圧の３組を選択し、それぞれの対の電圧の差分を差動比較器を用いて求めることにより、伝送されてくる信号を検出するようにする。
【００９０】
この例では、信号線３０１の電圧ＥＡと、信号線３０２の電圧ＥＢとが差動比較器２０５に入力される。また、信号線３０２の電圧ＥＢと、信号線３０３の電圧ＥＣとが差動比較器２０６に入力される。さらに、信号線３０３の電圧ＥＣと、信号線３０４の電圧ＥＤとが差動比較器２０７に入力される。
【００９１】
この場合、４本の信号線３０１，３０２，３０３，３０４の電圧ＥＡ，ＥＢ，ＥＣ，ＥＤから異なる対を選択する場合には、上述の電圧ＥＡおよびＥＢの対と、電圧ＥＢおよびＥＣの対のみではなく、他の電圧の対の組み合わせがある。しかし、４個の電圧ＥＡ，ＥＢ，ＥＣの全てを少なくとも１回使用する組み合わせとしては、３対で十分である。そこで、図７の例では、差動比較器２０５，２０６，２０７では、電圧ＥＡとＥＢ、電圧ＥＢとＥＣ、電圧ＥＣとＥＤ、という３対を用いるようにしている。なお、４個の電圧ＥＡ，ＥＢ，ＥＣ，ＥＤを用いる組み合わせであれば、図７の例に限らないのは、言うまでもない。
【００９２】
この第２の実施形態においても、差動比較器２０５，２０６，２０７のそれぞれは、第１の実施形態の差動比較器２４，２５と同様の構成を有する。すなわち、差動比較器２０５，２０６，２０７は、対の入力信号に有意な差がなく等しいと見なせる場合には、第１の出力信号ｅｑ２，ｅｑ１，ｅｑ０を「１」（ハイレベル）とする。すなわち、差動比較器２０５，２０６，２０７のそれぞれは、その対の入力電圧の差の絶対値が、ある閾値θｔｈ以下のときには、第１の出力信号ｅｑ２，ｅｑ１，ｅｑ０を「１」（ハイレベル）とする。そして、そうでないときには、第１の出力信号ｅｑ２，ｅｑ１，ｅｑ０は「０」（ローレベル）とする。
【００９３】
また、差動比較部２０５，２０６，２０７は、対の入力信号に有意な差があると見なせる場合であって、正側入力の方が電圧が高いときには、第２の出力信号ｇｔ２，ｇｔ１，ｇｔ０を「１」（ハイレベル）とする。すなわち、差動比較器２０５，２０６，２０７のそれぞれは、その対の入力電圧の差の絶対値が、ある閾値よりも大きく、かつ、正側入力の方が電圧が高いときには、第２の出力信号ｇｔ２，ｇｔ１，ｇｔ０を「１」（ハイレベル）とする。そして、そうでないときには、第２の出力信号ｇｔ２，ｇｔ１，ｇｔ０は「０」（ローレベル）とする。
【００９４】
そして、差動比較器２０５，２０６，２０７の第１および第２の出力信号ｅｑ２，ｅｑ１，ｅｑ０および第２の出力信号ｇｔ２，ｇｔ１，ｇｔ０が復号部２０８に供給される。
【００９５】
復号部２０８は、この例では、差動比較器２０５，２０６，２０７の第１の出力信号ｅｑ２，ｅｑ１，ｅｑ０および第２の出力信号ｇｔ２，ｇｔ１，ｇｔ０の「１」、「０」の出力レベル状態パターンから、入力デジタル信号ＤＯを得る変換テーブル手段として構成される。
【００９６】
すなわち、符号部１１の第２の例として図４に示した場合と同様に、復号部２０８は、変換テーブルメモリ回路で構成される。
【００９７】
この場合には、復号部２０８は、差動比較器２０５，２０６，２０７の第１および第２の出力信号ｅｑ２，ｅｑ１，ｅｑ０およびｇｔ２，ｇｔ１，ｇｔ０を入力信号としたときに、入力デジタル信号ＤＯに等しい出力デジタル信号ＤＩを出力する変換テーブル手段を用いた構成とする。
【００９８】
ここで、差動比較器２０５，２０６，２０７の第１および第２の出力信号ｅｑ２，ｅｑ１，ｅｑ０およびｇｔ２，ｇｔ１，ｇｔ０の出力レベル状態パターンは、図８に示すように、伝送デジタル信号Ａに応じた固定パターンとなる。そして、この例では、この固定パターンに対して、入力デジタル信号ＤＯの１４値を対応させるように変換テーブルを生成し、当該変換テーブルをメモリに記憶すればよい。
【００９９】
この例の場合には、入力デジタル信号ＤＯに応じて、復号部２０８を構成する変換テーブルメモリに格納される変換テーブルが書き換えられるものである。
【０１００】
以上のようにして、第２の実施形態によれば、４ビット（１６値）のデジタル信号のうちの１４値の入力デジタル信号ＤＯを、４本の信号線で伝送することができる。４本の信号線で、１４値が伝送できるので、ビット換算で、ｌｏｇ２１４＝３．８０ビットの情報の伝達が可能となる。これは、１本の信号線あたり、０．９５ビット／Ｌｉｎｅの伝送量となり、ＬＶＤＳの場合の０．５ビット／Ｌｉｎｅよりも、９０％の改善が期待できる。
【０１０１】
情報の伝送量は、信号線数がさらに増加すれば、さらに増加するが、１本の信号線あたり、１ビット／Ｌｉｎｅは超えることはない。ちなみに、この発明の手法により、Ｎ本の信号線を用いて伝送する場合には、Ｎビットの入力デジタル信号の２Ｎ値うちの（２Ｎ−２）値を伝送することができる。
【０１０２】
［ビット数分の全ての情報を伝送するシステム構成例］
例えば、８ビットの情報を同時に伝送するには、ＬＶＤＳでは、１６本（８対）の信号線が必要になるところ、第１の実施形態の場合の３本の信号線と一般的なＬＶＤＳ（２本の信号線）の組み合わせを用いる場合であれば、以下に説明するように、１１本で済む。
【０１０３】
この場合のデジタル信号伝送システムの構成例を、図９に示す。
【０１０４】
この図９のシステムは、３個の割算部４１，４２，４３と、４個のデジタル信号伝送部５１，５２，５３，５４と、８ビット変換部６１とからなる。デジタル信号伝送部５１，５２，５３は、図１に示したデジタル信号伝送システムと同じ構成を備えるもので、３本の信号線で、６値を伝送するものである。デジタル信号伝送部５４は一般的なＬＶＤＳで構成され、２本の信号線で２値を伝送するものである。
【０１０５】
割算部４１，４２，４３は、デジタル信号伝送部５１，５２，５３のそれぞれで伝送することができる情報量をＭ値としたとき、その入力信号を１／Ｍに割算する。この例では、デジタル信号伝送部５１，５２，５３は、６値を伝送することできるので、割算部４１，４２，４３は、その入力信号を１／Ｍ＝１／６に割算し、その余りとして、６進数の「０」〜「５」のいずれかの値を生成する。
【０１０６】
８ビットの入力デジタル信号Ｄｉｎは、割算部４１に供給されて、入力デジタル信号Ｄｉｎのデジタル表現値（２５６値）が１／６にされる。そして、割算部４１は、その割算結果の商を、さらに、割算部４２に供給する。
【０１０７】
また、割算部４１は、割算結果の余りの６進数の「０」〜「５」のいずれかのデジタル表現値からなる３ビットの信号ＤＯ［２：０］を、デジタル信号伝送部５１に供給する。
【０１０８】
したがって、割算部４１での割算結果の余りからなる３ビットの信号ＤＯ［２：０］は、３本の信号線を用いて伝送を行うデジタル信号伝送部５１により、前述したようにして伝送され、その出力信号ＤＩ［２：０］が８ビット変換部６１に供給される。
【０１０９】
そして、割算部４１からの割算結果の商を受け取った割算部４２は、当該割算結果の商を１／６に割算し、その割算結果の商を割算部４３に供給する。また、割算部４２は、その割算結果の余りの６進数の「０」〜「５」のいずれかのデジタル表現値からなる３ビットの信号ＤＯ［２：０］を、デジタル信号伝送部５２に供給する。
【０１１０】
デジタル信号伝送部５２は、割算部４２からの割算結果の余りからなる３ビットの信号ＤＯ［２：０］を、３本の信号線を用いて前述したようにして伝送し、その出力信号ＤＩ［２：０］を８ビット変換部６１に供給する。
【０１１１】
そして、割算部４２からの割算結果の商を受け取った割算部４３は、当該商を１／６に割算する。すると、この例の場合には、割算部４３からの割算結果の商は、２進数の「０」〜「１」のいずれかのデジタル表現値からなる１ビットの信号ＤＯ［０］となるので、当該割算結果の商を、デジタル信号伝送部５４に供給する。また、割算部４３は、その割算結果の余りの６進数の「０」〜「５」のいずれかのデジタル表現値からなる３ビットの信号ＤＯ［２：０］を、デジタル信号伝送部５３に供給する。
【０１１２】
そして、デジタル信号伝送部５３は、割算部４３からの割算結果の余りからなる３ビットの信号ＤＯ［２：０］を、３本の信号線を用いて前述したようにして伝送し、その出力信号ＤＩ［２：０］を８ビット変換部６１に供給する。
【０１１３】
さらに、デジタル信号伝送部５４は、割算部４３からの割算結果の商からなる１ビットの信号ＤＯ［０］を、２本のＬＶＤＳ信号線を用いて伝送し、その出力信号ＤＩ［０］を８ビット変換部６１に供給する。
【０１１４】
８ビット変換部６１は、デジタル信号伝送部５１，５２，５３のそれぞれからの３ビットの信号ＤＩ［２：０］の合計９ビットの信号と、デジタル信号伝送部５４からの１ビットの信号ＤＩ［０］から、入力デジタル信号Ｄｉｎに等しいＤｏｕｔを生成し、出力する。
【０１１５】
以上のようにして、図９の例によれば、２５６値の８ビットのデジタル信号を、１２本の信号線で伝送することができる。ＬＶＤＳのみの場合には、８ビットで１６本の信号線が必要である場合に比べて、少ない信号線数で伝送することが可能である。
【０１１６】
さらに、第１の実施形態の場合の３本の信号線、第２の実施形態の場合の４本の信号線、従来からのＬＶＤＳ（２本の信号線）を自在に組み合わせることによって、少ない信号線数で多くの情報を伝送することが可能である。
【０１１７】
上述の例は、伝送すべき入力デジタル信号Ｄｉｎが８ビットの場合である。伝送すべき入力デジタル信号Ｄｉｎが、より大きいビット数の場合には、その効果はさらに拡大する。例えば、第１の実施形態の構成のデジタル信号伝送部を用いる場合、伝送すべき入力デジタル信号Ｄｉｎが６４ビットを第１の実施形態のみで伝送する場合であれば、７５本（６４÷ｌｏｇ２６≒２５対）の信号線を用いて伝送することができる。また、第２の実施形態のみで伝送する場合であれば、６８本（６４÷ｌｏｇ２１４≒１７対）の信号線を用いて伝送することができる。
【０１１８】
なお、この発明によるデジタル信号伝送システムは、プリント配線基板における部品要素間の信号伝送にも適用でき、その場合には、伝送路の信号線は、プリント配線基板の導箔印刷パターンからなるものとなるものである。
【符号の説明】
【０１１９】
１０，１００…送信部、２０，２００…受信部、３０，３００…伝送部、３１，３２，３３，３０１，３０２，３０３，３０４…信号線、１１，１０１…符号部（第１の演算手段）、２１，２２，２３、２０１，２０２，２０３，２０４…終端抵抗器、２４，２５、２０５，２０６，２０７…差動比較器、２６，２０８…復号部（第２の演算手段）
【技術分野】
【０００１】
この発明は、複数ビットのデジタル信号を複数本の信号線を通じて伝送するデジタル信号伝送システム、並びに当該システムに用いられる送信部および受信部に関する。
【背景技術】
【０００２】
デジタル信号の伝送速度の高速化が進んでいる。このような高速にデジタル信号を伝送する手段として、ＬＶＤＳ（Low voltage differential signaling）が知られている。ＬＶＤＳは、２本の銅線からなる対の信号線を用い、２信号線間の電圧の違いを利用してデジタル信号を高速で伝送する方式（差動伝送方式と言う）であり、コンピュータのバス、高速ネットワーク、また、集積回路上の回路間の通信などに用いられている。
【０００３】
しかしながら、ＬＶＤＳの場合、信号線１本当たりの情報量は、同じ伝送周波数のシングルエンド信号との比較では、１／２となる。
【０００４】
そこで、従来から、少ない信号線数で、多量の情報を伝送するようにする技術が種々提案されている。
【０００５】
例えば、特許文献１（特開２００２−１９９０３２号公報）や特許文献２（特開２００７−３１８８０７号公報）には、３個以上の差動信号で多値を表現するために、３個以上の複数電圧レベル（マルチ電圧レベル）を用いるものが示されている。特許文献２では、送信部から信号線に送る信号をドライブする差動ドライバの出力同士を繋げるなどの方法で、強引に、マルチ電圧レベルを実現している。
【０００６】
また、マルチ電圧レベルを用いるのではなく、２個の電圧レベルの差動比較を用いる方法の例として、例えば特許文献３（特開平１１−２３１９８４号公報）や特許文献４（特開平１１−２３４３４８号公報）には、３本の信号線の差動信号を用いて、４値を伝送する試みが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１９９０３２号公報
【特許文献２】特開２００７−３１８８０７号公報
【特許文献３】特開平１１−２３１９８４号公報
【特許文献４】特開平１１−２３４３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１や特許文献２の３レベル以上のマルチ電圧レベルを用いるものは、マルチ電圧レベルを実現するために駆動能力を可変にしており、エネルギーの反射や損失などの点で、他の手法よりも不利であるという問題がある。また、特許文献２の場合には、差動ドライバの出力同士を繋げるなどの方法で、強引に、マルチ電圧レベルを実現しているので、駆動（ドライブ）の衝突などの理由で実現が困難であるという問題もある。
【０００９】
特許文献３,４の場合には、上述のマルチ電圧レベルを用いる場合の問題はなく、ＬＶＤＳに比較すると伝送情報量が向上するが、その伝送情報量の向上は、３本の信号線で４値であり、更なる情報量の向上が望まれる。
【００１０】
この発明は、以上の点にかんがみ、ＬＶＤＳのような差動伝送方式を用いてデジタル信号を伝送する場合に、マルチ電圧レベルを用いることなく、伝送情報量の更なる向上を可能とするデジタル信号伝送システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、この発明は、
入力デジタル信号から伝送用デジタル信号を生成して出力する送信部と、前記伝送用デジタル信号を伝送する伝送路と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなるデジタル信号伝送システムであって、
前記送信部は、前記入力デジタル信号を、Ｎ（Ｎは３以上の整数）個の２値信号の並列入力信号として受け、全てが同じ２値の値となるのを除いたＮ個の２値信号の並列出力信号からなる前記伝送用デジタル信号を出力する第１の演算手段を備え、
前記伝送路は、前記送信部からの前記伝送用デジタル信号としての前記Ｎ個の２値信号のそれぞれを伝送するＮ本の信号線を備え、
前記受信部は、Ｎ本の前記信号線間に接続される終端抵抗と、前記Ｎ本の信号線の、互いに異なる組み合わせの２信号線間を伝送される２値信号を比較する（Ｎ−１）個の差動比較部と、前記（Ｎ−１）個の差動比較部の出力信号から前記入力デジタル信号を得る第２の演算手段とを備える
デジタル信号伝送システムを提供する。
【００１２】
２信号線間の電圧の違いを利用して信号を伝送する差動伝送方式では、Ｎ本の信号線の全てが同じ値となるデジタル信号、つまり、全てのビットが「０」または全てのビットが「１」となるデジタル信号を伝送することができない。
【００１３】
そこで、この発明のデジタル信号伝送システムの送信部においては、Ｎビットの入力デジタル信号を、Ｎビットを構成するＮ個の２値信号のすべてが全て「０」または全て「１」になる状態を除いたＮ個の２値信号からなる伝送用デジタル信号に変換する。
【００１４】
この伝送用デジタル信号のＮ個の２値信号は、Ｎ本の信号線を通じて受信部に伝送される。
【００１５】
受信部では、（Ｎ−１）個の差動比較部で、Ｎ本の信号線の、互いに異なる組み合わせの２信号線間を伝送される２値信号を比較する。
【００１６】
そして、第２の演算手段は、（Ｎ−１）個の差動比較部の出力から、入力デジタル信号を得る。
【００１７】
Ｎビットの入力デジタル信号で表現できる値（以下、この値をデジタル表現値という）は、２Ｎ個である。この発明によれば、このデジタル表現値のうち、Ｎ個の２値信号のすべてが全て「０」または全て「１」になる状態の２個のデジタル表現値を除いた（２Ｎ−２）個のデジタル表現値を、伝送することが可能となる。
【発明の効果】
【００１８】
この発明によれば、Ｎビットのデジタル信号のデジタル表現値のうちの、（２Ｎ−２）個のデジタル表現値を、伝送することが可能となり、伝送情報量を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】この発明によるデジタル信号伝送システムの第１の実施形態の構成例を示すブロック図である。
【図２】第１の実施形態の要部を説明するために用いる図である。
【図３】第１の実施形態の符号部の第１の構成例を説明するためのブロック図である。
【図４】第１の実施形態の符号部の第２の構成例を説明するためのブロック図である。
【図５】第１の実施形態の伝送信号を説明するために用いる図である。
【図６】第１の実施形態の復号部の構成例を説明するための図である。
【図７】この発明によるデジタル信号伝送システムの第２の実施形態の構成例を示すブロック図である。
【図８】第１の実施形態の要部を説明するために用いる図である。
【図９】この発明によるデジタル信号伝送システムの実施形態の応用構成例を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、この発明によるデジタル信号伝送システムの実施形態を、図を参照しながら説明する。
【００２１】
［第１の実施形態：信号線が３本の場合］
図１は、この発明の第１の実施形態の全体構成の一例を示すブロック図であり、この第１の実施形態は、伝送用の信号線が３本で、伝送すべきデジタル信号が、３個の２値信号（３ビット分）の場合である。
【００２２】
この図１のブロック図に示すように、この実施形態のデジタル信号伝送システムは、送信部１０と、受信部２０と、伝送路３０とで構成される。
【００２３】
伝送すべき３ビットの入力デジタル信号ＤＯ（ＤＯ［２：０］）の各１ビットを構成する３個の２値信号ＤＯ［０］、ＤＯ［１］、ＤＯ［２］は、送信部１０に入力される。ここで、入力デジタル信号ＤＯは、各１ビットを構成する３個の２値信号ＤＯ［０］、ＤＯ［１］、ＤＯ［２］が、送信部１０に対して並列信号として入力される。
【００２４】
送信部１０では、この３個の２値信号ＤＯ［０］、ＤＯ［１］、ＤＯ［２］の並列信号からなる入力デジタル信号ＤＯを、第１の演算手段を構成する符号部１１で受ける。符号部１１は、入力デジタル信号ＤＯを、３個の２値信号ａ０、ａ１、ａ２の並列信号からなる伝送用デジタル信号Ａに変換する。
【００２５】
前述したように、差動伝送方式では、複数本の信号線の全てが同じ値となるデジタル信号、すなわち、全てのビットが「０」または全てのビットが「１」となるデジタル信号を伝送できない。このため、伝送用デジタル信号Ａの３個の２値信号ａ０、ａ１、ａ２が同時に全て「０」または「１」となる２状態を排除する必要がある。
【００２６】
そこで、この例における伝送用デジタル信号Ａを構成する３個の２値信号ａ０，ａ１，ａ２の値として取りえる組み合わせパターンは、全て「０」または「１」となる状態を除く、図２に示すような６（＝８−２）種のものとなる。つまり、この例の３ビットの伝送用デジタル信号Ａは、８進数の「１」〜「６」に対応するデジタル表現値である。
【００２７】
３ビットの入力デジタル信号ＤＯのデジタル表現値は、最大８個（８値）であるが、伝送用デジタル信号Ａで伝送できるパターン数が６種であるので、この３本の信号線３１，３２，３３を用いる例では、８値のうちの６値のデジタル表現値が伝送可能となる。
【００２８】
符号部１１は、入力デジタル信号ＤＯを、図２に示すような３個の２値信号ａ０，ａ１，ａ２の組み合わせ（全て「１」および全て「０」を除く組み合わせ）からなる伝送用デジタル信号Ａに変換して出力する機能を有する。
【００２９】
［符号部１１の構成］
＜第１の例（加算手段として構成）＞
上述したように、この３ビットの例の場合における伝送用デジタル信号Ａは、８進数の数値「０」〜「７」のうちの連続する「１」〜「６」に対応するデジタル表現値である。したがって、入力デジタル信号ＤＯの６値が、８進数で連続するものである場合には、符号部１１としての第１の演算手段は、入力デジタル信号ＤＯに、入力デジタル信号ＤＯに応じた所定の値（８進数）を加算する加算手段により構成可能である。ここで、連続するとは、桁上げを許容するもので、８進数で連続するとした場合には、「６」、「７」、「０」、「１」・・・も連続するものとしている。
【００３０】
入力デジタル信号ＤＯの連続する８進数の数値の、伝送用デジタル信号Ａの連続する８進数の数値（「１」〜「６」）からのオフセット値ＯＦ（＝Ａ−ＤＯ）を、入力デジタル信号ＤＯに加算すると、入力デジタル信号ＤＯの６値は、伝送用デジタル信号Ａに等しくなる。
【００３１】
例えば、入力デジタル信号ＤＯとされる６値が、８進数の「１」〜「６」に対応するデジタル表現値である場合には、前記オフセット値は「０」である。すなわち、３ビットの入力デジタル信号ＤＯを構成する３個の２値信号のそれぞれは、図２に示した伝送用デジタル信号Ａの３個の２値信号ａ０，ａ１，ａ２と等しい。
【００３２】
よって、この場合には、符号部１１は、入力デジタル信号ＤＯをそのままスルーで出力する、あるいは、８進数の「０」に対応する３ビットの値を入力デジタル信号ＤＯに加算することによって、伝送用デジタル信号Ａを生成出力することができる。
【００３３】
また、入力デジタル信号ＤＯとされる６値が、８進数の「０」〜「５」に対応するデジタル表現値である場合には、前記オフセット値ＯＦは「１」である。よって、この場合には、符号部１１は、入力デジタル信号ＤＯに、８進数の「１」に対応する３ビットの値（［００１］）を加算することによって、伝送用デジタル信号Ａを生成出力することができる。
【００３４】
また、入力デジタル信号ＤＯとされる連続する６値が、８進数の「７」、「０」〜「４」に対応するデジタル表現値である場合には、前記オフセット値ＯＦは「２」である。よって、この場合には、符号部１１は、入力デジタル信号ＤＯに、８進数の「２」に対応する３ビットの値（［０１０］）を加算することによって、伝送用デジタル信号Ａを生成出力することができる。
【００３５】
また、入力デジタル信号ＤＯとされる６値が、８進数の「２」〜「７」に対応するデジタル表現値である場合には、前記オフセット値は「７」である。よって、この場合には、符号部１１は、入力デジタル信号ＤＯに、８進数の「７」に対応する３ビットの値（「１１１」）を加算することによって、伝送用デジタル信号Ａを生成出力することができる。
【００３６】
８進数で連続する他の６値についても、伝送用デジタル信号に対するオフセット分を、入力デジタル信号ＤＯに加算することにより、伝送用デジタル信号が生成出力される。
【００３７】
なお、ここで、所定の値は、正の値ではなく、負の値を用いる場合には、加算手段では、減算を行うことになるので、ここでいう加算手段は、減算手段を含むものである。
【００３８】
図３は、この例の場合の符号部１１の構成例を示すブロックである。すなわち、入力デジタル信号ＤＯの各値ＤＯ［２］、ＤＯ［１］、ＤＯ［０］は、それぞれ加算器１１１に供給される。
【００３９】
そして、符号部１１には、オフセット値レジスタ１１２が設けられ、このオフセット値レジスタ１１２に、入力デジタル信号ＤＯの６値に応じた前述したようなオフセット値ＯＦ（ＯＦ［２］、ＯＦ［１］、ＯＦ［０］）が保持される。
【００４０】
そして、このオフセット値レジスタ１１２に保持されている各オフセット値ＯＦ［２］、ＯＦ［１］、ＯＦ［０］が、それぞれ加算器１１１に供給される。これにより、符号部１１からは、伝送用デジタル信号Ａ（＝［ａ２，ａ１，ａ０］）が得られる。
【００４１】
図２の例は、入力デジタル信号ＤＯは、６値が８進数の「０」〜「５」に対応するデジタル表現値であるので、符号部１１のオフセット値レジスタには、オフセットＯＦ［２：０］＝［ＯＦ［２］、ＯＦ［１］、ＯＦ［０］］＝［００１］が保持される。
【００４２】
すなわち、符号部１１では、
Ａ［２：０］＝［ａ２，ａ１，ａ０］＝ＤＯ［２：０］＋ＯＦ［２：０］
＝ＤＯ［２：０］＋［００１］
なる演算が行われて、伝送デジタル信号Ａが出力される。
【００４３】
なお、オフセット値レジスタ１１２の保持値は、入力デジタル信号ＤＯに応じて変更されるものである。
【００４４】
＜第２の例（テーブル変換）＞
入力デジタル信号ＤＯの６値が不連続の場合、例えば「０」、「１」、「３」、「４」、「６」、「７」のような６値の場合には、符号部１１は、上述の第１の例の加算手段では構成できない。
【００４５】
この場合には、符号部１１は、入力デジタル信号ＤＯを入力信号としたときに、伝送デジタル信号Ａを出力信号として出力する変換テーブル手段を用いた構成とする。すなわち、先ず、伝送すべき入力デジタル信号ＤＯが定められる。次に、この入力デジタル信号ＤＯをアドレス入力としたとき、対応する伝送デジタル信号Ａ（＝［ａ２，ａ１，ａ０］）を出力する変換テーブルを生成し、当該変換テーブルをメモリに記憶する。
【００４６】
そして、この例の場合には、符号部１１は、図４に示すように、この変換テーブルを記憶する変換テーブルメモリ回路１１Ｍにより構成する。つまり、この例の場合には、符号部１１としての第１の演算手段は、テーブル変換演算手段で構成される。
【００４７】
図４に示すように、この例の場合には、変換テーブルメモリ回路１１Ｍに対して、入力デジタル信号ＤＯをアドレス入力として入力すると、対応する伝送デジタル信号Ａ（＝［ａ２，ａ１，ａ０］）が出力される。
【００４８】
この例の場合には、入力デジタル信号ＤＯに応じて、メモリ１１Ｍに格納される変換テーブルが書き換えられるものである。
【００４９】
なお、この第２の例の変換テーブルを用いる符号部１１の構成の場合には、上述の入力デジタル信号ＤＯの６値が、８進数で不連続である場合に限らず、連続するものである場合にも適用可能であることは言うまでもない。
【００５０】
以上のようにして得られる符号部１１からの伝送用デジタル信号Ａの各ビットの２値信号ａ０，ａ１，ａ２は、それぞれドライブ回路１２,１３,１４を通じて、伝送路３０を構成する３本の信号線３１，３２，３３のそれぞれに供給される。
【００５１】
ここで、ドライブ回路１２，１３，１４は、前述した特許文献２のような差動ドライバを用いる必要はなく、通常のＩＯドライバ（入出力ドライバ）で構成することができる。
【００５２】
伝送部３０は、３本の信号線３１，３２，３３により、３ビット分の伝送用デジタル信号Ａを伝送する。
【００５３】
ここで、図２に示すように、信号線３１,３２,３３を伝送される２値信号が「１」のときには、信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣは高レベル「Ｈ」となる。また、信号線３１，３２，３３を伝送される２値信号が「０」のときには、信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣは低レベル「Ｌ」となる。
【００５４】
図２の例の場合の入力デジタル信号ＤＯ［２：０］の６値に対応する、信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣの値を、図５に示す。この図５からも判るように、前記６値のそれぞれに対して、３本の信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣのいずれかが「Ｈ」となるともに、他のいずれかが「Ｌ」となるようになっている。
【００５５】
次に、受信部２０について説明する。
【００５６】
伝送部３０の信号線３１，３２，３３は、受信部２０では、終端抵抗器２１，２２，２３により終端されている。この場合、信号線３１，３２，３３のそれぞれは、終端抵抗器２１，２２，２３のそれぞれを介して共通に接続されている。つまり、終端抵抗器２１，２２，２３の共通接続点Ｐから見ると、当該共通接続点ｐと、各信号線３１，３２，３３との間に、終端抵抗器２１，２２，２３のそれぞれが接続されるスター型の終端抵抗の構成とされている。この構成においては、信号線３１と３２との間には、終端抵抗器２１，２２が直列に接続され、信号線３１と３３との間には、終端抵抗器２１,２３が直列に接続され、信号線３２と３３との間には、終端抵抗器２２，２３が直列に接続される。
【００５７】
受信部２０では、この例においては、３本の信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣから異なる対の電圧の２組を選択し、それぞれの対の電圧の差分を差動比較器を用いて求めることにより、伝送されてくる信号を検出するようにする。
【００５８】
この例では、信号線３１の電圧ＥＡと、信号線３２の電圧ＥＢとが差動比較器２４に入力される。また、信号線３２の電圧ＥＢと、信号線３３の電圧ＥＣとが差動比較器２５に入力される。
【００５９】
この場合、３本の信号線３１，３２，３３の電圧ＥＡ，ＥＢ，ＥＣから異なる対を選択する場合には、上述の電圧ＥＡおよびＥＢの対と、電圧ＥＢおよびＥＣの対のみではなく、電圧ＥＡおよびＥＣの対がある。しかし、３個の電圧ＥＡ，ＥＢ，ＥＣの全てを少なくとも１回使用する組み合わせとしては、２対で十分である。そこで、図１の例では、差動比較器２４，２５では、電圧ＥＡとＥＢ、電圧ＥＢとＥＣ、という２対を用いるようにしている。なお、電圧ＥＢとＥＣとの対の代わりに、電圧ＥＡとＥＣとの対を用いるようにしてもよい。
【００６０】
差動比較器２４，２５は、対の入力信号に有意な差がなく等しいと見なせる場合には、第１の出力信号ｅｑ１，ｅｑ０を「１」（ハイレベル）とし、そうでないときには、第１の出力信号ｅｑ１，ｅｑ０は「０」（ローレベル）とする。
【００６１】
すなわち、差動比較器２４，２５のそれぞれは、対の入力信号に有意な差がなく等しいか否かは、その対の入力電圧の差の絶対値が、ある閾値θｔｈ以下であるか否かにより判定する。対の入力電圧の差の絶対値が、ある閾値θｔｈ以下のときには、第１の出力信号ｅｑ１，ｅｑ０を「１」（ハイレベル）とする。
【００６２】
また、差動比較部２４，２５は、対の入力信号に有意な差があると見なせる場合であって、正側入力の方が電圧が高いときには、第２の出力信号ｇｔ１，ｇｔ０を「１」（ハイレベル）とし、そうでないときには、第２の出力信号ｇｔ１，ｇｔ０は「０」（ローレベル）とする。
【００６３】
すなわち、差動比較器２４，２５のそれぞれは、その対の入力電圧の差の絶対値が、ある閾値よりも大きく、かつ、正側入力の方が電圧が高いときには、第２の出力信号ｇｔ１，ｇｔ０を「１」（ハイレベル）とする。そうでないときには、第２の出力信号ｇｔ１，ｇｔ０は「０」（ローレベル）とする。
【００６４】
そして、差動比較器２４の第１の出力信号ｅｑ１および第２の出力信号ｇｔ１が復号部２６に供給されると共に、差動比較器２５の第１の出力信号ｅｑ０および第２の出力信号ｇｔ０が、第２の演算手段に対応する復号部２６に供給される。
【００６５】
差動比較器２４，２５の第１および第２の出力信号は、伝送用デジタル信号Ａの３個の２値信号に応じたものである。伝送用デジタル信号Ａの３個の２値信号ａ２，ａ１，ａ０の「１」、「０」の信号状態パターンは、前述したように、入力デジタル信号ＤＯの６値に応じて定まったものとなっている。
【００６６】
したがって、差動比較器２４，２５の第１の出力信号ｅｑ１，ｅｑ０および第２の出力信号ｇｔ１，ｇｔ０の「１」、「０」の出力レベル状態パターンも、図２に示すような、入力デジタル信号ＤＯの６値のそれぞれに応じて定まったものとなる。図２において、「−」は、「１」または「０」のいずれでもよいことを示している。
【００６７】
以上のことを考慮して、復号部２６は、この例では、差動比較器２４，２５の第１の出力信号ｅｑ１，ｅｑ０および第２の出力信号ｇｔ１，ｇｔ０の「１」、「０」の出力レベル状態パターンから、入力デジタル信号ＤＯを得る変換テーブル手段として構成される。
【００６８】
すなわち、符号部１１の第２の例として図４に示した場合と同様に、復号部２６は、変換テーブルメモリ回路で構成される。
【００６９】
この場合には、復号部２６は、差動比較器２４，２５の第１の出力信号ｅｑ１，ｅｑ０および第２の出力信号ｇｔ１，ｇｔ０を入力信号としたときに、入力デジタル信号ＤＯに等しい出力デジタル信号ＤＩを出力する変換テーブル手段を用いた構成とする。
【００７０】
ここで、差動比較器２４，２５の第１の出力信号ｅｑ１，ｅｑ０および第２の出力信号ｇｔ１，ｇｔ０の出力レベル状態パターンは、図２に示すように、伝送デジタル信号Ａに応じた固定パターンとなる。そして、この例では、この固定パターンに対して、入力デジタル信号ＤＯの６値を対応させるように変換テーブルを生成し、当該変換テーブルをメモリに記憶すればよい。
【００７１】
この例の場合には、入力デジタル信号ＤＯに応じて、復号部２６を構成する変換テーブルメモリに格納される変換テーブルが書き換えられるものである。
【００７２】
図６に、入力デジタル信号ＤＯが、図２の例の場合における復号部２６で用いられる変換テーブルの例を示す。なお、図６において、Ｎ／Ａは、発生しない信号状態パターンの組み合わせであることを示している。
【００７３】
以上のようにして、第１の実施形態によれば、３ビット（８値）のデジタル信号のうちの６値の入力デジタル信号ＤＯを、３本の信号線で伝送することができる。３本の信号線で、６値が伝送できるので、ビット換算で、ｌｏｇ２６＝２．５８ビットの情報の伝達が可能となる。
【００７４】
したがって、１本の信号線あたり、０．８６ビット／Ｌｉｎｅの伝送量となり、ＬＶＤＳの場合の０．５ビット／Ｌｉｎｅよりも、７０％以上の伝送情報量の向上が期待できる。しかも、この場合に、ＬＶＤＳの場合と同等の伝送速度を確保することができる。
【００７５】
［第２の実施形態：信号線が４本の場合］
上述の第１の実施形態は、信号線が３本の場合のデジタル信号伝送システムの構成例であるが、信号線の本数を増加することにより、さらに、伝送可能な情報量を増やすことができる。
【００７６】
図７は、この発明の第２の実施形態の全体構成の一例を示すブロック図であり、伝送用の信号線が４本で、伝送すべきデジタル信号が、４個の２値信号（４ビット）の場合である。
【００７７】
この実施形態のデジタル信号伝送システムは、基本的な構成は、第１の実施形態と変わらず、送信部１００と、受信部２００と、伝送部３００とからなる。伝送部３００は、４本の信号線３０１，３０２，３０３，３０４からなる。
【００７８】
そして、送信部１００は、第１の演算手段を構成する符号部１０１と、４本の信号線３０１，３０２，３０３，３０４をドライブするための４個のドライブ回路１０２，１０３，１０４，１０５とからなる。
【００７９】
ここで、ドライブ回路１０２，１０３，１０４，１０５は、前述した特許文献２のような差動ドライバを用いる必要はなく、通常のＩＯドライバ（入出力ドライバ）で構成することができるのは、第１の実施形態の場合と同様である。
【００８０】
送信部１００の符号部１０１は、４個の２値信号ＤＯ［０］、ＤＯ［１］、ＤＯ［２］、ＤＯ［３］の並列信号からなる入力デジタル信号ＤＯを受け、４個の２値信号ａ０、ａ１、ａ２、ａ３の並列信号からなる伝送用デジタル信号Ａに変換する。
【００８１】
この第２の実施形態においても、４本の信号線３０１，３０２，３０３，３０４の電圧値に有意差が生じない状態、すなわち、４個の２値信号ａ０、ａ１、ａ２、ａ３が同時に全て「０」または「１」となる２状態は排除される。
【００８２】
そこで、この例における伝送用デジタル信号Ａを構成する４個の２値信号ａ０，ａ１，ａ２，ａ３の値として取りえる組み合わせパターンは、全て「０」または「１」となる状態を除く、図８に示すような１４（＝１６−２）種のものとなる。つまり、この例の４ビットの伝送用デジタル信号Ａは、１０進数の「１」〜「１４」に対応するデジタル表現値である。
【００８３】
符号部１０１は、上述の第１の実施形態と全く同様の条件（この例の場合には、１０進数としての連続性の条件）の下に、図３のような加算手段を用いた構成とすることができる。このような条件に関係なく、図４に示したような、符号部１０１を変換テーブル手段の構成とすることができるのは、第１の実施形態の場合と同様である。
【００８４】
４ビットの入力デジタル信号ＤＯのデジタル表現値は、最大１６個（１６値）であるが、伝送用デジタル信号Ａで伝送できるパターン数が１４種であるので、この４本の信号線を用いる例では、１６値のうちの１４値のデジタル表現値が伝送可能となる。
【００８５】
符号部１１は、入力デジタル信号ＤＯを、図８に示すような４個の２値信号ａ０，ａ１，ａ２，ａ３の組み合わせ（全て「１」および全て「０」を除く組み合わせ）からなる伝送用デジタル信号Ａに変換して出力する機能を有する。
【００８６】
符号部１１から出力される伝送用デジタル信号Ａの各ビットの２値信号ａ０，ａ１，ａ２，ａ３は、それぞれドライブ回路１０２,１０３,１０４，１０５を通じて、伝送路３００を構成する４本の信号線３０１，３０２，３０３，３０４のそれぞれに供給される。
【００８７】
伝送部３００の信号線３０１，３０２，３０３，３０４は、受信部２００では、終端抵抗器２０１，２０２，２０３，２０４により終端されている。この場合、信号線３０１，３０２，３０３，３０４のそれぞれは、終端抵抗器２０１，２０２，２０３，２０４のそれぞれを介して共通に接続されている。つまり、終端抵抗器２０１，２０２，２０３，２０４の共通接続点Ｐから見ると、当該共通接続点ｐと、各信号線３０１，３０２，３０３，３０４との間に、終端抵抗器２０１，２０２，２０３，２０４のそれぞれが接続されるスター型の終端抵抗の構成とされている。
【００８８】
したがって、信号線３０１と３０２との間には、終端抵抗器２０１，２０２が直列に接続され、信号線３０１と３０３との間には、終端抵抗器２０１,２０３が直列に接続され、信号線３０２と３０３との間には、終端抵抗器２０２，２０３が直列に接続される。また、信号線３０４と信号線３０１との間には、終端抵抗器２０４，２０１が、信号線３０４と信号線３０２との間には、終端抵抗器２０４，２０２が、信号線３０４と信号線３０３との間には、終端抵抗器２０４，２０３が、それぞれ直列に接続される。
【００８９】
受信部２００では、この例では、４本の信号線３０１，３０２，３０３，３０４の電圧ＥＡ，ＥＢ，ＥＣ，ＥＤから異なる対の電圧の３組を選択し、それぞれの対の電圧の差分を差動比較器を用いて求めることにより、伝送されてくる信号を検出するようにする。
【００９０】
この例では、信号線３０１の電圧ＥＡと、信号線３０２の電圧ＥＢとが差動比較器２０５に入力される。また、信号線３０２の電圧ＥＢと、信号線３０３の電圧ＥＣとが差動比較器２０６に入力される。さらに、信号線３０３の電圧ＥＣと、信号線３０４の電圧ＥＤとが差動比較器２０７に入力される。
【００９１】
この場合、４本の信号線３０１，３０２，３０３，３０４の電圧ＥＡ，ＥＢ，ＥＣ，ＥＤから異なる対を選択する場合には、上述の電圧ＥＡおよびＥＢの対と、電圧ＥＢおよびＥＣの対のみではなく、他の電圧の対の組み合わせがある。しかし、４個の電圧ＥＡ，ＥＢ，ＥＣの全てを少なくとも１回使用する組み合わせとしては、３対で十分である。そこで、図７の例では、差動比較器２０５，２０６，２０７では、電圧ＥＡとＥＢ、電圧ＥＢとＥＣ、電圧ＥＣとＥＤ、という３対を用いるようにしている。なお、４個の電圧ＥＡ，ＥＢ，ＥＣ，ＥＤを用いる組み合わせであれば、図７の例に限らないのは、言うまでもない。
【００９２】
この第２の実施形態においても、差動比較器２０５，２０６，２０７のそれぞれは、第１の実施形態の差動比較器２４，２５と同様の構成を有する。すなわち、差動比較器２０５，２０６，２０７は、対の入力信号に有意な差がなく等しいと見なせる場合には、第１の出力信号ｅｑ２，ｅｑ１，ｅｑ０を「１」（ハイレベル）とする。すなわち、差動比較器２０５，２０６，２０７のそれぞれは、その対の入力電圧の差の絶対値が、ある閾値θｔｈ以下のときには、第１の出力信号ｅｑ２，ｅｑ１，ｅｑ０を「１」（ハイレベル）とする。そして、そうでないときには、第１の出力信号ｅｑ２，ｅｑ１，ｅｑ０は「０」（ローレベル）とする。
【００９３】
また、差動比較部２０５，２０６，２０７は、対の入力信号に有意な差があると見なせる場合であって、正側入力の方が電圧が高いときには、第２の出力信号ｇｔ２，ｇｔ１，ｇｔ０を「１」（ハイレベル）とする。すなわち、差動比較器２０５，２０６，２０７のそれぞれは、その対の入力電圧の差の絶対値が、ある閾値よりも大きく、かつ、正側入力の方が電圧が高いときには、第２の出力信号ｇｔ２，ｇｔ１，ｇｔ０を「１」（ハイレベル）とする。そして、そうでないときには、第２の出力信号ｇｔ２，ｇｔ１，ｇｔ０は「０」（ローレベル）とする。
【００９４】
そして、差動比較器２０５，２０６，２０７の第１および第２の出力信号ｅｑ２，ｅｑ１，ｅｑ０および第２の出力信号ｇｔ２，ｇｔ１，ｇｔ０が復号部２０８に供給される。
【００９５】
復号部２０８は、この例では、差動比較器２０５，２０６，２０７の第１の出力信号ｅｑ２，ｅｑ１，ｅｑ０および第２の出力信号ｇｔ２，ｇｔ１，ｇｔ０の「１」、「０」の出力レベル状態パターンから、入力デジタル信号ＤＯを得る変換テーブル手段として構成される。
【００９６】
すなわち、符号部１１の第２の例として図４に示した場合と同様に、復号部２０８は、変換テーブルメモリ回路で構成される。
【００９７】
この場合には、復号部２０８は、差動比較器２０５，２０６，２０７の第１および第２の出力信号ｅｑ２，ｅｑ１，ｅｑ０およびｇｔ２，ｇｔ１，ｇｔ０を入力信号としたときに、入力デジタル信号ＤＯに等しい出力デジタル信号ＤＩを出力する変換テーブル手段を用いた構成とする。
【００９８】
ここで、差動比較器２０５，２０６，２０７の第１および第２の出力信号ｅｑ２，ｅｑ１，ｅｑ０およびｇｔ２，ｇｔ１，ｇｔ０の出力レベル状態パターンは、図８に示すように、伝送デジタル信号Ａに応じた固定パターンとなる。そして、この例では、この固定パターンに対して、入力デジタル信号ＤＯの１４値を対応させるように変換テーブルを生成し、当該変換テーブルをメモリに記憶すればよい。
【００９９】
この例の場合には、入力デジタル信号ＤＯに応じて、復号部２０８を構成する変換テーブルメモリに格納される変換テーブルが書き換えられるものである。
【０１００】
以上のようにして、第２の実施形態によれば、４ビット（１６値）のデジタル信号のうちの１４値の入力デジタル信号ＤＯを、４本の信号線で伝送することができる。４本の信号線で、１４値が伝送できるので、ビット換算で、ｌｏｇ２１４＝３．８０ビットの情報の伝達が可能となる。これは、１本の信号線あたり、０．９５ビット／Ｌｉｎｅの伝送量となり、ＬＶＤＳの場合の０．５ビット／Ｌｉｎｅよりも、９０％の改善が期待できる。
【０１０１】
情報の伝送量は、信号線数がさらに増加すれば、さらに増加するが、１本の信号線あたり、１ビット／Ｌｉｎｅは超えることはない。ちなみに、この発明の手法により、Ｎ本の信号線を用いて伝送する場合には、Ｎビットの入力デジタル信号の２Ｎ値うちの（２Ｎ−２）値を伝送することができる。
【０１０２】
［ビット数分の全ての情報を伝送するシステム構成例］
例えば、８ビットの情報を同時に伝送するには、ＬＶＤＳでは、１６本（８対）の信号線が必要になるところ、第１の実施形態の場合の３本の信号線と一般的なＬＶＤＳ（２本の信号線）の組み合わせを用いる場合であれば、以下に説明するように、１１本で済む。
【０１０３】
この場合のデジタル信号伝送システムの構成例を、図９に示す。
【０１０４】
この図９のシステムは、３個の割算部４１，４２，４３と、４個のデジタル信号伝送部５１，５２，５３，５４と、８ビット変換部６１とからなる。デジタル信号伝送部５１，５２，５３は、図１に示したデジタル信号伝送システムと同じ構成を備えるもので、３本の信号線で、６値を伝送するものである。デジタル信号伝送部５４は一般的なＬＶＤＳで構成され、２本の信号線で２値を伝送するものである。
【０１０５】
割算部４１，４２，４３は、デジタル信号伝送部５１，５２，５３のそれぞれで伝送することができる情報量をＭ値としたとき、その入力信号を１／Ｍに割算する。この例では、デジタル信号伝送部５１，５２，５３は、６値を伝送することできるので、割算部４１，４２，４３は、その入力信号を１／Ｍ＝１／６に割算し、その余りとして、６進数の「０」〜「５」のいずれかの値を生成する。
【０１０６】
８ビットの入力デジタル信号Ｄｉｎは、割算部４１に供給されて、入力デジタル信号Ｄｉｎのデジタル表現値（２５６値）が１／６にされる。そして、割算部４１は、その割算結果の商を、さらに、割算部４２に供給する。
【０１０７】
また、割算部４１は、割算結果の余りの６進数の「０」〜「５」のいずれかのデジタル表現値からなる３ビットの信号ＤＯ［２：０］を、デジタル信号伝送部５１に供給する。
【０１０８】
したがって、割算部４１での割算結果の余りからなる３ビットの信号ＤＯ［２：０］は、３本の信号線を用いて伝送を行うデジタル信号伝送部５１により、前述したようにして伝送され、その出力信号ＤＩ［２：０］が８ビット変換部６１に供給される。
【０１０９】
そして、割算部４１からの割算結果の商を受け取った割算部４２は、当該割算結果の商を１／６に割算し、その割算結果の商を割算部４３に供給する。また、割算部４２は、その割算結果の余りの６進数の「０」〜「５」のいずれかのデジタル表現値からなる３ビットの信号ＤＯ［２：０］を、デジタル信号伝送部５２に供給する。
【０１１０】
デジタル信号伝送部５２は、割算部４２からの割算結果の余りからなる３ビットの信号ＤＯ［２：０］を、３本の信号線を用いて前述したようにして伝送し、その出力信号ＤＩ［２：０］を８ビット変換部６１に供給する。
【０１１１】
そして、割算部４２からの割算結果の商を受け取った割算部４３は、当該商を１／６に割算する。すると、この例の場合には、割算部４３からの割算結果の商は、２進数の「０」〜「１」のいずれかのデジタル表現値からなる１ビットの信号ＤＯ［０］となるので、当該割算結果の商を、デジタル信号伝送部５４に供給する。また、割算部４３は、その割算結果の余りの６進数の「０」〜「５」のいずれかのデジタル表現値からなる３ビットの信号ＤＯ［２：０］を、デジタル信号伝送部５３に供給する。
【０１１２】
そして、デジタル信号伝送部５３は、割算部４３からの割算結果の余りからなる３ビットの信号ＤＯ［２：０］を、３本の信号線を用いて前述したようにして伝送し、その出力信号ＤＩ［２：０］を８ビット変換部６１に供給する。
【０１１３】
さらに、デジタル信号伝送部５４は、割算部４３からの割算結果の商からなる１ビットの信号ＤＯ［０］を、２本のＬＶＤＳ信号線を用いて伝送し、その出力信号ＤＩ［０］を８ビット変換部６１に供給する。
【０１１４】
８ビット変換部６１は、デジタル信号伝送部５１，５２，５３のそれぞれからの３ビットの信号ＤＩ［２：０］の合計９ビットの信号と、デジタル信号伝送部５４からの１ビットの信号ＤＩ［０］から、入力デジタル信号Ｄｉｎに等しいＤｏｕｔを生成し、出力する。
【０１１５】
以上のようにして、図９の例によれば、２５６値の８ビットのデジタル信号を、１２本の信号線で伝送することができる。ＬＶＤＳのみの場合には、８ビットで１６本の信号線が必要である場合に比べて、少ない信号線数で伝送することが可能である。
【０１１６】
さらに、第１の実施形態の場合の３本の信号線、第２の実施形態の場合の４本の信号線、従来からのＬＶＤＳ（２本の信号線）を自在に組み合わせることによって、少ない信号線数で多くの情報を伝送することが可能である。
【０１１７】
上述の例は、伝送すべき入力デジタル信号Ｄｉｎが８ビットの場合である。伝送すべき入力デジタル信号Ｄｉｎが、より大きいビット数の場合には、その効果はさらに拡大する。例えば、第１の実施形態の構成のデジタル信号伝送部を用いる場合、伝送すべき入力デジタル信号Ｄｉｎが６４ビットを第１の実施形態のみで伝送する場合であれば、７５本（６４÷ｌｏｇ２６≒２５対）の信号線を用いて伝送することができる。また、第２の実施形態のみで伝送する場合であれば、６８本（６４÷ｌｏｇ２１４≒１７対）の信号線を用いて伝送することができる。
【０１１８】
なお、この発明によるデジタル信号伝送システムは、プリント配線基板における部品要素間の信号伝送にも適用でき、その場合には、伝送路の信号線は、プリント配線基板の導箔印刷パターンからなるものとなるものである。
【符号の説明】
【０１１９】
１０，１００…送信部、２０，２００…受信部、３０，３００…伝送部、３１，３２，３３，３０１，３０２，３０３，３０４…信号線、１１，１０１…符号部（第１の演算手段）、２１，２２，２３、２０１，２０２，２０３，２０４…終端抵抗器、２４，２５、２０５，２０６，２０７…差動比較器、２６，２０８…復号部（第２の演算手段）
【特許請求の範囲】
【請求項１】
入力デジタル信号から伝送用デジタル信号を生成して出力する送信部と、前記伝送用デジタル信号を伝送する伝送路と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなるデジタル信号伝送システムであって、
前記送信部は、前記入力デジタル信号を、Ｎ（Ｎは３以上の整数）個の２値信号の並列入力信号として受け、全てが同じ２値の値となるのを除いたＮ個の２値信号の並列出力信号からなる前記伝送用デジタル信号を出力する第１の演算手段を備え、
前記伝送路は、前記送信部からの前記伝送用デジタル信号としての前記Ｎ個の２値信号のそれぞれを伝送するＮ本の信号線を備え、
前記受信部は、Ｎ本の前記信号線間に接続される終端抵抗と、前記Ｎ本の信号線の、互いに異なる組み合わせの２ライン間を伝送される２値信号を比較する（Ｎ−１）個の差動比較部と、前記（Ｎ−１）個の差動比較部の出力信号から前記入力デジタル信号を得る第２の演算手段とを備える
デジタル信号伝送システム。
【請求項２】
請求項１に記載のデジタル信号伝送システムにおいて、
前記第１の演算手段は、前記入力デジタル信号の値に、所定の値を加算する手段で構成される
デジタル信号伝送システム。
【請求項３】
請求項１に記載のデジタル信号伝送システムにおいて、
前記第１の演算手段は、変換テーブル手段で構成される
デジタル信号伝送システム。
【請求項４】
請求項１に記載のデジタル信号伝送システムにおいて、
前記第２の演算手段は、変換テーブル手段で構成される
デジタル信号伝送システム。
【請求項５】
入力デジタル信号から伝送用デジタル信号を生成して出力する送信部と、前記伝送用デジタル信号を伝送する伝送路と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなり、
前記伝送路は、前記送信部からの前記伝送用デジタル信号としてのＮ個の２値信号のそれぞれを伝送するＮ本の信号線を備え、
前記受信部は、Ｎ本の前記信号線間に接続される終端抵抗と、前記Ｎ本の信号線の、互いに異なる組み合わせの２ライン間を伝送される２値信号を比較する（Ｎ−１）個の差動比較部と、前記（Ｎ−１）個の差動比較部の出力信号から前記入力デジタル信号を得る第１の演算手段とを備えるデジタル信号伝送システムにおける前記送信部であって、
前記入力デジタル信号を、Ｎ（Ｎは３以上の整数）個の２値信号の並列入力信号として受け、全てが同じ２値の値となるのを除いたＮ個の２値信号の並列出力信号からなる前記伝送用デジタル信号を出力する第１の演算手段を備える
送信部。
【請求項６】
入力デジタル信号を、Ｎ（Ｎは３以上の整数）個の２値信号の並列入力信号として受け、全てが同じ２値の値となるのを除いたＮ個の２値信号の並列出力信号からなる伝送用デジタル信号を出力する第１の演算手段を備える送信部と、前記送信部からの前記伝送用デジタル信号としての前記Ｎ個の２値信号のそれぞれを伝送するＮ本の信号線と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなるデジタル信号伝送システムにおける前記受信部であって、
Ｎ本の前記信号線間に接続される終端抵抗と、
前記Ｎ本の信号線の、互いに異なる組み合わせの２ライン間を伝送される２値信号を比較する（Ｎ−１）個の差動比較部と、
前記（Ｎ−１）個の差動比較部の出力信号から前記入力デジタル信号を得る第２の演算手段と、
を備える受信部。
【請求項１】
入力デジタル信号から伝送用デジタル信号を生成して出力する送信部と、前記伝送用デジタル信号を伝送する伝送路と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなるデジタル信号伝送システムであって、
前記送信部は、前記入力デジタル信号を、Ｎ（Ｎは３以上の整数）個の２値信号の並列入力信号として受け、全てが同じ２値の値となるのを除いたＮ個の２値信号の並列出力信号からなる前記伝送用デジタル信号を出力する第１の演算手段を備え、
前記伝送路は、前記送信部からの前記伝送用デジタル信号としての前記Ｎ個の２値信号のそれぞれを伝送するＮ本の信号線を備え、
前記受信部は、Ｎ本の前記信号線間に接続される終端抵抗と、前記Ｎ本の信号線の、互いに異なる組み合わせの２ライン間を伝送される２値信号を比較する（Ｎ−１）個の差動比較部と、前記（Ｎ−１）個の差動比較部の出力信号から前記入力デジタル信号を得る第２の演算手段とを備える
デジタル信号伝送システム。
【請求項２】
請求項１に記載のデジタル信号伝送システムにおいて、
前記第１の演算手段は、前記入力デジタル信号の値に、所定の値を加算する手段で構成される
デジタル信号伝送システム。
【請求項３】
請求項１に記載のデジタル信号伝送システムにおいて、
前記第１の演算手段は、変換テーブル手段で構成される
デジタル信号伝送システム。
【請求項４】
請求項１に記載のデジタル信号伝送システムにおいて、
前記第２の演算手段は、変換テーブル手段で構成される
デジタル信号伝送システム。
【請求項５】
入力デジタル信号から伝送用デジタル信号を生成して出力する送信部と、前記伝送用デジタル信号を伝送する伝送路と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなり、
前記伝送路は、前記送信部からの前記伝送用デジタル信号としてのＮ個の２値信号のそれぞれを伝送するＮ本の信号線を備え、
前記受信部は、Ｎ本の前記信号線間に接続される終端抵抗と、前記Ｎ本の信号線の、互いに異なる組み合わせの２ライン間を伝送される２値信号を比較する（Ｎ−１）個の差動比較部と、前記（Ｎ−１）個の差動比較部の出力信号から前記入力デジタル信号を得る第１の演算手段とを備えるデジタル信号伝送システムにおける前記送信部であって、
前記入力デジタル信号を、Ｎ（Ｎは３以上の整数）個の２値信号の並列入力信号として受け、全てが同じ２値の値となるのを除いたＮ個の２値信号の並列出力信号からなる前記伝送用デジタル信号を出力する第１の演算手段を備える
送信部。
【請求項６】
入力デジタル信号を、Ｎ（Ｎは３以上の整数）個の２値信号の並列入力信号として受け、全てが同じ２値の値となるのを除いたＮ個の２値信号の並列出力信号からなる伝送用デジタル信号を出力する第１の演算手段を備える送信部と、前記送信部からの前記伝送用デジタル信号としての前記Ｎ個の２値信号のそれぞれを伝送するＮ本の信号線と、前記伝送路を通じて伝送されてくる前記伝送デジタル信号を受信して、前記入力デジタル信号を復号する受信部とからなるデジタル信号伝送システムにおける前記受信部であって、
Ｎ本の前記信号線間に接続される終端抵抗と、
前記Ｎ本の信号線の、互いに異なる組み合わせの２ライン間を伝送される２値信号を比較する（Ｎ−１）個の差動比較部と、
前記（Ｎ−１）個の差動比較部の出力信号から前記入力デジタル信号を得る第２の演算手段と、
を備える受信部。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−２６８１８０（Ｐ２０１０−２６８１８０Ａ）
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２００９−１１７２６１（Ｐ２００９−１１７２６１）
【出願日】平成２１年５月１４日（２００９．５．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２１年５月１４日（２００９．５．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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