デジタル復調器
【目的】 同じ動作クロック周波数で、より分解能を向上し、正確な復調データが得られる復調器を構成する。
【構成】 デジタル位相変調信号を入力端子１に入力し、リミッタ２により論理レベルに変換する。一方、発振器３からのクロック信号に基づき計数するカウンタ５の計数値とリミッタ出力により信号の１周期の前半、後半を判定する第５Ｄ型フリップフロップ２１の反転出力はリミッタ２の出力信号に応答してこのとき第１Ｄ型フリップフロップ１５を介してラッチ回路６に入力されている。その出力を１シンボル時間だけ遅延回路７が遅延し、減算回路８が減算して位相変化データを出力する。そのデータに対して、位相補償回路１０が位相補償を行い、復号回路１２がデータを再生する。また、同じ出力よりＰＬＬ回路１１がシンボルクロックとデータクロックの再生を行う。
【構成】 デジタル位相変調信号を入力端子１に入力し、リミッタ２により論理レベルに変換する。一方、発振器３からのクロック信号に基づき計数するカウンタ５の計数値とリミッタ出力により信号の１周期の前半、後半を判定する第５Ｄ型フリップフロップ２１の反転出力はリミッタ２の出力信号に応答してこのとき第１Ｄ型フリップフロップ１５を介してラッチ回路６に入力されている。その出力を１シンボル時間だけ遅延回路７が遅延し、減算回路８が減算して位相変化データを出力する。そのデータに対して、位相補償回路１０が位相補償を行い、復号回路１２がデータを再生する。また、同じ出力よりＰＬＬ回路１１がシンボルクロックとデータクロックの再生を行う。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタル復調器に関する。
【０００２】
【従来の技術】従来、伝送媒体を効率的に利用するために、デジタルの情報信号（ベースバンド信号）で搬送波信号を変調し復調することが行われている。斯る変調の方式としては、デジタルのベースバンド信号に応じて搬送波信号の振幅を変化させる振幅変調方式（ＡＳＫ）、ベースバンド信号に応じて搬送波の周波数を偏移させる周波数変調方式（ＦＳＫ）、ベースバンド信号に応じて搬送波の位相を変化させる位相変調方式（ＰＳＫ）、ベースバンド信号に応じて搬送波の振幅及び位相をそれぞれ独立して変化させる直交振幅変調方式（ＱＡＭ）などの種々の方式が用いられている。
【０００３】このようにベースバンド信号に応じて変調された搬送波信号（変調波信号）Ｓ（ｔ）は、一般に次のように表すことができる。
【０００４】
【数１】
【０００５】数式１から明らかなように、変調波信号は、２つの直交した成分で表すことができ、直交検波器等の復調回路にてベースバンド信号を復調することができる。尚、上式の第１項は変調波信号の同相（Ｉ相）成分、第２項は変調波信号の直交位相（Ｑ相）成分と一般に称される。デジタル位相変調信号を全デジタル回路で復調するデジタル復調器として、特開平３−１８８７３７号報に開示された復調方式によるデジタル復調器がある。図１０は、同方式におけるデジタル復調器の従来例のブロック図である。
【０００６】図１０において、１０１はデジタル位相変調信号入力端子、１０２はシンボルクロック信号入力端子、１０３は入力されたデジタル位相変調信号の振幅を一定にするリミッタ、１０４はリミッタ１０３の出力信号に応答してシンボルクロック信号をサンプルする同期化回路、１０５は搬送波信号の整数倍の周波数を発振する発振器、１０６は発振器１０５の出力に基づき計数するカウンタ、１０７はカウンタ１０６の出力を同期化回路１０４の出力に応答してラッチするラッチ回路、１０８は同期化回路１０４の出力に応答して、ラッチ回路１０７の出力を入力し遅延させる遅延回路、１０９はラッチ回路１０７の出力と遅延回路１０８の出力とを入力して１シンボル区間の位相の変化を比較演算する比較演算回路、１１０は比較演算回路によって再生されたデータを出力する再生データ出力端子である。
【０００７】次に動作について説明するが、最初に日本のデジタル方式自動車電話システムの標準規格（ＲＣＲ ＳＴＤ−２７）の変調方式であるπ／４シフトＱＰＳＫ変調方式について説明する。まず、入力のシリアル信号は、２ビットのパラレル信号である（Ｘk，Ｙk）なるシンボルに変換される。さらにこの（Ｘk，Ｙk）は、差動符号化され直交信号（Ｉk，Ｑk）に変換となる。
【０００８】信号フォーマットの先頭ビットから２ビット毎に変調シンボルとする。入力シリアル信号から（Ｘk，Ｙk）への変換（２値／４値変換）は下記に従う。
【０００９】
【表１】
【００１０】（Ｘk，Ｙk）から（Ｉk，Ｑk）への変換は次式のようになる。
【００１１】
【数２】
【００１２】ただし、ΔΦ(Ｘk，Ｙk)＝ΔΦkは次表のように規定されている。
【００１３】
【表２】
【００１４】このようにして得られたＩk、Ｑk信号は、各々独立に低域通過フィルタによってベースバンド帯域制限がかけられ、直交変調器に供給されるＩ相成分ｉ(ｔ)、Ｑ相成分ｑ(ｔ)が生成される。ここでシンボル周期をＴとし、ｔ＝ｋＴの位相をΦ(ｔ)＝Φkとすると、
【００１５】
【数３】
【００１６】となり、その１シンボル前、すなわちｔ＝ｋＴ−Ｔの位相をΦ(ｔ)＝Φk-1とすると、
【００１７】
【数４】
【００１８】となる。数式２、数式３、数式４より、
【００１９】
【数５】
【００２０】となる。数式５を変形すると
【００２１】
【数６】
【００２２】となる。従って、数式６より、π／４シフトＱＰＳＫ変調信号を復調する際、シンボル判定点にて位相Φkと１シンボル前の位相Φk-1を検出し、位相Φkより位相Φk-1を引くことによって１シンボル区間での位相変化ΔΦ(Ｘk,Ｙk)を求めることができ、位相差ΔΦ(Ｘk,Ｙk)より表２に従いＸk、Ｙkを求め、・・・・ａn-1，ａn，ａn+1，ａn+2・・・・のシリアル信号を復調することができる。
【００２３】図１０において動作を説明すると、リミッタ１０３はデジタル位相変調信号入力端子１０１より入力されたデジタル位相変調信号の振幅を制限し、矩形波状の論理レベルに変換する。また、同期化回路１０４はシンボルクロック信号入力端子１０２より入力されたシンボルクロック信号をリミッタ１０３の出力信号の立ち上がりに応答してサンプルする。尚、このシンボルクロック信号は、立ち上がりタイミングがデータのサンプリングタイミング（シンボル判定点）に規定されている矩形波信号である。このサンプルされたシンボルクロック信号、つまり同期化回路１０４の出力信号の立ち上がりはデジタル位相変調信号のゼロクロス点に一致している。
【００２４】一方、発振器１０５は、デジタル位相変調信号の搬送波周波数のｎ倍（ｎは整数）の周波数のクロック信号を発振するように設定されているので、発振器１０５のクロックを１／ｎ分周するカウンタ１０６の出力は搬送波の１周期の位相をｎ分割したものが得られる。発振器１０５のクロック信号を入力して駆動するカウンタ１０６の計数値は同期化回路１０４の出力の立ち上がりでラッチ回路１０７に保持される。この計数値が数式３のデジタル位相変調信号の位相Φkを表している。
【００２５】ラッチ回路１０７の出力は、さらに遅延回路１０８に入力され、同期化回路１０４の出力の立ち上がりで遅延回路１０８に保持される。この遅延された値が数式４の１シンボル前の位相Φk-1を表している。ラッチ回路１０７の出力（Φk）と遅延回路１０８の出力（Φk-1）は比較演算回路１０９に入力され１シンボル区間の位相の変化ΔΦ(Ｘk,Ｙk)を検出し、表２に従いシンボルデータを復調し、２ビットのシンボルデータをパラレル／シリアル変換によりシリアルデータに変換し、復調データを得る。この復調データを再生データ出力端子１１０に出力する。
【００２６】また、発振器１０５の周波数をデジタル位相変調信号の搬送波周波数のｎ倍に設定しているので位相の分解能は２π／ｎとなる。従って発振器１０５の周波数をデジタル位相変調信号の搬送波周波数に比べ十分高く取れば、必要な位相計測の分解能を得ることができる。
【００２７】
【発明が解決しようとする課題】然し乍ら、上記従来の方法で位相を量子化すると、発振器１０５の周波数をデジタル位相変調信号の搬送波周波数に比べ十分高く取らなければ、必要な位相計測の分解能を得ることができない。一般的にＣＭＯＳデジタル回路においては動作クロック周波数が、高くなるほど消費電力が増加することが知られている。従って、分解能を向上するために動作クロックの周波数を上げると、消費電力が増加し、バッテリーで駆動される携帯電話などの端末においては、待ち受け時間が短くなるという問題点がある。
【００２８】本発明は、従来と同じ動作クロック周波数で、より分解能を向上し、正確な復調データが得られる復調器を構成することを目的とする。
【００２９】
【課題を解決するための手段】上記の課題に鑑み、本発明は、位相量子化手段を用い位相変化データを得て復調データを再生する位相遅延検波型復調回路において、入力された信号の波形を変換して論理レベル出力を発生する波形変換部、クロック信号が入力されるクロック信号入力端子部、該クロック信号入力端子部より入力されたクロック信号に基づき第１位相情報出力を発する第１位相情報出力部、前記波形変換部の出力を前記クロック信号の立ち上がり又は立ち下がりに応答して保持し第２位相情報出力を発する第２位相情報出力部、前記第１位相情報出力と前記第２位相情報出力を前記波形変換部の出力の立ち上がり又は立ち下がりに応答して保持し位相量子化出力を発生する保持部によって構成することを特徴とする。
【００３０】
【作用】本発明によれば、位相量子化手段に第１位相情報出力を発する第１位相情報出力部に第２位相情報出力を発する第２位相情報出力部を追加したので、動作クロックの周波数をデジタル位相変調信号の搬送波周波数のｎ倍に設定した場合、位相の分解能はπ／ｎと従来の復調器の分解能２π／ｎに比べ細かい分解能とすることができ、正確な位相量子化を行う。
【００３１】
【実施例】図１は、本発明の一実施例を示すブロック図である。図１において、１はデジタル位相変調信号が入力される入力端子、２は入力されたデジタル位相変調信号の波形を変換し、２値のデジタル信号に変換するリミッタ、３はクロック信号を生成する発振器、４はクロック信号が入力されるクロック信号入力端子、５はクロック信号に基づき計数して、第１位相情報となる計数値を出力するカウンタ、６はリミッタ２の出力に応答してカウンタ５の計数値（第１位相情報）と第５Ｄ型フリップフロップの反転した出力（第２位相情報）を保持するラッチ回路（保持手段）、７はラッチ回路６で保持された位相情報をシンボルクロックと逓倍関係にあるデータクロック信号により１シンボル区間の時間遅延させる遅延回路、８はラッチ回路６が保持した位相情報と遅延回路７により１シンボル区間の時間遅延した位相情報とを減算処理する減算回路、９は所定周期のシンボルクロックで減算回路８の出力の位相変化データをサンプリングするサンプリング回路、１０は位相変化データに対して位相補償を行う位相補償回路、１１は減算回路８の出力を入力することによりシンボルクロック信号、該信号を逓倍したデータクロック信号を再生するＰＬＬ回路、１２は位相補償回路１０の出力の位相補償した位相変化データをデコードし、シンボルデータを形成導出し、シンボルデータをパラレル／シリアル変換して、シリアルデータを再生データとして出力する復号回路である。１３は復号回路１２の出力の再生データが出力される再生シリアルデータ出力端子、１４はＰＬＬ回路１１の出力のデータクロック信号が出力される再生データ用クロック出力端子である。１５はリミッタの出力をクロック信号と同期させる第１Ｄ型フリップフロップ、１６はデータクロック信号をクロック信号と同期させる第２Ｄ型フリップフロップ、１７はクロック信号を反転する第１インバータ、１８は直接位相量子化回路、１９は第３Ｄ型フリップフロップ、２０は第４Ｄ型フリップフロップ、２１は第５Ｄ型フリップフロップ、２２は第２インバータである。２１と２２により第２位相情報を出力する。
【００３２】次に動作について図２及び図３を用いて説明する。ここでは、入力信号として４２ｋｂｉｔ／ｓで搬送波周波数４５０ｋＨｚのπ／４シフトＱＰＳＫ信号を考える。入力端子１に図２のＡのようなデジタル位相変調信号が入力されると、デジタル位相変調信号はリミッタ２により図２のＢのような２値のデジタル信号に変換される。この時リミッタではなく、信号のゼロクロス点を検出して出力信号の”Ｈ”，”Ｌ”を切り替えるゼロクロス検出器でもよい。
【００３３】一方では、発振器３のクロック信号に基づきカウンタ５は計数を行い、図２のＣのような第１位相情報を出力する。例えば、発振器３のクロック信号の周波数をデジタル位相変調信号の搬送波周波数４５０ｋＨｚの１６倍の７．２ＭＨｚでクロックのデューティが５０％とすると、カウンタ５は１／１６分周して４ビットパラレルの計数値を得る。この場合、カウンタ５の出力である第１位相情報出力は、図２のＣのような滑らかな値でなく、実際は図４のように階段状の値となる。このカウンタ５の計数値を、リミッタ２の出力の立ち上がりに応答してラッチ回路６がラッチするが、図３のＢ、Ｅに示したように、カウンタ５の出力が不定のときに、リミッタ２の出力の立ち上がりが来ることがある。このような動作を防ぐために、本実施例では、リミッタの出力の位相をずらしてカウンタが安定した状態でラッチするものである。
【００３４】このような動作を行うために、リミッタ２の出力をまず第１Ｄ型フリップフロップ１５のＤ端子に入力する。そして第１Ｄ型フリップフロップ１５のｃｋ端子に第１インバータ１７を通過して反転したクロック信号を入力する。Ｄ型フリップフロップはｃｋ端子に入力される信号の立ち上がりでＤ端子に入力される信号を保持するので、リミッタ２の出力は図３のＧの様にクロック信号の立ち下がりタイミングに合わせて遅延せしめられる。この第１Ｄ型フリップフロップ１５の出力の立ち上がりに応答して、ラッチ回路６がカウンタ５の値をラッチすれば、図３に示す様にカウンタ５の出力が安定した状態でラッチが実行され、確実にカウンタ５の値を保持して出力することが出来る。その結果ラッチ出力はクロック信号の立ち下がりより少し遅れて出力されることになり、ラッチ出力の不定状態は、クロック信号の立ち下がりより後の半周期以内に発生する。
【００３５】また、クロック信号の周波数が搬送波周波数の１６倍であるカウンタ５の出力の４ビットの第１位相情報出力だけでは分解能が不十分であるために正確な復調が出来ない。そこで、本実施例においては位相の分解能を向上するために第１位相情報出力に第２位相情報出力を追加して利用する。以下、第２位相情報出力について説明する。
【００３６】図３のＥに示すリミッタ出力が、図３のＡのクロック信号の”Ｌ”の状態のときに立ち上がる場合、すなわち図３のＥのリミッタ出力の下に記入したイのタイミングでリミッタ出力が立ち上がった場合、図３のＣに示した第５フリップフロップの出力のハの状態は”Ｈ”になり、その反転信号である図３のＤに示した第２インバータ出力のニの状態は”Ｌ”になる。この様子を破線で示す。
【００３７】同様に、図３のＥに示すリミッタ出力が、図３のＡのクロック信号の”Ｈ”の状態のときに立ち上がる場合、すなわち図３のＥのリミッタ出力の下に記入したロのタイミングでリミッタ出力が立ち上がった場合、図３のＣに示した第５フリップフロップの出力のハの状態は”Ｌ”になり、その反転信号である図３のＤに示した第２インバータ出力のニの状態は”Ｈ”になる。この様子を実線で示す。
【００３８】この、第２インバータ２２の出力は、図３のＥのリミッタ出力の第１位相情報出力である図３のＢに示すカウンタ５の出力より、さらに細な位相情報となる。すなわち第２インバータ２２の出力は、図３のＥに示したリミッタ出力の立ち上がりが、図３のＡのクロック信号の１周期の前半であるか後半であるかを判定し、前半であれば”Ｌ”後半であれば”Ｈ”を出力する。従って第２インバータ出力は、１ビットの第２位相情報として利用できる。
【００３９】つまり、カウンタ５の出力である４ビットの第１位相情報出力を上位ビットに対応させ、第２インバータ２２の出力である１ビットの第２位相情報を下位ビットに対応させて導出される５ビットの位相情報が得られる。位相情報が５ビットとなることで１周期を３２分割でき、分解能を２π／３２とすることができる。従来例で、２π／３２の分解能を得るには、１４．４ＭＨｚのクロック信号が必要である。
【００４０】この様に、カウンタ５の出力である４ビットの第１位相情報出力を上位ビットに対応させ、第２インバータ２２の出力である１ビットの第２位相情報出力を下位ビットに対応させて導出される５ビットの位相情報を第１Ｄ型フリップフロップ１５の出力の立ち上がりに応答してラッチ回路６がラッチし、５ビットの瞬時位相データを得ることができる。
【００４１】斯くして、図２の位相情報が５ビットのＤのような瞬時位相データ（ラッチ出力データ）が得られる。そしてラッチ回路６の出力の保持された瞬時位相データを遅延回路７により１シンボル区間遅延させると、図２のＥのような１シンボル前の位相データが得られる。この時もまた、ラッチ回路６の出力が不定の時にデータクロックの立ち上がりが来ることがあるので、ラッチ回路６の出力が安定状態の時にデータクロックの立ち上がりが来る様にして、遅延回路７を確実に動作させる。
【００４２】第２Ｄ型フリップフロップ１６のＤ端子にデータクロックを入力し、ｃｋ端子に第１インバータ１７を通過して反転したクロック信号を入力する。前述したようにＤ型フリップフロップはｃｋ端子に入力される信号の立ち上がりでＤ端子に入力される信号を保持するので、データクロックは図３のＪの様にラッチ出力の不定タイミングより外れたクロック信号の立ち下がりタイミングに遅延される。この第２Ｄ型フリップフロップ１６の出力の立ち上がりに応答して遅延回路７を駆動すれば、ラッチ回路６の出力は安定状態なので、遅延回路７は確実な動作を行う。但し、本実施例では遅延回路７をデータクロックに応答して作動させている関係上、遅延出力はデータクロック周期でのみ導出され、リミッタ出力の全ての立ち上がり出力に応答して導出されることはない。
【００４３】次にラッチ回路６の出力の瞬時位相データから遅延回路７の出力の１シンボル前の位相データを減算回路８で減算し、図２のＦのような１シンボル時間の位相変化データが得られる。前記減算回路８は論理回路で構成されており、その出力は、ラッチ出力の不定期間と遅延出力の不定期間の両方で、不定状態となる。減算回路８の出力の位相変化データをシンボルクロックに同期させると図５のようなアイパターンとなる。図５に示すように位相変化データはシンボル判定点（立ち上がり部分）において３π／４、π／４、−π／４、−３π／４の４値に収束する。
【００４４】また、図５に示す位相変化データのゼロクロス点は平均的に、シンボル判定点間の中央にあると見なせるので、ＰＬＬ回路１１は、位相変化データの符号反転タイミングとシンボルクロック信号立ち下がりタイミングが平均的に一致する様にシンボルクロック信号の位相を制御している。さらにＰＬＬ回路１１はシンボルクロックを逓倍（２逓倍）したデータクロック信号を形成し、クロック出力端子１４にこのデータクロックを出力する。
【００４５】斯様なＰＬＬ回路の一例を図７に示す。位相比較回路７１により入力信号（位相変化データの符号反転タイミング）と出力信号（シンボルクロック信号）の位相差を検出し、これを”進み”と”遅れ”の２値で表わし、プリセット値としてＮが設定される可逆カウンタ７２を加算または減算させる。可逆カウンタ７２の内容が２Ｎになると−、０になると＋の制御信号を発生し、この信号の発生とともに可逆カウンタの値をＮにリセットする。位相制御回路７４は、クロック信号入力端子４から入力クロック信号を入力し、可逆カウンタ７２の出力に従って通過するクロック信号の数を制御している。即ち、位相制御回路７４は可逆カウンタ７２が＋信号を発するとクロック信号に１パルスを付加し、−信号を発するとクロック信号より１パルスを除去し、位相を制御する。分周回路７５、７６は、パルス数を制御された位相制御出力を計数して分周出力の位相タイミングを制御する。こうして、シンボルクロック信号と位相変化データの符号反転タイミングが平均的にほぼ同期するように制御される。
【００４６】遅延回路７は、独立したクロック信号で駆動しても良いが、ＰＬＬ回路１１の出力であるデータクロック信号を用いることにより、遅延回路７、減算回路８、ＰＬＬ回路１１でフィードバックループを構成し、確実な動作が期待できる。一方、入力されたデジタル位相変調信号の搬送波周波数が、前述したように発振器３の周波数の丁度１／１６であると、サンプリング回路９は入力された位相変化データをＰＬＬ回路１１の出力のシンボルクロック信号の立ち上がりでラッチし、３π／４、π／４、−π／４、−３π／４の４値のいずれかであるラッチ出力を、位相補償回路１０を介して復号回路１２に供給する。
【００４７】前述する減算出力の不定期間の内、ラッチに起因する不定期間は、第１Ｄ型フリップフロップ１５の出力、即ちクロックの立ち下がりタイミングに連動して変調信号周期で発生し、遅延に起因する不定期間も、同様に第２Ｄ型フリップフロップ１６の出力、即ちクロックの立ち下がりタイミングに連動してシンボルクロックの１／２周期で発生する。従って、不定期間はクロック信号の立ち下がりより後で而も立ち上がりより前に発生する。
【００４８】そこで、本実施例では、そのタイミングにシンボルクロックが立ち上がらない様に、そのサンプリング位相をクロックの立ち下がりタイミングに遅らせるべく、シンボルクロック信号を第３Ｄ型フリップフロップ１９に入力し、反転クロックによってラッチをしている。その結果、サンプリング回路では、不定期間を外れたタイミングでサンプリングが実行される。
【００４９】また更に、前述するサンプリング出力の不定期間は、サンプリング直後即ちクロック信号の立ち下がり後の期間であり、サンプリング出力を位相補償した出力もクロック信号の立ち上がり迄には安定となる。そこで本実施例では、位相補償出力の不定期間に復号回路１２が復号を行わない様に、入力するデータクロックの位相を第４Ｄ型フリップフロップ２０を介在させることにより、位相シフトして、位相補償出力の安定な期間即ちクロック信号の立ち下がりタイミングに復号が為される様に補償をしている。
【００５０】従って、第４Ｄ型フリップフロップ２０は、データクロックをＤ端子に入力、反転クロック信号をｃｋ端子に入力して、データクロックをクロック信号の立ち下がりに合わせて遅延して出力している。復号回路１２は、位相変化が３π／４、π／４、−π／４、−３π／４の４値に対する２ビットのシンボルデータを表２に従いデコードし、この２ビットのシンボルデータをパラレル／シリアル変換することによって受信したリアルデータを再生し、出力端子１３に出力する。復号回路１２にデータクロックを供給する場合も、確実に動作をするようにＤ型フリップフロップ２０を介してデータクロックを供給する。
【００５１】次に位相補償回路１０の補償動作について説明する。図８に位相補償回路の一例を示す。一般的に移動通信ではフェージングに伴ったランダムＦＭ雑音の影響による搬送波周波数変動、及び送信機と受信機との基準発振器の周波数の差に起因する周波数偏差△ωcが生じる。周波数偏差△ωcを考慮すると数式１は次のようになる。
【００５２】
【数７】
【００５３】数式７よりｔ＝ｋ・Ｔの時の位相をθ（ｔ）＝θkとすると、
【００５４】
【数８】
【００５５】となり、１シンボル前、即ちｔ＝ｋ・Ｔ−Ｔのときの位相をθ（ｔ）＝θk-1とすると、
【００５６】
【数９】
【００５７】となる。１シンボル区間の位相変化△θkは、
【００５８】
【数１０】
【００５９】となる。周波数偏差△ωcＴがある場合、ラッチ回路６の出力はθkとなり、遅延回路７の出力はθk-1となるので、減算回路８の出力は△θkとなる。そして数式１０より、入力されるデジタル位相変調信号の搬送波周波数に周波数偏差△ωcがある場合の位相変化データのアイパターンは、図６のようになる。このように、入力されるデジタル位相変調信号の搬送波周波数に周波数偏差△ωcがある場合、図６に示すように位相変化データはシンボル判定点において３π／４＋△ωcＴ、π／４＋△ωcＴ、−π／４＋△ωcＴ、−３π／４＋△ωcＴの４値に収束し、全ての位相変化データに直流成分△ωcＴが重畳される。
【００６０】この直流成分△ωcＴは図８のような回路で取り除くことができる。△ωcＴを求める場合、雑音等を考慮して△ωcＴを数シンボルにわたって計測し、これを平均化することによってほぼ正確な△ωcＴを求めることが出来る。そして、サンプリング回路９の出力から平均化によって得られた△ωcＴを減算することにより、周波数偏差即ちＤＣ成分のない位相変化データが得られる。尚、この位相補償は、サンプリングの後段であっても前段であっても良く、遅延検波型復調回路であれば従来のような構成に採用しても有効であり、本実施例の構成にのみ有効なものではないことを付言しておく。
【００６１】前述した実施例の復調回路は、回路内でシンボルクロック信号を形成するタイプの復調回路に本発明を採用するものであるが、予め形成されたシンボルクロックを利用する従来例の様な復調回路に本発明を採用することも当然可能であり、図９は前述する従来例の復調回路に本発明を採用する他の実施例を示す。尚、図９の各構成要素については図１及び図１０の構成要素として開示されており、符号を共通にして重複説明を割愛する。
【００６２】斯くして本発明による動作は達成されるが、本実施例のπ／４シフトＱＰＳＫ信号以外の他のデジタル位相変調方式でも実現可能である。また、本実施例ではハードによって本発明を構成しているが、ハードの一部をソフトに替えても実現可能であることは云うまでもない。更に、本実施例は必要に応じて変更可能であることも付言しておく。
【００６３】
【発明の効果】本発明によれば、位相量子化手段に第１位相情報出力を発する第１位相情報出力部に第２位相情報出力を発する第２位相情報出力部を追加したので、動作クロックの周波数をデジタル位相変調信号の搬送波周波数のｎ倍に設定した場合、位相の分解能はπ／ｎと従来の復調器の分解能２π／ｎに比べ細かい分解能とすることができ、正確な位相量子化を行うことができる。
【００６４】更に、デジタル位相変調信号の波形を変換し、該変換された信号をクロック信号に同期させて、同期した信号に応答してクロック信号基づき発せられる第１位相情報出力と第２位相情報出力を保持し、前記保持した位相情報を、クロック信号に同期させた遅延の基準となる信号により１シンボル区間の時間遅延させて、前記保持した位相情報と前記遅延させた位相情報とを演算するようにしたので、正確な復調を行うことができる。
【００６５】また、前記演算の後に、加算・減算を行い位相補償するようにしたので、クロック信号の周波数がデジタル位相変調信号の搬送波周波数の整数倍に設定されなくてもよく、フェージングに伴ったランダムＦＭ雑音の影響により、搬送波周波数が変動しても伝送特性が劣化しない。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の動作を説明する図である。
【図３】本発明のタイミングチャートを示す図である。
【図４】本発明の位相分解能が２π／１６の場合の第１位相情報出力を示す図である。
【図５】本発明のデジタル位相変調信号の搬送波周波数に周波数偏差がない場合の位相変化データのアイパターンを示す図である。
【図６】本発明のデジタル位相変調信号の搬送波周波数に周波数偏差が△ωcである場合の位相変化データのアイパターンを示す図である。
【図７】ＰＬＬ回路の一例を示すブロック図である。
【図８】位相補償回路の一例を示すブロック図である。
【図９】本発明の他の実施例を示す図である。
【図１０】従来例を示すブロック図である。
【符号の説明】
１、１０１ デジタル位相変調信号入力端子
２、１０３ リミッタ
３、１０５ 発振器
４ クロック信号入力端子
５、１０６ カウンタ
６、１０７ ラッチ回路
７、１０８ 遅延回路
８ 減算回路
９ サンプリング回路
１０ 位相補償回路
１１ ＰＬＬ回路
１２ 復号回路
１３、１１０ 再生シリアルデータ出力端子
１４ 再生データ用クロック出力端子
１５ 第１Ｄ型フリップフロップ
１６ 第２Ｄ型フリップフロップ
１７ 第１インバータ
１８ 直接位相量子化回路
１９ 第３Ｄ型フリップフロップ
２０ 第４Ｄ型フリップフロップ
２１ 第５Ｄ型フリップフロップ
２２ 第２インバータ
１０４ 同期化回路
１０９ 比較演算回路
【０００１】
【産業上の利用分野】本発明はデジタル復調器に関する。
【０００２】
【従来の技術】従来、伝送媒体を効率的に利用するために、デジタルの情報信号（ベースバンド信号）で搬送波信号を変調し復調することが行われている。斯る変調の方式としては、デジタルのベースバンド信号に応じて搬送波信号の振幅を変化させる振幅変調方式（ＡＳＫ）、ベースバンド信号に応じて搬送波の周波数を偏移させる周波数変調方式（ＦＳＫ）、ベースバンド信号に応じて搬送波の位相を変化させる位相変調方式（ＰＳＫ）、ベースバンド信号に応じて搬送波の振幅及び位相をそれぞれ独立して変化させる直交振幅変調方式（ＱＡＭ）などの種々の方式が用いられている。
【０００３】このようにベースバンド信号に応じて変調された搬送波信号（変調波信号）Ｓ（ｔ）は、一般に次のように表すことができる。
【０００４】
【数１】
【０００５】数式１から明らかなように、変調波信号は、２つの直交した成分で表すことができ、直交検波器等の復調回路にてベースバンド信号を復調することができる。尚、上式の第１項は変調波信号の同相（Ｉ相）成分、第２項は変調波信号の直交位相（Ｑ相）成分と一般に称される。デジタル位相変調信号を全デジタル回路で復調するデジタル復調器として、特開平３−１８８７３７号報に開示された復調方式によるデジタル復調器がある。図１０は、同方式におけるデジタル復調器の従来例のブロック図である。
【０００６】図１０において、１０１はデジタル位相変調信号入力端子、１０２はシンボルクロック信号入力端子、１０３は入力されたデジタル位相変調信号の振幅を一定にするリミッタ、１０４はリミッタ１０３の出力信号に応答してシンボルクロック信号をサンプルする同期化回路、１０５は搬送波信号の整数倍の周波数を発振する発振器、１０６は発振器１０５の出力に基づき計数するカウンタ、１０７はカウンタ１０６の出力を同期化回路１０４の出力に応答してラッチするラッチ回路、１０８は同期化回路１０４の出力に応答して、ラッチ回路１０７の出力を入力し遅延させる遅延回路、１０９はラッチ回路１０７の出力と遅延回路１０８の出力とを入力して１シンボル区間の位相の変化を比較演算する比較演算回路、１１０は比較演算回路によって再生されたデータを出力する再生データ出力端子である。
【０００７】次に動作について説明するが、最初に日本のデジタル方式自動車電話システムの標準規格（ＲＣＲ ＳＴＤ−２７）の変調方式であるπ／４シフトＱＰＳＫ変調方式について説明する。まず、入力のシリアル信号は、２ビットのパラレル信号である（Ｘk，Ｙk）なるシンボルに変換される。さらにこの（Ｘk，Ｙk）は、差動符号化され直交信号（Ｉk，Ｑk）に変換となる。
【０００８】信号フォーマットの先頭ビットから２ビット毎に変調シンボルとする。入力シリアル信号から（Ｘk，Ｙk）への変換（２値／４値変換）は下記に従う。
【０００９】
【表１】
【００１０】（Ｘk，Ｙk）から（Ｉk，Ｑk）への変換は次式のようになる。
【００１１】
【数２】
【００１２】ただし、ΔΦ(Ｘk，Ｙk)＝ΔΦkは次表のように規定されている。
【００１３】
【表２】
【００１４】このようにして得られたＩk、Ｑk信号は、各々独立に低域通過フィルタによってベースバンド帯域制限がかけられ、直交変調器に供給されるＩ相成分ｉ(ｔ)、Ｑ相成分ｑ(ｔ)が生成される。ここでシンボル周期をＴとし、ｔ＝ｋＴの位相をΦ(ｔ)＝Φkとすると、
【００１５】
【数３】
【００１６】となり、その１シンボル前、すなわちｔ＝ｋＴ−Ｔの位相をΦ(ｔ)＝Φk-1とすると、
【００１７】
【数４】
【００１８】となる。数式２、数式３、数式４より、
【００１９】
【数５】
【００２０】となる。数式５を変形すると
【００２１】
【数６】
【００２２】となる。従って、数式６より、π／４シフトＱＰＳＫ変調信号を復調する際、シンボル判定点にて位相Φkと１シンボル前の位相Φk-1を検出し、位相Φkより位相Φk-1を引くことによって１シンボル区間での位相変化ΔΦ(Ｘk,Ｙk)を求めることができ、位相差ΔΦ(Ｘk,Ｙk)より表２に従いＸk、Ｙkを求め、・・・・ａn-1，ａn，ａn+1，ａn+2・・・・のシリアル信号を復調することができる。
【００２３】図１０において動作を説明すると、リミッタ１０３はデジタル位相変調信号入力端子１０１より入力されたデジタル位相変調信号の振幅を制限し、矩形波状の論理レベルに変換する。また、同期化回路１０４はシンボルクロック信号入力端子１０２より入力されたシンボルクロック信号をリミッタ１０３の出力信号の立ち上がりに応答してサンプルする。尚、このシンボルクロック信号は、立ち上がりタイミングがデータのサンプリングタイミング（シンボル判定点）に規定されている矩形波信号である。このサンプルされたシンボルクロック信号、つまり同期化回路１０４の出力信号の立ち上がりはデジタル位相変調信号のゼロクロス点に一致している。
【００２４】一方、発振器１０５は、デジタル位相変調信号の搬送波周波数のｎ倍（ｎは整数）の周波数のクロック信号を発振するように設定されているので、発振器１０５のクロックを１／ｎ分周するカウンタ１０６の出力は搬送波の１周期の位相をｎ分割したものが得られる。発振器１０５のクロック信号を入力して駆動するカウンタ１０６の計数値は同期化回路１０４の出力の立ち上がりでラッチ回路１０７に保持される。この計数値が数式３のデジタル位相変調信号の位相Φkを表している。
【００２５】ラッチ回路１０７の出力は、さらに遅延回路１０８に入力され、同期化回路１０４の出力の立ち上がりで遅延回路１０８に保持される。この遅延された値が数式４の１シンボル前の位相Φk-1を表している。ラッチ回路１０７の出力（Φk）と遅延回路１０８の出力（Φk-1）は比較演算回路１０９に入力され１シンボル区間の位相の変化ΔΦ(Ｘk,Ｙk)を検出し、表２に従いシンボルデータを復調し、２ビットのシンボルデータをパラレル／シリアル変換によりシリアルデータに変換し、復調データを得る。この復調データを再生データ出力端子１１０に出力する。
【００２６】また、発振器１０５の周波数をデジタル位相変調信号の搬送波周波数のｎ倍に設定しているので位相の分解能は２π／ｎとなる。従って発振器１０５の周波数をデジタル位相変調信号の搬送波周波数に比べ十分高く取れば、必要な位相計測の分解能を得ることができる。
【００２７】
【発明が解決しようとする課題】然し乍ら、上記従来の方法で位相を量子化すると、発振器１０５の周波数をデジタル位相変調信号の搬送波周波数に比べ十分高く取らなければ、必要な位相計測の分解能を得ることができない。一般的にＣＭＯＳデジタル回路においては動作クロック周波数が、高くなるほど消費電力が増加することが知られている。従って、分解能を向上するために動作クロックの周波数を上げると、消費電力が増加し、バッテリーで駆動される携帯電話などの端末においては、待ち受け時間が短くなるという問題点がある。
【００２８】本発明は、従来と同じ動作クロック周波数で、より分解能を向上し、正確な復調データが得られる復調器を構成することを目的とする。
【００２９】
【課題を解決するための手段】上記の課題に鑑み、本発明は、位相量子化手段を用い位相変化データを得て復調データを再生する位相遅延検波型復調回路において、入力された信号の波形を変換して論理レベル出力を発生する波形変換部、クロック信号が入力されるクロック信号入力端子部、該クロック信号入力端子部より入力されたクロック信号に基づき第１位相情報出力を発する第１位相情報出力部、前記波形変換部の出力を前記クロック信号の立ち上がり又は立ち下がりに応答して保持し第２位相情報出力を発する第２位相情報出力部、前記第１位相情報出力と前記第２位相情報出力を前記波形変換部の出力の立ち上がり又は立ち下がりに応答して保持し位相量子化出力を発生する保持部によって構成することを特徴とする。
【００３０】
【作用】本発明によれば、位相量子化手段に第１位相情報出力を発する第１位相情報出力部に第２位相情報出力を発する第２位相情報出力部を追加したので、動作クロックの周波数をデジタル位相変調信号の搬送波周波数のｎ倍に設定した場合、位相の分解能はπ／ｎと従来の復調器の分解能２π／ｎに比べ細かい分解能とすることができ、正確な位相量子化を行う。
【００３１】
【実施例】図１は、本発明の一実施例を示すブロック図である。図１において、１はデジタル位相変調信号が入力される入力端子、２は入力されたデジタル位相変調信号の波形を変換し、２値のデジタル信号に変換するリミッタ、３はクロック信号を生成する発振器、４はクロック信号が入力されるクロック信号入力端子、５はクロック信号に基づき計数して、第１位相情報となる計数値を出力するカウンタ、６はリミッタ２の出力に応答してカウンタ５の計数値（第１位相情報）と第５Ｄ型フリップフロップの反転した出力（第２位相情報）を保持するラッチ回路（保持手段）、７はラッチ回路６で保持された位相情報をシンボルクロックと逓倍関係にあるデータクロック信号により１シンボル区間の時間遅延させる遅延回路、８はラッチ回路６が保持した位相情報と遅延回路７により１シンボル区間の時間遅延した位相情報とを減算処理する減算回路、９は所定周期のシンボルクロックで減算回路８の出力の位相変化データをサンプリングするサンプリング回路、１０は位相変化データに対して位相補償を行う位相補償回路、１１は減算回路８の出力を入力することによりシンボルクロック信号、該信号を逓倍したデータクロック信号を再生するＰＬＬ回路、１２は位相補償回路１０の出力の位相補償した位相変化データをデコードし、シンボルデータを形成導出し、シンボルデータをパラレル／シリアル変換して、シリアルデータを再生データとして出力する復号回路である。１３は復号回路１２の出力の再生データが出力される再生シリアルデータ出力端子、１４はＰＬＬ回路１１の出力のデータクロック信号が出力される再生データ用クロック出力端子である。１５はリミッタの出力をクロック信号と同期させる第１Ｄ型フリップフロップ、１６はデータクロック信号をクロック信号と同期させる第２Ｄ型フリップフロップ、１７はクロック信号を反転する第１インバータ、１８は直接位相量子化回路、１９は第３Ｄ型フリップフロップ、２０は第４Ｄ型フリップフロップ、２１は第５Ｄ型フリップフロップ、２２は第２インバータである。２１と２２により第２位相情報を出力する。
【００３２】次に動作について図２及び図３を用いて説明する。ここでは、入力信号として４２ｋｂｉｔ／ｓで搬送波周波数４５０ｋＨｚのπ／４シフトＱＰＳＫ信号を考える。入力端子１に図２のＡのようなデジタル位相変調信号が入力されると、デジタル位相変調信号はリミッタ２により図２のＢのような２値のデジタル信号に変換される。この時リミッタではなく、信号のゼロクロス点を検出して出力信号の”Ｈ”，”Ｌ”を切り替えるゼロクロス検出器でもよい。
【００３３】一方では、発振器３のクロック信号に基づきカウンタ５は計数を行い、図２のＣのような第１位相情報を出力する。例えば、発振器３のクロック信号の周波数をデジタル位相変調信号の搬送波周波数４５０ｋＨｚの１６倍の７．２ＭＨｚでクロックのデューティが５０％とすると、カウンタ５は１／１６分周して４ビットパラレルの計数値を得る。この場合、カウンタ５の出力である第１位相情報出力は、図２のＣのような滑らかな値でなく、実際は図４のように階段状の値となる。このカウンタ５の計数値を、リミッタ２の出力の立ち上がりに応答してラッチ回路６がラッチするが、図３のＢ、Ｅに示したように、カウンタ５の出力が不定のときに、リミッタ２の出力の立ち上がりが来ることがある。このような動作を防ぐために、本実施例では、リミッタの出力の位相をずらしてカウンタが安定した状態でラッチするものである。
【００３４】このような動作を行うために、リミッタ２の出力をまず第１Ｄ型フリップフロップ１５のＤ端子に入力する。そして第１Ｄ型フリップフロップ１５のｃｋ端子に第１インバータ１７を通過して反転したクロック信号を入力する。Ｄ型フリップフロップはｃｋ端子に入力される信号の立ち上がりでＤ端子に入力される信号を保持するので、リミッタ２の出力は図３のＧの様にクロック信号の立ち下がりタイミングに合わせて遅延せしめられる。この第１Ｄ型フリップフロップ１５の出力の立ち上がりに応答して、ラッチ回路６がカウンタ５の値をラッチすれば、図３に示す様にカウンタ５の出力が安定した状態でラッチが実行され、確実にカウンタ５の値を保持して出力することが出来る。その結果ラッチ出力はクロック信号の立ち下がりより少し遅れて出力されることになり、ラッチ出力の不定状態は、クロック信号の立ち下がりより後の半周期以内に発生する。
【００３５】また、クロック信号の周波数が搬送波周波数の１６倍であるカウンタ５の出力の４ビットの第１位相情報出力だけでは分解能が不十分であるために正確な復調が出来ない。そこで、本実施例においては位相の分解能を向上するために第１位相情報出力に第２位相情報出力を追加して利用する。以下、第２位相情報出力について説明する。
【００３６】図３のＥに示すリミッタ出力が、図３のＡのクロック信号の”Ｌ”の状態のときに立ち上がる場合、すなわち図３のＥのリミッタ出力の下に記入したイのタイミングでリミッタ出力が立ち上がった場合、図３のＣに示した第５フリップフロップの出力のハの状態は”Ｈ”になり、その反転信号である図３のＤに示した第２インバータ出力のニの状態は”Ｌ”になる。この様子を破線で示す。
【００３７】同様に、図３のＥに示すリミッタ出力が、図３のＡのクロック信号の”Ｈ”の状態のときに立ち上がる場合、すなわち図３のＥのリミッタ出力の下に記入したロのタイミングでリミッタ出力が立ち上がった場合、図３のＣに示した第５フリップフロップの出力のハの状態は”Ｌ”になり、その反転信号である図３のＤに示した第２インバータ出力のニの状態は”Ｈ”になる。この様子を実線で示す。
【００３８】この、第２インバータ２２の出力は、図３のＥのリミッタ出力の第１位相情報出力である図３のＢに示すカウンタ５の出力より、さらに細な位相情報となる。すなわち第２インバータ２２の出力は、図３のＥに示したリミッタ出力の立ち上がりが、図３のＡのクロック信号の１周期の前半であるか後半であるかを判定し、前半であれば”Ｌ”後半であれば”Ｈ”を出力する。従って第２インバータ出力は、１ビットの第２位相情報として利用できる。
【００３９】つまり、カウンタ５の出力である４ビットの第１位相情報出力を上位ビットに対応させ、第２インバータ２２の出力である１ビットの第２位相情報を下位ビットに対応させて導出される５ビットの位相情報が得られる。位相情報が５ビットとなることで１周期を３２分割でき、分解能を２π／３２とすることができる。従来例で、２π／３２の分解能を得るには、１４．４ＭＨｚのクロック信号が必要である。
【００４０】この様に、カウンタ５の出力である４ビットの第１位相情報出力を上位ビットに対応させ、第２インバータ２２の出力である１ビットの第２位相情報出力を下位ビットに対応させて導出される５ビットの位相情報を第１Ｄ型フリップフロップ１５の出力の立ち上がりに応答してラッチ回路６がラッチし、５ビットの瞬時位相データを得ることができる。
【００４１】斯くして、図２の位相情報が５ビットのＤのような瞬時位相データ（ラッチ出力データ）が得られる。そしてラッチ回路６の出力の保持された瞬時位相データを遅延回路７により１シンボル区間遅延させると、図２のＥのような１シンボル前の位相データが得られる。この時もまた、ラッチ回路６の出力が不定の時にデータクロックの立ち上がりが来ることがあるので、ラッチ回路６の出力が安定状態の時にデータクロックの立ち上がりが来る様にして、遅延回路７を確実に動作させる。
【００４２】第２Ｄ型フリップフロップ１６のＤ端子にデータクロックを入力し、ｃｋ端子に第１インバータ１７を通過して反転したクロック信号を入力する。前述したようにＤ型フリップフロップはｃｋ端子に入力される信号の立ち上がりでＤ端子に入力される信号を保持するので、データクロックは図３のＪの様にラッチ出力の不定タイミングより外れたクロック信号の立ち下がりタイミングに遅延される。この第２Ｄ型フリップフロップ１６の出力の立ち上がりに応答して遅延回路７を駆動すれば、ラッチ回路６の出力は安定状態なので、遅延回路７は確実な動作を行う。但し、本実施例では遅延回路７をデータクロックに応答して作動させている関係上、遅延出力はデータクロック周期でのみ導出され、リミッタ出力の全ての立ち上がり出力に応答して導出されることはない。
【００４３】次にラッチ回路６の出力の瞬時位相データから遅延回路７の出力の１シンボル前の位相データを減算回路８で減算し、図２のＦのような１シンボル時間の位相変化データが得られる。前記減算回路８は論理回路で構成されており、その出力は、ラッチ出力の不定期間と遅延出力の不定期間の両方で、不定状態となる。減算回路８の出力の位相変化データをシンボルクロックに同期させると図５のようなアイパターンとなる。図５に示すように位相変化データはシンボル判定点（立ち上がり部分）において３π／４、π／４、−π／４、−３π／４の４値に収束する。
【００４４】また、図５に示す位相変化データのゼロクロス点は平均的に、シンボル判定点間の中央にあると見なせるので、ＰＬＬ回路１１は、位相変化データの符号反転タイミングとシンボルクロック信号立ち下がりタイミングが平均的に一致する様にシンボルクロック信号の位相を制御している。さらにＰＬＬ回路１１はシンボルクロックを逓倍（２逓倍）したデータクロック信号を形成し、クロック出力端子１４にこのデータクロックを出力する。
【００４５】斯様なＰＬＬ回路の一例を図７に示す。位相比較回路７１により入力信号（位相変化データの符号反転タイミング）と出力信号（シンボルクロック信号）の位相差を検出し、これを”進み”と”遅れ”の２値で表わし、プリセット値としてＮが設定される可逆カウンタ７２を加算または減算させる。可逆カウンタ７２の内容が２Ｎになると−、０になると＋の制御信号を発生し、この信号の発生とともに可逆カウンタの値をＮにリセットする。位相制御回路７４は、クロック信号入力端子４から入力クロック信号を入力し、可逆カウンタ７２の出力に従って通過するクロック信号の数を制御している。即ち、位相制御回路７４は可逆カウンタ７２が＋信号を発するとクロック信号に１パルスを付加し、−信号を発するとクロック信号より１パルスを除去し、位相を制御する。分周回路７５、７６は、パルス数を制御された位相制御出力を計数して分周出力の位相タイミングを制御する。こうして、シンボルクロック信号と位相変化データの符号反転タイミングが平均的にほぼ同期するように制御される。
【００４６】遅延回路７は、独立したクロック信号で駆動しても良いが、ＰＬＬ回路１１の出力であるデータクロック信号を用いることにより、遅延回路７、減算回路８、ＰＬＬ回路１１でフィードバックループを構成し、確実な動作が期待できる。一方、入力されたデジタル位相変調信号の搬送波周波数が、前述したように発振器３の周波数の丁度１／１６であると、サンプリング回路９は入力された位相変化データをＰＬＬ回路１１の出力のシンボルクロック信号の立ち上がりでラッチし、３π／４、π／４、−π／４、−３π／４の４値のいずれかであるラッチ出力を、位相補償回路１０を介して復号回路１２に供給する。
【００４７】前述する減算出力の不定期間の内、ラッチに起因する不定期間は、第１Ｄ型フリップフロップ１５の出力、即ちクロックの立ち下がりタイミングに連動して変調信号周期で発生し、遅延に起因する不定期間も、同様に第２Ｄ型フリップフロップ１６の出力、即ちクロックの立ち下がりタイミングに連動してシンボルクロックの１／２周期で発生する。従って、不定期間はクロック信号の立ち下がりより後で而も立ち上がりより前に発生する。
【００４８】そこで、本実施例では、そのタイミングにシンボルクロックが立ち上がらない様に、そのサンプリング位相をクロックの立ち下がりタイミングに遅らせるべく、シンボルクロック信号を第３Ｄ型フリップフロップ１９に入力し、反転クロックによってラッチをしている。その結果、サンプリング回路では、不定期間を外れたタイミングでサンプリングが実行される。
【００４９】また更に、前述するサンプリング出力の不定期間は、サンプリング直後即ちクロック信号の立ち下がり後の期間であり、サンプリング出力を位相補償した出力もクロック信号の立ち上がり迄には安定となる。そこで本実施例では、位相補償出力の不定期間に復号回路１２が復号を行わない様に、入力するデータクロックの位相を第４Ｄ型フリップフロップ２０を介在させることにより、位相シフトして、位相補償出力の安定な期間即ちクロック信号の立ち下がりタイミングに復号が為される様に補償をしている。
【００５０】従って、第４Ｄ型フリップフロップ２０は、データクロックをＤ端子に入力、反転クロック信号をｃｋ端子に入力して、データクロックをクロック信号の立ち下がりに合わせて遅延して出力している。復号回路１２は、位相変化が３π／４、π／４、−π／４、−３π／４の４値に対する２ビットのシンボルデータを表２に従いデコードし、この２ビットのシンボルデータをパラレル／シリアル変換することによって受信したリアルデータを再生し、出力端子１３に出力する。復号回路１２にデータクロックを供給する場合も、確実に動作をするようにＤ型フリップフロップ２０を介してデータクロックを供給する。
【００５１】次に位相補償回路１０の補償動作について説明する。図８に位相補償回路の一例を示す。一般的に移動通信ではフェージングに伴ったランダムＦＭ雑音の影響による搬送波周波数変動、及び送信機と受信機との基準発振器の周波数の差に起因する周波数偏差△ωcが生じる。周波数偏差△ωcを考慮すると数式１は次のようになる。
【００５２】
【数７】
【００５３】数式７よりｔ＝ｋ・Ｔの時の位相をθ（ｔ）＝θkとすると、
【００５４】
【数８】
【００５５】となり、１シンボル前、即ちｔ＝ｋ・Ｔ−Ｔのときの位相をθ（ｔ）＝θk-1とすると、
【００５６】
【数９】
【００５７】となる。１シンボル区間の位相変化△θkは、
【００５８】
【数１０】
【００５９】となる。周波数偏差△ωcＴがある場合、ラッチ回路６の出力はθkとなり、遅延回路７の出力はθk-1となるので、減算回路８の出力は△θkとなる。そして数式１０より、入力されるデジタル位相変調信号の搬送波周波数に周波数偏差△ωcがある場合の位相変化データのアイパターンは、図６のようになる。このように、入力されるデジタル位相変調信号の搬送波周波数に周波数偏差△ωcがある場合、図６に示すように位相変化データはシンボル判定点において３π／４＋△ωcＴ、π／４＋△ωcＴ、−π／４＋△ωcＴ、−３π／４＋△ωcＴの４値に収束し、全ての位相変化データに直流成分△ωcＴが重畳される。
【００６０】この直流成分△ωcＴは図８のような回路で取り除くことができる。△ωcＴを求める場合、雑音等を考慮して△ωcＴを数シンボルにわたって計測し、これを平均化することによってほぼ正確な△ωcＴを求めることが出来る。そして、サンプリング回路９の出力から平均化によって得られた△ωcＴを減算することにより、周波数偏差即ちＤＣ成分のない位相変化データが得られる。尚、この位相補償は、サンプリングの後段であっても前段であっても良く、遅延検波型復調回路であれば従来のような構成に採用しても有効であり、本実施例の構成にのみ有効なものではないことを付言しておく。
【００６１】前述した実施例の復調回路は、回路内でシンボルクロック信号を形成するタイプの復調回路に本発明を採用するものであるが、予め形成されたシンボルクロックを利用する従来例の様な復調回路に本発明を採用することも当然可能であり、図９は前述する従来例の復調回路に本発明を採用する他の実施例を示す。尚、図９の各構成要素については図１及び図１０の構成要素として開示されており、符号を共通にして重複説明を割愛する。
【００６２】斯くして本発明による動作は達成されるが、本実施例のπ／４シフトＱＰＳＫ信号以外の他のデジタル位相変調方式でも実現可能である。また、本実施例ではハードによって本発明を構成しているが、ハードの一部をソフトに替えても実現可能であることは云うまでもない。更に、本実施例は必要に応じて変更可能であることも付言しておく。
【００６３】
【発明の効果】本発明によれば、位相量子化手段に第１位相情報出力を発する第１位相情報出力部に第２位相情報出力を発する第２位相情報出力部を追加したので、動作クロックの周波数をデジタル位相変調信号の搬送波周波数のｎ倍に設定した場合、位相の分解能はπ／ｎと従来の復調器の分解能２π／ｎに比べ細かい分解能とすることができ、正確な位相量子化を行うことができる。
【００６４】更に、デジタル位相変調信号の波形を変換し、該変換された信号をクロック信号に同期させて、同期した信号に応答してクロック信号基づき発せられる第１位相情報出力と第２位相情報出力を保持し、前記保持した位相情報を、クロック信号に同期させた遅延の基準となる信号により１シンボル区間の時間遅延させて、前記保持した位相情報と前記遅延させた位相情報とを演算するようにしたので、正確な復調を行うことができる。
【００６５】また、前記演算の後に、加算・減算を行い位相補償するようにしたので、クロック信号の周波数がデジタル位相変調信号の搬送波周波数の整数倍に設定されなくてもよく、フェージングに伴ったランダムＦＭ雑音の影響により、搬送波周波数が変動しても伝送特性が劣化しない。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の動作を説明する図である。
【図３】本発明のタイミングチャートを示す図である。
【図４】本発明の位相分解能が２π／１６の場合の第１位相情報出力を示す図である。
【図５】本発明のデジタル位相変調信号の搬送波周波数に周波数偏差がない場合の位相変化データのアイパターンを示す図である。
【図６】本発明のデジタル位相変調信号の搬送波周波数に周波数偏差が△ωcである場合の位相変化データのアイパターンを示す図である。
【図７】ＰＬＬ回路の一例を示すブロック図である。
【図８】位相補償回路の一例を示すブロック図である。
【図９】本発明の他の実施例を示す図である。
【図１０】従来例を示すブロック図である。
【符号の説明】
１、１０１ デジタル位相変調信号入力端子
２、１０３ リミッタ
３、１０５ 発振器
４ クロック信号入力端子
５、１０６ カウンタ
６、１０７ ラッチ回路
７、１０８ 遅延回路
８ 減算回路
９ サンプリング回路
１０ 位相補償回路
１１ ＰＬＬ回路
１２ 復号回路
１３、１１０ 再生シリアルデータ出力端子
１４ 再生データ用クロック出力端子
１５ 第１Ｄ型フリップフロップ
１６ 第２Ｄ型フリップフロップ
１７ 第１インバータ
１８ 直接位相量子化回路
１９ 第３Ｄ型フリップフロップ
２０ 第４Ｄ型フリップフロップ
２１ 第５Ｄ型フリップフロップ
２２ 第２インバータ
１０４ 同期化回路
１０９ 比較演算回路
【特許請求の範囲】
【請求項１】 デジタル位相変調された信号が入力される入力端子と、該入力端子より入力された信号の波形を変換して論理レベル出力を発生する波形変換部、クロック信号が入力されるクロック信号入力端子部、該クロック信号入力端子部より入力されたクロック信号に基づき第１位相情報出力を発する第１位相情報出力部、前記波形変換部の出力を前記クロック信号の立ち上がり又は立ち下がりに応答して保持し第２位相情報出力を発する第２位相情報出力部、前記第１位相情報出力と前記第２位相情報出力を前記波形変換部の出力の立ち上がり又は立ち下がりに応答して保持し位相量子化出力を発生する保持部を有する位相量子化手段と、前記位相量子化出力を１シンボル区間の時間だけ遅延させる遅延手段と、前記位相量子化出力と前記遅延手段の出力とを減算して位相変化データを出力する減算手段と、前記位相変化データをシンボルデータに変換する復号手段とを具備することを特徴とするデジタル復調器。
【請求項２】 前記波形変換部がゼロクロス検出手段で構成されることを特徴とする請求項１記載のデジタル復調器。
【請求項３】 前記波形変換部が信号の振幅を論理レベルに変換してリミッタ出力を発生するリミッタ手段で構成されることを特徴とする請求項１記載のデジタル復調器。
【請求項４】 前記波形変換部の出力を前記クロック信号に基づき位相シフトさせて、前記保持部を該信号に応答させる同期手段を備えることを特徴とする請求項１記載のデジタル復調器。
【請求項５】 前記位相量子化手段が、前記第１位相情報出力を上位ビットに対応させ、前記第２位相情報出力を下位ビットに対応させて導出される位相情報を、前記波形変換部の出力の立ち上がり又は立ち下がりに応答して保持することを特徴とする請求項１記載のデジタル復調器。
【請求項６】 前記第２位相情報出力部がフリップフロップにて構成されることを特徴とする請求項５記載のデジタル復調器。
【請求項７】 前記波形変換部の出力を前記クロック信号に基づき位相シフトさせて、前記保持部を該信号に応答させる同期手段を備えることを特徴とする請求項５記載のデジタル復調器。
【請求項１】 デジタル位相変調された信号が入力される入力端子と、該入力端子より入力された信号の波形を変換して論理レベル出力を発生する波形変換部、クロック信号が入力されるクロック信号入力端子部、該クロック信号入力端子部より入力されたクロック信号に基づき第１位相情報出力を発する第１位相情報出力部、前記波形変換部の出力を前記クロック信号の立ち上がり又は立ち下がりに応答して保持し第２位相情報出力を発する第２位相情報出力部、前記第１位相情報出力と前記第２位相情報出力を前記波形変換部の出力の立ち上がり又は立ち下がりに応答して保持し位相量子化出力を発生する保持部を有する位相量子化手段と、前記位相量子化出力を１シンボル区間の時間だけ遅延させる遅延手段と、前記位相量子化出力と前記遅延手段の出力とを減算して位相変化データを出力する減算手段と、前記位相変化データをシンボルデータに変換する復号手段とを具備することを特徴とするデジタル復調器。
【請求項２】 前記波形変換部がゼロクロス検出手段で構成されることを特徴とする請求項１記載のデジタル復調器。
【請求項３】 前記波形変換部が信号の振幅を論理レベルに変換してリミッタ出力を発生するリミッタ手段で構成されることを特徴とする請求項１記載のデジタル復調器。
【請求項４】 前記波形変換部の出力を前記クロック信号に基づき位相シフトさせて、前記保持部を該信号に応答させる同期手段を備えることを特徴とする請求項１記載のデジタル復調器。
【請求項５】 前記位相量子化手段が、前記第１位相情報出力を上位ビットに対応させ、前記第２位相情報出力を下位ビットに対応させて導出される位相情報を、前記波形変換部の出力の立ち上がり又は立ち下がりに応答して保持することを特徴とする請求項１記載のデジタル復調器。
【請求項６】 前記第２位相情報出力部がフリップフロップにて構成されることを特徴とする請求項５記載のデジタル復調器。
【請求項７】 前記波形変換部の出力を前記クロック信号に基づき位相シフトさせて、前記保持部を該信号に応答させる同期手段を備えることを特徴とする請求項５記載のデジタル復調器。
【図１】
【図２】
【図３】
【図５】
【図４】
【図６】
【図８】
【図７】
【図９】
【図１０】
【図２】
【図３】
【図５】
【図４】
【図６】
【図８】
【図７】
【図９】
【図１０】
【公開番号】特開平６−２３２９３４
【公開日】平成６年（１９９４）８月１９日
【国際特許分類】
【出願番号】特願平５−１６３９１
【出願日】平成５年（１９９３）２月３日
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（０００２１４８９２）鳥取三洋電機株式会社 (1,582)
【公開日】平成６年（１９９４）８月１９日
【国際特許分類】
【出願日】平成５年（１９９３）２月３日
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（０００２１４８９２）鳥取三洋電機株式会社 (1,582)
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