データを伝送する信号ラインの制御回路及びその制御方法
【課題】データを伝送する信号ラインの制御回路を開示する。
【解決手段】開示された本発明のデータを伝送する信号ラインの制御回路は、信号ラインを通じて伝送データが所定レベルで遷移する場合、所定時間以後には外部供給電圧より低く、接地電圧より高いレベルでデータの信号レベルを調整するデータレベル調整部を含む。他の発明では、信号ラインを通じて伝送されるデータが、外部供給電圧又は接地電圧レベルで遷移する場合、データのスイング幅は外部供給電圧と接地電圧の電位差のフルスイング幅より小さいスイング幅でスイングされるように制御するデータレベル調整部を含む。他の発明は、信号ラインを通じて伝送されるデータが外部供給電圧レベルで遷移する場合、所定区間以後には外部供給電圧より降下されたレベルに調整し、データが接地電圧レベルで遷移する場合、所定時間以後には接地電圧より昇圧されたレベルに調整するデータレベル調整部を含む。
【解決手段】開示された本発明のデータを伝送する信号ラインの制御回路は、信号ラインを通じて伝送データが所定レベルで遷移する場合、所定時間以後には外部供給電圧より低く、接地電圧より高いレベルでデータの信号レベルを調整するデータレベル調整部を含む。他の発明では、信号ラインを通じて伝送されるデータが、外部供給電圧又は接地電圧レベルで遷移する場合、データのスイング幅は外部供給電圧と接地電圧の電位差のフルスイング幅より小さいスイング幅でスイングされるように制御するデータレベル調整部を含む。他の発明は、信号ラインを通じて伝送されるデータが外部供給電圧レベルで遷移する場合、所定区間以後には外部供給電圧より降下されたレベルに調整し、データが接地電圧レベルで遷移する場合、所定時間以後には接地電圧より昇圧されたレベルに調整するデータレベル調整部を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号ライン制御回路及びその制御方法に関し、より具体的にはデータを伝送する信号ライン制御回路及びその制御方法に関する。
【背景技術】
【０００２】
一般的に回路部又は電子装置間のデータ伝送において、信号伝送ラインが長くなることによりデータ信号の伝達が遅くなり得る。
【０００３】
例えば、半導体集積回路に入力される外部命令が読み込み（ｒｅａｄ）又は書き込み（ｗｒｉｔｅ）命令の場合、これに応答して、信号伝送ライン、すなわちグローバル入出力（ＧＩＯ：Ｇｌｏｂａｌ Ｉｎｐｕｔ Ｏｕｔｐｕｔ）ラインを駆動させ、データを読み込んだり、書き込んだりする（例えば、特許文献１）。
【０００４】
より具体的に説明すれば、データの書き込み（ｗｒｉｔｅ）動作は、データ入出力パッドでデータが入力されると、データ入力バッファを介して入力データをマルチプレキシングする回路に提供する。そうして、入力データが多重化され、多数のドライバに提供されて、それぞれのグローバル入出力ライン（Ｇｌｏｂａｌ ＩＯ Ｌｉｎｅ）にロード（ｌｏａｄｉｎｇ）される。したがって、それぞれのデータはバンク（ｂａｎｋ）とメモリセルブロックまで連結されたローカル入出力ライン（Ｌｏｃａｌ ＩＯ Ｌｉｎｅ）に伝えられ、アドレスによって選択されたセルに書き込まれるようになる。
【０００５】
これとは反対に、データの読み込み（ｒｅａｄ）動作は、セルのデータがそれぞれのビットラインセンスアンプにより増幅され、ローカル入出力ラインに伝えられる。その後、再び入出力センスアンプによってグローバル入出力ラインを通じてパイプレジスタに伝えられ、データ入出力パッドを通じて出力データが提供される。しかし、このようなグローバル入出力ラインは、全てのバンクに共有された構造であるので、データ伝達時の信号のロードがかなり大きい。
【０００６】
特に、最近では半導体記憶装置の高集積化によるチップ面積の増加に伴い、グローバル入出力ラインの長さがより一層長くなっている。これにより、データを書き込み、又は読み込む時にグローバル入出力ラインの大きいロードによってデータがフルスイング（ｆｕｌｌ ｓｗｉｎｇ）し、遷移する時に信号遅延が発生して高速動作を満足させ難い点がある。また、データ遷移時に大きいスイング幅によって電流の消耗を増加させることもある。
【特許文献１】特開２００６−０９３６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の技術的課題は、信号伝送を高速化する信号ライン制御回路を提供することにある。
本発明の他の技術的課題は、信号伝送を高速化する信号ライン制御回路の制御方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の技術的課題を達成するために、本発明の一実施形態に係わるデータを伝送する信号ラインの制御回路は、信号ラインを通じて伝送されるデータが所定レベルで遷移する場合、所定時間以後には外部供給電圧より低く、接地電圧より高いレベルに前記データの信号レベルを調整するデータレベル調整部を含む。
【０００９】
本発明の技術的課題を達成するために、本発明の他の実施形態に係わるデータを伝送する信号ラインの制御回路は、信号ラインを通じて伝送されるデータが外部供給電圧又は接地電圧レベルで遷移する場合、前記データのスイング幅は前記外部供給電圧と接地電圧の電位差のフルスイング幅より小さいスイング幅でスイングされるように制御するデータレベル調整部を含む。
【００１０】
本発明の技術的課題を達成するために、本発明のまた他の実施形態に係わるデータを伝送する信号ラインの制御回路は、信号ラインを通じて伝送されるデータが外部供給電圧レベルで遷移する場合、所定区間以後には前記外部供給電圧より降下されたレベルに調整し、前記データが接地電圧レベルで遷移する場合、所定時間以後には前記接地電圧より昇圧されたレベルに調整するデータレベル調整部を含む。
【００１１】
本発明の他の技術的課題を達成するために、本発明の一実施形態に係わるデータを伝送する信号ラインの制御回路の制御方法は、信号ラインを通じて伝送されるデータが所定レベルで遷移する場合、所定区間の間は遷移されたレベルを維持するステップ及び前記所定区間以後には前記データの遷移されたレベルより低いか高いレベルに前記データの電圧レベルを調整するステップを含む。
【発明の効果】
【００１２】
本発明の一実施例の信号ライン制御回路及びその制御方法は、長い信号ラインでのデータ伝送時に信号の遅延を減少させることができる。すなわち、データを処理すべき所定時間の間だけフルスイングレベルで駆動するようにし、所定時間以後にはフルスイングレベルより小さいスイングレベルで駆動及び待機するようにする。これにより、データの遷移時に動作の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下添付した図面に基づいて本発明の好ましい実施形態について説明する。
図１は、本発明の一実施形態に係わるデータを伝送する信号ラインの制御回路１のブロック図である。図１を参照すると、信号ライン制御回路１はデータレベル調整部１０及びデータ処理部（Ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２０を含む。このような信号ライン制御回路１は、信号ラインを通じたデータＤａｔａ伝送時に、データが遷移する場合、所定時間以後には遷移されたレベルより降下するか昇圧したレベルに調整し、次のデータの遷移時に遷移速度を高速化させることができる。
【００１４】
まず、本発明の一実施形態に係わるデータレベル調整部１０は、データＤａｔａを受信し、データ処理部２０を経由して出力されるデータＤａｔａのレベルを調整する。
【００１５】
データ処理部２０は、データＤａｔａを受信して必要な動作を行う概念的な回路部として例示する。これについては、次の図面を参照しながら詳述することにする。
【００１６】
なお、説明されていない信号駆動ブロック５は、データＤａｔａを駆動させるソース回路部であり、本発明の一実施例の理解を助けるために示した。
【００１７】
図２は、図１に係る詳細な回路図である。
まず、データレベル調整部１０は、遅延器１１、反転部１２、スイッチング部１３及び抵抗部１４を含む。
【００１８】
遅延器１１は、受信されたデータＤａｔａを所定時間の間遅延させる。ここでの所定時間は、データ処理部２０がデータＤａｔａに対して適正な動作を遂行できる時間である。したがって、遅延器１１はリフリッカー回路であってもよい。すなわち、遅延器１１はデータ処理部２０でのデータＤａｔａを動作させる時間を補償する。言い換えれば、データレベル調整部１０のデータＤａｔａレベルを調整する時点は、データ処理部２０での動作が所定に遂行された後となる。したがって、遅延器１１は図示しなかったが、所定の時間を満足させるように複数の遅延素子、例えば、多数のインバータを含み得る。
【００１９】
反転部１２は、遅延器１１の出力された信号を受信して反転させる。このような反転部１２は、プルアップ素子ＰＵ及びプルダウン素子ＰＤを含む。プルアップ素子ＰＵは、反転部１２に受信されたローレベルに応答してハイレベルを提供する。プルダウン素子ＰＤは、反転部１２に受信されたハイレベルに応答してローレベルを提供する。プルアップ素子ＰＵは、遅延器１１の出力信号を受信するゲート、外部供給電圧ＶＤＤの印加を受けるソース、プルダウン素子ＰＤと連結されたドレーンを含む。プルダウン素子ＰＤは、遅延器１１の出力信号を受信するゲート、接地電圧ＶＳＳと連結されたソース、プルアップ素子ＰＵと連結されたドレーンを含む。このように、反転部１２は遅延器１１を通じて受信されるデータＤａｔａのレベルを反転させ、以後データＤａｔａの遷移レベルより低いか高いレベルに調整することができる。
【００２０】
スイッチング部１３は、反転部１２の出力端と連結され、テストモード信号ＴＭ＿ＥＮに応答して反転部１２の出力信号を送信させる。このようなスイッチング部１３は、インバータＩＮＶ及び伝送ゲートＴＲを含む。そうして活性化したハイレベルのテストモード信号ＴＭ＿ＥＮを受信すると、伝送ゲートＴＲがターンオンされ、反転部１２の出力信号を送信させることができる。ここで、テストモード信号ＴＭ＿ＥＮは、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）やフューズから提供されることができ、スイッチング部１３を活性化させるイネーブル信号として例示する。
【００２１】
抵抗部１４は、スイッチング部１３の出力端と連結される抵抗素子Ｒを含む。一方、スイッチング部１３がターンオンされると、抵抗部１４はプルアップ及びプルダウン素子ＰＵ、ＰＤのドレーンと連結されるものと見なされる。このように、抵抗素子Ｒは反転部１２で出力される信号の電流流れを干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）する素子である。言い換えれば、抵抗部１４は反転部１２で提供されている信号のレベルを弱める。したがって、抵抗素子Ｒの抵抗の大きさは、反転部１２で提供される信号のレベルを弱めることができる所定の抵抗の大きさを有するように具備することができる。
【００２２】
前述した通り、データ処理部２０はデータＤａｔａを受信して必要な動作を行う回路部である。例えば、半導体集積回路においては、データ処理部２０は読み込み動作を行うデータ出力制御部、又は書き込み動作を行うデータ入力制御部になり得る。すなわち、データ処理部２０は適用する回路部によって、それぞれの機能（ｆｕｎｃｔｉｏｎ）を行う多様な回路部であり得る。ただし、データ処理部２０は長い信号ライン又は信号バスを通じて転送されるデータＤａｔａに対して実質的に内部回路で必要な適切な動作を行う回路部であればよい。
【００２３】
一方、信号駆動ブロック５は、入力信号によりデータＤａｔａを外部供給電圧ＶＤＤレベルのハイレベル、又は接地電圧ＶＳＳレベルのローレベルで提供することができる。
【００２４】
引き続き、信号ライン制御回路１の動作を説明することにする。
図３は、一定遅延時間が過ぎた後のデータレベル調整部の動作を説明するための回路図である。
【００２５】
まず、活性化したテストモード信号ＴＭ＿ＥＮに応答してスイッチング部１３がターンオンされ、信号ラインを通じて転送されたデータＤａｔａがハイレベルの場合を説明することにする。
【００２６】
図２及び図３を参照すると、転送されるデータＤａｔａが外部供給電圧ＶＤＤレベルのハイレベルであるので、ノードａがハイレベルになる。データ処理部２０では、外部供給電圧ＶＤＤレベルであるハイレベルのデータＤａｔａに対して回路動作を行う。一方、遅延器１１はこのようなデータ処理部２０の動作遂行時間だけデータＤａｔａを遅延させ、反転部１２に提供する。
【００２７】
一方、データ（Ｄａｔａ）は信号駆動ブロックのプルアップ素子ＰＭによってハイレベルに維持されている状態として例示する。したがって、図３に示すように、ハイレベルのデータＤａｔａを受信した反転部１２のプルダウン素子ＰＤが応答して、抵抗素子Ｒを通じてデータＤａｔａをローレベルで駆動している。最終的なデータＤａｔａのレベルは、信号駆動ブロックのプルアップ素子ＰＭの駆動能力と反転部１２プルダウン素子ＰＤの駆動能力及び抵抗素子Ｒの抵抗値により決定される。これにより、外部供給電圧ＶＤＤのレベルよりやや低いハイレベルに調整されることができる。
【００２８】
また、信号ラインを通じて転送されたデータＤａｔａがローレベルの場合を説明することにする。
図４は、一定遅延時間が過ぎた後のデータレベル調整部の動作を説明するための回路図である。
【００２９】
図２及び図４を参照すると、転送されるデータＤａｔａが接地電圧ＶＳＳレベルのローレベルであるので、ノードａがローレベルになる。データ処理部２０では、接地電圧ＶＳＳレベルのローレベルのデータＤａｔａに対して回路動作を行う。データＤａｔａ処理動作が完了する所定時間以後、ローレベルのデータＤａｔａを受信した反転部１２のプルアップ素子ＰＵが応答する。
【００３０】
一方、データＤａｔａは、信号駆動ブロックのプルダウン素子ＮＭによりローレベルで駆動されている状態として例示する。したがって、図４に示すように、ローレベルのデータＤａｔａを受信した反転部１２のプルアップ素子ＰＵが応答して、抵抗素子Ｒを通じてデータＤａｔａをハイレベルで駆動している。最終的なデータＤａｔａのレベルは信号駆動ブロックのプルダウン素子ＮＭの駆動能力と反転部１２のプルアップ素子ＰＵの駆動能力及び抵抗素子Ｒの抵抗値により決定され、接地電圧ＶＳＳのレベルよりやや高いローレベルに調整されることができる。
【００３１】
このように、本発明の一実施例によれば、データの信号遷移時には外部供給電圧ＶＤＤ又は接地電圧ＶＳＳレベルでスイングするが、所定時間以後（データ処理部２０の動作に必要な最小時間）には、フルスイングより小さいスイング幅で駆動するように制御することができる。すなわち、データ処理部２０は外部供給電圧ＶＤＤ又は接地電圧ＶＳＳレベルのデータＤａｔａで動作を行う。これは通常のデータ処理部２０の動作を保障するためである。すなわち、データ処理部２０の動作を行うためには、より確実なローレベル、又はハイレベルのデータＤａｔａが必要である。ところが、データ処理部２０での動作遂行が安定した時点以降は、次（ｎｅｘｔ）のデータ遷移時にフルスイングレベルより小さいスイング幅で駆動させることによってデータ遷移速度を高速化するようにする。
【００３２】
従来は、長い信号線で伝送されたデータＤａｔａ遷移時に、例えば、接地電圧ＶＳＳレベルから外部供給電圧ＶＤＤレベルまでフルスイングしようとすると、ライジングタイム（ｒｉｓｉｎｇ ｔｉｍｅ）及びフォーリングタイム（ｆａｌｌｉｎｇ ｔｉｍｅ）が大きかった。しかし、本発明の一実施例によれば、データＤａｔａを必要な動作回路で動作遂行した所定時間以後には、データＤａｔａ電圧レベルを後調整、例えばポストチャージ（ｐｏｓｔ− ｃｈａｒｇｅ）する。すなわち、ポストチャージとは、データ処理部２０での動作が完了した後の伝送又は待機される信号レベルを調整するという意味である。そうして、データ処理部２０での動作以後の待機されるデータＤａｔａレベルは、外部供給電圧ＶＤＤより降下されたレベルであり、接地電圧ＶＳＳより昇圧されたレベルに調整することによって、データＤａｔａ遷移速度を改善することができる。ここで、データＤａｔａレベルをローレベルの場合及びハイレベルの場合に区分し、これから調整された電圧の待機レベルとして二元化することを例示するが、これに制限されるものではない。例えば、待機されるデータレベルを外部供給電圧ＶＤＤと接地電圧ＶＳＳの１／２電位差、すなわち１／２ ＶＤＤ（ｈａｌｆ ＶＤＤ）の同一レベルに調整するようにできることも、もちろん可能である。
【００３３】
図５〜図６は、このようなデータレベル調整部１０が適用される多様な実施例を示すブロック図である。
まず、図５は、データの入力及び出力を制御する半導体集積回路の概念的なブロック図である。
図５を参照すると、半導体集積回路はデータ入力部１００、メモリセルブロック２００及びデータ出力部３００を含む。
【００３４】
まず、データ入力部１００はデータ入力バッファ１１０及びデータ入力制御部１２０を含む。そうして、データ入力部１００は入力データＤｉｎを受信して、グローバルラインＧＩＯに伝送する。
【００３５】
より具体的には、書き込み時にはデータ入出力パッドＤＱパッドから入力データＤｉｎが提供される。データ入力バッファ１１０を通じて入力データＤｉｎはデータ入力制御部１２０に提供される。図示しなかったが、データ入力制御部１２０は、入力データＤｉｎを多重化させるマルチプレクサ（図示せず）を通じて複数の入力ドライバ（図示せず）に提供する。そうして、入力データＤｉｎはグローバル入出力ラインＧＩＯにロード（ｌｏａｄｉｎｇ）される。したがって、入力データＤｉｎはメモリセルブロック２００のバンク（図示せず）に連結されたローカル入出力ライン（Ｌｏｃａｌ ＩＯ Ｌｉｎｅ）に伝えられ、アドレスによって選択されたセルに書き込まれるようになる。
【００３６】
一方、メモリセルブロック２００内の書き込みドライバ制御部２５０は、本発明の一実施形態に係わるデータレベル調整部１０を含む。そうして、グローバル入出力ラインＧＩＯから伝送された入力データＤｉｎの信号レベルがデータレベル調整部１０によって調整される。入力データＤｉｎの信号レベルが調整されることにより、長い信号線のグローバル入出力ラインＧＩＯによって伝送されるデータのスイング速度が改善される。
【００３７】
メモリセルブロック２００に書き込まれたデータを読み込む場合、メモリセルブロック２００内のビットラインセンスアンプ（図示せず）によって増幅され、再び入出力センスアンプ回路部２６０によって増幅されて、グローバル入出力ラインＧＩＯにデータをロードする。このようなデータはデータ出力制御部３１０のパイプレジスタ（図示せず）に伝えられ、データ出力バッファ３２０を経由してバッファリングされることによって入出力パッドＤＱパッドを通じて出力データＤｏｕｔが提供される。この場合にも、データレベル調整部１０がグローバル入出力ラインＧＩＯのデータレベルを調整し、フルスイングレベルより小さいスイング幅で駆動するように制御する。したがって、ロードが大きいグローバル入出力ラインＧＩＯのデータの信号レベルが調整されることによってグローバル入出力ラインＧＩＯのデータスイング速度が改善される。
【００３８】
図６は、本発明の一実施形態に係わるデータレベル調整部１０が含まれたクロック信号回路部のブロック図である。
【００３９】
クロック信号回路部はクロック駆動部４００及びクロック受信部５００を含む。クロック受信部５００はデータレベル調整部１０を含む。ここでのクロック受信部５００は、クロック信号ＣＬＫを受信し、様々な機能を制御する回路部として例示する。
【００４０】
前述した通り、信号ラインを通じて伝送されるクロック信号についても同一のスキーム（ｓｃｈｅｍｅ）を適用することができる。すなわち、クロック駆動部４００で生成されたクロック信号ＣＬＫをクロック受信部５００が受信する。この場合にも、データレベル調整部１０はクロック信号ＣＬＫ遷移され、所定時間以後には遷移されたレベルより低いか高いレベルに調整して、次のクロック遷移時に遷移速度を改善するようにすることができる。
【００４１】
図７は、従来および本発明の一実施形態に係わるデータ遷移時の電圧レベルを示した波形図である。
【００４２】
従来（(1)実線）のデータＤａｔａは、ローレベルは接地電圧（ＶＳＳ）レベルを、ハイレベルは外部供給電圧ＶＤＤレベルを有する。そうして、データ遷移時にはローレベルからハイレベルに、又はハイレベルからローレベルにフルスイングした。したがって、フルスイングでのデータ遷移時にライジングタイム（ｔｒ１；ｒｉｓｉｎｇ ｔｉｍｅ）及びフォーリングタイム（ｔｆ１；ｆａｌｌｉｎｇ ｔｉｍｅ）が大きかった。
【００４３】
しかし、本発明の一実施例（(2)点線）に係るデータは、接地電圧ＶＳＳより高いレベル（ここでは、第１レベルと示す）で待機していてから、外部供給電圧ＶＤＤレベルで遷移する。この時、データはデータ処理部（図２の２０参照）でデータを処理する間の所定区間の間は外部供給電圧ＶＤＤレベルを維持する。所定時間以後にはポストチャージされることによって、外部供給電圧ＶＤＤより低いレベル（ここでは、第２レベルと示す）で待機するようにする。再びデータがローレベルで遷移する時、データを処理する間の所定区間の間は接地電圧ＶＳＳレベルを維持する。所定時間以後にはポストチャージされることによって接地電圧ＶＳＳより高い第１レベルで待機するようにする。したがって、本発明の一実施形態に係わるデータ遷移されるスイング幅は、従来より小さいスイング幅を有することが分かる。これにより、従来より遷移するスイング幅が小さいので、データの遷移時にライジングタイムｔｒ２及びフォーリングタイムｔｆ２が高速化される。図７に示すように、従来より本発明の一実施形態に係わるデータ遷移動作のライジングタイム△ｔｒ及びフォーリングタイム△ｔｆだけ改善されることが分かる。
【００４４】
ここでは第１レベルと第２レベルを各々他の所定の電圧を有するものとして例示した。しかし、前述した通り、第１レベルと第２レベルが、例えば、１／２ ＶＤＤレベルの同一のレベルであることもあり得ることは言うまでもない。
【００４５】
このように、本発明の一実施形態によれば、テストモードが活性化される区間の間、信号ラインを通じて伝送されるデータが、所定レベルで遷移する場合、所定区間の間は遷移されたレベルを維持する。所定時間以後にはデータの遷移レベルより低いか高いレベルで前記データのレベルを後調整、すなわち、ポストチャージする。例えば、データが外部供給電圧レベルで遷移されると、前記外部供給電圧より降下されたレベルに調整し、データが接地電圧レベルで遷移されると、前記接地電圧より昇圧されたレベルに調整することができる。言い換えれば、データの処理時には外部供給電圧又は接地電圧レベルで遷移され、データ処理以後には遷移されるスイング幅が外部供給電圧と接地電圧の電位差のフルスイング幅より小さいスイング幅で遷移されるように制御することができる。これにより、データ遷移速度が改善され、遷移されるスイング幅が小さくなるので、過度な電流が流れるのを防止することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係わるデータを伝送する信号ラインの制御回路のブロック図である。
【図２】図１に係る詳細な回路図である。
【図３】データの電圧レベルに係る信号ライン制御回路の動作説明を示す等価回路図である。
【図４】データの電圧レベルに係る信号ライン制御回路の動作説明を示す等価回路図である。
【図５】図１に係る信号ライン制御回路が適用された他の実施形態のブロック図である。
【図６】図１に係る信号ライン制御回路が適用された他の実施形態のブロック図である。
【図７】従来および本発明の一実施形態に係わるデータの電圧波形図である。
【符号の説明】
【００４７】
５…信号駆動ブロック
１０…データレベル調整部
１１…遅延器
１２…反転部
１３…スイッチング部
１４…抵抗部
２０…データ処理部
１００…データ入力部、
１１０…データ入力バッファ
１２０…データ入力制御部
２００…メモリセルブロック
３００…データ出力部
３１０…データ出力制御部
３２０…データ出力バッファ
４００…クロック駆動部
５００…クロック受信部
【技術分野】
【０００１】
本発明は、信号ライン制御回路及びその制御方法に関し、より具体的にはデータを伝送する信号ライン制御回路及びその制御方法に関する。
【背景技術】
【０００２】
一般的に回路部又は電子装置間のデータ伝送において、信号伝送ラインが長くなることによりデータ信号の伝達が遅くなり得る。
【０００３】
例えば、半導体集積回路に入力される外部命令が読み込み（ｒｅａｄ）又は書き込み（ｗｒｉｔｅ）命令の場合、これに応答して、信号伝送ライン、すなわちグローバル入出力（ＧＩＯ：Ｇｌｏｂａｌ Ｉｎｐｕｔ Ｏｕｔｐｕｔ）ラインを駆動させ、データを読み込んだり、書き込んだりする（例えば、特許文献１）。
【０００４】
より具体的に説明すれば、データの書き込み（ｗｒｉｔｅ）動作は、データ入出力パッドでデータが入力されると、データ入力バッファを介して入力データをマルチプレキシングする回路に提供する。そうして、入力データが多重化され、多数のドライバに提供されて、それぞれのグローバル入出力ライン（Ｇｌｏｂａｌ ＩＯ Ｌｉｎｅ）にロード（ｌｏａｄｉｎｇ）される。したがって、それぞれのデータはバンク（ｂａｎｋ）とメモリセルブロックまで連結されたローカル入出力ライン（Ｌｏｃａｌ ＩＯ Ｌｉｎｅ）に伝えられ、アドレスによって選択されたセルに書き込まれるようになる。
【０００５】
これとは反対に、データの読み込み（ｒｅａｄ）動作は、セルのデータがそれぞれのビットラインセンスアンプにより増幅され、ローカル入出力ラインに伝えられる。その後、再び入出力センスアンプによってグローバル入出力ラインを通じてパイプレジスタに伝えられ、データ入出力パッドを通じて出力データが提供される。しかし、このようなグローバル入出力ラインは、全てのバンクに共有された構造であるので、データ伝達時の信号のロードがかなり大きい。
【０００６】
特に、最近では半導体記憶装置の高集積化によるチップ面積の増加に伴い、グローバル入出力ラインの長さがより一層長くなっている。これにより、データを書き込み、又は読み込む時にグローバル入出力ラインの大きいロードによってデータがフルスイング（ｆｕｌｌ ｓｗｉｎｇ）し、遷移する時に信号遅延が発生して高速動作を満足させ難い点がある。また、データ遷移時に大きいスイング幅によって電流の消耗を増加させることもある。
【特許文献１】特開２００６−０９３６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の技術的課題は、信号伝送を高速化する信号ライン制御回路を提供することにある。
本発明の他の技術的課題は、信号伝送を高速化する信号ライン制御回路の制御方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の技術的課題を達成するために、本発明の一実施形態に係わるデータを伝送する信号ラインの制御回路は、信号ラインを通じて伝送されるデータが所定レベルで遷移する場合、所定時間以後には外部供給電圧より低く、接地電圧より高いレベルに前記データの信号レベルを調整するデータレベル調整部を含む。
【０００９】
本発明の技術的課題を達成するために、本発明の他の実施形態に係わるデータを伝送する信号ラインの制御回路は、信号ラインを通じて伝送されるデータが外部供給電圧又は接地電圧レベルで遷移する場合、前記データのスイング幅は前記外部供給電圧と接地電圧の電位差のフルスイング幅より小さいスイング幅でスイングされるように制御するデータレベル調整部を含む。
【００１０】
本発明の技術的課題を達成するために、本発明のまた他の実施形態に係わるデータを伝送する信号ラインの制御回路は、信号ラインを通じて伝送されるデータが外部供給電圧レベルで遷移する場合、所定区間以後には前記外部供給電圧より降下されたレベルに調整し、前記データが接地電圧レベルで遷移する場合、所定時間以後には前記接地電圧より昇圧されたレベルに調整するデータレベル調整部を含む。
【００１１】
本発明の他の技術的課題を達成するために、本発明の一実施形態に係わるデータを伝送する信号ラインの制御回路の制御方法は、信号ラインを通じて伝送されるデータが所定レベルで遷移する場合、所定区間の間は遷移されたレベルを維持するステップ及び前記所定区間以後には前記データの遷移されたレベルより低いか高いレベルに前記データの電圧レベルを調整するステップを含む。
【発明の効果】
【００１２】
本発明の一実施例の信号ライン制御回路及びその制御方法は、長い信号ラインでのデータ伝送時に信号の遅延を減少させることができる。すなわち、データを処理すべき所定時間の間だけフルスイングレベルで駆動するようにし、所定時間以後にはフルスイングレベルより小さいスイングレベルで駆動及び待機するようにする。これにより、データの遷移時に動作の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下添付した図面に基づいて本発明の好ましい実施形態について説明する。
図１は、本発明の一実施形態に係わるデータを伝送する信号ラインの制御回路１のブロック図である。図１を参照すると、信号ライン制御回路１はデータレベル調整部１０及びデータ処理部（Ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２０を含む。このような信号ライン制御回路１は、信号ラインを通じたデータＤａｔａ伝送時に、データが遷移する場合、所定時間以後には遷移されたレベルより降下するか昇圧したレベルに調整し、次のデータの遷移時に遷移速度を高速化させることができる。
【００１４】
まず、本発明の一実施形態に係わるデータレベル調整部１０は、データＤａｔａを受信し、データ処理部２０を経由して出力されるデータＤａｔａのレベルを調整する。
【００１５】
データ処理部２０は、データＤａｔａを受信して必要な動作を行う概念的な回路部として例示する。これについては、次の図面を参照しながら詳述することにする。
【００１６】
なお、説明されていない信号駆動ブロック５は、データＤａｔａを駆動させるソース回路部であり、本発明の一実施例の理解を助けるために示した。
【００１７】
図２は、図１に係る詳細な回路図である。
まず、データレベル調整部１０は、遅延器１１、反転部１２、スイッチング部１３及び抵抗部１４を含む。
【００１８】
遅延器１１は、受信されたデータＤａｔａを所定時間の間遅延させる。ここでの所定時間は、データ処理部２０がデータＤａｔａに対して適正な動作を遂行できる時間である。したがって、遅延器１１はリフリッカー回路であってもよい。すなわち、遅延器１１はデータ処理部２０でのデータＤａｔａを動作させる時間を補償する。言い換えれば、データレベル調整部１０のデータＤａｔａレベルを調整する時点は、データ処理部２０での動作が所定に遂行された後となる。したがって、遅延器１１は図示しなかったが、所定の時間を満足させるように複数の遅延素子、例えば、多数のインバータを含み得る。
【００１９】
反転部１２は、遅延器１１の出力された信号を受信して反転させる。このような反転部１２は、プルアップ素子ＰＵ及びプルダウン素子ＰＤを含む。プルアップ素子ＰＵは、反転部１２に受信されたローレベルに応答してハイレベルを提供する。プルダウン素子ＰＤは、反転部１２に受信されたハイレベルに応答してローレベルを提供する。プルアップ素子ＰＵは、遅延器１１の出力信号を受信するゲート、外部供給電圧ＶＤＤの印加を受けるソース、プルダウン素子ＰＤと連結されたドレーンを含む。プルダウン素子ＰＤは、遅延器１１の出力信号を受信するゲート、接地電圧ＶＳＳと連結されたソース、プルアップ素子ＰＵと連結されたドレーンを含む。このように、反転部１２は遅延器１１を通じて受信されるデータＤａｔａのレベルを反転させ、以後データＤａｔａの遷移レベルより低いか高いレベルに調整することができる。
【００２０】
スイッチング部１３は、反転部１２の出力端と連結され、テストモード信号ＴＭ＿ＥＮに応答して反転部１２の出力信号を送信させる。このようなスイッチング部１３は、インバータＩＮＶ及び伝送ゲートＴＲを含む。そうして活性化したハイレベルのテストモード信号ＴＭ＿ＥＮを受信すると、伝送ゲートＴＲがターンオンされ、反転部１２の出力信号を送信させることができる。ここで、テストモード信号ＴＭ＿ＥＮは、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）やフューズから提供されることができ、スイッチング部１３を活性化させるイネーブル信号として例示する。
【００２１】
抵抗部１４は、スイッチング部１３の出力端と連結される抵抗素子Ｒを含む。一方、スイッチング部１３がターンオンされると、抵抗部１４はプルアップ及びプルダウン素子ＰＵ、ＰＤのドレーンと連結されるものと見なされる。このように、抵抗素子Ｒは反転部１２で出力される信号の電流流れを干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）する素子である。言い換えれば、抵抗部１４は反転部１２で提供されている信号のレベルを弱める。したがって、抵抗素子Ｒの抵抗の大きさは、反転部１２で提供される信号のレベルを弱めることができる所定の抵抗の大きさを有するように具備することができる。
【００２２】
前述した通り、データ処理部２０はデータＤａｔａを受信して必要な動作を行う回路部である。例えば、半導体集積回路においては、データ処理部２０は読み込み動作を行うデータ出力制御部、又は書き込み動作を行うデータ入力制御部になり得る。すなわち、データ処理部２０は適用する回路部によって、それぞれの機能（ｆｕｎｃｔｉｏｎ）を行う多様な回路部であり得る。ただし、データ処理部２０は長い信号ライン又は信号バスを通じて転送されるデータＤａｔａに対して実質的に内部回路で必要な適切な動作を行う回路部であればよい。
【００２３】
一方、信号駆動ブロック５は、入力信号によりデータＤａｔａを外部供給電圧ＶＤＤレベルのハイレベル、又は接地電圧ＶＳＳレベルのローレベルで提供することができる。
【００２４】
引き続き、信号ライン制御回路１の動作を説明することにする。
図３は、一定遅延時間が過ぎた後のデータレベル調整部の動作を説明するための回路図である。
【００２５】
まず、活性化したテストモード信号ＴＭ＿ＥＮに応答してスイッチング部１３がターンオンされ、信号ラインを通じて転送されたデータＤａｔａがハイレベルの場合を説明することにする。
【００２６】
図２及び図３を参照すると、転送されるデータＤａｔａが外部供給電圧ＶＤＤレベルのハイレベルであるので、ノードａがハイレベルになる。データ処理部２０では、外部供給電圧ＶＤＤレベルであるハイレベルのデータＤａｔａに対して回路動作を行う。一方、遅延器１１はこのようなデータ処理部２０の動作遂行時間だけデータＤａｔａを遅延させ、反転部１２に提供する。
【００２７】
一方、データ（Ｄａｔａ）は信号駆動ブロックのプルアップ素子ＰＭによってハイレベルに維持されている状態として例示する。したがって、図３に示すように、ハイレベルのデータＤａｔａを受信した反転部１２のプルダウン素子ＰＤが応答して、抵抗素子Ｒを通じてデータＤａｔａをローレベルで駆動している。最終的なデータＤａｔａのレベルは、信号駆動ブロックのプルアップ素子ＰＭの駆動能力と反転部１２プルダウン素子ＰＤの駆動能力及び抵抗素子Ｒの抵抗値により決定される。これにより、外部供給電圧ＶＤＤのレベルよりやや低いハイレベルに調整されることができる。
【００２８】
また、信号ラインを通じて転送されたデータＤａｔａがローレベルの場合を説明することにする。
図４は、一定遅延時間が過ぎた後のデータレベル調整部の動作を説明するための回路図である。
【００２９】
図２及び図４を参照すると、転送されるデータＤａｔａが接地電圧ＶＳＳレベルのローレベルであるので、ノードａがローレベルになる。データ処理部２０では、接地電圧ＶＳＳレベルのローレベルのデータＤａｔａに対して回路動作を行う。データＤａｔａ処理動作が完了する所定時間以後、ローレベルのデータＤａｔａを受信した反転部１２のプルアップ素子ＰＵが応答する。
【００３０】
一方、データＤａｔａは、信号駆動ブロックのプルダウン素子ＮＭによりローレベルで駆動されている状態として例示する。したがって、図４に示すように、ローレベルのデータＤａｔａを受信した反転部１２のプルアップ素子ＰＵが応答して、抵抗素子Ｒを通じてデータＤａｔａをハイレベルで駆動している。最終的なデータＤａｔａのレベルは信号駆動ブロックのプルダウン素子ＮＭの駆動能力と反転部１２のプルアップ素子ＰＵの駆動能力及び抵抗素子Ｒの抵抗値により決定され、接地電圧ＶＳＳのレベルよりやや高いローレベルに調整されることができる。
【００３１】
このように、本発明の一実施例によれば、データの信号遷移時には外部供給電圧ＶＤＤ又は接地電圧ＶＳＳレベルでスイングするが、所定時間以後（データ処理部２０の動作に必要な最小時間）には、フルスイングより小さいスイング幅で駆動するように制御することができる。すなわち、データ処理部２０は外部供給電圧ＶＤＤ又は接地電圧ＶＳＳレベルのデータＤａｔａで動作を行う。これは通常のデータ処理部２０の動作を保障するためである。すなわち、データ処理部２０の動作を行うためには、より確実なローレベル、又はハイレベルのデータＤａｔａが必要である。ところが、データ処理部２０での動作遂行が安定した時点以降は、次（ｎｅｘｔ）のデータ遷移時にフルスイングレベルより小さいスイング幅で駆動させることによってデータ遷移速度を高速化するようにする。
【００３２】
従来は、長い信号線で伝送されたデータＤａｔａ遷移時に、例えば、接地電圧ＶＳＳレベルから外部供給電圧ＶＤＤレベルまでフルスイングしようとすると、ライジングタイム（ｒｉｓｉｎｇ ｔｉｍｅ）及びフォーリングタイム（ｆａｌｌｉｎｇ ｔｉｍｅ）が大きかった。しかし、本発明の一実施例によれば、データＤａｔａを必要な動作回路で動作遂行した所定時間以後には、データＤａｔａ電圧レベルを後調整、例えばポストチャージ（ｐｏｓｔ− ｃｈａｒｇｅ）する。すなわち、ポストチャージとは、データ処理部２０での動作が完了した後の伝送又は待機される信号レベルを調整するという意味である。そうして、データ処理部２０での動作以後の待機されるデータＤａｔａレベルは、外部供給電圧ＶＤＤより降下されたレベルであり、接地電圧ＶＳＳより昇圧されたレベルに調整することによって、データＤａｔａ遷移速度を改善することができる。ここで、データＤａｔａレベルをローレベルの場合及びハイレベルの場合に区分し、これから調整された電圧の待機レベルとして二元化することを例示するが、これに制限されるものではない。例えば、待機されるデータレベルを外部供給電圧ＶＤＤと接地電圧ＶＳＳの１／２電位差、すなわち１／２ ＶＤＤ（ｈａｌｆ ＶＤＤ）の同一レベルに調整するようにできることも、もちろん可能である。
【００３３】
図５〜図６は、このようなデータレベル調整部１０が適用される多様な実施例を示すブロック図である。
まず、図５は、データの入力及び出力を制御する半導体集積回路の概念的なブロック図である。
図５を参照すると、半導体集積回路はデータ入力部１００、メモリセルブロック２００及びデータ出力部３００を含む。
【００３４】
まず、データ入力部１００はデータ入力バッファ１１０及びデータ入力制御部１２０を含む。そうして、データ入力部１００は入力データＤｉｎを受信して、グローバルラインＧＩＯに伝送する。
【００３５】
より具体的には、書き込み時にはデータ入出力パッドＤＱパッドから入力データＤｉｎが提供される。データ入力バッファ１１０を通じて入力データＤｉｎはデータ入力制御部１２０に提供される。図示しなかったが、データ入力制御部１２０は、入力データＤｉｎを多重化させるマルチプレクサ（図示せず）を通じて複数の入力ドライバ（図示せず）に提供する。そうして、入力データＤｉｎはグローバル入出力ラインＧＩＯにロード（ｌｏａｄｉｎｇ）される。したがって、入力データＤｉｎはメモリセルブロック２００のバンク（図示せず）に連結されたローカル入出力ライン（Ｌｏｃａｌ ＩＯ Ｌｉｎｅ）に伝えられ、アドレスによって選択されたセルに書き込まれるようになる。
【００３６】
一方、メモリセルブロック２００内の書き込みドライバ制御部２５０は、本発明の一実施形態に係わるデータレベル調整部１０を含む。そうして、グローバル入出力ラインＧＩＯから伝送された入力データＤｉｎの信号レベルがデータレベル調整部１０によって調整される。入力データＤｉｎの信号レベルが調整されることにより、長い信号線のグローバル入出力ラインＧＩＯによって伝送されるデータのスイング速度が改善される。
【００３７】
メモリセルブロック２００に書き込まれたデータを読み込む場合、メモリセルブロック２００内のビットラインセンスアンプ（図示せず）によって増幅され、再び入出力センスアンプ回路部２６０によって増幅されて、グローバル入出力ラインＧＩＯにデータをロードする。このようなデータはデータ出力制御部３１０のパイプレジスタ（図示せず）に伝えられ、データ出力バッファ３２０を経由してバッファリングされることによって入出力パッドＤＱパッドを通じて出力データＤｏｕｔが提供される。この場合にも、データレベル調整部１０がグローバル入出力ラインＧＩＯのデータレベルを調整し、フルスイングレベルより小さいスイング幅で駆動するように制御する。したがって、ロードが大きいグローバル入出力ラインＧＩＯのデータの信号レベルが調整されることによってグローバル入出力ラインＧＩＯのデータスイング速度が改善される。
【００３８】
図６は、本発明の一実施形態に係わるデータレベル調整部１０が含まれたクロック信号回路部のブロック図である。
【００３９】
クロック信号回路部はクロック駆動部４００及びクロック受信部５００を含む。クロック受信部５００はデータレベル調整部１０を含む。ここでのクロック受信部５００は、クロック信号ＣＬＫを受信し、様々な機能を制御する回路部として例示する。
【００４０】
前述した通り、信号ラインを通じて伝送されるクロック信号についても同一のスキーム（ｓｃｈｅｍｅ）を適用することができる。すなわち、クロック駆動部４００で生成されたクロック信号ＣＬＫをクロック受信部５００が受信する。この場合にも、データレベル調整部１０はクロック信号ＣＬＫ遷移され、所定時間以後には遷移されたレベルより低いか高いレベルに調整して、次のクロック遷移時に遷移速度を改善するようにすることができる。
【００４１】
図７は、従来および本発明の一実施形態に係わるデータ遷移時の電圧レベルを示した波形図である。
【００４２】
従来（(1)実線）のデータＤａｔａは、ローレベルは接地電圧（ＶＳＳ）レベルを、ハイレベルは外部供給電圧ＶＤＤレベルを有する。そうして、データ遷移時にはローレベルからハイレベルに、又はハイレベルからローレベルにフルスイングした。したがって、フルスイングでのデータ遷移時にライジングタイム（ｔｒ１；ｒｉｓｉｎｇ ｔｉｍｅ）及びフォーリングタイム（ｔｆ１；ｆａｌｌｉｎｇ ｔｉｍｅ）が大きかった。
【００４３】
しかし、本発明の一実施例（(2)点線）に係るデータは、接地電圧ＶＳＳより高いレベル（ここでは、第１レベルと示す）で待機していてから、外部供給電圧ＶＤＤレベルで遷移する。この時、データはデータ処理部（図２の２０参照）でデータを処理する間の所定区間の間は外部供給電圧ＶＤＤレベルを維持する。所定時間以後にはポストチャージされることによって、外部供給電圧ＶＤＤより低いレベル（ここでは、第２レベルと示す）で待機するようにする。再びデータがローレベルで遷移する時、データを処理する間の所定区間の間は接地電圧ＶＳＳレベルを維持する。所定時間以後にはポストチャージされることによって接地電圧ＶＳＳより高い第１レベルで待機するようにする。したがって、本発明の一実施形態に係わるデータ遷移されるスイング幅は、従来より小さいスイング幅を有することが分かる。これにより、従来より遷移するスイング幅が小さいので、データの遷移時にライジングタイムｔｒ２及びフォーリングタイムｔｆ２が高速化される。図７に示すように、従来より本発明の一実施形態に係わるデータ遷移動作のライジングタイム△ｔｒ及びフォーリングタイム△ｔｆだけ改善されることが分かる。
【００４４】
ここでは第１レベルと第２レベルを各々他の所定の電圧を有するものとして例示した。しかし、前述した通り、第１レベルと第２レベルが、例えば、１／２ ＶＤＤレベルの同一のレベルであることもあり得ることは言うまでもない。
【００４５】
このように、本発明の一実施形態によれば、テストモードが活性化される区間の間、信号ラインを通じて伝送されるデータが、所定レベルで遷移する場合、所定区間の間は遷移されたレベルを維持する。所定時間以後にはデータの遷移レベルより低いか高いレベルで前記データのレベルを後調整、すなわち、ポストチャージする。例えば、データが外部供給電圧レベルで遷移されると、前記外部供給電圧より降下されたレベルに調整し、データが接地電圧レベルで遷移されると、前記接地電圧より昇圧されたレベルに調整することができる。言い換えれば、データの処理時には外部供給電圧又は接地電圧レベルで遷移され、データ処理以後には遷移されるスイング幅が外部供給電圧と接地電圧の電位差のフルスイング幅より小さいスイング幅で遷移されるように制御することができる。これにより、データ遷移速度が改善され、遷移されるスイング幅が小さくなるので、過度な電流が流れるのを防止することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係わるデータを伝送する信号ラインの制御回路のブロック図である。
【図２】図１に係る詳細な回路図である。
【図３】データの電圧レベルに係る信号ライン制御回路の動作説明を示す等価回路図である。
【図４】データの電圧レベルに係る信号ライン制御回路の動作説明を示す等価回路図である。
【図５】図１に係る信号ライン制御回路が適用された他の実施形態のブロック図である。
【図６】図１に係る信号ライン制御回路が適用された他の実施形態のブロック図である。
【図７】従来および本発明の一実施形態に係わるデータの電圧波形図である。
【符号の説明】
【００４７】
５…信号駆動ブロック
１０…データレベル調整部
１１…遅延器
１２…反転部
１３…スイッチング部
１４…抵抗部
２０…データ処理部
１００…データ入力部、
１１０…データ入力バッファ
１２０…データ入力制御部
２００…メモリセルブロック
３００…データ出力部
３１０…データ出力制御部
３２０…データ出力バッファ
４００…クロック駆動部
５００…クロック受信部
【特許請求の範囲】
【請求項１】
ハイ及びローレベルの信号が提供される信号ラインに設置され、前記信号のレベル遷移から所定時間後に前記ハイレベル及びローレベルに調整するデータレベル調整部を含むことを特徴とするデータを伝送する信号ラインの制御回路。
【請求項２】
前記データレベル調整部は、
前記データ遷移時に、前記データを前記所定時間遅延させる遅延器と、
前記遅延器の出力信号を反転させる反転部と、
前記反転部の出力信号を伝送するスイッチング部と、
前記スイッチング部の出力端と連結される抵抗部と
を含むことを特徴とする請求項１に記載のデータを伝送する信号ラインの制御回路。
【請求項３】
前記遅延器は、前記所定時間を満足させるように複数の遅延素子を含むことを特徴とする請求項２に記載のデータを伝送する信号ラインの制御回路。
【請求項４】
前記反転部は、
前記反転部に受信されるローレベルの信号に応答するプルアップ素子と、
前記反転部に受信されるハイレベルの信号に応答するプルダウン素子と
を含むことを特徴とする請求項２に記載のデータを伝送する信号ラインの制御回路。
【請求項５】
前記スイッチング部は、テストモード信号に応答してターンオンされる請求項２に記載のデータを伝送する信号ラインの制御回路。
【請求項６】
前記抵抗部は、前記反転部の出力信号の電流の流れを干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）することを特徴とする請求項２に記載のデータを伝送する信号ラインの制御回路。
【請求項７】
信号ラインを通じて伝送されるデータが、外部供給電圧又は接地電圧レベルで遷移する場合、前記データのスイング幅は前記外部供給電圧と接地電圧の電位差のフルスイング幅より小さいスイング幅でスイングされるように制御するデータレベル調整部を含むことを特徴とするデータを伝送する信号ラインの制御回路。
【請求項８】
前記データレベル調整部は、
前記データ遷移時に、前記データを前記所定時間遅延させる遅延器と、
前記遅延器の出力信号を反転させる反転部と、
前記反転部の出力信号を伝送するスイッチング部と、
前記スイッチング部の出力端と連結される抵抗部と
を含むことを特徴とする請求項７に記載のデータを伝送する信号ラインの制御回路。
【請求項９】
前記遅延器は、前記所定時間を満足させるように複数の遅延素子を含む、請求項８に記載のデータを伝送する信号ラインの制御回路。
【請求項１０】
前記反転部は、
前記反転部に受信されるローレベルの信号に応答するプルアップ素子と、
前記反転部に受信されるハイレベルの信号に応答するプルダウン素子と
を含むことを特徴とする請求項８に記載のデータを伝送する信号ラインの制御回路。
【請求項１１】
前記スイッチング部は、テストモード信号に応答してターンオンされることを特徴とする請求項８に記載のデータを伝送する信号ラインの制御回路。
【請求項１２】
前記抵抗部は、前記反転部の出力信号の電流の流れを干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）することを特徴とする請求項８に記載のデータを伝送する信号ラインの制御回路。
【請求項１３】
信号ラインを通じて伝送されるデータが外部供給電圧レベルで遷移する場合、所定区間以後には前記外部供給電圧より降下されたレベルに調整し、前記データが接地電圧レベルで遷移する場合、所定時間以後には前記接地電圧より昇圧されたレベルに調整するデータレベル調整部を含むことを特徴とするデータを伝送する信号ラインの制御回路。
【請求項１４】
前記データレベル調整部は、
前記データ遷移時に、前記データを前記所定時間遅延させる遅延器と、
前記遅延器の出力信号を反転させる反転部と、
前記反転部の出力信号を伝送するスイッチング部と、
前記スイッチング部の出力端と連結される抵抗部とを含むことを特徴とする請求項１３に記載のデータを伝送する信号ラインの制御回路。
【請求項１５】
前記遅延器は、前記所定時間を満足させるように複数の遅延素子を含むことを特徴とする請求項１４に記載のデータを伝送する信号ラインの制御回路。
【請求項１６】
前記反転部は、
前記反転部に受信されるローレベルの信号に応答するプルアップ素子と、
前記反転部に受信されるハイレベルの信号に応答するプルダウン素子と
を含むことを特徴とする請求項１４に記載のデータを伝送する信号ラインの制御回路。
【請求項１７】
前記スイッチング部は、テストモード信号に応答してターンオンされることを特徴とする請求項１４に記載のデータを伝送する信号ラインの制御回路。
【請求項１８】
前記抵抗部は、前記反転部の出力信号の電流の流れを干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）することを特徴とする請求項１４に記載のデータを伝送する信号ラインの制御回路。
【請求項１９】
信号ラインを通じて伝送されるデータが所定レベルで遷移する場合、所定区間の間は遷移されたレベルを維持するステップと、
前記所定区間以後には前記データの遷移されたレベルより低いか高いレベルに前記データの電圧レベルを調整するステップとを含むことを特徴とするデータを伝送する信号ラインの制御回路の制御方法。
【請求項２０】
前記データのレベルを調整するステップは、前記データが外部供給電圧レベルで遷移されると前記外部供給電圧より降下されたレベルに調整することを特徴とする請求項１９に記載のデータを伝送する信号ラインの制御回路の制御方法。
【請求項２１】
前記データのレベルを調整するステップは、前記データが接地電圧レベルで遷移されると前記接地電圧より昇圧されたレベルに調整することを特徴とする請求項１９に記載のデータを伝送する信号ラインの制御回路の制御方法。
【請求項１】
ハイ及びローレベルの信号が提供される信号ラインに設置され、前記信号のレベル遷移から所定時間後に前記ハイレベル及びローレベルに調整するデータレベル調整部を含むことを特徴とするデータを伝送する信号ラインの制御回路。
【請求項２】
前記データレベル調整部は、
前記データ遷移時に、前記データを前記所定時間遅延させる遅延器と、
前記遅延器の出力信号を反転させる反転部と、
前記反転部の出力信号を伝送するスイッチング部と、
前記スイッチング部の出力端と連結される抵抗部と
を含むことを特徴とする請求項１に記載のデータを伝送する信号ラインの制御回路。
【請求項３】
前記遅延器は、前記所定時間を満足させるように複数の遅延素子を含むことを特徴とする請求項２に記載のデータを伝送する信号ラインの制御回路。
【請求項４】
前記反転部は、
前記反転部に受信されるローレベルの信号に応答するプルアップ素子と、
前記反転部に受信されるハイレベルの信号に応答するプルダウン素子と
を含むことを特徴とする請求項２に記載のデータを伝送する信号ラインの制御回路。
【請求項５】
前記スイッチング部は、テストモード信号に応答してターンオンされる請求項２に記載のデータを伝送する信号ラインの制御回路。
【請求項６】
前記抵抗部は、前記反転部の出力信号の電流の流れを干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）することを特徴とする請求項２に記載のデータを伝送する信号ラインの制御回路。
【請求項７】
信号ラインを通じて伝送されるデータが、外部供給電圧又は接地電圧レベルで遷移する場合、前記データのスイング幅は前記外部供給電圧と接地電圧の電位差のフルスイング幅より小さいスイング幅でスイングされるように制御するデータレベル調整部を含むことを特徴とするデータを伝送する信号ラインの制御回路。
【請求項８】
前記データレベル調整部は、
前記データ遷移時に、前記データを前記所定時間遅延させる遅延器と、
前記遅延器の出力信号を反転させる反転部と、
前記反転部の出力信号を伝送するスイッチング部と、
前記スイッチング部の出力端と連結される抵抗部と
を含むことを特徴とする請求項７に記載のデータを伝送する信号ラインの制御回路。
【請求項９】
前記遅延器は、前記所定時間を満足させるように複数の遅延素子を含む、請求項８に記載のデータを伝送する信号ラインの制御回路。
【請求項１０】
前記反転部は、
前記反転部に受信されるローレベルの信号に応答するプルアップ素子と、
前記反転部に受信されるハイレベルの信号に応答するプルダウン素子と
を含むことを特徴とする請求項８に記載のデータを伝送する信号ラインの制御回路。
【請求項１１】
前記スイッチング部は、テストモード信号に応答してターンオンされることを特徴とする請求項８に記載のデータを伝送する信号ラインの制御回路。
【請求項１２】
前記抵抗部は、前記反転部の出力信号の電流の流れを干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）することを特徴とする請求項８に記載のデータを伝送する信号ラインの制御回路。
【請求項１３】
信号ラインを通じて伝送されるデータが外部供給電圧レベルで遷移する場合、所定区間以後には前記外部供給電圧より降下されたレベルに調整し、前記データが接地電圧レベルで遷移する場合、所定時間以後には前記接地電圧より昇圧されたレベルに調整するデータレベル調整部を含むことを特徴とするデータを伝送する信号ラインの制御回路。
【請求項１４】
前記データレベル調整部は、
前記データ遷移時に、前記データを前記所定時間遅延させる遅延器と、
前記遅延器の出力信号を反転させる反転部と、
前記反転部の出力信号を伝送するスイッチング部と、
前記スイッチング部の出力端と連結される抵抗部とを含むことを特徴とする請求項１３に記載のデータを伝送する信号ラインの制御回路。
【請求項１５】
前記遅延器は、前記所定時間を満足させるように複数の遅延素子を含むことを特徴とする請求項１４に記載のデータを伝送する信号ラインの制御回路。
【請求項１６】
前記反転部は、
前記反転部に受信されるローレベルの信号に応答するプルアップ素子と、
前記反転部に受信されるハイレベルの信号に応答するプルダウン素子と
を含むことを特徴とする請求項１４に記載のデータを伝送する信号ラインの制御回路。
【請求項１７】
前記スイッチング部は、テストモード信号に応答してターンオンされることを特徴とする請求項１４に記載のデータを伝送する信号ラインの制御回路。
【請求項１８】
前記抵抗部は、前記反転部の出力信号の電流の流れを干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）することを特徴とする請求項１４に記載のデータを伝送する信号ラインの制御回路。
【請求項１９】
信号ラインを通じて伝送されるデータが所定レベルで遷移する場合、所定区間の間は遷移されたレベルを維持するステップと、
前記所定区間以後には前記データの遷移されたレベルより低いか高いレベルに前記データの電圧レベルを調整するステップとを含むことを特徴とするデータを伝送する信号ラインの制御回路の制御方法。
【請求項２０】
前記データのレベルを調整するステップは、前記データが外部供給電圧レベルで遷移されると前記外部供給電圧より降下されたレベルに調整することを特徴とする請求項１９に記載のデータを伝送する信号ラインの制御回路の制御方法。
【請求項２１】
前記データのレベルを調整するステップは、前記データが接地電圧レベルで遷移されると前記接地電圧より昇圧されたレベルに調整することを特徴とする請求項１９に記載のデータを伝送する信号ラインの制御回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−１２４７０４（Ｐ２００９−１２４７０４Ａ）
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願番号】特願２００８−２８２６０６（Ｐ２００８−２８２６０６）
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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