バッファ回路
【目的】本発明の目的は、バイポーラとＣＭＯＳを組合わせた、高速、低消費電力のノンインバータ型の複合バッファ回路を提供することにある。
【構成】２つのｎｐｎトランジスタの、コレクタ・エミッタ経路を直列接続し、一方（上側）のｎｐｎトランジスタのベースは入力端子に直流的に接続する。また、他方（下側）のｎｐｎトランジスタの前段に、ソース接地形のＭＯＳ回路を設ける。
【効果】ｎｐｎトランジスタの前段に、低速なソースフォロワ回路を用いない。このため、高速、低消費電力のノンインバータ形バッファ回路が得られる。
【構成】２つのｎｐｎトランジスタの、コレクタ・エミッタ経路を直列接続し、一方（上側）のｎｐｎトランジスタのベースは入力端子に直流的に接続する。また、他方（下側）のｎｐｎトランジスタの前段に、ソース接地形のＭＯＳ回路を設ける。
【効果】ｎｐｎトランジスタの前段に、低速なソースフォロワ回路を用いない。このため、高速、低消費電力のノンインバータ形バッファ回路が得られる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳとバイポーラとを組合わせた低消費電力、高速のバッファ回路に関するものである。
【０００２】
【従来の技術】従来からＣＭＯＳとバイポーラ、トランジスタとを組合わせてＣＭＯＳの低消費電力とバイポーラの高速性とを兼ね備えたバッファ回路を構成しようという試みが知られている。図１はその一例のバッファ回路でインバータである。この種の回路としては、これと異なる構成のものも知られているが、インバータが多い。
【０００３】本発明に関連した技術については、アイ・イー・イー・イー・トランザクションズ・オン・エレクトロン・デバイシズ、Ｖｏｌ．ＥＤ−１６、Ｎｏ．１１、１９６９年１１月、第９４５頁ないし第９５１頁（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ Ｖｏｌ．ＥＤ−１６，Ｎｏ１１，Ｎｏｖ．１９６９，ｐｐ．９４５−９５１）に記載されている。
【０００４】また、米国特許第３，６０９，４７９号公報（特にＦｉｇ．９）や、特開昭４８−３５７６１号公報（特に第９図）に記載されている。
【０００５】
【発明が解決しようとする課題】ところで、この種のバッファ回路は、たとえばＣＭＯＳ論理ゲート回路に付加した高駆動能力の高速、低消費電力の論理ゲートを構成したり、また、ＬＳＩ内で負荷の軽い回路部分はＣＭＯＳのみで構成し、負荷の重い回路にのみこれらのバッファ回路を付加して、全体として高集積、高速、低消費電力のＬＳＩを構成したりするのに適している。たとえば、図２はそのような回路構成の一例であり、ＣＭＯＳゲート（例として２入力ＮＡＮＤゲートを示している）にバイポーラ・ＣＭＯＳバッファ回路（たとえば図１の回路）を付加したものである。この回路構成の場合、負荷ＣＬ（配線容量および駆動すべき次段ゲートの入力容量の和）が小さい場合（たとえば０．１ｐＦ程度の場合）には一般にはＣＭＯＳだけで充分に高速であり、バッファ回路を付加すればかえって負荷駆動の応答は遅くなってしまう。しかし、ＣＬが大きく（たとえば１ｐＦ程度と）なると、ＣＭＯＳ回路は駆動能力が劣るため非常に遅くなり、遅延時間は軽負荷の時の数倍（たとえば３倍以上）となる。この場合、バイポーラとＣＭＯＳの複合バッファ回路を付加することにより、付加回路部分も含めた回路全体の遅延時間を短縮（たとえば、軽負荷時のＣＭＯＳ回路の２倍程度に）できる。負荷ＣＬが更に大きな場合には、バッファ回路付加による高速化効果は更に大きくなることは言うまでもなかろう。
【０００６】なお図１の回路では、回路の下半分にＣＭＯＳソースフォロワ回路が含まれている。一般にＣＭＯＳソースフォロワ回路は電圧利得をもたず、速度が遅いことが知られている。このため図１の回路は高速動作の点でなお不十分という問題があった。
【０００７】ところで、図２に示すように、通常、ＣＭＯＳ論理ゲートは、ＮＡＮＤおよびＮＯＲが基本回路となっており、これらのゲートにインバータ回路を組合せると、ＡＮＤ、ＯＲなど、否定を含まない論理となる。図２はその１例を示し、ＣＭＯＳにより構成されたＮＡＮＤゲートの出力に、図１に示した如きバイポーラとＣＭＯＳの複合のバッファ回路２２が接続され、ＡＮＤ回路が得られる。
【０００８】しかしながら、このような肯定の論理回路となる組合わせを多用したり、あるいは基本回路としてランダム論理を組むのは困難となる。したがって、これらのバッファ回路として高速、低消費電力のノンインバータ型のバッファ回路が望まれる。
【０００９】従って、本発明の目的は、バイポーラとＣＭＯＳを組合わせた、高速、低消費電力のノンインバータ型の複合バッファ回路を提供することにある。
【００１０】本願発明者等は上記目的を達成するため、バッファ回路の構成方法の検討を行なった。
【００１１】図３は本願発明者等による第１の検討回路である。この回路はｎチャネルＭＯＳトランジスタＱＭ１及びＱＭ４、ｐチャネルＭＯＳトランジスタＱＭ２，及びＱＭ３，ｎｐｎバイポーラトランジスタＱＢ１，ＱＢ２からなる。この回路は次のように動作する。まず、入力，出力とも高レベルである状態を考える。この時、ＱＭ２，ＱＭ３はオフであり、ＱＭ１，ＱＭ４がオンである。したがってＱＢ２はオフである。また、出力ＯＵＴの負荷は容量性なので、定常状態ではＱＢ１も殆んどオフである。この状態のもとで出力ＯＵＴが何かの原因（たとえば出力に接続される負荷のリーク電流等）で低レベルとなったとするとＱＭ１を経てＱＢ１にベース電流が供給され出力ＯＵＴは高レベルに保たれる。ＯＵＴが高レベルにある限りほぼＱＢ１はオフであり、従って定常状態では殆んど電流は流れない。次に、入力ＩＮが高レベルから低レベルに切換わる状態を考える。切換わった直後は出力ＯＵＴはまだ高レベルにある。この状態ではＱＭ２，ＱＭ３がオン、ＱＭ１，ＱＭ４はオフである。ＱＢ１のベースに蓄積されていた電荷はＱＭ２により引抜かれＱＢ１はオフとなり、一方、ＱＢ２にはＱＢ３を経てベース電流が供給されるのでオンとなる。従って、ＱＢ２のコレクタにはそのベース電流のｈFE倍の電流が流れるので、出力ＯＵＴは急速に低レベルに向かう。出力ＯＵＴが低レベルになると、出力ＯＵＴからＱＢ２へのベース電流は供給されなくなり、ＱＢ２はオフとなる。この状態ではＱＭ２もオンとなっているが、ＱＢ１のベース電荷は既に引抜かれているので、電流は流れない。つまり、入出力とも低レベルの定常状態にあっても、電流はリーク電流以外は流れない。次に、入力が低レベルから高レベルへと切換わる場合について考える。入力が切換わった直後は、出力はまだ低レベルにある。従って、ＱＭ１はオン、ＱＭ２オフ、ＱＭ３オフ、ＱＭ４オンとなり、ＱＭ１を経てＱＢ１にベース電流が供給される一方、ＱＢ２のベース電荷はＱＭ４により引抜かれる。従って、ＱＢ２は急速にオフとなり、出力ＯＵＴはＱＢ１により高レベルへと向かう。出力ＯＵＴが完全に高レベルとなるとＱＭ１を経てのベース電流は流れなくなり、最初に説明した状態に戻る。
【００１２】以上説明したように、図３の回路では、入出力が高または低レベルに留まっている限りはリーク電流が流れるだけで消費電力は殆んど零であり、電力は切換の過渡時に流れるだけである。従って、全体として消費電力は小さく、ＣＭＯＳと同じと考えてよい。一方、出力から見るとＭＯＳトランジスタのｇｍがｈFE倍（すなわち約２桁倍）してみえるので、出力の負荷容量が大きくても充分に高速化できる。なお、高速化のためには、ＱＭ１（または場合によってはＱＭ３も）はデプリーション型であることが望ましい。
【００１３】上記の図３の回路には、トランジスタＱＭ１、ＱＭ２からなるＣＭＯＳソースフォロワ回路が含まれている。このため図３の回路も高速動作の点でなお不十分である。
【００１４】図４は本願発明者等による第２の検討回路である。この回路と図３の回路との違いは、図３で出力ＯＵＴに接続されていたＱＭ２のドレーンが図４ではＱＢ２のベースに接続されている点だけである。図４の回路では、入力が高レベルから低レベルへと切換わる時に、ＱＢ１のベースから引抜かれた電荷はＱＢ２にベース電流として供給され、従ってその分だけＱＢ２がオンとなる時間が早くなる。その他の動作については、図４と図３は同じである。
【００１５】ところで、図３、図４の検討回路では、高速化のためにはＱＭ１はデプリーション型であることが望ましい。デプリーション型でなければ、入力が高レベルであっても、出力を充分に高レベルにする程ベース電流を供給できないからである。従って、出力を充分に高レベルに保つことも高速化することも困難となる。一方、図３、図４の他のＭＯＳトランジスタは一般にエンハンスメント型（勿論、必要に応じてデプリーション型にしてもさしつかえないことは言うまでもない）であるため、図３、図４の実施例の場合、高性能化のためにはエンハンスメント型とデプリーション型の両型のＭＯＳトランジスタを使用することが必要となり、プロセス的に多少複雑となる。
【００１６】図４の回路においても、トランジスタＱＭ１、ＱＭ２からなるＣＭＯＳソースフォロワ回路が含まれている。従って図４の回路も高速動作の点でなお不十分である。
【００１７】図５は、本願発明者等による第３の検討回路であり、上述のような欠点が除かれている。
【００１８】図５の回路はｐチャネルＭＯＳトランジスタＱＭ１１，ＱＭ１２及びＱＭ１３、ｎチャネルＭＯＳトランジスタＱＭ１４、ｎｐｎバイポーラトランジスタＱＢ１１及びＱＢ１２から成る。
【００１９】この回路の動作を簡単に説明する。まず、入力、出力とも高レベルである状態を考える。この時、ＱＭ１１，ＱＭ１２，ＱＭ１３はオフであり、ＱＭ１４のみがオンである。従って、ＱＢ１１，ＱＢ１２ともにオフである。この状態のもとで出力ＯＵＴが何かの原因（たとえば出力に接続される負荷のリーク電流等）で低レベルとなったとするとＱＭ１２がオンとなりＱＢ１１に入力端ＩＮからベース電流が供給され出力ＯＵＴは高レベルに保たれる。ＯＵＴが高レベルにある限りＱＢ１１はオフであり、従って定常状態では殆んど電流は流れない。次に、入力ＩＮが高レベルから低レベルに切換わる状態を考える。切換わつた直後は出力ＯＵＴはまだ高レベルにある。この状態ではＱＭ１１，ＱＭ１３がオン、ＱＭ１２，ＱＭ１４はオフである。ＱＢ１１のベースに蓄積されていた電荷はＱＭ１１により引抜かれＱＢ１１はオフとなり、一方、ＱＢ１２にはＱＭ１３を経てベース電流が供給されるのでオンとなる。従って、ＱＢ１２のコレクタにはそのベース電流のｈFE倍の電流が流れるので、出力ＯＵＴは急速に低レベルに向かう。出力ＯＵＴが低レベルになると、出力ＯＵＴからＱＢ１２へのベース電流は供給されなくなり、ＱＢ１２はオフとなる。この状態ではＱＭ１１，ＱＭ１２もオンとなっているが、ＱＢ１１のベース電荷は既に引抜かれているので、電流は流れない。つまり、入出力ともに低レベルの定常状態にあっても、電流はリーク電流以外は流れない。次に、入力が低レベルから高レベルと切換わる場合について考える。入力が切換わった直後は、出力はまだ低レベルにある。従って、ＱＭ１１はオフ，ＱＭ１２はオン，ＱＭ１３はオフ，ＱＭ１４はオンとなり、ＱＭ１２を経てＱＢ１１にベース電流が供給される一方、ＱＢ１２のベース電荷はＱＭ１４により引抜かれる。従って、ＱＢ１２は急速にオフとなり、出力ＯＵＴはＱＢ１１により高レベルへと向かう。出力ＯＵＴが完全に高レベルとなるとＱＭ１２はオフとなり、最初に説明した状態に戻る。
【００２０】以上説明したように図５の回路でも入出力が高または低レベルに留まっている限りはリーク電流が流れるだけで消費電力は殆んど零であり、電流は切換の過渡時に流れるだけである。従って、全体として消費電力は、図３、図４の実施例と同様に、ＣＭＯＳと同様と考えてよく、また実効的にＣＭＯＳゲートのｇｍがｈFE倍されると考えてよいことは、図３、図４の実施例の場合と同じである。
【００２１】図６は、本願発明者等による第４の検討回路である。この回路と図５の回路との違いは、図５で出力ＯＵＴに接続されていたＱＭ１１のドレーンが図６ではＱＢ１２のベースに接続されている点だけである。図６R>６の回路では、入力が高レベルから低レベルへと切換わる時に、ＱＢ１１のベースから引抜かれた電荷はＱＢ１２にベース電流として供給され、従ってその分だけＱＢ１２がオンとなる時間が早くなる。その他の動作については、図６と図５は同じである。なお、図５、図６の回路では、ＱＢ１１のベース電流を前段回路が供給しなければならないので、図３、図４の場合に比べ前段に多少大きな駆動能力が必要とされる。
【００２２】図５及び図６の回路は、ＣＭＯＳソースフォロワ回路を含まない。いずれの回路もｎｐｎトランジスタＱＢ１１のベースと入力端子ＩＮの間は、ｐチャネルＭＯＳトランジスタＱＭ１２のドレイン・ソース電流通路を介して、直流的に結合されている。従って上記のＣＭＯＳソースフォロワを用いたバッファ回路より高速である。
【００２３】
【課題を解決するための手段】上記課題を解決するための手段は、ＣＭＯＳとバイポーラトランジスタとを含むバッファ回路と、該バッファ回路の入力に接続されたＭＯＳ回路とを具備してなるバイポーラＣＭＯＳ複合回路であって、上記バッファ回路は、入力端子（ＩＮ）と、出力端子（ＯＵＴ）と、エミッタ−コレクタ電流通路が第１の動作電位点と上記出力端子（ＯＵＴ）との間に接続された第１のｎｐｎトランジスタ（ＱＢ１）と、エミッタ−コレクタ電流通路が上記出力端子（ＯＵＴ）と第２の動作電位点との間に接続された第２のｎｐｎトランジスタ（ＱＢ２）と、ドレイン−ソース電流通路が上記第２のｎｐｎトランジスタ（ＱＢ２）のベースと上記出力端子（ＯＵＴ）との間に接続されたｐチャネルＭＯＳトランジスタ（ＱＭ３）と、ドレイン−ソース電流通路が上記第２のｎｐｎトランジスタ（ＱＢ２）のベースと上記第２の動作電位点との間に接続されたｎチャネルＭＯＳトランジスタ（ＱＭ４）とを有し、該ｐチャネルＭＯＳトランジスタ（ＱＭ３）は、そのドレインが上記第２のｎｐｎトランジスタ（ＱＢ２）のベースの側に、そのソースが上記出力端子（ＯＵＴ）の側になる向きに接続されてなり、該ｎチャネルＭＯＳトランジスタ（ＱＭ４）は、そのドレインが上記第２のｎｐｎトランジスタ（ＱＢ２）のベースの側に、そのソースが上記第２の動作電位点の側になる向きに接続されてなり、上記ｐチャネルＭＯＳトランジスタ（ＱＭ３）と上記ｎチャネルＭＯＳトランジスタ（ＱＭ４）のゲートは共に上記入力端子（ＩＮ）に接続されてなり、上記第１のｎｐｎトランジスタ（ＱＢ１）のベースは上記入力端子（ＩＮ）に直接接続されてなり、上記ＭＯＳ回路はゲートに入力信号が印加され、ドレインが上記バッファ回路の上記入力端子に接続されたｎチャネルＭＯＳトランジスタを有してなることを特徴とするバイポーラＣＭＯＳ複合回路とすることである。（図７、図８参照。）
【００２４】
【作用】上記手段によれば、ｎｐｎトランジスタＱＢ１のベースを入力端子ＩＮに直流的に接続する。このためＱＢ１の前段としてはＭＯＳトランジスタを持たない。従ってＱＢ１の立ち上がりが非常に速くなる。
【００２５】また、ｎｐｎトランジスタＱＢ２の前段の２つのＭＯＳトランジスタが、ソースフォロワではなく、ソース接地回路となっている。従ってこのＭＯＳトランジスタ回路が高速に動作する。
【００２６】これらにより、従来技術に比して大幅に高速化されたバッファ回路が得られる。
【００２７】
【実施例】図７は本発明の一実施例の回路図である。この実施例では、図３、図４、または図５、図６においてＱＭ１，ＱＭ２、またはＱＭ１１，ＱＭ１２をとり去り、ＱＢ１またはＱＢ１１のべースを直接入力端子に接続した形となっている。この場合、ＱＢ１は入力が極く低レベルにある以外の時はオン状態にあるので、入力に乗った雑音は全て出力側に現われるという欠点を有している。しかし、雑音余裕度が充分に確保されている場合には、この回路を使用できる。なおこの回路の動作については、図３〜図６の動作説明から明らかであるので、説明を省く。
【００２８】図７の回路もＣＭＯＳソースフォロワを用いていないため、高速バッファ回路が得られる効果がある。また後に述べるように、前段にＣＭＯＳインバータを接続しても高速回路が得られる効果がある。
【００２９】以上説明したきた回路の使用例について簡単に述べる。図８は３入力ＣＭＯＳＮＡＮＤゲートＡと図６の回路Ｂとを組み合わせた例で、全体として３入力ＮＡＮＤ回路を構成している。この回路の遅延時間を、現在高速バイポーラ論理回路として最も標準的なＥＣＬ回路の遅延時間と、同一レベルのプロセスを仮定して比較した。その結果、負荷容量１ｐＦに対して、図８の回路の遅延時間はＥＣＬとほぼ同一となることがわかった。また、Ａ，Ｂ両部分での遅延時間はほぼ等しくＥＣＬの遅延時間のそれぞれ約半分であった。また、この時の消費電力はスイッチング・サイクル時間５０ｎｓを仮定してＥＣＬの約２０分の１と極めて僅かである。つまり、図８の回路を使用すれば、消費電力の点からはＥＣＬの約２０倍高集積のＬＳＩを構成し、単位ゲートの遅延時間を基本的にはＥＣＬと同程度にできることになる。
【００３０】また、本発明のバッファの使用法として、別のアプローチも可能である。図９はその概念を示したもので、ＡはＣＭＯＳゲートを複数個組合わせた論理回路網であり、Ｂ，Ｂ´等は本願発明のバッファ回路である。この場合、ＣＭＯＳゲートの回路網は、各ゲートの負荷が充分軽いと考えられる程度の範囲でまとめられており、各ＣＭＯＳゲートは軽負荷（つまり負荷ゲートが近くに配置されており、配線容量等が少ない）の条件で動作している。一方、チップ内の遠方に配置されているゲートへの入力を印加するとか、またはファンアウトが多いとかで負荷が重い場合には、信号はバッファ回路Ｂ等を介して伝達される。従って、負荷による遅延時間の増加は少ない。このような使用法のいたって簡単な場合を図１０に示す。この場合、たとえばＩ２から入力された信号は、ＣＭＯＳゲートＡ１，Ａ３，Ａ４を経てＢ２でバッファされて出力Ｏ２へ出て行く。この場合、Ａ１，Ａ３，Ａ４の負荷は軽いので各々ＥＣＬの約１／２の遅延時間で動作する。また、出力Ｏ２の負荷が重くても、この部分もＥＣＬの約１／２の遅延時間で動作するので、全体としてＥＣＬの２倍の遅延時間でゲート３段が動作することになる。この遅延時間の低減は、ＣＭＯＳゲート回路網部分での縦続ゲート数が多い程大きくなる。しかし、一般にゲート数が多くなると負荷も大きくなるので、どこかに最適点がある。この最適点は、使用するプロセス・テクノロジー、回路設計技術のレベル等で決まる。また、図９に示した使用方法の場合、バイポーラ・ＣＭＯＳバッファの使用個数が減少するので、バッファ使用によるチップ面積増加も少なく押え得る。また、実際に使用する際には、論理ゲート網に対するバイポーラＣＭＯＳ複合バッファとしては、ノンインバータ型とインバータ型との両者を組合わせて使うことになろうが、その場合インバータ型のバッファとしては従来型のどのようなものを本発明のバッファと組合わせて使用してもよい。
【００３１】図１１は本発明の効果を示す計算機シミュレーション結果を示す図である。横軸は負荷容量ＣＬ、縦軸はゲート遅延時間ｔｐｄである。図１１のＬ２で示した直線は、図７の回路の入力端子（ＩＮ）に、図２中の前段のＣＭＯＳインバータ回路を付加し、図７の回路の出力端子（ＯＵＴ）に負荷容量ＣＬを付加した回路に関して計算した特性である。
【００３２】図１１のＬ１で示した直線は、図３に示したＣＭＯＳソースフォロワを含む第１の検討回路に関して計算した特性である。ここでは前段にインバータ回路は付加しておらず、図３の回路のみによる特性である。この特性は上記のＬ２よりも遅延時間が大きいという結果が得られている。
【００３３】この図から、図７の回路は前段にインバータを付加しても、図３の回路よりさらに遅延時間が小さく、大幅な高速化が図れるという効果が得られる。
【００３４】一般にＣＭＯＳ回路中では、ＣＭＯＳソースフォロワ回路が遅いため極力インバータ回路を用いる。従って大きな負荷を駆動する場合、出力用のバッファ回路の前段のＣＭＯＳゲートはインバータ回路であることが多い。一方ＣＭＯＳインバータの出力を受けるバッファ回路は、出力の論理の要請に応じてインバータ形およびノンインバータ形の両方が必要とされる。このためインバータ形バッファ回路の前段にＣＭＯＳインバータをもつ回路と、ノンインバータ形バッファ回路の前段にＣＭＯＳインバータをもつ回路のいずれもが高速であることが望まれる。本発明によれば高速なノンインバータ形バッファ回路が得られる効果がある。なお、本発明においてＭＯＳトランジスタのＶTHを変えることにより、速度、消費電力、出力レベルなどを変え得るが、それは設計の問題であり、本発明の範囲内にあることはいうまでもない。
【００３５】また、ｎｐｎトランジスタをｐｎｐトランジスタに変えｐチャンネルＭＯＳトランジスタとｎチャンネルＭＯＳトランジスタとを入れ替えても、同様な動作をさせ得ることは言うまでもない。
【００３６】
【発明の効果】以上のように本願発明により、ノンインバータ型の高速、低消費電力の複合バッファ回路が得られ、もって駆動能力の高い所望の論理回路が容易に構成できるのでその工業的価値は大きい。
【図面の簡単な説明】
【図１】従来のインバータ型のバッファ回路である。
【図２】本発明によるバッファ回路の使用方法を示す図である。
【図３】本願発明者等による第１の検討回路である。
【図４】本願発明者等による第２の検討回路である。
【図５】本願発明者等による第３の検討回路である。
【図６】本願発明者等による第４の検討回路である。
【図７】本発明の一実施例を示す図である。
【図８】本発明のバッファ回路の使用方法の一実施例を示す図である。
【図９】本発明のバッファの使用方法の他の実施例の概念図である。
【図１０】図９の概念を具体化した、簡単な使用例である。
【図１１】本発明の効果を示す計算機シミュレーションの結果を示す図である。
【符号の説明】
ＩＮ…入力端子、ＯＵＴ…出力端子、ＱＢ１，ＱＢ２…ｎｐｎトランジスタ、ＱＭ３…ｐチャネルＭＯＳトランジスタ、ＱＭ４…ｎチャネルＭＯＳトランジスタ。
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳとバイポーラとを組合わせた低消費電力、高速のバッファ回路に関するものである。
【０００２】
【従来の技術】従来からＣＭＯＳとバイポーラ、トランジスタとを組合わせてＣＭＯＳの低消費電力とバイポーラの高速性とを兼ね備えたバッファ回路を構成しようという試みが知られている。図１はその一例のバッファ回路でインバータである。この種の回路としては、これと異なる構成のものも知られているが、インバータが多い。
【０００３】本発明に関連した技術については、アイ・イー・イー・イー・トランザクションズ・オン・エレクトロン・デバイシズ、Ｖｏｌ．ＥＤ−１６、Ｎｏ．１１、１９６９年１１月、第９４５頁ないし第９５１頁（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ Ｖｏｌ．ＥＤ−１６，Ｎｏ１１，Ｎｏｖ．１９６９，ｐｐ．９４５−９５１）に記載されている。
【０００４】また、米国特許第３，６０９，４７９号公報（特にＦｉｇ．９）や、特開昭４８−３５７６１号公報（特に第９図）に記載されている。
【０００５】
【発明が解決しようとする課題】ところで、この種のバッファ回路は、たとえばＣＭＯＳ論理ゲート回路に付加した高駆動能力の高速、低消費電力の論理ゲートを構成したり、また、ＬＳＩ内で負荷の軽い回路部分はＣＭＯＳのみで構成し、負荷の重い回路にのみこれらのバッファ回路を付加して、全体として高集積、高速、低消費電力のＬＳＩを構成したりするのに適している。たとえば、図２はそのような回路構成の一例であり、ＣＭＯＳゲート（例として２入力ＮＡＮＤゲートを示している）にバイポーラ・ＣＭＯＳバッファ回路（たとえば図１の回路）を付加したものである。この回路構成の場合、負荷ＣＬ（配線容量および駆動すべき次段ゲートの入力容量の和）が小さい場合（たとえば０．１ｐＦ程度の場合）には一般にはＣＭＯＳだけで充分に高速であり、バッファ回路を付加すればかえって負荷駆動の応答は遅くなってしまう。しかし、ＣＬが大きく（たとえば１ｐＦ程度と）なると、ＣＭＯＳ回路は駆動能力が劣るため非常に遅くなり、遅延時間は軽負荷の時の数倍（たとえば３倍以上）となる。この場合、バイポーラとＣＭＯＳの複合バッファ回路を付加することにより、付加回路部分も含めた回路全体の遅延時間を短縮（たとえば、軽負荷時のＣＭＯＳ回路の２倍程度に）できる。負荷ＣＬが更に大きな場合には、バッファ回路付加による高速化効果は更に大きくなることは言うまでもなかろう。
【０００６】なお図１の回路では、回路の下半分にＣＭＯＳソースフォロワ回路が含まれている。一般にＣＭＯＳソースフォロワ回路は電圧利得をもたず、速度が遅いことが知られている。このため図１の回路は高速動作の点でなお不十分という問題があった。
【０００７】ところで、図２に示すように、通常、ＣＭＯＳ論理ゲートは、ＮＡＮＤおよびＮＯＲが基本回路となっており、これらのゲートにインバータ回路を組合せると、ＡＮＤ、ＯＲなど、否定を含まない論理となる。図２はその１例を示し、ＣＭＯＳにより構成されたＮＡＮＤゲートの出力に、図１に示した如きバイポーラとＣＭＯＳの複合のバッファ回路２２が接続され、ＡＮＤ回路が得られる。
【０００８】しかしながら、このような肯定の論理回路となる組合わせを多用したり、あるいは基本回路としてランダム論理を組むのは困難となる。したがって、これらのバッファ回路として高速、低消費電力のノンインバータ型のバッファ回路が望まれる。
【０００９】従って、本発明の目的は、バイポーラとＣＭＯＳを組合わせた、高速、低消費電力のノンインバータ型の複合バッファ回路を提供することにある。
【００１０】本願発明者等は上記目的を達成するため、バッファ回路の構成方法の検討を行なった。
【００１１】図３は本願発明者等による第１の検討回路である。この回路はｎチャネルＭＯＳトランジスタＱＭ１及びＱＭ４、ｐチャネルＭＯＳトランジスタＱＭ２，及びＱＭ３，ｎｐｎバイポーラトランジスタＱＢ１，ＱＢ２からなる。この回路は次のように動作する。まず、入力，出力とも高レベルである状態を考える。この時、ＱＭ２，ＱＭ３はオフであり、ＱＭ１，ＱＭ４がオンである。したがってＱＢ２はオフである。また、出力ＯＵＴの負荷は容量性なので、定常状態ではＱＢ１も殆んどオフである。この状態のもとで出力ＯＵＴが何かの原因（たとえば出力に接続される負荷のリーク電流等）で低レベルとなったとするとＱＭ１を経てＱＢ１にベース電流が供給され出力ＯＵＴは高レベルに保たれる。ＯＵＴが高レベルにある限りほぼＱＢ１はオフであり、従って定常状態では殆んど電流は流れない。次に、入力ＩＮが高レベルから低レベルに切換わる状態を考える。切換わった直後は出力ＯＵＴはまだ高レベルにある。この状態ではＱＭ２，ＱＭ３がオン、ＱＭ１，ＱＭ４はオフである。ＱＢ１のベースに蓄積されていた電荷はＱＭ２により引抜かれＱＢ１はオフとなり、一方、ＱＢ２にはＱＢ３を経てベース電流が供給されるのでオンとなる。従って、ＱＢ２のコレクタにはそのベース電流のｈFE倍の電流が流れるので、出力ＯＵＴは急速に低レベルに向かう。出力ＯＵＴが低レベルになると、出力ＯＵＴからＱＢ２へのベース電流は供給されなくなり、ＱＢ２はオフとなる。この状態ではＱＭ２もオンとなっているが、ＱＢ１のベース電荷は既に引抜かれているので、電流は流れない。つまり、入出力とも低レベルの定常状態にあっても、電流はリーク電流以外は流れない。次に、入力が低レベルから高レベルへと切換わる場合について考える。入力が切換わった直後は、出力はまだ低レベルにある。従って、ＱＭ１はオン、ＱＭ２オフ、ＱＭ３オフ、ＱＭ４オンとなり、ＱＭ１を経てＱＢ１にベース電流が供給される一方、ＱＢ２のベース電荷はＱＭ４により引抜かれる。従って、ＱＢ２は急速にオフとなり、出力ＯＵＴはＱＢ１により高レベルへと向かう。出力ＯＵＴが完全に高レベルとなるとＱＭ１を経てのベース電流は流れなくなり、最初に説明した状態に戻る。
【００１２】以上説明したように、図３の回路では、入出力が高または低レベルに留まっている限りはリーク電流が流れるだけで消費電力は殆んど零であり、電力は切換の過渡時に流れるだけである。従って、全体として消費電力は小さく、ＣＭＯＳと同じと考えてよい。一方、出力から見るとＭＯＳトランジスタのｇｍがｈFE倍（すなわち約２桁倍）してみえるので、出力の負荷容量が大きくても充分に高速化できる。なお、高速化のためには、ＱＭ１（または場合によってはＱＭ３も）はデプリーション型であることが望ましい。
【００１３】上記の図３の回路には、トランジスタＱＭ１、ＱＭ２からなるＣＭＯＳソースフォロワ回路が含まれている。このため図３の回路も高速動作の点でなお不十分である。
【００１４】図４は本願発明者等による第２の検討回路である。この回路と図３の回路との違いは、図３で出力ＯＵＴに接続されていたＱＭ２のドレーンが図４ではＱＢ２のベースに接続されている点だけである。図４の回路では、入力が高レベルから低レベルへと切換わる時に、ＱＢ１のベースから引抜かれた電荷はＱＢ２にベース電流として供給され、従ってその分だけＱＢ２がオンとなる時間が早くなる。その他の動作については、図４と図３は同じである。
【００１５】ところで、図３、図４の検討回路では、高速化のためにはＱＭ１はデプリーション型であることが望ましい。デプリーション型でなければ、入力が高レベルであっても、出力を充分に高レベルにする程ベース電流を供給できないからである。従って、出力を充分に高レベルに保つことも高速化することも困難となる。一方、図３、図４の他のＭＯＳトランジスタは一般にエンハンスメント型（勿論、必要に応じてデプリーション型にしてもさしつかえないことは言うまでもない）であるため、図３、図４の実施例の場合、高性能化のためにはエンハンスメント型とデプリーション型の両型のＭＯＳトランジスタを使用することが必要となり、プロセス的に多少複雑となる。
【００１６】図４の回路においても、トランジスタＱＭ１、ＱＭ２からなるＣＭＯＳソースフォロワ回路が含まれている。従って図４の回路も高速動作の点でなお不十分である。
【００１７】図５は、本願発明者等による第３の検討回路であり、上述のような欠点が除かれている。
【００１８】図５の回路はｐチャネルＭＯＳトランジスタＱＭ１１，ＱＭ１２及びＱＭ１３、ｎチャネルＭＯＳトランジスタＱＭ１４、ｎｐｎバイポーラトランジスタＱＢ１１及びＱＢ１２から成る。
【００１９】この回路の動作を簡単に説明する。まず、入力、出力とも高レベルである状態を考える。この時、ＱＭ１１，ＱＭ１２，ＱＭ１３はオフであり、ＱＭ１４のみがオンである。従って、ＱＢ１１，ＱＢ１２ともにオフである。この状態のもとで出力ＯＵＴが何かの原因（たとえば出力に接続される負荷のリーク電流等）で低レベルとなったとするとＱＭ１２がオンとなりＱＢ１１に入力端ＩＮからベース電流が供給され出力ＯＵＴは高レベルに保たれる。ＯＵＴが高レベルにある限りＱＢ１１はオフであり、従って定常状態では殆んど電流は流れない。次に、入力ＩＮが高レベルから低レベルに切換わる状態を考える。切換わつた直後は出力ＯＵＴはまだ高レベルにある。この状態ではＱＭ１１，ＱＭ１３がオン、ＱＭ１２，ＱＭ１４はオフである。ＱＢ１１のベースに蓄積されていた電荷はＱＭ１１により引抜かれＱＢ１１はオフとなり、一方、ＱＢ１２にはＱＭ１３を経てベース電流が供給されるのでオンとなる。従って、ＱＢ１２のコレクタにはそのベース電流のｈFE倍の電流が流れるので、出力ＯＵＴは急速に低レベルに向かう。出力ＯＵＴが低レベルになると、出力ＯＵＴからＱＢ１２へのベース電流は供給されなくなり、ＱＢ１２はオフとなる。この状態ではＱＭ１１，ＱＭ１２もオンとなっているが、ＱＢ１１のベース電荷は既に引抜かれているので、電流は流れない。つまり、入出力ともに低レベルの定常状態にあっても、電流はリーク電流以外は流れない。次に、入力が低レベルから高レベルと切換わる場合について考える。入力が切換わった直後は、出力はまだ低レベルにある。従って、ＱＭ１１はオフ，ＱＭ１２はオン，ＱＭ１３はオフ，ＱＭ１４はオンとなり、ＱＭ１２を経てＱＢ１１にベース電流が供給される一方、ＱＢ１２のベース電荷はＱＭ１４により引抜かれる。従って、ＱＢ１２は急速にオフとなり、出力ＯＵＴはＱＢ１１により高レベルへと向かう。出力ＯＵＴが完全に高レベルとなるとＱＭ１２はオフとなり、最初に説明した状態に戻る。
【００２０】以上説明したように図５の回路でも入出力が高または低レベルに留まっている限りはリーク電流が流れるだけで消費電力は殆んど零であり、電流は切換の過渡時に流れるだけである。従って、全体として消費電力は、図３、図４の実施例と同様に、ＣＭＯＳと同様と考えてよく、また実効的にＣＭＯＳゲートのｇｍがｈFE倍されると考えてよいことは、図３、図４の実施例の場合と同じである。
【００２１】図６は、本願発明者等による第４の検討回路である。この回路と図５の回路との違いは、図５で出力ＯＵＴに接続されていたＱＭ１１のドレーンが図６ではＱＢ１２のベースに接続されている点だけである。図６R>６の回路では、入力が高レベルから低レベルへと切換わる時に、ＱＢ１１のベースから引抜かれた電荷はＱＢ１２にベース電流として供給され、従ってその分だけＱＢ１２がオンとなる時間が早くなる。その他の動作については、図６と図５は同じである。なお、図５、図６の回路では、ＱＢ１１のベース電流を前段回路が供給しなければならないので、図３、図４の場合に比べ前段に多少大きな駆動能力が必要とされる。
【００２２】図５及び図６の回路は、ＣＭＯＳソースフォロワ回路を含まない。いずれの回路もｎｐｎトランジスタＱＢ１１のベースと入力端子ＩＮの間は、ｐチャネルＭＯＳトランジスタＱＭ１２のドレイン・ソース電流通路を介して、直流的に結合されている。従って上記のＣＭＯＳソースフォロワを用いたバッファ回路より高速である。
【００２３】
【課題を解決するための手段】上記課題を解決するための手段は、ＣＭＯＳとバイポーラトランジスタとを含むバッファ回路と、該バッファ回路の入力に接続されたＭＯＳ回路とを具備してなるバイポーラＣＭＯＳ複合回路であって、上記バッファ回路は、入力端子（ＩＮ）と、出力端子（ＯＵＴ）と、エミッタ−コレクタ電流通路が第１の動作電位点と上記出力端子（ＯＵＴ）との間に接続された第１のｎｐｎトランジスタ（ＱＢ１）と、エミッタ−コレクタ電流通路が上記出力端子（ＯＵＴ）と第２の動作電位点との間に接続された第２のｎｐｎトランジスタ（ＱＢ２）と、ドレイン−ソース電流通路が上記第２のｎｐｎトランジスタ（ＱＢ２）のベースと上記出力端子（ＯＵＴ）との間に接続されたｐチャネルＭＯＳトランジスタ（ＱＭ３）と、ドレイン−ソース電流通路が上記第２のｎｐｎトランジスタ（ＱＢ２）のベースと上記第２の動作電位点との間に接続されたｎチャネルＭＯＳトランジスタ（ＱＭ４）とを有し、該ｐチャネルＭＯＳトランジスタ（ＱＭ３）は、そのドレインが上記第２のｎｐｎトランジスタ（ＱＢ２）のベースの側に、そのソースが上記出力端子（ＯＵＴ）の側になる向きに接続されてなり、該ｎチャネルＭＯＳトランジスタ（ＱＭ４）は、そのドレインが上記第２のｎｐｎトランジスタ（ＱＢ２）のベースの側に、そのソースが上記第２の動作電位点の側になる向きに接続されてなり、上記ｐチャネルＭＯＳトランジスタ（ＱＭ３）と上記ｎチャネルＭＯＳトランジスタ（ＱＭ４）のゲートは共に上記入力端子（ＩＮ）に接続されてなり、上記第１のｎｐｎトランジスタ（ＱＢ１）のベースは上記入力端子（ＩＮ）に直接接続されてなり、上記ＭＯＳ回路はゲートに入力信号が印加され、ドレインが上記バッファ回路の上記入力端子に接続されたｎチャネルＭＯＳトランジスタを有してなることを特徴とするバイポーラＣＭＯＳ複合回路とすることである。（図７、図８参照。）
【００２４】
【作用】上記手段によれば、ｎｐｎトランジスタＱＢ１のベースを入力端子ＩＮに直流的に接続する。このためＱＢ１の前段としてはＭＯＳトランジスタを持たない。従ってＱＢ１の立ち上がりが非常に速くなる。
【００２５】また、ｎｐｎトランジスタＱＢ２の前段の２つのＭＯＳトランジスタが、ソースフォロワではなく、ソース接地回路となっている。従ってこのＭＯＳトランジスタ回路が高速に動作する。
【００２６】これらにより、従来技術に比して大幅に高速化されたバッファ回路が得られる。
【００２７】
【実施例】図７は本発明の一実施例の回路図である。この実施例では、図３、図４、または図５、図６においてＱＭ１，ＱＭ２、またはＱＭ１１，ＱＭ１２をとり去り、ＱＢ１またはＱＢ１１のべースを直接入力端子に接続した形となっている。この場合、ＱＢ１は入力が極く低レベルにある以外の時はオン状態にあるので、入力に乗った雑音は全て出力側に現われるという欠点を有している。しかし、雑音余裕度が充分に確保されている場合には、この回路を使用できる。なおこの回路の動作については、図３〜図６の動作説明から明らかであるので、説明を省く。
【００２８】図７の回路もＣＭＯＳソースフォロワを用いていないため、高速バッファ回路が得られる効果がある。また後に述べるように、前段にＣＭＯＳインバータを接続しても高速回路が得られる効果がある。
【００２９】以上説明したきた回路の使用例について簡単に述べる。図８は３入力ＣＭＯＳＮＡＮＤゲートＡと図６の回路Ｂとを組み合わせた例で、全体として３入力ＮＡＮＤ回路を構成している。この回路の遅延時間を、現在高速バイポーラ論理回路として最も標準的なＥＣＬ回路の遅延時間と、同一レベルのプロセスを仮定して比較した。その結果、負荷容量１ｐＦに対して、図８の回路の遅延時間はＥＣＬとほぼ同一となることがわかった。また、Ａ，Ｂ両部分での遅延時間はほぼ等しくＥＣＬの遅延時間のそれぞれ約半分であった。また、この時の消費電力はスイッチング・サイクル時間５０ｎｓを仮定してＥＣＬの約２０分の１と極めて僅かである。つまり、図８の回路を使用すれば、消費電力の点からはＥＣＬの約２０倍高集積のＬＳＩを構成し、単位ゲートの遅延時間を基本的にはＥＣＬと同程度にできることになる。
【００３０】また、本発明のバッファの使用法として、別のアプローチも可能である。図９はその概念を示したもので、ＡはＣＭＯＳゲートを複数個組合わせた論理回路網であり、Ｂ，Ｂ´等は本願発明のバッファ回路である。この場合、ＣＭＯＳゲートの回路網は、各ゲートの負荷が充分軽いと考えられる程度の範囲でまとめられており、各ＣＭＯＳゲートは軽負荷（つまり負荷ゲートが近くに配置されており、配線容量等が少ない）の条件で動作している。一方、チップ内の遠方に配置されているゲートへの入力を印加するとか、またはファンアウトが多いとかで負荷が重い場合には、信号はバッファ回路Ｂ等を介して伝達される。従って、負荷による遅延時間の増加は少ない。このような使用法のいたって簡単な場合を図１０に示す。この場合、たとえばＩ２から入力された信号は、ＣＭＯＳゲートＡ１，Ａ３，Ａ４を経てＢ２でバッファされて出力Ｏ２へ出て行く。この場合、Ａ１，Ａ３，Ａ４の負荷は軽いので各々ＥＣＬの約１／２の遅延時間で動作する。また、出力Ｏ２の負荷が重くても、この部分もＥＣＬの約１／２の遅延時間で動作するので、全体としてＥＣＬの２倍の遅延時間でゲート３段が動作することになる。この遅延時間の低減は、ＣＭＯＳゲート回路網部分での縦続ゲート数が多い程大きくなる。しかし、一般にゲート数が多くなると負荷も大きくなるので、どこかに最適点がある。この最適点は、使用するプロセス・テクノロジー、回路設計技術のレベル等で決まる。また、図９に示した使用方法の場合、バイポーラ・ＣＭＯＳバッファの使用個数が減少するので、バッファ使用によるチップ面積増加も少なく押え得る。また、実際に使用する際には、論理ゲート網に対するバイポーラＣＭＯＳ複合バッファとしては、ノンインバータ型とインバータ型との両者を組合わせて使うことになろうが、その場合インバータ型のバッファとしては従来型のどのようなものを本発明のバッファと組合わせて使用してもよい。
【００３１】図１１は本発明の効果を示す計算機シミュレーション結果を示す図である。横軸は負荷容量ＣＬ、縦軸はゲート遅延時間ｔｐｄである。図１１のＬ２で示した直線は、図７の回路の入力端子（ＩＮ）に、図２中の前段のＣＭＯＳインバータ回路を付加し、図７の回路の出力端子（ＯＵＴ）に負荷容量ＣＬを付加した回路に関して計算した特性である。
【００３２】図１１のＬ１で示した直線は、図３に示したＣＭＯＳソースフォロワを含む第１の検討回路に関して計算した特性である。ここでは前段にインバータ回路は付加しておらず、図３の回路のみによる特性である。この特性は上記のＬ２よりも遅延時間が大きいという結果が得られている。
【００３３】この図から、図７の回路は前段にインバータを付加しても、図３の回路よりさらに遅延時間が小さく、大幅な高速化が図れるという効果が得られる。
【００３４】一般にＣＭＯＳ回路中では、ＣＭＯＳソースフォロワ回路が遅いため極力インバータ回路を用いる。従って大きな負荷を駆動する場合、出力用のバッファ回路の前段のＣＭＯＳゲートはインバータ回路であることが多い。一方ＣＭＯＳインバータの出力を受けるバッファ回路は、出力の論理の要請に応じてインバータ形およびノンインバータ形の両方が必要とされる。このためインバータ形バッファ回路の前段にＣＭＯＳインバータをもつ回路と、ノンインバータ形バッファ回路の前段にＣＭＯＳインバータをもつ回路のいずれもが高速であることが望まれる。本発明によれば高速なノンインバータ形バッファ回路が得られる効果がある。なお、本発明においてＭＯＳトランジスタのＶTHを変えることにより、速度、消費電力、出力レベルなどを変え得るが、それは設計の問題であり、本発明の範囲内にあることはいうまでもない。
【００３５】また、ｎｐｎトランジスタをｐｎｐトランジスタに変えｐチャンネルＭＯＳトランジスタとｎチャンネルＭＯＳトランジスタとを入れ替えても、同様な動作をさせ得ることは言うまでもない。
【００３６】
【発明の効果】以上のように本願発明により、ノンインバータ型の高速、低消費電力の複合バッファ回路が得られ、もって駆動能力の高い所望の論理回路が容易に構成できるのでその工業的価値は大きい。
【図面の簡単な説明】
【図１】従来のインバータ型のバッファ回路である。
【図２】本発明によるバッファ回路の使用方法を示す図である。
【図３】本願発明者等による第１の検討回路である。
【図４】本願発明者等による第２の検討回路である。
【図５】本願発明者等による第３の検討回路である。
【図６】本願発明者等による第４の検討回路である。
【図７】本発明の一実施例を示す図である。
【図８】本発明のバッファ回路の使用方法の一実施例を示す図である。
【図９】本発明のバッファの使用方法の他の実施例の概念図である。
【図１０】図９の概念を具体化した、簡単な使用例である。
【図１１】本発明の効果を示す計算機シミュレーションの結果を示す図である。
【符号の説明】
ＩＮ…入力端子、ＯＵＴ…出力端子、ＱＢ１，ＱＢ２…ｎｐｎトランジスタ、ＱＭ３…ｐチャネルＭＯＳトランジスタ、ＱＭ４…ｎチャネルＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】ＣＭＯＳとバイポーラトランジスタとを含むバッファ回路と、該バッファ回路の入力に接続されたＭＯＳ回路とを具備してなるバイポーラＣＭＯＳ複合回路であって、上記バッファ回路は、入力端子と、出力端子と、エミッタ−コレクタ電流通路が第１の動作電位点と上記出力端子との間に接続された第１のｎｐｎトランジスタと、エミッタ−コレクタ電流通路が上記出力端子と第２の動作電位点との間に接続された第２のｎｐｎトランジスタと、ドレイン−ソース電流通路が上記第２のｎｐｎトランジスタのベースと上記出力端子との間に接続されたｐチャネルＭＯＳトランジスタと、ドレイン−ソース電流通路が上記第２のｎｐｎトランジスタのベースと上記第２の動作電位点との間に接続されたｎチャネルＭＯＳトランジスタとを有し、該ｐチャネルＭＯＳトランジスタは、そのドレインが上記第２のｎｐｎトランジスタのベースの側に、そのソースが上記出力端子の側になる向きに接続されてなり、該ｎチャネルＭＯＳトランジスタは、そのドレインが上記第２のｎｐｎトランジスタのベースの側に、そのソースが上記第２の動作電位点の側になる向きに接続されてなり、上記ｐチャネルＭＯＳトランジスタと上記ｎチャネルＭＯＳトランジスタのゲートは共に上記入力端子に接続されてなり、上記第１のｎｐｎトランジスタのベースは上記入力端子に直接接続されてなり、上記ＭＯＳ回路はゲートに入力信号が印加され、ドレインが上記バッファ回路の上記入力端子に接続されたｎチャネルＭＯＳトランジスタを有してなることを特徴とするバイポーラＣＭＯＳ複合回路。
【請求項１】ＣＭＯＳとバイポーラトランジスタとを含むバッファ回路と、該バッファ回路の入力に接続されたＭＯＳ回路とを具備してなるバイポーラＣＭＯＳ複合回路であって、上記バッファ回路は、入力端子と、出力端子と、エミッタ−コレクタ電流通路が第１の動作電位点と上記出力端子との間に接続された第１のｎｐｎトランジスタと、エミッタ−コレクタ電流通路が上記出力端子と第２の動作電位点との間に接続された第２のｎｐｎトランジスタと、ドレイン−ソース電流通路が上記第２のｎｐｎトランジスタのベースと上記出力端子との間に接続されたｐチャネルＭＯＳトランジスタと、ドレイン−ソース電流通路が上記第２のｎｐｎトランジスタのベースと上記第２の動作電位点との間に接続されたｎチャネルＭＯＳトランジスタとを有し、該ｐチャネルＭＯＳトランジスタは、そのドレインが上記第２のｎｐｎトランジスタのベースの側に、そのソースが上記出力端子の側になる向きに接続されてなり、該ｎチャネルＭＯＳトランジスタは、そのドレインが上記第２のｎｐｎトランジスタのベースの側に、そのソースが上記第２の動作電位点の側になる向きに接続されてなり、上記ｐチャネルＭＯＳトランジスタと上記ｎチャネルＭＯＳトランジスタのゲートは共に上記入力端子に接続されてなり、上記第１のｎｐｎトランジスタのベースは上記入力端子に直接接続されてなり、上記ＭＯＳ回路はゲートに入力信号が印加され、ドレインが上記バッファ回路の上記入力端子に接続されたｎチャネルＭＯＳトランジスタを有してなることを特徴とするバイポーラＣＭＯＳ複合回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１０】
【図１１】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１０】
【図１１】
【図８】
【図９】
【公開番号】特開平５−２０６８３７
【公開日】平成５年（１９９３）８月１３日
【国際特許分類】
【出願番号】特願平４−３５９９５
【分割の表示】特願昭５７−１１６７７１の分割
【出願日】昭和５７年（１９８２）７月７日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【公開日】平成５年（１９９３）８月１３日
【国際特許分類】
【分割の表示】特願昭５７−１１６７７１の分割
【出願日】昭和５７年（１９８２）７月７日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
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