バースト信号処理装置、親局通信装置、及びバースト信号処理方法
【課題】 歪みを含むバースト信号で構成されたバーストフレームを入力しても、同期の誤りが発生する頻度を低減することができるバースト信号処理装置を提供する。
【解決手段】 本発明は、バーストフレームを含むバースト信号を処理するバースト信号処理装置に関する。そして、バースト信号処理装置は、バースト信号から、バーストフレームを構成するバーストデリミタ部を検出する手段と、バースト信号で、バーストフレームが開始する第１のタイミングを保持する手段と、バースト信号を、第１の転送速度の系列から第２の転送速度の系列に変換して出力する変換出力手段と、第１のタイミングから第２のタイミングまでの間、変換出力手段におけるバーストフレームの同期状態を非同期状態に制御する手段とを有することを特徴とする。
【解決手段】 本発明は、バーストフレームを含むバースト信号を処理するバースト信号処理装置に関する。そして、バースト信号処理装置は、バースト信号から、バーストフレームを構成するバーストデリミタ部を検出する手段と、バースト信号で、バーストフレームが開始する第１のタイミングを保持する手段と、バースト信号を、第１の転送速度の系列から第２の転送速度の系列に変換して出力する変換出力手段と、第１のタイミングから第２のタイミングまでの間、変換出力手段におけるバーストフレームの同期状態を非同期状態に制御する手段とを有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、バースト信号処理装置、親局通信装置、及び光通信ネットワークシステムに関し、例えばＰＯＮ（ Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）を構成するＯＬＴ（Ｏｐｔｉｃａｌ Ｌｉｎｅ Ｔｅｒｍｉｎａｌ）に適用し得る。
【背景技術】
【０００２】
ＩＥＥＥ８０２．３ａｈ（非特許文献１参照）で規格化されたポイント・マルチポイント通信方式の光加入者収容システム（光アクセスシステム）としてＥＰＯＮ（Ｅｔｈｅｒｎｅｔ（登録商標）ＰＯＮ）が普及している。
【０００３】
ＥＰＯＮを採用した光アクセスシステムでは、親局側に配置されるＯＬＴ（親局通信装置）と、加入者側（子局側）に配置されるＯＮＵ（Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ Ｕｎｉｔ；子局通信装置）との間が、光スプリッタなどの光信号の合分波を受動的に行う機器により１対ｎ（ｎは１以上の整数）で接続される。そして、ＥＰＯＮでは、複数のＯＮＵからのＯＬＴへの上り光信号は、光スプリッタにて時分割多重される。また、ＯＬＴと各ＯＮＵとの間の距離つまり光ファイバ長は必ずしも等しくならない。そのため、ＯＬＴで受信する光信号は、強度が大きく変化するバースト信号となる。以下では、このバースト信号により構成されたフレーム（ＰＯＮ上を流れるフレーム）を「バーストフレーム」と呼ぶものとする。
【０００４】
図６は、従来のＥＰＯＮにおいて、ＯＬＴで受信されるＯＮＵからのバースト信号（バーストフレーム）の形式について示したタイミングチャートである。
【０００５】
図６に示すように、従来のＥＰＯＮのバースト信号は、有信号領域（バーストフレームが発生している領域）と無信号領域（バーストフレームが発生していない領域）に分けることができる。そして、従来のＥＰＯＮのバースト信号を構成する、それぞれの有信号領域は、図６に示すように、先頭から順に、Ｌａｓｅｒ ＯＮ領域（以下、「レーザオン領域」とも呼ぶものとする）、Ｓｙｎｃ Ｐａｔｔｅｒｎ領域（以下、「シンクパターン領域」とも呼ぶものとする）、Ｂｕｒｓｔ Ｄｅｌｉｍｉｔｅｒ領域（以下、「バーストデリミタ領域」とも呼ぶものとする）、Ｄａｔａ領域（以下、「データ領域」とも呼ぶものとする）、及びＥｎｄ Ｏｆ Ｂｕｒｓｔ（ＥＯＢ）領域（以下、「エンドオブバースト領域」とも呼ぶものとする）、Ｌａｓｅｒ ＯＦＦ領域（以下、「レーザオフ領域」とも呼ぶものとする）から構成されている。なお、図６に示すバースト信号の有信号領域（バーストフレーム）の構造は、ＩＥＥＥ ８０２．３ａｖ（非特許文献２参照）で定義されている。
【０００６】
従来のＯＬＴで、ＰＯＮ（光ファイバ）からのバースト信号（光信号）を受信する受信部は、レーザオン領域およびシンクパターン領域の受信時に、自動利得制御、自動閾値制御、クロック再生の動作を行う。そして、従来のＯＬＴを構成する受信部では、クロック再生から、エンドオブバースト領域受信までの正しいパターンを受信できるが、それ以外では、ビットパターンが正常に再生できずに不定パターンとなる可能性がある。そのため、従来のＯＬＴでは、上述のような不定パターンを受信したと認識した際に、後段のデータ処理を行う論理回路で、誤動作するのを防ぐ必要がある。従来のＯＬＴで、これらの誤動作を防ぐ手段として、例えば特許文献１や特許文献２の記載技術がある。
【０００７】
特許文献１では、ＯＬＴのリミッタ増幅器の後段にゲート回路を設けており、前置増幅回路のピーク値が設定された値より小さい場合は無信号領域と判定し、ゲート回路の出力を遮断している。特許文献１に記載されたＯＬＴでは、ゲート回路により無信号領域と認識された期間に、後段の論理回路に不定な信号出力を出さないため、その間後段の論理回路の誤動作を防止することができる。
【０００８】
特許文献２に記載されたＯＬＴではＣＤＲ（Ｃｌｏｃｋ ＆ Ｄａｔａ Ｒｅｃｏｖｅｒｙ；クロックとデータ再生）出力有効判定回路を設け、波形歪みなし、かつ、ビット同期確立した時にＣＤＲ出力を有効にする。そして、特許文献２に記載されたＯＬＴを構成する後段の論理回路は、ＣＤＲ出力有効判定に基づいて、受信信号が有効か無効か判定できるので誤動作を防止することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−３５２３５３号公報
【特許文献２】特開２０１０−１６６４０４号公報
【非特許文献】
【００１０】
【非特許文献１】ＩＥＥＥ編、「ＩＥＥＥ Ｓｔｄ ８０２．３ａｈ−２００４」、[Online]、INTERNET、[２０１１年５月１０日検索]，＜ＵＲＬ： http://standards.ieee.org/getieee802/download/802.3ah-2004.pdf＞
【非特許文献２】ＩＥＥＥ編、「ＩＥＥＥ Ｓｔｄ ８０２．３ａｖ−２００９」、[Online]、INTERNET、[２０１１年５月１０日検索]，＜ＵＲＬ：http://standards.ieee.org/getieee802/download/802.3av-2009.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、従来のＥＰＯＮにおいて、ＩＥＥＥ８０２．３ａｈに準拠した伝送速度１．２５ＧｂｐｓのＯＮＵと、ＩＥＥＥ８０２．３ａｖに準拠した伝送速度１０．３１２５ＧｂｐｓのＯＮＵを、同じ伝送路（光ファイバ）に共存させた場合、ＯＬＴ側では、２種類の速度の入力信号に対応する必要がある。そして、従来のＯＬＴでは、上り信号に２種類の速度の入力信号が混在する場合に、無信号領域の判定は可能であっても、有信号領域については、時分割多重による２種類の信号の混在等により信号の歪み等が発生すると正確に受信することができない場合があった。
【００１２】
そのため、歪みを含むバースト信号で構成されたバーストフレームを入力しても、同期の誤りが発生する頻度を低減することができるバースト信号処理装置（例えば、バースト同期回路）、親局通信装置（例えば、ＯＬＴ）及びバースト信号処理方法が望まれている。
【課題を解決するための手段】
【００１３】
第１の本発明は、バーストフレームを含むバースト信号を処理するバースト信号処理装置において、（１）バースト信号から、バーストフレームを構成するバーストデリミタ部を検出するバーストデリミタ検出手段と、（２）バースト信号で、バーストフレームが開始する第１のタイミングを保持するタイミング保持手段と、（３）バースト信号を、第１の転送速度の系列から第２の転送速度の系列に変換して出力する変換出力手段と、（４）上記タイミング保持手段が保持した第１のタイミングから、少なくとも上記バーストデリミタ検出手段により当該バーストフレームを構成するバーストデリミタが検出された第２のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御する同期制御手段とを有することを特徴とする。
【００１４】
第２の本発明は、複数の子局通信装置から、バーストフレームを含むバースト信号を受信する親局通信装置において、第１の本発明のバースト信号処理装置を用いて、受信したバースト信号に含まれるバーストフレームのデータを読み込むことを特徴とする親局通信装置。
【００１５】
第３の本発明は、バーストフレームを含むバースト信号を処理するバースト信号処理方法において、（１）バーストデリミタ検出手段、タイミング保持手段、変換出力手段、同期制御手段を有し、（２）上記バーストデリミタ検出手段は、バースト信号から、バーストフレームを構成するバーストデリミタ部を検出し、（３）上記タイミング保持手段は、バースト信号で、バーストフレームが開始する第１のタイミングを保持し、（４）上記変換出力手段は、バースト信号を、第１の転送速度の系列から第２の転送速度の系列に変換して出力し、（５）上記同期制御手段は、上記タイミング保持手段が保持した第１のタイミングから第２のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、歪みを含むバースト信号で構成されたバーストフレームを入力しても、同期の誤りが発生する頻度を低減することができるバースト信号処理装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施形態に係るＯＬＴ（親局通信装置）の機能的構成について示したブロック図である。
【図２】実施形態に係るＯＬＴ（親局通信装置）を備えた光通信ネットワークシステムの全体構成について示したブロック図である。
【図３】実施形態に係る第１のバースト信号処理部（バースト信号処理装置）を構成するバースト同期回路の機能的構成について示したブロック図である。
【図４】実施形態に係る第１のバースト信号処理部（バースト信号処理装置）を構成するデリミタ同期回路の機能的構成について示したブロック図である。
【図５】実施形態に係る第１のバースト信号処理部（バースト信号処理装置）の動作について示したタイミングチャートである。
【図６】従来のＯＬＴに到来するバースト信号（バーストフレーム）の構成について示したタイミングチャートである。
【発明を実施するための形態】
【００１８】
（Ａ）主たる実施形態
以下、本発明によるバースト信号処理装置、親局通信装置、及びバースト信号処理方法の一実施形態を、図面を参照しながら詳述する。なお、この実施形態の親局通信装置は、ＯＬＴである。また、この実施形態のバースト信号処理装置は、第１のバースト信号処理部である。
【００１９】
（Ａ−１）実施形態の構成
図２は、この実施形態の光通信ネットワークシステム１の全体構成を示すブロック図である。
【００２０】
光通信ネットワークシステム１には、ＯＬＴ２及び、ｎ個のＯＮＵ３（３−１〜３−ｎ）が配置されている。なお、配置されるＯＮＵ３の数は限定されないものである。
【００２１】
ＯＬＴ２と各ＯＮＵ３との間は、光スプリッタ５（複数分岐としても良い）により分岐された光ファイバ４で接続されている。すなわち、ＯＬＴ２と各ＯＮＵ３によりＰＯＮが形成されている。
【００２２】
図２では、ＯＬＴ２は、図示しない上位側ネットワークと接続しており、各ＯＮＵ３は図示しない下位側ネットワーク（ユーザネットワーク）と接続しているものとする。すなわち、光通信ネットワークシステム１では、ＯＬＴ２及びＯＮＵ３により、図示しない下位側ネットワークと、図示しない上位側ネットワークの間のデータ伝送を行っている。
【００２３】
また、ＯＮＵ３−１〜３−Ｎの中には、ＩＥＥＥ８０２．３ａｈに対応したＯＮＵ３（通信速度が１．２５ＧｂｐｓのＯＮＵ）と、ＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３（通信速度が１０．３１２５Ｇｂｐｓに対応したＯＮＵ）とが混在しているものとする。なお、それぞれのＯＮＵ３は、ＩＥＥＥ８０２．３ａｈ又はＩＥＥＥ８０２．３ａｖのいずれかに対応した既存のＯＮＵを適用することができるため、詳しい説明は省略する。
【００２４】
次に、ＯＬＴ２の内部構成について説明する。
【００２５】
図１は、ＯＬＴ２の機能的構成について示したブロック図である。ＯＬＴ２は、各ＯＮＵ３からの上り方向のバースト信号を受信処理する構成として、光電気変換部２１、第１のバースト信号処理部２２、第１のデータ処理部２３、上位側インタフェース２４、第２のバースト信号処理部２５、及び第２のデータ処理部２６を有している。
【００２６】
なお、ＯＬＴにおけるデータ処理や信号処理については、全て専用チップ（論理回路）等のハードウェアを用いて構成するようにしても良いし、一部についてプロセッサにプログラムを実行させることによりソフトウェア的に構成するようにしても良い。
【００２７】
図１では、ＯＬＴ２が備える構成のうち、ＯＮＵ３からの上り信号を受信して処理する構成のみを示しているが、実際には、下り信号を送出する構成も備えているものとする。すなわち、ＯＬＴ２は、ＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３へ向けて信号送出する第１の信号送信部（図示せず）と、ＩＥＥＥ８０２．３ａｈに対応したＯＮＵ３へ向けて信号送出する第２の信号送信部（図示せず）とを備えているものとする。
【００２８】
光電気変換部２１は、光ファイバ４から入力された光信号（バースト光信号）を電気信号に変換し、第１のバースト信号処理部２２及び第２のバースト信号処理部２５に供給する。なお、第１のバースト信号処理部２２及び第２のバースト信号処理部２５に供給される電気信号は、同じものであるものとする。 第２のバースト信号処理部２５は、光電気変換部２１により変換された電気信号に含まれる信号のうち、ＩＥＥＥ８０２．３ａｈに対応したＯＮＵ（通信速度が１．２５ＧｂｐｓのＯＮＵ）から送出されたバースト信号を処理して、第２のデータ処理部２６に供給するものである。そして、第２のバースト信号処理部２５は、バースト同期回路２５１及びシリアルパラレル変換部２５２を有している。第２のバースト信号処理部２５については、既存のＩＥＥＥ８０２．３ａｈに対応したＯＬＴと同様のものを適用することができるため詳しい説明は省略する。
【００２９】
第２のデータ処理部２６は、第２のバースト信号処理部２５から供給された信号（データ）に基づいたデータ処理（例えば、上位側インタフェース２４へのフレーム転送処理等）を行う。また、第２のデータ処理部２６は、少なくともＩＥＥＥ８０２．３ａｈに対応したＯＮＵ３を対象とする通信制御処理も行うものとする。
【００３０】
上位側インタフェース２４は、第１のデータ処理部２３又は第２のデータ処理部２６から供給されたフレーム（イーサネット（登録商標）フレーム）を、図示しない上位側ネットワークに向けて送出するものである。図１では、説明を簡易にするために、第１のデータ処理部２３（又は第２のデータ処理部２６）と上位側インタフェース２４とは直接接続されているが、例えばブリッジ処理部（レイヤ２スイッチ）を介して接続するようにしても良い。上位側インタフェース２４の種類は限定されないものであるが、例えば、既存の１０ＧｂＥ（Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ）のインタフェース等を適用するようにしても良い。また、上位側インタフェース２４は、複数の物理ポートにより構成するようにしても良く、その接続構成は限定されないものである。
【００３１】
第１のバースト信号処理部２２は、光電気変換部２１により変換された電気信号に含まれる信号のうち、ＩＥＥＥ８０２．３ａｖに対応したＯＮＵ（通信速度が１０．３１２５Ｇｂｐｓに対応したＯＮＵ）から送出されたバースト信号を処理して、第１のデータ処理部２３に供給するものである。そして、第１のバースト信号処理部２２は、バースト同期回路２２１、シリアルパラレル変換部２２２、及びデリミタ同期回路２２３を有している。
【００３２】
図３は、バースト同期回路２２１の機能的構成について示したブロック図である。
【００３３】
バースト同期回路２２１は、リミッタ増幅回路２２１ａ、及びＣＤＲ回路２２１ｂを有している。なお、本発明のバースト同期回路２２１には、非特許文献２に記載されたバースト同期回路と異なりゲート回路が備えられていないものとする。バースト同期回路２２１としては、既存のＩＥＥＥ８０２．３ａｖに対応したＯＬＴにおいてバースト信号受信に用いられるものと同様のものを適用することができる。
【００３４】
バースト同期回路２２１は、光電気変換部２１から供給された電気信号（アナログ信号）を、ディジタル信号化（以下、「Ｖｃｄｒ＿ｄａｔａ信号Ｓ１」と呼ぶ）して、シリアルパラレル変換部２２２に供給する処理を行う。また、バースト同期回路２２１は、Ｖｃｄｒ＿ｄａｔａ信号Ｓ１のクロック信号（以下、「Ｖｃｄｒ＿ｃｌｏｃｋ信号Ｓ２」と呼ぶ）を再生し、シリアルパラレル変換部２２２に供給する。
【００３５】
シリアルパラレル変換部２２２は、シリアル形式のＶｃｄｒ＿ｄａｔａ信号Ｓ１を、所定のパラレル形式の信号（以下、「Ｖｃｄｒ＿ｄａｔａ信号Ｓ３」と呼ぶ）に変換して、デリミタ同期回路２２３に供給する。また、シリアルパラレル変換部２２２は、Ｖｃｄｒ＿ｃｌｏｃｋ信号Ｓ２に基づいて、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３に対応するクロック信号（以下、「Ｖｃｄｒ＿ｃｌｏｃｋ信号Ｓ４」と呼ぶ）を生成して、デリミタ同期回路２２３に供給する。なお、シリアルパラレル変換部２２２は、ＩＥＥＥ８０２．３ａｖに対応したＯＬＴでバースト信号受信用いられるものと同様のものを適用することができる。
【００３６】
図４は、デリミタ同期回路２２３の機能的構成について示したブロック図である。
【００３７】
デリミタ同期回路２２３は、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ４から、バーストデリミタ領域及びエンドオブバースト領域のタイミングを検出して、バーストフレームのデータ領域（バーストデリミタ領域とエンドオブバースト領域との間）の信号に基づくデータを、第１のデータ処理部２３に取得させる処理（以下、「デリミタ同期」と呼ぶ）等を行うものである。
【００３８】
デリミタ同期回路２２３は、バーストデリミタ検出部２２３ａ、エンドオブバースト検出部２２３ｂ、速度変換部２２３ｃ、及びリセット信号生成部２２３ｄを有している。
【００３９】
バーストデリミタ検出部２２３ａは、バーストデリミタ（ＢｕｒｓｔＤｅｌｉｍｉｔｅｒ）を検出する機能を担っている。また、バーストデリミタ検出部２２３ａは、リセット信号生成部２２３ｄからの制御信号に従った動作を行うが、この処理については、後述する動作説明において詳述する。バーストデリミタ検出部２２３ａは、受信したビットパターン（Ｖｃｄｒ＿ｄａｔａ信号Ｓ３のビットパターン）と、バーストデリミタ領域を構成する所定のビットパターンとを比較し、一致した場合、あるいは、誤りビット数が規定より少ない場合には、バーストデリミタ領域を検出する。なお、バーストデリミタ検出部２２３ａが、バーストデリミタを検出する構成としては、既存のＩＥＥＥ８０２．３ａｖに対応したＯＬＴのバースト信号受信で用いられるものと同様のものを適用することができる。
【００４０】
エンドオブバースト検出部２２３ｂは、エンドオブバースト（Ｅｎｄ ｏｆ Ｂｕｒｓｔ）を検出する機能を担っている。なお、エンドオブバースト検出部２２３ｂが行うエンドオブバーストを検出する構成としては、既存のＩＥＥＥ８０２．３ａｖに対応したＯＬＴのバースト信号受信で用いられるものと同様のものを適用することができる。
【００４１】
また、エンドオブバースト検出部２２３ｂは、自装置におけるデリミタ同期処理（バーストフレームの同期処理）を管理する機能も担っている。エンドオブバースト検出部２２３ｂは、例えば、リセット信号生成部２２３ｄからの制御信号に従って、速度変換部２２３ｃを制御することによりデリミタ同期処理の管理を行う。エンドオブバースト検出部２２３ｂによるデリミタ同期処理の管理については、後述する動作説明において詳述する。
【００４２】
速度変換部２２３ｃは、ＰＯＮ上で用いられる伝送路周波数の系列から、第１のデータ処理部２３で用いられるＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）レートの周波数の系列の速度変換を行う。速度変換部２２３ｃは、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ４について、速度変換処理して、Ｖｃｄｒ＿ｄａｔａ信号Ｓ８及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ９を得て、第１のデータ処理部２３に供給する。
【００４３】
例えば、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３が１クロックで６４ビット転送可能で、１６１．１３２８ＭＨｚのパラレル信号であり、Ｖｃｄｒ＿ｄａｔａ信号Ｓ８が１クロックで６６ビット転送可能で、１５６．２５ＭＨｚのパラレル信号であった場合には、速度変換部２２３ｃは、それらの仕様に従った信号の変換処理を行う。なお、速度変換部２２３ｃによる上述の速度変換処理自体については、既存のＩＥＥＥ８０２．３ａｖに対応したＯＬＴでバースト信号を受信するものと同様のものを適用することができる。
【００４４】
また、速度変換部２２３ｃは、エンドオブバースト検出部２２３ｂの制御に応じた動作を行うが、この動作については、後述する動作説明において詳述する。
【００４５】
リセット信号生成部２２３ｄは、後述する第１のデータ処理部２３のバーストリセット生成部２３１から供給される制御信号に従って、バーストデリミタ検出部２２３ａ及びエンドオブバースト検出部２２３ｂを制御するための制御信号を生成して供給するものである。リセット信号生成部２２３ｄによる制御内容については、後述する。
【００４６】
第１のデータ処理部２３は、デリミタ同期回路２２３から供給されたＶｃｄｒ＿ｄａｔａ信号Ｓ８（デリミタ同期処理されたデータ信号）及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ９に基づいたデータ処理（例えば、上位側へのフレーム転送処理等）を行う。なお、第１のデータ処理部２３が行うバーストフレームに係るデータ処理自体については、既存のＩＥＥＥ８０２．３ａｖに対応したＯＬＴと同様の処理を適用することができる。
【００４７】
また、第１のデータ処理部２３は、少なくともＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３を対象とする通信制御処理も行っているものとする。第１のデータ処理部２３は、例えば、制御対象のＯＮＵ３に対して、ＭＰＣＰ（Ｍｕｌｔｉ Ｐｏｉｎｔ Ｃｏｎｔｒｏｌ Ｐｒｏｔｏｃｏｌ）制御等を行い、制御対象のＯＮＵ３の上りフレームの送出タイミング（ＯＬＴ２へのフレームの到達タイミング）の制御等を行うものとする。具体的には、ＯＬＴ２（第１のデータ処理部２３）からは、図示しない下り信号送信部を介して、制御対象の各ＯＮＵ３に、上りフレームの送出タイミングに関する情報（Ｓｔａｒｔｔｉｍｅ及びＬｅｎｇｔｈの値）を含むＧＡＴＥ信号のフレームが送信される。制御対象の各ＯＮＵ３では、このＧＡＴＥ信号に従ったタイミングで、ＯＬＴ２に対して上りフレームの送信が開始される。すなわち、第１のデータ処理部２３では、各ＯＮＵ３からの上りフレーム（バーストフレーム）の先頭がＯＬＴ２に到達するタイミングが把握されている。
【００４８】
そして、ＯＬＴ２において、第１のデータ処理部２３ではＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３が制御対象となっており、第２のデータ処理部２６では、ＩＥＥＥ８０２．３ａｈに対応したＯＮＵ３が制御対象となっている。すなわち、第１のデータ処理部２３と第２のデータ処理部２６とで、それぞれ制御対象のＯＮＵ３に対するＭＰＣＰ制御を行っている。ＯＬＴ２では、各ＯＮＵ３からのバーストフレームが衝突しないように、各ＯＮＵ３へ上りフレームの送信タイミングを制御する必要がある。具体的には、第１のデータ処理部２３と第２のデータ処理部２６とで連携して、各ＯＮＵ３からのバーストフレームが衝突しないように、各ＯＮＵ３へ上りフレームの送信タイミングの決定が行われるようにしても良い。なお、ＯＬＴ２における各ＯＮＵ３への通信制御の方式については、バーストフレームの衝突が起こらないように成されていれば、その具体的な方式は限定されないものである。
【００４９】
そして、バーストリセット生成部２３１は、制御対象のＯＮＵ３（ＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３）から、バーストフレームの到達するタイミングが到来する際に、その先頭のタイミングを、第１のバースト信号処理部２２（リセット信号生成部２２３ｄ）に、通知する。具体的には、バーストリセット生成部２３１は、バーストリセット信号Ｓ５により、バーストフレームの到達する先頭の周辺のタイミングを通知する。バーストリセット生成部２３１が行う処理については、後述する動作説明で詳述する。
【００５０】
（Ａ−２）実施形態の動作
次に、以上のような構成を有するこの実施形態のＯＬＴ２の動作（実施形態のバースト信号処理方法）を説明する。
【００５１】
以下に示す「デリミタガード信号Ｓ６」は、リセット信号生成部２２３ｄが、バーストデリミタ検出部２２３ａ及びエンドオブバースト検出部２２３ｂを制御するための制御信号を示すものとする。また、「ロックステータス信号Ｓ７」は、ここでは、エンドオブバースト検出部２２３ｂで生成される信号であり、エンドオブバースト検出部２２３ｂの後段の処理構成（速度変換部２２３ｃ及び第１のデータ処理部２３）に対して、バースト同期（デリミタ同期）について同期状態又は非同期状態に制御するための制御信号である。
【００５２】
図５は、第１のバースト信号処理部２２の動作について示したタイミングチャートである。
【００５３】
図５（ａ）は、光電気変換部２１に入力されるバースト光信号のレベルについて示している。また、図５（ｂ）は、Ｖｃｄｒ＿ｄａｔａ信号Ｓ１におけるビット誤り率の遷移について示している。さらに、図５（ｃ）は、バーストリセット信号Ｓ５のレベルの遷移について示している。さらにまた、図５（ｄ）は、デリミタガード信号Ｓ６のレベルの遷移について示している。また、図５（ｅ）は、ロックステータス信号Ｓ７のレベルの遷移について示している。
【００５４】
ここでは、光電気変換部２１には、図５（ａ）に示すように、図６に示すＩＥＥＥ８０２．３ａｖに従った構造のバースト信号（バーストフレーム）が入力されるものとする。
【００５５】
そして、光電気変換部２１では、入力された光信号について電気信号に変換され、第１のバースト信号処理部２２のバースト同期回路２２１に入力される。
【００５６】
そして、バースト同期回路２２１では、入力された電気信号に基づいて、データ及びクロック再生の処理（ＣＤＲ処理）が行われて、Ｖｃｄｒ＿ｄａｔａ信号Ｓ１及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ２が取得され、取得された信号が、シリアルパラレル変換部２２２に入力される。この実施形態のバースト同期回路２２１には、特許文献２の記載技術のようにゲート回路が含まれていないため、信号が不安定な領域ではビット誤り率の大きい信号が出力される場合がある。
【００５７】
そして、シリアルパラレル変換部２２２では、入力されたシリアル信号（Ｖｃｄｒ＿ｄａｔａ信号Ｓ１及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ２）が、パラレル信号（Ｖｃｄｒ＿ｄａｔａ信号Ｓ３及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ４）に変換され、デリミタ同期回路２２３に供給される。
【００５８】
そして、デリミタ同期回路２２３では、デリミタ同期処理等が行われることになる。
【００５９】
図５では、まず、タイミングＴ１の時点で、第１のデータ処理部２３において、制御対象のＯＮＵ３（ＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３）のいずれかから、バーストフレーム先頭が到達する（レーザオン領域の開始する）ことが予測されているものとする。そして、タイミングＴ１の時点で、第１のデータ処理部２３のバーストリセット生成部２３１から、デリミタ同期回路２２３のリセット信号生成部２２３ｄへ、バーストリセット信号Ｓ５を用いてバースト信号（バーストフレーム）の到達開始のタイミングが通知される。具体的には、バーストリセット生成部２３１から、図５に示すようなパルス信号により、バースト信号（バーストフレーム）の到達開始のタイミングが通知されるものとする。なお、図５では、実際にバーストフレームのレーザオン領域が開始されるのはタイミングＴ１の後のタイミングＴ２の時点として図示している。
【００６０】
そして、リセット信号生成部２２３ｄでは、バーストリセット信号Ｓ５をトリガにして、デリミタガード信号Ｓ６をＬｏｗレベルからＨｉｇｈレベルへ遷移させ、バーストデリミタ検出部２２３ａ及びエンドオブバースト検出部２２３ｂへ供給する。図５に示すように、リセット信号生成部２２３ｄでは、デリミタガード信号Ｓ６を通常時Ｌｏｗレベルに設定しており、バーストリセット信号Ｓ５をトリガにしてＨｉｇｈレベルに遷移させるように構成されているものとする。
【００６１】
そして、デリミタガード信号Ｓ６がＨｉｇｈレベルに遷移すると、バーストデリミタ検出部２２３ａでは、バーストデリミタの検索動作を一次停止するものとする。
【００６２】
そして、デリミタ同期回路２２３において、タイミングＴ２の時点から、バーストフレームのレーザオン領域が始まり、タイミングＴ３の時点で、レーザオン領域の期間が終了し、ＳｙｎｃＰａｔｔｅｒｎ領域が始まったものとする。そして、タイミングＴ５の時点で、リセット信号生成部２２３ｄにより、デリミタ同期回路２２３で受信されるＳｙｎｃＰａｔｔｅｒｎ領域のビットパターンの受信状況が所定以上に良好になったと判定されたものとする。そして、タイミングＴ５（ＳｙｎｃＰａｔｔｅｒｎ領域のビットパターンの受信状況が所定以上に良好になったと判定されたタイミング）の時点で、リセット信号生成部２２３ｄは、デリミタガード信号Ｓ６をＨｉｇｈレベルからＬｏｗレベルに遷移させる。
【００６３】
ここで、「ＳｙｎｃＰａｔｔｅｒｎ領域のビットパターンの受信状況が所定以上に良好になったと判定」とは、例えば、データ（Ｖｃｄｒ＿ｄａｔａ信号Ｓ３）とクロック（Ｖｃｄｒ＿ｃｌｏｃｋ信号Ｓ４）再生が安定し、ビット誤りが小さくなったと判定できるタイミングであるものとする。そして、「シンクパターン領域のクロックとデータ再生が安定したか否か」とは、例えば、バーストデリミタ検出部２２３ａにおいて、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３から、所定のシンクパターンを、所定の回数以上正常（誤り率が所定以下の場合も正常とみなすようにしても良い）に検出できた場合としても良い。また、デリミタ同期回路２２３では、シンクパターン領域が始まってから所定時間以上経過した場合に、「シンクパターン領域のクロックとデータ再生が安定した」とみなすようにしても良い。図５では、実際にシンクパターン領域のクロックとデータ再生が安定し、ビット誤り率が小さくなったのは、タイミングＴ５より前のタイミングＴ４の時点として図示している。
【００６４】
一方、エンドオブバースト検出部２２３ｂでは、デリミタガード信号Ｓ６がＨｉｇｈレベルにアサートされると、ロックステータス信号Ｓ７について、ロック状態（同期状態）を示すＨｉｇｈレベルから、アンロック状態（非同期状態）を示すＬｏｗレベルに遷移させる。そして、その後、デリミタガード信号Ｓ６がＬｏｗレベルとなり、かつ、バーストデリミタ検出部２２３ａによりバーストデリミタが検出されたタイミング（図５ではタイミングＴ７）となると、エンドオブバースト検出部２２３ｂは、ロックステータス信号Ｓ７について、Ｌｏｗレベル（アンロック状態）からＨｉｇｈレベル（ロック状態）に遷移させる。エンドオブバースト検出部２２３ｂでは、上述のように、デリミタ領域及びエンドオブデリミタ領域の検出状況、及び、バーストデリミタ検出部２２３ａに応じて、速度変換部２２３ｃに供給するロックステータス信号Ｓ７を遷移させている。すなわち、エンドオブバースト検出部２２３ｂでは、ロックステータス信号Ｓ７により、速度変換部２２３ｃのデリミタ同期（バーストフレームの同期）の状態を制御している。
【００６５】
ＩＥＥＥ ８０２．３ａｖでは、バーストデリミタは６６ビットであり、１６１．１３２８ＭＨｚのパラレル信号(１０．３１２５ＭＨｚの１／６４)換算で１クロック幅となる。よって、デリミタ同期回路２２３では、バーストデリミタの次のクロックであるデータ領域の先頭でロックステータス信号がＨｉｇｈレベル（ロック状態）に遷移することになる。
【００６６】
そして、速度変換部２２３ｃでは、ロックステータス信号Ｓ７がＬｏｗレベル（アンロック状態）の状態の場合には、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３に対する速度変換処理をアンロック状態（非同期状態）に制御する。例えば、速度変換部２２３ｃは、アンロック状態（非同期状態）では、第１のデータ処理部２３へのデータ（Ｖｃｄｒ＿ｄａｔａ信号Ｓ８）供給を行わないようにしても良い。
【００６７】
また、速度変換部２２３ｃでは、エンドオブバースト検出部２２３ｂから供給されたロックステータス信号Ｓ７についても、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３からＶｃｄｒ＿ｄａｔａ信号Ｓ８への速度変換に対応するように速度変換処理（同期処理）を行って、ロックステータス信号Ｓ１０を生成し、第１のデータ処理部２３に供給する。なお、ロックステータス信号Ｓ１０は、従来のＩＥＥＥ８０２．３ａｖに対応したＯＬＴのバースト信号受信において、デリミタ同期回路からデータ処理部に供給されるロックステータス信号と同様の役割を果たすものである。
【００６８】
そして、その後、エンドオブバースト検出部２２３ｂは、エンドオブバーストを検出すると（図５ではタイミングＴ９の時点）、ロックステータス信号Ｓ７について、ＨｉｇｈレベルからＬｏｗレベルに遷移させる。なお、その後、エンドオブバースト検出部２２３ｂは、バースト信号について無信号領域を検知したタイミングでロックステータス信号Ｓ７について、ＬｏｗレベルからＨｉｇｈレベルに遷移させるようにしても良い。
【００６９】
（Ａ−３）実施形態の効果
この実施形態によれば、以下のような効果を奏することができる。
【００７０】
上記の実施形態の第１のバースト信号処理部２２では、デリミタガード信号Ｓ６の立ち上がりエッジ時のロックステータス信号Ｓ７のクリア動作（アンロック状態に制御）することにより、バーストフレームに対する誤ったデリミタ同期が行われる頻度を低減することができる。
【００７１】
また、第１のバースト信号処理部２２では、デリミタガード信号Ｓ６がＨｉｇｈレベルの間（すなわち、バーストフレームの先頭から、ＳｙｎｃＰａｔｔｅｒｎ領域のクロックとデータ再生が安定したと見なすことができるまでの間）は、バーストデリミタ検出部２２３ａによるバーストデリミタ検出が一次停止されるため、誤同期が発生する頻度を低減することができる。
【００７２】
一方、第２のバースト信号処理部２５側では、対応する通信速度が１．２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｈ）となっており、対応する通信速度がより高速な１０．３１２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｖ）のバースト信号を受信しても、対応するバースト信号よりも狭いクロック幅（約１０分の１の幅）の信号が混在するだけなので、ディジタル信号に変換する際の動作に支障をきたす恐れが少ない。しかし、第１のバースト信号処理部２２側では、対応する通信速度１０．３１２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｖ）となっており、対応する通信速度がより低速な１．２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｈ）のバースト信号を受信すると、対応するバースト信号よりも広いクロック幅の信号が混在することになる。そこで、第１のバースト信号処理部２２では、そのような場合でも謝ったバーストフレームの同期が発生する頻度を低減することができる構成としている。
【００７３】
（Ｂ）他の実施形態
本発明は、上記の実施形態に限定されるものではなく、以下に例示するような変形実施形態も挙げることができる。
【００７４】
（Ｂ−１）上記の実施形態のＯＬＴは、ＩＥＥＥ８０２．３ａｈ及びＩＥＥＥ８０２．３ａｖの両方に対応したものとして説明したが対応する仕様の種類の組合せや数は限定されないものである。
【００７５】
例えば、上記の実施形態のＯＬＴで、第２のバースト信号処理部について、ＩＥＥＥ８０２．３ａｈ以外の他のＰＯＮの仕様に対応させたり、さらに他のＰＯＮの仕様のバースト信号処理部を追加するようにしても良い。他のＰＯＮの仕様としては限定されないものであるが、例えば、さらに速度の遅い既存のＥＰＯＮを適用するようにしても良い。
【００７６】
また、例えば、上記の実施形態のＯＬＴからＩＥＥＥ８０２．３ａｈに対応する構成（第２のバースト信号処理部や第２のデータ処理部等）を省略して、ＩＥＥＥ８０２．３ａｖだけに対応させるようにしても良い。この場合、そのＯＬＴは、既存のＩＥＥＥ８０２．３ａｖに対応するＯＬＴでバースト信号を受信する部分の構成を、本発明のバースト信号処理装置（第１のバースト信号処理部）に置き換えたものとなる。
【００７７】
（Ｂ−２）上記の実施形態では、ＰＯＮの伝送路（光ファイバ）上で、１０．３１２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｖ）と、１．２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｈ）の２種類の通信速度のバースト信号が混在する環境で正確なバーストフレームの同期を実現することを目的として、ＯＬＴに本発明のバースト信号処理装置（第１のバースト信号処理部）を適用している。しかし、本発明のバースト信号処理装置は、上記の実施形態の環境に限定されず、その他の要因（例えば、光ファイバや信号自体の品質等）により歪を含むバースト信号の処理に適用しても好適である。
【００７８】
（Ｂ−３）上記の実施形態では、本発明のバースト信号処理装置（第１のバースト信号処理部）が対応するのは、ＩＥＥＥ８０２．３ａｖの規定に従ったバーストフレームであるものとして説明した。しかし、同様の形式（図６に示す形式）のバーストフレームであれば、ＩＥＥＥ８０２．３ａｖ以外の規定に従ったバーストフレームの処理に本発明のバースト信号処理装置を適用するようにしても良い。
【符号の説明】
【００７９】
１…光通信ネットワークシステム、２…ＯＬＴ（親局通信装置）、３、３−１〜３−Ｎ…ＯＮＵ、２１…光電気変換部、２２…第１のバースト信号処理部（バースト信号処理装置）、２２１…バースト同期回路、２２１ａ…リミッタ増幅回路、２２１ｂ…ＣＤＲ回路、２２２…シリアルパラレル変換部、２２３…デリミタ同期回路、２２３ａ…バーストデリミタ検出部、２２３ｂ…エンドオブバースト検出部、２２３ｃ…速度変換部、２２３ｄ…リセット信号生成部、２３…第１のデータ処理部、２３１…バーストリセット生成部、２４…上位側インタフェース、２５…第２のバースト信号処理部、２５１…バースト同期回路、２５２…シリアルパラレル変換部、２６…第２のデータ処理部、Ｓ１、Ｓ３、Ｓ８…Ｖｃｄｒ＿ｄａｔａ信号、Ｓ２、Ｓ４、Ｓ９…Ｖｃｄｒ＿ｃｌｏｃｋ信号、Ｓ５…バーストリセット信号、Ｓ６…デリミタガード信号、Ｓ７、Ｓ１０…ロックステータス信号、４…光ファイバ、５…光スプリッタ。
【技術分野】
【０００１】
この発明は、バースト信号処理装置、親局通信装置、及び光通信ネットワークシステムに関し、例えばＰＯＮ（ Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）を構成するＯＬＴ（Ｏｐｔｉｃａｌ Ｌｉｎｅ Ｔｅｒｍｉｎａｌ）に適用し得る。
【背景技術】
【０００２】
ＩＥＥＥ８０２．３ａｈ（非特許文献１参照）で規格化されたポイント・マルチポイント通信方式の光加入者収容システム（光アクセスシステム）としてＥＰＯＮ（Ｅｔｈｅｒｎｅｔ（登録商標）ＰＯＮ）が普及している。
【０００３】
ＥＰＯＮを採用した光アクセスシステムでは、親局側に配置されるＯＬＴ（親局通信装置）と、加入者側（子局側）に配置されるＯＮＵ（Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ Ｕｎｉｔ；子局通信装置）との間が、光スプリッタなどの光信号の合分波を受動的に行う機器により１対ｎ（ｎは１以上の整数）で接続される。そして、ＥＰＯＮでは、複数のＯＮＵからのＯＬＴへの上り光信号は、光スプリッタにて時分割多重される。また、ＯＬＴと各ＯＮＵとの間の距離つまり光ファイバ長は必ずしも等しくならない。そのため、ＯＬＴで受信する光信号は、強度が大きく変化するバースト信号となる。以下では、このバースト信号により構成されたフレーム（ＰＯＮ上を流れるフレーム）を「バーストフレーム」と呼ぶものとする。
【０００４】
図６は、従来のＥＰＯＮにおいて、ＯＬＴで受信されるＯＮＵからのバースト信号（バーストフレーム）の形式について示したタイミングチャートである。
【０００５】
図６に示すように、従来のＥＰＯＮのバースト信号は、有信号領域（バーストフレームが発生している領域）と無信号領域（バーストフレームが発生していない領域）に分けることができる。そして、従来のＥＰＯＮのバースト信号を構成する、それぞれの有信号領域は、図６に示すように、先頭から順に、Ｌａｓｅｒ ＯＮ領域（以下、「レーザオン領域」とも呼ぶものとする）、Ｓｙｎｃ Ｐａｔｔｅｒｎ領域（以下、「シンクパターン領域」とも呼ぶものとする）、Ｂｕｒｓｔ Ｄｅｌｉｍｉｔｅｒ領域（以下、「バーストデリミタ領域」とも呼ぶものとする）、Ｄａｔａ領域（以下、「データ領域」とも呼ぶものとする）、及びＥｎｄ Ｏｆ Ｂｕｒｓｔ（ＥＯＢ）領域（以下、「エンドオブバースト領域」とも呼ぶものとする）、Ｌａｓｅｒ ＯＦＦ領域（以下、「レーザオフ領域」とも呼ぶものとする）から構成されている。なお、図６に示すバースト信号の有信号領域（バーストフレーム）の構造は、ＩＥＥＥ ８０２．３ａｖ（非特許文献２参照）で定義されている。
【０００６】
従来のＯＬＴで、ＰＯＮ（光ファイバ）からのバースト信号（光信号）を受信する受信部は、レーザオン領域およびシンクパターン領域の受信時に、自動利得制御、自動閾値制御、クロック再生の動作を行う。そして、従来のＯＬＴを構成する受信部では、クロック再生から、エンドオブバースト領域受信までの正しいパターンを受信できるが、それ以外では、ビットパターンが正常に再生できずに不定パターンとなる可能性がある。そのため、従来のＯＬＴでは、上述のような不定パターンを受信したと認識した際に、後段のデータ処理を行う論理回路で、誤動作するのを防ぐ必要がある。従来のＯＬＴで、これらの誤動作を防ぐ手段として、例えば特許文献１や特許文献２の記載技術がある。
【０００７】
特許文献１では、ＯＬＴのリミッタ増幅器の後段にゲート回路を設けており、前置増幅回路のピーク値が設定された値より小さい場合は無信号領域と判定し、ゲート回路の出力を遮断している。特許文献１に記載されたＯＬＴでは、ゲート回路により無信号領域と認識された期間に、後段の論理回路に不定な信号出力を出さないため、その間後段の論理回路の誤動作を防止することができる。
【０００８】
特許文献２に記載されたＯＬＴではＣＤＲ（Ｃｌｏｃｋ ＆ Ｄａｔａ Ｒｅｃｏｖｅｒｙ；クロックとデータ再生）出力有効判定回路を設け、波形歪みなし、かつ、ビット同期確立した時にＣＤＲ出力を有効にする。そして、特許文献２に記載されたＯＬＴを構成する後段の論理回路は、ＣＤＲ出力有効判定に基づいて、受信信号が有効か無効か判定できるので誤動作を防止することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−３５２３５３号公報
【特許文献２】特開２０１０−１６６４０４号公報
【非特許文献】
【００１０】
【非特許文献１】ＩＥＥＥ編、「ＩＥＥＥ Ｓｔｄ ８０２．３ａｈ−２００４」、[Online]、INTERNET、[２０１１年５月１０日検索]，＜ＵＲＬ： http://standards.ieee.org/getieee802/download/802.3ah-2004.pdf＞
【非特許文献２】ＩＥＥＥ編、「ＩＥＥＥ Ｓｔｄ ８０２．３ａｖ−２００９」、[Online]、INTERNET、[２０１１年５月１０日検索]，＜ＵＲＬ：http://standards.ieee.org/getieee802/download/802.3av-2009.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、従来のＥＰＯＮにおいて、ＩＥＥＥ８０２．３ａｈに準拠した伝送速度１．２５ＧｂｐｓのＯＮＵと、ＩＥＥＥ８０２．３ａｖに準拠した伝送速度１０．３１２５ＧｂｐｓのＯＮＵを、同じ伝送路（光ファイバ）に共存させた場合、ＯＬＴ側では、２種類の速度の入力信号に対応する必要がある。そして、従来のＯＬＴでは、上り信号に２種類の速度の入力信号が混在する場合に、無信号領域の判定は可能であっても、有信号領域については、時分割多重による２種類の信号の混在等により信号の歪み等が発生すると正確に受信することができない場合があった。
【００１２】
そのため、歪みを含むバースト信号で構成されたバーストフレームを入力しても、同期の誤りが発生する頻度を低減することができるバースト信号処理装置（例えば、バースト同期回路）、親局通信装置（例えば、ＯＬＴ）及びバースト信号処理方法が望まれている。
【課題を解決するための手段】
【００１３】
第１の本発明は、バーストフレームを含むバースト信号を処理するバースト信号処理装置において、（１）バースト信号から、バーストフレームを構成するバーストデリミタ部を検出するバーストデリミタ検出手段と、（２）バースト信号で、バーストフレームが開始する第１のタイミングを保持するタイミング保持手段と、（３）バースト信号を、第１の転送速度の系列から第２の転送速度の系列に変換して出力する変換出力手段と、（４）上記タイミング保持手段が保持した第１のタイミングから、少なくとも上記バーストデリミタ検出手段により当該バーストフレームを構成するバーストデリミタが検出された第２のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御する同期制御手段とを有することを特徴とする。
【００１４】
第２の本発明は、複数の子局通信装置から、バーストフレームを含むバースト信号を受信する親局通信装置において、第１の本発明のバースト信号処理装置を用いて、受信したバースト信号に含まれるバーストフレームのデータを読み込むことを特徴とする親局通信装置。
【００１５】
第３の本発明は、バーストフレームを含むバースト信号を処理するバースト信号処理方法において、（１）バーストデリミタ検出手段、タイミング保持手段、変換出力手段、同期制御手段を有し、（２）上記バーストデリミタ検出手段は、バースト信号から、バーストフレームを構成するバーストデリミタ部を検出し、（３）上記タイミング保持手段は、バースト信号で、バーストフレームが開始する第１のタイミングを保持し、（４）上記変換出力手段は、バースト信号を、第１の転送速度の系列から第２の転送速度の系列に変換して出力し、（５）上記同期制御手段は、上記タイミング保持手段が保持した第１のタイミングから第２のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、歪みを含むバースト信号で構成されたバーストフレームを入力しても、同期の誤りが発生する頻度を低減することができるバースト信号処理装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施形態に係るＯＬＴ（親局通信装置）の機能的構成について示したブロック図である。
【図２】実施形態に係るＯＬＴ（親局通信装置）を備えた光通信ネットワークシステムの全体構成について示したブロック図である。
【図３】実施形態に係る第１のバースト信号処理部（バースト信号処理装置）を構成するバースト同期回路の機能的構成について示したブロック図である。
【図４】実施形態に係る第１のバースト信号処理部（バースト信号処理装置）を構成するデリミタ同期回路の機能的構成について示したブロック図である。
【図５】実施形態に係る第１のバースト信号処理部（バースト信号処理装置）の動作について示したタイミングチャートである。
【図６】従来のＯＬＴに到来するバースト信号（バーストフレーム）の構成について示したタイミングチャートである。
【発明を実施するための形態】
【００１８】
（Ａ）主たる実施形態
以下、本発明によるバースト信号処理装置、親局通信装置、及びバースト信号処理方法の一実施形態を、図面を参照しながら詳述する。なお、この実施形態の親局通信装置は、ＯＬＴである。また、この実施形態のバースト信号処理装置は、第１のバースト信号処理部である。
【００１９】
（Ａ−１）実施形態の構成
図２は、この実施形態の光通信ネットワークシステム１の全体構成を示すブロック図である。
【００２０】
光通信ネットワークシステム１には、ＯＬＴ２及び、ｎ個のＯＮＵ３（３−１〜３−ｎ）が配置されている。なお、配置されるＯＮＵ３の数は限定されないものである。
【００２１】
ＯＬＴ２と各ＯＮＵ３との間は、光スプリッタ５（複数分岐としても良い）により分岐された光ファイバ４で接続されている。すなわち、ＯＬＴ２と各ＯＮＵ３によりＰＯＮが形成されている。
【００２２】
図２では、ＯＬＴ２は、図示しない上位側ネットワークと接続しており、各ＯＮＵ３は図示しない下位側ネットワーク（ユーザネットワーク）と接続しているものとする。すなわち、光通信ネットワークシステム１では、ＯＬＴ２及びＯＮＵ３により、図示しない下位側ネットワークと、図示しない上位側ネットワークの間のデータ伝送を行っている。
【００２３】
また、ＯＮＵ３−１〜３−Ｎの中には、ＩＥＥＥ８０２．３ａｈに対応したＯＮＵ３（通信速度が１．２５ＧｂｐｓのＯＮＵ）と、ＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３（通信速度が１０．３１２５Ｇｂｐｓに対応したＯＮＵ）とが混在しているものとする。なお、それぞれのＯＮＵ３は、ＩＥＥＥ８０２．３ａｈ又はＩＥＥＥ８０２．３ａｖのいずれかに対応した既存のＯＮＵを適用することができるため、詳しい説明は省略する。
【００２４】
次に、ＯＬＴ２の内部構成について説明する。
【００２５】
図１は、ＯＬＴ２の機能的構成について示したブロック図である。ＯＬＴ２は、各ＯＮＵ３からの上り方向のバースト信号を受信処理する構成として、光電気変換部２１、第１のバースト信号処理部２２、第１のデータ処理部２３、上位側インタフェース２４、第２のバースト信号処理部２５、及び第２のデータ処理部２６を有している。
【００２６】
なお、ＯＬＴにおけるデータ処理や信号処理については、全て専用チップ（論理回路）等のハードウェアを用いて構成するようにしても良いし、一部についてプロセッサにプログラムを実行させることによりソフトウェア的に構成するようにしても良い。
【００２７】
図１では、ＯＬＴ２が備える構成のうち、ＯＮＵ３からの上り信号を受信して処理する構成のみを示しているが、実際には、下り信号を送出する構成も備えているものとする。すなわち、ＯＬＴ２は、ＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３へ向けて信号送出する第１の信号送信部（図示せず）と、ＩＥＥＥ８０２．３ａｈに対応したＯＮＵ３へ向けて信号送出する第２の信号送信部（図示せず）とを備えているものとする。
【００２８】
光電気変換部２１は、光ファイバ４から入力された光信号（バースト光信号）を電気信号に変換し、第１のバースト信号処理部２２及び第２のバースト信号処理部２５に供給する。なお、第１のバースト信号処理部２２及び第２のバースト信号処理部２５に供給される電気信号は、同じものであるものとする。 第２のバースト信号処理部２５は、光電気変換部２１により変換された電気信号に含まれる信号のうち、ＩＥＥＥ８０２．３ａｈに対応したＯＮＵ（通信速度が１．２５ＧｂｐｓのＯＮＵ）から送出されたバースト信号を処理して、第２のデータ処理部２６に供給するものである。そして、第２のバースト信号処理部２５は、バースト同期回路２５１及びシリアルパラレル変換部２５２を有している。第２のバースト信号処理部２５については、既存のＩＥＥＥ８０２．３ａｈに対応したＯＬＴと同様のものを適用することができるため詳しい説明は省略する。
【００２９】
第２のデータ処理部２６は、第２のバースト信号処理部２５から供給された信号（データ）に基づいたデータ処理（例えば、上位側インタフェース２４へのフレーム転送処理等）を行う。また、第２のデータ処理部２６は、少なくともＩＥＥＥ８０２．３ａｈに対応したＯＮＵ３を対象とする通信制御処理も行うものとする。
【００３０】
上位側インタフェース２４は、第１のデータ処理部２３又は第２のデータ処理部２６から供給されたフレーム（イーサネット（登録商標）フレーム）を、図示しない上位側ネットワークに向けて送出するものである。図１では、説明を簡易にするために、第１のデータ処理部２３（又は第２のデータ処理部２６）と上位側インタフェース２４とは直接接続されているが、例えばブリッジ処理部（レイヤ２スイッチ）を介して接続するようにしても良い。上位側インタフェース２４の種類は限定されないものであるが、例えば、既存の１０ＧｂＥ（Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ）のインタフェース等を適用するようにしても良い。また、上位側インタフェース２４は、複数の物理ポートにより構成するようにしても良く、その接続構成は限定されないものである。
【００３１】
第１のバースト信号処理部２２は、光電気変換部２１により変換された電気信号に含まれる信号のうち、ＩＥＥＥ８０２．３ａｖに対応したＯＮＵ（通信速度が１０．３１２５Ｇｂｐｓに対応したＯＮＵ）から送出されたバースト信号を処理して、第１のデータ処理部２３に供給するものである。そして、第１のバースト信号処理部２２は、バースト同期回路２２１、シリアルパラレル変換部２２２、及びデリミタ同期回路２２３を有している。
【００３２】
図３は、バースト同期回路２２１の機能的構成について示したブロック図である。
【００３３】
バースト同期回路２２１は、リミッタ増幅回路２２１ａ、及びＣＤＲ回路２２１ｂを有している。なお、本発明のバースト同期回路２２１には、非特許文献２に記載されたバースト同期回路と異なりゲート回路が備えられていないものとする。バースト同期回路２２１としては、既存のＩＥＥＥ８０２．３ａｖに対応したＯＬＴにおいてバースト信号受信に用いられるものと同様のものを適用することができる。
【００３４】
バースト同期回路２２１は、光電気変換部２１から供給された電気信号（アナログ信号）を、ディジタル信号化（以下、「Ｖｃｄｒ＿ｄａｔａ信号Ｓ１」と呼ぶ）して、シリアルパラレル変換部２２２に供給する処理を行う。また、バースト同期回路２２１は、Ｖｃｄｒ＿ｄａｔａ信号Ｓ１のクロック信号（以下、「Ｖｃｄｒ＿ｃｌｏｃｋ信号Ｓ２」と呼ぶ）を再生し、シリアルパラレル変換部２２２に供給する。
【００３５】
シリアルパラレル変換部２２２は、シリアル形式のＶｃｄｒ＿ｄａｔａ信号Ｓ１を、所定のパラレル形式の信号（以下、「Ｖｃｄｒ＿ｄａｔａ信号Ｓ３」と呼ぶ）に変換して、デリミタ同期回路２２３に供給する。また、シリアルパラレル変換部２２２は、Ｖｃｄｒ＿ｃｌｏｃｋ信号Ｓ２に基づいて、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３に対応するクロック信号（以下、「Ｖｃｄｒ＿ｃｌｏｃｋ信号Ｓ４」と呼ぶ）を生成して、デリミタ同期回路２２３に供給する。なお、シリアルパラレル変換部２２２は、ＩＥＥＥ８０２．３ａｖに対応したＯＬＴでバースト信号受信用いられるものと同様のものを適用することができる。
【００３６】
図４は、デリミタ同期回路２２３の機能的構成について示したブロック図である。
【００３７】
デリミタ同期回路２２３は、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ４から、バーストデリミタ領域及びエンドオブバースト領域のタイミングを検出して、バーストフレームのデータ領域（バーストデリミタ領域とエンドオブバースト領域との間）の信号に基づくデータを、第１のデータ処理部２３に取得させる処理（以下、「デリミタ同期」と呼ぶ）等を行うものである。
【００３８】
デリミタ同期回路２２３は、バーストデリミタ検出部２２３ａ、エンドオブバースト検出部２２３ｂ、速度変換部２２３ｃ、及びリセット信号生成部２２３ｄを有している。
【００３９】
バーストデリミタ検出部２２３ａは、バーストデリミタ（ＢｕｒｓｔＤｅｌｉｍｉｔｅｒ）を検出する機能を担っている。また、バーストデリミタ検出部２２３ａは、リセット信号生成部２２３ｄからの制御信号に従った動作を行うが、この処理については、後述する動作説明において詳述する。バーストデリミタ検出部２２３ａは、受信したビットパターン（Ｖｃｄｒ＿ｄａｔａ信号Ｓ３のビットパターン）と、バーストデリミタ領域を構成する所定のビットパターンとを比較し、一致した場合、あるいは、誤りビット数が規定より少ない場合には、バーストデリミタ領域を検出する。なお、バーストデリミタ検出部２２３ａが、バーストデリミタを検出する構成としては、既存のＩＥＥＥ８０２．３ａｖに対応したＯＬＴのバースト信号受信で用いられるものと同様のものを適用することができる。
【００４０】
エンドオブバースト検出部２２３ｂは、エンドオブバースト（Ｅｎｄ ｏｆ Ｂｕｒｓｔ）を検出する機能を担っている。なお、エンドオブバースト検出部２２３ｂが行うエンドオブバーストを検出する構成としては、既存のＩＥＥＥ８０２．３ａｖに対応したＯＬＴのバースト信号受信で用いられるものと同様のものを適用することができる。
【００４１】
また、エンドオブバースト検出部２２３ｂは、自装置におけるデリミタ同期処理（バーストフレームの同期処理）を管理する機能も担っている。エンドオブバースト検出部２２３ｂは、例えば、リセット信号生成部２２３ｄからの制御信号に従って、速度変換部２２３ｃを制御することによりデリミタ同期処理の管理を行う。エンドオブバースト検出部２２３ｂによるデリミタ同期処理の管理については、後述する動作説明において詳述する。
【００４２】
速度変換部２２３ｃは、ＰＯＮ上で用いられる伝送路周波数の系列から、第１のデータ処理部２３で用いられるＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）レートの周波数の系列の速度変換を行う。速度変換部２２３ｃは、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ４について、速度変換処理して、Ｖｃｄｒ＿ｄａｔａ信号Ｓ８及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ９を得て、第１のデータ処理部２３に供給する。
【００４３】
例えば、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３が１クロックで６４ビット転送可能で、１６１．１３２８ＭＨｚのパラレル信号であり、Ｖｃｄｒ＿ｄａｔａ信号Ｓ８が１クロックで６６ビット転送可能で、１５６．２５ＭＨｚのパラレル信号であった場合には、速度変換部２２３ｃは、それらの仕様に従った信号の変換処理を行う。なお、速度変換部２２３ｃによる上述の速度変換処理自体については、既存のＩＥＥＥ８０２．３ａｖに対応したＯＬＴでバースト信号を受信するものと同様のものを適用することができる。
【００４４】
また、速度変換部２２３ｃは、エンドオブバースト検出部２２３ｂの制御に応じた動作を行うが、この動作については、後述する動作説明において詳述する。
【００４５】
リセット信号生成部２２３ｄは、後述する第１のデータ処理部２３のバーストリセット生成部２３１から供給される制御信号に従って、バーストデリミタ検出部２２３ａ及びエンドオブバースト検出部２２３ｂを制御するための制御信号を生成して供給するものである。リセット信号生成部２２３ｄによる制御内容については、後述する。
【００４６】
第１のデータ処理部２３は、デリミタ同期回路２２３から供給されたＶｃｄｒ＿ｄａｔａ信号Ｓ８（デリミタ同期処理されたデータ信号）及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ９に基づいたデータ処理（例えば、上位側へのフレーム転送処理等）を行う。なお、第１のデータ処理部２３が行うバーストフレームに係るデータ処理自体については、既存のＩＥＥＥ８０２．３ａｖに対応したＯＬＴと同様の処理を適用することができる。
【００４７】
また、第１のデータ処理部２３は、少なくともＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３を対象とする通信制御処理も行っているものとする。第１のデータ処理部２３は、例えば、制御対象のＯＮＵ３に対して、ＭＰＣＰ（Ｍｕｌｔｉ Ｐｏｉｎｔ Ｃｏｎｔｒｏｌ Ｐｒｏｔｏｃｏｌ）制御等を行い、制御対象のＯＮＵ３の上りフレームの送出タイミング（ＯＬＴ２へのフレームの到達タイミング）の制御等を行うものとする。具体的には、ＯＬＴ２（第１のデータ処理部２３）からは、図示しない下り信号送信部を介して、制御対象の各ＯＮＵ３に、上りフレームの送出タイミングに関する情報（Ｓｔａｒｔｔｉｍｅ及びＬｅｎｇｔｈの値）を含むＧＡＴＥ信号のフレームが送信される。制御対象の各ＯＮＵ３では、このＧＡＴＥ信号に従ったタイミングで、ＯＬＴ２に対して上りフレームの送信が開始される。すなわち、第１のデータ処理部２３では、各ＯＮＵ３からの上りフレーム（バーストフレーム）の先頭がＯＬＴ２に到達するタイミングが把握されている。
【００４８】
そして、ＯＬＴ２において、第１のデータ処理部２３ではＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３が制御対象となっており、第２のデータ処理部２６では、ＩＥＥＥ８０２．３ａｈに対応したＯＮＵ３が制御対象となっている。すなわち、第１のデータ処理部２３と第２のデータ処理部２６とで、それぞれ制御対象のＯＮＵ３に対するＭＰＣＰ制御を行っている。ＯＬＴ２では、各ＯＮＵ３からのバーストフレームが衝突しないように、各ＯＮＵ３へ上りフレームの送信タイミングを制御する必要がある。具体的には、第１のデータ処理部２３と第２のデータ処理部２６とで連携して、各ＯＮＵ３からのバーストフレームが衝突しないように、各ＯＮＵ３へ上りフレームの送信タイミングの決定が行われるようにしても良い。なお、ＯＬＴ２における各ＯＮＵ３への通信制御の方式については、バーストフレームの衝突が起こらないように成されていれば、その具体的な方式は限定されないものである。
【００４９】
そして、バーストリセット生成部２３１は、制御対象のＯＮＵ３（ＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３）から、バーストフレームの到達するタイミングが到来する際に、その先頭のタイミングを、第１のバースト信号処理部２２（リセット信号生成部２２３ｄ）に、通知する。具体的には、バーストリセット生成部２３１は、バーストリセット信号Ｓ５により、バーストフレームの到達する先頭の周辺のタイミングを通知する。バーストリセット生成部２３１が行う処理については、後述する動作説明で詳述する。
【００５０】
（Ａ−２）実施形態の動作
次に、以上のような構成を有するこの実施形態のＯＬＴ２の動作（実施形態のバースト信号処理方法）を説明する。
【００５１】
以下に示す「デリミタガード信号Ｓ６」は、リセット信号生成部２２３ｄが、バーストデリミタ検出部２２３ａ及びエンドオブバースト検出部２２３ｂを制御するための制御信号を示すものとする。また、「ロックステータス信号Ｓ７」は、ここでは、エンドオブバースト検出部２２３ｂで生成される信号であり、エンドオブバースト検出部２２３ｂの後段の処理構成（速度変換部２２３ｃ及び第１のデータ処理部２３）に対して、バースト同期（デリミタ同期）について同期状態又は非同期状態に制御するための制御信号である。
【００５２】
図５は、第１のバースト信号処理部２２の動作について示したタイミングチャートである。
【００５３】
図５（ａ）は、光電気変換部２１に入力されるバースト光信号のレベルについて示している。また、図５（ｂ）は、Ｖｃｄｒ＿ｄａｔａ信号Ｓ１におけるビット誤り率の遷移について示している。さらに、図５（ｃ）は、バーストリセット信号Ｓ５のレベルの遷移について示している。さらにまた、図５（ｄ）は、デリミタガード信号Ｓ６のレベルの遷移について示している。また、図５（ｅ）は、ロックステータス信号Ｓ７のレベルの遷移について示している。
【００５４】
ここでは、光電気変換部２１には、図５（ａ）に示すように、図６に示すＩＥＥＥ８０２．３ａｖに従った構造のバースト信号（バーストフレーム）が入力されるものとする。
【００５５】
そして、光電気変換部２１では、入力された光信号について電気信号に変換され、第１のバースト信号処理部２２のバースト同期回路２２１に入力される。
【００５６】
そして、バースト同期回路２２１では、入力された電気信号に基づいて、データ及びクロック再生の処理（ＣＤＲ処理）が行われて、Ｖｃｄｒ＿ｄａｔａ信号Ｓ１及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ２が取得され、取得された信号が、シリアルパラレル変換部２２２に入力される。この実施形態のバースト同期回路２２１には、特許文献２の記載技術のようにゲート回路が含まれていないため、信号が不安定な領域ではビット誤り率の大きい信号が出力される場合がある。
【００５７】
そして、シリアルパラレル変換部２２２では、入力されたシリアル信号（Ｖｃｄｒ＿ｄａｔａ信号Ｓ１及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ２）が、パラレル信号（Ｖｃｄｒ＿ｄａｔａ信号Ｓ３及びＶｃｄｒ＿ｃｌｏｃｋ信号Ｓ４）に変換され、デリミタ同期回路２２３に供給される。
【００５８】
そして、デリミタ同期回路２２３では、デリミタ同期処理等が行われることになる。
【００５９】
図５では、まず、タイミングＴ１の時点で、第１のデータ処理部２３において、制御対象のＯＮＵ３（ＩＥＥＥ８０２．３ａｖに対応したＯＮＵ３）のいずれかから、バーストフレーム先頭が到達する（レーザオン領域の開始する）ことが予測されているものとする。そして、タイミングＴ１の時点で、第１のデータ処理部２３のバーストリセット生成部２３１から、デリミタ同期回路２２３のリセット信号生成部２２３ｄへ、バーストリセット信号Ｓ５を用いてバースト信号（バーストフレーム）の到達開始のタイミングが通知される。具体的には、バーストリセット生成部２３１から、図５に示すようなパルス信号により、バースト信号（バーストフレーム）の到達開始のタイミングが通知されるものとする。なお、図５では、実際にバーストフレームのレーザオン領域が開始されるのはタイミングＴ１の後のタイミングＴ２の時点として図示している。
【００６０】
そして、リセット信号生成部２２３ｄでは、バーストリセット信号Ｓ５をトリガにして、デリミタガード信号Ｓ６をＬｏｗレベルからＨｉｇｈレベルへ遷移させ、バーストデリミタ検出部２２３ａ及びエンドオブバースト検出部２２３ｂへ供給する。図５に示すように、リセット信号生成部２２３ｄでは、デリミタガード信号Ｓ６を通常時Ｌｏｗレベルに設定しており、バーストリセット信号Ｓ５をトリガにしてＨｉｇｈレベルに遷移させるように構成されているものとする。
【００６１】
そして、デリミタガード信号Ｓ６がＨｉｇｈレベルに遷移すると、バーストデリミタ検出部２２３ａでは、バーストデリミタの検索動作を一次停止するものとする。
【００６２】
そして、デリミタ同期回路２２３において、タイミングＴ２の時点から、バーストフレームのレーザオン領域が始まり、タイミングＴ３の時点で、レーザオン領域の期間が終了し、ＳｙｎｃＰａｔｔｅｒｎ領域が始まったものとする。そして、タイミングＴ５の時点で、リセット信号生成部２２３ｄにより、デリミタ同期回路２２３で受信されるＳｙｎｃＰａｔｔｅｒｎ領域のビットパターンの受信状況が所定以上に良好になったと判定されたものとする。そして、タイミングＴ５（ＳｙｎｃＰａｔｔｅｒｎ領域のビットパターンの受信状況が所定以上に良好になったと判定されたタイミング）の時点で、リセット信号生成部２２３ｄは、デリミタガード信号Ｓ６をＨｉｇｈレベルからＬｏｗレベルに遷移させる。
【００６３】
ここで、「ＳｙｎｃＰａｔｔｅｒｎ領域のビットパターンの受信状況が所定以上に良好になったと判定」とは、例えば、データ（Ｖｃｄｒ＿ｄａｔａ信号Ｓ３）とクロック（Ｖｃｄｒ＿ｃｌｏｃｋ信号Ｓ４）再生が安定し、ビット誤りが小さくなったと判定できるタイミングであるものとする。そして、「シンクパターン領域のクロックとデータ再生が安定したか否か」とは、例えば、バーストデリミタ検出部２２３ａにおいて、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３から、所定のシンクパターンを、所定の回数以上正常（誤り率が所定以下の場合も正常とみなすようにしても良い）に検出できた場合としても良い。また、デリミタ同期回路２２３では、シンクパターン領域が始まってから所定時間以上経過した場合に、「シンクパターン領域のクロックとデータ再生が安定した」とみなすようにしても良い。図５では、実際にシンクパターン領域のクロックとデータ再生が安定し、ビット誤り率が小さくなったのは、タイミングＴ５より前のタイミングＴ４の時点として図示している。
【００６４】
一方、エンドオブバースト検出部２２３ｂでは、デリミタガード信号Ｓ６がＨｉｇｈレベルにアサートされると、ロックステータス信号Ｓ７について、ロック状態（同期状態）を示すＨｉｇｈレベルから、アンロック状態（非同期状態）を示すＬｏｗレベルに遷移させる。そして、その後、デリミタガード信号Ｓ６がＬｏｗレベルとなり、かつ、バーストデリミタ検出部２２３ａによりバーストデリミタが検出されたタイミング（図５ではタイミングＴ７）となると、エンドオブバースト検出部２２３ｂは、ロックステータス信号Ｓ７について、Ｌｏｗレベル（アンロック状態）からＨｉｇｈレベル（ロック状態）に遷移させる。エンドオブバースト検出部２２３ｂでは、上述のように、デリミタ領域及びエンドオブデリミタ領域の検出状況、及び、バーストデリミタ検出部２２３ａに応じて、速度変換部２２３ｃに供給するロックステータス信号Ｓ７を遷移させている。すなわち、エンドオブバースト検出部２２３ｂでは、ロックステータス信号Ｓ７により、速度変換部２２３ｃのデリミタ同期（バーストフレームの同期）の状態を制御している。
【００６５】
ＩＥＥＥ ８０２．３ａｖでは、バーストデリミタは６６ビットであり、１６１．１３２８ＭＨｚのパラレル信号(１０．３１２５ＭＨｚの１／６４)換算で１クロック幅となる。よって、デリミタ同期回路２２３では、バーストデリミタの次のクロックであるデータ領域の先頭でロックステータス信号がＨｉｇｈレベル（ロック状態）に遷移することになる。
【００６６】
そして、速度変換部２２３ｃでは、ロックステータス信号Ｓ７がＬｏｗレベル（アンロック状態）の状態の場合には、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３に対する速度変換処理をアンロック状態（非同期状態）に制御する。例えば、速度変換部２２３ｃは、アンロック状態（非同期状態）では、第１のデータ処理部２３へのデータ（Ｖｃｄｒ＿ｄａｔａ信号Ｓ８）供給を行わないようにしても良い。
【００６７】
また、速度変換部２２３ｃでは、エンドオブバースト検出部２２３ｂから供給されたロックステータス信号Ｓ７についても、Ｖｃｄｒ＿ｄａｔａ信号Ｓ３からＶｃｄｒ＿ｄａｔａ信号Ｓ８への速度変換に対応するように速度変換処理（同期処理）を行って、ロックステータス信号Ｓ１０を生成し、第１のデータ処理部２３に供給する。なお、ロックステータス信号Ｓ１０は、従来のＩＥＥＥ８０２．３ａｖに対応したＯＬＴのバースト信号受信において、デリミタ同期回路からデータ処理部に供給されるロックステータス信号と同様の役割を果たすものである。
【００６８】
そして、その後、エンドオブバースト検出部２２３ｂは、エンドオブバーストを検出すると（図５ではタイミングＴ９の時点）、ロックステータス信号Ｓ７について、ＨｉｇｈレベルからＬｏｗレベルに遷移させる。なお、その後、エンドオブバースト検出部２２３ｂは、バースト信号について無信号領域を検知したタイミングでロックステータス信号Ｓ７について、ＬｏｗレベルからＨｉｇｈレベルに遷移させるようにしても良い。
【００６９】
（Ａ−３）実施形態の効果
この実施形態によれば、以下のような効果を奏することができる。
【００７０】
上記の実施形態の第１のバースト信号処理部２２では、デリミタガード信号Ｓ６の立ち上がりエッジ時のロックステータス信号Ｓ７のクリア動作（アンロック状態に制御）することにより、バーストフレームに対する誤ったデリミタ同期が行われる頻度を低減することができる。
【００７１】
また、第１のバースト信号処理部２２では、デリミタガード信号Ｓ６がＨｉｇｈレベルの間（すなわち、バーストフレームの先頭から、ＳｙｎｃＰａｔｔｅｒｎ領域のクロックとデータ再生が安定したと見なすことができるまでの間）は、バーストデリミタ検出部２２３ａによるバーストデリミタ検出が一次停止されるため、誤同期が発生する頻度を低減することができる。
【００７２】
一方、第２のバースト信号処理部２５側では、対応する通信速度が１．２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｈ）となっており、対応する通信速度がより高速な１０．３１２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｖ）のバースト信号を受信しても、対応するバースト信号よりも狭いクロック幅（約１０分の１の幅）の信号が混在するだけなので、ディジタル信号に変換する際の動作に支障をきたす恐れが少ない。しかし、第１のバースト信号処理部２２側では、対応する通信速度１０．３１２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｖ）となっており、対応する通信速度がより低速な１．２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｈ）のバースト信号を受信すると、対応するバースト信号よりも広いクロック幅の信号が混在することになる。そこで、第１のバースト信号処理部２２では、そのような場合でも謝ったバーストフレームの同期が発生する頻度を低減することができる構成としている。
【００７３】
（Ｂ）他の実施形態
本発明は、上記の実施形態に限定されるものではなく、以下に例示するような変形実施形態も挙げることができる。
【００７４】
（Ｂ−１）上記の実施形態のＯＬＴは、ＩＥＥＥ８０２．３ａｈ及びＩＥＥＥ８０２．３ａｖの両方に対応したものとして説明したが対応する仕様の種類の組合せや数は限定されないものである。
【００７５】
例えば、上記の実施形態のＯＬＴで、第２のバースト信号処理部について、ＩＥＥＥ８０２．３ａｈ以外の他のＰＯＮの仕様に対応させたり、さらに他のＰＯＮの仕様のバースト信号処理部を追加するようにしても良い。他のＰＯＮの仕様としては限定されないものであるが、例えば、さらに速度の遅い既存のＥＰＯＮを適用するようにしても良い。
【００７６】
また、例えば、上記の実施形態のＯＬＴからＩＥＥＥ８０２．３ａｈに対応する構成（第２のバースト信号処理部や第２のデータ処理部等）を省略して、ＩＥＥＥ８０２．３ａｖだけに対応させるようにしても良い。この場合、そのＯＬＴは、既存のＩＥＥＥ８０２．３ａｖに対応するＯＬＴでバースト信号を受信する部分の構成を、本発明のバースト信号処理装置（第１のバースト信号処理部）に置き換えたものとなる。
【００７７】
（Ｂ−２）上記の実施形態では、ＰＯＮの伝送路（光ファイバ）上で、１０．３１２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｖ）と、１．２５Ｇｂｐｓ（ＩＥＥＥ８０２．３ａｈ）の２種類の通信速度のバースト信号が混在する環境で正確なバーストフレームの同期を実現することを目的として、ＯＬＴに本発明のバースト信号処理装置（第１のバースト信号処理部）を適用している。しかし、本発明のバースト信号処理装置は、上記の実施形態の環境に限定されず、その他の要因（例えば、光ファイバや信号自体の品質等）により歪を含むバースト信号の処理に適用しても好適である。
【００７８】
（Ｂ−３）上記の実施形態では、本発明のバースト信号処理装置（第１のバースト信号処理部）が対応するのは、ＩＥＥＥ８０２．３ａｖの規定に従ったバーストフレームであるものとして説明した。しかし、同様の形式（図６に示す形式）のバーストフレームであれば、ＩＥＥＥ８０２．３ａｖ以外の規定に従ったバーストフレームの処理に本発明のバースト信号処理装置を適用するようにしても良い。
【符号の説明】
【００７９】
１…光通信ネットワークシステム、２…ＯＬＴ（親局通信装置）、３、３−１〜３−Ｎ…ＯＮＵ、２１…光電気変換部、２２…第１のバースト信号処理部（バースト信号処理装置）、２２１…バースト同期回路、２２１ａ…リミッタ増幅回路、２２１ｂ…ＣＤＲ回路、２２２…シリアルパラレル変換部、２２３…デリミタ同期回路、２２３ａ…バーストデリミタ検出部、２２３ｂ…エンドオブバースト検出部、２２３ｃ…速度変換部、２２３ｄ…リセット信号生成部、２３…第１のデータ処理部、２３１…バーストリセット生成部、２４…上位側インタフェース、２５…第２のバースト信号処理部、２５１…バースト同期回路、２５２…シリアルパラレル変換部、２６…第２のデータ処理部、Ｓ１、Ｓ３、Ｓ８…Ｖｃｄｒ＿ｄａｔａ信号、Ｓ２、Ｓ４、Ｓ９…Ｖｃｄｒ＿ｃｌｏｃｋ信号、Ｓ５…バーストリセット信号、Ｓ６…デリミタガード信号、Ｓ７、Ｓ１０…ロックステータス信号、４…光ファイバ、５…光スプリッタ。
【特許請求の範囲】
【請求項１】
バーストフレームを含むバースト信号を処理するバースト信号処理装置において、
バースト信号から、バーストフレームを構成するバーストデリミタ部を検出するバーストデリミタ検出手段と、
バースト信号で、バーストフレームが開始する第１のタイミングを保持するタイミング保持手段と、
バースト信号を、第１の転送速度の系列から第２の転送速度の系列に変換して出力する変換出力手段と、
上記タイミング保持手段が保持した第１のタイミングから、少なくとも上記バーストデリミタ検出手段により当該バーストフレームを構成するバーストデリミタが検出された第２のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御する同期制御手段と
を有することを特徴とするバースト信号処理装置。
【請求項２】
上記第１のタイミングから、当該バーストフレームを構成するバースト信号の受信状態が所定以上良好と判定可能となった第３のタイミングまでの間、上記バーストデリミタ検出手段によるバーストデリミタ部の検出処理を停止させるバーストデリミタ検出制御手段を更に備えることを特徴とする請求項１に記載のバースト信号処理装置。
【請求項３】
上記第３のタイミングは、第１のタイミングから一定時間経過した後のタイミングであることを特徴とする請求項２に記載のバースト信号処理装置。
【請求項４】
複数の子局通信装置から、バーストフレームを含むバースト信号を受信する親局通信装置において、請求項１〜３のいずれかに記載のバースト信号処理装置を用いて、受信したバースト信号に含まれるバーストフレームのデータを読み込むことを特徴とする親局通信装置。
【請求項５】
バーストフレームを含むバースト信号を処理するバースト信号処理方法において、
バーストデリミタ検出手段、タイミング保持手段、変換出力手段、同期制御手段を有し、
上記バーストデリミタ検出手段は、バースト信号から、バーストフレームを構成するバーストデリミタ部を検出し、
上記タイミング保持手段は、バースト信号で、バーストフレームが開始する第１のタイミングを保持し、
上記変換出力手段は、バースト信号を、第１の転送速度の系列から第２の転送速度の系列に変換して出力し、
上記同期制御手段は、上記タイミング保持手段が保持した第１のタイミングから第２のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御する
ことを特徴とするバースト信号処理方法。
【請求項１】
バーストフレームを含むバースト信号を処理するバースト信号処理装置において、
バースト信号から、バーストフレームを構成するバーストデリミタ部を検出するバーストデリミタ検出手段と、
バースト信号で、バーストフレームが開始する第１のタイミングを保持するタイミング保持手段と、
バースト信号を、第１の転送速度の系列から第２の転送速度の系列に変換して出力する変換出力手段と、
上記タイミング保持手段が保持した第１のタイミングから、少なくとも上記バーストデリミタ検出手段により当該バーストフレームを構成するバーストデリミタが検出された第２のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御する同期制御手段と
を有することを特徴とするバースト信号処理装置。
【請求項２】
上記第１のタイミングから、当該バーストフレームを構成するバースト信号の受信状態が所定以上良好と判定可能となった第３のタイミングまでの間、上記バーストデリミタ検出手段によるバーストデリミタ部の検出処理を停止させるバーストデリミタ検出制御手段を更に備えることを特徴とする請求項１に記載のバースト信号処理装置。
【請求項３】
上記第３のタイミングは、第１のタイミングから一定時間経過した後のタイミングであることを特徴とする請求項２に記載のバースト信号処理装置。
【請求項４】
複数の子局通信装置から、バーストフレームを含むバースト信号を受信する親局通信装置において、請求項１〜３のいずれかに記載のバースト信号処理装置を用いて、受信したバースト信号に含まれるバーストフレームのデータを読み込むことを特徴とする親局通信装置。
【請求項５】
バーストフレームを含むバースト信号を処理するバースト信号処理方法において、
バーストデリミタ検出手段、タイミング保持手段、変換出力手段、同期制御手段を有し、
上記バーストデリミタ検出手段は、バースト信号から、バーストフレームを構成するバーストデリミタ部を検出し、
上記タイミング保持手段は、バースト信号で、バーストフレームが開始する第１のタイミングを保持し、
上記変換出力手段は、バースト信号を、第１の転送速度の系列から第２の転送速度の系列に変換して出力し、
上記同期制御手段は、上記タイミング保持手段が保持した第１のタイミングから第２のタイミングまでの間、上記変換出力手段でのバーストフレームの同期状態を非同期状態に制御する
ことを特徴とするバースト信号処理方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−２１６４３（Ｐ２０１３−２１６４３Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５５７９５（Ｐ２０１１−１５５７９５）
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（５０３２６２５０９）株式会社オー・エフ・ネットワークス (62)
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（０００００５１８６）株式会社フジクラ (4,463)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（５０３２６２５０９）株式会社オー・エフ・ネットワークス (62)
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（０００００５１８６）株式会社フジクラ (4,463)
【Ｆターム（参考）】
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