メモリ回路
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリ回路に関し、特にディジタルオーディオデータ信号処理等に用いられ異なるビット幅のデータを格納し読出すメモリ回路に関する。
【０００２】
【従来の技術】従来、この種のメモリ回路、例えばディジタルオーディオデータ信号処理に用いられる係数メモリ等においては、この係数メモリからデータを読出する際には、１個のデータを読出すために複数回メモリをアクセスするか、メモリの一部を空領域として１個のデータを１回のメモリアクセスで読出す等の方法が取られていた。
【０００３】ディジタルオーディオデータ、例えばＣＤ（コンパクトディスク）等に記録されているデータは、通常２０Ｈｚから２０ＫＨｚ程度の帯域の音声データをイディジタル記録したものであり、音声再生の際のデータ処理は、一般にＣＤ等から読出されたデータを複数個のバンドバスフィルタを通して帯域分割し、この分割処理後の各データに対して個別にフィルタ処理等を行なっている。
【０００４】１例を挙げると、ＣＤから読出されたデータを帯域分割するフィルタとして、通過帯域が２５０Ｈｚ以下、２５０Ｈｚから５００Ｈｚ、５００Ｈｚから１ＫＨｚ、１ＫＨｚから２ＫＨｚ、２ＫＨｚから４ＫＨｚ、４ＫＨｚから８ＫＨｚ、８ＫＨｚ以上等のフィルタがある。
【０００５】これらのフィルタ通過後のデータに対してフィルタ演算を行なう際の係数データのビット幅は一般に各帯域毎に異なっており、５００Ｈｚ以下のデータに対しては３２ビット程度の係数が用いられ、８ＫＨｚ以上のデータに対しては１６ビット程度の係数が用いられる。また、５００Ｈｚから８ＫＨｚまでの各帯域に対する係数は２４ビット程度が用いられる場合が多い。
【０００６】一方、従来のオーディオ信号処理装置においては、これらの係数を格納するメモリとして、１回のメモリアクセスで読出される係数データのビット幅は固定である、すなわちデータ長とメモリアドレスとが１対１に対応しているＲＡＭ（ランダムアクセスメモリ）等が用いられていた。
【０００７】例えば、この固定ビット幅が１６ビットのメモリの場合、１６ビット係数は１回のメモリアクセスで読出されるが、２４ビットまたは３２ビットの係数を読出すためには、メモリを２回アクセスする必要があった。このことは、この係数を用いたフィルタ演算の処理スピードの低下を招く。
【０００８】また、固定ビット幅が３２ビットのメモリの場合、すべての係数が１回のメモリアクセスで読出されるが、メモリのうち１６ビットの係数を格納した領域では半分、２４ビットの係数を格納した領域では１／３が未使用となっていた。このことはメモリ回路のハードウェア量の増大を意味する。
【０００９】また、各帯域を通過したデータに対するフィルタ処理は、音像定位や反射音合成等のアプリケーション毎に異なる処理を行なう必要があり、このため各帯域毎に使用する係数のビット数は一般にアプリケーションにより大幅に異なる。
【００１０】このような従来の技術を記載した文献としては、「ＤＳＰシステムの実現手法と活用徹底研究」４〜１３頁（Ｔ−２３３８ 日本工業技術センター１９８９年１１月）等がある。
【００１１】
【発明が解決しようとする課題】上述した従来のメモリ回路は、１回のメモリアクセスで読出されるデータのビット幅は固定となっていてデータとメモリアドレスとが１対１に対応しており、異なるビット幅のデータが必要なときには、必要とする１つのデータに対して複数回メモリアクセスをするか、１データ当りのビット幅を大きくして必要とするビットだけを使用する構成となっているので、前者の場合には処理スピードが低下するという欠点があり、後者の場合には未使用のメモリ領域があるためにハードウェア量が増大するという欠点があった。
【００１２】後者の場合、１６ビットのデータを６４ワード、２４ビットのデータを２５６ワード、３２ビットのデータを３２ワード格納するメモリを３２ビット×（６４＋２５６＋３２）ワードのＲＡＭで構成した場合、 ３２×（６４＋２５６＋３２）−１６×６４−２４×２５６−３２×３２ ＝１１２６４−８１９２＝３０７２すなわち３０７２ビット分の余分なメモリ領域が生ずる。
【００１３】なお、上述の６４ワード，２５６ワード，３２ワード等のワード数はオーディオ信号処理装置により実現するアプリケーションにより大幅に異なる。このため従来から、データのビット幅によりメモリ内の格納アドレスを制限することは不都合であった。
【００１４】本発明の目的は、ハードウェア量を増大させることなく異なるビット幅のデータを高速に読出することができるメモリ回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明のメモリ回路は、それぞれ対応するアドレス信号により指定されたアドレスから所定ビット単位のデータを読出する複数のメモリ部と、これら各メモリ部とそれぞれ対応して設けられ対応する選択信号の内容に従って前記メモリ部から読出された所定ビット単位のデータの１つを選択して出力する複数のマルチプレクサと、これら各マルチプレクサの各ビット出力端とそれぞれ対応して接続しそれぞれ対応する位どりのビットデータを伝達する複数本のデータバスと、出力データの有効ビット数を決定するモード信号に従って、前記複数のメモリ部のうちの所定のメモリ部から読出された所定ビット単位のデータを前記各メモリ部の選択される回数が均一化されるように順次選択しかつこれら選択されたメモリ部から読出された所定ビット単位のデータが前記出力データの有効ビットの位どりに合致するように決定された内容をもつ前記各選択信号を出力する選択制御回路と、読出されたデータが前記マルチプレクサにより選択される前記各メモリ部のアドレスを順次更新する前記アドレス信号を出力するアドレス制御回路と、前記モード信号に従って前記複数本のデータバスに伝達されたデータをこのモード信号の指定する有効ビット数の出力データとして出力する選択回路とを有している。
【００１６】
【実施例】次に本発明の実施例について図面を参照して説明する。
【００１７】図１は本発明の第１の実施例を示すブロック図である。
【００１８】この実施例は、それぞれ対応する９ビットのアドレス信号ＡＤａ，ＡＤｂにより指定されたアドレスから８ビット単位のデータを読出す３８４ワードの４つのＲＡＭ型の係数メモリ１ａ〜１ｄと、これら各係数メモリ１ａ〜１ｄとそれぞれ対応して設けられ対応する選択信号ＳＳａ〜ＳＳｄの内容に従って各係数メモリ１ａ〜１ｄから読出された８ビット単位のデータの１つを選択して入力して出力する４つのマルチプレクサ２ａ〜２ｄと、これら各マルチプレクサ２ａ〜２ｄの各ビット出力端とそれぞれ対応して接続しそれぞれ対応する位どりのビットデータを伝達する３２本の係数データバス３と、出力データＯＵＴ（この実施例では係数データ）の有効ビット数を決定するモード信号ＭＯＤ及びインクリメント信号ＩＮＣｘに従って４つの係数メモリ１ａ〜１ｄのうちの所定のメモリ部から読出された８ビット単位のデータを各係数メモリ１ａ〜１ｄの選択される回数が均一化されるように順次選択しかつこれら選択された係数メモリから読出された８ビット単位のデータが出力データＯＵＴの有効ビットの位どりに合致するように決定された内容をもつ各選択信号ＳＳａ〜ＳＳｄを出力する選択回路４と、制御回路５１及びアドレスカウンタ５２，５３を備え、モード信号ＭＯＤ及びインクリメント信号ＩＮＣを入力し、読出されたデータがマルチプレクサ２ａ〜２ｄにより選択される各係数メモリのアドレスを順次更新するアドレス信号ＡＤａ，ＡＤｂを出力するアドレス制御回路５と、モード信号ＭＯＤに従って３２本の係数データバス３に伝達されたデータをこのモード信号ＭＯＤの指定する有効ビット数のデータとその上位側が“０”である３２ビットの出力データＯＵＴ（係数データ）として出力する選択回路６とを有し、乗算器１０へ出力データＯＵＴを供給する構成となっている。なお乗算器１０は、２４ビットのディジタルオーディオデータＡＤＴと出力データＯＵＴとの積を算出し、５５ビットのディジタルオーディオデータＡＤＴｘとして出力する。なお、アドレス信号ＡＤは係数メモリ１ａ〜１ｄの初期アドレスを決定する。
【００１９】インクリメント信号ＩＮＣは、乗算器１０へ入力される３２ビットの係数データ（ＯＵＴ）を更新するタイミング毎にパルス信号を出力する信号である。
【００２０】モード信号ＭＯＤは乗算器１０へ入力される３２ビットの係数データ（ＯＵＴ）のうち、有効けた数（有効ビット数）が１６ビット（以下１６ビットモードという）の時“０１”、有効けた数が２４ビット（以下２４ビットモードという）の時“１０”、有効けた数が３２ビット（以下３２ビットモードという）の時“１１”となる２ビット幅のモード指定信号である。
【００２１】マルチプレクサ２ａ〜２ｄは、選択信号ＳＳａ〜ＳＳｄの内容が“００”の時係数メモリ１ａからのデータを選択に出力し、“０１”の時係数メモリ１ｂからのデータを選択して出力し、“１０”の時係数メモリ１ａからのデータを選択して入力し、“１１”の時係数メモリ１ｄからのを選択して出力する。
【００２２】アドレスカウンタ５２，５３は９ビットのアドレス信号ＡＤの値を初期値としてその後アドレス制御信号ＡＤＣ１，ＡＤＣ２によるパルスが入力される度にその立ち上りエッジのタイミングで値を＋１（１インクリメント）する。
【００２３】制御回路５１の内部構成例とその動作を説明するためのタイミングチャートを図２（ａ），（ｂ）に示す。
【００２４】図２（ａ）において、５１１はインクリメント信号ＩＮＣのパルスの個数をカウントする２ビットカウンタ、マルチプレクサ５１２，５１３は各モード信号ＭＯＤの内容により３入力のうちの１入力を選択して出力するマルチプレクサで、３２ビットモードの時、共に“１”に相当する電源電圧ＶDDを選択し、１６ビットモードの時、共に２ビットカウンタ５１１の下位ビット出力のインクリメント信号ＩＮＣ１の反転信号を選択する。また、２４ビットモードの時、マルチプレクサ５１３はＮＡＮＤゲートＧ２の出力を選択する。
【００２５】以下、インクリメント信号ＩＮＣ１，ＩＮＣ２の内容が“００”である状態をステップ０、“０１”である状態をステップ１、“１０”である状態をステップ２、“１１”である状態をステップ３という。
【００２６】各モードの各ステップに対する選択信号ＳＳａ〜ＳＳｄの内容と、この選択信号ＳＳａ〜ＳＳｄにより選択される係数メモリ１ａ〜１ｄの出力との関係を図３に示す。
【００２７】図３から分るように、１６ビットモードでは、ステップ０のとき係数メモリ１ａ，１ｂの出力がマルチプレクサ２ｃ，２ｄにより選択されて係数メモリ１ｂのデータが下位側に、係数メモリ１ａのデータが上位側にフォーマットされる。
【００２８】ステップ１のときは係数メモリ１ｃ，１ｄの出力が同様にマルチプレクサ２ｃ，２ｄにより選択されて係数メモリ１ｄのデータが下位側に、係数メモリ１ｃのデータが上位側にフォーマットされる。ステップ２，３では上述のステップ０，１の動作をくり返えす。
【００２９】２４ビットモードでは、マルチプレクサ２ｂ，２ｃ，２ｄにより、４つの係数メモリ１ａ〜１ｄのうちの３つの係数メモリの出力が順次選択されフォーマットされる。
【００３０】すなわち、ステップ０では係数メモリ１ａ，１ｂ，１ｃの出力が選択されて上位側からこの順でフォーマットされ、ステップ１では係数メモリ１ｄ，１ａ，１ｂの出力が選択されて上位側からこの順でフォーマットされる。以下省略する。
【００３１】また、３２ビットでは、全てのマルチプレクサ２ａ〜２ｄにより全ての係数メモリ１ａ〜１ｄの出力選が選択されて上位側からこの順でフォーマットされる。
【００３２】この係数メモリ１ａ〜１ｄからのデータの読出し、及びマルチプレクサ２ａ〜２ｄの係数メモリからのデータの選択に伴って、係数メモリ１ａ〜１ｄのアドレスの更新が必要となる。各モード，各ステップにおける、出力が選択される係数メモリとアドレスが更新される係数メモリの関係を図４に示す。
【００３３】このように、本実施例においては、１６ビット，２４ビット，３２ビットの全ての係数データを１回のメモリアクセスで読出すことができるので高速動作を保持することができる。また、出力が選択される回数が、全ての係数メモリ１ａ〜１ｄに対して均一化されるように選択されるので、メモリ領域の無駄がなく全ての領域が有効に使用され、従ってメモリ領域、すなわちハードウェア量を必要最小限に抑えることができる。
【００３４】また、１６ビット，２４ビット，３２ビットのデータは係数メモリ１ａ〜１ｄ内の任意のアドレスに格納することができるため、アプリケーションにより各ビット幅のデータ量が大幅に異なる場合も、係数メモリの各ビット幅のデータへの割当に何ら制限を加えることなく係数メモリのすべての領域を有効データの格納に用いることができるのは明らかである。
【００３５】本実施例において、バスのビット幅，メモリの容量，カウンタ．マルチプレクサのビット幅，乗算器のビット構成，等は本実施例に制限されることなく、他の適切な構成によっても実現できることは言うまでもない。
【００３６】図５は本発明の第２の実施例を示すブロック図である。
【００３７】この実施例は、アドレス制御回路の構成が第１の実施例と異っている。
【００３８】ラッチ回路５４は、９ビット幅のアドレス信号ＡＤａの内容をインクリメント信号ＩＮＣの立上りエッジのタイミングでラッチしてその結果を９ビット幅で出力する。すなわち、このラッチ回路５４は、アドレス信号ＡＤａの内容を遅延させて出力することになる。
【００３９】マルチプレクサ５５は、アドレス制御信号ＡＤＣ３が“０”の時アドレス信号ＡＤａの内容をそのまま９ビット幅のアドレス信号ＡＤｂとして出力し、アドレス制御信号ＡＤＣ３が“１”の時ラッチ回路５４の出力の内容をそのままアドレス信号ＡＤｂとして出力する。
【００４０】制御回路５１ａは図６に示す構成になっている。
【００４１】図６においてマルチプレク５１４はモード信号ＭＯＤの内容が“０１”または“１１”の時すなわち１６ビットモードまたは３２ビットモードの時、“０”に相当する接地電位をアドレス制御信号ＡＤＣとして出力し、モード信号ＭＯＤの内容が“１０”，すなわち２４ビットの時、ＯＲゲートＧ５の出力をアドレス制御信号ＡＤＣ３として出力する。
【００４２】この実施例では、１６ビットモードまたは３２ビットモードの場合、アドレスカウンタ５２ａの内容が直接アドレス信号ＡＤｂとして出力されるため、係数メモリ１ａ，１ｂ及び係数メモリ１ｃ，１ｄの読出しアドレスは常に同一となる。
【００４３】２４ビットモードのステップ０においても、係数メモリ１ａ，１ｂ及び係数メモリ１ｃ，１ｄの読出しアドレスは同一である。２４ビットモードのステップ１，２，３においては、アドレス信号ＡＤｂの内容はそれぞれ１つ前のステップ（ステップ０，１，２）のアドレス信号ＡＤａの内容と同一になる。
【００４４】このため、係数メモリ１ｃ，１ｄの読出しアドレスは係数メモリ１ａ，１ｂの読出しアドレスを“−１”（デクリメント）した値となる。
【００４５】本実施例２に示す構成であっても係数メモリ１ａ〜１ｄから読出されるデータは前述の第１の実施例と同一であり、従って第１の実施例に比べ９ビットのアドレスカウンタ５３が１個不要となり、小量のハードウェアで同一の効果を得ることができる利点がある。
【００４６】
【発明の効果】以上説明したように本発明は、それぞれ所定のビット単位のデータを読出す複数のメモリ部を設け、これら各メモリ部から読出されたデータを、モード信号に従って出力データの有効ビット数に合致し、かつ選択された回数が均一化されるように選択して出力する構成とすることにより、各メモリ部のメモリ領域が無駄なく有効に使用されるので、メモリ容量、すなわちハードウェア量を必要最小限に抑えることができ、しかも異なるビット幅のデータを１回のメモリアクセスで高速に読出すことができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図である。
【図２】図１に示された実施例の制御回路の具体例を示す回路図及びその各部のタイミング波形図である。
【図３】図１に示された実施例の各モード各ステップにおける選択信号の内容と選択される係数メモリの出力との関係を説明するための動作説明図である。
【図４】図１に示された実施例の出力が選択される係数メモリとアドレスが更新される係数メモリとの関係を説明するための動作説明図である。
【図５】本発明の第２の実施例を示すブロック図である。
【図６】図５に示された実施例の制御回路の具体例を示す回路図である。
【符号の説明】
１ａ〜１ｄ 係数メモリ
２ａ〜２ｄ マルチプレクサ
３ 係数データバス
４ 選択制御回路
５，５ａ アドレス制御回路
６ 選択回路
１０ 乗算器
５１，５１ａ 制御回路
５２，５３ アドレスカウンタ
５４ ラッチ回路
５５ マルチプレクサ
５１１ ２ビットカウンタ
５１２〜５１４ マルチプレクサ
Ｇ１，Ｇ２ ＮＡＮＤゲート
Ｇ３，Ｇ４ ＡＤＮゲート
Ｇ５ ＯＲゲート
ＩＶ１ インバータ
【０００１】
【産業上の利用分野】本発明はメモリ回路に関し、特にディジタルオーディオデータ信号処理等に用いられ異なるビット幅のデータを格納し読出すメモリ回路に関する。
【０００２】
【従来の技術】従来、この種のメモリ回路、例えばディジタルオーディオデータ信号処理に用いられる係数メモリ等においては、この係数メモリからデータを読出する際には、１個のデータを読出すために複数回メモリをアクセスするか、メモリの一部を空領域として１個のデータを１回のメモリアクセスで読出す等の方法が取られていた。
【０００３】ディジタルオーディオデータ、例えばＣＤ（コンパクトディスク）等に記録されているデータは、通常２０Ｈｚから２０ＫＨｚ程度の帯域の音声データをイディジタル記録したものであり、音声再生の際のデータ処理は、一般にＣＤ等から読出されたデータを複数個のバンドバスフィルタを通して帯域分割し、この分割処理後の各データに対して個別にフィルタ処理等を行なっている。
【０００４】１例を挙げると、ＣＤから読出されたデータを帯域分割するフィルタとして、通過帯域が２５０Ｈｚ以下、２５０Ｈｚから５００Ｈｚ、５００Ｈｚから１ＫＨｚ、１ＫＨｚから２ＫＨｚ、２ＫＨｚから４ＫＨｚ、４ＫＨｚから８ＫＨｚ、８ＫＨｚ以上等のフィルタがある。
【０００５】これらのフィルタ通過後のデータに対してフィルタ演算を行なう際の係数データのビット幅は一般に各帯域毎に異なっており、５００Ｈｚ以下のデータに対しては３２ビット程度の係数が用いられ、８ＫＨｚ以上のデータに対しては１６ビット程度の係数が用いられる。また、５００Ｈｚから８ＫＨｚまでの各帯域に対する係数は２４ビット程度が用いられる場合が多い。
【０００６】一方、従来のオーディオ信号処理装置においては、これらの係数を格納するメモリとして、１回のメモリアクセスで読出される係数データのビット幅は固定である、すなわちデータ長とメモリアドレスとが１対１に対応しているＲＡＭ（ランダムアクセスメモリ）等が用いられていた。
【０００７】例えば、この固定ビット幅が１６ビットのメモリの場合、１６ビット係数は１回のメモリアクセスで読出されるが、２４ビットまたは３２ビットの係数を読出すためには、メモリを２回アクセスする必要があった。このことは、この係数を用いたフィルタ演算の処理スピードの低下を招く。
【０００８】また、固定ビット幅が３２ビットのメモリの場合、すべての係数が１回のメモリアクセスで読出されるが、メモリのうち１６ビットの係数を格納した領域では半分、２４ビットの係数を格納した領域では１／３が未使用となっていた。このことはメモリ回路のハードウェア量の増大を意味する。
【０００９】また、各帯域を通過したデータに対するフィルタ処理は、音像定位や反射音合成等のアプリケーション毎に異なる処理を行なう必要があり、このため各帯域毎に使用する係数のビット数は一般にアプリケーションにより大幅に異なる。
【００１０】このような従来の技術を記載した文献としては、「ＤＳＰシステムの実現手法と活用徹底研究」４〜１３頁（Ｔ−２３３８ 日本工業技術センター１９８９年１１月）等がある。
【００１１】
【発明が解決しようとする課題】上述した従来のメモリ回路は、１回のメモリアクセスで読出されるデータのビット幅は固定となっていてデータとメモリアドレスとが１対１に対応しており、異なるビット幅のデータが必要なときには、必要とする１つのデータに対して複数回メモリアクセスをするか、１データ当りのビット幅を大きくして必要とするビットだけを使用する構成となっているので、前者の場合には処理スピードが低下するという欠点があり、後者の場合には未使用のメモリ領域があるためにハードウェア量が増大するという欠点があった。
【００１２】後者の場合、１６ビットのデータを６４ワード、２４ビットのデータを２５６ワード、３２ビットのデータを３２ワード格納するメモリを３２ビット×（６４＋２５６＋３２）ワードのＲＡＭで構成した場合、 ３２×（６４＋２５６＋３２）−１６×６４−２４×２５６−３２×３２ ＝１１２６４−８１９２＝３０７２すなわち３０７２ビット分の余分なメモリ領域が生ずる。
【００１３】なお、上述の６４ワード，２５６ワード，３２ワード等のワード数はオーディオ信号処理装置により実現するアプリケーションにより大幅に異なる。このため従来から、データのビット幅によりメモリ内の格納アドレスを制限することは不都合であった。
【００１４】本発明の目的は、ハードウェア量を増大させることなく異なるビット幅のデータを高速に読出することができるメモリ回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明のメモリ回路は、それぞれ対応するアドレス信号により指定されたアドレスから所定ビット単位のデータを読出する複数のメモリ部と、これら各メモリ部とそれぞれ対応して設けられ対応する選択信号の内容に従って前記メモリ部から読出された所定ビット単位のデータの１つを選択して出力する複数のマルチプレクサと、これら各マルチプレクサの各ビット出力端とそれぞれ対応して接続しそれぞれ対応する位どりのビットデータを伝達する複数本のデータバスと、出力データの有効ビット数を決定するモード信号に従って、前記複数のメモリ部のうちの所定のメモリ部から読出された所定ビット単位のデータを前記各メモリ部の選択される回数が均一化されるように順次選択しかつこれら選択されたメモリ部から読出された所定ビット単位のデータが前記出力データの有効ビットの位どりに合致するように決定された内容をもつ前記各選択信号を出力する選択制御回路と、読出されたデータが前記マルチプレクサにより選択される前記各メモリ部のアドレスを順次更新する前記アドレス信号を出力するアドレス制御回路と、前記モード信号に従って前記複数本のデータバスに伝達されたデータをこのモード信号の指定する有効ビット数の出力データとして出力する選択回路とを有している。
【００１６】
【実施例】次に本発明の実施例について図面を参照して説明する。
【００１７】図１は本発明の第１の実施例を示すブロック図である。
【００１８】この実施例は、それぞれ対応する９ビットのアドレス信号ＡＤａ，ＡＤｂにより指定されたアドレスから８ビット単位のデータを読出す３８４ワードの４つのＲＡＭ型の係数メモリ１ａ〜１ｄと、これら各係数メモリ１ａ〜１ｄとそれぞれ対応して設けられ対応する選択信号ＳＳａ〜ＳＳｄの内容に従って各係数メモリ１ａ〜１ｄから読出された８ビット単位のデータの１つを選択して入力して出力する４つのマルチプレクサ２ａ〜２ｄと、これら各マルチプレクサ２ａ〜２ｄの各ビット出力端とそれぞれ対応して接続しそれぞれ対応する位どりのビットデータを伝達する３２本の係数データバス３と、出力データＯＵＴ（この実施例では係数データ）の有効ビット数を決定するモード信号ＭＯＤ及びインクリメント信号ＩＮＣｘに従って４つの係数メモリ１ａ〜１ｄのうちの所定のメモリ部から読出された８ビット単位のデータを各係数メモリ１ａ〜１ｄの選択される回数が均一化されるように順次選択しかつこれら選択された係数メモリから読出された８ビット単位のデータが出力データＯＵＴの有効ビットの位どりに合致するように決定された内容をもつ各選択信号ＳＳａ〜ＳＳｄを出力する選択回路４と、制御回路５１及びアドレスカウンタ５２，５３を備え、モード信号ＭＯＤ及びインクリメント信号ＩＮＣを入力し、読出されたデータがマルチプレクサ２ａ〜２ｄにより選択される各係数メモリのアドレスを順次更新するアドレス信号ＡＤａ，ＡＤｂを出力するアドレス制御回路５と、モード信号ＭＯＤに従って３２本の係数データバス３に伝達されたデータをこのモード信号ＭＯＤの指定する有効ビット数のデータとその上位側が“０”である３２ビットの出力データＯＵＴ（係数データ）として出力する選択回路６とを有し、乗算器１０へ出力データＯＵＴを供給する構成となっている。なお乗算器１０は、２４ビットのディジタルオーディオデータＡＤＴと出力データＯＵＴとの積を算出し、５５ビットのディジタルオーディオデータＡＤＴｘとして出力する。なお、アドレス信号ＡＤは係数メモリ１ａ〜１ｄの初期アドレスを決定する。
【００１９】インクリメント信号ＩＮＣは、乗算器１０へ入力される３２ビットの係数データ（ＯＵＴ）を更新するタイミング毎にパルス信号を出力する信号である。
【００２０】モード信号ＭＯＤは乗算器１０へ入力される３２ビットの係数データ（ＯＵＴ）のうち、有効けた数（有効ビット数）が１６ビット（以下１６ビットモードという）の時“０１”、有効けた数が２４ビット（以下２４ビットモードという）の時“１０”、有効けた数が３２ビット（以下３２ビットモードという）の時“１１”となる２ビット幅のモード指定信号である。
【００２１】マルチプレクサ２ａ〜２ｄは、選択信号ＳＳａ〜ＳＳｄの内容が“００”の時係数メモリ１ａからのデータを選択に出力し、“０１”の時係数メモリ１ｂからのデータを選択して出力し、“１０”の時係数メモリ１ａからのデータを選択して入力し、“１１”の時係数メモリ１ｄからのを選択して出力する。
【００２２】アドレスカウンタ５２，５３は９ビットのアドレス信号ＡＤの値を初期値としてその後アドレス制御信号ＡＤＣ１，ＡＤＣ２によるパルスが入力される度にその立ち上りエッジのタイミングで値を＋１（１インクリメント）する。
【００２３】制御回路５１の内部構成例とその動作を説明するためのタイミングチャートを図２（ａ），（ｂ）に示す。
【００２４】図２（ａ）において、５１１はインクリメント信号ＩＮＣのパルスの個数をカウントする２ビットカウンタ、マルチプレクサ５１２，５１３は各モード信号ＭＯＤの内容により３入力のうちの１入力を選択して出力するマルチプレクサで、３２ビットモードの時、共に“１”に相当する電源電圧ＶDDを選択し、１６ビットモードの時、共に２ビットカウンタ５１１の下位ビット出力のインクリメント信号ＩＮＣ１の反転信号を選択する。また、２４ビットモードの時、マルチプレクサ５１３はＮＡＮＤゲートＧ２の出力を選択する。
【００２５】以下、インクリメント信号ＩＮＣ１，ＩＮＣ２の内容が“００”である状態をステップ０、“０１”である状態をステップ１、“１０”である状態をステップ２、“１１”である状態をステップ３という。
【００２６】各モードの各ステップに対する選択信号ＳＳａ〜ＳＳｄの内容と、この選択信号ＳＳａ〜ＳＳｄにより選択される係数メモリ１ａ〜１ｄの出力との関係を図３に示す。
【００２７】図３から分るように、１６ビットモードでは、ステップ０のとき係数メモリ１ａ，１ｂの出力がマルチプレクサ２ｃ，２ｄにより選択されて係数メモリ１ｂのデータが下位側に、係数メモリ１ａのデータが上位側にフォーマットされる。
【００２８】ステップ１のときは係数メモリ１ｃ，１ｄの出力が同様にマルチプレクサ２ｃ，２ｄにより選択されて係数メモリ１ｄのデータが下位側に、係数メモリ１ｃのデータが上位側にフォーマットされる。ステップ２，３では上述のステップ０，１の動作をくり返えす。
【００２９】２４ビットモードでは、マルチプレクサ２ｂ，２ｃ，２ｄにより、４つの係数メモリ１ａ〜１ｄのうちの３つの係数メモリの出力が順次選択されフォーマットされる。
【００３０】すなわち、ステップ０では係数メモリ１ａ，１ｂ，１ｃの出力が選択されて上位側からこの順でフォーマットされ、ステップ１では係数メモリ１ｄ，１ａ，１ｂの出力が選択されて上位側からこの順でフォーマットされる。以下省略する。
【００３１】また、３２ビットでは、全てのマルチプレクサ２ａ〜２ｄにより全ての係数メモリ１ａ〜１ｄの出力選が選択されて上位側からこの順でフォーマットされる。
【００３２】この係数メモリ１ａ〜１ｄからのデータの読出し、及びマルチプレクサ２ａ〜２ｄの係数メモリからのデータの選択に伴って、係数メモリ１ａ〜１ｄのアドレスの更新が必要となる。各モード，各ステップにおける、出力が選択される係数メモリとアドレスが更新される係数メモリの関係を図４に示す。
【００３３】このように、本実施例においては、１６ビット，２４ビット，３２ビットの全ての係数データを１回のメモリアクセスで読出すことができるので高速動作を保持することができる。また、出力が選択される回数が、全ての係数メモリ１ａ〜１ｄに対して均一化されるように選択されるので、メモリ領域の無駄がなく全ての領域が有効に使用され、従ってメモリ領域、すなわちハードウェア量を必要最小限に抑えることができる。
【００３４】また、１６ビット，２４ビット，３２ビットのデータは係数メモリ１ａ〜１ｄ内の任意のアドレスに格納することができるため、アプリケーションにより各ビット幅のデータ量が大幅に異なる場合も、係数メモリの各ビット幅のデータへの割当に何ら制限を加えることなく係数メモリのすべての領域を有効データの格納に用いることができるのは明らかである。
【００３５】本実施例において、バスのビット幅，メモリの容量，カウンタ．マルチプレクサのビット幅，乗算器のビット構成，等は本実施例に制限されることなく、他の適切な構成によっても実現できることは言うまでもない。
【００３６】図５は本発明の第２の実施例を示すブロック図である。
【００３７】この実施例は、アドレス制御回路の構成が第１の実施例と異っている。
【００３８】ラッチ回路５４は、９ビット幅のアドレス信号ＡＤａの内容をインクリメント信号ＩＮＣの立上りエッジのタイミングでラッチしてその結果を９ビット幅で出力する。すなわち、このラッチ回路５４は、アドレス信号ＡＤａの内容を遅延させて出力することになる。
【００３９】マルチプレクサ５５は、アドレス制御信号ＡＤＣ３が“０”の時アドレス信号ＡＤａの内容をそのまま９ビット幅のアドレス信号ＡＤｂとして出力し、アドレス制御信号ＡＤＣ３が“１”の時ラッチ回路５４の出力の内容をそのままアドレス信号ＡＤｂとして出力する。
【００４０】制御回路５１ａは図６に示す構成になっている。
【００４１】図６においてマルチプレク５１４はモード信号ＭＯＤの内容が“０１”または“１１”の時すなわち１６ビットモードまたは３２ビットモードの時、“０”に相当する接地電位をアドレス制御信号ＡＤＣとして出力し、モード信号ＭＯＤの内容が“１０”，すなわち２４ビットの時、ＯＲゲートＧ５の出力をアドレス制御信号ＡＤＣ３として出力する。
【００４２】この実施例では、１６ビットモードまたは３２ビットモードの場合、アドレスカウンタ５２ａの内容が直接アドレス信号ＡＤｂとして出力されるため、係数メモリ１ａ，１ｂ及び係数メモリ１ｃ，１ｄの読出しアドレスは常に同一となる。
【００４３】２４ビットモードのステップ０においても、係数メモリ１ａ，１ｂ及び係数メモリ１ｃ，１ｄの読出しアドレスは同一である。２４ビットモードのステップ１，２，３においては、アドレス信号ＡＤｂの内容はそれぞれ１つ前のステップ（ステップ０，１，２）のアドレス信号ＡＤａの内容と同一になる。
【００４４】このため、係数メモリ１ｃ，１ｄの読出しアドレスは係数メモリ１ａ，１ｂの読出しアドレスを“−１”（デクリメント）した値となる。
【００４５】本実施例２に示す構成であっても係数メモリ１ａ〜１ｄから読出されるデータは前述の第１の実施例と同一であり、従って第１の実施例に比べ９ビットのアドレスカウンタ５３が１個不要となり、小量のハードウェアで同一の効果を得ることができる利点がある。
【００４６】
【発明の効果】以上説明したように本発明は、それぞれ所定のビット単位のデータを読出す複数のメモリ部を設け、これら各メモリ部から読出されたデータを、モード信号に従って出力データの有効ビット数に合致し、かつ選択された回数が均一化されるように選択して出力する構成とすることにより、各メモリ部のメモリ領域が無駄なく有効に使用されるので、メモリ容量、すなわちハードウェア量を必要最小限に抑えることができ、しかも異なるビット幅のデータを１回のメモリアクセスで高速に読出すことができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図である。
【図２】図１に示された実施例の制御回路の具体例を示す回路図及びその各部のタイミング波形図である。
【図３】図１に示された実施例の各モード各ステップにおける選択信号の内容と選択される係数メモリの出力との関係を説明するための動作説明図である。
【図４】図１に示された実施例の出力が選択される係数メモリとアドレスが更新される係数メモリとの関係を説明するための動作説明図である。
【図５】本発明の第２の実施例を示すブロック図である。
【図６】図５に示された実施例の制御回路の具体例を示す回路図である。
【符号の説明】
１ａ〜１ｄ 係数メモリ
２ａ〜２ｄ マルチプレクサ
３ 係数データバス
４ 選択制御回路
５，５ａ アドレス制御回路
６ 選択回路
１０ 乗算器
５１，５１ａ 制御回路
５２，５３ アドレスカウンタ
５４ ラッチ回路
５５ マルチプレクサ
５１１ ２ビットカウンタ
５１２〜５１４ マルチプレクサ
Ｇ１，Ｇ２ ＮＡＮＤゲート
Ｇ３，Ｇ４ ＡＤＮゲート
Ｇ５ ＯＲゲート
ＩＶ１ インバータ
【特許請求の範囲】
【請求項１】 それぞれ対応するアドレス信号により指定されたアドレスから所定ビット単位のデータを読出する複数のメモリ部と、これら各メモリ部とそれぞれ対応して設けられ対応する選択信号の内容に従って前記各メモリ部から読出された所定ビット単位のデータの１つを選択して出力する複数のマルチプレクサと、これら各マルチプレクサの各ビット出力端とそれぞれ対応して接続しそれぞれ対応する位どりのビットデータを伝達する複数本のデータバスと、出力データの有効ビット数を決定するモード信号に従って、前記複数のメモリ部のうちの所定のメモリ部から読出された所定ビット単位のデータを前記各メモリ部の選択される回数が均一化されるように順次選択しかつこれら選択されたメモリ部から読出された所定ビット単位のデータが前記出力データの有効ビットの位どりに合致するように決定された内容をもつ前記各選択信号を出力する選択制御回路と、読出されたデータが前記マルチプレクサにより選択される前記各メモリ部のアドレスを順次更新する前記アドレス信号を出力するアドレス制御回路と、前記モード信号に従って前記複数本のデータバスに伝達されたデータをこのモード信号の指定する有効ビット数の出力データとして出力する選択回路とを有することを特徴とするメモリ回路。
【請求項２】 複数のメモリ部が第１〜第４のメモリ部で構成されてそれぞれ８ビット単位のデータを読出し、複数のマルチプレクサが第１〜第４のマルチプレクサで構成され、モード信号が１６ビットモード，２４ビットモード，及び３２ビットモードを指定する内容をもち、選択信号が前記モード信号の各モードに対して第１〜第４のステップをもち、かつ前記モード信号が１６ビットモードを指定しているとき、前記第１のステップでは前記第１，第２のメモリ部，前記第２のステップでは前記第３，第４のメモリ部，前記第３のステップでは前記第１，第２のメモリ部、前記第４のステップでは前記第３，第４のメモリ部から読出されたデータを前記第３，第４のマルチプレクサが選択する内容となり、前記モード信号が２４ビットモードを指定しているとき、前記第１のステップでは前記第１，第２，第３のメモリ部，前記第２のステップでは前記第４，第１，第２のメモリ部、前記第３のステップでは前記第３，第４，第１のメモリ部、前記第４のステップでは前記第２，第３，第４のメモリ部から読出されたデータを前記第２，第３，第４のマルチプレクサが選択する内容となる請求項１記載のメモリ回路。
【請求項１】 それぞれ対応するアドレス信号により指定されたアドレスから所定ビット単位のデータを読出する複数のメモリ部と、これら各メモリ部とそれぞれ対応して設けられ対応する選択信号の内容に従って前記各メモリ部から読出された所定ビット単位のデータの１つを選択して出力する複数のマルチプレクサと、これら各マルチプレクサの各ビット出力端とそれぞれ対応して接続しそれぞれ対応する位どりのビットデータを伝達する複数本のデータバスと、出力データの有効ビット数を決定するモード信号に従って、前記複数のメモリ部のうちの所定のメモリ部から読出された所定ビット単位のデータを前記各メモリ部の選択される回数が均一化されるように順次選択しかつこれら選択されたメモリ部から読出された所定ビット単位のデータが前記出力データの有効ビットの位どりに合致するように決定された内容をもつ前記各選択信号を出力する選択制御回路と、読出されたデータが前記マルチプレクサにより選択される前記各メモリ部のアドレスを順次更新する前記アドレス信号を出力するアドレス制御回路と、前記モード信号に従って前記複数本のデータバスに伝達されたデータをこのモード信号の指定する有効ビット数の出力データとして出力する選択回路とを有することを特徴とするメモリ回路。
【請求項２】 複数のメモリ部が第１〜第４のメモリ部で構成されてそれぞれ８ビット単位のデータを読出し、複数のマルチプレクサが第１〜第４のマルチプレクサで構成され、モード信号が１６ビットモード，２４ビットモード，及び３２ビットモードを指定する内容をもち、選択信号が前記モード信号の各モードに対して第１〜第４のステップをもち、かつ前記モード信号が１６ビットモードを指定しているとき、前記第１のステップでは前記第１，第２のメモリ部，前記第２のステップでは前記第３，第４のメモリ部，前記第３のステップでは前記第１，第２のメモリ部、前記第４のステップでは前記第３，第４のメモリ部から読出されたデータを前記第３，第４のマルチプレクサが選択する内容となり、前記モード信号が２４ビットモードを指定しているとき、前記第１のステップでは前記第１，第２，第３のメモリ部，前記第２のステップでは前記第４，第１，第２のメモリ部、前記第３のステップでは前記第３，第４，第１のメモリ部、前記第４のステップでは前記第２，第３，第４のメモリ部から読出されたデータを前記第２，第３，第４のマルチプレクサが選択する内容となる請求項１記載のメモリ回路。
【図３】
【図１】
【図２】
【図４】
【図６】
【図５】
【図１】
【図２】
【図４】
【図６】
【図５】
【特許番号】特許第３０８９７２６号（Ｐ３０８９７２６）
【登録日】平成１２年７月２１日（２０００．７．２１）
【発行日】平成１２年９月１８日（２０００．９．１８）
【国際特許分類】
【出願番号】特願平３−２２７５９８
【出願日】平成３年９月９日（１９９１．９．９）
【公開番号】特開平５−６７３９５
【公開日】平成５年３月１９日（１９９３．３．１９）
【審査請求日】平成９年１２月９日（１９９７．１２．９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 昭６１−９９２（ＪＰ，Ａ）
【登録日】平成１２年７月２１日（２０００．７．２１）
【発行日】平成１２年９月１８日（２０００．９．１８）
【国際特許分類】
【出願日】平成３年９月９日（１９９１．９．９）
【公開番号】特開平５−６７３９５
【公開日】平成５年３月１９日（１９９３．３．１９）
【審査請求日】平成９年１２月９日（１９９７．１２．９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 昭６１−９９２（ＪＰ，Ａ）
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