交差ゲート型一時記憶素子

【課題】多数のＭＯＳ−ＦＥＴを使用する既存の一時記憶回路の回路基板上の専有面積と動作電力における不利益を解消し、電子回路中に使用する素子数を削減した記憶素子の提供。
【解決手段】電子演算回路の一時記憶のための電位信号保持に、交差ゲート型一時記憶素子を採用する。Ｎ−Ｐ−Ｎ−Ｐダイオードの、両端のＰ、Ｎ各半導体と導通するように、そして中間部のＰ、Ｎ各半導体と絶縁してゲート端子を接着した素子の、中間部のＰ半導体にｌｏｗ電位、Ｎ半導体にｈｉｇｈ電位を入力する配線を接続し、ゲート端子に入出力配線を接続する。

【発明の詳細な説明】
【技術分野】
電子回路素子の技術に関する。
【背景技術】
【０００１】
ＭＯＳ−ＦＥＴを使用した、従来の主な電子デジタル回路で使用されるＳ−ＲＡＭの一時記憶の機構は、複数のＭＯＳ−ＦＥＴの組み合わせによって構成される。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
より多数のＭＯＳ−ＦＥＴを使用する一時記憶回路は、回路基板上の専有面積と動作電力において不利益がある。
【課題を解決するための手段】
【０００３】
電子演算回路の一時記憶のための電位信号保持に、交差ゲート型一時記憶素子を採用する。
【発明の効果】
【０００４】
交差ゲート型一時記憶素子は、電子演算回路の一時記憶のための電位信号保持を１個の素子で行うことができる。したがって、電子回路中に使用する素子数を削減できる。
【発明を実施するための最良の形態】
【０００５】
図１のように、Ｐ−Ｎ−Ｐ−Ｎダイオードの、両端のＰ、Ｎ各半導体と導通するように、そして中間部のＰ、Ｎ各半導体と絶縁してゲート端子を接着して、交差ゲート型一時記憶素子を作成する。
【実施例】
【０００６】
図２のように、中央部のＰ、Ｎ半導体をソース端子として使用し、それぞれｌｏｗ電位、ｈｉｇｈ電位を固定的に入力する。そして、両端のＰ、Ｎ半導体をドレイン端子として使用し、信号入出力配線に接続する。
【０００７】
図２の装置は、入力配線から信号電位ｈｉｇｈが入力されるとＮチャンネルゲートを生じてソース端子のＮ半導体から電位ｈｉｇｈが継続的に出力され、入力配線から信号電位ｌｏｗが入力されるとＰチャンネルゲートを生じてソース端子のＰ半導体から電位ｌｏｗが継続的に出力される。
【０００８】
当該装置は出力配線から異なる電位信号が逆流すると出力が不安定になりやすい構造であるので、出力先の配線をトランジスタに接続して使用する場合、ソース端子への出力を避け、ゲート端子への信号出力に限定されることが望ましい。
【図面の簡単な説明】
【図１】交差ゲート型一時記憶素子。
【図２】交差ゲート型一時記憶素子の使用実施例。

【特許請求の範囲】
【請求項１】
Ｐ−Ｎ−Ｐ−Ｎダイオードの、両端のＰ、Ｎ各半導体と導通するように、そして中間部のＰ、Ｎ各半導体と絶縁してゲート端子を接着した素子（以下、「交差ゲート型一時記憶素子」という。）の、中間部のＰ半導体にｌｏｗ電位、Ｎ半導体にｈｉｇｈ電位を入力する配線を接続し、ゲート端子に入出力配線を接続して、入力された信号電位を保持する、電子回路における一時記憶素子の機構。

【図１】