内視鏡
【課題】ＦＰＧＡの発熱を抑えることができる内視鏡を提供する。
【解決手段】内視鏡１は、挿入部２の先端に設けられたＣＣＤ４と、ＣＣＤ４を駆動するための駆動信号を生成するとともに、ＣＣＤ４からの撮像信号が入力されるＦＰＧＡ８と、ＦＰＧＡ８から所定の通信クロックで撮像信号が入力され、入力された撮像信号の波形成分を整形するための終端抵抗Ｒ５を有するＤＤＲ２メモリ９とを有する。そして、ＦＰＧＡ８は、ダンピング抵抗Ｒ１を備え、撮像信号を所定の通信クロックでＤＤＲ２メモリ９に出力するときに、ダンピング抵抗Ｒ１を動作させないように構成される。
【解決手段】内視鏡１は、挿入部２の先端に設けられたＣＣＤ４と、ＣＣＤ４を駆動するための駆動信号を生成するとともに、ＣＣＤ４からの撮像信号が入力されるＦＰＧＡ８と、ＦＰＧＡ８から所定の通信クロックで撮像信号が入力され、入力された撮像信号の波形成分を整形するための終端抵抗Ｒ５を有するＤＤＲ２メモリ９とを有する。そして、ＦＰＧＡ８は、ダンピング抵抗Ｒ１を備え、撮像信号を所定の通信クロックでＤＤＲ２メモリ９に出力するときに、ダンピング抵抗Ｒ１を動作させないように構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内視鏡に関し、特に、回路の構成を再構成可能な半導体回路を有する内視鏡に関する。
【背景技術】
【０００２】
従来、内視鏡は、挿入部を航空機用エンジンや配管等の被検体内に挿入することによって、被検体内の被検部位の傷及び腐蝕等の観察及び検査を行う。このような内視鏡は、回路の構成を再構成可能なＦＰＧＡ（Field Programmable Gate Array）を有して構成されているものがある。このＦＰＧＡは発熱を伴うため、温度を下げる必要がある。
【０００３】
従来、ＦＰＧＡの温度を下げるための方法として、例えば、冷却ＦＡＮを設ける、あるいは、動作モードを複数設け、ＦＰＧＡの温度に応じて動作モードを切り替える方法が行われている。
【０００４】
このような内視鏡として、例えば、特開２００８−２６９３０２号公報には、ＦＰＧＡの内外の温度を検出し、検出したＦＰＧＡの内外の温度に基づいて、予め設定された複数の動作モードからある動作モードを選択する。そして、選択された動作モードに対応する設定データに基づき、ＦＰＧＡの回路構成を設定する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２６９３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような内視鏡は、製品の小型化あるいは製品の仕様等から冷却ＦＡＮを設けることができないことがある。また、このような内視鏡は、画像処理等のリアルタイム処理を行う必要があることから、ＦＰＧＡの動作モードを切り替えることができないことがある。そのため、これらの状況が発生した場合、従来の内視鏡では、ＦＰＧＡの温度を下げることができない虞がある。
【０００７】
そこで、本発明は、ＦＰＧＡの発熱を抑えることができる内視鏡を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、挿入部の先端に設けられた撮像素子と、前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、前記半導体回路から所定の通信クロックで前記撮像信号が入力され、入力された前記撮像信号の波形成分を整形するための第１の終端抵抗を有する記憶回路と、を備え、前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記記憶回路に出力するときに、前記ダンピング抵抗を動作させないことを特徴とする内視鏡を提供することができる。
【０００９】
また、本発明の他の態様によれば、挿入部の先端に設けられた撮像素子と、前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、前記半導体回路から所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射しないように前記半導体回路に隣接配置されるとともに、入力された前記撮像信号の波形成分を整形するための第１の終端抵抗を有する第１の記憶回路と、前記半導体回路から前記所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射するように前記半導体回路から離れて配置されるとともに、入力された前記撮像信号の波形成分を整形するための第２の終端抵抗を有する第２の記憶回路と、を備え、前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記第１の記憶回路に出力する場合、前記ダンピング抵抗を動作させず、前記撮像信号を前記所定の通信クロックで前記第２の記憶回路に出力する場合、前記ダンピング抵抗を動作させるように切り換える切換部を有することを特徴とする内視鏡を提供することができる。
【発明の効果】
【００１０】
本発明の内視鏡によれば、ＦＰＧＡの発熱を抑えることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態に係る内視鏡の構成を示す図である。
【図２】ドライバ５の詳細な構成を説明するための図である。
【図３】従来のＦＰＧＡとＤＤＲ２メモリ９との接続の例を示す図である。
【図４】本実施の形態に係るＦＰＧＡ８とＤＤＲ２メモリ９との接続の例を示す図である。
【図５】第２の実施の形態に係る内視鏡の構成を示す図である。
【図６】第２の実施の形態に係るＦＰＧＡ８ａ、ＤＤＲ２メモリ９及び９ａとの接続の例を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態を説明する。
（第１の実施の形態）
【００１３】
まず、図１に基づき、第１の実施の形態に係る内視鏡の構成を説明する。図１は、第１の実施の形態に係る内視鏡の構成を示す図である。
【００１４】
図１において、内視鏡１は、航空機用エンジンや配管等の被検体内に挿入される挿入部２と、挿入部２の基端に接続される本体部３とを有して構成される。
【００１５】
挿入部２は、可撓性のチューブ部材により構成され、先端側に設けられた先端部には、撮像素子としてのＣＣＤ４が内蔵されている。
【００１６】
本体部３は、ＣＣＤ４を駆動するドライバ５と、Ａ／Ｄ変換器６と、ＲＯＭ７と、ＦＰＧＡ８と、ＤＤＲ２メモリ９と、制御部１０と、ＳＤカードスロット１１と、表示部１２とを有する。ＳＤカードスロット１１には、ＳＤカード１１ａが着脱自在に装着される。
【００１７】
ＣＣＤ４は、挿入部２の先端部の先端面に設けられた図示しない対物光学系により結像された被写体の像を撮像する。ＣＣＤ４は、ドライバ５からの水平及び垂直等の各種駆動信号に基づき、撮像した被写体の像を光電変換し、撮像信号としてＡ／Ｄ変換器６に出力する。
【００１８】
Ａ／Ｄ変換器６は、ＣＣＤ４から出力された撮像信号を、アナログ信号からデジタル信号に変換し、ＦＰＧＡ８に出力する。
【００１９】
ＲＯＭ７には、ＦＰＧＡ８の回路構成を設定するための複数のプログラムが格納されている。これら複数のプログラムからいずれかのプログラムが読み出され、ＦＰＧＡ８の回路構成が設定される。
【００２０】
ＦＰＧＡ８は、回路の構成を再構成可能な半導体回路であり、図示しない電源が投入されると、ＲＯＭ７から所定のプログラムを読み出し、読み出した所定のプログラムに応じた回路を構成する。ＦＰＧＡ８は、ドライバ５へＣＣＤ４を駆動させるための各種駆動信号を出力する。ドライバ５は、これらの各種駆動信号を増幅してＣＣＤ４に出力する。
【００２１】
また、ＦＰＧＡ８は、Ａ／Ｄ変換器６から出力された撮像信号を所定の通信クロックに同期させてＤＤＲ２メモリ９に出力し、ＤＤＲ２メモリ９に記憶する。そして、ＦＰＧＡ８は、ＤＤＲ２メモリ９に例えば１フレーム分の撮像信号が記憶されると、その１フレーム分の撮像信号を読み出し、画像処理を行う。ＦＰＧＡ８は、画像処理を行って得られた１フレーム分の画像信号を制御部１０に出力する。なお、ＦＰＧＡ８は、Ａ／Ｄ変換器６から出力された撮像信号に対して画像処理を行って得られた画像信号をＤＤＲ２メモリ９に出力し、ＤＤＲ２メモリ９に１フレーム分の画像信号が記憶されると、その１フレーム分の画像信号を読み出して制御部１０に出力するようにしてもよい。
【００２２】
記録回路としてのＤＤＲ２メモリ９は、ＦＰＧＡ８から所定の通信クロックに同期させて出力された撮像信号を記憶する。このように、本実施の形態では、撮像信号を記憶する記憶回路としてＤＤＲ２メモリ９を用いている。これは、ＤＤＲ２メモリ９が、転送レートが高く、安価で、かつ、入手性がよいためであるが、特に、ＤＤＲ２メモリ９に限定されるものではなく、後述する端抵抗を備えるメモリであれば、他のメモリであってもよい。
【００２３】
制御部１０は、図示しない操作部からの操作信号に基づき、ＦＰＧＡ８からの画像信号をＳＤカード１１ａに出力し、動画あるいは静止画としてＳＤカード１１ａに記録させる制御を行う。さらに、制御部１０は、ＦＰＧＡ８からの画像信号を表示部１２に出力し、表示部１２に被写体像を表示させる制御を行う。なお、制御部１０は、図示しない操作部からの操作信号に基づき、ＦＰＧＡ８からの画像信号をＳＤカード１１ａ及び表示部１２のいずれか一方に出力するようにしてもよい。
【００２４】
次に、ドライバ５の詳細な構成について説明する。
【００２５】
図２は、ドライバ５の詳細な構成を説明するための図である。
【００２６】
図２に示すように、ドライバ５は、Ｖドライバ２１と、ＲＧ／Ｈドライバ２２とを有して構成される。
【００２７】
Ｖドライバ２１には、ＦＰＧＡ８からＣＣＤ４の垂直ラインを駆動するための垂直駆動信号（垂直駆動パルス）Ｖ１、Ｖ２、Ｖ３及びＶ４が入力される。また、Ｖドライバ２１には、ＦＰＧＡ８からＣＣＤ４に蓄積された電荷をリセットするためのリセット信号（リセットパルス）ＳＵＢが入力される。
【００２８】
Ｖドライバ２１は、垂直駆動信号Ｖ１〜Ｖ４及びリセット信号ＳＵＢを増幅してＣＣＤ４に出力し、ＣＣＤ４の垂直ラインを駆動及びＣＣＤ４に蓄積された電荷をリセットする。
【００２９】
ＲＧ／Ｈドライバ２２には、ＦＰＧＡ８からＣＣＤ４の水平ラインを駆動するための水平駆動信号（水平駆動パルス）Ｈが入力される。また、ＲＧ／Ｈドライバ２２には、ＦＰＧＡ８からＣＣＤ４から電荷を取り出すための信号であるリセットゲート信号（リセットゲートパルス）ＲＧが入力される。
【００３０】
ＲＧ／Ｈドライバ２２は、水平駆動信号Ｈ及びリセットゲート信号ＲＧを増幅してＣＣＤ４に出力し、ＣＣＤ４の水平ラインを駆動及び画素から電荷を取り出す。指定された画素の撮像信号は、Ａ／Ｄ変換器６を介してＦＰＧＡ８に供給される。
【００３１】
これらの信号の中で、特に、リセットゲート信号ＲＧ及び水平駆動信号Ｈは、ＣＣＤ４からの出力波形に大きな影響を与える。そのため、ＣＣＤ４で得られる画像を良くするために、リセットゲート信号ＲＧ及び水平駆動信号Ｈの波形品質を良くする必要がある。
【００３２】
特に、内視鏡１は、挿入部２が長いため、ＦＰＧＡ８からＣＣＤ４までの距離が長くなる。そのため、内視鏡１のような構成においては、ＦＰＧＡ８からＲＧ／Ｈドライバ２２に出力する信号波形のなまりを低減するために、リセットゲート信号ＲＧ及び水平駆動信号Ｈの駆動能力を上げる必要がある。
【００３３】
このように、ＦＰＧＡ８は、リセットゲート信号ＲＧ及び水平駆動信号Ｈの駆動能力を上げる必要があるため、消費電力が上がり、発熱してしまうが、後述するように、ダンピング抵抗、プルアップ抵抗及び終端抵抗を未使用とすることにより、ＦＰＧＡ８の発熱を抑えられるようにしている。
【００３４】
ここで、従来のＦＰＧＡとＤＤＲ２メモリ９との接続関係について説明する。
【００３５】
図３は、従来のＦＰＧＡとＤＤＲ２メモリ９との接続の例を示す図である。
【００３６】
図３に示すように、従来のＦＰＧＡ５０は、ドライバ３１と、コンパレータ３２とを有する。このドライバ３１には、５０Ωのダンピング抵抗Ｒ１が実装されている。また、ＦＰＧＡ５０には、コンパレータ３２の＋端子に接続される信号ラインと１．８Ｖの電源Ｖｃｃとの間に１００Ωのプルアップ抵抗Ｒ２が実装され、コンパレータ３２の＋端子に接続される信号ラインとグランドＧＮＤとの間に１００Ωの終端抵抗Ｒ３が実装されている。
【００３７】
ＤＤＲ２メモリ９は、コンパレータ３３と、ドライバ３４とを有する。また、ＤＤＲ２メモリ９には、コンパレータ３３の＋端子に接続される信号ラインと１．８Ｖの電源Ｖｃｃとの間に１００Ωのプルアップ抵抗Ｒ４が実装され、コンパレータ３３の＋端子に接続される信号ラインとグランドＧＮＤとの間に１００Ωの終端抵抗Ｒ５が実装されている。そして、ドライバ３４には、５０Ωのダンピング抵抗Ｒ６が実装されている。
【００３８】
ＦＰＧＡ５０とＤＤＲ２メモリ９とは、５０Ωの線路インピーダンスの信号線３５により接続されている。
【００３９】
ここで、ＦＰＧＡ５０からＤＤＲ２メモリ９へ撮像信号を出力する場合の動作について説明する。
【００４０】
ＦＰＧＡ５０の内部に実装されているドライバ３１から撮像信号がＤＤＲ２メモリ９に出力される際、ドライバ３１に５０Ωのダンピング抵抗Ｒ１が実装されており、ＦＰＧＡ５０とＤＤＲ２メモリ９とを接続している信号線３５の線路インピーダンスが５０Ωとなっているため、ＦＰＧＡ５０からＤＤＲ２メモリ９までは１００Ωの抵抗が実装されていることになる。
【００４１】
一方、ＤＤＲ２メモリ９の内部では、信号ラインとグランドＧＮＤとの間に１００Ωの終端抵抗Ｒ５を実装することにより終端を取っている。このような従来の構成により、ＤＤＲ２メモリ９に入力される撮像信号の反射を抑え、信号品質を向上させ、データ伝送に問題が発生しないようにしている。
【００４２】
ＦＰＧＡ５０から出力された撮像信号は、コンパレータ３３の＋端子に入力される。コンパレータ３３の−端子には基準電圧として、例えば、１．８Ｖが入力される。コンパレータ３３では、撮像信号を基準電圧と比較して、比較結果を図示しない記憶素子に出力する。
【００４３】
次に、ＤＤＲ２メモリ９からＦＰＧＡ５０へ撮像信号を出力する場合の動作について説明する。
【００４４】
図示しない記憶素子から読み出された撮像信号は、ドライバ３４を介して、ＦＰＧＡ５０のコンパレータ３２の＋端子に供給される。ＤＤＲ２メモリ９からＦＰＧＡ５０までは、ドライバ３４のダンピング抵抗Ｒ６と信号線３５の線路インピーダンスとから１００の抵抗が実装されていることになる。ＦＰＧＡ５０の内部では、１００Ωの終端抵抗Ｒ３を実装することにより終端を取っている。このような従来の構成により、ＦＰＧＡ５０に入力される撮像信号の反射を抑え、信号品質を向上させ、データ伝送に問題が発生しないようにしている。
【００４５】
次に、本実施の形態に係るＦＰＧＡ８とＤＤＲ２メモリ９との接続関係について説明する。
【００４６】
図４は、本実施の形態に係るＦＰＧＡ８とＤＤＲ２メモリ９との接続の例を示す図である。なお、図４において、図３と同様の構成については、同一の符号を付している。
【００４７】
図４に示すように、ＦＰＧＡ８は、ＲＯＭ７からプログラムを読み出して、回路を構成する際に、ドライバ３１のダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３を動作させないように構成する。即ち、ドライバ３１のダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３は、信号ラインと接続されず、未使用とするように構成される。
【００４８】
従来では、ダンピング抵抗Ｒ１に電流が流れた際に熱が発生する。また、電源Ｖｃｃ及びグランドＧＮＤ間において常に電流が流れていることから、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３で熱が発生する。これらの熱により、ＦＰＧＡ８が発熱する。
【００４９】
本実施の形態では、ＦＰＧＡ８の発熱を抑えるために、ダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２、終端抵抗Ｒ３が未使用となるように、ＦＰＧＡ８の回路が構成される。このように、例えば、ダンピング抵抗Ｒ１を未使用とした場合、ダンピング抵抗Ｒ１を使用した場合と比べ、波形品質が保てなくなることがある。これは、ＦＰＧＡ８からＤＤＲ２メモリ９までは、信号線３５の線路インピーダンスの５０Ωの抵抗が実装されていることになり、ＤＤＲ２メモリ９の終端抵抗Ｒ５の１００Ωと終端が取れなくなるためである。
【００５０】
そのため、本実施の形態では、ＦＰＧＡ８とＤＤＲ２メモリ９との実装間隔を短くするとともに、ＦＰＧＡ８とＤＤＲ２メモリ９との通信速度を低速にすることで、ＦＰＧＡ８のダンピング抵抗Ｒ１を未使用にした場合においても、波形品質の劣化を軽減させている。
【００５１】
従来では、ＦＰＧＡ８とＤＤＲ２メモリ９との通信速度は、３００ＭＨｚとなっているが、本実施の形態では、ＦＰＧＡ８とＤＤＲ２メモリ９との通信速度は、１５０ＭＨｚとする。一般的に、配線長が波長の１／１００以上になると信号の反射が問題になるとされている。
【００５２】
ＦＰＧＡ８とＤＤＲ２メモリ９との間の通信速度を１５０ＭＨｚとした場合、波長は、「光の速さ／周波数」の関係から、２ｍとなる。そのため、ＦＰＧＡ８とＤＤＲ２メモリ９とを接続する信号線３５の配線長は２ｃｍ未満とすることが望ましい。
【００５３】
そこで、本実施の形態では、ＦＰＧＡ８とＤＤＲ２メモリ９との配線長、即ち、信号線３５が２ｃｍ未満となるように、ＦＰＧＡ８及びＤＤＲ２メモリ９を隣接して配置し、かつ、ＦＰＧＡ８とＤＤＲ２メモリ９との間の通信速度を１５０ＭＨｚとする。これにより、ＦＰＧＡ８は、ダンピング抵抗Ｒ１を未使用の場合でも、波形品質の劣化、即ち、内視鏡画像の画質の劣化を軽減させている。
【００５４】
また、ＦＰＧＡ８は、ＤＤＲ２メモリ９から撮像信号を読み出す際に、終端抵抗Ｒ３を未使用としているが、上述したように、ＦＰＧＡ８とＤＤＲ２メモリ９との間の通信速度を１５０ＭＨｚとし、かつ、ＦＰＧＡ８とＤＤＲ２メモリ９とを接続する信号線３５の配線長は２ｃｍ未満とすることにより、波形品質の劣化を軽減させている。
【００５５】
以上のように、本実施の形態の内視鏡１は、ダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３を未使用とするようにした。これにより、ドライバ３１で流れる電流、及び、ＦＰＧＡ８内の電源Ｖｃｃ及びグランドＧＮＤ間で流れる電流を抑制し、各抵抗で発生する発熱を抑えている。
【００５６】
よって、本実施の形態の内視鏡１によれば、ＦＰＧＡ８の発熱を抑えることができる。
【００５７】
また、内視鏡１は、ＦＰＧＡ８とＤＤＲ２メモリ９との間隔を例えば２ｃｍ未満になるように隣接して配置するとともに、ＦＰＧＡ８とＤＤＲ２メモリ９との間の通信速度を１５０ＭＨｚとすることで、信号反射による波形品質の劣化も防ぐことができる。これにより、内視鏡１は、内視鏡画像の画質を劣化させることなく、ＦＰＧＡ８の発熱を抑えることができる。
（第２の実施の形態）
【００５８】
次に、第２の実施の形態について説明する。
【００５９】
図５は、第２の実施の形態に係る内視鏡の構成を示す図である。なお、図５において、図１と同様の構成については、同一の符号を付して説明を省略する。
【００６０】
本実施の形態の内視鏡１ａは、第１の実施の形態のＦＰＧＡ８に代わり、ＦＰＧＡ８ａを用いるとともに、ＤＤＲ２メモリ９ａが追加されて構成されている。
【００６１】
このＤＤＲ２メモリ９ａは、例えば、あまりアクセスしないデータ等を一時的に保存する一時保存用の記録回路である。ＤＤＲ２メモリ９ａは、ＦＰＧＡ８ａから離れた位置、本実施の形態では、ＦＰＧＡ８ａから２ｃｍ以上離れて配置されている。そのため、ＦＰＧＡ８ａは、ＤＤＲ２メモリ９ａと終端を取らない場合、信号の反射により、波形品質が保てなくなる。
【００６２】
図６は、本実施の形態に係るＦＰＧＡ８ａ、ＤＤＲ２メモリ９及び９ａとの接続の例を示す図である。なお、図６において、図４と同様の構成については、同一の符号を付して説明を省略する。また、ＤＤＲ２メモリ９ａは、ＤＤＲ２メモリ９と同様の構成のため、同一の符号を付して説明を省略する。
【００６３】
図６に示すように、ＦＰＧＡ８ａは、図４のＦＰＧＡ８に対して、切換スイッチ４１、スイッチ４２及び４３が追加されて構成されている。
【００６４】
切換スイッチ４１は、ドライバ３１の前段に設けられている。切換スイッチ４１は、ある信号をＤＤＲ２メモリ９に出力する場合、ドライバ３１のダンピング抵抗Ｒ１を未使用にするように、入力端子ａが出力端子ｃに接続される。また、切換スイッチ４１は、ある信号をＤＤＲ２メモリ９ａに出力する場合、ドライバ３１のダンピング抵抗Ｒ１を使用するように、入力端子ａが出力端子ｂに接続される。
【００６５】
スイッチ４２は、コンパレータ３２の信号ラインとプルアップ抵抗Ｒ２との間に設けられている。スイッチ４２は、ＤＤＲ２メモリ９からある信号が読み出された場合、プルアップ抵抗Ｒ２を未使用にするように、ＯＦＦする。また、スイッチ４２は、ＤＤＲ２メモリ９ａからある信号が読み出された場合、プルアップ抵抗Ｒ２を使用にするように、ＯＮする。
【００６６】
スイッチ４３は、コンパレータ３２の信号ラインと終端抵抗Ｒ３との間に設けられている。スイッチ４３は、ＤＤＲ２メモリ９からある信号が読み出された場合、終端抵抗Ｒ３を未使用にするように、ＯＦＦする。また、スイッチ４３は、ＤＤＲ２メモリ９ａからある信号が読み出された場合、終端抵抗Ｒ３を使用にするように、ＯＮする。
【００６７】
以上のように、内視鏡１ａのＦＰＧＡ８ａは、信号反射による波形品質の劣化が起きないように隣接して配置されているＤＤＲ２メモリ９に信号を出力する、あるいは、ＤＤＲ２メモリ９から信号を読み出す場合、ダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３を未使用にするように、切換スイッチ４１、スイッチ４２及び４３を制御する。これにより、ＦＰＧＡ８ａの発熱を抑えるようにしている。
【００６８】
一方、内視鏡１ａのＦＰＧＡ８ａは、信号反射による波形品質の劣化が起きるように離れて配置されているＤＤＲ２メモリ９ａに信号を出力する、あるいは、ＤＤＲ２メモリ９ａから信号を読み出す場合、ダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３を使用にするように、切換スイッチ４１、スイッチ４２及び４３を制御する。これにより、ＤＤＲ２メモリ９ａとの間での信号反射による波形品質の劣化を防いでいる。
【００６９】
よって、本実施の形態の内視鏡１ａによれば、信号反射による波形品質の劣化をさせることなく、ＦＰＧＡ８ａの発熱を抑えることができる。
【００７０】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【符号の説明】
【００７１】
１…内視鏡、２…挿入部、３…本体部、４…先端部、５…ドライバ、６…Ａ／Ｄ変換器、７…ＲＯＭ、８，８ａ…ＦＰＧＡ、９，９ａ…ＤＤＲ２メモリ、１０…制御部、１１…ＳＤカードスロット、１１ａ…ＳＤカード、１２…表示部、２１…Ｖドライバ、２２…ＲＧ／Ｈドライバ、３１，３４…ドライバ、３２，３３…コンパレータ、３５…信号線。４１…切換スイッチ、４２，４３…スイッチ。
【技術分野】
【０００１】
本発明は、内視鏡に関し、特に、回路の構成を再構成可能な半導体回路を有する内視鏡に関する。
【背景技術】
【０００２】
従来、内視鏡は、挿入部を航空機用エンジンや配管等の被検体内に挿入することによって、被検体内の被検部位の傷及び腐蝕等の観察及び検査を行う。このような内視鏡は、回路の構成を再構成可能なＦＰＧＡ（Field Programmable Gate Array）を有して構成されているものがある。このＦＰＧＡは発熱を伴うため、温度を下げる必要がある。
【０００３】
従来、ＦＰＧＡの温度を下げるための方法として、例えば、冷却ＦＡＮを設ける、あるいは、動作モードを複数設け、ＦＰＧＡの温度に応じて動作モードを切り替える方法が行われている。
【０００４】
このような内視鏡として、例えば、特開２００８−２６９３０２号公報には、ＦＰＧＡの内外の温度を検出し、検出したＦＰＧＡの内外の温度に基づいて、予め設定された複数の動作モードからある動作モードを選択する。そして、選択された動作モードに対応する設定データに基づき、ＦＰＧＡの回路構成を設定する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２６９３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような内視鏡は、製品の小型化あるいは製品の仕様等から冷却ＦＡＮを設けることができないことがある。また、このような内視鏡は、画像処理等のリアルタイム処理を行う必要があることから、ＦＰＧＡの動作モードを切り替えることができないことがある。そのため、これらの状況が発生した場合、従来の内視鏡では、ＦＰＧＡの温度を下げることができない虞がある。
【０００７】
そこで、本発明は、ＦＰＧＡの発熱を抑えることができる内視鏡を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、挿入部の先端に設けられた撮像素子と、前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、前記半導体回路から所定の通信クロックで前記撮像信号が入力され、入力された前記撮像信号の波形成分を整形するための第１の終端抵抗を有する記憶回路と、を備え、前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記記憶回路に出力するときに、前記ダンピング抵抗を動作させないことを特徴とする内視鏡を提供することができる。
【０００９】
また、本発明の他の態様によれば、挿入部の先端に設けられた撮像素子と、前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、前記半導体回路から所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射しないように前記半導体回路に隣接配置されるとともに、入力された前記撮像信号の波形成分を整形するための第１の終端抵抗を有する第１の記憶回路と、前記半導体回路から前記所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射するように前記半導体回路から離れて配置されるとともに、入力された前記撮像信号の波形成分を整形するための第２の終端抵抗を有する第２の記憶回路と、を備え、前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記第１の記憶回路に出力する場合、前記ダンピング抵抗を動作させず、前記撮像信号を前記所定の通信クロックで前記第２の記憶回路に出力する場合、前記ダンピング抵抗を動作させるように切り換える切換部を有することを特徴とする内視鏡を提供することができる。
【発明の効果】
【００１０】
本発明の内視鏡によれば、ＦＰＧＡの発熱を抑えることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態に係る内視鏡の構成を示す図である。
【図２】ドライバ５の詳細な構成を説明するための図である。
【図３】従来のＦＰＧＡとＤＤＲ２メモリ９との接続の例を示す図である。
【図４】本実施の形態に係るＦＰＧＡ８とＤＤＲ２メモリ９との接続の例を示す図である。
【図５】第２の実施の形態に係る内視鏡の構成を示す図である。
【図６】第２の実施の形態に係るＦＰＧＡ８ａ、ＤＤＲ２メモリ９及び９ａとの接続の例を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態を説明する。
（第１の実施の形態）
【００１３】
まず、図１に基づき、第１の実施の形態に係る内視鏡の構成を説明する。図１は、第１の実施の形態に係る内視鏡の構成を示す図である。
【００１４】
図１において、内視鏡１は、航空機用エンジンや配管等の被検体内に挿入される挿入部２と、挿入部２の基端に接続される本体部３とを有して構成される。
【００１５】
挿入部２は、可撓性のチューブ部材により構成され、先端側に設けられた先端部には、撮像素子としてのＣＣＤ４が内蔵されている。
【００１６】
本体部３は、ＣＣＤ４を駆動するドライバ５と、Ａ／Ｄ変換器６と、ＲＯＭ７と、ＦＰＧＡ８と、ＤＤＲ２メモリ９と、制御部１０と、ＳＤカードスロット１１と、表示部１２とを有する。ＳＤカードスロット１１には、ＳＤカード１１ａが着脱自在に装着される。
【００１７】
ＣＣＤ４は、挿入部２の先端部の先端面に設けられた図示しない対物光学系により結像された被写体の像を撮像する。ＣＣＤ４は、ドライバ５からの水平及び垂直等の各種駆動信号に基づき、撮像した被写体の像を光電変換し、撮像信号としてＡ／Ｄ変換器６に出力する。
【００１８】
Ａ／Ｄ変換器６は、ＣＣＤ４から出力された撮像信号を、アナログ信号からデジタル信号に変換し、ＦＰＧＡ８に出力する。
【００１９】
ＲＯＭ７には、ＦＰＧＡ８の回路構成を設定するための複数のプログラムが格納されている。これら複数のプログラムからいずれかのプログラムが読み出され、ＦＰＧＡ８の回路構成が設定される。
【００２０】
ＦＰＧＡ８は、回路の構成を再構成可能な半導体回路であり、図示しない電源が投入されると、ＲＯＭ７から所定のプログラムを読み出し、読み出した所定のプログラムに応じた回路を構成する。ＦＰＧＡ８は、ドライバ５へＣＣＤ４を駆動させるための各種駆動信号を出力する。ドライバ５は、これらの各種駆動信号を増幅してＣＣＤ４に出力する。
【００２１】
また、ＦＰＧＡ８は、Ａ／Ｄ変換器６から出力された撮像信号を所定の通信クロックに同期させてＤＤＲ２メモリ９に出力し、ＤＤＲ２メモリ９に記憶する。そして、ＦＰＧＡ８は、ＤＤＲ２メモリ９に例えば１フレーム分の撮像信号が記憶されると、その１フレーム分の撮像信号を読み出し、画像処理を行う。ＦＰＧＡ８は、画像処理を行って得られた１フレーム分の画像信号を制御部１０に出力する。なお、ＦＰＧＡ８は、Ａ／Ｄ変換器６から出力された撮像信号に対して画像処理を行って得られた画像信号をＤＤＲ２メモリ９に出力し、ＤＤＲ２メモリ９に１フレーム分の画像信号が記憶されると、その１フレーム分の画像信号を読み出して制御部１０に出力するようにしてもよい。
【００２２】
記録回路としてのＤＤＲ２メモリ９は、ＦＰＧＡ８から所定の通信クロックに同期させて出力された撮像信号を記憶する。このように、本実施の形態では、撮像信号を記憶する記憶回路としてＤＤＲ２メモリ９を用いている。これは、ＤＤＲ２メモリ９が、転送レートが高く、安価で、かつ、入手性がよいためであるが、特に、ＤＤＲ２メモリ９に限定されるものではなく、後述する端抵抗を備えるメモリであれば、他のメモリであってもよい。
【００２３】
制御部１０は、図示しない操作部からの操作信号に基づき、ＦＰＧＡ８からの画像信号をＳＤカード１１ａに出力し、動画あるいは静止画としてＳＤカード１１ａに記録させる制御を行う。さらに、制御部１０は、ＦＰＧＡ８からの画像信号を表示部１２に出力し、表示部１２に被写体像を表示させる制御を行う。なお、制御部１０は、図示しない操作部からの操作信号に基づき、ＦＰＧＡ８からの画像信号をＳＤカード１１ａ及び表示部１２のいずれか一方に出力するようにしてもよい。
【００２４】
次に、ドライバ５の詳細な構成について説明する。
【００２５】
図２は、ドライバ５の詳細な構成を説明するための図である。
【００２６】
図２に示すように、ドライバ５は、Ｖドライバ２１と、ＲＧ／Ｈドライバ２２とを有して構成される。
【００２７】
Ｖドライバ２１には、ＦＰＧＡ８からＣＣＤ４の垂直ラインを駆動するための垂直駆動信号（垂直駆動パルス）Ｖ１、Ｖ２、Ｖ３及びＶ４が入力される。また、Ｖドライバ２１には、ＦＰＧＡ８からＣＣＤ４に蓄積された電荷をリセットするためのリセット信号（リセットパルス）ＳＵＢが入力される。
【００２８】
Ｖドライバ２１は、垂直駆動信号Ｖ１〜Ｖ４及びリセット信号ＳＵＢを増幅してＣＣＤ４に出力し、ＣＣＤ４の垂直ラインを駆動及びＣＣＤ４に蓄積された電荷をリセットする。
【００２９】
ＲＧ／Ｈドライバ２２には、ＦＰＧＡ８からＣＣＤ４の水平ラインを駆動するための水平駆動信号（水平駆動パルス）Ｈが入力される。また、ＲＧ／Ｈドライバ２２には、ＦＰＧＡ８からＣＣＤ４から電荷を取り出すための信号であるリセットゲート信号（リセットゲートパルス）ＲＧが入力される。
【００３０】
ＲＧ／Ｈドライバ２２は、水平駆動信号Ｈ及びリセットゲート信号ＲＧを増幅してＣＣＤ４に出力し、ＣＣＤ４の水平ラインを駆動及び画素から電荷を取り出す。指定された画素の撮像信号は、Ａ／Ｄ変換器６を介してＦＰＧＡ８に供給される。
【００３１】
これらの信号の中で、特に、リセットゲート信号ＲＧ及び水平駆動信号Ｈは、ＣＣＤ４からの出力波形に大きな影響を与える。そのため、ＣＣＤ４で得られる画像を良くするために、リセットゲート信号ＲＧ及び水平駆動信号Ｈの波形品質を良くする必要がある。
【００３２】
特に、内視鏡１は、挿入部２が長いため、ＦＰＧＡ８からＣＣＤ４までの距離が長くなる。そのため、内視鏡１のような構成においては、ＦＰＧＡ８からＲＧ／Ｈドライバ２２に出力する信号波形のなまりを低減するために、リセットゲート信号ＲＧ及び水平駆動信号Ｈの駆動能力を上げる必要がある。
【００３３】
このように、ＦＰＧＡ８は、リセットゲート信号ＲＧ及び水平駆動信号Ｈの駆動能力を上げる必要があるため、消費電力が上がり、発熱してしまうが、後述するように、ダンピング抵抗、プルアップ抵抗及び終端抵抗を未使用とすることにより、ＦＰＧＡ８の発熱を抑えられるようにしている。
【００３４】
ここで、従来のＦＰＧＡとＤＤＲ２メモリ９との接続関係について説明する。
【００３５】
図３は、従来のＦＰＧＡとＤＤＲ２メモリ９との接続の例を示す図である。
【００３６】
図３に示すように、従来のＦＰＧＡ５０は、ドライバ３１と、コンパレータ３２とを有する。このドライバ３１には、５０Ωのダンピング抵抗Ｒ１が実装されている。また、ＦＰＧＡ５０には、コンパレータ３２の＋端子に接続される信号ラインと１．８Ｖの電源Ｖｃｃとの間に１００Ωのプルアップ抵抗Ｒ２が実装され、コンパレータ３２の＋端子に接続される信号ラインとグランドＧＮＤとの間に１００Ωの終端抵抗Ｒ３が実装されている。
【００３７】
ＤＤＲ２メモリ９は、コンパレータ３３と、ドライバ３４とを有する。また、ＤＤＲ２メモリ９には、コンパレータ３３の＋端子に接続される信号ラインと１．８Ｖの電源Ｖｃｃとの間に１００Ωのプルアップ抵抗Ｒ４が実装され、コンパレータ３３の＋端子に接続される信号ラインとグランドＧＮＤとの間に１００Ωの終端抵抗Ｒ５が実装されている。そして、ドライバ３４には、５０Ωのダンピング抵抗Ｒ６が実装されている。
【００３８】
ＦＰＧＡ５０とＤＤＲ２メモリ９とは、５０Ωの線路インピーダンスの信号線３５により接続されている。
【００３９】
ここで、ＦＰＧＡ５０からＤＤＲ２メモリ９へ撮像信号を出力する場合の動作について説明する。
【００４０】
ＦＰＧＡ５０の内部に実装されているドライバ３１から撮像信号がＤＤＲ２メモリ９に出力される際、ドライバ３１に５０Ωのダンピング抵抗Ｒ１が実装されており、ＦＰＧＡ５０とＤＤＲ２メモリ９とを接続している信号線３５の線路インピーダンスが５０Ωとなっているため、ＦＰＧＡ５０からＤＤＲ２メモリ９までは１００Ωの抵抗が実装されていることになる。
【００４１】
一方、ＤＤＲ２メモリ９の内部では、信号ラインとグランドＧＮＤとの間に１００Ωの終端抵抗Ｒ５を実装することにより終端を取っている。このような従来の構成により、ＤＤＲ２メモリ９に入力される撮像信号の反射を抑え、信号品質を向上させ、データ伝送に問題が発生しないようにしている。
【００４２】
ＦＰＧＡ５０から出力された撮像信号は、コンパレータ３３の＋端子に入力される。コンパレータ３３の−端子には基準電圧として、例えば、１．８Ｖが入力される。コンパレータ３３では、撮像信号を基準電圧と比較して、比較結果を図示しない記憶素子に出力する。
【００４３】
次に、ＤＤＲ２メモリ９からＦＰＧＡ５０へ撮像信号を出力する場合の動作について説明する。
【００４４】
図示しない記憶素子から読み出された撮像信号は、ドライバ３４を介して、ＦＰＧＡ５０のコンパレータ３２の＋端子に供給される。ＤＤＲ２メモリ９からＦＰＧＡ５０までは、ドライバ３４のダンピング抵抗Ｒ６と信号線３５の線路インピーダンスとから１００の抵抗が実装されていることになる。ＦＰＧＡ５０の内部では、１００Ωの終端抵抗Ｒ３を実装することにより終端を取っている。このような従来の構成により、ＦＰＧＡ５０に入力される撮像信号の反射を抑え、信号品質を向上させ、データ伝送に問題が発生しないようにしている。
【００４５】
次に、本実施の形態に係るＦＰＧＡ８とＤＤＲ２メモリ９との接続関係について説明する。
【００４６】
図４は、本実施の形態に係るＦＰＧＡ８とＤＤＲ２メモリ９との接続の例を示す図である。なお、図４において、図３と同様の構成については、同一の符号を付している。
【００４７】
図４に示すように、ＦＰＧＡ８は、ＲＯＭ７からプログラムを読み出して、回路を構成する際に、ドライバ３１のダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３を動作させないように構成する。即ち、ドライバ３１のダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３は、信号ラインと接続されず、未使用とするように構成される。
【００４８】
従来では、ダンピング抵抗Ｒ１に電流が流れた際に熱が発生する。また、電源Ｖｃｃ及びグランドＧＮＤ間において常に電流が流れていることから、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３で熱が発生する。これらの熱により、ＦＰＧＡ８が発熱する。
【００４９】
本実施の形態では、ＦＰＧＡ８の発熱を抑えるために、ダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２、終端抵抗Ｒ３が未使用となるように、ＦＰＧＡ８の回路が構成される。このように、例えば、ダンピング抵抗Ｒ１を未使用とした場合、ダンピング抵抗Ｒ１を使用した場合と比べ、波形品質が保てなくなることがある。これは、ＦＰＧＡ８からＤＤＲ２メモリ９までは、信号線３５の線路インピーダンスの５０Ωの抵抗が実装されていることになり、ＤＤＲ２メモリ９の終端抵抗Ｒ５の１００Ωと終端が取れなくなるためである。
【００５０】
そのため、本実施の形態では、ＦＰＧＡ８とＤＤＲ２メモリ９との実装間隔を短くするとともに、ＦＰＧＡ８とＤＤＲ２メモリ９との通信速度を低速にすることで、ＦＰＧＡ８のダンピング抵抗Ｒ１を未使用にした場合においても、波形品質の劣化を軽減させている。
【００５１】
従来では、ＦＰＧＡ８とＤＤＲ２メモリ９との通信速度は、３００ＭＨｚとなっているが、本実施の形態では、ＦＰＧＡ８とＤＤＲ２メモリ９との通信速度は、１５０ＭＨｚとする。一般的に、配線長が波長の１／１００以上になると信号の反射が問題になるとされている。
【００５２】
ＦＰＧＡ８とＤＤＲ２メモリ９との間の通信速度を１５０ＭＨｚとした場合、波長は、「光の速さ／周波数」の関係から、２ｍとなる。そのため、ＦＰＧＡ８とＤＤＲ２メモリ９とを接続する信号線３５の配線長は２ｃｍ未満とすることが望ましい。
【００５３】
そこで、本実施の形態では、ＦＰＧＡ８とＤＤＲ２メモリ９との配線長、即ち、信号線３５が２ｃｍ未満となるように、ＦＰＧＡ８及びＤＤＲ２メモリ９を隣接して配置し、かつ、ＦＰＧＡ８とＤＤＲ２メモリ９との間の通信速度を１５０ＭＨｚとする。これにより、ＦＰＧＡ８は、ダンピング抵抗Ｒ１を未使用の場合でも、波形品質の劣化、即ち、内視鏡画像の画質の劣化を軽減させている。
【００５４】
また、ＦＰＧＡ８は、ＤＤＲ２メモリ９から撮像信号を読み出す際に、終端抵抗Ｒ３を未使用としているが、上述したように、ＦＰＧＡ８とＤＤＲ２メモリ９との間の通信速度を１５０ＭＨｚとし、かつ、ＦＰＧＡ８とＤＤＲ２メモリ９とを接続する信号線３５の配線長は２ｃｍ未満とすることにより、波形品質の劣化を軽減させている。
【００５５】
以上のように、本実施の形態の内視鏡１は、ダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３を未使用とするようにした。これにより、ドライバ３１で流れる電流、及び、ＦＰＧＡ８内の電源Ｖｃｃ及びグランドＧＮＤ間で流れる電流を抑制し、各抵抗で発生する発熱を抑えている。
【００５６】
よって、本実施の形態の内視鏡１によれば、ＦＰＧＡ８の発熱を抑えることができる。
【００５７】
また、内視鏡１は、ＦＰＧＡ８とＤＤＲ２メモリ９との間隔を例えば２ｃｍ未満になるように隣接して配置するとともに、ＦＰＧＡ８とＤＤＲ２メモリ９との間の通信速度を１５０ＭＨｚとすることで、信号反射による波形品質の劣化も防ぐことができる。これにより、内視鏡１は、内視鏡画像の画質を劣化させることなく、ＦＰＧＡ８の発熱を抑えることができる。
（第２の実施の形態）
【００５８】
次に、第２の実施の形態について説明する。
【００５９】
図５は、第２の実施の形態に係る内視鏡の構成を示す図である。なお、図５において、図１と同様の構成については、同一の符号を付して説明を省略する。
【００６０】
本実施の形態の内視鏡１ａは、第１の実施の形態のＦＰＧＡ８に代わり、ＦＰＧＡ８ａを用いるとともに、ＤＤＲ２メモリ９ａが追加されて構成されている。
【００６１】
このＤＤＲ２メモリ９ａは、例えば、あまりアクセスしないデータ等を一時的に保存する一時保存用の記録回路である。ＤＤＲ２メモリ９ａは、ＦＰＧＡ８ａから離れた位置、本実施の形態では、ＦＰＧＡ８ａから２ｃｍ以上離れて配置されている。そのため、ＦＰＧＡ８ａは、ＤＤＲ２メモリ９ａと終端を取らない場合、信号の反射により、波形品質が保てなくなる。
【００６２】
図６は、本実施の形態に係るＦＰＧＡ８ａ、ＤＤＲ２メモリ９及び９ａとの接続の例を示す図である。なお、図６において、図４と同様の構成については、同一の符号を付して説明を省略する。また、ＤＤＲ２メモリ９ａは、ＤＤＲ２メモリ９と同様の構成のため、同一の符号を付して説明を省略する。
【００６３】
図６に示すように、ＦＰＧＡ８ａは、図４のＦＰＧＡ８に対して、切換スイッチ４１、スイッチ４２及び４３が追加されて構成されている。
【００６４】
切換スイッチ４１は、ドライバ３１の前段に設けられている。切換スイッチ４１は、ある信号をＤＤＲ２メモリ９に出力する場合、ドライバ３１のダンピング抵抗Ｒ１を未使用にするように、入力端子ａが出力端子ｃに接続される。また、切換スイッチ４１は、ある信号をＤＤＲ２メモリ９ａに出力する場合、ドライバ３１のダンピング抵抗Ｒ１を使用するように、入力端子ａが出力端子ｂに接続される。
【００６５】
スイッチ４２は、コンパレータ３２の信号ラインとプルアップ抵抗Ｒ２との間に設けられている。スイッチ４２は、ＤＤＲ２メモリ９からある信号が読み出された場合、プルアップ抵抗Ｒ２を未使用にするように、ＯＦＦする。また、スイッチ４２は、ＤＤＲ２メモリ９ａからある信号が読み出された場合、プルアップ抵抗Ｒ２を使用にするように、ＯＮする。
【００６６】
スイッチ４３は、コンパレータ３２の信号ラインと終端抵抗Ｒ３との間に設けられている。スイッチ４３は、ＤＤＲ２メモリ９からある信号が読み出された場合、終端抵抗Ｒ３を未使用にするように、ＯＦＦする。また、スイッチ４３は、ＤＤＲ２メモリ９ａからある信号が読み出された場合、終端抵抗Ｒ３を使用にするように、ＯＮする。
【００６７】
以上のように、内視鏡１ａのＦＰＧＡ８ａは、信号反射による波形品質の劣化が起きないように隣接して配置されているＤＤＲ２メモリ９に信号を出力する、あるいは、ＤＤＲ２メモリ９から信号を読み出す場合、ダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３を未使用にするように、切換スイッチ４１、スイッチ４２及び４３を制御する。これにより、ＦＰＧＡ８ａの発熱を抑えるようにしている。
【００６８】
一方、内視鏡１ａのＦＰＧＡ８ａは、信号反射による波形品質の劣化が起きるように離れて配置されているＤＤＲ２メモリ９ａに信号を出力する、あるいは、ＤＤＲ２メモリ９ａから信号を読み出す場合、ダンピング抵抗Ｒ１、プルアップ抵抗Ｒ２及び終端抵抗Ｒ３を使用にするように、切換スイッチ４１、スイッチ４２及び４３を制御する。これにより、ＤＤＲ２メモリ９ａとの間での信号反射による波形品質の劣化を防いでいる。
【００６９】
よって、本実施の形態の内視鏡１ａによれば、信号反射による波形品質の劣化をさせることなく、ＦＰＧＡ８ａの発熱を抑えることができる。
【００７０】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【符号の説明】
【００７１】
１…内視鏡、２…挿入部、３…本体部、４…先端部、５…ドライバ、６…Ａ／Ｄ変換器、７…ＲＯＭ、８，８ａ…ＦＰＧＡ、９，９ａ…ＤＤＲ２メモリ、１０…制御部、１１…ＳＤカードスロット、１１ａ…ＳＤカード、１２…表示部、２１…Ｖドライバ、２２…ＲＧ／Ｈドライバ、３１，３４…ドライバ、３２，３３…コンパレータ、３５…信号線。４１…切換スイッチ、４２，４３…スイッチ。
【特許請求の範囲】
【請求項１】
挿入部の先端に設けられた撮像素子と、
前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、
前記半導体回路から所定の通信クロックで前記撮像信号が入力され、入力された前記撮像信号の波形成分を整形するための第１の終端抵抗を有する記憶回路と、
を備え、
前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記記憶回路に出力するときに、前記ダンピング抵抗を動作させないことを特徴とする内視鏡。
【請求項２】
前記半導体回路は、前記記憶回路から読み出される前記撮像信号の波形成分を整形するための第２の終端抵抗を有し、前記記憶回路から前記撮像信号を読み出すときに、前記終端抵抗を動作させないことを特徴とする請求項１に記載の内視鏡。
【請求項３】
前記半導体回路は、前記ダンピング抵抗の動作を予め禁止されていることを特徴とする請求項２に記載の内視鏡。
【請求項４】
前記半導体回路と前記記憶回路とは、前記所定の通信クロックで前記撮像信号を出力した際に、前記撮像信号が反射しないように隣接配置されていることを特徴とする請求項３に記載の内視鏡。
【請求項５】
前記所定の通信クロックは、１５０ＭＨｚ以下であることを特徴とする請求項４に記載の内視鏡。
【請求項６】
挿入部の先端に設けられた撮像素子と、
前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、
前記半導体回路から所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射しないように前記半導体回路に隣接配置されるとともに、入力された前記撮像信号の波形成分を整形するための第１の終端抵抗を有する第１の記憶回路と、
前記半導体回路から前記所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射するように前記半導体回路から離れて配置されるとともに、入力された前記撮像信号の波形成分を整形するための第２の終端抵抗を有する第２の記憶回路と、
を備え、
前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記第１の記憶回路に出力する場合、前記ダンピング抵抗を動作させず、前記撮像信号を前記所定の通信クロックで前記第２の記憶回路に出力する場合、前記ダンピング抵抗を動作させるように切り換える切換部を有することを特徴とする内視鏡。
【請求項１】
挿入部の先端に設けられた撮像素子と、
前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、
前記半導体回路から所定の通信クロックで前記撮像信号が入力され、入力された前記撮像信号の波形成分を整形するための第１の終端抵抗を有する記憶回路と、
を備え、
前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記記憶回路に出力するときに、前記ダンピング抵抗を動作させないことを特徴とする内視鏡。
【請求項２】
前記半導体回路は、前記記憶回路から読み出される前記撮像信号の波形成分を整形するための第２の終端抵抗を有し、前記記憶回路から前記撮像信号を読み出すときに、前記終端抵抗を動作させないことを特徴とする請求項１に記載の内視鏡。
【請求項３】
前記半導体回路は、前記ダンピング抵抗の動作を予め禁止されていることを特徴とする請求項２に記載の内視鏡。
【請求項４】
前記半導体回路と前記記憶回路とは、前記所定の通信クロックで前記撮像信号を出力した際に、前記撮像信号が反射しないように隣接配置されていることを特徴とする請求項３に記載の内視鏡。
【請求項５】
前記所定の通信クロックは、１５０ＭＨｚ以下であることを特徴とする請求項４に記載の内視鏡。
【請求項６】
挿入部の先端に設けられた撮像素子と、
前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、
前記半導体回路から所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射しないように前記半導体回路に隣接配置されるとともに、入力された前記撮像信号の波形成分を整形するための第１の終端抵抗を有する第１の記憶回路と、
前記半導体回路から前記所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射するように前記半導体回路から離れて配置されるとともに、入力された前記撮像信号の波形成分を整形するための第２の終端抵抗を有する第２の記憶回路と、
を備え、
前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記第１の記憶回路に出力する場合、前記ダンピング抵抗を動作させず、前記撮像信号を前記所定の通信クロックで前記第２の記憶回路に出力する場合、前記ダンピング抵抗を動作させるように切り換える切換部を有することを特徴とする内視鏡。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２３７９４６（Ｐ２０１２−２３７９４６Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１１−１０８５１１（Ｐ２０１１−１０８５１１）
【出願日】平成２３年５月１３日（２０１１．５．１３）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２３年５月１３日（２０１１．５．１３）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
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