半導体データ処理デバイス
【課題】物理的な破壊を伴わずに行われる不正なアタックに対しても万全のセキュリティを実現することができる半導体データ処理デバイスを提供する。
【解決手段】半導体データ処理デバイス（２）に、外部からユーザ認証を受けるための認証処理を行う認証処理回路（８）の認証処理により前記ユーザ認証を受けることができなかった場合に、前記認証処理に用いるための情報を保持する記憶回路(３，７)を少なくとも電気的に破壊する破壊回路（１０，１１）を採用する。前記破壊回路は、例えば、前記記憶回路を構成する回路素子の絶縁を電気的に破壊する昇圧電圧を、動作電源電圧の供給経路に出力可能な昇圧回路である。これにより、半導体データ処理デバイスは、認証が得られないとき自己破壊する。
【解決手段】半導体データ処理デバイス（２）に、外部からユーザ認証を受けるための認証処理を行う認証処理回路（８）の認証処理により前記ユーザ認証を受けることができなかった場合に、前記認証処理に用いるための情報を保持する記憶回路(３，７)を少なくとも電気的に破壊する破壊回路（１０，１１）を採用する。前記破壊回路は、例えば、前記記憶回路を構成する回路素子の絶縁を電気的に破壊する昇圧電圧を、動作電源電圧の供給経路に出力可能な昇圧回路である。これにより、半導体データ処理デバイスは、認証が得られないとき自己破壊する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、認証処理機能を備えた半導体データ処理デバイスに係り、例えばＩＣカード用マイクロコンピュータに適用してそのセキュリティ向上に有効な技術に関する。
【背景技術】
【０００２】
データ保護の等の観点から、クレジットカード、ネットワーク認証、映像及び音楽などのコンテンツの保護を目的として、種々のセキュリティ対策が行われている。これらのセキュリティ対策として、パスワードの利用、暗号化データを用いた認証等の手段が講じられている。しかし、パスワードや暗号鍵などが不正アタックにより漏洩する虞は解消されない。このため、いかに強固なセキュリティシステムを構築するかが課題となっている。特許文献1には、半導体集積回路の分解による不正アクセスを阻止する技術として、半導体集積回路の物理的な破壊に連動して自己破壊を行うための電荷を蓄積しておく破壊用キャパシタを設け、当該半導体集積回路の金属薄膜や電極基体が物理的に取外されるのに連動して、破壊用キャパシタによる自己破壊メカニズムが起動する構成を採用するものが記載される。
【０００３】
【特許文献１】特開２０００−７７６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来技術は物理的な破壊を伴わずに不正なアタックが繰り返される状況に対してはセキュリティ対策が機能しない。
【０００５】
本発明の目的は、物理的な破壊を伴わずに行われる不正なアタックに対しても万全のセキュリティを実現することができる半導体データ処理デバイスを提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、半導体データ処理デバイスに、外部からユーザ認証を受けるための認証処理を行う認証処理回路の認証処理により前記ユーザ認証を受けることができなかった場合に、前記認証処理に用いるための情報を保持する記憶回路を少なくとも電気的に破壊する破壊回路を採用する。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、物理的な破壊を伴わずに行われる不正なアタックに対しても万全のセキュリティを実現することができる。
【発明を実施するための最良の形態】
【００１１】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１２】
〔１〕本発明に係る半導体データ処理デバイス（２）は、外部からユーザ認証を受けるための認証処理を行う認証処理回路（８）と、前記認証処理に用いるための情報を保持することができる記憶回路（３，７）と、前記認証処理により前記ユーザ認証を受けることができなかった場合に少なくとも前記記憶回路を電気的に破壊する破壊回路（１０、１１）と、を有する。物理的な破壊を伴わなくても不正なアタックが繰り返し行われることによって認証が得られないとき破壊回路により自己破壊する。したがって、物理的な破壊を伴わずに行われる不正なアタックに対しても万全のセキュリティを実現することができる。
【００１３】
〔２〕項１の半導体データ処理において、前記記憶回路はさらに、ユーザ認証を受けることができたとき外部からアクセスされる情報を保持する。
【００１４】
〔３〕項１の半導体データ処理デバイスにおいて、前記破壊回路は、少なくとも前記記憶回路を構成する回路素子の絶縁を電気的に破壊する昇圧電圧を、動作電源電圧の供給経路に出力可能な昇圧
回路である。当然、破壊対象までの電源配線は、配線材料又は配線幅等の点で上記高電圧の供給に耐えることができるように構成される。末端の回路素子が破壊されることを保証できることが必要だからである。
【００１５】
〔４〕項３の半導体データ処理デバイスにおいて、前記認証処理回路は中央処理装置であり、前記記憶回路はメモリである。
【００１６】
〔５〕項４の半導体データ処理デバイスにおいて、前記破壊回路は、前記記憶回路と共に前記中央処理装置を破壊対象とする。
【００１７】
〔６〕項５の半導体データ処理デバイスは、ＩＣカード用マイクロコンピュータである。
【００１８】
〔７〕項６の半導体データ処理デバイスにおいて、前記ユーザ認証はＲＳＡユーザ認証である。
【００１９】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２０】
図１には本発明の一実施の形態に係るＩＣカード用のマイクロコンピュータを用いたＩＣカードが例示される。ＩＣカード（ＩＣＣＲＤ）１は、外部接続端子（ＥＸＴＴＲＭＬ）１２が形成されたカード基板にＩＣカード用のマイクロコンピュータ（ＭＣＵ）２が実装されてなる。マイクロコンピュータ２は、プログラムに従ってデータ処理を行なう中央処理装置（ＣＰＵ）８、ランダムアクセスメモリ（ＲＡＭ）３、暗号化回路（ＥＮＣＲＰＴ）４、復号回路（ＤＥＣＲＰＴ）５、乱数発生回路（ＲＤＭＤＧＴ）６、フラッシュメモリ（ＦＭＲＹ）７、外部入出力回路（ＥＸＩＯ）９、及び電源回路（ＰＯＷＳＰＬＹ）１０を備える。
【００２１】
ＲＡＭ３はＣＰＵ８のワーク領域などとして利用される電気的に書き換え可能な揮発性メモリである。フラッシュメモリ７はＣＰＵ８の動作プログラムや秘匿データの格納に利用される電気的に書換え可能な不揮発性メモリである。暗号化回路４はＩＣカードの外部に出力するデータを暗号化したりするために利用される。復号回路５はＩＣカードの外部から供給されたデータを復号したりするのに利用される。乱数発生回路６は暗号鍵などの生成に用いる乱数を発生する。
【００２２】
ＣＰＵ８は外部入出力回路９を介する外部インタフェース制御、暗号化回路４に対する暗号化処理の制御、復号回路５に対する復号処理の制御、及び外部に対してユーザ認証を受けるための認証処理を制御する。夫々の処理の処理プログラムはフラッシュメモリ７に格納され、ＣＰＵ８は必要なプログラムをフラッシュメモリ７フェッチしてデータ処理を行なう。
【００２３】
上記ユーザ認証の方法は、特に制限されないが、ＲＳＡユーザ認証とされ、ＲＳＡ公開鍵方式暗号を利用し、公開鍵と秘密鍵のペアで認証をおこなう。公開鍵は外部のサーバー側で管理し、秘密鍵とパスワードはユーザ側が管理する。秘密鍵はＣＰＵによる認証処理で生成され、パスワードはＩＣカード側の端末から入力される。ユーザ認証はこれに限定されず、マイクロコンピュータ２が秘密のパスワードを外部のホスト装置に送信し、それがサーバーに記録されているパスワードと合致すれば、認証される、という方法であってもよいし、また、複数のユーザを判別する場合のように、ユーザを特定するＩＤとそれに対応したパスワードの組み合わせで認証を行う方法であってもよい。本発明ではユーザ認証の方法、並びのそれに依存する認証処理方法は全く制限されない。
【００２４】
フラッシュメモリ７やＲＡＭ３は前記認証処理に用いるための情報とユーザ認証を受けることができたとき外部からアクセスされる情報を保持することができる記憶回路の一例とされる。例えばフラッシュメモリ７は認証処理プログラムや秘密鍵を格納し、また、認証後の処理で用いられる個人情報や残高情報等が格納され、ＲＡＭ３はＣＰＵのデータ処理に従ってそれらの情報を一時的に保持する。データの一時的保持という点に関しては、ＣＰＵ内部のレジスタもそれら情報を一時的に保持する。
【００２５】
電源回路１０がＩＣカードの外部から供給される外部電圧を受けて、内部回路に最適な内部電源電圧ＶＤＤを生成して各部に供給する。電源電圧ＶＤＤはロジック回路の動作電圧、フラッシュメモリ７の書き込み及び消去動作に用いる高電圧を総称する。電源回路１０は昇圧回路（ＢＯＯＳＴ）１１を含み、高電圧ＶＰＰを生成することが可能である。高電圧ＶＰＰはマイクロコンピュータ２の内部回路を構成する回路素子の絶縁を電気的に破壊する電圧である。即ち、高電圧ＶＰＰは、ロジック用のＭＯＳトランジスタはもとより、フラッシュメモリ７の不揮発性メモリセルを構成する高耐圧のＭＯＳトランジスタのゲート・チャネル間の絶縁、ドレイン・ソース間の絶縁等を瞬時に破壊するに足る電圧を有する。
【００２６】
電源回路１０は、ＣＰＵ８による認証処理で外部から認証を受けることが出来ない場合にＣＰＵ８から出力される認証ミス信号ＣＲＴＦＭＩＳＳを入力すると、電源電圧ＶＤＤに代えて高電圧ＶＰＰを、少なくともＲＡＭ３、フラッシュメモリ７に供給する。さらに、ＣＰＵ８に供給してもよいし、その他の回路に供給してもよい。要するに、昇圧回路１１は、認証ミス信号ＣＲＴＦＭＩＳＳに応答して、電源電圧ＶＤＤの供給経路に高電圧ＶＰＰを供給する。当然、破壊対象までの電源配線は、配線材料又は配線幅等の点で上記高電圧の供給に耐えることができるように構成される。末端の回路素子が破壊されることを保証する必要があるからである。なお、電源回路１０が高電圧ＶＰＰによって破壊されないは当然である。
【００２７】
したがって、ＩＣカード１を用いた不正なアタックが繰り返し行われることによって認証が得られないときマイクロコンピュータ２は高電圧ＶＰＰにより自己破壊する。よって、ＩＣカードは、物理的な破壊を伴わずに行われる不正なアタックに対しても万全のセキュリティを実現することができる。
【００２８】
図２には本発明の別の実施の形態に係るＩＣカード用のマイクロコンピュータを用いたＩＣカードが例示される。同図に示されるＩＣカード（ＩＣＣＲＤ）１Ａは、マイクロコンピュータ１Ａに密結合されたフラッシュメモリ（ＦＭＲＹ）２１を有する。フラッシュメモリ２１はフラッシュメモリコントローラ（ＦＭＣＯＮＴ）２０を介してＣＰＵ８によってアクセス可能にされる。フラッシュメモリ２１はマイクロコンピュータ２Ａにオンチップのフラッシュメモリの少ない記憶容量を補うために配置され、そのようとはフラッシュメモリ７と同様に、プログラムや秘匿データの保持に利用される。したがって、ＩＣカード１Ａが認証を得られないときは、上記同様にフラッシュメモリ２１も自己破壊されることが望ましい。そこで、フラッシュメモリ２１において、昇圧回路（ＢＯＯＳＴ）２３を備える電源回路２２は、ＣＰＵ８による認証処理で外部から認証を受けることが出来ない場合にＣＰＵ８から出力される認証ミス信号ＣＲＴＦＭＩＳＳを入力すると、電源電圧ＶＤＤに代えて高電圧ＶＰＰを内部に供給する。高電圧ＶＰＰは、フラッシュメモリ２１の書き込み動作及び消去動作に必要とされる高電圧よりも高い電圧である。電源回路２２が高電圧ＶＰＰによって破壊されないは当然である。その他の構成は図1と同じであり、それと同一の回路要素には同一符合を附してその詳細な説明は省略する。
【００２９】
図２の如く、マルチチップの構成に対しても、ＩＣカード１Ａを用いた不正なアタックが繰り返し行われることによって認証が得られないときマイクロコンピュータ２Ａとフラッシュメモリ２１は高電圧ＶＰＰにより自己破壊する。よって、ＩＣカード１Ａは、物理的な破壊を伴わずに行われる不正なアタックに対しても万全のセキュリティを実現することができる。
【００３０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３１】
半導体データ処理デバイスを構成する内部回路は図１、図２に限定されず、適宜変更可能である。破壊回路は電源回路とは別に設けた昇圧回路で構成し、電源ミス信号ＣＲＴＦＭＩＳＳを受けて動作電源電圧ＶＤＤの供給経路に高電圧ＶＰＰを供給するようにしてもよい。認証処理回路はプログラムに従った処理を行なうＣＰＵに限定されず、それ専用のロジック回路であってもよい。本発明に係る半導体データ処理デバイスが適用されるＩＣカードはクレジットカード、銀行カード、ＳＩＭ（Subscriber Identity Module）カードなどのような加入者識別に用いられるものに限定されず、機器の識別など、ユーザ認証を要する種々の機器に適用することが可能である。半導体データ処理デバイスはマイクロコンピュータと称されるデバイスに限定されず、ユーザ認証機能を行う種々の半導体装置化されたデータ処理装置に広く適用することができる。
【図面の簡単な説明】
【００３２】
【図１】図１は本発明の一実施の形態に係るＩＣカード用のマイクロコンピュータとこれを用いたＩＣカードのブロック図である。
【図２】図２は本発明の別の実施の形態に係るＩＣカード用のマイクロコンピュータとこれを用いたＩＣカードのブロック図である。
【符号の説明】
【００３３】
１ ＩＣカード（ＩＣＣＲＤ）
２ ＩＣカード用のマイクロコンピュータ（ＭＣＵ）
３ ランダムアクセスメモリ（ＲＡＭ）
４ 暗号化回路（ＥＮＣＲＰＴ）
５ 復号回路（ＤＥＣＲＰＴ）
６ 乱数発生回路（ＲＤＭＤＧＴ）
７ フラッシュメモリ（ＦＭＲＹ）
８ 中央処理装置（ＣＰＵ）
９ 外部入出力回路（ＥＸＩＯ）
１０ 電源回路（ＰＯＷＳＰＬＹ）
１１ 昇圧回路（ＢＯＯＳＴ）
１２ 外部接続端子（ＥＸＴＴＲＭＬ）
ＣＲＴＦＭＩＳＳ 認証ミス信号
１Ａ ＩＣカード（ＩＣＣＲＤ）
２０ フラッシュメモリコントローラ（ＦＭＣＯＮＴ）
２１ フラッシュメモリ（ＦＭＲＹ）
２２ 電源回路
２３ 昇圧回路（ＢＯＯＳＴ）
【技術分野】
【０００１】
本発明は、認証処理機能を備えた半導体データ処理デバイスに係り、例えばＩＣカード用マイクロコンピュータに適用してそのセキュリティ向上に有効な技術に関する。
【背景技術】
【０００２】
データ保護の等の観点から、クレジットカード、ネットワーク認証、映像及び音楽などのコンテンツの保護を目的として、種々のセキュリティ対策が行われている。これらのセキュリティ対策として、パスワードの利用、暗号化データを用いた認証等の手段が講じられている。しかし、パスワードや暗号鍵などが不正アタックにより漏洩する虞は解消されない。このため、いかに強固なセキュリティシステムを構築するかが課題となっている。特許文献1には、半導体集積回路の分解による不正アクセスを阻止する技術として、半導体集積回路の物理的な破壊に連動して自己破壊を行うための電荷を蓄積しておく破壊用キャパシタを設け、当該半導体集積回路の金属薄膜や電極基体が物理的に取外されるのに連動して、破壊用キャパシタによる自己破壊メカニズムが起動する構成を採用するものが記載される。
【０００３】
【特許文献１】特開２０００−７７６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来技術は物理的な破壊を伴わずに不正なアタックが繰り返される状況に対してはセキュリティ対策が機能しない。
【０００５】
本発明の目的は、物理的な破壊を伴わずに行われる不正なアタックに対しても万全のセキュリティを実現することができる半導体データ処理デバイスを提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、半導体データ処理デバイスに、外部からユーザ認証を受けるための認証処理を行う認証処理回路の認証処理により前記ユーザ認証を受けることができなかった場合に、前記認証処理に用いるための情報を保持する記憶回路を少なくとも電気的に破壊する破壊回路を採用する。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、物理的な破壊を伴わずに行われる不正なアタックに対しても万全のセキュリティを実現することができる。
【発明を実施するための最良の形態】
【００１１】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１２】
〔１〕本発明に係る半導体データ処理デバイス（２）は、外部からユーザ認証を受けるための認証処理を行う認証処理回路（８）と、前記認証処理に用いるための情報を保持することができる記憶回路（３，７）と、前記認証処理により前記ユーザ認証を受けることができなかった場合に少なくとも前記記憶回路を電気的に破壊する破壊回路（１０、１１）と、を有する。物理的な破壊を伴わなくても不正なアタックが繰り返し行われることによって認証が得られないとき破壊回路により自己破壊する。したがって、物理的な破壊を伴わずに行われる不正なアタックに対しても万全のセキュリティを実現することができる。
【００１３】
〔２〕項１の半導体データ処理において、前記記憶回路はさらに、ユーザ認証を受けることができたとき外部からアクセスされる情報を保持する。
【００１４】
〔３〕項１の半導体データ処理デバイスにおいて、前記破壊回路は、少なくとも前記記憶回路を構成する回路素子の絶縁を電気的に破壊する昇圧電圧を、動作電源電圧の供給経路に出力可能な昇圧
回路である。当然、破壊対象までの電源配線は、配線材料又は配線幅等の点で上記高電圧の供給に耐えることができるように構成される。末端の回路素子が破壊されることを保証できることが必要だからである。
【００１５】
〔４〕項３の半導体データ処理デバイスにおいて、前記認証処理回路は中央処理装置であり、前記記憶回路はメモリである。
【００１６】
〔５〕項４の半導体データ処理デバイスにおいて、前記破壊回路は、前記記憶回路と共に前記中央処理装置を破壊対象とする。
【００１７】
〔６〕項５の半導体データ処理デバイスは、ＩＣカード用マイクロコンピュータである。
【００１８】
〔７〕項６の半導体データ処理デバイスにおいて、前記ユーザ認証はＲＳＡユーザ認証である。
【００１９】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２０】
図１には本発明の一実施の形態に係るＩＣカード用のマイクロコンピュータを用いたＩＣカードが例示される。ＩＣカード（ＩＣＣＲＤ）１は、外部接続端子（ＥＸＴＴＲＭＬ）１２が形成されたカード基板にＩＣカード用のマイクロコンピュータ（ＭＣＵ）２が実装されてなる。マイクロコンピュータ２は、プログラムに従ってデータ処理を行なう中央処理装置（ＣＰＵ）８、ランダムアクセスメモリ（ＲＡＭ）３、暗号化回路（ＥＮＣＲＰＴ）４、復号回路（ＤＥＣＲＰＴ）５、乱数発生回路（ＲＤＭＤＧＴ）６、フラッシュメモリ（ＦＭＲＹ）７、外部入出力回路（ＥＸＩＯ）９、及び電源回路（ＰＯＷＳＰＬＹ）１０を備える。
【００２１】
ＲＡＭ３はＣＰＵ８のワーク領域などとして利用される電気的に書き換え可能な揮発性メモリである。フラッシュメモリ７はＣＰＵ８の動作プログラムや秘匿データの格納に利用される電気的に書換え可能な不揮発性メモリである。暗号化回路４はＩＣカードの外部に出力するデータを暗号化したりするために利用される。復号回路５はＩＣカードの外部から供給されたデータを復号したりするのに利用される。乱数発生回路６は暗号鍵などの生成に用いる乱数を発生する。
【００２２】
ＣＰＵ８は外部入出力回路９を介する外部インタフェース制御、暗号化回路４に対する暗号化処理の制御、復号回路５に対する復号処理の制御、及び外部に対してユーザ認証を受けるための認証処理を制御する。夫々の処理の処理プログラムはフラッシュメモリ７に格納され、ＣＰＵ８は必要なプログラムをフラッシュメモリ７フェッチしてデータ処理を行なう。
【００２３】
上記ユーザ認証の方法は、特に制限されないが、ＲＳＡユーザ認証とされ、ＲＳＡ公開鍵方式暗号を利用し、公開鍵と秘密鍵のペアで認証をおこなう。公開鍵は外部のサーバー側で管理し、秘密鍵とパスワードはユーザ側が管理する。秘密鍵はＣＰＵによる認証処理で生成され、パスワードはＩＣカード側の端末から入力される。ユーザ認証はこれに限定されず、マイクロコンピュータ２が秘密のパスワードを外部のホスト装置に送信し、それがサーバーに記録されているパスワードと合致すれば、認証される、という方法であってもよいし、また、複数のユーザを判別する場合のように、ユーザを特定するＩＤとそれに対応したパスワードの組み合わせで認証を行う方法であってもよい。本発明ではユーザ認証の方法、並びのそれに依存する認証処理方法は全く制限されない。
【００２４】
フラッシュメモリ７やＲＡＭ３は前記認証処理に用いるための情報とユーザ認証を受けることができたとき外部からアクセスされる情報を保持することができる記憶回路の一例とされる。例えばフラッシュメモリ７は認証処理プログラムや秘密鍵を格納し、また、認証後の処理で用いられる個人情報や残高情報等が格納され、ＲＡＭ３はＣＰＵのデータ処理に従ってそれらの情報を一時的に保持する。データの一時的保持という点に関しては、ＣＰＵ内部のレジスタもそれら情報を一時的に保持する。
【００２５】
電源回路１０がＩＣカードの外部から供給される外部電圧を受けて、内部回路に最適な内部電源電圧ＶＤＤを生成して各部に供給する。電源電圧ＶＤＤはロジック回路の動作電圧、フラッシュメモリ７の書き込み及び消去動作に用いる高電圧を総称する。電源回路１０は昇圧回路（ＢＯＯＳＴ）１１を含み、高電圧ＶＰＰを生成することが可能である。高電圧ＶＰＰはマイクロコンピュータ２の内部回路を構成する回路素子の絶縁を電気的に破壊する電圧である。即ち、高電圧ＶＰＰは、ロジック用のＭＯＳトランジスタはもとより、フラッシュメモリ７の不揮発性メモリセルを構成する高耐圧のＭＯＳトランジスタのゲート・チャネル間の絶縁、ドレイン・ソース間の絶縁等を瞬時に破壊するに足る電圧を有する。
【００２６】
電源回路１０は、ＣＰＵ８による認証処理で外部から認証を受けることが出来ない場合にＣＰＵ８から出力される認証ミス信号ＣＲＴＦＭＩＳＳを入力すると、電源電圧ＶＤＤに代えて高電圧ＶＰＰを、少なくともＲＡＭ３、フラッシュメモリ７に供給する。さらに、ＣＰＵ８に供給してもよいし、その他の回路に供給してもよい。要するに、昇圧回路１１は、認証ミス信号ＣＲＴＦＭＩＳＳに応答して、電源電圧ＶＤＤの供給経路に高電圧ＶＰＰを供給する。当然、破壊対象までの電源配線は、配線材料又は配線幅等の点で上記高電圧の供給に耐えることができるように構成される。末端の回路素子が破壊されることを保証する必要があるからである。なお、電源回路１０が高電圧ＶＰＰによって破壊されないは当然である。
【００２７】
したがって、ＩＣカード１を用いた不正なアタックが繰り返し行われることによって認証が得られないときマイクロコンピュータ２は高電圧ＶＰＰにより自己破壊する。よって、ＩＣカードは、物理的な破壊を伴わずに行われる不正なアタックに対しても万全のセキュリティを実現することができる。
【００２８】
図２には本発明の別の実施の形態に係るＩＣカード用のマイクロコンピュータを用いたＩＣカードが例示される。同図に示されるＩＣカード（ＩＣＣＲＤ）１Ａは、マイクロコンピュータ１Ａに密結合されたフラッシュメモリ（ＦＭＲＹ）２１を有する。フラッシュメモリ２１はフラッシュメモリコントローラ（ＦＭＣＯＮＴ）２０を介してＣＰＵ８によってアクセス可能にされる。フラッシュメモリ２１はマイクロコンピュータ２Ａにオンチップのフラッシュメモリの少ない記憶容量を補うために配置され、そのようとはフラッシュメモリ７と同様に、プログラムや秘匿データの保持に利用される。したがって、ＩＣカード１Ａが認証を得られないときは、上記同様にフラッシュメモリ２１も自己破壊されることが望ましい。そこで、フラッシュメモリ２１において、昇圧回路（ＢＯＯＳＴ）２３を備える電源回路２２は、ＣＰＵ８による認証処理で外部から認証を受けることが出来ない場合にＣＰＵ８から出力される認証ミス信号ＣＲＴＦＭＩＳＳを入力すると、電源電圧ＶＤＤに代えて高電圧ＶＰＰを内部に供給する。高電圧ＶＰＰは、フラッシュメモリ２１の書き込み動作及び消去動作に必要とされる高電圧よりも高い電圧である。電源回路２２が高電圧ＶＰＰによって破壊されないは当然である。その他の構成は図1と同じであり、それと同一の回路要素には同一符合を附してその詳細な説明は省略する。
【００２９】
図２の如く、マルチチップの構成に対しても、ＩＣカード１Ａを用いた不正なアタックが繰り返し行われることによって認証が得られないときマイクロコンピュータ２Ａとフラッシュメモリ２１は高電圧ＶＰＰにより自己破壊する。よって、ＩＣカード１Ａは、物理的な破壊を伴わずに行われる不正なアタックに対しても万全のセキュリティを実現することができる。
【００３０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３１】
半導体データ処理デバイスを構成する内部回路は図１、図２に限定されず、適宜変更可能である。破壊回路は電源回路とは別に設けた昇圧回路で構成し、電源ミス信号ＣＲＴＦＭＩＳＳを受けて動作電源電圧ＶＤＤの供給経路に高電圧ＶＰＰを供給するようにしてもよい。認証処理回路はプログラムに従った処理を行なうＣＰＵに限定されず、それ専用のロジック回路であってもよい。本発明に係る半導体データ処理デバイスが適用されるＩＣカードはクレジットカード、銀行カード、ＳＩＭ（Subscriber Identity Module）カードなどのような加入者識別に用いられるものに限定されず、機器の識別など、ユーザ認証を要する種々の機器に適用することが可能である。半導体データ処理デバイスはマイクロコンピュータと称されるデバイスに限定されず、ユーザ認証機能を行う種々の半導体装置化されたデータ処理装置に広く適用することができる。
【図面の簡単な説明】
【００３２】
【図１】図１は本発明の一実施の形態に係るＩＣカード用のマイクロコンピュータとこれを用いたＩＣカードのブロック図である。
【図２】図２は本発明の別の実施の形態に係るＩＣカード用のマイクロコンピュータとこれを用いたＩＣカードのブロック図である。
【符号の説明】
【００３３】
１ ＩＣカード（ＩＣＣＲＤ）
２ ＩＣカード用のマイクロコンピュータ（ＭＣＵ）
３ ランダムアクセスメモリ（ＲＡＭ）
４ 暗号化回路（ＥＮＣＲＰＴ）
５ 復号回路（ＤＥＣＲＰＴ）
６ 乱数発生回路（ＲＤＭＤＧＴ）
７ フラッシュメモリ（ＦＭＲＹ）
８ 中央処理装置（ＣＰＵ）
９ 外部入出力回路（ＥＸＩＯ）
１０ 電源回路（ＰＯＷＳＰＬＹ）
１１ 昇圧回路（ＢＯＯＳＴ）
１２ 外部接続端子（ＥＸＴＴＲＭＬ）
ＣＲＴＦＭＩＳＳ 認証ミス信号
１Ａ ＩＣカード（ＩＣＣＲＤ）
２０ フラッシュメモリコントローラ（ＦＭＣＯＮＴ）
２１ フラッシュメモリ（ＦＭＲＹ）
２２ 電源回路
２３ 昇圧回路（ＢＯＯＳＴ）
【特許請求の範囲】
【請求項１】
外部からユーザ認証を受けるための認証処理を行う認証処理回路と、前記認証処理に用いるための情報を保持することができる記憶回路と、前記認証処理により前記ユーザ認証を受けることができなかった場合に少なくとも前記記憶回路を電気的に破壊する破壊回路と、を有する半導体データ処理デバイス。
【請求項２】
前記記憶回路はさらに、ユーザ認証を受けることができたとき外部からアクセスされる情報を保持する、請求項１記載の半導体データ処理デバイス。
【請求項３】
前記破壊回路は、少なくとも前記記憶回路を構成する回路素子の絶縁を電気的に破壊する昇圧電圧を、動作電源電圧の供給経路に出力可能な昇圧回路である、請求項1記載の半導体データ処理デバイス。
【請求項４】
前記認証処理回路は中央処理装置であり、前記記憶回路はメモリである、請求項３記載の半導体データ処理デバイス。
【請求項５】
前記破壊回路は、前記記憶回路と共に前記中央処理装置を破壊対象とする、請求項４記載の半導体データ処理デバイス。
【請求項６】
前記半導体データ処理デバイスは、ＩＣカード用マイクロコンピュータである、請求項５記載の半導体データ処理デバイス。
【請求項７】
前記ユーザ認証はＲＳＡユーザ認証である、請求項６記載の半導体データ処理デバイス。
【請求項１】
外部からユーザ認証を受けるための認証処理を行う認証処理回路と、前記認証処理に用いるための情報を保持することができる記憶回路と、前記認証処理により前記ユーザ認証を受けることができなかった場合に少なくとも前記記憶回路を電気的に破壊する破壊回路と、を有する半導体データ処理デバイス。
【請求項２】
前記記憶回路はさらに、ユーザ認証を受けることができたとき外部からアクセスされる情報を保持する、請求項１記載の半導体データ処理デバイス。
【請求項３】
前記破壊回路は、少なくとも前記記憶回路を構成する回路素子の絶縁を電気的に破壊する昇圧電圧を、動作電源電圧の供給経路に出力可能な昇圧回路である、請求項1記載の半導体データ処理デバイス。
【請求項４】
前記認証処理回路は中央処理装置であり、前記記憶回路はメモリである、請求項３記載の半導体データ処理デバイス。
【請求項５】
前記破壊回路は、前記記憶回路と共に前記中央処理装置を破壊対象とする、請求項４記載の半導体データ処理デバイス。
【請求項６】
前記半導体データ処理デバイスは、ＩＣカード用マイクロコンピュータである、請求項５記載の半導体データ処理デバイス。
【請求項７】
前記ユーザ認証はＲＳＡユーザ認証である、請求項６記載の半導体データ処理デバイス。
【図１】
【図２】
【図２】
【公開番号】特開２０１０−１４０１２９（Ｐ２０１０−１４０１２９Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１３９３５（Ｐ２００８−３１３９３５）
【出願日】平成２０年１２月１０日（２００８．１２．１０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１０日（２００８．１２．１０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]