半導体モジュール及びモジュール基板
【課題】モジュール基板の短辺方向における搭載マージンを確保しつつ、モジュール基板に形成する配線の低密度化及び等長化を図る。
【解決手段】モジュール基板２０と、モジュール基板２０に搭載された複数の半導体装置、例えばＤＲＡＭ１０１〜１３６とを備える。Ｘ方向に隣接する２つのＤＲＡＭの搭載方向は互いに１８０°異なっており、Ｙ方向に隣接する２つのＤＲＡＭの搭載方向も互いに１８０°異なっている。これにより、斜め方向に位置するＤＲＡＭをフライバイ方式で接続すれば、モジュール基板２０に設ける配線の低密度化及び等長化を図ることが可能となる。
【解決手段】モジュール基板２０と、モジュール基板２０に搭載された複数の半導体装置、例えばＤＲＡＭ１０１〜１３６とを備える。Ｘ方向に隣接する２つのＤＲＡＭの搭載方向は互いに１８０°異なっており、Ｙ方向に隣接する２つのＤＲＡＭの搭載方向も互いに１８０°異なっている。これにより、斜め方向に位置するＤＲＡＭをフライバイ方式で接続すれば、モジュール基板２０に設ける配線の低密度化及び等長化を図ることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体モジュール及びモジュール基板に関し、特に、メモリデバイスなどの半導体装置が複数個搭載される半導体モジュール及びこれに用いるモジュール基板に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表されるメモリデバイスは、モジュール基板に複数個搭載された状態で使用されることが一般的である（特許文献１，２参照）。多くの半導体モジュールにおいては、モジュール基板に搭載される半導体装置の向きが互いに同一であるが、特許文献１，２に記載された半導体モジュールでは半導体装置の搭載方向を最適化することによって、モジュール基板に形成される配線の低密度化や等長化などを図っている。
【０００３】
特許文献１に記載された半導体モジュールは、モジュール基板の長辺方向に沿って半導体装置が２列に配置されており、一方の列に配置された半導体装置の向きと他方の列に配置された半導体装置の向きが互いに１８０°異なっている。このようなレイアウトにより、一方の列の半導体装置に接続されたデータ配線と、他方の列の半導体装置に接続されたデータ配線の干渉を防止している。
【０００４】
特許文献２に記載された半導体モジュールも、モジュール基板の長辺方向に沿って半導体装置が２列に配置されており、隣接する２つの半導体装置の向きが互いに９０°異なっている。そして、搭載方向が同じである半導体装置同士を接続することにより、配線の低密度化及び等長化を実現している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−８４７５４号公報
【特許文献２】特開２００９−１８２１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された半導体モジュールでは、各列に搭載された半導体装置の向きが同一であることから、アドレス信号のようにフライバイ方式（一筆書き方式）で接続する必要のある配線を狭いスペースで大きく蛇行させる必要があり、配線密度が高くなるという問題が生じる。
【０００７】
一方、特許文献２に記載された半導体モジュールでは、配線密度は低くなるものの、横置きの半導体装置と縦置きの半導体装置が混在することから、モジュール基板の短辺方向における搭載マージンが不足するおそれが生じる。この問題は、ＤＲＡＭなどのメモリデバイスの他に、モジュール基板の長辺に沿って複数のレジスタバッファを搭載するタイプの半導体モジュールにおいては特に深刻となる。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体モジュールは、モジュール基板と、前記モジュール基板に搭載された複数の半導体装置とを備え、前記複数の半導体装置のうち、第１の方向に隣接する２つの半導体装置の搭載方向は互いに１８０°異なっており、前記複数の半導体装置のうち、前記第１の方向と垂直な第２の方向に隣接する２つの半導体装置の搭載方向は互いに１８０°異なっていることを特徴とする。
【０００９】
本発明の他の側面による半導体モジュールは、モジュール基板と、前記モジュール基板に搭載された第１乃至第４の半導体装置とを備え、前記第１乃至第４の半導体装置は、複数の端子のレイアウトが互いに一致するよう平面的な向きを互いに揃えた場合にそれぞれ対応する第１及び第２の短辺と第１及び第２の長辺を有し、前記第１及び第２の半導体装置は、互いに前記第１の短辺が向かい合うように搭載され、前記第１及び第３の半導体装置は、互いに前記第１の長辺が向かい合うように搭載され、前記第３及び第４の半導体装置は、互いに前記第２の短辺が向かい合うように搭載され、前記第２及び第４の半導体装置は、互いに前記第２の長辺が向かい合うように搭載されることを特徴とする。
【００１０】
本発明によるモジュール基板は、それぞれ半導体装置を搭載するための複数の搭載領域を有するモジュール基板であって、前記搭載領域には、前記モジュール基板を貫通する複数のビア導体が設けられており、前記搭載領域の向きは、前記複数のビア導体のレイアウトによって定義され、前記複数の搭載領域のうち、第１の方向に隣接する２つの搭載領域の向きは互いに１８０°異なっており、前記複数の搭載領域のうち、前記第１の方向と垂直な第２の方向に隣接する２つの搭載領域の向きは互いに１８０°異なっていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、モジュール基板の短辺方向における搭載マージンを確保しつつ、モジュール基板に形成する配線の低密度化及び等長化を図ることが可能となる。このため、本発明は、半導体装置の他にモジュール基板の長辺に沿って複数のレジスタバッファを搭載するタイプの半導体モジュール及びこれに用いるモジュール基板への適用が特に好適である。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施形態による半導体モジュールの外観を示す図であり、（ａ）は一方の表面側から見た平面図、（ｂ）は他方の表面側から見た平面図である。
【図２】モジュール基板２０を介して対向する２つのＤＲＡＭの搭載方向を説明するための模式図である。
【図３】各ＤＲＡＭに設けられた端子のレイアウトの一例を示す略平面図である。
【図４】モジュール基板２０上におけるＤＲＡＭの搭載領域の構造を説明するための模式図である。
【図５】コマンドアドレスバッファ３００とＤＲＡＭ１０１〜１１８との接続関係を説明するための模式図である。
【図６】いつくかのＤＲＡＭ及びレジスタバッファに接続される配線について説明するための模式図である。
【図７】第１の比較例の問題点を説明するための模式図である。
【図８】第２の比較例の問題点を説明するための模式図である。
【図９】第３の比較例の問題点を説明するための模式図である。
【図１０】第４の比較例の問題点を説明するための模式図である。
【図１１】モジュール基板２０に含まれる配線層の構造を説明するための模式的な断面図である。
【図１２】変形例による配線層の構造を説明するための模式的な断面図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は本発明の好ましい実施形態による半導体モジュールの外観を示す図であり、（ａ）は一方の表面側から見た平面図、（ｂ）は他方の表面側から見た平面図である。
【００１５】
図１（ａ），（ｂ）に示すように、本実施形態による半導体モジュール１０は、モジュール基板２０と、モジュール基板２０に搭載されたＤＲＡＭ１０１〜１３６、レジスタバッファ２０１〜２１８及びコマンドアドレスバッファ３００を備えている。モジュール基板２０は多層配線構造を有する基板であり、図１（ａ），（ｂ）に示すようにその両面にＤＲＡＭ及びレジスタバッファが搭載される。モジュール基板２０はＸ方向を長辺とし、Ｙ方向を短辺とする矩形状の基板であり、一方の表面２１及び他方の表面２２とも、Ｘ方向にＤＲＡＭの搭載領域列を２列有している。
【００１６】
より具体的に説明すると、モジュール基板２０の一方の表面２１には、ＤＲＡＭ１０１〜１１８、レジスタバッファ２０１〜２０９及びコマンドアドレスバッファ３００が搭載されている。上段の搭載領域列３１にはＤＲＡＭ１０１〜１０９が搭載され、下段の搭載領域列３２にはＤＲＡＭ１１０〜１１８が搭載される。モジュール基板２０の一方の長辺には、複数のコネクタピンからなるコネクタ領域４０が設けられており、レジスタバッファ２０１〜２０９はコネクタ領域４０に沿って、ＤＲＡＭ１０１〜１１８とコネクタ領域４０との間にＸ方向に配列されている。また、コマンドアドレスバッファ３００は、ＤＲＡＭ１０５，１１４と、ＤＲＡＭ１０６，１１５との間に搭載されている。
【００１７】
同様に、モジュール基板２０の一方の表面２２には、ＤＲＡＭ１１９〜１３６及びレジスタバッファ２１０〜２１８が搭載されている。上段の搭載領域列３３にはＤＲＡＭ１１９〜１２７が搭載され、下段の搭載領域列３４にはＤＲＡＭ１２８〜１３６が搭載される。また、レジスタバッファ２１０〜２１８はコネクタ領域４０に沿って、ＤＲＡＭ１１９〜１３６とコネクタ領域４０との間にＸ方向に配列されている。ＤＲＡＭ１１９〜１３６は、それぞれＤＲＡＭ１０１〜１１８の裏面の位置に配置されている。換言すれば、ＤＲＡＭ１０１〜１１８とＤＲＡＭ１１９〜１３６の平面的な位置は互いに一致している。
【００１８】
レジスタバッファ２０１〜２１８は、ＤＲＡＭ１０１〜１３６から出力されるリードデータをバッファリングし、且つ、ＤＲＡＭ１０１〜１３６に書き込むべきライトデータをバッファリングするための半導体チップである。モジュール基板２０の各面にはそれぞれ９個のレジスタバッファが搭載されており、Ｘ座標の等しい２個のＤＲＡＭにそれぞれ割り当てられる。例えば、レジスタバッファ２０１はＤＲＡＭ１０１，１１０に割り当てられ、レジスタバッファ２０２はＤＲＡＭ１０２，１１１に割り当てられる。このように、レジスタバッファ２０１〜２１８によってリードデータ及びライトデータのバッファリングを行うことにより、データ用のコネクタピンの負荷容量が大幅に減少する。これにより、データ波形の鈍りが低減されることから、高速データ転送が可能となる。
【００１９】
コマンドアドレスバッファ３００は、ＤＲＡＭ１０１〜１３６に供給するコマンド信号、アドレス信号、コントロール信号、クロック信号などをバッファリングするための半導体チップである。したがって、外部のメモリコントローラから出力されるこれらの信号は一旦コマンドアドレスバッファ３００に入力され、コマンドアドレスバッファ３００によってバッファリングされた各信号がＤＲＡＭ１０１〜１３６に供給される。
【００２０】
コマンドアドレスバッファ３００とＤＲＡＭ１０１〜１３６との間の接続は、いわゆるフライバイ方式（一筆書き方式）で接続される。より具体的には、３６個のＤＲＡＭ１０１〜１３６を４つのグループに分け、各グループにおいてフライバイ方式で接続が行われる。第１のグループは、ＤＲＡＭ１０１，１０３，１０５，１１１，１１３及びその裏面に配置されたＤＲＡＭ１１９，１２１，１２３，１２９，１３１である。第２のグループは、ＤＲＡＭ１０２，１０４，１１０，１１２，１１４及びその裏面に配置されたＤＲＡＭ１２０，１２２，１２８，１３０，１３２である。第３のグループは、ＤＲＡＭ１０６，１０８，１１６，１１８及びその裏面に配置されたＤＲＡＭ１２４，１２６，１３４，１３６である。第４のグループは、ＤＲＡＭ１０７，１０９，１１５，１１７及びその裏面に配置されたＤＲＡＭ１２５，１２７，１３３，１３５である。
【００２１】
図１（ａ），（ｂ）において各ＤＲＡＭに付された○印は、ＤＲＡＭの搭載方向を示すインデックスである。ＤＲＡＭ１０１〜１３６は互いに同じ構造を有する半導体パッケージである。ＤＲＡＭ１０１〜１３６の平面形状は長辺及び短辺を有する矩形状であり、いずれもＸ方向が長辺、Ｙ方向が短辺となるよう、モジュール基板２０に搭載されている。したがって、インデックスが左下に付されたＤＲＡＭ（例えばＤＲＡＭ１０１）と、インデックスが右上に付されたＤＲＡＭ（例えばＤＲＡＭ１０２）とは、搭載方向が１８０°異なっていることを意味する。そして、本実施形態では、Ｘ方向に隣接する２つのＤＲＡＭ（例えばＤＲＡＭ１０１と１０２）の搭載方向が互いに１８０°異なっており、且つ、Ｙ方向に隣接する２つのＤＲＡＭ（例えばＤＲＡＭ１０１と１１０）の搭載方向が互いに１８０°異なっている。そして、上述した４つのグループは、いずれも搭載方向が共通である複数のＤＲＡＭによって構成されている。
【００２２】
図２は、モジュール基板２０を介して対向する２つのＤＲＡＭの搭載方向を説明するための模式図である。
【００２３】
図２には、一例としてＤＲＡＭ１０１とＤＲＡＭ１１９が図示されている。これらＤＲＡＭ１０１と１１９はモジュール基板２０を介して対向配置されており、図２においてはＤＲＡＭ１１９のインデックスを透視的に表示している。ＤＲＡＭ１１９のインデックスは、透視的に表示すると左上に位置する。ＤＲＡＭ１０１のインデックスは左下であることから、ＤＲＡＭ１１９は、長辺方向に伸びる中心線を回転軸としてＤＲＡＭ１０１を回転させた状態と言える。
【００２４】
図３は、各ＤＲＡＭに設けられた端子のレイアウトの一例を示す略平面図である。尚、各ＤＲＡＭは、ベアチップをパッケージングした状態であり、したがって図３に示す端子Ｂはパッケージ上の端子（いわゆるボール）である。１つのパッケージに搭載されるベアチップの数は１つに限定されるものではなく、１つのパッケージに２以上のベアチップが含まれていても構わない。
【００２５】
図３に示す例では、各ＤＲＡＭ１０１〜１３６に設けられた端子Ｂが２つの端子群Ｇ１，Ｇ２に分かれて配置されている。端子群Ｇ１と端子群Ｇ２は、Ｙ方向に分離されている。各端子群Ｇ１，Ｇ２とも、複数の端子ＢがＸ方向に３列に配列された構成を有している。各端子にどの信号を割り当てるかは規格によって定められるが、多くの場合、同種の信号は一カ所に纏められる。一例として、図３においてＣＡと表記しているのは、コマンド信号、アドレス信号、コントロール信号、クロック信号など、コマンドアドレス系の信号が割り当てられた端子群である。また、図３においてＤＱと表記しているのは、データ信号、データストローブ信号など、データ系の信号が割り当てられた端子群である。
【００２６】
図４は、モジュール基板２０上におけるＤＲＡＭの搭載領域の構造を説明するための模式図である。
【００２７】
図４において符号１０１ａ〜１３６ａと表記しているのは、ＤＲＡＭ１０１〜１３６が搭載されるべき領域を指す。搭載領域内には、ＤＲＡＭ１０１〜１３６の端子Ｂに接続されるパッドＰが設けられている。当然ながら、パッドＰのレイアウトは端子Ｂのレイアウトと一致している。パッドＰは、モジュール基板２０の表面に設けられた配線Ｗを介してビア導体Ｖに接続される。ビア導体Ｖはモジュール基板２０を貫通して設けられ、これにより、モジュール基板２０の表裏に搭載された２つのＤＲＡＭの対応する端子Ｂが短絡されるとともに、モジュール基板２０の内部に設けられた所定の配線層に接続される。
【００２８】
ビア導体Ｖは、図３に示した端子群Ｇ１と端子群Ｇ２に挟まれた領域に形成される。このため、ビア導体Ｖが形成されるビア領域ＶＡは、Ｘ方向に長い形状となる。ビア領域ＶＡに設けられる各ビア導体Ｖのレイアウトは、全ての搭載領域１０１ａ〜１３６ａに共通であることは必須でなく、搭載領域ごとに多少異なっていても構わない。しかしながら、上述の通り、ＤＲＡＭ１０１〜１３６に設けられた端子Ｂのレイアウトは規格によって定められ、したがって、各ＤＲＡＭ１０１〜１３６において共通であることから、ビア領域ＶＡに設けられる各ビア導体Ｖのレイアウトについても自ずとほぼ一致する。このため、図３に示す例のように、ＤＲＡＭの左側にデータ系の端子ＤＱが纏めて配置され、ＤＲＡＭの右側にコマンドアドレス系の端子ＣＡが纏めて配置されるレイアウトである場合、各搭載領域においても、その左側にデータ系の端子ＤＱに接続されるビア導体Ｖが配置され、右側にコマンドアドレス系の端子ＣＡに接続されるビア導体Ｖが配置されるレイアウトとなる。したがって、各搭載領域１０１ａ〜１３６ａにもＤＲＡＭ１０１〜１３６に対応する「向き」があり、これは複数のパッドＰ又はビア導体Ｖのレイアウトによって定義される。
【００２９】
上述の通り、本実施形態では、Ｘ方向に隣接する２つのＤＲＡＭ（例えばＤＲＡＭ１０１と１０２）の搭載方向が互いに１８０°異なっており、且つ、Ｙ方向に隣接する２つのＤＲＡＭ（例えばＤＲＡＭ１０１と１１０）の搭載方向が互いに１８０°異なっている。これに対応して、Ｘ方向に隣接する２つの搭載領域（例えば搭載領域１０１ａと１０２ａ）の向きは互いに１８０°異なっており、且つ、Ｙ方向に隣接する２つの搭載領域（例えば搭載領域１０１ａと１１０ａ）の向きは互いに１８０°異なっている。
【００３０】
図５は、コマンドアドレスバッファ３００とＤＲＡＭ１０１〜１１８との接続関係を説明するための模式図である。
【００３１】
既に説明したとおり、コマンドアドレスバッファ３００とＤＲＡＭ１０１〜１１８との間は、４つのグループにおいてそれぞれフライバイ方式で接続される。裏面のＤＲＡＭ１１９〜１３６についても同様である。図５に示すように、第１のグループを構成するＤＲＡＭ１０１，１０３，１０５，１１１，１１３は、配線Ｗ１によってコマンドアドレスバッファ３００に共通接続されている。第２のグループを構成するＤＲＡＭ１０２，１０４，１１０，１１２，１１４は、配線Ｗ２によってコマンドアドレスバッファ３００に共通接続されている。配線Ｗ１，Ｗ２はいずれもモジュール基板２０の内部の配線層に設けられており、コマンドアドレスバッファ３００の直下に設けられたビア導体Ｖ１２にて分岐している。したがって、配線Ｗ１と配線Ｗ２は、コマンドアドレスバッファ３００の出力端子に共通接続される。
【００３２】
また、第３のグループを構成するＤＲＡＭ１０６，１０８，１１６，１１８は、配線Ｗ３によってコマンドアドレスバッファ３００に共通接続されている。第４のグループを構成するＤＲＡＭ１０７，１０９，１１５，１１７は、配線Ｗ４によってコマンドアドレスバッファ３００に共通接続されている。配線Ｗ３，Ｗ４はいずれもモジュール基板２０の内部の配線層に設けられており、コマンドアドレスバッファ３００の直下に設けられたビア導体Ｖ３４にて分岐している。したがって、配線Ｗ３と配線Ｗ４は、コマンドアドレスバッファ３００の出力端子に共通接続される。
【００３３】
このように、本実施形態ではフライバイ方式で接続される複数のＤＲＡＭがジグザグに搭載されており、且つ、フライバイ方式で接続される複数のＤＲＡＭの搭載方向が一致している。これにより、モジュール基板２０に設ける配線の低密度化及び等長化が図られている。以下、モジュール基板２０に設ける配線についてより具体的に説明する。
【００３４】
図６は、いつくかのＤＲＡＭ及びレジスタバッファに接続される配線について説明するための模式図である。図６において黒丸で示しているのはコマンドアドレス系のビア導体Ｖｃａであり、白抜きの四角で示しているのはデータ系のビア導体Ｖｄｑである。
【００３５】
図６においては、６個のＤＲＡＭ１０１〜１０３，１１０〜１１２間の接続関係と、これらＤＲＡＭとレジスタバッファ２０１〜２０３との間の接続関係を示している。これらＤＲＡＭのうち、ＤＲＡＭ１０１，１０３，１１１の搭載方向は互いに同じであり、図５に示した第１のグループを構成している。一方、ＤＲＡＭ１０２，１１０，１１２の搭載方向も互いに同じであり、図５に示した第２のグループを構成している。第１のグループを構成するＤＲＡＭ１０１，１０３，１１１の搭載方向と、第１のグループを構成するＤＲＡＭ１０２，１１０，１１２の搭載方向は、互いに１８０°異なっている。第１のグループを構成するＤＲＡＭと第２のグループを構成するＤＲＡＭは交互に配置されていることから、各ＤＲＡＭとも、Ｘ方向及びＹ方向を問わず隣接するＤＲＡＭとは搭載方向が１８０°異なることになる。
【００３６】
このため、複数の端子Ｂのレイアウトが互いに一致するようこれらＤＲＡＭの平面的な向きを互いに揃えた場合にそれぞれ対応する２つの短辺ＳＳ１，ＳＳ２と２つの長辺ＬＳ１，ＬＳ２を定義した場合、ＤＲＡＭ１１０と１１１は互いに短辺ＳＳ１が向かい合うように搭載され、ＤＲＡＭ１０１と１１０は互いに長辺ＬＳ１が向かい合うように搭載され、ＤＲＡＭ１０１と１０２は互いに短辺ＳＳ２が向かい合うように搭載され、ＤＲＡＭ１０２と１１１は互いに長辺ＬＳ２が向かい合うように搭載されることになる。
【００３７】
図６に示す例では、第１のグループを構成するＤＲＡＭ１０１及び１１１に対応するビア導体Ｖｃａは、モジュール基板２０内の配線層Ｌ３に設けられた配線を介して接続されている。また、第１のグループを構成するＤＲＡＭ１０３及び１１１に対応するビア導体Ｖｃａは、モジュール基板２０内の配線層Ｌ７に設けられた配線を介して接続されている。第１のグループを構成するＤＲＡＭ１０１，１０３，１１１は搭載方向が互いに同じであることから、コマンドアドレス系のビア導体Ｖｃａの配列もほぼ同じである。したがって、図６に示すように、斜め方向に位置する２つのＤＲＡＭに対応するビア導体Ｖｃａを迂回せずに最短距離で接続することが可能となる。
【００３８】
同様に、第２のグループを構成するＤＲＡＭ１０２及び１１０に対応するビア導体Ｖｃａは、モジュール基板２０内の配線層Ｌ４に設けられた配線を介して接続されている。また、第２のグループを構成するＤＲＡＭ１０２及び１１２に対応するビア導体Ｖｃａは、モジュール基板２０内の配線層Ｌ４に設けられた配線を介して接続されている。第２のグループを構成するＤＲＡＭ１０２，１１０，１１２は搭載方向が互いに同じであることから、コマンドアドレス系のビア導体Ｖｃａの配列もほぼ同じである。したがって、図６に示すように、斜め方向に位置する２つのＤＲＡＭに対応するビア導体Ｖｃａを迂回せずに最短距離で接続することが可能となる。
【００３９】
しかも、配線層Ｌ３，Ｌ４，Ｌ６，Ｌ７に設ける配線の長さをほぼ一致させることができることから、ＤＲＡＭ間を接続する配線の寄生容量を均一化することも可能となる。これに対し、図７に示すように、Ｘ方向に並ぶ複数のＤＲＡＭ同士、例えばＤＲＡＭ１０１〜１０３同士を接続すると、ＤＲＡＭ１０１と１０２に対応するビア導体Ｖｃａを接続する配線Ｗａは長くなり、ＤＲＡＭ１０２と１０３に対応するビア導体Ｖｃａを接続する配線Ｗｂは短くなることから、ＤＲＡＭ間における配線の寄生容量が不均一となる。しかも、２つのＤＲＡＭ間を接続する複数の配線間において配線長に差が生じてしまうため、スキューが生じるという問題もある。スキューを解消するためには最も長い配線に合わせて他の配線を迂回させる必要が生じ、配線のレイアウトが複雑になってしまう。
【００４０】
上記の問題は、例えばＤＲＡＭ１０１〜１０３の搭載方向を一致させれば解決できるが、この場合には、図８に示すように配線Ｗｃを狭い範囲内で大きく蛇行させる必要があり、配線密度が高くなってしまう。
【００４１】
これらに対し、図６に示すように、本実施形態においては上記の各問題が生じることが無く、配線の低密度化及び等長化を実現することが可能となる。しかも、第１のグループにて用いるコマンドアドレス系の配線と、第２のグループにて用いるコマンドアドレス系の配線とが併走することが無く、単に交差するだけであることから、クロストークの影響も最小限となる。
【００４２】
さらに、Ｙ方向に隣接する２つのＤＲＡＭ（例えばＤＲＡＭ１０１，１１０）の搭載方向が１８０°異なっていることから、対応するレジスタバッファへの接続においても、迂回を最小限とすることが可能となる。これに対し、図９に示すように、Ｙ方向に隣接する２つのＤＲＡＭ１０１，１１０の搭載方向を一致させると、対応するレジスタバッファへの接続において、大きな迂回部分が発生する。本実施形態では、このような問題が生じることもなく、データ系の配線の配線距離を最短とすることが可能となる。
【００４３】
しかも、本実施形態では、全てのＤＲＡＭ１０１〜１３６の長辺がモジュール基板２０の長辺であるＸ方向に向いていることから、モジュール基板２０の短辺方向における搭載マージンを確保することが可能となる。これに対し、図１０に示すように、一部のＤＲＡＭを９０°回転させて搭載すると、モジュール基板２０の短辺方向における搭載マージンが不足する。特に、本実施形態のようにレジスタバッファ２０１〜２１８を搭載する場合には、モジュール基板２０の短辺方向における搭載マージンが不足しやすく、場合によっては全てのチップを正しく搭載することが不可能となる。本実施形態では、このような問題が生じることもなく、レジスタバッファ２０１〜２１８を正しく搭載することが可能となる。
【００４４】
図１１は、モジュール基板２０に含まれる配線層の構造を説明するための模式的な断面図である。
【００４５】
図１１に示す例では、モジュール基板２０に１２層の配線層Ｌ１〜Ｌ１２が設けられている。このうち、配線層Ｌ１，Ｌ１２はそれぞれモジュール基板２０の表面２１，２２に設けられる配線層であり、データ系及びコマンドアドレス系のパッドＰや、これに接続された配線Ｗが形成される。上述の通り、配線層Ｌ３，Ｌ７には第１のグループにて用いるコマンドアドレス系の配線Ｗ１が形成され、配線層Ｌ４，Ｌ６には第２のグループにて用いるコマンドアドレス系の配線Ｗ２が形成される。配線層Ｌ３，Ｌ７は、第３のグループにて用いるコマンドアドレス系の配線Ｗ３も形成される。同様に、配線層Ｌ４，Ｌ６は、第４のグループにて用いるコマンドアドレス系の配線Ｗ４も形成される。これら配線層Ｌ３，Ｌ４，Ｌ６，Ｌ７は、ＶＤＤ配線が形成される配線層Ｌ２，Ｌ５，Ｌ８に隣接していることから、コマンドアドレス系の配線は全てＶＤＤをリファレンスとしてレイアウトされることになる。
【００４６】
また、配線層Ｌ９は他の信号用の配線が形成され、配線層Ｌ１０はデータ系の配線が形成される。配線層Ｌ１０に隣接する配線層Ｌ１１はＶＳＳ配線が形成されるため、データ系の配線は全てＶＳＳをリファレンスとしてレイアウトされることになる。
【００４７】
図１２は、変形例による配線層の構造を説明するための模式的な断面図である。
【００４８】
図１２に示す例では、図１１に示した配線層Ｌ５とＬ１１が入れ替えられ、配線層Ｌ６とＬ１０が入れ替えられ、配線層Ｌ４とＬ９が入れ替えられている。これによれば、ＶＤＤ配線が設けられる配線層Ｌ２とＶＳＳ配線が設けられる配線層Ｌ５との間で微小コンデンサが形成され、ＶＤＤ配線が設けられる配線層Ｌ８とＶＳＳ配線が設けられる配線層Ｌ５との間で微小コンデンサが形成されることから、モジュール基板２０のインダクタンスを低下させることが可能となる。
【００４９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５０】
例えば、上記実施形態では、モジュール基板２０に搭載する半導体装置としてＤＲＡＭを用いているが、モジュール基板２０に搭載する半導体装置の種類がＤＲＡＭに限定されるものではない。また、上記実施形態では、モジュール基板２０にレジスタバッファを搭載しているが、本発明においてレジスタバッファを搭載することは必須でない。
【符号の説明】
【００５１】
１０ 半導体モジュール
２０ モジュール基板
２１，２２ モジュール基板の表面
３１〜３４ 搭載領域列
４０ コネクタ領域
１０１〜１３６ ＤＲＡＭ
１０１ａ〜１３６ａ 搭載領域
２０１〜２１８ レジスタバッファ
３００ コマンドアドレスバッファ
Ｂ 端子（ボール）
ＣＡ コマンドアドレス系端子
ＤＱ データ系端子
Ｇ１，Ｇ２ 端子群
Ｌ１〜Ｌ１２ 配線層
ＬＳ１，ＬＳ２ ＤＲＡＭの長辺
ＳＳ１，ＳＳ２ ＤＲＡＭの短辺
Ｖ ビア導体
ＶＡ ビア領域
Ｖｃａ コマンドアドレス系のビア導体
Ｖｄｑ データ系のビア導体
Ｗ，Ｗ１〜Ｗ４ 配線
【技術分野】
【０００１】
本発明は半導体モジュール及びモジュール基板に関し、特に、メモリデバイスなどの半導体装置が複数個搭載される半導体モジュール及びこれに用いるモジュール基板に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表されるメモリデバイスは、モジュール基板に複数個搭載された状態で使用されることが一般的である（特許文献１，２参照）。多くの半導体モジュールにおいては、モジュール基板に搭載される半導体装置の向きが互いに同一であるが、特許文献１，２に記載された半導体モジュールでは半導体装置の搭載方向を最適化することによって、モジュール基板に形成される配線の低密度化や等長化などを図っている。
【０００３】
特許文献１に記載された半導体モジュールは、モジュール基板の長辺方向に沿って半導体装置が２列に配置されており、一方の列に配置された半導体装置の向きと他方の列に配置された半導体装置の向きが互いに１８０°異なっている。このようなレイアウトにより、一方の列の半導体装置に接続されたデータ配線と、他方の列の半導体装置に接続されたデータ配線の干渉を防止している。
【０００４】
特許文献２に記載された半導体モジュールも、モジュール基板の長辺方向に沿って半導体装置が２列に配置されており、隣接する２つの半導体装置の向きが互いに９０°異なっている。そして、搭載方向が同じである半導体装置同士を接続することにより、配線の低密度化及び等長化を実現している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−８４７５４号公報
【特許文献２】特開２００９−１８２１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された半導体モジュールでは、各列に搭載された半導体装置の向きが同一であることから、アドレス信号のようにフライバイ方式（一筆書き方式）で接続する必要のある配線を狭いスペースで大きく蛇行させる必要があり、配線密度が高くなるという問題が生じる。
【０００７】
一方、特許文献２に記載された半導体モジュールでは、配線密度は低くなるものの、横置きの半導体装置と縦置きの半導体装置が混在することから、モジュール基板の短辺方向における搭載マージンが不足するおそれが生じる。この問題は、ＤＲＡＭなどのメモリデバイスの他に、モジュール基板の長辺に沿って複数のレジスタバッファを搭載するタイプの半導体モジュールにおいては特に深刻となる。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体モジュールは、モジュール基板と、前記モジュール基板に搭載された複数の半導体装置とを備え、前記複数の半導体装置のうち、第１の方向に隣接する２つの半導体装置の搭載方向は互いに１８０°異なっており、前記複数の半導体装置のうち、前記第１の方向と垂直な第２の方向に隣接する２つの半導体装置の搭載方向は互いに１８０°異なっていることを特徴とする。
【０００９】
本発明の他の側面による半導体モジュールは、モジュール基板と、前記モジュール基板に搭載された第１乃至第４の半導体装置とを備え、前記第１乃至第４の半導体装置は、複数の端子のレイアウトが互いに一致するよう平面的な向きを互いに揃えた場合にそれぞれ対応する第１及び第２の短辺と第１及び第２の長辺を有し、前記第１及び第２の半導体装置は、互いに前記第１の短辺が向かい合うように搭載され、前記第１及び第３の半導体装置は、互いに前記第１の長辺が向かい合うように搭載され、前記第３及び第４の半導体装置は、互いに前記第２の短辺が向かい合うように搭載され、前記第２及び第４の半導体装置は、互いに前記第２の長辺が向かい合うように搭載されることを特徴とする。
【００１０】
本発明によるモジュール基板は、それぞれ半導体装置を搭載するための複数の搭載領域を有するモジュール基板であって、前記搭載領域には、前記モジュール基板を貫通する複数のビア導体が設けられており、前記搭載領域の向きは、前記複数のビア導体のレイアウトによって定義され、前記複数の搭載領域のうち、第１の方向に隣接する２つの搭載領域の向きは互いに１８０°異なっており、前記複数の搭載領域のうち、前記第１の方向と垂直な第２の方向に隣接する２つの搭載領域の向きは互いに１８０°異なっていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、モジュール基板の短辺方向における搭載マージンを確保しつつ、モジュール基板に形成する配線の低密度化及び等長化を図ることが可能となる。このため、本発明は、半導体装置の他にモジュール基板の長辺に沿って複数のレジスタバッファを搭載するタイプの半導体モジュール及びこれに用いるモジュール基板への適用が特に好適である。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施形態による半導体モジュールの外観を示す図であり、（ａ）は一方の表面側から見た平面図、（ｂ）は他方の表面側から見た平面図である。
【図２】モジュール基板２０を介して対向する２つのＤＲＡＭの搭載方向を説明するための模式図である。
【図３】各ＤＲＡＭに設けられた端子のレイアウトの一例を示す略平面図である。
【図４】モジュール基板２０上におけるＤＲＡＭの搭載領域の構造を説明するための模式図である。
【図５】コマンドアドレスバッファ３００とＤＲＡＭ１０１〜１１８との接続関係を説明するための模式図である。
【図６】いつくかのＤＲＡＭ及びレジスタバッファに接続される配線について説明するための模式図である。
【図７】第１の比較例の問題点を説明するための模式図である。
【図８】第２の比較例の問題点を説明するための模式図である。
【図９】第３の比較例の問題点を説明するための模式図である。
【図１０】第４の比較例の問題点を説明するための模式図である。
【図１１】モジュール基板２０に含まれる配線層の構造を説明するための模式的な断面図である。
【図１２】変形例による配線層の構造を説明するための模式的な断面図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は本発明の好ましい実施形態による半導体モジュールの外観を示す図であり、（ａ）は一方の表面側から見た平面図、（ｂ）は他方の表面側から見た平面図である。
【００１５】
図１（ａ），（ｂ）に示すように、本実施形態による半導体モジュール１０は、モジュール基板２０と、モジュール基板２０に搭載されたＤＲＡＭ１０１〜１３６、レジスタバッファ２０１〜２１８及びコマンドアドレスバッファ３００を備えている。モジュール基板２０は多層配線構造を有する基板であり、図１（ａ），（ｂ）に示すようにその両面にＤＲＡＭ及びレジスタバッファが搭載される。モジュール基板２０はＸ方向を長辺とし、Ｙ方向を短辺とする矩形状の基板であり、一方の表面２１及び他方の表面２２とも、Ｘ方向にＤＲＡＭの搭載領域列を２列有している。
【００１６】
より具体的に説明すると、モジュール基板２０の一方の表面２１には、ＤＲＡＭ１０１〜１１８、レジスタバッファ２０１〜２０９及びコマンドアドレスバッファ３００が搭載されている。上段の搭載領域列３１にはＤＲＡＭ１０１〜１０９が搭載され、下段の搭載領域列３２にはＤＲＡＭ１１０〜１１８が搭載される。モジュール基板２０の一方の長辺には、複数のコネクタピンからなるコネクタ領域４０が設けられており、レジスタバッファ２０１〜２０９はコネクタ領域４０に沿って、ＤＲＡＭ１０１〜１１８とコネクタ領域４０との間にＸ方向に配列されている。また、コマンドアドレスバッファ３００は、ＤＲＡＭ１０５，１１４と、ＤＲＡＭ１０６，１１５との間に搭載されている。
【００１７】
同様に、モジュール基板２０の一方の表面２２には、ＤＲＡＭ１１９〜１３６及びレジスタバッファ２１０〜２１８が搭載されている。上段の搭載領域列３３にはＤＲＡＭ１１９〜１２７が搭載され、下段の搭載領域列３４にはＤＲＡＭ１２８〜１３６が搭載される。また、レジスタバッファ２１０〜２１８はコネクタ領域４０に沿って、ＤＲＡＭ１１９〜１３６とコネクタ領域４０との間にＸ方向に配列されている。ＤＲＡＭ１１９〜１３６は、それぞれＤＲＡＭ１０１〜１１８の裏面の位置に配置されている。換言すれば、ＤＲＡＭ１０１〜１１８とＤＲＡＭ１１９〜１３６の平面的な位置は互いに一致している。
【００１８】
レジスタバッファ２０１〜２１８は、ＤＲＡＭ１０１〜１３６から出力されるリードデータをバッファリングし、且つ、ＤＲＡＭ１０１〜１３６に書き込むべきライトデータをバッファリングするための半導体チップである。モジュール基板２０の各面にはそれぞれ９個のレジスタバッファが搭載されており、Ｘ座標の等しい２個のＤＲＡＭにそれぞれ割り当てられる。例えば、レジスタバッファ２０１はＤＲＡＭ１０１，１１０に割り当てられ、レジスタバッファ２０２はＤＲＡＭ１０２，１１１に割り当てられる。このように、レジスタバッファ２０１〜２１８によってリードデータ及びライトデータのバッファリングを行うことにより、データ用のコネクタピンの負荷容量が大幅に減少する。これにより、データ波形の鈍りが低減されることから、高速データ転送が可能となる。
【００１９】
コマンドアドレスバッファ３００は、ＤＲＡＭ１０１〜１３６に供給するコマンド信号、アドレス信号、コントロール信号、クロック信号などをバッファリングするための半導体チップである。したがって、外部のメモリコントローラから出力されるこれらの信号は一旦コマンドアドレスバッファ３００に入力され、コマンドアドレスバッファ３００によってバッファリングされた各信号がＤＲＡＭ１０１〜１３６に供給される。
【００２０】
コマンドアドレスバッファ３００とＤＲＡＭ１０１〜１３６との間の接続は、いわゆるフライバイ方式（一筆書き方式）で接続される。より具体的には、３６個のＤＲＡＭ１０１〜１３６を４つのグループに分け、各グループにおいてフライバイ方式で接続が行われる。第１のグループは、ＤＲＡＭ１０１，１０３，１０５，１１１，１１３及びその裏面に配置されたＤＲＡＭ１１９，１２１，１２３，１２９，１３１である。第２のグループは、ＤＲＡＭ１０２，１０４，１１０，１１２，１１４及びその裏面に配置されたＤＲＡＭ１２０，１２２，１２８，１３０，１３２である。第３のグループは、ＤＲＡＭ１０６，１０８，１１６，１１８及びその裏面に配置されたＤＲＡＭ１２４，１２６，１３４，１３６である。第４のグループは、ＤＲＡＭ１０７，１０９，１１５，１１７及びその裏面に配置されたＤＲＡＭ１２５，１２７，１３３，１３５である。
【００２１】
図１（ａ），（ｂ）において各ＤＲＡＭに付された○印は、ＤＲＡＭの搭載方向を示すインデックスである。ＤＲＡＭ１０１〜１３６は互いに同じ構造を有する半導体パッケージである。ＤＲＡＭ１０１〜１３６の平面形状は長辺及び短辺を有する矩形状であり、いずれもＸ方向が長辺、Ｙ方向が短辺となるよう、モジュール基板２０に搭載されている。したがって、インデックスが左下に付されたＤＲＡＭ（例えばＤＲＡＭ１０１）と、インデックスが右上に付されたＤＲＡＭ（例えばＤＲＡＭ１０２）とは、搭載方向が１８０°異なっていることを意味する。そして、本実施形態では、Ｘ方向に隣接する２つのＤＲＡＭ（例えばＤＲＡＭ１０１と１０２）の搭載方向が互いに１８０°異なっており、且つ、Ｙ方向に隣接する２つのＤＲＡＭ（例えばＤＲＡＭ１０１と１１０）の搭載方向が互いに１８０°異なっている。そして、上述した４つのグループは、いずれも搭載方向が共通である複数のＤＲＡＭによって構成されている。
【００２２】
図２は、モジュール基板２０を介して対向する２つのＤＲＡＭの搭載方向を説明するための模式図である。
【００２３】
図２には、一例としてＤＲＡＭ１０１とＤＲＡＭ１１９が図示されている。これらＤＲＡＭ１０１と１１９はモジュール基板２０を介して対向配置されており、図２においてはＤＲＡＭ１１９のインデックスを透視的に表示している。ＤＲＡＭ１１９のインデックスは、透視的に表示すると左上に位置する。ＤＲＡＭ１０１のインデックスは左下であることから、ＤＲＡＭ１１９は、長辺方向に伸びる中心線を回転軸としてＤＲＡＭ１０１を回転させた状態と言える。
【００２４】
図３は、各ＤＲＡＭに設けられた端子のレイアウトの一例を示す略平面図である。尚、各ＤＲＡＭは、ベアチップをパッケージングした状態であり、したがって図３に示す端子Ｂはパッケージ上の端子（いわゆるボール）である。１つのパッケージに搭載されるベアチップの数は１つに限定されるものではなく、１つのパッケージに２以上のベアチップが含まれていても構わない。
【００２５】
図３に示す例では、各ＤＲＡＭ１０１〜１３６に設けられた端子Ｂが２つの端子群Ｇ１，Ｇ２に分かれて配置されている。端子群Ｇ１と端子群Ｇ２は、Ｙ方向に分離されている。各端子群Ｇ１，Ｇ２とも、複数の端子ＢがＸ方向に３列に配列された構成を有している。各端子にどの信号を割り当てるかは規格によって定められるが、多くの場合、同種の信号は一カ所に纏められる。一例として、図３においてＣＡと表記しているのは、コマンド信号、アドレス信号、コントロール信号、クロック信号など、コマンドアドレス系の信号が割り当てられた端子群である。また、図３においてＤＱと表記しているのは、データ信号、データストローブ信号など、データ系の信号が割り当てられた端子群である。
【００２６】
図４は、モジュール基板２０上におけるＤＲＡＭの搭載領域の構造を説明するための模式図である。
【００２７】
図４において符号１０１ａ〜１３６ａと表記しているのは、ＤＲＡＭ１０１〜１３６が搭載されるべき領域を指す。搭載領域内には、ＤＲＡＭ１０１〜１３６の端子Ｂに接続されるパッドＰが設けられている。当然ながら、パッドＰのレイアウトは端子Ｂのレイアウトと一致している。パッドＰは、モジュール基板２０の表面に設けられた配線Ｗを介してビア導体Ｖに接続される。ビア導体Ｖはモジュール基板２０を貫通して設けられ、これにより、モジュール基板２０の表裏に搭載された２つのＤＲＡＭの対応する端子Ｂが短絡されるとともに、モジュール基板２０の内部に設けられた所定の配線層に接続される。
【００２８】
ビア導体Ｖは、図３に示した端子群Ｇ１と端子群Ｇ２に挟まれた領域に形成される。このため、ビア導体Ｖが形成されるビア領域ＶＡは、Ｘ方向に長い形状となる。ビア領域ＶＡに設けられる各ビア導体Ｖのレイアウトは、全ての搭載領域１０１ａ〜１３６ａに共通であることは必須でなく、搭載領域ごとに多少異なっていても構わない。しかしながら、上述の通り、ＤＲＡＭ１０１〜１３６に設けられた端子Ｂのレイアウトは規格によって定められ、したがって、各ＤＲＡＭ１０１〜１３６において共通であることから、ビア領域ＶＡに設けられる各ビア導体Ｖのレイアウトについても自ずとほぼ一致する。このため、図３に示す例のように、ＤＲＡＭの左側にデータ系の端子ＤＱが纏めて配置され、ＤＲＡＭの右側にコマンドアドレス系の端子ＣＡが纏めて配置されるレイアウトである場合、各搭載領域においても、その左側にデータ系の端子ＤＱに接続されるビア導体Ｖが配置され、右側にコマンドアドレス系の端子ＣＡに接続されるビア導体Ｖが配置されるレイアウトとなる。したがって、各搭載領域１０１ａ〜１３６ａにもＤＲＡＭ１０１〜１３６に対応する「向き」があり、これは複数のパッドＰ又はビア導体Ｖのレイアウトによって定義される。
【００２９】
上述の通り、本実施形態では、Ｘ方向に隣接する２つのＤＲＡＭ（例えばＤＲＡＭ１０１と１０２）の搭載方向が互いに１８０°異なっており、且つ、Ｙ方向に隣接する２つのＤＲＡＭ（例えばＤＲＡＭ１０１と１１０）の搭載方向が互いに１８０°異なっている。これに対応して、Ｘ方向に隣接する２つの搭載領域（例えば搭載領域１０１ａと１０２ａ）の向きは互いに１８０°異なっており、且つ、Ｙ方向に隣接する２つの搭載領域（例えば搭載領域１０１ａと１１０ａ）の向きは互いに１８０°異なっている。
【００３０】
図５は、コマンドアドレスバッファ３００とＤＲＡＭ１０１〜１１８との接続関係を説明するための模式図である。
【００３１】
既に説明したとおり、コマンドアドレスバッファ３００とＤＲＡＭ１０１〜１１８との間は、４つのグループにおいてそれぞれフライバイ方式で接続される。裏面のＤＲＡＭ１１９〜１３６についても同様である。図５に示すように、第１のグループを構成するＤＲＡＭ１０１，１０３，１０５，１１１，１１３は、配線Ｗ１によってコマンドアドレスバッファ３００に共通接続されている。第２のグループを構成するＤＲＡＭ１０２，１０４，１１０，１１２，１１４は、配線Ｗ２によってコマンドアドレスバッファ３００に共通接続されている。配線Ｗ１，Ｗ２はいずれもモジュール基板２０の内部の配線層に設けられており、コマンドアドレスバッファ３００の直下に設けられたビア導体Ｖ１２にて分岐している。したがって、配線Ｗ１と配線Ｗ２は、コマンドアドレスバッファ３００の出力端子に共通接続される。
【００３２】
また、第３のグループを構成するＤＲＡＭ１０６，１０８，１１６，１１８は、配線Ｗ３によってコマンドアドレスバッファ３００に共通接続されている。第４のグループを構成するＤＲＡＭ１０７，１０９，１１５，１１７は、配線Ｗ４によってコマンドアドレスバッファ３００に共通接続されている。配線Ｗ３，Ｗ４はいずれもモジュール基板２０の内部の配線層に設けられており、コマンドアドレスバッファ３００の直下に設けられたビア導体Ｖ３４にて分岐している。したがって、配線Ｗ３と配線Ｗ４は、コマンドアドレスバッファ３００の出力端子に共通接続される。
【００３３】
このように、本実施形態ではフライバイ方式で接続される複数のＤＲＡＭがジグザグに搭載されており、且つ、フライバイ方式で接続される複数のＤＲＡＭの搭載方向が一致している。これにより、モジュール基板２０に設ける配線の低密度化及び等長化が図られている。以下、モジュール基板２０に設ける配線についてより具体的に説明する。
【００３４】
図６は、いつくかのＤＲＡＭ及びレジスタバッファに接続される配線について説明するための模式図である。図６において黒丸で示しているのはコマンドアドレス系のビア導体Ｖｃａであり、白抜きの四角で示しているのはデータ系のビア導体Ｖｄｑである。
【００３５】
図６においては、６個のＤＲＡＭ１０１〜１０３，１１０〜１１２間の接続関係と、これらＤＲＡＭとレジスタバッファ２０１〜２０３との間の接続関係を示している。これらＤＲＡＭのうち、ＤＲＡＭ１０１，１０３，１１１の搭載方向は互いに同じであり、図５に示した第１のグループを構成している。一方、ＤＲＡＭ１０２，１１０，１１２の搭載方向も互いに同じであり、図５に示した第２のグループを構成している。第１のグループを構成するＤＲＡＭ１０１，１０３，１１１の搭載方向と、第１のグループを構成するＤＲＡＭ１０２，１１０，１１２の搭載方向は、互いに１８０°異なっている。第１のグループを構成するＤＲＡＭと第２のグループを構成するＤＲＡＭは交互に配置されていることから、各ＤＲＡＭとも、Ｘ方向及びＹ方向を問わず隣接するＤＲＡＭとは搭載方向が１８０°異なることになる。
【００３６】
このため、複数の端子Ｂのレイアウトが互いに一致するようこれらＤＲＡＭの平面的な向きを互いに揃えた場合にそれぞれ対応する２つの短辺ＳＳ１，ＳＳ２と２つの長辺ＬＳ１，ＬＳ２を定義した場合、ＤＲＡＭ１１０と１１１は互いに短辺ＳＳ１が向かい合うように搭載され、ＤＲＡＭ１０１と１１０は互いに長辺ＬＳ１が向かい合うように搭載され、ＤＲＡＭ１０１と１０２は互いに短辺ＳＳ２が向かい合うように搭載され、ＤＲＡＭ１０２と１１１は互いに長辺ＬＳ２が向かい合うように搭載されることになる。
【００３７】
図６に示す例では、第１のグループを構成するＤＲＡＭ１０１及び１１１に対応するビア導体Ｖｃａは、モジュール基板２０内の配線層Ｌ３に設けられた配線を介して接続されている。また、第１のグループを構成するＤＲＡＭ１０３及び１１１に対応するビア導体Ｖｃａは、モジュール基板２０内の配線層Ｌ７に設けられた配線を介して接続されている。第１のグループを構成するＤＲＡＭ１０１，１０３，１１１は搭載方向が互いに同じであることから、コマンドアドレス系のビア導体Ｖｃａの配列もほぼ同じである。したがって、図６に示すように、斜め方向に位置する２つのＤＲＡＭに対応するビア導体Ｖｃａを迂回せずに最短距離で接続することが可能となる。
【００３８】
同様に、第２のグループを構成するＤＲＡＭ１０２及び１１０に対応するビア導体Ｖｃａは、モジュール基板２０内の配線層Ｌ４に設けられた配線を介して接続されている。また、第２のグループを構成するＤＲＡＭ１０２及び１１２に対応するビア導体Ｖｃａは、モジュール基板２０内の配線層Ｌ４に設けられた配線を介して接続されている。第２のグループを構成するＤＲＡＭ１０２，１１０，１１２は搭載方向が互いに同じであることから、コマンドアドレス系のビア導体Ｖｃａの配列もほぼ同じである。したがって、図６に示すように、斜め方向に位置する２つのＤＲＡＭに対応するビア導体Ｖｃａを迂回せずに最短距離で接続することが可能となる。
【００３９】
しかも、配線層Ｌ３，Ｌ４，Ｌ６，Ｌ７に設ける配線の長さをほぼ一致させることができることから、ＤＲＡＭ間を接続する配線の寄生容量を均一化することも可能となる。これに対し、図７に示すように、Ｘ方向に並ぶ複数のＤＲＡＭ同士、例えばＤＲＡＭ１０１〜１０３同士を接続すると、ＤＲＡＭ１０１と１０２に対応するビア導体Ｖｃａを接続する配線Ｗａは長くなり、ＤＲＡＭ１０２と１０３に対応するビア導体Ｖｃａを接続する配線Ｗｂは短くなることから、ＤＲＡＭ間における配線の寄生容量が不均一となる。しかも、２つのＤＲＡＭ間を接続する複数の配線間において配線長に差が生じてしまうため、スキューが生じるという問題もある。スキューを解消するためには最も長い配線に合わせて他の配線を迂回させる必要が生じ、配線のレイアウトが複雑になってしまう。
【００４０】
上記の問題は、例えばＤＲＡＭ１０１〜１０３の搭載方向を一致させれば解決できるが、この場合には、図８に示すように配線Ｗｃを狭い範囲内で大きく蛇行させる必要があり、配線密度が高くなってしまう。
【００４１】
これらに対し、図６に示すように、本実施形態においては上記の各問題が生じることが無く、配線の低密度化及び等長化を実現することが可能となる。しかも、第１のグループにて用いるコマンドアドレス系の配線と、第２のグループにて用いるコマンドアドレス系の配線とが併走することが無く、単に交差するだけであることから、クロストークの影響も最小限となる。
【００４２】
さらに、Ｙ方向に隣接する２つのＤＲＡＭ（例えばＤＲＡＭ１０１，１１０）の搭載方向が１８０°異なっていることから、対応するレジスタバッファへの接続においても、迂回を最小限とすることが可能となる。これに対し、図９に示すように、Ｙ方向に隣接する２つのＤＲＡＭ１０１，１１０の搭載方向を一致させると、対応するレジスタバッファへの接続において、大きな迂回部分が発生する。本実施形態では、このような問題が生じることもなく、データ系の配線の配線距離を最短とすることが可能となる。
【００４３】
しかも、本実施形態では、全てのＤＲＡＭ１０１〜１３６の長辺がモジュール基板２０の長辺であるＸ方向に向いていることから、モジュール基板２０の短辺方向における搭載マージンを確保することが可能となる。これに対し、図１０に示すように、一部のＤＲＡＭを９０°回転させて搭載すると、モジュール基板２０の短辺方向における搭載マージンが不足する。特に、本実施形態のようにレジスタバッファ２０１〜２１８を搭載する場合には、モジュール基板２０の短辺方向における搭載マージンが不足しやすく、場合によっては全てのチップを正しく搭載することが不可能となる。本実施形態では、このような問題が生じることもなく、レジスタバッファ２０１〜２１８を正しく搭載することが可能となる。
【００４４】
図１１は、モジュール基板２０に含まれる配線層の構造を説明するための模式的な断面図である。
【００４５】
図１１に示す例では、モジュール基板２０に１２層の配線層Ｌ１〜Ｌ１２が設けられている。このうち、配線層Ｌ１，Ｌ１２はそれぞれモジュール基板２０の表面２１，２２に設けられる配線層であり、データ系及びコマンドアドレス系のパッドＰや、これに接続された配線Ｗが形成される。上述の通り、配線層Ｌ３，Ｌ７には第１のグループにて用いるコマンドアドレス系の配線Ｗ１が形成され、配線層Ｌ４，Ｌ６には第２のグループにて用いるコマンドアドレス系の配線Ｗ２が形成される。配線層Ｌ３，Ｌ７は、第３のグループにて用いるコマンドアドレス系の配線Ｗ３も形成される。同様に、配線層Ｌ４，Ｌ６は、第４のグループにて用いるコマンドアドレス系の配線Ｗ４も形成される。これら配線層Ｌ３，Ｌ４，Ｌ６，Ｌ７は、ＶＤＤ配線が形成される配線層Ｌ２，Ｌ５，Ｌ８に隣接していることから、コマンドアドレス系の配線は全てＶＤＤをリファレンスとしてレイアウトされることになる。
【００４６】
また、配線層Ｌ９は他の信号用の配線が形成され、配線層Ｌ１０はデータ系の配線が形成される。配線層Ｌ１０に隣接する配線層Ｌ１１はＶＳＳ配線が形成されるため、データ系の配線は全てＶＳＳをリファレンスとしてレイアウトされることになる。
【００４７】
図１２は、変形例による配線層の構造を説明するための模式的な断面図である。
【００４８】
図１２に示す例では、図１１に示した配線層Ｌ５とＬ１１が入れ替えられ、配線層Ｌ６とＬ１０が入れ替えられ、配線層Ｌ４とＬ９が入れ替えられている。これによれば、ＶＤＤ配線が設けられる配線層Ｌ２とＶＳＳ配線が設けられる配線層Ｌ５との間で微小コンデンサが形成され、ＶＤＤ配線が設けられる配線層Ｌ８とＶＳＳ配線が設けられる配線層Ｌ５との間で微小コンデンサが形成されることから、モジュール基板２０のインダクタンスを低下させることが可能となる。
【００４９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５０】
例えば、上記実施形態では、モジュール基板２０に搭載する半導体装置としてＤＲＡＭを用いているが、モジュール基板２０に搭載する半導体装置の種類がＤＲＡＭに限定されるものではない。また、上記実施形態では、モジュール基板２０にレジスタバッファを搭載しているが、本発明においてレジスタバッファを搭載することは必須でない。
【符号の説明】
【００５１】
１０ 半導体モジュール
２０ モジュール基板
２１，２２ モジュール基板の表面
３１〜３４ 搭載領域列
４０ コネクタ領域
１０１〜１３６ ＤＲＡＭ
１０１ａ〜１３６ａ 搭載領域
２０１〜２１８ レジスタバッファ
３００ コマンドアドレスバッファ
Ｂ 端子（ボール）
ＣＡ コマンドアドレス系端子
ＤＱ データ系端子
Ｇ１，Ｇ２ 端子群
Ｌ１〜Ｌ１２ 配線層
ＬＳ１，ＬＳ２ ＤＲＡＭの長辺
ＳＳ１，ＳＳ２ ＤＲＡＭの短辺
Ｖ ビア導体
ＶＡ ビア領域
Ｖｃａ コマンドアドレス系のビア導体
Ｖｄｑ データ系のビア導体
Ｗ，Ｗ１〜Ｗ４ 配線
【特許請求の範囲】
【請求項１】
モジュール基板と、前記モジュール基板に搭載された複数の半導体装置とを備え、
前記複数の半導体装置のうち、第１の方向に隣接する２つの半導体装置の搭載方向は互いに１８０°異なっており、
前記複数の半導体装置のうち、前記第１の方向と垂直な第２の方向に隣接する２つの半導体装置の搭載方向は互いに１８０°異なっている、ことを特徴とする半導体モジュール。
【請求項２】
前記モジュール基板の平面形状は、前記第１の方向を長辺とし前記第２の方向を短辺とする矩形であり、
前記半導体装置の平面形状は、前記第１の方向を長辺とし前記第２の方向を短辺とする矩形である、ことを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記複数の半導体装置は、第１の半導体装置と、前記第１の半導体装置に対して前記第１の方向に隣接する第２の半導体装置と、前記第１の半導体装置に対して前記第２の方向に隣接する第３の半導体装置と、前記第３の半導体装置に対して前記第１の方向に隣接し、前記第２の半導体装置に対して前記第２の方向に隣接する第４の半導体装置とを含み、
前記モジュール基板は、前記第１の半導体装置のコマンドアドレス系端子と前記第４の半導体装置のコマンドアドレス系端子とを接続する第１のコマンドアドレス系配線と、前記第２の半導体装置のコマンドアドレス系端子と前記第３の半導体装置のコマンドアドレス系端子とを接続する第２のコマンドアドレス系配線とを有し、前記第１のコマンドアドレス系配線は第１の配線層に形成され、前記第２のコマンドアドレス系配線は第２の配線層に形成される、ことを特徴とする請求項２に記載の半導体モジュール。
【請求項４】
前記複数の半導体装置は、前記第２の半導体装置に対して前記第１の方向に隣接する第５の半導体装置と、前記第４の半導体装置に対して前記第１の方向に隣接し、前記第５の半導体装置に対して前記第２の方向に隣接する第６の半導体装置とをさらに含み、
前記モジュール基板は、前記第４の半導体装置のコマンドアドレス系端子と前記第５の半導体装置のコマンドアドレス系端子とを接続する第３のコマンドアドレス系配線と、前記第２の半導体装置のコマンドアドレス系端子と前記第６の半導体装置のコマンドアドレス系端子とを接続する第４のコマンドアドレス系配線とを有し、前記第３のコマンドアドレス系配線は第３の配線層に形成され、前記第４のコマンドアドレス系配線は第４の配線層に形成される、ことを特徴とする請求項３に記載の半導体モジュール。
【請求項５】
前記モジュール基板の前記長辺に沿って搭載された複数のレジスタバッファをさらに備え、
前記複数のレジスタバッファは、前記第１及び第３の半導体装置のデータ系端子に接続された第１のレジスタバッファと、前記第２及び第４の半導体装置のデータ系端子に接続された第２のレジスタバッファと、前記第５及び第６の半導体装置のデータ系端子に接続された第３のレジスタバッファとを含む、ことを特徴とする請求項４に記載の半導体モジュール。
【請求項６】
前記モジュール基板に搭載されたコマンドアドレスバッファをさらに備え、
前記コマンドアドレスバッファに設けられた出力端子は、前記第１乃至第４のコマンドアドレス系配線に共通接続されていることを特徴とする請求項４又は５に記載の半導体モジュール。
【請求項７】
モジュール基板と、前記モジュール基板に搭載された第１乃至第４の半導体装置とを備え、
前記第１乃至第４の半導体装置は、複数の端子のレイアウトが互いに一致するよう平面的な向きを互いに揃えた場合にそれぞれ対応する第１及び第２の短辺と第１及び第２の長辺を有し、
前記第１及び第２の半導体装置は、互いに前記第１の短辺が向かい合うように搭載され、
前記第１及び第３の半導体装置は、互いに前記第１の長辺が向かい合うように搭載され、
前記第３及び第４の半導体装置は、互いに前記第２の短辺が向かい合うように搭載され、
前記第２及び第４の半導体装置は、互いに前記第２の長辺が向かい合うように搭載される、ことを特徴とする半導体モジュール。
【請求項８】
前記モジュール基板に搭載された第１及び第２のレジスタバッファをさらに備え、
前記第１のレジスタバッファは、前記第１及び第３の半導体装置のデータ系端子に接続され、
前記第２のレジスタバッファは、前記第２及び第４の半導体装置のデータ系端子に接続される、ことを特徴とする請求項７に記載の半導体モジュール。
【請求項９】
前記第１のレジスタバッファは、前記第１の半導体装置の前記第２の長辺側に配置され、
前記第２のレジスタバッファは、前記第２の半導体装置の前記第１の長辺側に配置される、ことを特徴とする請求項８に記載の半導体モジュール。
【請求項１０】
それぞれ半導体装置を搭載するための複数の搭載領域を有するモジュール基板であって、
前記搭載領域には、前記モジュール基板を貫通する複数のビア導体が設けられており、
前記搭載領域の向きは、前記複数のビア導体のレイアウトによって定義され、
前記複数の搭載領域のうち、第１の方向に隣接する２つの搭載領域の向きは互いに１８０°異なっており、
前記複数の搭載領域のうち、前記第１の方向と垂直な第２の方向に隣接する２つの搭載領域の向きは互いに１８０°異なっている、ことを特徴とするモジュール基板。
【請求項１】
モジュール基板と、前記モジュール基板に搭載された複数の半導体装置とを備え、
前記複数の半導体装置のうち、第１の方向に隣接する２つの半導体装置の搭載方向は互いに１８０°異なっており、
前記複数の半導体装置のうち、前記第１の方向と垂直な第２の方向に隣接する２つの半導体装置の搭載方向は互いに１８０°異なっている、ことを特徴とする半導体モジュール。
【請求項２】
前記モジュール基板の平面形状は、前記第１の方向を長辺とし前記第２の方向を短辺とする矩形であり、
前記半導体装置の平面形状は、前記第１の方向を長辺とし前記第２の方向を短辺とする矩形である、ことを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記複数の半導体装置は、第１の半導体装置と、前記第１の半導体装置に対して前記第１の方向に隣接する第２の半導体装置と、前記第１の半導体装置に対して前記第２の方向に隣接する第３の半導体装置と、前記第３の半導体装置に対して前記第１の方向に隣接し、前記第２の半導体装置に対して前記第２の方向に隣接する第４の半導体装置とを含み、
前記モジュール基板は、前記第１の半導体装置のコマンドアドレス系端子と前記第４の半導体装置のコマンドアドレス系端子とを接続する第１のコマンドアドレス系配線と、前記第２の半導体装置のコマンドアドレス系端子と前記第３の半導体装置のコマンドアドレス系端子とを接続する第２のコマンドアドレス系配線とを有し、前記第１のコマンドアドレス系配線は第１の配線層に形成され、前記第２のコマンドアドレス系配線は第２の配線層に形成される、ことを特徴とする請求項２に記載の半導体モジュール。
【請求項４】
前記複数の半導体装置は、前記第２の半導体装置に対して前記第１の方向に隣接する第５の半導体装置と、前記第４の半導体装置に対して前記第１の方向に隣接し、前記第５の半導体装置に対して前記第２の方向に隣接する第６の半導体装置とをさらに含み、
前記モジュール基板は、前記第４の半導体装置のコマンドアドレス系端子と前記第５の半導体装置のコマンドアドレス系端子とを接続する第３のコマンドアドレス系配線と、前記第２の半導体装置のコマンドアドレス系端子と前記第６の半導体装置のコマンドアドレス系端子とを接続する第４のコマンドアドレス系配線とを有し、前記第３のコマンドアドレス系配線は第３の配線層に形成され、前記第４のコマンドアドレス系配線は第４の配線層に形成される、ことを特徴とする請求項３に記載の半導体モジュール。
【請求項５】
前記モジュール基板の前記長辺に沿って搭載された複数のレジスタバッファをさらに備え、
前記複数のレジスタバッファは、前記第１及び第３の半導体装置のデータ系端子に接続された第１のレジスタバッファと、前記第２及び第４の半導体装置のデータ系端子に接続された第２のレジスタバッファと、前記第５及び第６の半導体装置のデータ系端子に接続された第３のレジスタバッファとを含む、ことを特徴とする請求項４に記載の半導体モジュール。
【請求項６】
前記モジュール基板に搭載されたコマンドアドレスバッファをさらに備え、
前記コマンドアドレスバッファに設けられた出力端子は、前記第１乃至第４のコマンドアドレス系配線に共通接続されていることを特徴とする請求項４又は５に記載の半導体モジュール。
【請求項７】
モジュール基板と、前記モジュール基板に搭載された第１乃至第４の半導体装置とを備え、
前記第１乃至第４の半導体装置は、複数の端子のレイアウトが互いに一致するよう平面的な向きを互いに揃えた場合にそれぞれ対応する第１及び第２の短辺と第１及び第２の長辺を有し、
前記第１及び第２の半導体装置は、互いに前記第１の短辺が向かい合うように搭載され、
前記第１及び第３の半導体装置は、互いに前記第１の長辺が向かい合うように搭載され、
前記第３及び第４の半導体装置は、互いに前記第２の短辺が向かい合うように搭載され、
前記第２及び第４の半導体装置は、互いに前記第２の長辺が向かい合うように搭載される、ことを特徴とする半導体モジュール。
【請求項８】
前記モジュール基板に搭載された第１及び第２のレジスタバッファをさらに備え、
前記第１のレジスタバッファは、前記第１及び第３の半導体装置のデータ系端子に接続され、
前記第２のレジスタバッファは、前記第２及び第４の半導体装置のデータ系端子に接続される、ことを特徴とする請求項７に記載の半導体モジュール。
【請求項９】
前記第１のレジスタバッファは、前記第１の半導体装置の前記第２の長辺側に配置され、
前記第２のレジスタバッファは、前記第２の半導体装置の前記第１の長辺側に配置される、ことを特徴とする請求項８に記載の半導体モジュール。
【請求項１０】
それぞれ半導体装置を搭載するための複数の搭載領域を有するモジュール基板であって、
前記搭載領域には、前記モジュール基板を貫通する複数のビア導体が設けられており、
前記搭載領域の向きは、前記複数のビア導体のレイアウトによって定義され、
前記複数の搭載領域のうち、第１の方向に隣接する２つの搭載領域の向きは互いに１８０°異なっており、
前記複数の搭載領域のうち、前記第１の方向と垂直な第２の方向に隣接する２つの搭載領域の向きは互いに１８０°異なっている、ことを特徴とするモジュール基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−１６２３０（Ｐ２０１３−１６２３０Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１１−１４８５４８（Ｐ２０１１−１４８５４８）
【出願日】平成２３年７月４日（２０１１．７．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２３年７月４日（２０１１．７．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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