半導体装置
【課題】被制御チップの出力回路から制御チップの入力回路へ伝送されるデータ信号の位相を、入力回路に供給される同期信号の位相に一致させる。
【解決手段】半導体装置は、第１の被制御チップ１１０とそれと積層する制御チップ１２０を備える。第１の被制御チップは、同期信号に応じてデータ信号を出力する第１の回路１１７と、そのデータ信号を遅延同期信号に同期してデータ端子へ出力する入出力回路１１８と、出力回路を模した回路であって、遅延同期信号に同期してレプリカ信号を第１のレプリカ端子へ出力するレプリカ回路１１９とを含む。制御チップは、同期信号を出力し、データ信号を受ける第１の制御回路１２６と、同期信号を遅延させて遅延同期信号として出力する遅延調整回路１３０と、レプリカ信号の位相と同期信号の位相とを比較する位相比較回路１２８と、位相比較回路の比較結果に基づいて遅延調整回路の遅延量を制御する遅延制御回路１２９とを含む。
【解決手段】半導体装置は、第１の被制御チップ１１０とそれと積層する制御チップ１２０を備える。第１の被制御チップは、同期信号に応じてデータ信号を出力する第１の回路１１７と、そのデータ信号を遅延同期信号に同期してデータ端子へ出力する入出力回路１１８と、出力回路を模した回路であって、遅延同期信号に同期してレプリカ信号を第１のレプリカ端子へ出力するレプリカ回路１１９とを含む。制御チップは、同期信号を出力し、データ信号を受ける第１の制御回路１２６と、同期信号を遅延させて遅延同期信号として出力する遅延調整回路１３０と、レプリカ信号の位相と同期信号の位相とを比較する位相比較回路１２８と、位相比較回路の比較結果に基づいて遅延調整回路の遅延量を制御する遅延制御回路１２９とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のチップを含む半導体装置に関し、特に、ＤＬＬ（Delay Locked Loop 回路）を備えた半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、複数の半導体チップが積層されたＣＯＣ（Chip On Chip）構造の半導体装置において、各半導体チップにそれぞれＤＬＬ回路が搭載されていることが開示されている。
【０００３】
特許文献２には、ＭＣＭ（Multi Chip Module）構造の半導体装置において、第１のチップのＤＬＬ回路からのクロック信号を第２のチップへ送るようにした構成が開示されている。同様の構成は、特許文献３や４にも記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０２９５３５号公報（図３）
【特許文献２】特開２００８−０６５８８４号公報（図１）
【特許文献３】特開２００６−０１３４９５号公報
【特許文献４】特開２００２−０１５５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
制御チップ上に複数の被制御チップが積層されている半導体装置において、複数の被制御チップの各々から制御チップへ送信されるデータは、どの被制御チップから送信されたものであっても、制御チップにおいて受信したデータ信号が同一のクロック信号に同期していることが望ましい。これは、制御チップにおいて受信したデータをクロック信号に同期させる処理が不用となり、高速データ伝送が可能になるからである。
【０００６】
特許文献１に記載された構成では、各チップにＤＬＬ回路が搭載されており、各チップにおいて独立にデータ信号とクロック信号との同期が取られる。しかも、各チップにＤＬＬ回路を搭載しているため、消費電力が大きい。
【０００７】
また、特許文献２乃至４に記載された構成は、一方のチップから他方のチップへ位相調整されたクロック信号を供給するのみであり、他方のチップから一方のチップへ送信されたデータを、一方のチップにおいてクロック信号に同期させることについて全く考慮されていない。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、第１の被制御チップと、前記第１の被制御チップと積層し、前記第１の被制御チップを制御する制御チップと、を備え、前記第１の被制御チップは、同期信号が供給される第１の同期信号端子、遅延同期信号が供給される第１の遅延同期信号端子、第１のデータ端子及び第１のレプリカ端子と、前記同期信号に応じてデータ信号を出力する第１の回路と、前記データ信号を、前記遅延同期信号に同期して前記第１のデータ端子へ出力する出力回路と、前記出力回路を模した回路であって、前記遅延同期信号に同期してレプリカ信号を前記第１のレプリカ端子へ出力するレプリカ回路と、前記第１の被制御チップをそれぞれ貫通し、前記第１の同期信号端子、前記第１の遅延同期信号端子、前記第１のデータ端子及び前記第１のレプリカ端子にそれぞれ接続される第１乃至第４の貫通電極と、を含み、前記制御チップは、前記第１乃至第４の貫通電極にそれぞれ接続された、第２の同期信号端子、第２の遅延同期信号端子、第２のデータ端子及び第２のレプリカ端子と、前記同期信号を生成し、少なくとも前記第２の同期信号端子へ供給するとともに、前記データ信号を前記第２のデータ端子を介して受ける第１の制御回路と、前記同期信号を遅延させて前記遅延同期信号として前記第２の遅延同期信号端子へ供給する遅延回路と、前記第２のレプリカ端子を介して供給された前記レプリカ信号の位相と、前記同期信号の位相とを比較する位相比較回路と、前記位相比較回路の比較結果に基づいて、前記遅延回路の遅延量を制御する遅延制御回路と、を含む、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、制御チップから供給される遅延同期信号に応じて動作する出力回路を模したレプリカ回路を被制御チップに設け、レプリカ回路からのレプリカ信号を制御チップにフィードバックし、これに基づいて遅延同期信号の遅延量を制御するようにしたことで、制御チップ側において受信する出力回路からのデータ信号及びレプリカ信号の位相を、制御チップ側の同期信号の位相に一致させるように制御することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の技術思想の一例を示す半導体装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る半導体装置の原理的構成を示す図である。
【図３】図２の半導体装置に採用される連続貫通型電極の構成例を示す図である。
【図４】関連する半導体装置における制御チップと被制御チップの内部構成例を示すブロック図である。
【図５】本発明の第１の実施の形態に係る半導体装置の要部構成を示す図である。
【図６】比較例としての関連する半導体装置の要部構成例を示す図である。
【図７】図６の半導体装置に含まれるＤＬＬ回路の内部構成例を示す図である。
【図８】図６及び７に示す半導体装置における各部の信号波形を示す図である。
【図９】図５の半導体装置における各部の信号波形を示す図である。
【図１０】図５の半導体装置を用いて構成される情報処理システムの一例を示すブロック図である。
【図１１】図５の半導体装置を用いて構成される情報処理システムの他の例を示すブロック図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術的思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１２】
図１に、本発明の技術思想の一例に係る半導体装置１００の概略構成を示す。
【００１３】
半導体装置１００は、複数の被制御チップ１１０とそれらを制御する制御チップ１２０とを備えている。複数の被制御チップ１１０は、互いに積層されるととともに制御チップ１２０上に積層されている。
【００１４】
半導体装置１００が含むＤＬＬに関連する回路において、同期信号を出力し、データ信号を受ける第１の制御回路１２６を備える制御チップ１２０に、同期信号を遅延させて遅延同期信号として出力する遅延調整回路１３０と、レプリカ信号の位相と同期信号の位相とを比較する位相比較回路１２８と、位相比較回路の比較結果に基づいて遅延調整回路の遅延量を制御する遅延制御回路１２９を配置し、他方でデータ信号を供給する入出力回路１１８を備える被制御チップ１１０に、出力回路を模した回路であって、遅延同期信号に同期してレプリカ信号を第１のレプリカ端子へ出力するレプリカ回路１１９を配置し、関連する複数の信号を貫通電極で接続した、ことが特徴である。
【００１５】
各被制御チップ１１０は、自身を厚み方向に貫通する複数の貫通電極１１１を有している。
【００１６】
また、被制御チップ１１０は、第１の同期信号端子１１２、第１の遅延同期信号端子１１３、第１のデータ端子１１４、第１のレプリカ端子１１５及び第１の制御信号端子１１６を有している。これらの端子はそれぞれ対応する（第１乃至第５の）貫通電極１１１に接続されている。
【００１７】
被制御チップ１１０は、さらに、ＤＲＡＭアレイ１１７、入出力回路１１８及び及びレプリカ回路１１９を有している。
【００１８】
ＤＲＡＭアレイ１１７は、第１の同期信号端子１１２及び第１の制御信号端子１１６に接続されるとともに、入出力回路１１８に接続されている。入出力回路１１８は、また、第１の遅延同期信号端子１１３及び第１のデータ端子１１４に接続されている。レプリカ回路１１９は、第１の遅延同期信号端子１１３、第１のレプリカ端子１１５及び第１の制御信号端子１１６に接続されている。
【００１９】
一方、制御チップ１２０は、第２の同期信号端子１２１、第２の遅延同期信号端子１２２、第２のデータ端子１２３、第２のレプリカ端子１２４及び第２の制御信号端子を有している。これらの端子は、対応する（第１乃至第５の）貫通電極１１１を介して第１の同期信号端子１１２、第１の遅延同期信号端子１１３、第１のデータ端子１１４、第１のレプリカ端子１１５及び第１の制御信号端子１１６にそれぞれ接続されている。
【００２０】
制御チップ１２０は、また、制御回路（第１の制御回路）１２６、分岐部１２７、位相比較回路１２８、遅延制御回路１２９及び遅延調整回路１３０を有している。
【００２１】
制御回路１２６は、入出力回路１３１を含み、入出力回路１３１は第２のデータ端子１２３に接続されている。また、制御回路１２６は、第２の制御信号端子１２５にも接続されている。
【００２２】
分岐部１２７は、制御回路１２６に接続されているとともに、第２の同期信号端子１２１、位相比較回路１２８及び遅延調整回路１３０に接続されている。位相比較回路１２８は、また、第２のレプリカ端子１２４接続されている。遅延制御回路１２９は、位相比較回路１２８と遅延調整回路１３０とに接続されている。遅延調整回路１３０は、第２の遅延同期信号端子１２２にも接続されている。
【００２３】
制御回路１２６は、ＤＲＡＭアレイ１１７に対してデータの読み書きを行う場合、制御信号（コマンド／アドレス信号）を第２の制御信号端子１２５へ出力するとともに、同期信号（クロック信号ＣＫ／ＣＫＢ）を分岐部１２７へ出力する。本発明は、特にデータの読み出しに関するものなので、以下では、データを読み出す場合について説明する。データの書き込みについては、公知の方法と同様の方法により行われる。
【００２４】
制御回路１２６からの同期信号は分岐部１２７を介して第２の同期信号端子へ供給される。また、分岐部１２７は、入力される同期信号に基づき、第１及び第２の分岐同期信号を生成し、第１の分岐同期信号を遅延調整回路１３０へ、第２の分岐同期信号を位相比較回路１２８へ、それぞれ供給する。
【００２５】
遅延調整回路１３０は、入力される第１の分岐同期信号を遅延させ、遅延同期信号（クロック信号ＣＫＱ／ＣＫＱＢ）として第２の遅延同期信号端子１２２へ出力する。第２の遅延同期信号端子１２２へ出力された遅延同期信号は、対応する貫通電極１１１及び第１の遅延同期信号端子１１３を介して、入出力回路１１８及びレプリカ回路１１９へ供給される。
【００２６】
制御回路１２６からの制御信号は、第２の制御信号端子１２５から対応する貫通電極１１１及び第１の制御信号端子１１６を通じてＤＲＡＭアレイ１１７へ供給されるとともにレプリカ回路１１９にも供給される。第２の同期信号端子１２１へ供給された同期信号もまた、対応する貫通電極１１１及び第１の同期信号端子１１２を通じてＤＲＡＭアレイ１１７へ供給される。これにより、ＤＲＡＭアレイ１１７からデータが読み出され、入出力回路１１８へ供給される。
【００２７】
レプリカ回路１１９は、入出力回路１１８に含まれる出力回路を模したものである。出力回路は、ＤＲＡＭアレイ１１７から読み出されたデータを、第１の遅延同期信号端子１１３からの遅延同期信号に同期させてデータ信号として第１のデータ端子１１４へ出力する。一方、レプリカ回路１１９は、同じく遅延同期信号に同期させてレプリカ信号を第１のレプリカ端子１１５へ出力する。
【００２８】
第１のデータ端子１１４へ出力されたデータ信号は、対応する貫通電極１１１及び第２のデータ端子１２３を介して入出力回路１３１へ供給される。一方、第１のレプリカ端子１１５へ出力されたレプリカ信号は、対応する貫通電極１１１及び第２のレプリカ端子１２４を介して位相比較回路１２８へ供給される。入出力回路１３１に入力されるデータ信号の位相と、位相比較回路１２８に入力されるレプリカ信号の位相は、互いに一致するように予め調整されている。
【００２９】
位相比較回路１２８は、入力されるレプリカ信号の位相と第２の分岐同期信号の位相とを比較する。第２の分岐同期信号の位相は、入出力回路１３１に供給される同期信号の位相に一致させてある。位相比較回路１２８の比較結果は、遅延制御回路１２９に伝えられる。
【００３０】
遅延制御回路１２９は、位相比較回路１２８からの比較結果に基づいて、位相比較回路１２８に入力されるレプリカ信号の位相と第２の分岐同期信号の位相とが互いに一致するように、遅延調整回路１３０の遅延量を調整する。
【００３１】
位相比較回路１２８に入力されるレプリカ信号の位相と第２の分岐同期信号の位相とが互いに一致しているとき、入出力回路１３１に入力されるデータ信号の位相と同期信号の位相とは互いに一致する。
【００３２】
複数の被制御チップ１１０のうちのいずれからデータ信号が送信される場合であっても、上記と同様にして、制御チップ１２０側において入出力回路１３１に入力されるデータ信号の位相と同期信号の位相とを一致させることができる。これにより、図１の半導体装置１００では、高速データ伝送が可能になる。
【００３３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００３４】
本発明の第１の実施の形態に係る半導体装置の原理的な構成を図２に示す。
【００３５】
図２に示すように、本実施の形態に係る半導体装置２００は、制御チップとしての論理ＬＳＩチップ２１０と、当該論理ＬＳＩチップ２１０上に積層された被制御チップとしての複数のＳＤＲＡＭチップ２２０とによって構成されている。制御チップは、マスターチップ（能動チップ）であり、被制御チップはスレーブチップ（受動チップ）である。例えば、マスターチップとスレーブチップで構成される半導体装置は、それらチップを積層にアセンブリし、一つにパッケージングしたシステムインパッケージの構造体を示す。図２の半導体装置２００は、所謂ＣＯＣ（チップオンチップ）の技術と貫通電極であるＴＳＶ（Through-Silicon Via）の技術を組み合わせて構成されている。半導体装置２００の外部端子（不図示）は、論理ＬＳＩチップ２１０側にインターポーザ等を介してその図面の下側に配置されている。半導体装置２００の外部端子は、論理ＬＳＩチップ２１０と接続される。後述する被制御チップを貫通するＩ／Ｏの信号線は、論理ＬＳＩチップ２１０と接続され、外部端子には直接的に接続されない。
【００３６】
図２では、それぞれ１Ｇｂｉｔのメモリ容量を備えた１６個のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）チップ２２０（Ｄ０〜Ｄ１５）が制御チップである論理ＬＳＩ(Large Scale Integration)チップ２１０上に積層された例を示している。図２では、１６個のＳＤＲＡＭチップ２２０がＤ０〜Ｄ１５で表されているが、本発明はこれに限られない。
【００３７】
１６個のＳＤＲＡＭチップＤ０〜Ｄ１５は、ＳＤＲＡＭチップＤ０〜Ｄ７によって構成される第１のグループと、ＳＤＲＡＭチップＤ８〜Ｄ１５によって構成される第２のグループとに分けられている。第１と第２のグループは、制御チップ（マスターチップ）が発行する第１のクロック信号ＣＳ０ＣＫ０、第２のクロック信号ＣＳ１ＣＫ１によって、それぞれ選択される。後述において、第１と第２のグループは、単に「グループ」または「チップ選択グループ」と呼ぶことがある。
【００３８】
また、図示された例では、ＳＤＲＡＭチップＤ０とＳＤＲＡＭチップＤ８によって、論理ＬＳＩチップ２１０に最も近接した第１のＤＲＡＭセットが構成されており、同様に、ＳＤＲＡＭチップＤ１及びＤ９によって第２のＤＲＡＭセットが構成され、以下同様に、ＳＤＲＡＭチップＤ６とＳＤＲＡＭチップＤ１４によって第７のＤＲＡＭセット、ＳＤＲＡＭチップＤ７とＳＤＲＡＭチップＤ１５によって第８のＤＲＡＭセットが構成されている。図からも明らかな通り、第８のＤＲＡＭセットのＳＤＲＡＭチップＤ１５は論理ＬＳＩチップ２１０から最も離れた位置に搭載されている。第１〜第８のＤＲＡＭセットは、制御チップ（マスターチップ）との間で並列にアクセスすることによって、５１．５Ｇバイト／secのデータ転送量を実現する。後述において、第１〜第８のＤＲＡＭセットは、「セット」または「ＤＲＡＭセット」と呼ぶことがある。
【００３９】
各ＳＤＲＡＭチップＤ０〜Ｄ１５は、同一の貫通電極ＴＳＶ（Through-Silicon Via）構造、即ち、ピン構造を備えている。具体的に説明すると、各ＳＤＲＡＭチップＤ０〜Ｄ１５には、それぞれ、２５６個のデータ信号（ＤＱ）転送用貫通電極、３２個のデータマスク（ＤＭ）用貫通電極、６４個のデータストローブ信号ＤＱＳ／ＤＱＳＢ用貫通電極、１４個のアドレス用貫通電極（Ａ０〜Ａ１３）、３個のバンクアドレス用貫通電極（ＢＡ０〜ＢＡ１）、３個のコマンド信号用貫通電極（／ＲＡＳ（ＲＡＳＢ），／ＣＡＳ（ＣＡＳＢ），／ＷＥ（ＷＥＢ））、及び１０個の制御信号用貫通電極（ＣＳ０，ＣＳ１，ＣＫＥ０，ＣＫＥ１，ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１，ＯＤＴ０，ＯＤＴ１）を含む合計３８２個の貫通電極ＴＳＶが設けられている。尚、上記貫通電極以外にも電源用貫通電極が設けられることは言うまでも無い。データ信号（ＤＱ）、データマスク（ＤＭ）、データストローブ信号ＤＱＳ／ＤＱＳＢ、アドレス（Ａ０〜Ａ１３）、バンクアドレス（ＢＡ０〜ＢＡ１）、コマンド信号（／ＲＡＳ（ＲＡＳＢ），／ＣＡＳ（ＣＡＳＢ），／ＷＥ（ＷＥＢ））、及び制御信号（ＣＳ０，ＣＳ１，ＣＫＥ０，ＣＫＥ１，ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１，ＯＤＴ０，ＯＤＴ１）等はすべて周知のＤＲＡＭ機能をつかさどる信号である。尚、ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１は、それぞれ制御チップ（マスターチップ）と被制御チップ（スレーブチップ）間との通信に使用される所謂システムクロックであり、これらは同期式のチップである。
【００４０】
ここでは、各ＳＤＲＡＭチップＤ０〜Ｄ１５を連続的に貫通する貫通電極ＴＳＶを連続貫通型電極と呼ぶものとする。連続貫通型電極の構成例を図３に示す。
【００４１】
図２に戻ると、各ＳＤＲＡＭチップは、８バンク構成を備え、３２ビットのデータ信号をパラレルに出力する。前述したように、２５６個のデータ信号（ＤＱ）転送用貫通電極ＴＳＶは、２つのグループ（チップ選択グループ）で共用されている。この場合、ＤＤＲ（Double Data Rate）３の各ＳＤＲＡＭチップは、通常、１６００Ｍbpsの転送レートを備えているから、各ＳＤＲＡＭチップは１６００Ｍbps×３２×８ＤＲＡＭセット＝４０９．６Ｇbit/sec＝５１．５Ｇバイト／secのデータ転送量を実現できる。前述の２つのグループ（チップ選択グループ）のうちの第１のグループ（第１の被制御チップ）は、制御チップから出力される第１のチップ選択信号により、第１のアクセスサイクルで通信制御される。前述の２つのグループ（チップ選択グループ）のうちの第２のグループ（第２の被制御チップ）は、制御チップから出力される第２のチップ選択信号により、第２のアクセスサイクルで通信制御される。制御チップは、第１と第２のグループを互いに排他的に制御することで、一つのＩ／Ｏビットに対応する貫通電極をシェアしている。
【００４２】
図２に実線で示すように、上述した連続貫通型電極ＴＳＶは、ＳＤＲＡＭチップＤ１５からＳＤＲＡＭチップＤ０まで全てのＳＤＲＡＭチップを貫通して設けられている。このため、データ信号（ＤＱ）転送用貫通電極及びデータストローブ信号ＤＱＳ／ＤＱＳＢ用貫通電極を構成するそれぞれの連続貫通電極ＴＳＶらは、実質的に互いに等長である。且つ、アドレス、コマンド、クロック貫通電極を構成する連続貫通型電極ＴＳＶらも実質的に互いに等長である。
【００４３】
次に、本実施の形態に係る半導体装置の内部構成についての理解を容易にするため、関連する半導体装置の内部構成について図４を参照して説明する。
【００４４】
図４を参照すると、関連する半導体装置４００の内部構成例が示されている。この例においても、図２に示された半導体装置２００と同様に、論理ＬＳＩチップ４１０上に、８つのＤＲＡＭセットのＳＤＲＡＭチップ４２０（Ｄ０，Ｄ８：Ｄ１，Ｄ９：．．．：Ｄ７，Ｄ１５）が搭載されているものとする。但し、各ＳＤＲＡＭチップＤ０〜Ｄ１５は２Ｇbit ＤＤＲ３ ＳＤＲＡＭチップであるものとする。
【００４５】
図４に示された論理ＬＳＩチップ４１０は、クロック発生器４１１、論理制御回路（コントローラ）４１３、ＤＬＬ回路４１５、入出力回路４１７、及び、ＶＤＤＱ変換回路４１９を有している。ＶＤＤＱ変換回路４１９からは、メモリ駆動用のメイン電源ＶＤＤＱが論理ＬＳＩチップ４１０の入出力回路４１７及び論理制御回路４１３だけでなく、当該論理ＬＳＩチップ４１０上に積層されたＳＤＲＡＭチップＤ０〜Ｄ１５にも与えられている。
【００４６】
また、図示されたクロック発生器４１１は第１のグループ（チップ選択グループ）を構成するＳＤＲＡＭチップＤ０，Ｄ1，．．．Ｄ７（これらは、第１の被制御チップに属する）に第１のクロック信号ＣＳ０ＣＫ０を供給すると共に、第２のグループ（チップ選択グループ）を構成するＳＤＲＡＭチップＤ８，Ｄ９，．．．Ｄ１５（これらは、第２の被制御チップに属する）に第２のクロック信号ＣＳ１ＣＫ１を供給している。更に、クロック発生器４１１は、コマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢを出力する機能をも備えている。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢで一つのコマンドを示す。
【００４７】
第１及び第２のクロック信号ＣＳ０ＣＫ０及びＣＳ１ＣＫ１はそれぞれクロック用貫通電極ＴＳＶを通して各ＳＤＲＡＭチップＤ０〜Ｄ１５に供給され、また、コマンド信号はコマンド用貫通電極ＴＳＶを通して各ＳＤＲＡＭチップＤ０〜Ｄ１５に与えられている。ここで、第１のクロック信号ＣＳ０ＣＫ０は、第２のグループ（チップ選択グループ）に属する最上層のＳＤＲＡＭチップＤ１５に供給される必要はないが、本例では、破線で示すように最上層のＳＤＲＡＭチップＤ１５にも第１のクロック信号ＣＳ０ＣＫ０用の貫通電極ＴＳＶが延在しており、この結果、第１のクロック信号ＣＳ０ＣＫ０用の貫通電極ＴＳＶは第２のクロック信号ＣＳ１ＣＫ１用の貫通電極ＴＳＶと実質的に同じ長さを有している。即ち、第１のクロック信号ＣＳ０ＣＫ０用の貫通電極による配線は、本来の必要な結線接続上からは不要な冗長配線部分（以下、不要冗長配線）を含んでいる。
【００４８】
更に、論理ＬＳＩチップ４１０に設けられた論理制御回路４１３は、３ビットのバンクアドレス信号ＢＡ０−２と、１４ビットのアドレス信号Ａ０−１３を出力すると共に、入出力回路４１７との間でデータ信号ＤＱの送受を行うコントローラとして動作する。また、当該論理制御回路４１３はＳＳＴＬ（Stub Series Terminated Logic）形式のＤＤＲのコントローラと同様な機能を備えているが、本例では、当該コントローラ機能を含む論理ＬＳＩチップ４１０が、ＳＤＲＡＭチップＤ０〜Ｄ１５と共に積層されている点で、ＳＳＴＬ形式のチップとは相違している。このため、論理ＬＳＩチップ４１０は、ＳＤＲＡＭチップＤ０〜Ｄ１５に設けられた連続貫通型電極と電気的に接続される電極を備えている。
【００４９】
図示された入出力回路４１７は、各ＳＤＲＡＭチップＤ０〜Ｄ１５との間で３２ビット幅のデータ信号ＤＱの送受を行い、前述の合計２５６ビット幅のパラレルデータ信号ＤＱを送受する。データ信号ＤＱは、Ｉ／Ｏデータ信号である。第１のＤＲＡＭセットには第１のＩ／Ｏグループ（×３２本のＤＱ信号）が割り当てられ、第２のＤＲＡＭセットには第２のＩ／Ｏグループ（×３２本のＤＱ信号）が割り当てられる。第３〜第８のＤＲＡＭセットには、それぞれ第３〜第８のＩ／Ｏグループが割り当てられる。これらの８つのＩ／Ｏグループが、制御チップ（マスターチップ）との間で並列にアクセスすることによって、前述の５１．５Ｇバイト／secのデータ転送量を実現する。つまり、Ｉ／Ｏグループで定義されるＤＲＡＭセットは、データ転送量を決定する。換言すれば、転送バンド幅（それは、同時に通信するＩ／Ｏ転送のビット数を示す）を定義している。ＤＲＡＭセットの数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一つのＩ／Ｏグループを構成するＩ／Ｏビット数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一方、チップ選択グループは、メモリ容量値を決定する。チップ選択グループが多ければ、メモリ容量値は増大する。
【００５０】
よって、図２（または、図４）のように構成された半導体装置では、制御チップ２１０（または４１０）（マスターチップ）上に積層するＤＲＡＭセット数は転送バンド幅を示し、各ＤＲＡＭセット内のチップ選択グループ数は記憶容量を示す、ことに注意が必要である。制御チップ２１０は、第１と第２のセットのそれぞれの被制御チップ（第１と第２のＤＲＡＭセット）を同一のアクセスサイクルで制御することにより、被制御チップと所定数のＩ／Ｏバンド幅（２５６個のデータ信号（ＤＱ）、つまり×２５６Ｉ／Ｏ）の情報を通信する。
【００５１】
バンクアドレス信号ＢＡ０‐２と、１４ビットのアドレス信号Ａ０−１３はアドレス用貫通電極を介して、ＳＤＲＡＭチップＤ０〜Ｄ１５の全てに供給されている。
【００５２】
上記したことからも明らかな通り、第１及び第２のクロック信号用貫通電極ＴＳＶ、コマンド信号用貫通電極ＴＳＶ、及び、アドレス信号用貫通電極ＴＳＶは全て実質的に同じ長さを有している。
【００５３】
ＳＤＲＡＭチップＤ０（第１のＤＲＡＭセット）と論理ＬＳＩチップ４１０の入出力回路４１７とは、×３２（第１のＩ／Ｏグループ）で示されているように、３２個のデータ信号ＤＱ用貫通電極ＴＳＶを通して接続されている。入出力回路４１７には、バッファ等のインタフェース回路が各ＳＤＲＡＭチップに対応して設けられ、当該インタフェース回路を介して、ＳＤＲＡＭチップＤ０と論理制御回路４１３との間でデータ信号ＤＱが送受される。インタフェース回路には、パラレルーシリアル変換回路が設けられる場合もある。また、当該ＳＤＲＡＭチップＤ０と論理ＬＳＩチップ４１０との間のデータ信号ＤＱ用貫通電極ＴＳＶは、当該ＳＤＲＡＭチップＤ０に留まることなく、ＳＤＲＡＭチップＤ８，Ｄ１，Ｄ９等を通して、最上層のＳＤＲＡＭチップＤ１５まで延在し、連続貫通型電極を構成している。このことは、ＳＤＲＡＭチップＤ０のデータ信号ＤＱ用貫通電極ＴＳＶはＳＤＲＡＭチップＤ１（第２のＤＲＡＭセット）からＳＤＲＡＭチップＤ１５（第８のＤＲＡＭセット）までの不要冗長配線を含んでいることを意味している。尚、ＳＤＲＡＭチップＤ０のデータ信号ＤＱ用貫通電極ＴＳＶは、後述するように、ＳＤＲＡＭチップＤ８（第１のＤＲＡＭセット）によっても共通に使用されるものとする。つまり、ＳＤＲＡＭチップＤ０のデータ信号ＤＱ用貫通電極ＴＳＶは、第１のＤＲＡＭセット（それは、ＳＤＲＡＭチップＤ０とＳＤＲＡＭチップＤ８で構成される）に共通に使用される。詳細には、論理ＬＳＩチップ４１０とＳＤＲＡＭチップＤ０とが第１のデータ信号ＤＱ用貫通電極ＴＳＶで接続され、ＳＤＲＡＭチップＤ０とＳＤＲＡＭチップＤ８とが、前記第１のデータ信号ＤＱ用貫通電極ＴＳＶと電気的に同一な第２のデータ信号ＤＱ用貫通電極ＴＳＶで接続される。第１のＤＲＡＭセットに関連する前述の不要冗長配線は、その他のＤＲＡＭセット（第２〜第８）へも延伸（延在）している。しかし、第１のＤＲＡＭセットで使用されるデータ信号ＤＱ用貫通電極ＴＳＶ（×３２）は、第２〜第８のＤＲＡＭセットでは、本来使用しない結線接続上からは不要な冗長配線である。
【００５４】
同様に、ＳＤＲＡＭチップＤ１（第２のＤＲＡＭセット）のデータ信号ＤＱ用貫通電極ＴＳＶ（第２のＩ／Ｏグループ）も、論理ＬＳＩチップ２０の入出力回路４１７から、ＳＤＲＡＭチップＤ１及びＤ９を通してＳＤＲＡＭチップＤ１５まで延在しており、当該ＳＤＲＡＭチップＤ１のデータ信号ＤＱ用貫通電極ＴＳＶも第２〜第８のＤＲＡＭセットへの不要冗長配線を含んでいることが判る。以下同様に、ＳＤＲＡＭチップＤ７のデータ信号ＤＱ用貫通電極ＴＳＶが論理ＬＳＩチップ４１０の入出力回路４１７とＳＤＲＡＭチップＤ７の間に設けられており、当該ＳＤＲＡＭチップＤ７のデータ信号ＤＱ用貫通電極ＴＳＶも３２個の貫通電極によって構成され、ＳＤＲＡＭチップＤ１５と共用される。このように、いずれのデータ信号ＤＱ用貫通電極ＴＳＶも、論理ＬＳＩチップ４１０と最上層のＳＤＲＡＭチップＤ１５との間を接続する連続貫通型電極を構成しており、実質的に同じ長さを有している。
【００５５】
ここで、ＳＤＲＡＭチップＤ０を例にとって、ＳＤＲＡＭチップ４２０の構成を説明する。図示されたＳＤＲＡＭチップＤ０は、前述した貫通電極のほか、２Ｇビットのメモリ容量を有するＤＲＡＭアレイ４２１、コマンドデコーダ４２３、アドレスバッファ４２５、Ｘデコーダ４２７、Ｙデコーダ４２９、ＤＬＬ回路４３１、及び、入出力回路４３３を備えている。ＳＤＲＡＭチップ４２０に含まれる多くの部分は、クロックＣＳ０ＣＫ０に同期して動作するが、入出力回路４３３は、ＤＬＬ回路４３１によって遅延同期されたクロックに同期して動作する。
【００５６】
第１のグループ（チップ選択グループ）に属するＳＤＲＡＭチップＤ０のコマンドデコーダ４２３は、論理ＬＳＩチップ４１０から与えられるコマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢをデコードする。
【００５７】
一方、論理制御回路４１３からのバンクアドレス信号ＢＡ０〜２、及び、アドレス信号Ａ０〜Ａ１３は、アドレスバッファ４２５に与えられる。アドレスバッファ４２５は、Ｘデコーダ４２７及びＹデコーダ４２９に対して、アドレス信号ＡＸ０〜１３及びＡＹ０〜９をそれぞれ出力する。図示されたＤＲＡＭアレイ４２１は、Ｘ及びＹデコーダ４２７及び４２９にアドレス信号ＡＸ０〜１３及びＡＹ０〜９が与えられると、入出力回路４３３との間で、１２８ビット（即ち、×１２８）のデータ信号をパラレルに入出力する。１２８ビットのデータ信号の入出力動作は、コマンドデコーダ４２３からのコマンド及びＤＬＬ回路４３１からのクロックの制御の下に行われる。
【００５８】
入出力回路４３３はＤＲＡＭアレイ４２１との間で、×１２８ビットパラレルのデータ信号を送受すると共に、論理ＬＳＩチップ４１０との間で、３２ビットパラレルのデータ信号（×３２）を送受する。即ち，入出力回路４３３は×１２８ビットのデータ信号を×３２ビットのデータ信号に変換すると共に、×３２ビットのデータ信号を×１２８ビットのデータ信号に変換する機能を備えている。
【００５９】
図示された構造では、複数のＩ／Ｏグループにそれぞれ対応する複数のＤＲＡＭセットにおいて、すべてのＤＲＡＭセットのデータ信号ＤＱ及びデータストローブ信号ＤＱＳ／Ｂ用の貫通電極ＴＳＶを実質的に等長にすることができるため、データ信号ＤＱ及びデータストローブ信号ＤＱＳ／Ｂ間のスキューを最小限に留めることができる。複数のＤＲＡＭセットがコントローラチップに対して順に積層されている構成において、この構造（等長配線）は非常に重要である。前述の例において、一つのＩ／Ｏグループあたり×３２本のＤＱ信号で構成され、コントローラチップが複数のＩ／Ｏグループ（×２５６本のＤＱ信号）を一つの同期信号で且つ高い精度で通信制御できるからである。また、アドレス、コマンド、及びクロック信号用の貫通電極ＴＳＶも実質的に等長にすることができるため、アドレス−クロック間のスキュー及びコマンド−クロック間のスキューをも最小限に留めることができる。
【００６０】
上記したように、所謂ＴＳＶ技術を用いて制御チップ及び複数の被制御チップを積層した半導体装置を構成することができる。
【００６１】
ここで、１枚の制御チップ上に２枚の被制御チップを積層し、貫通電極を介して、２つの被制御チップを制御チップに接続した場合を考慮してみる。
【００６２】
例えば、第１のチップを制御チップ（マスターチップ）とし、第２のチップ（第１のＤＲＡＭセット）及び第３のチップ（第２のＤＲＡＭセット）を被制御チップ（スレーブチップ）として、第１のチップ上に第２及び第３のチップを順次積層した場合、まず、第１の制御チップと第２、第３の被制御チップ間で、それぞれのＩ／Ｏグループの通信（リード／ライト）が実行される。この時、第１の制御チップと第２の被制御チップのそれぞれの回路を接続する信号線の距離（第１インピーダンス）と、第１の制御チップと第３の被制御チップ間のそれぞれの回路を接続する前記信号線の距離（第２インピーダンス）とが異なり、信号到達時間、反射波（それぞれのチップを基準）の量も変化する。
【００６３】
このことを考慮して、上記説明では、第１の制御チップと第２の被制御チップの間の信号線の距離と第１の制御チップと第３の被制御チップの間の信号線の距離とを等しくすることによって、第１及び第２インピーダンスとを実質的に等しくできることを指摘した。
【００６４】
実際には、貫通電極によって形成される信号線は、その製造工程（ＴＳＶ生成工程、バンプ生成工程、それらの接続工程）における製造バラツキによって、インピーダンスが必ずしも等しくならないことを考慮しておくことが好ましい。即ち、製造工程におけるバラツキによって、製造工程の異なる貫通電極では、異なるインピーダンスが形成されることがある。
【００６５】
また、複数の貫通電極によって複数の信号線を形成した場合、複数の信号線はそれぞれ固有の製造バラツキによって信号線毎にインピーダンスが変化することも予測しておくことが望ましい。
【００６６】
更に、各ＳＤＲＡＭチップ上で終端抵抗を接続するＯＤＴ（オンダイターミネーション）も、前記製造バラツキに応じて、個別に調整することが必要となる場合も考慮しておくことが望ましい。
【００６７】
さて、関連する半導体装置４００では、図４に示したように、各チップがそれぞれ独自のＤＬＬ回路４１５，４３１を備えている。各ＳＤＲＡＭチップ４２０と論理ＬＳＩチップ４１０との距離はそれぞれ異なるので、論理ＬＳＩチップ４１０から各ＳＤＲＡＭチップ４２０に供給されたクロックの位相もまた、複数のＳＤＲＡＭチップ４２０毎に異なる。各ＳＤＲＡＭチップ４２０では、ＤＬＬ回路４３１を用いて、このようなクロックに同期するタイミングで入出力回路４３３よりデータ出力を行う。各ＳＤＲＡＭチップ４２０から出力されたデータは、論理ＬＳＩチップ４１０までの距離に応じた遅延時間をもって、論理ＬＳＩチップ４１０に到達する。
【００６８】
このように、各ＳＤＲＡＭチップ４２０から送信されたデータは、それぞれ異なるタイミングで、論理ＬＳＩチップ４１０に到達する。よって、論理ＬＳＩチップ４１０では、受信データを処理するため、再び、自身のクロックに同期させる必要がある。それゆえ、処理に時間を要し、半導体装置全体としてのデータ伝送速度及び動作速度が制限される。
【００６９】
そこで、本実施の形態では、全ての被制御チップから送信されるデータが、制御チップにおいてクロックに同期したタイミングで受信できるようにする。そのために、本実施の形態では、ＤＬＬ回路を構成する位相比較回路を被制御チップ側には設けず、制御チップ側にだけ設けるようにしている。
【００７０】
図５は、本実施の形態に係る半導体装置の要部構成を示す図である。
【００７１】
図示の半導体装置５００は、コアチップ（被制御チップ）である積層された複数（ここでは８個、Ｄ０〜Ｄ７）のＳＤＲＡＭチップ５１０と、これらＳＤＲＡＭチップ５１０が積層され、これらＳＤＲＡＭチップ５１０を制御する制御チップである論理ＬＳＩチップ５２０とを有している。複数のＳＤＲＡＭチップ５１０のうちのいずれかが第１の被制御チップであり、残りが第２の被制御チップである。しかしながら、第１の被制御チップと第２の被制御チップとは、同一の構成を有している。第１の被制御チップが第２の被制御チップの上に積層されも、第２の被制御チップが第１の被制御チップの上に積層されてもよい。
【００７２】
各ＳＤＲＡＭチップ５１０は、貫通電極部回路５３０とＤＲＡＭチップ側回路５４０とを有している。
【００７３】
貫通電極部回路５３０には、複数の貫通電極（ＴＳＶ）５３１が形成されている。複数の貫通電極５３１は、積層方向に隣接するチップに形成された対応する貫通電極にそれぞれ接続される。
【００７４】
図５には、本願発明に関係する５つの貫通電極（第１乃至第５の貫通電極）５３１が示されている。これらの貫通電極５３１は、必ずしも一つの信号に対応しているのではなく、一対の差動信号（相補信号）（ＣＫ／ＣＫＢ，ＣＫＱ／ＣＫＢＱ）や、複数の信号を含む一組の信号（コマンド／アドレス）に対応している場合がある。また、データ信号に対応する貫通電極５３１は一つしか示されていないが上述したように複数（例えば、２５６個（図４参照））存在している。
【００７５】
図示した５つの貫通電極５３１のうちの少なくとも３つ（ＣＫＱ／ＣＫＢＱ，ＺＱ、ＤＱ）には、遅延調整部（抵抗Ｒ１及び容量Ｃ１）が設けられており、各経路における時定数（遅延量）が同一となるように調整（トリミング）されている。
【００７６】
ＤＲＡＭチップ側回路５４０は、第１の同期信号端子５４１、第１の遅延同期信号端子５４２、第１のレプリカ端子５４３、第１のコマンド／アドレス端子（制御信号端子）５４４、第１のデータ（ＤＱ）端子５４５を備えている。なお、本実施の形態では、第１のレプリカ端子５４３として、入出力回路５４７に含まれる出力回路のインピーダンス調整（ＺＱキャリブレーション）に利用されるＺＱ端子を利用する。ＺＱ端子を用いることにより、端子及び貫通電極の数を減らすことができる。しかしながら、専用の第１レプリカ端子を用意してよい。
【００７７】
また、ＤＲＡＭチップ側回路５４０は、ＤＲＡＭアレイ（第１の回路）５４６と、ＤＲＡＭアレイ５４６から読み出されたデータを、第１のデータ端子５４５へ出力し、第１のデータ端子５４５に入力されたデータをＤＲＡＭアレイ５４６に供給する入出力回路５４７と、入出力回路５４７に含まれる出力回路を模したレプリカ回路５４８と、第１の遅延同期信号端子５４２及び第１のレプリカ端子５４３にそれぞれ接続されたスイッチ回路５４９及び５５０と、これらスイッチ回路５４９，５５０及びレプリカ回路５４８を制御する（第２の）制御回路５５１と、レシーバー５５２，５５３とを含む。
【００７８】
第１の同期信号端子５４１に入力された同期信号であるクロックＣＫ／ＣＫＢは、レシーバー５５１を介してＤＲＡＭアレイ５４６等の各部に供給される。
【００７９】
第１の遅延同期信号端子５４２に入力された遅延同期信号である遅延クロックＣＫＱ／ＣＫＢＱは、レシーバー５５２を介して入出力回路５４７及びレプリカ回路５４８に供給される。
【００８０】
入出力回路５４７は、ＤＲＡＭアレイ５４６から読み出されたデータを、遅延クロックＣＫＱ／ＣＫＢＱに同期させて、第１のデータ端子５４５へ出力する。また、入出力回路５４７は、第１のデータ端子５４５に入力されたデータをＤＲＡＭアレイ５４６に供給する。
【００８１】
レプリカ回路５４８は、入力される遅延クロックＣＫＱ／ＣＫＢＱに同期するレプリカ信号をスイッチ回路５５０を介して第１のレプリカ端子５４３へ出力する。
【００８２】
制御回路５５１は、第１のコマンド／アドレス端子に入力されるコマンド（制御信号）に従い、スイッチ回路５４９及び５５０の導通／非導通を制御する。複数のＳＤＲＡＭチップ５１０の内のいずれか一つが選択されたとき、選択されたチップの制御回路５５１はイネーブルとなり、スイッチ回路５４９及び５５０を導通状態に制御する。選択されなかった他のチップでは、これらのスイッチ回路５４９及び５５０は非導通に制御される。非選択のチップにおいて、スイッチ回路５４９及び５５０を非導通に制御することにより、貫通電極５３１への非選択チップによる内部寄生容量の付加を阻止する。図５では、ＳＤＲＡＭチップＤ７が選択された状態を示している。
【００８３】
ＳＤＲＡＭチップ５１０の選択は、予め各ＳＤＲＡＭチップ５１０に固有の識別情報を付与してＲＯＭ等の記憶部に格納しておき、記憶部に格納された識別情報と、コマンド／アドレス信号を用いて通知される識別情報とを比較することにより行うことができる。
【００８４】
各端子に接続される信号経路のうち、少なくとも第１の遅延同期信号端子５４２、第１のレプリカ端子５４３及び第１のデータ端子５４５に接続される信号経路には、それぞれ遅延調整部（抵抗Ｒ２及び容量Ｃ２）が設けられており、これらの信号経路における時定数（遅延量）が同一となるように調整（トリミング）されている。また、これらの遅延調整部は、論理ＬＳＩチップ５２０（第２の遅延同期信号端子５２２、第２のレプリカ端子５２３及び第２のデータ端子５２５）から見て、どのＳＤＲＡＭチップにおいてもその時定数が同一に見えるように調整されている。
【００８５】
一方、論理ＬＳＩチップ５２０は、第２の同期信号端子５２１、第２の遅延同期信号端子５２２、第２のレプリカ端子５２３、第２のコマンド／アドレス端子（制御信号端子）５２４及び第２のデータ端子５２５を有している。
【００８６】
第２の同期信号端子５２１は、対応する貫通電極（第５の貫通電極）５３１を介して第１の同期信号端子５４１に接続されている。第２の遅延同期信号端子５２２は、対応する貫通電極（第１の貫通電極）５３１を介して第１の遅延同期信号端子５４２に接続されている。第２のレプリカ端子５２３は、対応する貫通電極（第２の貫通電極）５３１を介して第１のレプリカ端子５４３に接続されている。第２のコマンド／アドレス端子５２４は、対応する貫通電極（第３の貫通電極）５３１を介して第１のコマンド／アドレス端子５４４に接続されている。第２のデータ端子５２５は、対応する貫通電極（第４の貫通電極）５３１を介して第１のデータ端子５４５に接続されている。
【００８７】
論理ＬＳＩチップ５２０において各端子に接続される信号経路のうち、少なくとも第２の遅延同期信号端子５２２、第２のレプリカ端子５２３及び第２のデータ端子５２５に接続される信号経路には、遅延調整部が設けられており、これらの信号経路における時定数（遅延量）が同一（抵抗Ｒ３及び容量Ｃ３）となるように調整されている。
【００８８】
論理ＬＳＩチップ５２０は、また、（第１の）制御回路５７１、レシーバー５７２、位相比較回路５７３、カウンター（遅延制御回路）５７４、遅延補正回路５７５、ドライバー５７６、５７７、及び比較回路５７８を有している。
【００８９】
制御回路５７１からのクロック信号ＣＫ／ＣＫＢは、ドライバー５７７を介して第２の同期信号端子５２１へ供給される。なお、クロック信号ＣＫ／ＣＫＢは、論理ＬＳＩチップ５２０の外部から供給されるクロックであってもよい。
【００９０】
また、クロック信号ＣＫ／ＣＫＢは、レシーバー５７２により第１クロック信号ＣＫ＿ＩＮに変換される。第１クロック信号ＣＫ＿ＩＮは、分岐部５８１において二分岐され、一方は位相比較回路５７３の一方の入力に供給され、他方は遅延補正回路５５７に供給される。
【００９１】
位相比較回路５７３は、一方の入力に供給される第１クロック信号ＣＫ＿ＩＮの位相と、他方の入力に供給されるフィードバック信号ＣＫ＿ＦＢの位相を比較し、位相差を表す比較結果信号を出力する。なお、フィードバック信号ＣＫ＿ＦＢは、第２のレプリカ端子５２３に入力されるレプリカ信号を比較回路５７８により検出したものである。
【００９２】
カウンター５７４は、位相比較回路５７３からの比較結果信号に応じて、カウントアップまたはカウントダウンし、カウント値を遅延補正回路５７５へ出力する。
【００９３】
遅延補正回路５７５は、二分岐された第１クロック信号の他方の信号をカウンター５７４からのカウント値に応じた遅延時間遅延させて出力クロック信号ＣＫ＿ＯＵＴを、ドライバー５７６を介して第２の遅延クロック信号端子５２２へ出力する。
【００９４】
上述した位相比較回路５７３、カウンター５７４及び遅延補正回路５７５が、ＤＬＬ回路の主要部を構成する。これら回路の具体的な構成や動作については公知なので（例えば、特開２０１０−０６２９３７号公報、図２、あるいは特開２０１１−０６１４５７号公報、図２など）、その詳細な説明は省略する。
【００９５】
次に、以上のように構成された半導体装置５００の動作について説明する。ここで、各ＳＤＲＡＭチップ５１０と論理ＬＳＩチップ５２０との間のデータバス（第１のデータ端子１１４と第２のデータ端子１２３間線路）に関するチップ間スキューは、予めキャリブレーション等により除去されているものとする。したがって、読み出しの対象となるＳＤＲＡＭチップ５１０と、ＤＬＬ回路の一部として動作するレプリカ回路１１９を含むＳＤＲＡＭチップ５１０とは、必ずしも同一のものでなくともよい。例えば、ＤＬＬ回路の一部として動作するレプリカ回路１１９を予め選択設定しておいてもよい。
【００９６】
ＤＬＬ回路は、各ＳＤＲＡＭチップ５１０が備える複数のＤＱ端子（第１のデータ端子）間のスキューを除去するように動作する。読み出しの対象となるＳＤＲＡＭチップは任意であるが、ここでは、ＳＤＲＡＭチップＤ７からデータの読み出しを行うものとする。また、ＤＬＬ回路の一部として動作するレプリカ回路１１９もまた、ＳＤＲＡＭチップＤ７に含まれるものを使用するものとする。
【００９７】
まず、論理ＬＳＩチップ５２０の制御回路５７１は、ＳＤＲＡＭチップＤ７からのデータ読み出しを指示するコマンド／アドレス信号（制御信号）を第２のコマンド／アドレス端子５２４へ出力する。第２のコマンド／アドレス端子５２４へ出力されたコマンド／アドレス信号は、第２のコマンド／アドレス端子５２４から対応する貫通電極５３１を通じて第１のコマンド／アドレス端子５４４へ伝送される。第１のコマンド／アドレス端子５４４に入力されたコマンド／アドレス信号は、制御回路５５１やＤＲＡＭアレイ５４６へと転送される。
【００９８】
制御回路５５１は、コマンドに従い、スイッチ回路５４９及び５５０を導通状態に制御する。
【００９９】
また、論理ＬＳＩチップ５２０の制御回路５７１は、クロック信号ＣＫ／ＣＫＢを発生させる。
【０１００】
クロック信号ＣＫ／ＣＫＢは二分岐され、一方は、ドライバー５７７を用いて、第２の同期信号端子５２１へ出力される。第２の同期信号端子５２１へ出力されたクロックＣＫ／ＣＫＢは、対応する貫通電極５３１を介して第１の同期信号端子５４１へと伝送される。第１の同期信号端子５４１に入力されたクロックＣＫ／ＣＫＢは、レシーバー５５１を介してＤＲＡＭアレイ５４６及びその他の各部へ転送される。
【０１０１】
二分岐されたクロック信号ＣＫ／ＣＫＢの他方（第１クロック信号ＣＫ＿ＩＮ）は、遅延補正回路５７５による遅延を受け、ドライバー５７６から遅延クロック信号ＣＫＱ／ＣＫＢＱとして、第２の遅延同期信号端子５２２へ出力される。第２の遅延同期信号端子５２２へ出力された遅延クロックＣＫＱ／ＣＫＢＱは、対応する貫通電極５３１を介して第１の遅延同期信号端子５４２へと伝送される。第１の遅延同期信号端子５４２に入力された遅延クロックＣＫＱ／ＣＫＢＱは、スイッチ回路５４９及びレシーバー５５２を介してレプリカ回路５４８と入出力回路５４７とに供給される。
【０１０２】
入出力回路５４７は、ＤＲＡＭアレイ５４６から読み出されたデータを、遅延クロックＣＫＱ／ＣＫＢＱに同期させ、データ信号として第１のデータ端子５４５へ出力する。他方、レプリカ回路５４８は、遅延クロックＣＫＱ／ＣＫＢＱに同期するレプリカ信号をスイッチ回路５５０を介して第１のレプリカ端子５４３へ出力する。第１のデータ端子５４５へ出力されるデータ信号と第１のレプリカ端子５４３へ出力されるレプリカ信号の位相は、それらの信号経路の時定数（Ｒ２，Ｃ２）が同一なので、互いに一致する。
【０１０３】
第１のデータ端子５４５へ出力されたデータ信号は、対応する貫通電極５３１を介して第２のデータ端子５２５へ伝送される。第２のデータ端子５２５に入力されたデータ信号は、入力回路５７９へ転送される。また、第１のレプリカ端子５４３へ出力されたレプリカ信号は、対応する貫通電極５３１を介して第２のレプリカ端子５２３へ伝送される。第２のレプリカ端子５２３に入力されたレプリカ信号は、比較回路５７８によりフィードバッククロック信号ＣＫ＿ＦＢとして、位相比較回路５７３へ供給される。
【０１０４】
入力回路５７９に入力されるデータ信号の位相と、位相比較回路５７３に入力されるフィードバッククロック信号ＣＫ＿ＦＢの位相とは、信号経路の時定数（Ｒ１，Ｃ１，Ｒ３、Ｃ３）が同一なので、互いに一致している。
【０１０５】
位相比較回路５７３は、フィードバッククロック信号ＣＫ＿ＦＢの位相と、第クロックＣＫ＿ＩＮの位相とを比較する。ここで、位相比較回路５７３に入力される第１クロックＣＫ＿ＩＮの位相は、入力回路５７９に供給されるクロック信号の位相に一致している。したがって、位相比較回路５７３において、フィードバッククロック信号ＣＫ＿ＦＢの位相と第１クロック信号ＣＫ＿ＩＮの位相とが一致するならば、入力回路５７９に入力されるデータ信号ＤＱの位相とクロック信号の位相とは互いに一致する。位相比較回路５７３、カウンター５７４及び遅延補正回路５７５は、フィードバッククロック信号ＣＫ＿ＦＢの位相が第１クロック信号ＣＫ＿ＩＮの位相に一致するように、遅延クロック信号ＣＫＱ／ＣＫＢＱの遅延量を調整する。
【０１０６】
遅延クロック信号ＣＫＱ／ＣＫＢＱの遅延量に応じて、入出力回路５４７から出力されるデータ信号及びレプリカ回路５４８から出力されるレプリカ信号の位相が変化する。これにより、入力回路５７９に入力されるデータ信号の位相を、同じく入力回路５７９に入力されるクロック信号の位相に一致させることができる。
【０１０７】
以上と同様にして、どのＳＤＲＡＭチップＤ７〜Ｄ０からデータを読み出す場合であっても、論理ＬＳＩチップ５２０側において、入力回路５７９に入力されるデータ信号の位相を、入力回路５７９に入力されるクロック信号の位相に一致させることができる。したがって、複数のＳＤＲＡＭチップ５１０の各々と論理ＬＳＩチップ５２０との間におけるデータ（ＤＱ）バスのインピーダンスのばらつきを、予めキャリブレーション等により除去しておけば、複数のＤＲＡＭチップＤ７〜Ｄ０の積層位置の違い（データ（ＤＱ）バスの長さの相違）によるスキューの発生を防止することができる。これにより、半導体装置５００のデータ伝送速度及び動作速度の向上を実現することができる。
【０１０８】
また、本実施の形態では、位相比較回路５７３等のＤＬＬ回路の主要部は、論理ＬＳＩチップ５２０に設けられているだけなので、各チップにＤＬＬ回路が設けられている場合に比べ、大幅な消費電力の低減を実現することができる。例えば、ＳＤＲＡＭチップが８個の場合、ＤＬＬ回路による消費電力を略１／８にすることができる。
【０１０９】
なお、上記実施の形態では、データの読み出しの対象となるＳＤＲＡＭチップ（上記例ではＤ７）のレプリカ回路５４８や第１のレプリカ端子５４３等を用いて、フィードバッククロック信号ＣＫ＿ＦＢを得る場合について説明したが、予め、いずれか一つのＳＤＲＡＭチップを選定し、選定されたＳＤＲＡＭチップのレプリカ回路５４８等を用いて、全てのＳＤＲＡＭチップからのデータ読み出しの際に利用するようにしてもよい。
【０１１０】
以下、本実施の形態に係る半導体装置５００の効果をより明らかにする目的で、比較例として関連する半導体装置について説明する。
【０１１１】
図６は、比較例として関連する半導体装置６００の一構成例を示す図である。複数（ここでは８個）のＳＤＲＡＭチップ（Ｄ０〜Ｄ７）６１０と、それを制御する論理ＬＳＩチップ６２０とが積層され、貫通電極部回路６３０に形成された複数の貫通電極より相互に接続されている。
【０１１２】
ＳＤＲＡＭチップ６１０は、ＤＲＡＭチップ側回路６４０内に、ＤＲＡＭアレイ６４１、出力回路６４２及びＤＬＬ回路６４３を含んでいる。また、論理ＬＳＩチップ６２０は、制御回路６２１を含んでいる。
【０１１３】
ＤＬＬ回路６４３は、例えば、図７に示すように構成される。即ち、ＤＬＬ回路６４３は、出力回路６４２を模したレプリカ回路７０１と、位相比較回路７０２、カウンター（遅延制御回路）７０３及び遅延補正回路７０４を備えている。なお、位相比較回路７０２、カウンター７０３及び遅延補正回路７０４が、図５の位相比較回路５７３、カウンター５７４及び遅延補正回路５７５にそれぞれ相当する。ＤＬＬ回路６４３は、クロック信号ＣＫ１の位相とレプリカ回路７０１の出力の位相とが一致するように、クロック信号ＣＫ−ＯＵＴの位相を調整する。
【０１１４】
以上の構成において、各ＳＤＲＡＭチップ６１０のＤＬＬ回路６４３は、データの読み出しとは無関係に動作している。即ち、８個のＤＬＬ回路が同時に動作する。これに対して、図５の半導体装置では、１個のＤＬＬ回路が動作するのに等しい。よって、本実施の形態に係る半導体装置は、関連する半導体装置に比べ、ＤＬＬ回路による消費電力を略１／８にすることができる。
【０１１５】
次に、図６の半導体装置の動作について説明する。
【０１１６】
ＳＤＲＡＭチップ６１０からデータを読み出す場合、論理ＬＳＩチップ６２０の制御回路６２１は、コマンド／アドレス信号及びクロック信号ＣＫ０／ＣＫ０Ｂを出力する。クロック信号ＣＫ０／ＣＫ０Ｂは、貫通電極等で遅延を受け、クロック信号ＣＫ／ＣＫＢとしてＡＤＲＡＭチップ６１０のＤＲＡＭチップ側回路６４０に到達する。そして、クロック信号ＣＫ／ＣＫＢは、クロック信号ＣＫ１としてＤＲＡＭアレイ６４１に供給されるとともに、ＤＬＬ回路６４３にも供給される。
【０１１７】
コマンド１／アドレス１信号及びクロック信号ＣＫ１に応じて、ＤＲＡＭアレイ６４１からデータが読み出されると、出力回路６４２は、ＤＬＬ回路６４３によってタイミング調整されたクロック信号ＣＫ＿ＯＵＴに応じたタイミングで、データ信号ＤＱ１を出力する。ＳＤＲＡＭチップ６１０から出力されたデータ信号は、貫通電極等で遅延を受け、データ信号ＤＱ０として制御回路６２１に到達する。
【０１１８】
図８に関連する半導体装置の各部（１）〜（７）における信号波形図を示す。図８から理解されるように、制御回路６２１からクロック信号ＣＫ０／ＣＫ０Ｂ（１）が出力されてから、ＤＲＡＭチップ側回路６４０にクロック信号ＣＫ／ＣＫＢ（２）として到達し、ＤＬＬ回路６４３にクロックＣＫ１（３）が入力されるまでに時間ΔｔＣＫを要する。また、出力回路６４２からデータ信号ＤＱ１（６）が出力されてから、制御回路６２１に入力データ信号ＤＱ０（７）として到達までに時間ΔｔＤＱを要する。これらの時間ΔｔＣＫ及びΔｔＤＱの和が、制御回路６２１におけるクロック信号ＣＫ０／ＣＫ０Ｂと入力データ信号ＤＱ０との位相差（タイミングずれ）として観測される。
【０１１９】
これに対して、本実施の形態に係る図５の半導体装置では、各部の信号波形は図９に示すように、ΔｔＣＫとΔｔＤＱが存在せず、制御回路５７１においてクロック信号ＣＫ０／ＣＫ０Ｂと入力データ信号ＤＱとの位相差（タイミングずれ）は存在しない。
【０１２０】
上述した半導体装置５００は、様々な情報処理システムに用いることができる。
【０１２１】
例えば、半導体装置５００は、図１０に示すように、上位装置１０００にコマンドバス１０１０、アドレスバス１０２０及びデータバス１０３０によって接続され、情報処理システムを構成する。
【０１２２】
半導体装置５００の各ＳＤＲＡＭチップ５１０から出力されたデータは、論理ＬＳＩチップ５２０で消費され、または論理ＬＳＩチップ５２０をスルーして上位装置１０００へ転送され、あるいは、論理ＬＳＩチップ５２０の中間出力バッファを介して上位装置１０００へ転送される。
【０１２３】
また、半導体装置５００は、図１１示すような情報処理システムの構成に用いることもできる。
【０１２４】
図１１のシステムは、半導体装置５００と、上位装置１１００とを有している。半導体装置５００と上位装置１１００との間は、コマンドバス１１１０及びデータ入出力（Ｉ／Ｏ）バス１１２０によって接続されている。
【０１２５】
また、上位装置１１００は、制御信号発行回路１１０１及びデータ処理回路１１０２を有している。
【０１２６】
上位装置１１００は、半導体装置５００を制御する。また、上位装置５００は、図示しないシステム内の他の回路やシステム外の回路とのインタフェースを有し、システム全体を制御する。
【０１２７】
上位装置１１００のデータ処理回路１１０２には、出力回路が含まれている。これらの出力回路のインピーダンス（オン抵抗）を調整するため、この上位装置１１００には、半導体装置５００と同様にＺＱ試験回路１１０３及びＺＱ調整回路１１０４が設けられている。
【０１２８】
さらに、半導体装置５００と上位装置１１００との間をＩ／Ｏレプリカバス１１３０により接続するとともに、半導体装置５００の論理ＬＳＩチップ１２０側にレプリカ回路５４８に相当する回路を、上位装置１１００側に位相比較回路５７３、カウンター５７４及び遅延補正回路５７５等に相当する回路１１０５を設けることにより、半導体装置５００と上位装置１１００との間のデータ伝送についても、上位装置１１００側において、半導体装置５００から送信されるデータ信号と自身のクロックとの位相を同期させることができる。
【０１２９】
上位装置１１００において、ＺＱ試験回路１１０３とＺＱ端子との間および回路１１０５とＺＱ端子との間には、それぞれスイッチＳＷ１１０６，１１０７が接続されている。スイッチＳＷ１１０６，１１０７は、制御信号発光回路１１０１の制御の下、ＺＱ試験回路１１０３又は回路１１０５とＺＱ端子との間を導通状態に制御する。
【０１３０】
図１１のようなシステムは、パーソナルコンピュータ、通信用電子機器、航空機や自動車等の交通機関用電子機器、産業用電子機器、民生用電子機器など、様々な電子機器として実現され得る。ＺＱ試験回路１１０３及びＺＱ調整回路１１０４は、システムを構成する全ての半導体装置に設けられてもよいし、一部の半導体装置に設けられてもよい。しかしながら、全ての半導体装置にＺＱ試験回路１１０３及びＺＱ調整回路１１０４を設けることにより、各半導体装置に間における出力回路のインピーダンス（オン抵抗）のバラツキを低減、精度向上を実現することができる。
【０１３１】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。
【０１３２】
本願の技術思想は、２つのチップ間で位相制御された同期信号に対応してデータを送受信する半導体装置に適用できる。また、２つのチップのそれぞれの機能については、様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路の形式、ＴＳＶの構造は、実施の形態に開示する形式に限られない。
【０１３３】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）やＰＯＰ（パッケージオンパッケージ）が挙げられる。この任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１３４】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴが利用できる。さらに、装置内の一部に、バイポーラ型トランジスタを有してもよい。
【０１３５】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１の導電型トランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型トランジスタの代表例である。
【０１３６】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１３７】
１００ 半導体装置
１１０ 被制御チップ
１１１ 貫通電極
１１２ 第１の同期信号端子
１１３ 第１の遅延同期信号端子
１１４ 第１のデータ端子
１１５ 第１のレプリカ端子
１１６ 第１の制御信号端子
１１７ ＤＲＡＭアレイ
１１８ 入出力回路
１１９ レプリカ回路
１２０ 制御チップ
１２１ 第２の同期信号端子
１２２ 第２の遅延同期信号端子
１２３ 第２のデータ端子
１２４ 第２のレプリカ端子
１２５ 第２の制御信号端子
１２６ 制御回路
１２７ 分岐部
１２８ 位相比較回路
１２９ 遅延制御回路
１３０ 遅延調整回路
１３１ 入出力回路
２００ 半導体装置
２１０ 論理ＬＳＩチップ
２２０ ＳＤＲＡＭチップ
４００ 半導体装置
４１０ 論理ＬＳＩチップ
４１１ クロック発生器
４１３ 論理制御回路
４１５ ＤＬＬ回路
４１７ 入出力回路
４１９ ＶＤＤＱ変換回路
４２０ ＳＤＲＡＭチップ
４２１ ＤＲＡＭアレイ
４２３ コマンドデコーダ
４２５ アドレスバッファ
４２７ Ｘデコーダ
４２９ Ｙデコーダ
４３１ ＤＬＬ回路
４３３ 入出力回路
５００ 半導体装置
５１０ ＳＤＲＡＭチップ
５２０ 論理ＬＳＩチップ
５２１ 第２の同期信号端子
５２２ 第２の遅延同期信号端子
５２３ 第２のレプリカ端子
５２４ 第２のコマンド／アドレス端子
５２５ 第２のデータ端子
５３０ 貫通電極部回路
５３１ 貫通電極
５４０ ＤＲＡＭチップ側回路
５４１ 第１の同期信号端子
５４２ 第１の遅延同期信号端子
５４３ 第１のレプリカ端子
５４５ 第１のデータ端子
５４６ ＤＲＡＭアレイ
５４７ 入出力回路
５４８ レプリカ回路
５４９，５５０ スイッチ回路
５５１ 制御回路
５５２，５５３ レシーバー
５７１ 制御回路
５７２ レシーバー
５７３ 位相比較回路
５７４ カウンター
５７５ 遅延補正回路
５７６，５７７ ドライバー
５７８ 比較回路
５７９ 入出力回路
６００ 半導体装置
６１０ ＳＤＲＡＭチップ
６２０ 論理ＬＳＩチップ
６２１ 制御回路
６３０ 貫通電極部回路
６４０ ＤＲＡＭチップ側回路
６４１ ＤＲＡＭアレイ
６４２ 出力回路
６４３ ＤＬＬ回路
７０１ レプリカ回路
７０２ 位相比較回路
７０３ カウンター
７０４ 遅延補正回路
１０００ 上位装置
１０１０ コマンドバス
１０２０ アドレスバス
１０３０ データバス
１１００ 上位装置
１１０１ 制御信号発行回路
１１０２ データ処理回路
１１０３ ＺＱ試験回路
１１０４ ＺＱ調整回路
１１０５ 回路
１１０６，１１０７ ＳＷ
１１１０ コマンドバス
１１２０ データ入出力バス
１１３０ Ｉ／Ｏレプリカ回路
【技術分野】
【０００１】
本発明は、複数のチップを含む半導体装置に関し、特に、ＤＬＬ（Delay Locked Loop 回路）を備えた半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、複数の半導体チップが積層されたＣＯＣ（Chip On Chip）構造の半導体装置において、各半導体チップにそれぞれＤＬＬ回路が搭載されていることが開示されている。
【０００３】
特許文献２には、ＭＣＭ（Multi Chip Module）構造の半導体装置において、第１のチップのＤＬＬ回路からのクロック信号を第２のチップへ送るようにした構成が開示されている。同様の構成は、特許文献３や４にも記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０２９５３５号公報（図３）
【特許文献２】特開２００８−０６５８８４号公報（図１）
【特許文献３】特開２００６−０１３４９５号公報
【特許文献４】特開２００２−０１５５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
制御チップ上に複数の被制御チップが積層されている半導体装置において、複数の被制御チップの各々から制御チップへ送信されるデータは、どの被制御チップから送信されたものであっても、制御チップにおいて受信したデータ信号が同一のクロック信号に同期していることが望ましい。これは、制御チップにおいて受信したデータをクロック信号に同期させる処理が不用となり、高速データ伝送が可能になるからである。
【０００６】
特許文献１に記載された構成では、各チップにＤＬＬ回路が搭載されており、各チップにおいて独立にデータ信号とクロック信号との同期が取られる。しかも、各チップにＤＬＬ回路を搭載しているため、消費電力が大きい。
【０００７】
また、特許文献２乃至４に記載された構成は、一方のチップから他方のチップへ位相調整されたクロック信号を供給するのみであり、他方のチップから一方のチップへ送信されたデータを、一方のチップにおいてクロック信号に同期させることについて全く考慮されていない。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、第１の被制御チップと、前記第１の被制御チップと積層し、前記第１の被制御チップを制御する制御チップと、を備え、前記第１の被制御チップは、同期信号が供給される第１の同期信号端子、遅延同期信号が供給される第１の遅延同期信号端子、第１のデータ端子及び第１のレプリカ端子と、前記同期信号に応じてデータ信号を出力する第１の回路と、前記データ信号を、前記遅延同期信号に同期して前記第１のデータ端子へ出力する出力回路と、前記出力回路を模した回路であって、前記遅延同期信号に同期してレプリカ信号を前記第１のレプリカ端子へ出力するレプリカ回路と、前記第１の被制御チップをそれぞれ貫通し、前記第１の同期信号端子、前記第１の遅延同期信号端子、前記第１のデータ端子及び前記第１のレプリカ端子にそれぞれ接続される第１乃至第４の貫通電極と、を含み、前記制御チップは、前記第１乃至第４の貫通電極にそれぞれ接続された、第２の同期信号端子、第２の遅延同期信号端子、第２のデータ端子及び第２のレプリカ端子と、前記同期信号を生成し、少なくとも前記第２の同期信号端子へ供給するとともに、前記データ信号を前記第２のデータ端子を介して受ける第１の制御回路と、前記同期信号を遅延させて前記遅延同期信号として前記第２の遅延同期信号端子へ供給する遅延回路と、前記第２のレプリカ端子を介して供給された前記レプリカ信号の位相と、前記同期信号の位相とを比較する位相比較回路と、前記位相比較回路の比較結果に基づいて、前記遅延回路の遅延量を制御する遅延制御回路と、を含む、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、制御チップから供給される遅延同期信号に応じて動作する出力回路を模したレプリカ回路を被制御チップに設け、レプリカ回路からのレプリカ信号を制御チップにフィードバックし、これに基づいて遅延同期信号の遅延量を制御するようにしたことで、制御チップ側において受信する出力回路からのデータ信号及びレプリカ信号の位相を、制御チップ側の同期信号の位相に一致させるように制御することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の技術思想の一例を示す半導体装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る半導体装置の原理的構成を示す図である。
【図３】図２の半導体装置に採用される連続貫通型電極の構成例を示す図である。
【図４】関連する半導体装置における制御チップと被制御チップの内部構成例を示すブロック図である。
【図５】本発明の第１の実施の形態に係る半導体装置の要部構成を示す図である。
【図６】比較例としての関連する半導体装置の要部構成例を示す図である。
【図７】図６の半導体装置に含まれるＤＬＬ回路の内部構成例を示す図である。
【図８】図６及び７に示す半導体装置における各部の信号波形を示す図である。
【図９】図５の半導体装置における各部の信号波形を示す図である。
【図１０】図５の半導体装置を用いて構成される情報処理システムの一例を示すブロック図である。
【図１１】図５の半導体装置を用いて構成される情報処理システムの他の例を示すブロック図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術的思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１２】
図１に、本発明の技術思想の一例に係る半導体装置１００の概略構成を示す。
【００１３】
半導体装置１００は、複数の被制御チップ１１０とそれらを制御する制御チップ１２０とを備えている。複数の被制御チップ１１０は、互いに積層されるととともに制御チップ１２０上に積層されている。
【００１４】
半導体装置１００が含むＤＬＬに関連する回路において、同期信号を出力し、データ信号を受ける第１の制御回路１２６を備える制御チップ１２０に、同期信号を遅延させて遅延同期信号として出力する遅延調整回路１３０と、レプリカ信号の位相と同期信号の位相とを比較する位相比較回路１２８と、位相比較回路の比較結果に基づいて遅延調整回路の遅延量を制御する遅延制御回路１２９を配置し、他方でデータ信号を供給する入出力回路１１８を備える被制御チップ１１０に、出力回路を模した回路であって、遅延同期信号に同期してレプリカ信号を第１のレプリカ端子へ出力するレプリカ回路１１９を配置し、関連する複数の信号を貫通電極で接続した、ことが特徴である。
【００１５】
各被制御チップ１１０は、自身を厚み方向に貫通する複数の貫通電極１１１を有している。
【００１６】
また、被制御チップ１１０は、第１の同期信号端子１１２、第１の遅延同期信号端子１１３、第１のデータ端子１１４、第１のレプリカ端子１１５及び第１の制御信号端子１１６を有している。これらの端子はそれぞれ対応する（第１乃至第５の）貫通電極１１１に接続されている。
【００１７】
被制御チップ１１０は、さらに、ＤＲＡＭアレイ１１７、入出力回路１１８及び及びレプリカ回路１１９を有している。
【００１８】
ＤＲＡＭアレイ１１７は、第１の同期信号端子１１２及び第１の制御信号端子１１６に接続されるとともに、入出力回路１１８に接続されている。入出力回路１１８は、また、第１の遅延同期信号端子１１３及び第１のデータ端子１１４に接続されている。レプリカ回路１１９は、第１の遅延同期信号端子１１３、第１のレプリカ端子１１５及び第１の制御信号端子１１６に接続されている。
【００１９】
一方、制御チップ１２０は、第２の同期信号端子１２１、第２の遅延同期信号端子１２２、第２のデータ端子１２３、第２のレプリカ端子１２４及び第２の制御信号端子を有している。これらの端子は、対応する（第１乃至第５の）貫通電極１１１を介して第１の同期信号端子１１２、第１の遅延同期信号端子１１３、第１のデータ端子１１４、第１のレプリカ端子１１５及び第１の制御信号端子１１６にそれぞれ接続されている。
【００２０】
制御チップ１２０は、また、制御回路（第１の制御回路）１２６、分岐部１２７、位相比較回路１２８、遅延制御回路１２９及び遅延調整回路１３０を有している。
【００２１】
制御回路１２６は、入出力回路１３１を含み、入出力回路１３１は第２のデータ端子１２３に接続されている。また、制御回路１２６は、第２の制御信号端子１２５にも接続されている。
【００２２】
分岐部１２７は、制御回路１２６に接続されているとともに、第２の同期信号端子１２１、位相比較回路１２８及び遅延調整回路１３０に接続されている。位相比較回路１２８は、また、第２のレプリカ端子１２４接続されている。遅延制御回路１２９は、位相比較回路１２８と遅延調整回路１３０とに接続されている。遅延調整回路１３０は、第２の遅延同期信号端子１２２にも接続されている。
【００２３】
制御回路１２６は、ＤＲＡＭアレイ１１７に対してデータの読み書きを行う場合、制御信号（コマンド／アドレス信号）を第２の制御信号端子１２５へ出力するとともに、同期信号（クロック信号ＣＫ／ＣＫＢ）を分岐部１２７へ出力する。本発明は、特にデータの読み出しに関するものなので、以下では、データを読み出す場合について説明する。データの書き込みについては、公知の方法と同様の方法により行われる。
【００２４】
制御回路１２６からの同期信号は分岐部１２７を介して第２の同期信号端子へ供給される。また、分岐部１２７は、入力される同期信号に基づき、第１及び第２の分岐同期信号を生成し、第１の分岐同期信号を遅延調整回路１３０へ、第２の分岐同期信号を位相比較回路１２８へ、それぞれ供給する。
【００２５】
遅延調整回路１３０は、入力される第１の分岐同期信号を遅延させ、遅延同期信号（クロック信号ＣＫＱ／ＣＫＱＢ）として第２の遅延同期信号端子１２２へ出力する。第２の遅延同期信号端子１２２へ出力された遅延同期信号は、対応する貫通電極１１１及び第１の遅延同期信号端子１１３を介して、入出力回路１１８及びレプリカ回路１１９へ供給される。
【００２６】
制御回路１２６からの制御信号は、第２の制御信号端子１２５から対応する貫通電極１１１及び第１の制御信号端子１１６を通じてＤＲＡＭアレイ１１７へ供給されるとともにレプリカ回路１１９にも供給される。第２の同期信号端子１２１へ供給された同期信号もまた、対応する貫通電極１１１及び第１の同期信号端子１１２を通じてＤＲＡＭアレイ１１７へ供給される。これにより、ＤＲＡＭアレイ１１７からデータが読み出され、入出力回路１１８へ供給される。
【００２７】
レプリカ回路１１９は、入出力回路１１８に含まれる出力回路を模したものである。出力回路は、ＤＲＡＭアレイ１１７から読み出されたデータを、第１の遅延同期信号端子１１３からの遅延同期信号に同期させてデータ信号として第１のデータ端子１１４へ出力する。一方、レプリカ回路１１９は、同じく遅延同期信号に同期させてレプリカ信号を第１のレプリカ端子１１５へ出力する。
【００２８】
第１のデータ端子１１４へ出力されたデータ信号は、対応する貫通電極１１１及び第２のデータ端子１２３を介して入出力回路１３１へ供給される。一方、第１のレプリカ端子１１５へ出力されたレプリカ信号は、対応する貫通電極１１１及び第２のレプリカ端子１２４を介して位相比較回路１２８へ供給される。入出力回路１３１に入力されるデータ信号の位相と、位相比較回路１２８に入力されるレプリカ信号の位相は、互いに一致するように予め調整されている。
【００２９】
位相比較回路１２８は、入力されるレプリカ信号の位相と第２の分岐同期信号の位相とを比較する。第２の分岐同期信号の位相は、入出力回路１３１に供給される同期信号の位相に一致させてある。位相比較回路１２８の比較結果は、遅延制御回路１２９に伝えられる。
【００３０】
遅延制御回路１２９は、位相比較回路１２８からの比較結果に基づいて、位相比較回路１２８に入力されるレプリカ信号の位相と第２の分岐同期信号の位相とが互いに一致するように、遅延調整回路１３０の遅延量を調整する。
【００３１】
位相比較回路１２８に入力されるレプリカ信号の位相と第２の分岐同期信号の位相とが互いに一致しているとき、入出力回路１３１に入力されるデータ信号の位相と同期信号の位相とは互いに一致する。
【００３２】
複数の被制御チップ１１０のうちのいずれからデータ信号が送信される場合であっても、上記と同様にして、制御チップ１２０側において入出力回路１３１に入力されるデータ信号の位相と同期信号の位相とを一致させることができる。これにより、図１の半導体装置１００では、高速データ伝送が可能になる。
【００３３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００３４】
本発明の第１の実施の形態に係る半導体装置の原理的な構成を図２に示す。
【００３５】
図２に示すように、本実施の形態に係る半導体装置２００は、制御チップとしての論理ＬＳＩチップ２１０と、当該論理ＬＳＩチップ２１０上に積層された被制御チップとしての複数のＳＤＲＡＭチップ２２０とによって構成されている。制御チップは、マスターチップ（能動チップ）であり、被制御チップはスレーブチップ（受動チップ）である。例えば、マスターチップとスレーブチップで構成される半導体装置は、それらチップを積層にアセンブリし、一つにパッケージングしたシステムインパッケージの構造体を示す。図２の半導体装置２００は、所謂ＣＯＣ（チップオンチップ）の技術と貫通電極であるＴＳＶ（Through-Silicon Via）の技術を組み合わせて構成されている。半導体装置２００の外部端子（不図示）は、論理ＬＳＩチップ２１０側にインターポーザ等を介してその図面の下側に配置されている。半導体装置２００の外部端子は、論理ＬＳＩチップ２１０と接続される。後述する被制御チップを貫通するＩ／Ｏの信号線は、論理ＬＳＩチップ２１０と接続され、外部端子には直接的に接続されない。
【００３６】
図２では、それぞれ１Ｇｂｉｔのメモリ容量を備えた１６個のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）チップ２２０（Ｄ０〜Ｄ１５）が制御チップである論理ＬＳＩ(Large Scale Integration)チップ２１０上に積層された例を示している。図２では、１６個のＳＤＲＡＭチップ２２０がＤ０〜Ｄ１５で表されているが、本発明はこれに限られない。
【００３７】
１６個のＳＤＲＡＭチップＤ０〜Ｄ１５は、ＳＤＲＡＭチップＤ０〜Ｄ７によって構成される第１のグループと、ＳＤＲＡＭチップＤ８〜Ｄ１５によって構成される第２のグループとに分けられている。第１と第２のグループは、制御チップ（マスターチップ）が発行する第１のクロック信号ＣＳ０ＣＫ０、第２のクロック信号ＣＳ１ＣＫ１によって、それぞれ選択される。後述において、第１と第２のグループは、単に「グループ」または「チップ選択グループ」と呼ぶことがある。
【００３８】
また、図示された例では、ＳＤＲＡＭチップＤ０とＳＤＲＡＭチップＤ８によって、論理ＬＳＩチップ２１０に最も近接した第１のＤＲＡＭセットが構成されており、同様に、ＳＤＲＡＭチップＤ１及びＤ９によって第２のＤＲＡＭセットが構成され、以下同様に、ＳＤＲＡＭチップＤ６とＳＤＲＡＭチップＤ１４によって第７のＤＲＡＭセット、ＳＤＲＡＭチップＤ７とＳＤＲＡＭチップＤ１５によって第８のＤＲＡＭセットが構成されている。図からも明らかな通り、第８のＤＲＡＭセットのＳＤＲＡＭチップＤ１５は論理ＬＳＩチップ２１０から最も離れた位置に搭載されている。第１〜第８のＤＲＡＭセットは、制御チップ（マスターチップ）との間で並列にアクセスすることによって、５１．５Ｇバイト／secのデータ転送量を実現する。後述において、第１〜第８のＤＲＡＭセットは、「セット」または「ＤＲＡＭセット」と呼ぶことがある。
【００３９】
各ＳＤＲＡＭチップＤ０〜Ｄ１５は、同一の貫通電極ＴＳＶ（Through-Silicon Via）構造、即ち、ピン構造を備えている。具体的に説明すると、各ＳＤＲＡＭチップＤ０〜Ｄ１５には、それぞれ、２５６個のデータ信号（ＤＱ）転送用貫通電極、３２個のデータマスク（ＤＭ）用貫通電極、６４個のデータストローブ信号ＤＱＳ／ＤＱＳＢ用貫通電極、１４個のアドレス用貫通電極（Ａ０〜Ａ１３）、３個のバンクアドレス用貫通電極（ＢＡ０〜ＢＡ１）、３個のコマンド信号用貫通電極（／ＲＡＳ（ＲＡＳＢ），／ＣＡＳ（ＣＡＳＢ），／ＷＥ（ＷＥＢ））、及び１０個の制御信号用貫通電極（ＣＳ０，ＣＳ１，ＣＫＥ０，ＣＫＥ１，ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１，ＯＤＴ０，ＯＤＴ１）を含む合計３８２個の貫通電極ＴＳＶが設けられている。尚、上記貫通電極以外にも電源用貫通電極が設けられることは言うまでも無い。データ信号（ＤＱ）、データマスク（ＤＭ）、データストローブ信号ＤＱＳ／ＤＱＳＢ、アドレス（Ａ０〜Ａ１３）、バンクアドレス（ＢＡ０〜ＢＡ１）、コマンド信号（／ＲＡＳ（ＲＡＳＢ），／ＣＡＳ（ＣＡＳＢ），／ＷＥ（ＷＥＢ））、及び制御信号（ＣＳ０，ＣＳ１，ＣＫＥ０，ＣＫＥ１，ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１，ＯＤＴ０，ＯＤＴ１）等はすべて周知のＤＲＡＭ機能をつかさどる信号である。尚、ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１は、それぞれ制御チップ（マスターチップ）と被制御チップ（スレーブチップ）間との通信に使用される所謂システムクロックであり、これらは同期式のチップである。
【００４０】
ここでは、各ＳＤＲＡＭチップＤ０〜Ｄ１５を連続的に貫通する貫通電極ＴＳＶを連続貫通型電極と呼ぶものとする。連続貫通型電極の構成例を図３に示す。
【００４１】
図２に戻ると、各ＳＤＲＡＭチップは、８バンク構成を備え、３２ビットのデータ信号をパラレルに出力する。前述したように、２５６個のデータ信号（ＤＱ）転送用貫通電極ＴＳＶは、２つのグループ（チップ選択グループ）で共用されている。この場合、ＤＤＲ（Double Data Rate）３の各ＳＤＲＡＭチップは、通常、１６００Ｍbpsの転送レートを備えているから、各ＳＤＲＡＭチップは１６００Ｍbps×３２×８ＤＲＡＭセット＝４０９．６Ｇbit/sec＝５１．５Ｇバイト／secのデータ転送量を実現できる。前述の２つのグループ（チップ選択グループ）のうちの第１のグループ（第１の被制御チップ）は、制御チップから出力される第１のチップ選択信号により、第１のアクセスサイクルで通信制御される。前述の２つのグループ（チップ選択グループ）のうちの第２のグループ（第２の被制御チップ）は、制御チップから出力される第２のチップ選択信号により、第２のアクセスサイクルで通信制御される。制御チップは、第１と第２のグループを互いに排他的に制御することで、一つのＩ／Ｏビットに対応する貫通電極をシェアしている。
【００４２】
図２に実線で示すように、上述した連続貫通型電極ＴＳＶは、ＳＤＲＡＭチップＤ１５からＳＤＲＡＭチップＤ０まで全てのＳＤＲＡＭチップを貫通して設けられている。このため、データ信号（ＤＱ）転送用貫通電極及びデータストローブ信号ＤＱＳ／ＤＱＳＢ用貫通電極を構成するそれぞれの連続貫通電極ＴＳＶらは、実質的に互いに等長である。且つ、アドレス、コマンド、クロック貫通電極を構成する連続貫通型電極ＴＳＶらも実質的に互いに等長である。
【００４３】
次に、本実施の形態に係る半導体装置の内部構成についての理解を容易にするため、関連する半導体装置の内部構成について図４を参照して説明する。
【００４４】
図４を参照すると、関連する半導体装置４００の内部構成例が示されている。この例においても、図２に示された半導体装置２００と同様に、論理ＬＳＩチップ４１０上に、８つのＤＲＡＭセットのＳＤＲＡＭチップ４２０（Ｄ０，Ｄ８：Ｄ１，Ｄ９：．．．：Ｄ７，Ｄ１５）が搭載されているものとする。但し、各ＳＤＲＡＭチップＤ０〜Ｄ１５は２Ｇbit ＤＤＲ３ ＳＤＲＡＭチップであるものとする。
【００４５】
図４に示された論理ＬＳＩチップ４１０は、クロック発生器４１１、論理制御回路（コントローラ）４１３、ＤＬＬ回路４１５、入出力回路４１７、及び、ＶＤＤＱ変換回路４１９を有している。ＶＤＤＱ変換回路４１９からは、メモリ駆動用のメイン電源ＶＤＤＱが論理ＬＳＩチップ４１０の入出力回路４１７及び論理制御回路４１３だけでなく、当該論理ＬＳＩチップ４１０上に積層されたＳＤＲＡＭチップＤ０〜Ｄ１５にも与えられている。
【００４６】
また、図示されたクロック発生器４１１は第１のグループ（チップ選択グループ）を構成するＳＤＲＡＭチップＤ０，Ｄ1，．．．Ｄ７（これらは、第１の被制御チップに属する）に第１のクロック信号ＣＳ０ＣＫ０を供給すると共に、第２のグループ（チップ選択グループ）を構成するＳＤＲＡＭチップＤ８，Ｄ９，．．．Ｄ１５（これらは、第２の被制御チップに属する）に第２のクロック信号ＣＳ１ＣＫ１を供給している。更に、クロック発生器４１１は、コマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢを出力する機能をも備えている。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢで一つのコマンドを示す。
【００４７】
第１及び第２のクロック信号ＣＳ０ＣＫ０及びＣＳ１ＣＫ１はそれぞれクロック用貫通電極ＴＳＶを通して各ＳＤＲＡＭチップＤ０〜Ｄ１５に供給され、また、コマンド信号はコマンド用貫通電極ＴＳＶを通して各ＳＤＲＡＭチップＤ０〜Ｄ１５に与えられている。ここで、第１のクロック信号ＣＳ０ＣＫ０は、第２のグループ（チップ選択グループ）に属する最上層のＳＤＲＡＭチップＤ１５に供給される必要はないが、本例では、破線で示すように最上層のＳＤＲＡＭチップＤ１５にも第１のクロック信号ＣＳ０ＣＫ０用の貫通電極ＴＳＶが延在しており、この結果、第１のクロック信号ＣＳ０ＣＫ０用の貫通電極ＴＳＶは第２のクロック信号ＣＳ１ＣＫ１用の貫通電極ＴＳＶと実質的に同じ長さを有している。即ち、第１のクロック信号ＣＳ０ＣＫ０用の貫通電極による配線は、本来の必要な結線接続上からは不要な冗長配線部分（以下、不要冗長配線）を含んでいる。
【００４８】
更に、論理ＬＳＩチップ４１０に設けられた論理制御回路４１３は、３ビットのバンクアドレス信号ＢＡ０−２と、１４ビットのアドレス信号Ａ０−１３を出力すると共に、入出力回路４１７との間でデータ信号ＤＱの送受を行うコントローラとして動作する。また、当該論理制御回路４１３はＳＳＴＬ（Stub Series Terminated Logic）形式のＤＤＲのコントローラと同様な機能を備えているが、本例では、当該コントローラ機能を含む論理ＬＳＩチップ４１０が、ＳＤＲＡＭチップＤ０〜Ｄ１５と共に積層されている点で、ＳＳＴＬ形式のチップとは相違している。このため、論理ＬＳＩチップ４１０は、ＳＤＲＡＭチップＤ０〜Ｄ１５に設けられた連続貫通型電極と電気的に接続される電極を備えている。
【００４９】
図示された入出力回路４１７は、各ＳＤＲＡＭチップＤ０〜Ｄ１５との間で３２ビット幅のデータ信号ＤＱの送受を行い、前述の合計２５６ビット幅のパラレルデータ信号ＤＱを送受する。データ信号ＤＱは、Ｉ／Ｏデータ信号である。第１のＤＲＡＭセットには第１のＩ／Ｏグループ（×３２本のＤＱ信号）が割り当てられ、第２のＤＲＡＭセットには第２のＩ／Ｏグループ（×３２本のＤＱ信号）が割り当てられる。第３〜第８のＤＲＡＭセットには、それぞれ第３〜第８のＩ／Ｏグループが割り当てられる。これらの８つのＩ／Ｏグループが、制御チップ（マスターチップ）との間で並列にアクセスすることによって、前述の５１．５Ｇバイト／secのデータ転送量を実現する。つまり、Ｉ／Ｏグループで定義されるＤＲＡＭセットは、データ転送量を決定する。換言すれば、転送バンド幅（それは、同時に通信するＩ／Ｏ転送のビット数を示す）を定義している。ＤＲＡＭセットの数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一つのＩ／Ｏグループを構成するＩ／Ｏビット数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一方、チップ選択グループは、メモリ容量値を決定する。チップ選択グループが多ければ、メモリ容量値は増大する。
【００５０】
よって、図２（または、図４）のように構成された半導体装置では、制御チップ２１０（または４１０）（マスターチップ）上に積層するＤＲＡＭセット数は転送バンド幅を示し、各ＤＲＡＭセット内のチップ選択グループ数は記憶容量を示す、ことに注意が必要である。制御チップ２１０は、第１と第２のセットのそれぞれの被制御チップ（第１と第２のＤＲＡＭセット）を同一のアクセスサイクルで制御することにより、被制御チップと所定数のＩ／Ｏバンド幅（２５６個のデータ信号（ＤＱ）、つまり×２５６Ｉ／Ｏ）の情報を通信する。
【００５１】
バンクアドレス信号ＢＡ０‐２と、１４ビットのアドレス信号Ａ０−１３はアドレス用貫通電極を介して、ＳＤＲＡＭチップＤ０〜Ｄ１５の全てに供給されている。
【００５２】
上記したことからも明らかな通り、第１及び第２のクロック信号用貫通電極ＴＳＶ、コマンド信号用貫通電極ＴＳＶ、及び、アドレス信号用貫通電極ＴＳＶは全て実質的に同じ長さを有している。
【００５３】
ＳＤＲＡＭチップＤ０（第１のＤＲＡＭセット）と論理ＬＳＩチップ４１０の入出力回路４１７とは、×３２（第１のＩ／Ｏグループ）で示されているように、３２個のデータ信号ＤＱ用貫通電極ＴＳＶを通して接続されている。入出力回路４１７には、バッファ等のインタフェース回路が各ＳＤＲＡＭチップに対応して設けられ、当該インタフェース回路を介して、ＳＤＲＡＭチップＤ０と論理制御回路４１３との間でデータ信号ＤＱが送受される。インタフェース回路には、パラレルーシリアル変換回路が設けられる場合もある。また、当該ＳＤＲＡＭチップＤ０と論理ＬＳＩチップ４１０との間のデータ信号ＤＱ用貫通電極ＴＳＶは、当該ＳＤＲＡＭチップＤ０に留まることなく、ＳＤＲＡＭチップＤ８，Ｄ１，Ｄ９等を通して、最上層のＳＤＲＡＭチップＤ１５まで延在し、連続貫通型電極を構成している。このことは、ＳＤＲＡＭチップＤ０のデータ信号ＤＱ用貫通電極ＴＳＶはＳＤＲＡＭチップＤ１（第２のＤＲＡＭセット）からＳＤＲＡＭチップＤ１５（第８のＤＲＡＭセット）までの不要冗長配線を含んでいることを意味している。尚、ＳＤＲＡＭチップＤ０のデータ信号ＤＱ用貫通電極ＴＳＶは、後述するように、ＳＤＲＡＭチップＤ８（第１のＤＲＡＭセット）によっても共通に使用されるものとする。つまり、ＳＤＲＡＭチップＤ０のデータ信号ＤＱ用貫通電極ＴＳＶは、第１のＤＲＡＭセット（それは、ＳＤＲＡＭチップＤ０とＳＤＲＡＭチップＤ８で構成される）に共通に使用される。詳細には、論理ＬＳＩチップ４１０とＳＤＲＡＭチップＤ０とが第１のデータ信号ＤＱ用貫通電極ＴＳＶで接続され、ＳＤＲＡＭチップＤ０とＳＤＲＡＭチップＤ８とが、前記第１のデータ信号ＤＱ用貫通電極ＴＳＶと電気的に同一な第２のデータ信号ＤＱ用貫通電極ＴＳＶで接続される。第１のＤＲＡＭセットに関連する前述の不要冗長配線は、その他のＤＲＡＭセット（第２〜第８）へも延伸（延在）している。しかし、第１のＤＲＡＭセットで使用されるデータ信号ＤＱ用貫通電極ＴＳＶ（×３２）は、第２〜第８のＤＲＡＭセットでは、本来使用しない結線接続上からは不要な冗長配線である。
【００５４】
同様に、ＳＤＲＡＭチップＤ１（第２のＤＲＡＭセット）のデータ信号ＤＱ用貫通電極ＴＳＶ（第２のＩ／Ｏグループ）も、論理ＬＳＩチップ２０の入出力回路４１７から、ＳＤＲＡＭチップＤ１及びＤ９を通してＳＤＲＡＭチップＤ１５まで延在しており、当該ＳＤＲＡＭチップＤ１のデータ信号ＤＱ用貫通電極ＴＳＶも第２〜第８のＤＲＡＭセットへの不要冗長配線を含んでいることが判る。以下同様に、ＳＤＲＡＭチップＤ７のデータ信号ＤＱ用貫通電極ＴＳＶが論理ＬＳＩチップ４１０の入出力回路４１７とＳＤＲＡＭチップＤ７の間に設けられており、当該ＳＤＲＡＭチップＤ７のデータ信号ＤＱ用貫通電極ＴＳＶも３２個の貫通電極によって構成され、ＳＤＲＡＭチップＤ１５と共用される。このように、いずれのデータ信号ＤＱ用貫通電極ＴＳＶも、論理ＬＳＩチップ４１０と最上層のＳＤＲＡＭチップＤ１５との間を接続する連続貫通型電極を構成しており、実質的に同じ長さを有している。
【００５５】
ここで、ＳＤＲＡＭチップＤ０を例にとって、ＳＤＲＡＭチップ４２０の構成を説明する。図示されたＳＤＲＡＭチップＤ０は、前述した貫通電極のほか、２Ｇビットのメモリ容量を有するＤＲＡＭアレイ４２１、コマンドデコーダ４２３、アドレスバッファ４２５、Ｘデコーダ４２７、Ｙデコーダ４２９、ＤＬＬ回路４３１、及び、入出力回路４３３を備えている。ＳＤＲＡＭチップ４２０に含まれる多くの部分は、クロックＣＳ０ＣＫ０に同期して動作するが、入出力回路４３３は、ＤＬＬ回路４３１によって遅延同期されたクロックに同期して動作する。
【００５６】
第１のグループ（チップ選択グループ）に属するＳＤＲＡＭチップＤ０のコマンドデコーダ４２３は、論理ＬＳＩチップ４１０から与えられるコマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢをデコードする。
【００５７】
一方、論理制御回路４１３からのバンクアドレス信号ＢＡ０〜２、及び、アドレス信号Ａ０〜Ａ１３は、アドレスバッファ４２５に与えられる。アドレスバッファ４２５は、Ｘデコーダ４２７及びＹデコーダ４２９に対して、アドレス信号ＡＸ０〜１３及びＡＹ０〜９をそれぞれ出力する。図示されたＤＲＡＭアレイ４２１は、Ｘ及びＹデコーダ４２７及び４２９にアドレス信号ＡＸ０〜１３及びＡＹ０〜９が与えられると、入出力回路４３３との間で、１２８ビット（即ち、×１２８）のデータ信号をパラレルに入出力する。１２８ビットのデータ信号の入出力動作は、コマンドデコーダ４２３からのコマンド及びＤＬＬ回路４３１からのクロックの制御の下に行われる。
【００５８】
入出力回路４３３はＤＲＡＭアレイ４２１との間で、×１２８ビットパラレルのデータ信号を送受すると共に、論理ＬＳＩチップ４１０との間で、３２ビットパラレルのデータ信号（×３２）を送受する。即ち，入出力回路４３３は×１２８ビットのデータ信号を×３２ビットのデータ信号に変換すると共に、×３２ビットのデータ信号を×１２８ビットのデータ信号に変換する機能を備えている。
【００５９】
図示された構造では、複数のＩ／Ｏグループにそれぞれ対応する複数のＤＲＡＭセットにおいて、すべてのＤＲＡＭセットのデータ信号ＤＱ及びデータストローブ信号ＤＱＳ／Ｂ用の貫通電極ＴＳＶを実質的に等長にすることができるため、データ信号ＤＱ及びデータストローブ信号ＤＱＳ／Ｂ間のスキューを最小限に留めることができる。複数のＤＲＡＭセットがコントローラチップに対して順に積層されている構成において、この構造（等長配線）は非常に重要である。前述の例において、一つのＩ／Ｏグループあたり×３２本のＤＱ信号で構成され、コントローラチップが複数のＩ／Ｏグループ（×２５６本のＤＱ信号）を一つの同期信号で且つ高い精度で通信制御できるからである。また、アドレス、コマンド、及びクロック信号用の貫通電極ＴＳＶも実質的に等長にすることができるため、アドレス−クロック間のスキュー及びコマンド−クロック間のスキューをも最小限に留めることができる。
【００６０】
上記したように、所謂ＴＳＶ技術を用いて制御チップ及び複数の被制御チップを積層した半導体装置を構成することができる。
【００６１】
ここで、１枚の制御チップ上に２枚の被制御チップを積層し、貫通電極を介して、２つの被制御チップを制御チップに接続した場合を考慮してみる。
【００６２】
例えば、第１のチップを制御チップ（マスターチップ）とし、第２のチップ（第１のＤＲＡＭセット）及び第３のチップ（第２のＤＲＡＭセット）を被制御チップ（スレーブチップ）として、第１のチップ上に第２及び第３のチップを順次積層した場合、まず、第１の制御チップと第２、第３の被制御チップ間で、それぞれのＩ／Ｏグループの通信（リード／ライト）が実行される。この時、第１の制御チップと第２の被制御チップのそれぞれの回路を接続する信号線の距離（第１インピーダンス）と、第１の制御チップと第３の被制御チップ間のそれぞれの回路を接続する前記信号線の距離（第２インピーダンス）とが異なり、信号到達時間、反射波（それぞれのチップを基準）の量も変化する。
【００６３】
このことを考慮して、上記説明では、第１の制御チップと第２の被制御チップの間の信号線の距離と第１の制御チップと第３の被制御チップの間の信号線の距離とを等しくすることによって、第１及び第２インピーダンスとを実質的に等しくできることを指摘した。
【００６４】
実際には、貫通電極によって形成される信号線は、その製造工程（ＴＳＶ生成工程、バンプ生成工程、それらの接続工程）における製造バラツキによって、インピーダンスが必ずしも等しくならないことを考慮しておくことが好ましい。即ち、製造工程におけるバラツキによって、製造工程の異なる貫通電極では、異なるインピーダンスが形成されることがある。
【００６５】
また、複数の貫通電極によって複数の信号線を形成した場合、複数の信号線はそれぞれ固有の製造バラツキによって信号線毎にインピーダンスが変化することも予測しておくことが望ましい。
【００６６】
更に、各ＳＤＲＡＭチップ上で終端抵抗を接続するＯＤＴ（オンダイターミネーション）も、前記製造バラツキに応じて、個別に調整することが必要となる場合も考慮しておくことが望ましい。
【００６７】
さて、関連する半導体装置４００では、図４に示したように、各チップがそれぞれ独自のＤＬＬ回路４１５，４３１を備えている。各ＳＤＲＡＭチップ４２０と論理ＬＳＩチップ４１０との距離はそれぞれ異なるので、論理ＬＳＩチップ４１０から各ＳＤＲＡＭチップ４２０に供給されたクロックの位相もまた、複数のＳＤＲＡＭチップ４２０毎に異なる。各ＳＤＲＡＭチップ４２０では、ＤＬＬ回路４３１を用いて、このようなクロックに同期するタイミングで入出力回路４３３よりデータ出力を行う。各ＳＤＲＡＭチップ４２０から出力されたデータは、論理ＬＳＩチップ４１０までの距離に応じた遅延時間をもって、論理ＬＳＩチップ４１０に到達する。
【００６８】
このように、各ＳＤＲＡＭチップ４２０から送信されたデータは、それぞれ異なるタイミングで、論理ＬＳＩチップ４１０に到達する。よって、論理ＬＳＩチップ４１０では、受信データを処理するため、再び、自身のクロックに同期させる必要がある。それゆえ、処理に時間を要し、半導体装置全体としてのデータ伝送速度及び動作速度が制限される。
【００６９】
そこで、本実施の形態では、全ての被制御チップから送信されるデータが、制御チップにおいてクロックに同期したタイミングで受信できるようにする。そのために、本実施の形態では、ＤＬＬ回路を構成する位相比較回路を被制御チップ側には設けず、制御チップ側にだけ設けるようにしている。
【００７０】
図５は、本実施の形態に係る半導体装置の要部構成を示す図である。
【００７１】
図示の半導体装置５００は、コアチップ（被制御チップ）である積層された複数（ここでは８個、Ｄ０〜Ｄ７）のＳＤＲＡＭチップ５１０と、これらＳＤＲＡＭチップ５１０が積層され、これらＳＤＲＡＭチップ５１０を制御する制御チップである論理ＬＳＩチップ５２０とを有している。複数のＳＤＲＡＭチップ５１０のうちのいずれかが第１の被制御チップであり、残りが第２の被制御チップである。しかしながら、第１の被制御チップと第２の被制御チップとは、同一の構成を有している。第１の被制御チップが第２の被制御チップの上に積層されも、第２の被制御チップが第１の被制御チップの上に積層されてもよい。
【００７２】
各ＳＤＲＡＭチップ５１０は、貫通電極部回路５３０とＤＲＡＭチップ側回路５４０とを有している。
【００７３】
貫通電極部回路５３０には、複数の貫通電極（ＴＳＶ）５３１が形成されている。複数の貫通電極５３１は、積層方向に隣接するチップに形成された対応する貫通電極にそれぞれ接続される。
【００７４】
図５には、本願発明に関係する５つの貫通電極（第１乃至第５の貫通電極）５３１が示されている。これらの貫通電極５３１は、必ずしも一つの信号に対応しているのではなく、一対の差動信号（相補信号）（ＣＫ／ＣＫＢ，ＣＫＱ／ＣＫＢＱ）や、複数の信号を含む一組の信号（コマンド／アドレス）に対応している場合がある。また、データ信号に対応する貫通電極５３１は一つしか示されていないが上述したように複数（例えば、２５６個（図４参照））存在している。
【００７５】
図示した５つの貫通電極５３１のうちの少なくとも３つ（ＣＫＱ／ＣＫＢＱ，ＺＱ、ＤＱ）には、遅延調整部（抵抗Ｒ１及び容量Ｃ１）が設けられており、各経路における時定数（遅延量）が同一となるように調整（トリミング）されている。
【００７６】
ＤＲＡＭチップ側回路５４０は、第１の同期信号端子５４１、第１の遅延同期信号端子５４２、第１のレプリカ端子５４３、第１のコマンド／アドレス端子（制御信号端子）５４４、第１のデータ（ＤＱ）端子５４５を備えている。なお、本実施の形態では、第１のレプリカ端子５４３として、入出力回路５４７に含まれる出力回路のインピーダンス調整（ＺＱキャリブレーション）に利用されるＺＱ端子を利用する。ＺＱ端子を用いることにより、端子及び貫通電極の数を減らすことができる。しかしながら、専用の第１レプリカ端子を用意してよい。
【００７７】
また、ＤＲＡＭチップ側回路５４０は、ＤＲＡＭアレイ（第１の回路）５４６と、ＤＲＡＭアレイ５４６から読み出されたデータを、第１のデータ端子５４５へ出力し、第１のデータ端子５４５に入力されたデータをＤＲＡＭアレイ５４６に供給する入出力回路５４７と、入出力回路５４７に含まれる出力回路を模したレプリカ回路５４８と、第１の遅延同期信号端子５４２及び第１のレプリカ端子５４３にそれぞれ接続されたスイッチ回路５４９及び５５０と、これらスイッチ回路５４９，５５０及びレプリカ回路５４８を制御する（第２の）制御回路５５１と、レシーバー５５２，５５３とを含む。
【００７８】
第１の同期信号端子５４１に入力された同期信号であるクロックＣＫ／ＣＫＢは、レシーバー５５１を介してＤＲＡＭアレイ５４６等の各部に供給される。
【００７９】
第１の遅延同期信号端子５４２に入力された遅延同期信号である遅延クロックＣＫＱ／ＣＫＢＱは、レシーバー５５２を介して入出力回路５４７及びレプリカ回路５４８に供給される。
【００８０】
入出力回路５４７は、ＤＲＡＭアレイ５４６から読み出されたデータを、遅延クロックＣＫＱ／ＣＫＢＱに同期させて、第１のデータ端子５４５へ出力する。また、入出力回路５４７は、第１のデータ端子５４５に入力されたデータをＤＲＡＭアレイ５４６に供給する。
【００８１】
レプリカ回路５４８は、入力される遅延クロックＣＫＱ／ＣＫＢＱに同期するレプリカ信号をスイッチ回路５５０を介して第１のレプリカ端子５４３へ出力する。
【００８２】
制御回路５５１は、第１のコマンド／アドレス端子に入力されるコマンド（制御信号）に従い、スイッチ回路５４９及び５５０の導通／非導通を制御する。複数のＳＤＲＡＭチップ５１０の内のいずれか一つが選択されたとき、選択されたチップの制御回路５５１はイネーブルとなり、スイッチ回路５４９及び５５０を導通状態に制御する。選択されなかった他のチップでは、これらのスイッチ回路５４９及び５５０は非導通に制御される。非選択のチップにおいて、スイッチ回路５４９及び５５０を非導通に制御することにより、貫通電極５３１への非選択チップによる内部寄生容量の付加を阻止する。図５では、ＳＤＲＡＭチップＤ７が選択された状態を示している。
【００８３】
ＳＤＲＡＭチップ５１０の選択は、予め各ＳＤＲＡＭチップ５１０に固有の識別情報を付与してＲＯＭ等の記憶部に格納しておき、記憶部に格納された識別情報と、コマンド／アドレス信号を用いて通知される識別情報とを比較することにより行うことができる。
【００８４】
各端子に接続される信号経路のうち、少なくとも第１の遅延同期信号端子５４２、第１のレプリカ端子５４３及び第１のデータ端子５４５に接続される信号経路には、それぞれ遅延調整部（抵抗Ｒ２及び容量Ｃ２）が設けられており、これらの信号経路における時定数（遅延量）が同一となるように調整（トリミング）されている。また、これらの遅延調整部は、論理ＬＳＩチップ５２０（第２の遅延同期信号端子５２２、第２のレプリカ端子５２３及び第２のデータ端子５２５）から見て、どのＳＤＲＡＭチップにおいてもその時定数が同一に見えるように調整されている。
【００８５】
一方、論理ＬＳＩチップ５２０は、第２の同期信号端子５２１、第２の遅延同期信号端子５２２、第２のレプリカ端子５２３、第２のコマンド／アドレス端子（制御信号端子）５２４及び第２のデータ端子５２５を有している。
【００８６】
第２の同期信号端子５２１は、対応する貫通電極（第５の貫通電極）５３１を介して第１の同期信号端子５４１に接続されている。第２の遅延同期信号端子５２２は、対応する貫通電極（第１の貫通電極）５３１を介して第１の遅延同期信号端子５４２に接続されている。第２のレプリカ端子５２３は、対応する貫通電極（第２の貫通電極）５３１を介して第１のレプリカ端子５４３に接続されている。第２のコマンド／アドレス端子５２４は、対応する貫通電極（第３の貫通電極）５３１を介して第１のコマンド／アドレス端子５４４に接続されている。第２のデータ端子５２５は、対応する貫通電極（第４の貫通電極）５３１を介して第１のデータ端子５４５に接続されている。
【００８７】
論理ＬＳＩチップ５２０において各端子に接続される信号経路のうち、少なくとも第２の遅延同期信号端子５２２、第２のレプリカ端子５２３及び第２のデータ端子５２５に接続される信号経路には、遅延調整部が設けられており、これらの信号経路における時定数（遅延量）が同一（抵抗Ｒ３及び容量Ｃ３）となるように調整されている。
【００８８】
論理ＬＳＩチップ５２０は、また、（第１の）制御回路５７１、レシーバー５７２、位相比較回路５７３、カウンター（遅延制御回路）５７４、遅延補正回路５７５、ドライバー５７６、５７７、及び比較回路５７８を有している。
【００８９】
制御回路５７１からのクロック信号ＣＫ／ＣＫＢは、ドライバー５７７を介して第２の同期信号端子５２１へ供給される。なお、クロック信号ＣＫ／ＣＫＢは、論理ＬＳＩチップ５２０の外部から供給されるクロックであってもよい。
【００９０】
また、クロック信号ＣＫ／ＣＫＢは、レシーバー５７２により第１クロック信号ＣＫ＿ＩＮに変換される。第１クロック信号ＣＫ＿ＩＮは、分岐部５８１において二分岐され、一方は位相比較回路５７３の一方の入力に供給され、他方は遅延補正回路５５７に供給される。
【００９１】
位相比較回路５７３は、一方の入力に供給される第１クロック信号ＣＫ＿ＩＮの位相と、他方の入力に供給されるフィードバック信号ＣＫ＿ＦＢの位相を比較し、位相差を表す比較結果信号を出力する。なお、フィードバック信号ＣＫ＿ＦＢは、第２のレプリカ端子５２３に入力されるレプリカ信号を比較回路５７８により検出したものである。
【００９２】
カウンター５７４は、位相比較回路５７３からの比較結果信号に応じて、カウントアップまたはカウントダウンし、カウント値を遅延補正回路５７５へ出力する。
【００９３】
遅延補正回路５７５は、二分岐された第１クロック信号の他方の信号をカウンター５７４からのカウント値に応じた遅延時間遅延させて出力クロック信号ＣＫ＿ＯＵＴを、ドライバー５７６を介して第２の遅延クロック信号端子５２２へ出力する。
【００９４】
上述した位相比較回路５７３、カウンター５７４及び遅延補正回路５７５が、ＤＬＬ回路の主要部を構成する。これら回路の具体的な構成や動作については公知なので（例えば、特開２０１０−０６２９３７号公報、図２、あるいは特開２０１１−０６１４５７号公報、図２など）、その詳細な説明は省略する。
【００９５】
次に、以上のように構成された半導体装置５００の動作について説明する。ここで、各ＳＤＲＡＭチップ５１０と論理ＬＳＩチップ５２０との間のデータバス（第１のデータ端子１１４と第２のデータ端子１２３間線路）に関するチップ間スキューは、予めキャリブレーション等により除去されているものとする。したがって、読み出しの対象となるＳＤＲＡＭチップ５１０と、ＤＬＬ回路の一部として動作するレプリカ回路１１９を含むＳＤＲＡＭチップ５１０とは、必ずしも同一のものでなくともよい。例えば、ＤＬＬ回路の一部として動作するレプリカ回路１１９を予め選択設定しておいてもよい。
【００９６】
ＤＬＬ回路は、各ＳＤＲＡＭチップ５１０が備える複数のＤＱ端子（第１のデータ端子）間のスキューを除去するように動作する。読み出しの対象となるＳＤＲＡＭチップは任意であるが、ここでは、ＳＤＲＡＭチップＤ７からデータの読み出しを行うものとする。また、ＤＬＬ回路の一部として動作するレプリカ回路１１９もまた、ＳＤＲＡＭチップＤ７に含まれるものを使用するものとする。
【００９７】
まず、論理ＬＳＩチップ５２０の制御回路５７１は、ＳＤＲＡＭチップＤ７からのデータ読み出しを指示するコマンド／アドレス信号（制御信号）を第２のコマンド／アドレス端子５２４へ出力する。第２のコマンド／アドレス端子５２４へ出力されたコマンド／アドレス信号は、第２のコマンド／アドレス端子５２４から対応する貫通電極５３１を通じて第１のコマンド／アドレス端子５４４へ伝送される。第１のコマンド／アドレス端子５４４に入力されたコマンド／アドレス信号は、制御回路５５１やＤＲＡＭアレイ５４６へと転送される。
【００９８】
制御回路５５１は、コマンドに従い、スイッチ回路５４９及び５５０を導通状態に制御する。
【００９９】
また、論理ＬＳＩチップ５２０の制御回路５７１は、クロック信号ＣＫ／ＣＫＢを発生させる。
【０１００】
クロック信号ＣＫ／ＣＫＢは二分岐され、一方は、ドライバー５７７を用いて、第２の同期信号端子５２１へ出力される。第２の同期信号端子５２１へ出力されたクロックＣＫ／ＣＫＢは、対応する貫通電極５３１を介して第１の同期信号端子５４１へと伝送される。第１の同期信号端子５４１に入力されたクロックＣＫ／ＣＫＢは、レシーバー５５１を介してＤＲＡＭアレイ５４６及びその他の各部へ転送される。
【０１０１】
二分岐されたクロック信号ＣＫ／ＣＫＢの他方（第１クロック信号ＣＫ＿ＩＮ）は、遅延補正回路５７５による遅延を受け、ドライバー５７６から遅延クロック信号ＣＫＱ／ＣＫＢＱとして、第２の遅延同期信号端子５２２へ出力される。第２の遅延同期信号端子５２２へ出力された遅延クロックＣＫＱ／ＣＫＢＱは、対応する貫通電極５３１を介して第１の遅延同期信号端子５４２へと伝送される。第１の遅延同期信号端子５４２に入力された遅延クロックＣＫＱ／ＣＫＢＱは、スイッチ回路５４９及びレシーバー５５２を介してレプリカ回路５４８と入出力回路５４７とに供給される。
【０１０２】
入出力回路５４７は、ＤＲＡＭアレイ５４６から読み出されたデータを、遅延クロックＣＫＱ／ＣＫＢＱに同期させ、データ信号として第１のデータ端子５４５へ出力する。他方、レプリカ回路５４８は、遅延クロックＣＫＱ／ＣＫＢＱに同期するレプリカ信号をスイッチ回路５５０を介して第１のレプリカ端子５４３へ出力する。第１のデータ端子５４５へ出力されるデータ信号と第１のレプリカ端子５４３へ出力されるレプリカ信号の位相は、それらの信号経路の時定数（Ｒ２，Ｃ２）が同一なので、互いに一致する。
【０１０３】
第１のデータ端子５４５へ出力されたデータ信号は、対応する貫通電極５３１を介して第２のデータ端子５２５へ伝送される。第２のデータ端子５２５に入力されたデータ信号は、入力回路５７９へ転送される。また、第１のレプリカ端子５４３へ出力されたレプリカ信号は、対応する貫通電極５３１を介して第２のレプリカ端子５２３へ伝送される。第２のレプリカ端子５２３に入力されたレプリカ信号は、比較回路５７８によりフィードバッククロック信号ＣＫ＿ＦＢとして、位相比較回路５７３へ供給される。
【０１０４】
入力回路５７９に入力されるデータ信号の位相と、位相比較回路５７３に入力されるフィードバッククロック信号ＣＫ＿ＦＢの位相とは、信号経路の時定数（Ｒ１，Ｃ１，Ｒ３、Ｃ３）が同一なので、互いに一致している。
【０１０５】
位相比較回路５７３は、フィードバッククロック信号ＣＫ＿ＦＢの位相と、第クロックＣＫ＿ＩＮの位相とを比較する。ここで、位相比較回路５７３に入力される第１クロックＣＫ＿ＩＮの位相は、入力回路５７９に供給されるクロック信号の位相に一致している。したがって、位相比較回路５７３において、フィードバッククロック信号ＣＫ＿ＦＢの位相と第１クロック信号ＣＫ＿ＩＮの位相とが一致するならば、入力回路５７９に入力されるデータ信号ＤＱの位相とクロック信号の位相とは互いに一致する。位相比較回路５７３、カウンター５７４及び遅延補正回路５７５は、フィードバッククロック信号ＣＫ＿ＦＢの位相が第１クロック信号ＣＫ＿ＩＮの位相に一致するように、遅延クロック信号ＣＫＱ／ＣＫＢＱの遅延量を調整する。
【０１０６】
遅延クロック信号ＣＫＱ／ＣＫＢＱの遅延量に応じて、入出力回路５４７から出力されるデータ信号及びレプリカ回路５４８から出力されるレプリカ信号の位相が変化する。これにより、入力回路５７９に入力されるデータ信号の位相を、同じく入力回路５７９に入力されるクロック信号の位相に一致させることができる。
【０１０７】
以上と同様にして、どのＳＤＲＡＭチップＤ７〜Ｄ０からデータを読み出す場合であっても、論理ＬＳＩチップ５２０側において、入力回路５７９に入力されるデータ信号の位相を、入力回路５７９に入力されるクロック信号の位相に一致させることができる。したがって、複数のＳＤＲＡＭチップ５１０の各々と論理ＬＳＩチップ５２０との間におけるデータ（ＤＱ）バスのインピーダンスのばらつきを、予めキャリブレーション等により除去しておけば、複数のＤＲＡＭチップＤ７〜Ｄ０の積層位置の違い（データ（ＤＱ）バスの長さの相違）によるスキューの発生を防止することができる。これにより、半導体装置５００のデータ伝送速度及び動作速度の向上を実現することができる。
【０１０８】
また、本実施の形態では、位相比較回路５７３等のＤＬＬ回路の主要部は、論理ＬＳＩチップ５２０に設けられているだけなので、各チップにＤＬＬ回路が設けられている場合に比べ、大幅な消費電力の低減を実現することができる。例えば、ＳＤＲＡＭチップが８個の場合、ＤＬＬ回路による消費電力を略１／８にすることができる。
【０１０９】
なお、上記実施の形態では、データの読み出しの対象となるＳＤＲＡＭチップ（上記例ではＤ７）のレプリカ回路５４８や第１のレプリカ端子５４３等を用いて、フィードバッククロック信号ＣＫ＿ＦＢを得る場合について説明したが、予め、いずれか一つのＳＤＲＡＭチップを選定し、選定されたＳＤＲＡＭチップのレプリカ回路５４８等を用いて、全てのＳＤＲＡＭチップからのデータ読み出しの際に利用するようにしてもよい。
【０１１０】
以下、本実施の形態に係る半導体装置５００の効果をより明らかにする目的で、比較例として関連する半導体装置について説明する。
【０１１１】
図６は、比較例として関連する半導体装置６００の一構成例を示す図である。複数（ここでは８個）のＳＤＲＡＭチップ（Ｄ０〜Ｄ７）６１０と、それを制御する論理ＬＳＩチップ６２０とが積層され、貫通電極部回路６３０に形成された複数の貫通電極より相互に接続されている。
【０１１２】
ＳＤＲＡＭチップ６１０は、ＤＲＡＭチップ側回路６４０内に、ＤＲＡＭアレイ６４１、出力回路６４２及びＤＬＬ回路６４３を含んでいる。また、論理ＬＳＩチップ６２０は、制御回路６２１を含んでいる。
【０１１３】
ＤＬＬ回路６４３は、例えば、図７に示すように構成される。即ち、ＤＬＬ回路６４３は、出力回路６４２を模したレプリカ回路７０１と、位相比較回路７０２、カウンター（遅延制御回路）７０３及び遅延補正回路７０４を備えている。なお、位相比較回路７０２、カウンター７０３及び遅延補正回路７０４が、図５の位相比較回路５７３、カウンター５７４及び遅延補正回路５７５にそれぞれ相当する。ＤＬＬ回路６４３は、クロック信号ＣＫ１の位相とレプリカ回路７０１の出力の位相とが一致するように、クロック信号ＣＫ−ＯＵＴの位相を調整する。
【０１１４】
以上の構成において、各ＳＤＲＡＭチップ６１０のＤＬＬ回路６４３は、データの読み出しとは無関係に動作している。即ち、８個のＤＬＬ回路が同時に動作する。これに対して、図５の半導体装置では、１個のＤＬＬ回路が動作するのに等しい。よって、本実施の形態に係る半導体装置は、関連する半導体装置に比べ、ＤＬＬ回路による消費電力を略１／８にすることができる。
【０１１５】
次に、図６の半導体装置の動作について説明する。
【０１１６】
ＳＤＲＡＭチップ６１０からデータを読み出す場合、論理ＬＳＩチップ６２０の制御回路６２１は、コマンド／アドレス信号及びクロック信号ＣＫ０／ＣＫ０Ｂを出力する。クロック信号ＣＫ０／ＣＫ０Ｂは、貫通電極等で遅延を受け、クロック信号ＣＫ／ＣＫＢとしてＡＤＲＡＭチップ６１０のＤＲＡＭチップ側回路６４０に到達する。そして、クロック信号ＣＫ／ＣＫＢは、クロック信号ＣＫ１としてＤＲＡＭアレイ６４１に供給されるとともに、ＤＬＬ回路６４３にも供給される。
【０１１７】
コマンド１／アドレス１信号及びクロック信号ＣＫ１に応じて、ＤＲＡＭアレイ６４１からデータが読み出されると、出力回路６４２は、ＤＬＬ回路６４３によってタイミング調整されたクロック信号ＣＫ＿ＯＵＴに応じたタイミングで、データ信号ＤＱ１を出力する。ＳＤＲＡＭチップ６１０から出力されたデータ信号は、貫通電極等で遅延を受け、データ信号ＤＱ０として制御回路６２１に到達する。
【０１１８】
図８に関連する半導体装置の各部（１）〜（７）における信号波形図を示す。図８から理解されるように、制御回路６２１からクロック信号ＣＫ０／ＣＫ０Ｂ（１）が出力されてから、ＤＲＡＭチップ側回路６４０にクロック信号ＣＫ／ＣＫＢ（２）として到達し、ＤＬＬ回路６４３にクロックＣＫ１（３）が入力されるまでに時間ΔｔＣＫを要する。また、出力回路６４２からデータ信号ＤＱ１（６）が出力されてから、制御回路６２１に入力データ信号ＤＱ０（７）として到達までに時間ΔｔＤＱを要する。これらの時間ΔｔＣＫ及びΔｔＤＱの和が、制御回路６２１におけるクロック信号ＣＫ０／ＣＫ０Ｂと入力データ信号ＤＱ０との位相差（タイミングずれ）として観測される。
【０１１９】
これに対して、本実施の形態に係る図５の半導体装置では、各部の信号波形は図９に示すように、ΔｔＣＫとΔｔＤＱが存在せず、制御回路５７１においてクロック信号ＣＫ０／ＣＫ０Ｂと入力データ信号ＤＱとの位相差（タイミングずれ）は存在しない。
【０１２０】
上述した半導体装置５００は、様々な情報処理システムに用いることができる。
【０１２１】
例えば、半導体装置５００は、図１０に示すように、上位装置１０００にコマンドバス１０１０、アドレスバス１０２０及びデータバス１０３０によって接続され、情報処理システムを構成する。
【０１２２】
半導体装置５００の各ＳＤＲＡＭチップ５１０から出力されたデータは、論理ＬＳＩチップ５２０で消費され、または論理ＬＳＩチップ５２０をスルーして上位装置１０００へ転送され、あるいは、論理ＬＳＩチップ５２０の中間出力バッファを介して上位装置１０００へ転送される。
【０１２３】
また、半導体装置５００は、図１１示すような情報処理システムの構成に用いることもできる。
【０１２４】
図１１のシステムは、半導体装置５００と、上位装置１１００とを有している。半導体装置５００と上位装置１１００との間は、コマンドバス１１１０及びデータ入出力（Ｉ／Ｏ）バス１１２０によって接続されている。
【０１２５】
また、上位装置１１００は、制御信号発行回路１１０１及びデータ処理回路１１０２を有している。
【０１２６】
上位装置１１００は、半導体装置５００を制御する。また、上位装置５００は、図示しないシステム内の他の回路やシステム外の回路とのインタフェースを有し、システム全体を制御する。
【０１２７】
上位装置１１００のデータ処理回路１１０２には、出力回路が含まれている。これらの出力回路のインピーダンス（オン抵抗）を調整するため、この上位装置１１００には、半導体装置５００と同様にＺＱ試験回路１１０３及びＺＱ調整回路１１０４が設けられている。
【０１２８】
さらに、半導体装置５００と上位装置１１００との間をＩ／Ｏレプリカバス１１３０により接続するとともに、半導体装置５００の論理ＬＳＩチップ１２０側にレプリカ回路５４８に相当する回路を、上位装置１１００側に位相比較回路５７３、カウンター５７４及び遅延補正回路５７５等に相当する回路１１０５を設けることにより、半導体装置５００と上位装置１１００との間のデータ伝送についても、上位装置１１００側において、半導体装置５００から送信されるデータ信号と自身のクロックとの位相を同期させることができる。
【０１２９】
上位装置１１００において、ＺＱ試験回路１１０３とＺＱ端子との間および回路１１０５とＺＱ端子との間には、それぞれスイッチＳＷ１１０６，１１０７が接続されている。スイッチＳＷ１１０６，１１０７は、制御信号発光回路１１０１の制御の下、ＺＱ試験回路１１０３又は回路１１０５とＺＱ端子との間を導通状態に制御する。
【０１３０】
図１１のようなシステムは、パーソナルコンピュータ、通信用電子機器、航空機や自動車等の交通機関用電子機器、産業用電子機器、民生用電子機器など、様々な電子機器として実現され得る。ＺＱ試験回路１１０３及びＺＱ調整回路１１０４は、システムを構成する全ての半導体装置に設けられてもよいし、一部の半導体装置に設けられてもよい。しかしながら、全ての半導体装置にＺＱ試験回路１１０３及びＺＱ調整回路１１０４を設けることにより、各半導体装置に間における出力回路のインピーダンス（オン抵抗）のバラツキを低減、精度向上を実現することができる。
【０１３１】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。
【０１３２】
本願の技術思想は、２つのチップ間で位相制御された同期信号に対応してデータを送受信する半導体装置に適用できる。また、２つのチップのそれぞれの機能については、様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路の形式、ＴＳＶの構造は、実施の形態に開示する形式に限られない。
【０１３３】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）やＰＯＰ（パッケージオンパッケージ）が挙げられる。この任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１３４】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴが利用できる。さらに、装置内の一部に、バイポーラ型トランジスタを有してもよい。
【０１３５】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１の導電型トランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型トランジスタの代表例である。
【０１３６】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１３７】
１００ 半導体装置
１１０ 被制御チップ
１１１ 貫通電極
１１２ 第１の同期信号端子
１１３ 第１の遅延同期信号端子
１１４ 第１のデータ端子
１１５ 第１のレプリカ端子
１１６ 第１の制御信号端子
１１７ ＤＲＡＭアレイ
１１８ 入出力回路
１１９ レプリカ回路
１２０ 制御チップ
１２１ 第２の同期信号端子
１２２ 第２の遅延同期信号端子
１２３ 第２のデータ端子
１２４ 第２のレプリカ端子
１２５ 第２の制御信号端子
１２６ 制御回路
１２７ 分岐部
１２８ 位相比較回路
１２９ 遅延制御回路
１３０ 遅延調整回路
１３１ 入出力回路
２００ 半導体装置
２１０ 論理ＬＳＩチップ
２２０ ＳＤＲＡＭチップ
４００ 半導体装置
４１０ 論理ＬＳＩチップ
４１１ クロック発生器
４１３ 論理制御回路
４１５ ＤＬＬ回路
４１７ 入出力回路
４１９ ＶＤＤＱ変換回路
４２０ ＳＤＲＡＭチップ
４２１ ＤＲＡＭアレイ
４２３ コマンドデコーダ
４２５ アドレスバッファ
４２７ Ｘデコーダ
４２９ Ｙデコーダ
４３１ ＤＬＬ回路
４３３ 入出力回路
５００ 半導体装置
５１０ ＳＤＲＡＭチップ
５２０ 論理ＬＳＩチップ
５２１ 第２の同期信号端子
５２２ 第２の遅延同期信号端子
５２３ 第２のレプリカ端子
５２４ 第２のコマンド／アドレス端子
５２５ 第２のデータ端子
５３０ 貫通電極部回路
５３１ 貫通電極
５４０ ＤＲＡＭチップ側回路
５４１ 第１の同期信号端子
５４２ 第１の遅延同期信号端子
５４３ 第１のレプリカ端子
５４５ 第１のデータ端子
５４６ ＤＲＡＭアレイ
５４７ 入出力回路
５４８ レプリカ回路
５４９，５５０ スイッチ回路
５５１ 制御回路
５５２，５５３ レシーバー
５７１ 制御回路
５７２ レシーバー
５７３ 位相比較回路
５７４ カウンター
５７５ 遅延補正回路
５７６，５７７ ドライバー
５７８ 比較回路
５７９ 入出力回路
６００ 半導体装置
６１０ ＳＤＲＡＭチップ
６２０ 論理ＬＳＩチップ
６２１ 制御回路
６３０ 貫通電極部回路
６４０ ＤＲＡＭチップ側回路
６４１ ＤＲＡＭアレイ
６４２ 出力回路
６４３ ＤＬＬ回路
７０１ レプリカ回路
７０２ 位相比較回路
７０３ カウンター
７０４ 遅延補正回路
１０００ 上位装置
１０１０ コマンドバス
１０２０ アドレスバス
１０３０ データバス
１１００ 上位装置
１１０１ 制御信号発行回路
１１０２ データ処理回路
１１０３ ＺＱ試験回路
１１０４ ＺＱ調整回路
１１０５ 回路
１１０６，１１０７ ＳＷ
１１１０ コマンドバス
１１２０ データ入出力バス
１１３０ Ｉ／Ｏレプリカ回路
【特許請求の範囲】
【請求項１】
第１の被制御チップと、
前記第１の被制御チップと積層し、前記第１の被制御チップを制御する制御チップと、を備え、
前記第１の被制御チップは、
同期信号が供給される第１の同期信号端子、遅延同期信号が供給される第１の遅延同期信号端子、第１のデータ端子及び第１のレプリカ端子と、
前記同期信号に応じてデータ信号を出力する第１の回路と、
前記データ信号を、前記遅延同期信号に同期して前記第１のデータ端子へ出力する出力回路と、
前記出力回路を模した回路であって、前記遅延同期信号に同期してレプリカ信号を前記第１のレプリカ端子へ出力するレプリカ回路と、
前記第１の被制御チップをそれぞれ貫通し、前記第１の同期信号端子、前記第１の遅延同期信号端子、前記第１のデータ端子及び前記第１のレプリカ端子にそれぞれ接続される第１乃至第４の貫通電極と、を含み、
前記制御チップは、
前記第１乃至第４の貫通電極にそれぞれ接続された、第２の同期信号端子、第２の遅延同期信号端子、第２のデータ端子及び第２のレプリカ端子と、
前記同期信号を生成し、少なくとも前記第２の同期信号端子へ供給するとともに、前記データ信号を前記第２のデータ端子を介して受ける第１の制御回路と、
前記同期信号を遅延させて前記遅延同期信号として前記第２の遅延同期信号端子へ供給する遅延回路と、
前記第２のレプリカ端子を介して供給された前記レプリカ信号の位相と、前記同期信号の位相とを比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて、前記遅延回路の遅延量を制御する遅延制御回路と、を含む、
ことを特徴とする半導体装置。
【請求項２】
前記半導体装置は、さらに、前記第１の被制御チップと積層する少なくとも一つの第２の被制御チップを備え、
前記第２の被制御チップは、前記第１の被制御チップと同一の構成を有し、
前記第１の被制御チップの前記第１乃至第４の貫通電極は、前記第２の被制御チップの第１乃至第４の貫通電極にそれぞれ積層方向に電気的に接続されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の被制御チップは、さらに、第１の遅延同期信号端子から前記レプリカ回路を経て前記第１のレプリカ端子に至る信号の経路に、その信号の遅延量を調整する遅延調整部を有する、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の被制御チップの前記遅延調整部は、前記第１及び第２の被制御チップのレプリカ信号がそれぞれ前記第２のレプリカ端子に到達する時間を同じにするように調整される、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２の被制御チップのそれぞれは、さらに、制御信号に応じてそれぞれ対応する前記レプリカ回路を選択的に動作させる第２の制御回路を備える、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の被制御チップは、さらに、前記第１の遅延同期信号端子と前記レプリカ回路との間、及び前記レプリカ回路と前記第１のレプリカ端子との間の少なくとも一方に接続され、前記第２の制御回路により導通／非導通制が御されるスイッチ回路を有し、
前記第２の制御回路は、対応する前記レプリカ回路を動作させるときに前記スイッチ回路を導通状態に制御し、それ以外のときにに非導通状態に制御する、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の被制御チップは、さらに、第５の貫通電極と、前記第５の貫通電極に接続されるとともに前記第１の被制御チップの前記第２の制御回路に接続された第１の制御信号端子と、を備え、
前記第２の被制御チップは、さらに、前記第５の貫通電極に接続される第６の貫通電極と、前記第６の貫通電極に接続されるとともに前記第２の被制御チップの前記第２の制御回路に接続された第３の制御信号端子と、を備え、
前記制御チップは、さらに、前記第５の貫通電極及び前記第１の制御回路に接続された第２の制御信号端子を備え、
前記第１及び第２の被制御チップのそれぞれの前記第２の制御回路は、前記第１の制御回路が前記第２の制御信号端子を介して供給した前記制御信号を受けて動作する、ことを特徴とする請求項４乃至６のいずれか一つに記載の半導体装置。
【請求項８】
前記制御チップは、前記第２のレプリカ端子に供給される前記レプリカ信号及び前記第２のデー端子に供給される前記データ信号、並びに前記同期信号の位相を一致させる、ことを特徴とする請求項１乃至７のいずれか一つに記載の半導体装置。
【請求項９】
請求項１乃至８のいずれか一つに記載の半導体装置と、該半導体装置にバス接続された他の半導体装置とを備えることを特徴とする情報処理システム。
【請求項１】
第１の被制御チップと、
前記第１の被制御チップと積層し、前記第１の被制御チップを制御する制御チップと、を備え、
前記第１の被制御チップは、
同期信号が供給される第１の同期信号端子、遅延同期信号が供給される第１の遅延同期信号端子、第１のデータ端子及び第１のレプリカ端子と、
前記同期信号に応じてデータ信号を出力する第１の回路と、
前記データ信号を、前記遅延同期信号に同期して前記第１のデータ端子へ出力する出力回路と、
前記出力回路を模した回路であって、前記遅延同期信号に同期してレプリカ信号を前記第１のレプリカ端子へ出力するレプリカ回路と、
前記第１の被制御チップをそれぞれ貫通し、前記第１の同期信号端子、前記第１の遅延同期信号端子、前記第１のデータ端子及び前記第１のレプリカ端子にそれぞれ接続される第１乃至第４の貫通電極と、を含み、
前記制御チップは、
前記第１乃至第４の貫通電極にそれぞれ接続された、第２の同期信号端子、第２の遅延同期信号端子、第２のデータ端子及び第２のレプリカ端子と、
前記同期信号を生成し、少なくとも前記第２の同期信号端子へ供給するとともに、前記データ信号を前記第２のデータ端子を介して受ける第１の制御回路と、
前記同期信号を遅延させて前記遅延同期信号として前記第２の遅延同期信号端子へ供給する遅延回路と、
前記第２のレプリカ端子を介して供給された前記レプリカ信号の位相と、前記同期信号の位相とを比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて、前記遅延回路の遅延量を制御する遅延制御回路と、を含む、
ことを特徴とする半導体装置。
【請求項２】
前記半導体装置は、さらに、前記第１の被制御チップと積層する少なくとも一つの第２の被制御チップを備え、
前記第２の被制御チップは、前記第１の被制御チップと同一の構成を有し、
前記第１の被制御チップの前記第１乃至第４の貫通電極は、前記第２の被制御チップの第１乃至第４の貫通電極にそれぞれ積層方向に電気的に接続されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の被制御チップは、さらに、第１の遅延同期信号端子から前記レプリカ回路を経て前記第１のレプリカ端子に至る信号の経路に、その信号の遅延量を調整する遅延調整部を有する、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の被制御チップの前記遅延調整部は、前記第１及び第２の被制御チップのレプリカ信号がそれぞれ前記第２のレプリカ端子に到達する時間を同じにするように調整される、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２の被制御チップのそれぞれは、さらに、制御信号に応じてそれぞれ対応する前記レプリカ回路を選択的に動作させる第２の制御回路を備える、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の被制御チップは、さらに、前記第１の遅延同期信号端子と前記レプリカ回路との間、及び前記レプリカ回路と前記第１のレプリカ端子との間の少なくとも一方に接続され、前記第２の制御回路により導通／非導通制が御されるスイッチ回路を有し、
前記第２の制御回路は、対応する前記レプリカ回路を動作させるときに前記スイッチ回路を導通状態に制御し、それ以外のときにに非導通状態に制御する、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の被制御チップは、さらに、第５の貫通電極と、前記第５の貫通電極に接続されるとともに前記第１の被制御チップの前記第２の制御回路に接続された第１の制御信号端子と、を備え、
前記第２の被制御チップは、さらに、前記第５の貫通電極に接続される第６の貫通電極と、前記第６の貫通電極に接続されるとともに前記第２の被制御チップの前記第２の制御回路に接続された第３の制御信号端子と、を備え、
前記制御チップは、さらに、前記第５の貫通電極及び前記第１の制御回路に接続された第２の制御信号端子を備え、
前記第１及び第２の被制御チップのそれぞれの前記第２の制御回路は、前記第１の制御回路が前記第２の制御信号端子を介して供給した前記制御信号を受けて動作する、ことを特徴とする請求項４乃至６のいずれか一つに記載の半導体装置。
【請求項８】
前記制御チップは、前記第２のレプリカ端子に供給される前記レプリカ信号及び前記第２のデー端子に供給される前記データ信号、並びに前記同期信号の位相を一致させる、ことを特徴とする請求項１乃至７のいずれか一つに記載の半導体装置。
【請求項９】
請求項１乃至８のいずれか一つに記載の半導体装置と、該半導体装置にバス接続された他の半導体装置とを備えることを特徴とする情報処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−８９００１（Ｐ２０１３−８９００１Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２８５３２（Ｐ２０１１−２２８５３２）
【出願日】平成２３年１０月１８日（２０１１．１０．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１８日（２０１１．１０．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]