半導体記憶装置
【課題】耐振動性を向上可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、基板３０と、基板３０上に載置された第１半導体実装部品１００と、基板上に載置された第２半導体実装部品２００と、第１半導体実装部品１００と第２半導体実装部品２００に接続されて基板３０に設けられた第１配線２０ａ，２０ｄ，２０ｆ，２０ｈ，２０ｊと、第１半導体実装部品１００と第２半導体実装部品２００に接続されて、第１配線２０ａ，２０ｄ，２０ｆ，２０ｈ，２０ｊの配線幅よりも細い配線幅を有し、基板３０に設けられた第２配線２０ｂ，２０ｃ，２０ｅ，２０ｇ，２０ｉとを備える。
【解決手段】半導体記憶装置１は、基板３０と、基板３０上に載置された第１半導体実装部品１００と、基板上に載置された第２半導体実装部品２００と、第１半導体実装部品１００と第２半導体実装部品２００に接続されて基板３０に設けられた第１配線２０ａ，２０ｄ，２０ｆ，２０ｈ，２０ｊと、第１半導体実装部品１００と第２半導体実装部品２００に接続されて、第１配線２０ａ，２０ｄ，２０ｆ，２０ｈ，２０ｊの配線幅よりも細い配線幅を有し、基板３０に設けられた第２配線２０ｂ，２０ｃ，２０ｅ，２０ｇ，２０ｉとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関し、例えばＮＡＮＤ型フラッシュメモリを含む半導
体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性メモリであるＮＡＮＤ型フラッシュメモリの開発が行われている。この
ＮＡＮＤ型フラッシュメモリは、パーソナルコンピュータ、携帯電話またはデジタルカメ
ラ等のホスト機器の補助記憶装置として普及している。このＮＡＮＤ型フラッシュメモリ
を用いた小型の半導体記憶装置として、例えばＳＤカードが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平３−１１２１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、耐振動性を向上可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、基板と、前記基板上に載置された第１半導体実装
部品と、前記基板上に載置された第２半導体実装部品と、前記第１半導体実装部品と前記
第２半導体実装部品に接続されて前記基板に設けられた第１配線と、前記第１半導体実装
部品と前記第２半導体実装部品に接続されて、前記第１配線の配線幅よりも太い配線幅を
有し、前記基板に設けられた第２配線とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態における半導体記憶装置を示すブロック図。
【図２】図２（ａ）は、第１実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す側方断面図である。図２（ｂ）は、第１実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す上面図である。
【図３】図３（ａ）は、第２実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す側方断面図である。図３（ｂ）は、第２実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す上面図である。図３（ｃ）は、図３（ｂ）のうち、金属配線２０の拡大を示す図である。
【図４】図４（ａ）は、第３実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す側方断面図である。図４（ｂ）は、第１実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す上面図である。
【図５】変形例１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す側方断面図。
【図６】変形例２におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す側方断面図。
【図７】変形例２におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す上面図。
【図８】複数のプリント基板を有する半導体記憶装置において、変形例２の適用例を示す側方断面図。
【図９】本実施形態のＳＳＤを示すブロック図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本実施形態について説明する。この説明に際し、全図にわたり、共
通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定さ
れるものではない。なお、本実施形態は、本発明を限定するものではない。
【０００８】
（第１実施形態）
第１実施態様に従った半導体記憶装置について説明する。第１実施形態の半導体記憶装
置の例としてＳＤカードを用いて説明する。
【０００９】
１．半導体記憶装置の全体構成について
図１は、第１実施形態における半導体記憶装置を示すブロックである。図示するように
半導体記憶装置１は、おおまかにＮＡＮＤ型フラッシュメモリ（半導体チップ）１００と
、フラッシュコントローラ（メモリコントローラ、半導体チップ）２００を有する。この
フラッシュコントローラ２００は、例えばホストシステム（外部）から受けたコマンドに
基づき、ＮＡＮＤ型フラッシュメモリ１００を制御する。
【００１０】
図示するように半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリ１００とフラッシュ
コントローラ２００を接続する複数の配線を有する。この配線は、チップイネーブル信号
／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、
ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／Ｗ
Ｐ、Ｉ／Ｏ１〜Ｉ／Ｏ８から入出力されるデータ信号を、転送するための配線である。
【００１１】
ＮＡＮＤ型フラッシュメモリ１００は、例えばＦＡＴシステムや管理データを保持する
ＲＯＭヒューズを有する。
【００１２】
なお、本実施形態は、ＳＤカードに限定されることなく、フラッシュメモリ１００とメ
モリコントローラ２００を含むメモリシステム（例えば、ＳＳＤ）に対して適用できる。
具体的な適用方法については、後述する。
【００１３】
２．フラッシュメモリ１００とメモリコントローラ２００の実装方法
図２（ａ）は、第１実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメ
モリコントローラ２００の実装方法を示す側方断面図である。図２（ｂ）は、第１実施形
態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実
装方法を示す上面図である。
【００１４】
図２（ａ）に示すように、半導体記憶装置１は、プリント基板３０と、プリント基板３
０上に実装されたＮＡＮＤ型フラッシュメモリ１００と、プリント基板３０上に実装され
たメモリコントローラ２００と、プリント基板３０と電気的に接続されたコネクタ４０と
、ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００等を格納するケース
５０（筐体）を有する。
【００１５】
プリント基板３０は、ソルダーレジスト１０と、このソルダーレジスト１０の両表面に
形成された金属配線２０を有する。また、プリント基板３０の一方の表面に形成された金
属配線２０は、ソルダーレジスト１０を貫通する図示せぬビアを介してプリント基板３０
の他方の表面に形成された金属配線２０に接続される。
【００１６】
図２（ｂ）に示すように、第１実施形態の半導体記憶装置１は、ＮＡＮＤ型フラッシュ
メモリ１００とメモリコントローラ２００との間に、複数の金属配線２０ａ〜２０ｊを有
する。この複数の金属配線２０ａ〜２０ｊは、図１におけるチップイネーブル信号／ＣＥ
、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライト
イネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、Ｉ
／Ｏ１〜Ｉ／Ｏ８から入出力されるデータ信号を、転送するための配線に対応する。
【００１７】
なお、複数の金属配線２０ａ〜２０ｊの本数は、本実施形態に限定されることなく、何
本でも構わない。
【００１８】
複数の金属配線２０のうち、金属配線２０ａ、２０ｄ、２０ｆ、２０ｈ、２０ｊは、他
の金属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉよりも配線幅が太い。説明の便宜上
、複数の金属配線２０を配線幅の太さで２つのグループに分けたとき、配線幅が相対的に
太い金属配線２０を第１金属配線と呼び、配線幅が相対的に細い金属配線２０を第２金属
配線と呼ぶ。
【００１９】
図２（ｂ）に示すように、第２金属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉは、
第１金属配線２０ａ、２０ｄ、２０ｆ、２０ｈ、２０ｊに隣接するように配置される。第
２金属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉの両隣の配線のうち、少なくとも一
方の配線が第１金属配線２０ａ、２０ｄ、２０ｆ、２０ｈ、２０ｊとなるように、第２金
属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉは配置される。
【００２０】
３．第１実施形態の効果
以上より、本実施形態は、耐振動性を向上可能な半導体記憶装置を提供できる。以下、
具体的に説明する。説明の便宜上、ＮＡＮＤ型フラッシュメモリ１００とメモリコントロ
ーラ２００との間に形成された金属配線が第２金属配線のみで形成されている比較例を用
いて、本実施形態の効果を説明する。
【００２１】
例えばプリント基板３０の平面に対して直交する方向（第１方向）に半導体記憶装置１
が力／衝撃を受けた場合、プリント基板３０のうち、ＮＡＮＤ型フラッシュメモリ１００
とメモリコントローラ２００との間に形成された部分に応力が集中しやすい。
【００２２】
その結果、プリント基板３０の応力が集中する部分にクラックが入る場合がある。すな
わち、応力が集中する部分にある金属配線が断線する可能性がある。
【００２３】
しかし、本実施形態の半導体記憶装置１では、図２（ｂ）に示すように第１金属配線と
第２金属配線が隣接するように、第２金属配線は配置されている。ここで、第１金属配線
の配線幅が第２金属配線の配線幅よりも太い。したがって、第２金属配線よりも第１金属
配線がより応力を受けるため、隣接する第２金属配線が断線しにくくなる。以上より、本
実施形態は、耐振動性を向上可能な半導体記憶装置を提供できる。
【００２４】
本実施形態のように、第２金属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉの両隣の
配線のうち、少なくとも一方の配線が第１金属配線２０ａ、２０ｄ、２０ｆ、２０ｈ、２
０ｊとなるように、第２金属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉは配置されれ
ばよく、例えば金属配線２０ｆ〜２０ｊのように、第１金属配線と第２金属配線が交互に
配置されていてもよく、金属配線２０ａ〜２０ｄのように、２本の第２金属配線を２本の
第１金属配線が挟むように配置されていてもよい。
【００２５】
（第２実施形態）
第２実施態様に従った半導体記憶装置について説明する。第１実施形態と同様に、ＳＤ
カードの例を用いて説明する。第２実施形態は、第１実施形態に対して金属配線２０のレ
イアウトが異なり、他の構成等については同一である。このため、同一部分の詳細な説明
を省略する。
【００２６】
１．フラッシュメモリ１００とメモリコントローラ２００の実装方法
図３（ａ）は、第２実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメ
モリコントローラ２００の実装方法を示す側方断面図である。図３（ｂ）は、第２実施形
態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実
装方法を示す上面図である。図３（ｃ）は、図３（ｂ）のうち、金属配線２０の拡大を示
す図である。
【００２７】
図３（ｂ）に示すように、第２実施形態の半導体記憶装置１は、ＮＡＮＤ型フラッシュ
メモリ１００とメモリコントローラ２００との間に、複数の金属配線２０ａ〜２０ｊを有
する。この複数の金属配線２０ａ〜２０ｊは、図１におけるチップイネーブル信号／ＣＥ
、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライト
イネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、I
／O１〜I／O８から入出力されるデータ信号を、転送するための配線に対応する。
【００２８】
なお、複数の金属配線２０ａ〜２０ｊの本数は、本実施形態に限定されることなく、何
本でも構わない。
【００２９】
図３（ｂ）及び（ｃ）に示すように、各金属配線２０ａ〜２０ｊにおいて金属配線の一
部分の幅が太くなり（幅ｂ）、その他の部分が幅ｂよりも細く形成される（幅ａ；ａ＜ｂ
）。図３（ｃ）に示すように、金属配線２０ｆのうち幅ｂとなる部分は、金属配線２０ｇ
、２０ｈのうち幅ｂとなる部分に対して、金属配線の延びる方向にずれて配置される。同
様に、金属配線２０ｇのうち幅ｂとなる部分は、金属配線２０ｆ、２０ｈのうち幅ｂとな
る部分に対して、金属配線の延びる方向にずれて配置される。このように、金属配線の幅
ｂとなる部分は、隣接する金属配線の幅ｂとなる部分に対して、金属配線の延びる方向に
ずれて配置される。
【００３０】
２．第２実施形態の効果
以上より、第２実施形態も、第１実施形態と同様に、耐振動性を向上可能な半導体記憶
装置を提供できる。すなわち、本実施形態の半導体記憶装置１では、図３（ｃ）に示すよ
うに複数の金属配線２０を全体で見たとき、配線幅がｂとなる部分が、複数の金属配線２
０のうちいずれか１本の金属配線に存在する。したがって、配線幅がｂとなる部分が他の
部分より応力を受けるため、金属配線２０が断線しにくくなる。以上より、本実施形態は
、耐振動性を向上可能な半導体記憶装置を提供できる。
【００３１】
（第３実施形態）
第３実施態様に従った半導体記憶装置について説明する。第１実施形態と同様に、ＳＤ
カードの例を用いて説明する。第３実施形態は、第１実施形態に対してダミー金属配線２
１ａ〜２１ｅを用いる構成が異なり、他の構成等については同一である。このため、同一
部分の詳細な説明を省略する。
【００３２】
１．フラッシュメモリ１００とメモリコントローラ２００の実装方法
図４（ａ）は、第３実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメ
モリコントローラ２００の実装方法を示す側方断面図である。図４（ｂ）は、第３実施形
態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実
装方法を示す上面図である。
【００３３】
図４（ｂ）に示すように、第３実施形態の半導体記憶装置１は、ＮＡＮＤ型フラッシュ
メモリ１００とメモリコントローラ２００との間に、複数の金属配線２０ａ〜２０ｅを有
する。この複数の金属配線２０ａ〜２０ｅは、図１におけるチップイネーブル信号／ＣＥ
、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライト
イネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、I
／O１〜I／O８から入出力されるデータ信号を、転送するための配線に対応する。
【００３４】
なお、複数の金属配線２０ａ〜２０ｅの本数は、本実施形態に限定されることなく、何
本でも構わない。
【００３５】
また、半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ
２００との間に、複数のダミー配線２１ａ〜２１ｅを有する。このダミー配線２１ａ〜２
１ｅは、信号を転送するための配線でなく、複数の金属配線２０ａ〜２０ｅの断線を防止
する機能を有する。
【００３６】
ダミー配線２１ａ〜２１ｅの配線幅は、金属配線２０ａ〜２０ｅの配線幅よりも太い。
金属配線２０ａ〜２０ｅそれぞれの両隣の配線のうち、少なくとも一方の配線がダミー配
線２１ａ〜２１ｅとなるように、ダミー配線２１ａ〜２１ｅは配置される。
【００３７】
また、２本のダミー配線２１で複数の金属配線２０ａ〜２０ｅを挟むように、ダミー配
線２１を形成してもよい。
【００３８】
２．第３実施形態の効果
以上より、第３実施形態も、第１実施形態と同様に、耐振動性を向上可能な半導体記憶
装置を提供できる。第３実施形態の半導体記憶装置１は、ダミー配線２１の配線幅が金属
配線２０の配線幅よりも太い。したがって、ダミー配線２１が金属配線２０より応力を受
けるため、金属配線２０が断線しにくくなる。以上より、本実施形態は、耐振動性を向上
可能な半導体記憶装置を提供できる。
【００３９】
（変形例１）
次に、変形例１に従った半導体記憶装置について説明する。変形例１の半導体記憶装置
の例としてＳＤカードを用いて説明する。
【００４０】
１．フラッシュメモリ１００とメモリコントローラ２００の実装方法
図５は、変形例１におけるフラッシュメモリ１００とメモリコントローラ２００の実装
方法を示す側方断面図である。
【００４１】
変形例１の半導体記憶装置１は、プリント基板３０と、プリント基板３０上に実装され
たＮＡＮＤ型フラッシュメモリ１００と、プリント基板３０上に実装されたメモリコント
ローラ２００と、プリント基板３０と電気的に接続されたコネクタ４０と、ＮＡＮＤ型フ
ラッシュメモリ１００及びメモリコントローラ２００等を格納するケース５０（筐体）と
、弾性部材６０を有する。
【００４２】
この弾性部材６０は、第１方向に半導体記憶装置１が力／衝撃を受けた場合、プリント
基板３０のうちＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００との間に
形成された部分に集中する応力を軽減する機能を有する。弾性部材６０は、例えばゴムを
材料として用いる。
【００４３】
弾性部材６０は、プリント基板３０のうちＮＡＮＤ型フラッシュメモリ１００とメモリ
コントローラ２００との間に位置する部分に載置される。弾性部材６０は、金属配線２０
上に配置される。
【００４４】
２．変形例１の効果
上述したように、変形例１の弾性部材６０は、第１方向に半導体記憶装置１が力／衝撃
を受けた場合、プリント基板３０のうちＮＡＮＤ型フラッシュメモリ１００とメモリコン
トローラ２００との間に形成された部分に集中する応力を軽減できる。その結果、金属配
線の断線を軽減でき、耐振動性を向上可能な半導体記憶装置を提供できる。
【００４５】
本変形例１は、第１実施形態乃至第３実施形態に適用することができる。すなわち、金
属配線の形状やダミー配線を形成したうえで、弾性部材６０を所望の位置に配置すること
で、より耐振動性を向上可能な半導体記憶装置を提供できる。
【００４６】
（変形例２）
次に、変形例２に従った半導体記憶装置について説明する。変形例２の半導体記憶装置
の例としてＳＤカードを用いて説明する。
【００４７】
１．フラッシュメモリ１００とメモリコントローラ２００の実装方法
図６は、変形例１におけるフラッシュメモリ１００とメモリコントローラ２００の実装
方法を示す側方断面図である。図７は、変形例１におけるフラッシュメモリ１００とメモ
リコントローラ２００の実装方法を示す上面図である。
【００４８】
変形例２の半導体記憶装置１は、プリント基板３０と、プリント基板３０上に実装され
たＮＡＮＤ型フラッシュメモリ１００と、プリント基板３０上に実装されたメモリコント
ローラ２００と、プリント基板３０と電気的に接続されたコネクタ４０と、ＮＡＮＤ型フ
ラッシュメモリ１００及びメモリコントローラ２００等を格納するケース５０（筐体）と
、スリット７０を有する。
【００４９】
このスリット７０は、第１方向に半導体記憶装置１が力／衝撃を受けた場合、プリント
基板３０のうちＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００との間に
形成された部分に集中する応力を外部に逃がす機能を有する。
【００５０】
スリット７０は、プリント基板３０に貫通する孔であり、プリント基板３０のうちＮＡ
ＮＤ型フラッシュメモリ１００とメモリコントローラ２００との間に位置する部分に形成
される。
【００５１】
２．変形例２の効果
上述したように、変形例２のスリット７０は、第１方向に半導体記憶装置１が力／衝撃
を受けた場合、プリント基板３０のうちＮＡＮＤ型フラッシュメモリ１００とメモリコン
トローラ２００との間に形成された部分に集中する応力を逃がす。その結果、金属配線の
断線を軽減でき、耐振動性を向上可能な半導体記憶装置を提供できる。
【００５２】
本変形例２は、第１実施形態乃至第３実施形態に適用することができる。すなわち、金
属配線の形状やダミー配線を形成したうえで、スリット７０を所望の位置に形成すること
で、より耐振動性を向上可能な半導体記憶装置を提供できる。
【００５３】
なお、本変形例２は、例えばプリント基板３０が複数設けられた半導体記憶装置１で有
用である。例えば、変形例２の半導体記憶装置１で、プリント基板３０にスリット７０を
複数形成する場合を検討する。この場合には、複数のスリット７０があるために、ＮＡＮ
Ｄ型フラッシュメモリ１００とメモリコントローラ２００との間に形成する配線がひける
領域が第１実施形態乃至第３実施形態と比較して少なくなる。
【００５４】
しかし、図８に示すように、複数のプリント基板３０ａ、３０ｂを用いた半導体記憶装
置１では、一度プリント基板３０ｂを経由して、ＮＡＮＤ型フラッシュメモリ１００とメ
モリコントローラ２００を接続することができる。
【００５５】
その結果、第１実施形態乃至第３実施形態よりも配線がひける領域が少なくても、耐振
動性を向上可能な半導体記憶装置を提供できる。
【００５６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。
【００５７】
本実施形態を、フラッシュメモリとメモリコントローラを含む例えばＳＳＤに適用した
場合について、図９を用いて説明する。図９のブロック図に示すように、ＳＳＤは、ホス
ト装置からリード／ライトされるデータを記憶するＮＡＮＤ型フラッシュメモリ（半導体
チップ）１００と、ホスト装置とＮＡＮＤ型フラッシュメモリ１００との間のデータ転送
およびデータ転送の一環としてＮＡＮＤ型フラッシュメモリ１００のアクセス制御を実行
するコントローラチップであるデータ転送装置（半導体チップ）２００’と、データ転送
装置２００’がデータ転送のための転送データを一次格納するための揮発性メモリである
ＲＡＭ（半導体チップ）３００を備える。
【００５８】
ホスト装置から送信されてきたデータは、データ転送装置２００’の制御の下、いった
んＲＡＭ３００に格納され、その後、ＲＡＭ３００から読み出されてＮＡＮＤ型フラッシ
ュメモリ１００に書き込まれる。
【００５９】
データ転送装置２００’は、ＡＴＡ Ｉ／Ｆの制御およびホスト装置とＲＡＭ３００と
の間のデータ転送の制御を実行するＡＴＡインターフェースコントローラ（ＡＴＡコント
ローラ）と、ＲＡＭ３００に対するデータのリード／ライトを制御するＲＡＭコントロー
ラと、ＮＡＮＤ型フラッシュメモリ１００とＲＡＭ３００との間のデータ転送の制御を実
行するＮＡＮＤコントローラと、ファームウェアに基づいてデータ転送装置２００’全体
の制御を実行するＭＰＵを備える。
【００６０】
本実施形態を上記のＳＳＤに適用する場合には、ＮＡＮＤ型フラッシュメモリ１００と
データ転送装置２００’との間に設けられた複数の配線が第１配線と第２配線となるよう
配線幅を変更してもよい。また、データ転送装置２００’とＲＡＭ３００との間に設けら
れた複数の配線が第１配線と第２配線となるよう配線幅を変更してもよい。
【００６１】
変形例について、ＳＳＤの実施形態に対しても同様に適用することができる。
【００６２】
なお、本実施形態では、ＳＤカードやＳＳＤを例として説明したが、これに限定される
ことなく、プリント基板に実装された半導体実装部品間の配線全てに適用できる。半導体
実装部品には、半導体チップも含まれる。
【００６３】
更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示され
る全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄
で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、こ
の構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００６４】
１ 半導体記憶装置
１０ ソルダーレジスト
２０、２０ａ〜２０ｊ 金属配線
２１、２１ａ〜２１ｅ ダミー配線
３０、３０ａ、３０ｂ プリント基板
４０ コネクタ
５０ ケース
６０ 弾性部材
７０ スリット
１００ ＮＡＮＤ型フラッシュメモリ
２００ メモリコントローラ
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関し、例えばＮＡＮＤ型フラッシュメモリを含む半導
体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性メモリであるＮＡＮＤ型フラッシュメモリの開発が行われている。この
ＮＡＮＤ型フラッシュメモリは、パーソナルコンピュータ、携帯電話またはデジタルカメ
ラ等のホスト機器の補助記憶装置として普及している。このＮＡＮＤ型フラッシュメモリ
を用いた小型の半導体記憶装置として、例えばＳＤカードが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平３−１１２１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、耐振動性を向上可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、基板と、前記基板上に載置された第１半導体実装
部品と、前記基板上に載置された第２半導体実装部品と、前記第１半導体実装部品と前記
第２半導体実装部品に接続されて前記基板に設けられた第１配線と、前記第１半導体実装
部品と前記第２半導体実装部品に接続されて、前記第１配線の配線幅よりも太い配線幅を
有し、前記基板に設けられた第２配線とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態における半導体記憶装置を示すブロック図。
【図２】図２（ａ）は、第１実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す側方断面図である。図２（ｂ）は、第１実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す上面図である。
【図３】図３（ａ）は、第２実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す側方断面図である。図３（ｂ）は、第２実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す上面図である。図３（ｃ）は、図３（ｂ）のうち、金属配線２０の拡大を示す図である。
【図４】図４（ａ）は、第３実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す側方断面図である。図４（ｂ）は、第１実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す上面図である。
【図５】変形例１におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す側方断面図。
【図６】変形例２におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す側方断面図。
【図７】変形例２におけるフラッシュメモリ１００とメモリコントローラ２００の実装方法を示す上面図。
【図８】複数のプリント基板を有する半導体記憶装置において、変形例２の適用例を示す側方断面図。
【図９】本実施形態のＳＳＤを示すブロック図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本実施形態について説明する。この説明に際し、全図にわたり、共
通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定さ
れるものではない。なお、本実施形態は、本発明を限定するものではない。
【０００８】
（第１実施形態）
第１実施態様に従った半導体記憶装置について説明する。第１実施形態の半導体記憶装
置の例としてＳＤカードを用いて説明する。
【０００９】
１．半導体記憶装置の全体構成について
図１は、第１実施形態における半導体記憶装置を示すブロックである。図示するように
半導体記憶装置１は、おおまかにＮＡＮＤ型フラッシュメモリ（半導体チップ）１００と
、フラッシュコントローラ（メモリコントローラ、半導体チップ）２００を有する。この
フラッシュコントローラ２００は、例えばホストシステム（外部）から受けたコマンドに
基づき、ＮＡＮＤ型フラッシュメモリ１００を制御する。
【００１０】
図示するように半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリ１００とフラッシュ
コントローラ２００を接続する複数の配線を有する。この配線は、チップイネーブル信号
／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、
ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／Ｗ
Ｐ、Ｉ／Ｏ１〜Ｉ／Ｏ８から入出力されるデータ信号を、転送するための配線である。
【００１１】
ＮＡＮＤ型フラッシュメモリ１００は、例えばＦＡＴシステムや管理データを保持する
ＲＯＭヒューズを有する。
【００１２】
なお、本実施形態は、ＳＤカードに限定されることなく、フラッシュメモリ１００とメ
モリコントローラ２００を含むメモリシステム（例えば、ＳＳＤ）に対して適用できる。
具体的な適用方法については、後述する。
【００１３】
２．フラッシュメモリ１００とメモリコントローラ２００の実装方法
図２（ａ）は、第１実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメ
モリコントローラ２００の実装方法を示す側方断面図である。図２（ｂ）は、第１実施形
態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実
装方法を示す上面図である。
【００１４】
図２（ａ）に示すように、半導体記憶装置１は、プリント基板３０と、プリント基板３
０上に実装されたＮＡＮＤ型フラッシュメモリ１００と、プリント基板３０上に実装され
たメモリコントローラ２００と、プリント基板３０と電気的に接続されたコネクタ４０と
、ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００等を格納するケース
５０（筐体）を有する。
【００１５】
プリント基板３０は、ソルダーレジスト１０と、このソルダーレジスト１０の両表面に
形成された金属配線２０を有する。また、プリント基板３０の一方の表面に形成された金
属配線２０は、ソルダーレジスト１０を貫通する図示せぬビアを介してプリント基板３０
の他方の表面に形成された金属配線２０に接続される。
【００１６】
図２（ｂ）に示すように、第１実施形態の半導体記憶装置１は、ＮＡＮＤ型フラッシュ
メモリ１００とメモリコントローラ２００との間に、複数の金属配線２０ａ〜２０ｊを有
する。この複数の金属配線２０ａ〜２０ｊは、図１におけるチップイネーブル信号／ＣＥ
、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライト
イネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、Ｉ
／Ｏ１〜Ｉ／Ｏ８から入出力されるデータ信号を、転送するための配線に対応する。
【００１７】
なお、複数の金属配線２０ａ〜２０ｊの本数は、本実施形態に限定されることなく、何
本でも構わない。
【００１８】
複数の金属配線２０のうち、金属配線２０ａ、２０ｄ、２０ｆ、２０ｈ、２０ｊは、他
の金属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉよりも配線幅が太い。説明の便宜上
、複数の金属配線２０を配線幅の太さで２つのグループに分けたとき、配線幅が相対的に
太い金属配線２０を第１金属配線と呼び、配線幅が相対的に細い金属配線２０を第２金属
配線と呼ぶ。
【００１９】
図２（ｂ）に示すように、第２金属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉは、
第１金属配線２０ａ、２０ｄ、２０ｆ、２０ｈ、２０ｊに隣接するように配置される。第
２金属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉの両隣の配線のうち、少なくとも一
方の配線が第１金属配線２０ａ、２０ｄ、２０ｆ、２０ｈ、２０ｊとなるように、第２金
属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉは配置される。
【００２０】
３．第１実施形態の効果
以上より、本実施形態は、耐振動性を向上可能な半導体記憶装置を提供できる。以下、
具体的に説明する。説明の便宜上、ＮＡＮＤ型フラッシュメモリ１００とメモリコントロ
ーラ２００との間に形成された金属配線が第２金属配線のみで形成されている比較例を用
いて、本実施形態の効果を説明する。
【００２１】
例えばプリント基板３０の平面に対して直交する方向（第１方向）に半導体記憶装置１
が力／衝撃を受けた場合、プリント基板３０のうち、ＮＡＮＤ型フラッシュメモリ１００
とメモリコントローラ２００との間に形成された部分に応力が集中しやすい。
【００２２】
その結果、プリント基板３０の応力が集中する部分にクラックが入る場合がある。すな
わち、応力が集中する部分にある金属配線が断線する可能性がある。
【００２３】
しかし、本実施形態の半導体記憶装置１では、図２（ｂ）に示すように第１金属配線と
第２金属配線が隣接するように、第２金属配線は配置されている。ここで、第１金属配線
の配線幅が第２金属配線の配線幅よりも太い。したがって、第２金属配線よりも第１金属
配線がより応力を受けるため、隣接する第２金属配線が断線しにくくなる。以上より、本
実施形態は、耐振動性を向上可能な半導体記憶装置を提供できる。
【００２４】
本実施形態のように、第２金属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉの両隣の
配線のうち、少なくとも一方の配線が第１金属配線２０ａ、２０ｄ、２０ｆ、２０ｈ、２
０ｊとなるように、第２金属配線２０ｂ、２０ｃ、２０ｅ、２０ｇ、２０ｉは配置されれ
ばよく、例えば金属配線２０ｆ〜２０ｊのように、第１金属配線と第２金属配線が交互に
配置されていてもよく、金属配線２０ａ〜２０ｄのように、２本の第２金属配線を２本の
第１金属配線が挟むように配置されていてもよい。
【００２５】
（第２実施形態）
第２実施態様に従った半導体記憶装置について説明する。第１実施形態と同様に、ＳＤ
カードの例を用いて説明する。第２実施形態は、第１実施形態に対して金属配線２０のレ
イアウトが異なり、他の構成等については同一である。このため、同一部分の詳細な説明
を省略する。
【００２６】
１．フラッシュメモリ１００とメモリコントローラ２００の実装方法
図３（ａ）は、第２実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメ
モリコントローラ２００の実装方法を示す側方断面図である。図３（ｂ）は、第２実施形
態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実
装方法を示す上面図である。図３（ｃ）は、図３（ｂ）のうち、金属配線２０の拡大を示
す図である。
【００２７】
図３（ｂ）に示すように、第２実施形態の半導体記憶装置１は、ＮＡＮＤ型フラッシュ
メモリ１００とメモリコントローラ２００との間に、複数の金属配線２０ａ〜２０ｊを有
する。この複数の金属配線２０ａ〜２０ｊは、図１におけるチップイネーブル信号／ＣＥ
、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライト
イネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、I
／O１〜I／O８から入出力されるデータ信号を、転送するための配線に対応する。
【００２８】
なお、複数の金属配線２０ａ〜２０ｊの本数は、本実施形態に限定されることなく、何
本でも構わない。
【００２９】
図３（ｂ）及び（ｃ）に示すように、各金属配線２０ａ〜２０ｊにおいて金属配線の一
部分の幅が太くなり（幅ｂ）、その他の部分が幅ｂよりも細く形成される（幅ａ；ａ＜ｂ
）。図３（ｃ）に示すように、金属配線２０ｆのうち幅ｂとなる部分は、金属配線２０ｇ
、２０ｈのうち幅ｂとなる部分に対して、金属配線の延びる方向にずれて配置される。同
様に、金属配線２０ｇのうち幅ｂとなる部分は、金属配線２０ｆ、２０ｈのうち幅ｂとな
る部分に対して、金属配線の延びる方向にずれて配置される。このように、金属配線の幅
ｂとなる部分は、隣接する金属配線の幅ｂとなる部分に対して、金属配線の延びる方向に
ずれて配置される。
【００３０】
２．第２実施形態の効果
以上より、第２実施形態も、第１実施形態と同様に、耐振動性を向上可能な半導体記憶
装置を提供できる。すなわち、本実施形態の半導体記憶装置１では、図３（ｃ）に示すよ
うに複数の金属配線２０を全体で見たとき、配線幅がｂとなる部分が、複数の金属配線２
０のうちいずれか１本の金属配線に存在する。したがって、配線幅がｂとなる部分が他の
部分より応力を受けるため、金属配線２０が断線しにくくなる。以上より、本実施形態は
、耐振動性を向上可能な半導体記憶装置を提供できる。
【００３１】
（第３実施形態）
第３実施態様に従った半導体記憶装置について説明する。第１実施形態と同様に、ＳＤ
カードの例を用いて説明する。第３実施形態は、第１実施形態に対してダミー金属配線２
１ａ〜２１ｅを用いる構成が異なり、他の構成等については同一である。このため、同一
部分の詳細な説明を省略する。
【００３２】
１．フラッシュメモリ１００とメモリコントローラ２００の実装方法
図４（ａ）は、第３実施形態の半導体記憶装置１におけるフラッシュメモリ１００とメ
モリコントローラ２００の実装方法を示す側方断面図である。図４（ｂ）は、第３実施形
態の半導体記憶装置１におけるフラッシュメモリ１００とメモリコントローラ２００の実
装方法を示す上面図である。
【００３３】
図４（ｂ）に示すように、第３実施形態の半導体記憶装置１は、ＮＡＮＤ型フラッシュ
メモリ１００とメモリコントローラ２００との間に、複数の金属配線２０ａ〜２０ｅを有
する。この複数の金属配線２０ａ〜２０ｅは、図１におけるチップイネーブル信号／ＣＥ
、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライト
イネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、I
／O１〜I／O８から入出力されるデータ信号を、転送するための配線に対応する。
【００３４】
なお、複数の金属配線２０ａ〜２０ｅの本数は、本実施形態に限定されることなく、何
本でも構わない。
【００３５】
また、半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ
２００との間に、複数のダミー配線２１ａ〜２１ｅを有する。このダミー配線２１ａ〜２
１ｅは、信号を転送するための配線でなく、複数の金属配線２０ａ〜２０ｅの断線を防止
する機能を有する。
【００３６】
ダミー配線２１ａ〜２１ｅの配線幅は、金属配線２０ａ〜２０ｅの配線幅よりも太い。
金属配線２０ａ〜２０ｅそれぞれの両隣の配線のうち、少なくとも一方の配線がダミー配
線２１ａ〜２１ｅとなるように、ダミー配線２１ａ〜２１ｅは配置される。
【００３７】
また、２本のダミー配線２１で複数の金属配線２０ａ〜２０ｅを挟むように、ダミー配
線２１を形成してもよい。
【００３８】
２．第３実施形態の効果
以上より、第３実施形態も、第１実施形態と同様に、耐振動性を向上可能な半導体記憶
装置を提供できる。第３実施形態の半導体記憶装置１は、ダミー配線２１の配線幅が金属
配線２０の配線幅よりも太い。したがって、ダミー配線２１が金属配線２０より応力を受
けるため、金属配線２０が断線しにくくなる。以上より、本実施形態は、耐振動性を向上
可能な半導体記憶装置を提供できる。
【００３９】
（変形例１）
次に、変形例１に従った半導体記憶装置について説明する。変形例１の半導体記憶装置
の例としてＳＤカードを用いて説明する。
【００４０】
１．フラッシュメモリ１００とメモリコントローラ２００の実装方法
図５は、変形例１におけるフラッシュメモリ１００とメモリコントローラ２００の実装
方法を示す側方断面図である。
【００４１】
変形例１の半導体記憶装置１は、プリント基板３０と、プリント基板３０上に実装され
たＮＡＮＤ型フラッシュメモリ１００と、プリント基板３０上に実装されたメモリコント
ローラ２００と、プリント基板３０と電気的に接続されたコネクタ４０と、ＮＡＮＤ型フ
ラッシュメモリ１００及びメモリコントローラ２００等を格納するケース５０（筐体）と
、弾性部材６０を有する。
【００４２】
この弾性部材６０は、第１方向に半導体記憶装置１が力／衝撃を受けた場合、プリント
基板３０のうちＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００との間に
形成された部分に集中する応力を軽減する機能を有する。弾性部材６０は、例えばゴムを
材料として用いる。
【００４３】
弾性部材６０は、プリント基板３０のうちＮＡＮＤ型フラッシュメモリ１００とメモリ
コントローラ２００との間に位置する部分に載置される。弾性部材６０は、金属配線２０
上に配置される。
【００４４】
２．変形例１の効果
上述したように、変形例１の弾性部材６０は、第１方向に半導体記憶装置１が力／衝撃
を受けた場合、プリント基板３０のうちＮＡＮＤ型フラッシュメモリ１００とメモリコン
トローラ２００との間に形成された部分に集中する応力を軽減できる。その結果、金属配
線の断線を軽減でき、耐振動性を向上可能な半導体記憶装置を提供できる。
【００４５】
本変形例１は、第１実施形態乃至第３実施形態に適用することができる。すなわち、金
属配線の形状やダミー配線を形成したうえで、弾性部材６０を所望の位置に配置すること
で、より耐振動性を向上可能な半導体記憶装置を提供できる。
【００４６】
（変形例２）
次に、変形例２に従った半導体記憶装置について説明する。変形例２の半導体記憶装置
の例としてＳＤカードを用いて説明する。
【００４７】
１．フラッシュメモリ１００とメモリコントローラ２００の実装方法
図６は、変形例１におけるフラッシュメモリ１００とメモリコントローラ２００の実装
方法を示す側方断面図である。図７は、変形例１におけるフラッシュメモリ１００とメモ
リコントローラ２００の実装方法を示す上面図である。
【００４８】
変形例２の半導体記憶装置１は、プリント基板３０と、プリント基板３０上に実装され
たＮＡＮＤ型フラッシュメモリ１００と、プリント基板３０上に実装されたメモリコント
ローラ２００と、プリント基板３０と電気的に接続されたコネクタ４０と、ＮＡＮＤ型フ
ラッシュメモリ１００及びメモリコントローラ２００等を格納するケース５０（筐体）と
、スリット７０を有する。
【００４９】
このスリット７０は、第１方向に半導体記憶装置１が力／衝撃を受けた場合、プリント
基板３０のうちＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００との間に
形成された部分に集中する応力を外部に逃がす機能を有する。
【００５０】
スリット７０は、プリント基板３０に貫通する孔であり、プリント基板３０のうちＮＡ
ＮＤ型フラッシュメモリ１００とメモリコントローラ２００との間に位置する部分に形成
される。
【００５１】
２．変形例２の効果
上述したように、変形例２のスリット７０は、第１方向に半導体記憶装置１が力／衝撃
を受けた場合、プリント基板３０のうちＮＡＮＤ型フラッシュメモリ１００とメモリコン
トローラ２００との間に形成された部分に集中する応力を逃がす。その結果、金属配線の
断線を軽減でき、耐振動性を向上可能な半導体記憶装置を提供できる。
【００５２】
本変形例２は、第１実施形態乃至第３実施形態に適用することができる。すなわち、金
属配線の形状やダミー配線を形成したうえで、スリット７０を所望の位置に形成すること
で、より耐振動性を向上可能な半導体記憶装置を提供できる。
【００５３】
なお、本変形例２は、例えばプリント基板３０が複数設けられた半導体記憶装置１で有
用である。例えば、変形例２の半導体記憶装置１で、プリント基板３０にスリット７０を
複数形成する場合を検討する。この場合には、複数のスリット７０があるために、ＮＡＮ
Ｄ型フラッシュメモリ１００とメモリコントローラ２００との間に形成する配線がひける
領域が第１実施形態乃至第３実施形態と比較して少なくなる。
【００５４】
しかし、図８に示すように、複数のプリント基板３０ａ、３０ｂを用いた半導体記憶装
置１では、一度プリント基板３０ｂを経由して、ＮＡＮＤ型フラッシュメモリ１００とメ
モリコントローラ２００を接続することができる。
【００５５】
その結果、第１実施形態乃至第３実施形態よりも配線がひける領域が少なくても、耐振
動性を向上可能な半導体記憶装置を提供できる。
【００５６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。
【００５７】
本実施形態を、フラッシュメモリとメモリコントローラを含む例えばＳＳＤに適用した
場合について、図９を用いて説明する。図９のブロック図に示すように、ＳＳＤは、ホス
ト装置からリード／ライトされるデータを記憶するＮＡＮＤ型フラッシュメモリ（半導体
チップ）１００と、ホスト装置とＮＡＮＤ型フラッシュメモリ１００との間のデータ転送
およびデータ転送の一環としてＮＡＮＤ型フラッシュメモリ１００のアクセス制御を実行
するコントローラチップであるデータ転送装置（半導体チップ）２００’と、データ転送
装置２００’がデータ転送のための転送データを一次格納するための揮発性メモリである
ＲＡＭ（半導体チップ）３００を備える。
【００５８】
ホスト装置から送信されてきたデータは、データ転送装置２００’の制御の下、いった
んＲＡＭ３００に格納され、その後、ＲＡＭ３００から読み出されてＮＡＮＤ型フラッシ
ュメモリ１００に書き込まれる。
【００５９】
データ転送装置２００’は、ＡＴＡ Ｉ／Ｆの制御およびホスト装置とＲＡＭ３００と
の間のデータ転送の制御を実行するＡＴＡインターフェースコントローラ（ＡＴＡコント
ローラ）と、ＲＡＭ３００に対するデータのリード／ライトを制御するＲＡＭコントロー
ラと、ＮＡＮＤ型フラッシュメモリ１００とＲＡＭ３００との間のデータ転送の制御を実
行するＮＡＮＤコントローラと、ファームウェアに基づいてデータ転送装置２００’全体
の制御を実行するＭＰＵを備える。
【００６０】
本実施形態を上記のＳＳＤに適用する場合には、ＮＡＮＤ型フラッシュメモリ１００と
データ転送装置２００’との間に設けられた複数の配線が第１配線と第２配線となるよう
配線幅を変更してもよい。また、データ転送装置２００’とＲＡＭ３００との間に設けら
れた複数の配線が第１配線と第２配線となるよう配線幅を変更してもよい。
【００６１】
変形例について、ＳＳＤの実施形態に対しても同様に適用することができる。
【００６２】
なお、本実施形態では、ＳＤカードやＳＳＤを例として説明したが、これに限定される
ことなく、プリント基板に実装された半導体実装部品間の配線全てに適用できる。半導体
実装部品には、半導体チップも含まれる。
【００６３】
更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示され
る全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄
で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、こ
の構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００６４】
１ 半導体記憶装置
１０ ソルダーレジスト
２０、２０ａ〜２０ｊ 金属配線
２１、２１ａ〜２１ｅ ダミー配線
３０、３０ａ、３０ｂ プリント基板
４０ コネクタ
５０ ケース
６０ 弾性部材
７０ スリット
１００ ＮＡＮＤ型フラッシュメモリ
２００ メモリコントローラ
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に載置された第1半導体実装部品と、
前記基板上に載置された第２半導体実装部品と、
前記第１半導体実装部品と前記第２半導体実装部品に接続されて前記基板に設けられた
第１配線と、
前記第１半導体実装部品と前記第２半導体実装部品に接続されて、前記第１配線の配線
幅よりも太い配線幅を有し、前記基板に設けられた第２配線と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記基板に前記第１配線及び前記第２配線を複数本配置した半導体記憶装置であって、
前記前記第１配線それぞれは前記第２配線に隣接することを特徴とする請求項１記載の
半導体記憶装置。
【請求項３】
前記基板に前記第２配線の配線幅以上の配線幅を有するダミー配線をさらに設け、
前記ダミー配線は前記第１配線及び前記第２配線を挟むように配置されることを特徴と
する請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記第１半導体実装部品と前記第２半導体実装部品の間に配置された弾性部材をさらに
設けることを特徴とする請求項１乃至請求項３いずれか1項に記載の半導体記憶装置。
【請求項５】
前記基板のうち、前記第１半導体実装部品と前記第２半導体実装部品との間に位置する
箇所に穴を形成することを特徴とする請求項１乃至請求項４いずれか１項に記載の半導体
記憶装置。
【請求項１】
基板と、
前記基板上に載置された第1半導体実装部品と、
前記基板上に載置された第２半導体実装部品と、
前記第１半導体実装部品と前記第２半導体実装部品に接続されて前記基板に設けられた
第１配線と、
前記第１半導体実装部品と前記第２半導体実装部品に接続されて、前記第１配線の配線
幅よりも太い配線幅を有し、前記基板に設けられた第２配線と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記基板に前記第１配線及び前記第２配線を複数本配置した半導体記憶装置であって、
前記前記第１配線それぞれは前記第２配線に隣接することを特徴とする請求項１記載の
半導体記憶装置。
【請求項３】
前記基板に前記第２配線の配線幅以上の配線幅を有するダミー配線をさらに設け、
前記ダミー配線は前記第１配線及び前記第２配線を挟むように配置されることを特徴と
する請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記第１半導体実装部品と前記第２半導体実装部品の間に配置された弾性部材をさらに
設けることを特徴とする請求項１乃至請求項３いずれか1項に記載の半導体記憶装置。
【請求項５】
前記基板のうち、前記第１半導体実装部品と前記第２半導体実装部品との間に位置する
箇所に穴を形成することを特徴とする請求項１乃至請求項４いずれか１項に記載の半導体
記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−１１５３９１（Ｐ２０１３−１１５３９１Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６３１１２（Ｐ２０１１−２６３１１２）
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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