半導体集積回路装置及びその制御方法
【課題】 信頼性の高い電源電圧検知回路を備えた半導体集積回路装置を提供することを目的とする。
【解決手段】 電源電圧を検出し、前記電源電圧が第１の基準電圧よりも低下したときに、第１のディスエーブル信号を生成し、前記電源電圧が第２の電源電圧よりも低下したときに、第２のディスエーブル信号を生成する電源電圧検出回路と、前記電源電圧検出回路と接続され、前記第１のディスエーブル信号が入力されるときに動作を停止する第１の回路ブロックと、前記電源電圧検出回路と接続され、前記第２のディスエーブル信号が入力されるときに動作を停止する第２の回路ブロックと、前記第１の回路ブロックの動作時には、前記第１のディスエーブル信号または前記第２のディスエーブル信号を無効化する電源電圧検出無効化回路と、を有することを特徴とする半導体集積回路装置。
【解決手段】 電源電圧を検出し、前記電源電圧が第１の基準電圧よりも低下したときに、第１のディスエーブル信号を生成し、前記電源電圧が第２の電源電圧よりも低下したときに、第２のディスエーブル信号を生成する電源電圧検出回路と、前記電源電圧検出回路と接続され、前記第１のディスエーブル信号が入力されるときに動作を停止する第１の回路ブロックと、前記電源電圧検出回路と接続され、前記第２のディスエーブル信号が入力されるときに動作を停止する第２の回路ブロックと、前記第１の回路ブロックの動作時には、前記第１のディスエーブル信号または前記第２のディスエーブル信号を無効化する電源電圧検出無効化回路と、を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその制御方法に関し、例えば、ＩＣカードやＳＩＭカード等の低電源電圧状態における誤動作を防止するためのＩＣカード用ＬＳＩ、ＩＣカード及びＩＣカードの動作方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩの微細化に伴い、ＬＳＩの低電源電圧化が進行している。ＩＣカードやＳＩＭカード（携帯情報端末で使用されるＩＣカード）では、電源電圧が５Ｖ及び３Ｖの規格に加え、さらに１．８Ｖのものが規格化され始めている。このように、外部電源電圧の低下が進むにつれ、ＩＣカードやＳＩＭカード等に使用されるＬＳＩは、幅広い電源電圧への対応が要求されてきている。
【０００３】
このような電源電圧の状態に応じたＩＣの内部回路の動作を安定させるものとして、例えば、特許文献１に示すようなものがある。
【０００４】
従来のＩＣカード等には、電源電圧検知回路が搭載されており、この電源電圧検知回路により電源電圧が動作保証範囲外になったときには、異常処理動作として、ＩＣカード内の情報の書き込みや読み出し等の動作を中断し、ＩＣカード内に記憶されている情報の保持のために電源電圧が使われる。
【０００５】
しかし、ＩＣカード内の不揮発性メモリの書き込み時や消去時、コプロセッサの動作時等の急激に大電力を必要とする場合に、ＩＣカード内部の配線抵抗及び配線容量によりＩＣカードの内部電圧が一時的に低下する。この内部電圧の低下は、一時的な低下であり、且つ電源電圧が動作保証範囲内であっても発生するため、ＩＣカードの動作として異常と認識する必要があるものではなかった。
【０００６】
このように、一時的な電源電圧の正常な低下を異常動作であると認識してしまうため、電源電圧検知機能の信頼性が高いとは言えなかった。
【特許文献１】特開２００３−１３２３１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、信頼性の高い電源電圧検知機能を備えた半導体集積回路装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体集積回路装置は、電源電圧を検出し、前記電源電圧が第１の基準電圧よりも低下したときに、第１のディスエーブル信号を生成し、前記電源電圧が第２の電源電圧よりも低下したときに、第２のディスエーブル信号を生成する電源電圧検出回路と、前記電源電圧検出回路と接続され、前記第１のディスエーブル信号が入力されると動作を停止する不揮発性メモリと、前記電源電圧検出回路と接続され、前記第２のディスエーブル信号が入力されると動作を停止する制御回路と、前記不揮発メモリに対する書き込み若しくは消去時には、前記第１のディスエーブル信号または前記第２のディスエーブル信号を無効化する電源電圧検出無効化回路と、を有することを特徴としている。
【発明の効果】
【０００９】
本発明によれば、信頼性の高い電源電圧検知機能を備えた半導体集積回路装置及びその制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照して説明する。
【実施例】
【００１１】
本発明の実施例に係る半導体集積回路装置を図１乃至図４を用いて説明する。図１は、本発明の実施例に係るＩＣカード用ＬＳＩの内部の回路構成を示す概略図である。
【００１２】
本実施例では、電源（ＶＤＤ）端子パッド３から入力される電源電圧ＶＤＤが１．８Ｖであり、電源電圧ＶＤＤの動作保証範囲の下限が１．６Ｖであるとして本実施例を説明する。
【００１３】
図１に示すように、本発明の実施例に係るＬＳＩチップ（以下において、単に「ＬＳＩ」と言う）１００は、外部装置との接触インターフェイスとして、クロック（ＣＬＯＣＫ）端子パッド１、リセット（ＲＥＳＥＴ）端子パッド２、電源（ＶＤＤ）端子パッド３、接地（ＧＮＤ）端子パッド４、入出力（Ｉ／Ｏ）端子パッド５の各端子パッド（ボンディングパッド）を有している。このＬＳＩは、例えば、ＩＣカードとして用いられる。
【００１４】
また、ＬＳＩ１００は、回路ブロックとして、ＣＰＵ１０、電源電圧検出回路（ＢＬＤ）２０、システムコントロール回路（制御回路）４０、不揮発性メモリ５０、ＲＯＭ６０、ＲＡＭ７０及びＢＬＤ無効化回路２００を有している。ＢＬＤ無効化回路２００は、ＢＬＤマスク回路３０、論理回路（ＡＮＤ回路）Ａ及び論理回路（ＡＮＤ回路）Ｂを有している。システムコントロール回路４０は、履歴保持部４５を有している。
【００１５】
電源電圧検出回路（ＢＬＤ）２０は、電源端子パッド３に接続され、外部電源から印加された電圧ＶＤＤを検出し、電源電圧ＶＤＤを第１の基準電圧Ｖ１、第２の基準電圧Ｖ２と比較し、その比較結果を検知信号ＢＬＤ１、ＢＬＤ２として生成し、検知信号ＢＬＤ１を論理回路Ａに、検知信号ＢＬＤ２を論理回路Ｂに出力する回路ブロックである。ここで、検知信号ＢＬＤ１は、ＶＤＤ＜Ｖ１であるか否かを示す信号であり、検知信号ＢＬＤ２は、
ＶＤＤ＜Ｖ２であるか否かを示す信号である。
【００１６】
そして、検知信号ＢＬＤ１は、不揮発性メモリ５０に対する書き込みを行なうか否かを判断するための検知信号であり、検知信号ＢＬＤ２は、ＬＳＩ１００内の動作に必要な電圧に達しているか否かを判断するための検知信号である。
【００１７】
この電源電圧検出回路２０は、電源電圧ＶＤＤが、ＬＳＩの動作保証範囲（例えば、１．６Ｖ。）の下限より低い電圧である第１の基準電圧Ｖ１（例えば、１．５５Ｖ。）以下になった場合にＢＬＤ１にＨを出力する。また、電源電圧ＶＤＤが、第１の基準電圧Ｖ１よりも低い第２の基準電圧Ｖ２（例えば、１．５Ｖ。）以下になった場合にＢＬＤ２にＨを出力する。この第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２の設定方法は、後述する。
【００１８】
ＣＰＵ２０は、ＬＳＩ１００の処理を実行する処理制御装置であり、電源電圧検出回路２０、システムコントロール回路４０、ＲＯＭ６０、ＲＡＭ７０、不揮発性メモリ５０等の入出力をそれぞれ制御する制御手段も備える。また、ＬＳＩ１００の内部で大電力動作の実行を開始するときに大電力動作モード信号を生成し、ＢＬＤマスク回路３０に出力する。本実施例では、大電力動作として、不揮発性メモリ５０に情報の書き込みを開始するときに書き込み信号ＷＲをＢＬＤ無効化回路２００内のＢＬＤマスク回路３０に出力する。
【００１９】
電源電圧検出無効化回路（ＢＬＤ無効化回路）２００は、不揮発性メモリ５０及びシステムコントロール回路４０を動作させるか否かを決めるディスエーブル信号を送る。ディスエーブル信号が入力されると、不揮発性メモリ５０及びシステムコントロール回路４０のそれぞれは、動作を中止する。
【００２０】
ＢＬＤマスク回路は３０、ＣＰＵ１０から書き込み信号ＷＲが入力された後に、信号ＭＡＳＫを論理回路Ａに出力する。
【００２１】
論理回路Ａでは、電源電圧検出回路２０の出力ＢＬＤ１と、ＢＬＤマスク回路３０の出力ＭＡＳＫとを入力としている。論理回路Ａは出力信号として、不揮発性メモリ５０のディスエーブル信号ＥＥＤＩＳを不揮発性メモリ５０、システムコントロール回路４０内の履歴保持部４５と論理回路Ｂに出力する。
【００２２】
論理回路Ｂでは、電源電圧検出回路２０の出力ＢＬＤ２と、論理回路Ａの出力信号ＥＥＤＩＳとを入力としている。論理回路Ｂは出力信号として、システムコントロール回路４０のディスエーブル信号ＳＹＳＲＥＳをシステムコントロール回路４０に出力する。
【００２３】
このように、ＢＬＤ無効化回路２００は構成されているので、ＣＰＵ１０から書き込み信号ＷＲが入力されると、不揮発性メモリ５０及びシステムコントロール回路４０には、ディスエーブル信号がＬ、つまりノンアクティブとなるので、不揮発性メモリ５０及びシステムコントロール回路４０は動作を中止しない。書き込み信号ＷＲが入力されていないときには、Ｖ２＜ＶＤＤ＜Ｖ１のときにＢＬＤ１がＨならばＥＥＤＩＳがＨとなり、ＢＬＤ０がＨならば、ＥＥＤＩＳがＨ、ＳＹＳＲＥＳがＨとなる。
【００２４】
したがって、書き込み信号ＷＲが入力されていないときには、ＥＥＤＩＳにはＢＬＤ１と同じ論理値が、ＳＹＳＲＥＳにはＢＬＤ０と同じ論理値が入力される。
【００２５】
システムコントロール回路４０は、ＣＰＵ１０、電源電圧検出回路２０、ＲＯＭ６０、ＲＡＭ７０、不揮発性メモリ５０及び論理回路Ｂの各回路ブロックに接続され、各種信号の制御処理を行なう回路ブロックである。また、履歴保持部４５を有しており、論理回路Ａから出力された不揮発性メモリ５０のディスエーブル信号ＥＥＤＩＳが入力され、この信号を保持する。履歴保持部４５は、不揮発性メモリ５０への書き込みが中止されているか否かを記憶しておく部分である。また、論理回路Ｂからディスエーブル信号ＳＹＳＲＥＳが入力され、ディスエーブル信号ＳＹＳＲＥＳがＨとなったときには、ＬＳＩ１００内部に異常が生じたと認識し、異常動作モードに移行し、不揮発性メモリ５０の情報の保持等を行なう。
【００２６】
ＲＯＭ６０は、ＣＰＵ１０において実行されるプログラムを格納しているプログラムメモリ等として機能する。
【００２７】
ＲＡＭ７０は、ＣＰＵ１０におけるプログラム実行処理中に利用されるデータ等の格納や、作業領域として利用されるデータメモリ等として機能する。
【００２８】
不揮発性メモリ５０は、ＬＳＩ１００の外部との間で送受信される情報が記憶されている部分であり、例えば、フラッシュメモリ等が用いられる。このフラッシュメモリは、情報の書き込み時に大電力を消費し、ＶＤＤパッドから入力される電源電圧が１．６-５．５Ｖであるのに対して、ＬＳＩ１００内部の昇圧回路等（図示しない）により昇圧され、１２Ｖの電圧を用いて書き込み動作が行なわれる。
【００２９】
また、不揮発性メモリ５０に対する書き込み動作の開始時において、論理回路Ａから不揮発性メモリ５０のディスエーブル信号ＥＥＤＩＳがＨであるときには、不揮発性メモリ５０に対しての書き込みが行なわれない。以上のようにして、本実施例に係るＩＣカード用ＬＳＩが形成されている。
【００３０】
ここで、第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２の設定方法について説明する。
【００３１】
まず、第１の基準電圧Ｖ１は、不揮発性メモリ５０に対する書き込みを行なうか否かを判断する基準電圧である。電源電圧が低いと、ＬＳＩ１０内の昇圧回路で昇圧しても、不揮発性メモリの書き込みに必要な電圧を生成することができない。そして、第１の基準電圧Ｖ１よりも電源電圧が低いときには、書き込みに必要な電圧を生成できないため、不揮発性メモリ５０に対しても書き込みを中止し、書き込みを行なわない。
【００３２】
一方、第２の電源電圧Ｖ２は、ＬＳＩ１００内の動作に必要な電圧に達しているか否かを判断する電圧である。電源電圧がさらに低下すると、ＬＳＩ１００に供給される電源電圧が不足するため、通常の電源電圧と同じような処理をＬＳＩ１００内で行っていると、ＬＳＩ１００内に異常動作が生じやすくなる。そして、第２の基準電圧よりも電源電圧が低いときには、ＬＳＩ１００内の誤動作を防止するため、通常の処理動作を中止し、不揮発性メモリ５０内のデータを保持するなどの異常時を行なう。
【００３３】
なお、第１の基準電圧Ｖ１と第２の基準電圧Ｖ２とでは、０＜Ｖ２＜Ｖ１という大小関係になるように設定される。
【００３４】
このように、本実施例に係る半導体集積回路装置では、不揮発性メモリの書き込み動作開始時など、大電力動作を消費する回路ブロックを動作しているときに、ＢＬＤ無効化回路により、不揮発性メモリ及びシステムコントロール回路のディスエーブル信号を一時無効化する。これにより、ＬＳＩ内の動作に起因して、一時的に電源電圧が低下するときに、この電源電圧の低下を異常と認識しないので、ＬＳＩ内の動作を止めずに処理を行なう。そのため、信頼性の高い電源電圧検出回路を有している。
【００３５】
次に、ＬＳＩ１００の処理動作について図１及び図２を参照しながら説明する。図２は、本実施例に係る半導体集積回路装置において大電力動作に伴い電源電圧が低下したときの各信号のタイミングチャートである。
【００３６】
まず、時刻t0において、不揮発性メモリ５０に書き込みを行ない、時刻t2において、電源電圧検出回路２０に入力される電圧ＶＤＤが第１の基準電圧Ｖ１より低い電圧であり、第２の基準電圧Ｖ２より高い電圧（Ｖ２＜ＶＤＤ＜Ｖ１）にまで低下した後、さらに、時刻t3において、電源電圧ＶＤＤが第２の基準電圧Ｖ２より低い電圧（ＶＤＤ＜Ｖ２）にまで低下したときについて説明する。
【００３７】
はじめに、時刻t0のときに、不揮発性メモリ５０に対して書き込み動作を開始する。このとき、ＣＰＵ２０からＢＬＤマスク回路３０に出力される書き込み信号ＷＲがＬからＨに切り替わる。この書き込み信号ＷＲは、不揮発性メモリ５０に書き込みを行なっているときにはＨとなり、書き込みを行なっていないときにはＬとなる。
【００３８】
ＢＬＤマスク回路３０において、書き込み信号ＷＲがＬからＨに切り替わった後、時刻t1に出力信号ＭＡＳＫがＨからＬに切り替わり、この出力信号ＭＡＳＫが論理回路Ａに入力される。
【００３９】
電源電圧検出回路２０は、不揮発性メモリ５０に書き込み開始した後、書き込み信号ＷＲがＨに切り替わった後の時刻t2に、不揮発性メモリ５０に書き込みを行なったことに起因して、ＬＳＩ１００の内部電源電圧ＶＤＤが低下し、ＶＤＤ＜Ｖ１となり、出力信号ＢＬＤ１がＨに切り替わる。なお、t2-t0後に応答が現れるのは、ＬＳＩ１００の内部に配線容量等により、遅れが生じるためである。
【００４０】
そして、出力信号ＢＬＤ１が論理回路Ａに入力され、出力信号ＢＬＤ０は、ＶＤＤ＞Ｖ２であるため切り替わらずＬを維持し、論理回路Ｂに入力される。論理回路Ａは、入力信号のうちＭＡＳＫがＬであるため、論理回路Ａの出力信号であって不揮発性メモリ５０のディスエーブル信号ＥＥＤＩＳがＬとして出力し、不揮発性メモリ５０に入力する。不揮発性メモリ５０は、Ｌが入力されるため、異常動作が行なわれたとは認識せず、不揮発性メモリ５０の書き込みを中止しない。したがって、不揮発性メモリ５０ではデータの書き込みが続行される。
【００４１】
一方、論理回路Ｂの入力信号は、ともにＬであるため、出力信号ＳＹＳＲＥＳとしてＬを出力し、システムコントロール回路４０に入力される。システムコントロール回路４０ではＬが入力されるので、システムコントロールは通常動作を続行し、ＬＳＩ１００内の各ブロックの制御を行なう。
【００４２】
そして、時刻t3のときに、電源電圧ＶＤＤはさらに低下し、電源電圧ＶＤＤ＜Ｖ２となるので、ＢＬＤ０はＨを出力する。論理回路Ａの出力信号ＥＥＤＩＳはＬであるので、論理回路Ｂの出力信号ＳＹＳＲＥＳは、Ｌとなり、システムコントロール回路４０に入力される。システムコントロール回路４０は、Ｌが入力されるので、異常動作モード動作に移行せず、通常動作を持続する。
【００４３】
以上のように、不揮発性メモリの書き込み開始した後に、電源電圧ＶＤＤが、第１の基準電圧よりも低くなり、ＶＤＤ＜Ｖ１となっても、不揮発性メモリ５０の書き込み動作を停止させない。また、不揮発性メモリ５０の書き込み動作を開始した後に、電源電圧ＶＤＤが、第２の基準電圧よりも低くなり、ＶＤＤ＜Ｖ２となっても、システムコントロール回路４０は異常動作であるとは認識せず、通常動作を続行する。
【００４４】
したがって、不揮発性メモリ５０の書き込み開始時など、大電力を消費する動作の直後に電源電圧ＶＤＤが低下したとしても、ディスエーブル信号を一時的に無効としているため、ＬＳＩ内の動作に伴い電源電圧が低下したときには、ＬＳＩ内の回路ブロックの動作を中止させない。そのため、正常な電源電圧の低下のときには、異常動作と認識せず、処理動作を止めないので電源電圧検出機能の信頼性が高くなる。
【００４５】
次に、書き込み動作に起因せずに、電源電圧ＶＤＤが低下する場合について図１及び図３を参照しながら説明する。図３は、大電力動作に起因せずに電源電圧ＶＤＤが低下したときのタイミングチャートである。
【００４６】
まず、時刻t0より電源電圧ＶＤＤが低下し始め、時刻t11において、電源電圧検出回路２０に入力される電圧ＶＤＤが第１の基準電圧Ｖ１より低い電圧であり、第２の基準電圧Ｖ２より高い電圧（Ｖ２＜ＶＤＤ＜Ｖ１）にまで低下した後、さらに、時刻t22において、電源電圧ＶＤＤが第２の基準電圧Ｖ２より低い電圧（ＶＤＤ＜Ｖ２）にまで低下したときについて説明する。
【００４７】
はじめに、ＣＰＵ１０からＢＬＤマスク回路２０に書き込み信号ＷＲが入力されるが、不揮発性メモリ５０に対して書き込み動作が行なわれないので、ＷＲはＬを出力する。そして、ＢＬＤマスク回路２０において、ＷＲがＬを出力し続けるので、出力信号ＭＡＳＫはＨを出力し続け、この出力信号ＭＡＳＫが論理回路Ａに入力される。
【００４８】
時刻t11において、電源電圧ＶＤＤが、第１の基準電圧よりも低くなり、ＶＤＤ＜Ｖ１となると、電源電圧検出回路３０の出力信号ＢＬＤ１がＨとなる。不揮発性メモリ５０に対して書き込み動作を行なっていないので、ＢＬＤマスク回路３０からの出力信号ＭＡＳＫは、Ｈのままである。そのため、論理回路Ａの出力信号ＥＥＤＩＳは、Ｈとなり、不揮発性メモリ５０の書き込みを中止する。Ｖ２＜ＶＤＤのときには、ＢＬＤ０はＬであるので、論理回路Ｂは出力信号としてＳＹＳＲＥＳとしてＬを出力し、システムコントロール回路４０にＬが入力される。電源電圧ＶＤＤが、Ｖ２＜ＶＤＤのときにはシステムコントロール回路４０は、異常動作であると認識しないため、正常動作を持続する。
【００４９】
そして、時刻t22において、電源電圧がＶＤＤ＜Ｖ２となると、電源電圧検出回路２０の出力信号ＢＬＤ０がＨとなる。不揮発性メモリ５０に対して書き込み動作を行なっていないので、ＢＬＤマスク回路２０からの出力信号ＭＡＳＫは、Ｈのままである。ＥＥＤＩＳがＨであり、そのため、ＳＹＳＲＥＳがＨとなる。そのため、システムコントロール回路４０は、ＬＳＩ１００内部に異常が生じたと認識し、異常動作モードに移行し、不揮発性メモリ５０のデータの保持などを行なう。このとき、ＥＥＤＩＳは、システムコントロール回路４０内の履歴保持部４５にも入力される。履歴保持部４５では、ＥＥＤＩＳがＨとなっていることを保持し、データバスを介してＣＰＵ１０に通知される。
【００５０】
ＣＰＵ１０は、時刻t00において、書き込み信号ＷＲをＢＬＤマスク回路３０にＬを入力しているので、不揮発メモリ５０に対して、ディスエーブル信号ＥＥＤＩＳが有効とする指令を出力する。これにより、不揮発性メモリ５０はディスエーブル信号ＥＥＤＩＳがＨとして入力されているので、書き込み動作を中止する。
【００５１】
さらに、時刻t33において、電源電圧ＶＤＤが、第２の基準電圧よりも高くなり、ＶＤＤ＞Ｖ２となると、電源電圧検出回路２０からの出力信号ＢＬＤ０がＬとなるので、論理回路Ｂの出力信号ＳＹＳＲＥＳが、ＨからＬに切り替わる。そのため、システムコントロール回路４０は、異常動作モードとして動作していたものが正常動作に戻り、ＬＳＩ１００内の各ブロックの信号制御を行なう。
【００５２】
そして、時刻t44において、電源電圧ＶＤＤが、第１の基準電圧よりも高くなり、ＶＤＤ＞Ｖ１となると、電源電圧検出回路４０からの出力信号ＢＬＤ１がＬとなるので、論理回路Ａの出力信号ＥＥＤＩＳが、ＨからＬに切り替わる。そのため、不揮発性メモリ５０は、書き込み動作を中止していたものから、通常通り、書き込み動作を行なう。
【００５３】
以上のように、書き込み動作開始時などの大電力消費動作以外に、電源電圧ＶＤＤが低下したときには、電源電圧ＶＤＤに応じて、不揮発性メモリ５０、システムコントロール回路４０の動作を制限することが可能となる。
【００５４】
ここで、書き込み動作を開始した直後に、電源電圧ＶＤＤが低下する場合について図１及び図４を参照しながら説明する。電源電圧が低下している状態で書き込みを開始した、あるいは、電源電圧ＶＤＤの低下が急峻であったなどの場合が考えられるが、本実施例では、時刻t10において電源電圧が低下している状態で書き込みを開始した後、時刻t20において電圧ＶＤＤが第１の基準電圧Ｖ１より低い電圧であり、第２の基準電圧Ｖ２より高い電圧（Ｖ２＜ＶＤＤ＜Ｖ１）にまで低下した後に、時刻t30において、マスク信号ＭＡＳＫがＨからＬに切り替わった場合について説明する。
【００５５】
時刻t10で、ＣＰＵ１０において、書き込み信号ＷＲがＬからＨに切り替わる。この後、マスク信号ＭＡＳＫがＨからＬに切り替わる前に、時刻t20において、電源電圧ＶＤＤがＶＤＤ＜Ｖ１となるまで低下する。その後、時刻t30において、マスク信号ＭＡＳＫがＨからＬに切り替わる。
【００５６】
この時刻t20から時刻t30の間に、不揮発性メモリ５０のディスエーブル信号ＥＥＤＩＳがＨとなる。そして、ディスエーブル信号ＥＥＤＩＳがＨであるので、不揮発性メモリ５０及び、システムコントロール回路４０内の履歴保持部４５にディスエーブル信号ＥＥＤＩＳが入力される。
【００５７】
このとき、ディスエーブル信号ＥＥＤＩＳが不揮発性メモリ５０に入力されるが、直ぐには書き込みは中止しない。履歴保持部４５に入力されたディスエーブル信号ＥＥＤＩＳがＨとなったということを、システムコントロール回路４０はデータバスを介してＣＰＵ１０に通知する。このとき、ディスエーブル信号ＥＥＤＩＳがＨになったのは、書き込み開始信号ＷＲがＬからＨに切り替わった後であるので、このディスエーブル信号ＥＥＤＩＳがＨになったことをエラーとして処理し、不揮発性メモリ５０に対して、入力されるディスエーブル信号ＥＥＤＩＳを無効化する指示を出し、書き込みを続行する指示を出す。ディスエーブル信号ＥＥＤＩＳがＨになったのは、書き込み開始信号ＷＲが切り替わった後でなければ、不揮発性メモリに対して、ディスエーブル信号ＥＥＤＩＳが有効であるとする指示を出し、不揮発性メモリに対する書き込みが中止される。
【００５８】
この書き込みを開始してから、１０[μｓ]の間であれば、ＥＥＤＩＳがＨとなっても中止しないとする。つまりt10からt20までの期間が１０[μｓ]であれば、ＥＥＤＩＳがＨとして不揮発性メモリに入力されても、不揮発性メモリの書き込みを中止しない。
【００５９】
また、ＣＰＵ１０は、ディスエーブル信号ＥＥＤＩＳがＨになったという履歴が通知された場合、再度書き込みを行なうか否かを決定するため、入出力（Ｉ／Ｏ）端子パッド５を介して、ＬＳＩ１００の外部に通知する。
【００６０】
以上のように、書き込み開始後に、電源電圧が低下したとしても、システムコントロール回路４０でディスエーブル信号の履歴を保持し、書き込み信号が入力されていることを確認した後に、不揮発性メモリ、システムコントロール回路のディスエーブル信号を有効とするので、書き込み動作を開始した直後に、電源電圧ＶＤＤが低下場合であっても、高い電源電圧検出能力を発揮することが可能である。
【００６１】
以上のように、本実施例に係る半導体集積回路装置では、ＬＳＩ内部の不揮発性メモリの書き込み開始等、大電力を消費するＬＳＩ内の処理動作に起因して、一時的に電源電圧が低下するＬＳＩ内部の電源電圧の低下に対して、不揮発性メモリの書き込み等の動作を中止することなく、回路動作を続けることが可能となる。
【００６２】
また、本実施例に係る半導体集積回路装置では、ＬＳＩ内部の異常または、電源電圧が十分に供給されなくなったときなどの原因により、電源電圧が低下したときには、異常状態であると認識し、電源電圧に応じて、不揮発性メモリ、システムコントロール回路の動作を制限することが可能となる。
【００６３】
本実施例では、大電力消費動作として、不揮発性メモリの書き込みを一例として挙げて説明したが、大電力消費動作は、この他にも、不揮発性メモリの消去開始時、コプロセッサの動作開始時などがある。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施例に係るＩＣカード用ＬＳＩのＬＳＩチップの内部の構成を示す図。
【図２】本発明の実施例に係る大電力消費動作に伴い電源電圧が低下したときのタイミングチャート。
【図３】本発明の実施例に係る半導体集積回路装置内の異常に伴い電源電圧が低下したときのタイミングチャート。
【図４】本発明の実施例に係る書き込み動作を開始した直後に、電源電圧ＶＤＤが低下する電源電圧が低下したときのタイミングチャート。
【符号の説明】
【００６５】
１ クロック（ＣＬＯＣＫ）端子パッド
２ リセット（ＲＥＳＥＴ）端子パッド
３ 電源（ＶＤＤ）端子パッド
４ 接地（ＧＮＤ）端子パッド
５ 入出力（Ｉ／Ｏ）端子パッド
１０ ＣＰＵ
２０ 電源電圧検出回路（ＢＬＤ）
３０ ＢＬＤマスク回路
４０ システムコントロール回路（制御回路）
４５ 履歴保持部
５０ 不揮発性メモリ
６０ ＲＯＭ
７０ ＲＡＭ
１００ ＬＳＩチップ
２００ ＢＬＤ無効化回路（電源電圧検出無効化回路）
Ａ 論理回路（ＡＮＤ回路）Ａ
Ｂ 論理回路（ＡＮＤ回路）Ｂ
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその制御方法に関し、例えば、ＩＣカードやＳＩＭカード等の低電源電圧状態における誤動作を防止するためのＩＣカード用ＬＳＩ、ＩＣカード及びＩＣカードの動作方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩの微細化に伴い、ＬＳＩの低電源電圧化が進行している。ＩＣカードやＳＩＭカード（携帯情報端末で使用されるＩＣカード）では、電源電圧が５Ｖ及び３Ｖの規格に加え、さらに１．８Ｖのものが規格化され始めている。このように、外部電源電圧の低下が進むにつれ、ＩＣカードやＳＩＭカード等に使用されるＬＳＩは、幅広い電源電圧への対応が要求されてきている。
【０００３】
このような電源電圧の状態に応じたＩＣの内部回路の動作を安定させるものとして、例えば、特許文献１に示すようなものがある。
【０００４】
従来のＩＣカード等には、電源電圧検知回路が搭載されており、この電源電圧検知回路により電源電圧が動作保証範囲外になったときには、異常処理動作として、ＩＣカード内の情報の書き込みや読み出し等の動作を中断し、ＩＣカード内に記憶されている情報の保持のために電源電圧が使われる。
【０００５】
しかし、ＩＣカード内の不揮発性メモリの書き込み時や消去時、コプロセッサの動作時等の急激に大電力を必要とする場合に、ＩＣカード内部の配線抵抗及び配線容量によりＩＣカードの内部電圧が一時的に低下する。この内部電圧の低下は、一時的な低下であり、且つ電源電圧が動作保証範囲内であっても発生するため、ＩＣカードの動作として異常と認識する必要があるものではなかった。
【０００６】
このように、一時的な電源電圧の正常な低下を異常動作であると認識してしまうため、電源電圧検知機能の信頼性が高いとは言えなかった。
【特許文献１】特開２００３−１３２３１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、信頼性の高い電源電圧検知機能を備えた半導体集積回路装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体集積回路装置は、電源電圧を検出し、前記電源電圧が第１の基準電圧よりも低下したときに、第１のディスエーブル信号を生成し、前記電源電圧が第２の電源電圧よりも低下したときに、第２のディスエーブル信号を生成する電源電圧検出回路と、前記電源電圧検出回路と接続され、前記第１のディスエーブル信号が入力されると動作を停止する不揮発性メモリと、前記電源電圧検出回路と接続され、前記第２のディスエーブル信号が入力されると動作を停止する制御回路と、前記不揮発メモリに対する書き込み若しくは消去時には、前記第１のディスエーブル信号または前記第２のディスエーブル信号を無効化する電源電圧検出無効化回路と、を有することを特徴としている。
【発明の効果】
【０００９】
本発明によれば、信頼性の高い電源電圧検知機能を備えた半導体集積回路装置及びその制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照して説明する。
【実施例】
【００１１】
本発明の実施例に係る半導体集積回路装置を図１乃至図４を用いて説明する。図１は、本発明の実施例に係るＩＣカード用ＬＳＩの内部の回路構成を示す概略図である。
【００１２】
本実施例では、電源（ＶＤＤ）端子パッド３から入力される電源電圧ＶＤＤが１．８Ｖであり、電源電圧ＶＤＤの動作保証範囲の下限が１．６Ｖであるとして本実施例を説明する。
【００１３】
図１に示すように、本発明の実施例に係るＬＳＩチップ（以下において、単に「ＬＳＩ」と言う）１００は、外部装置との接触インターフェイスとして、クロック（ＣＬＯＣＫ）端子パッド１、リセット（ＲＥＳＥＴ）端子パッド２、電源（ＶＤＤ）端子パッド３、接地（ＧＮＤ）端子パッド４、入出力（Ｉ／Ｏ）端子パッド５の各端子パッド（ボンディングパッド）を有している。このＬＳＩは、例えば、ＩＣカードとして用いられる。
【００１４】
また、ＬＳＩ１００は、回路ブロックとして、ＣＰＵ１０、電源電圧検出回路（ＢＬＤ）２０、システムコントロール回路（制御回路）４０、不揮発性メモリ５０、ＲＯＭ６０、ＲＡＭ７０及びＢＬＤ無効化回路２００を有している。ＢＬＤ無効化回路２００は、ＢＬＤマスク回路３０、論理回路（ＡＮＤ回路）Ａ及び論理回路（ＡＮＤ回路）Ｂを有している。システムコントロール回路４０は、履歴保持部４５を有している。
【００１５】
電源電圧検出回路（ＢＬＤ）２０は、電源端子パッド３に接続され、外部電源から印加された電圧ＶＤＤを検出し、電源電圧ＶＤＤを第１の基準電圧Ｖ１、第２の基準電圧Ｖ２と比較し、その比較結果を検知信号ＢＬＤ１、ＢＬＤ２として生成し、検知信号ＢＬＤ１を論理回路Ａに、検知信号ＢＬＤ２を論理回路Ｂに出力する回路ブロックである。ここで、検知信号ＢＬＤ１は、ＶＤＤ＜Ｖ１であるか否かを示す信号であり、検知信号ＢＬＤ２は、
ＶＤＤ＜Ｖ２であるか否かを示す信号である。
【００１６】
そして、検知信号ＢＬＤ１は、不揮発性メモリ５０に対する書き込みを行なうか否かを判断するための検知信号であり、検知信号ＢＬＤ２は、ＬＳＩ１００内の動作に必要な電圧に達しているか否かを判断するための検知信号である。
【００１７】
この電源電圧検出回路２０は、電源電圧ＶＤＤが、ＬＳＩの動作保証範囲（例えば、１．６Ｖ。）の下限より低い電圧である第１の基準電圧Ｖ１（例えば、１．５５Ｖ。）以下になった場合にＢＬＤ１にＨを出力する。また、電源電圧ＶＤＤが、第１の基準電圧Ｖ１よりも低い第２の基準電圧Ｖ２（例えば、１．５Ｖ。）以下になった場合にＢＬＤ２にＨを出力する。この第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２の設定方法は、後述する。
【００１８】
ＣＰＵ２０は、ＬＳＩ１００の処理を実行する処理制御装置であり、電源電圧検出回路２０、システムコントロール回路４０、ＲＯＭ６０、ＲＡＭ７０、不揮発性メモリ５０等の入出力をそれぞれ制御する制御手段も備える。また、ＬＳＩ１００の内部で大電力動作の実行を開始するときに大電力動作モード信号を生成し、ＢＬＤマスク回路３０に出力する。本実施例では、大電力動作として、不揮発性メモリ５０に情報の書き込みを開始するときに書き込み信号ＷＲをＢＬＤ無効化回路２００内のＢＬＤマスク回路３０に出力する。
【００１９】
電源電圧検出無効化回路（ＢＬＤ無効化回路）２００は、不揮発性メモリ５０及びシステムコントロール回路４０を動作させるか否かを決めるディスエーブル信号を送る。ディスエーブル信号が入力されると、不揮発性メモリ５０及びシステムコントロール回路４０のそれぞれは、動作を中止する。
【００２０】
ＢＬＤマスク回路は３０、ＣＰＵ１０から書き込み信号ＷＲが入力された後に、信号ＭＡＳＫを論理回路Ａに出力する。
【００２１】
論理回路Ａでは、電源電圧検出回路２０の出力ＢＬＤ１と、ＢＬＤマスク回路３０の出力ＭＡＳＫとを入力としている。論理回路Ａは出力信号として、不揮発性メモリ５０のディスエーブル信号ＥＥＤＩＳを不揮発性メモリ５０、システムコントロール回路４０内の履歴保持部４５と論理回路Ｂに出力する。
【００２２】
論理回路Ｂでは、電源電圧検出回路２０の出力ＢＬＤ２と、論理回路Ａの出力信号ＥＥＤＩＳとを入力としている。論理回路Ｂは出力信号として、システムコントロール回路４０のディスエーブル信号ＳＹＳＲＥＳをシステムコントロール回路４０に出力する。
【００２３】
このように、ＢＬＤ無効化回路２００は構成されているので、ＣＰＵ１０から書き込み信号ＷＲが入力されると、不揮発性メモリ５０及びシステムコントロール回路４０には、ディスエーブル信号がＬ、つまりノンアクティブとなるので、不揮発性メモリ５０及びシステムコントロール回路４０は動作を中止しない。書き込み信号ＷＲが入力されていないときには、Ｖ２＜ＶＤＤ＜Ｖ１のときにＢＬＤ１がＨならばＥＥＤＩＳがＨとなり、ＢＬＤ０がＨならば、ＥＥＤＩＳがＨ、ＳＹＳＲＥＳがＨとなる。
【００２４】
したがって、書き込み信号ＷＲが入力されていないときには、ＥＥＤＩＳにはＢＬＤ１と同じ論理値が、ＳＹＳＲＥＳにはＢＬＤ０と同じ論理値が入力される。
【００２５】
システムコントロール回路４０は、ＣＰＵ１０、電源電圧検出回路２０、ＲＯＭ６０、ＲＡＭ７０、不揮発性メモリ５０及び論理回路Ｂの各回路ブロックに接続され、各種信号の制御処理を行なう回路ブロックである。また、履歴保持部４５を有しており、論理回路Ａから出力された不揮発性メモリ５０のディスエーブル信号ＥＥＤＩＳが入力され、この信号を保持する。履歴保持部４５は、不揮発性メモリ５０への書き込みが中止されているか否かを記憶しておく部分である。また、論理回路Ｂからディスエーブル信号ＳＹＳＲＥＳが入力され、ディスエーブル信号ＳＹＳＲＥＳがＨとなったときには、ＬＳＩ１００内部に異常が生じたと認識し、異常動作モードに移行し、不揮発性メモリ５０の情報の保持等を行なう。
【００２６】
ＲＯＭ６０は、ＣＰＵ１０において実行されるプログラムを格納しているプログラムメモリ等として機能する。
【００２７】
ＲＡＭ７０は、ＣＰＵ１０におけるプログラム実行処理中に利用されるデータ等の格納や、作業領域として利用されるデータメモリ等として機能する。
【００２８】
不揮発性メモリ５０は、ＬＳＩ１００の外部との間で送受信される情報が記憶されている部分であり、例えば、フラッシュメモリ等が用いられる。このフラッシュメモリは、情報の書き込み時に大電力を消費し、ＶＤＤパッドから入力される電源電圧が１．６-５．５Ｖであるのに対して、ＬＳＩ１００内部の昇圧回路等（図示しない）により昇圧され、１２Ｖの電圧を用いて書き込み動作が行なわれる。
【００２９】
また、不揮発性メモリ５０に対する書き込み動作の開始時において、論理回路Ａから不揮発性メモリ５０のディスエーブル信号ＥＥＤＩＳがＨであるときには、不揮発性メモリ５０に対しての書き込みが行なわれない。以上のようにして、本実施例に係るＩＣカード用ＬＳＩが形成されている。
【００３０】
ここで、第１の基準電圧Ｖ１及び第２の基準電圧Ｖ２の設定方法について説明する。
【００３１】
まず、第１の基準電圧Ｖ１は、不揮発性メモリ５０に対する書き込みを行なうか否かを判断する基準電圧である。電源電圧が低いと、ＬＳＩ１０内の昇圧回路で昇圧しても、不揮発性メモリの書き込みに必要な電圧を生成することができない。そして、第１の基準電圧Ｖ１よりも電源電圧が低いときには、書き込みに必要な電圧を生成できないため、不揮発性メモリ５０に対しても書き込みを中止し、書き込みを行なわない。
【００３２】
一方、第２の電源電圧Ｖ２は、ＬＳＩ１００内の動作に必要な電圧に達しているか否かを判断する電圧である。電源電圧がさらに低下すると、ＬＳＩ１００に供給される電源電圧が不足するため、通常の電源電圧と同じような処理をＬＳＩ１００内で行っていると、ＬＳＩ１００内に異常動作が生じやすくなる。そして、第２の基準電圧よりも電源電圧が低いときには、ＬＳＩ１００内の誤動作を防止するため、通常の処理動作を中止し、不揮発性メモリ５０内のデータを保持するなどの異常時を行なう。
【００３３】
なお、第１の基準電圧Ｖ１と第２の基準電圧Ｖ２とでは、０＜Ｖ２＜Ｖ１という大小関係になるように設定される。
【００３４】
このように、本実施例に係る半導体集積回路装置では、不揮発性メモリの書き込み動作開始時など、大電力動作を消費する回路ブロックを動作しているときに、ＢＬＤ無効化回路により、不揮発性メモリ及びシステムコントロール回路のディスエーブル信号を一時無効化する。これにより、ＬＳＩ内の動作に起因して、一時的に電源電圧が低下するときに、この電源電圧の低下を異常と認識しないので、ＬＳＩ内の動作を止めずに処理を行なう。そのため、信頼性の高い電源電圧検出回路を有している。
【００３５】
次に、ＬＳＩ１００の処理動作について図１及び図２を参照しながら説明する。図２は、本実施例に係る半導体集積回路装置において大電力動作に伴い電源電圧が低下したときの各信号のタイミングチャートである。
【００３６】
まず、時刻t0において、不揮発性メモリ５０に書き込みを行ない、時刻t2において、電源電圧検出回路２０に入力される電圧ＶＤＤが第１の基準電圧Ｖ１より低い電圧であり、第２の基準電圧Ｖ２より高い電圧（Ｖ２＜ＶＤＤ＜Ｖ１）にまで低下した後、さらに、時刻t3において、電源電圧ＶＤＤが第２の基準電圧Ｖ２より低い電圧（ＶＤＤ＜Ｖ２）にまで低下したときについて説明する。
【００３７】
はじめに、時刻t0のときに、不揮発性メモリ５０に対して書き込み動作を開始する。このとき、ＣＰＵ２０からＢＬＤマスク回路３０に出力される書き込み信号ＷＲがＬからＨに切り替わる。この書き込み信号ＷＲは、不揮発性メモリ５０に書き込みを行なっているときにはＨとなり、書き込みを行なっていないときにはＬとなる。
【００３８】
ＢＬＤマスク回路３０において、書き込み信号ＷＲがＬからＨに切り替わった後、時刻t1に出力信号ＭＡＳＫがＨからＬに切り替わり、この出力信号ＭＡＳＫが論理回路Ａに入力される。
【００３９】
電源電圧検出回路２０は、不揮発性メモリ５０に書き込み開始した後、書き込み信号ＷＲがＨに切り替わった後の時刻t2に、不揮発性メモリ５０に書き込みを行なったことに起因して、ＬＳＩ１００の内部電源電圧ＶＤＤが低下し、ＶＤＤ＜Ｖ１となり、出力信号ＢＬＤ１がＨに切り替わる。なお、t2-t0後に応答が現れるのは、ＬＳＩ１００の内部に配線容量等により、遅れが生じるためである。
【００４０】
そして、出力信号ＢＬＤ１が論理回路Ａに入力され、出力信号ＢＬＤ０は、ＶＤＤ＞Ｖ２であるため切り替わらずＬを維持し、論理回路Ｂに入力される。論理回路Ａは、入力信号のうちＭＡＳＫがＬであるため、論理回路Ａの出力信号であって不揮発性メモリ５０のディスエーブル信号ＥＥＤＩＳがＬとして出力し、不揮発性メモリ５０に入力する。不揮発性メモリ５０は、Ｌが入力されるため、異常動作が行なわれたとは認識せず、不揮発性メモリ５０の書き込みを中止しない。したがって、不揮発性メモリ５０ではデータの書き込みが続行される。
【００４１】
一方、論理回路Ｂの入力信号は、ともにＬであるため、出力信号ＳＹＳＲＥＳとしてＬを出力し、システムコントロール回路４０に入力される。システムコントロール回路４０ではＬが入力されるので、システムコントロールは通常動作を続行し、ＬＳＩ１００内の各ブロックの制御を行なう。
【００４２】
そして、時刻t3のときに、電源電圧ＶＤＤはさらに低下し、電源電圧ＶＤＤ＜Ｖ２となるので、ＢＬＤ０はＨを出力する。論理回路Ａの出力信号ＥＥＤＩＳはＬであるので、論理回路Ｂの出力信号ＳＹＳＲＥＳは、Ｌとなり、システムコントロール回路４０に入力される。システムコントロール回路４０は、Ｌが入力されるので、異常動作モード動作に移行せず、通常動作を持続する。
【００４３】
以上のように、不揮発性メモリの書き込み開始した後に、電源電圧ＶＤＤが、第１の基準電圧よりも低くなり、ＶＤＤ＜Ｖ１となっても、不揮発性メモリ５０の書き込み動作を停止させない。また、不揮発性メモリ５０の書き込み動作を開始した後に、電源電圧ＶＤＤが、第２の基準電圧よりも低くなり、ＶＤＤ＜Ｖ２となっても、システムコントロール回路４０は異常動作であるとは認識せず、通常動作を続行する。
【００４４】
したがって、不揮発性メモリ５０の書き込み開始時など、大電力を消費する動作の直後に電源電圧ＶＤＤが低下したとしても、ディスエーブル信号を一時的に無効としているため、ＬＳＩ内の動作に伴い電源電圧が低下したときには、ＬＳＩ内の回路ブロックの動作を中止させない。そのため、正常な電源電圧の低下のときには、異常動作と認識せず、処理動作を止めないので電源電圧検出機能の信頼性が高くなる。
【００４５】
次に、書き込み動作に起因せずに、電源電圧ＶＤＤが低下する場合について図１及び図３を参照しながら説明する。図３は、大電力動作に起因せずに電源電圧ＶＤＤが低下したときのタイミングチャートである。
【００４６】
まず、時刻t0より電源電圧ＶＤＤが低下し始め、時刻t11において、電源電圧検出回路２０に入力される電圧ＶＤＤが第１の基準電圧Ｖ１より低い電圧であり、第２の基準電圧Ｖ２より高い電圧（Ｖ２＜ＶＤＤ＜Ｖ１）にまで低下した後、さらに、時刻t22において、電源電圧ＶＤＤが第２の基準電圧Ｖ２より低い電圧（ＶＤＤ＜Ｖ２）にまで低下したときについて説明する。
【００４７】
はじめに、ＣＰＵ１０からＢＬＤマスク回路２０に書き込み信号ＷＲが入力されるが、不揮発性メモリ５０に対して書き込み動作が行なわれないので、ＷＲはＬを出力する。そして、ＢＬＤマスク回路２０において、ＷＲがＬを出力し続けるので、出力信号ＭＡＳＫはＨを出力し続け、この出力信号ＭＡＳＫが論理回路Ａに入力される。
【００４８】
時刻t11において、電源電圧ＶＤＤが、第１の基準電圧よりも低くなり、ＶＤＤ＜Ｖ１となると、電源電圧検出回路３０の出力信号ＢＬＤ１がＨとなる。不揮発性メモリ５０に対して書き込み動作を行なっていないので、ＢＬＤマスク回路３０からの出力信号ＭＡＳＫは、Ｈのままである。そのため、論理回路Ａの出力信号ＥＥＤＩＳは、Ｈとなり、不揮発性メモリ５０の書き込みを中止する。Ｖ２＜ＶＤＤのときには、ＢＬＤ０はＬであるので、論理回路Ｂは出力信号としてＳＹＳＲＥＳとしてＬを出力し、システムコントロール回路４０にＬが入力される。電源電圧ＶＤＤが、Ｖ２＜ＶＤＤのときにはシステムコントロール回路４０は、異常動作であると認識しないため、正常動作を持続する。
【００４９】
そして、時刻t22において、電源電圧がＶＤＤ＜Ｖ２となると、電源電圧検出回路２０の出力信号ＢＬＤ０がＨとなる。不揮発性メモリ５０に対して書き込み動作を行なっていないので、ＢＬＤマスク回路２０からの出力信号ＭＡＳＫは、Ｈのままである。ＥＥＤＩＳがＨであり、そのため、ＳＹＳＲＥＳがＨとなる。そのため、システムコントロール回路４０は、ＬＳＩ１００内部に異常が生じたと認識し、異常動作モードに移行し、不揮発性メモリ５０のデータの保持などを行なう。このとき、ＥＥＤＩＳは、システムコントロール回路４０内の履歴保持部４５にも入力される。履歴保持部４５では、ＥＥＤＩＳがＨとなっていることを保持し、データバスを介してＣＰＵ１０に通知される。
【００５０】
ＣＰＵ１０は、時刻t00において、書き込み信号ＷＲをＢＬＤマスク回路３０にＬを入力しているので、不揮発メモリ５０に対して、ディスエーブル信号ＥＥＤＩＳが有効とする指令を出力する。これにより、不揮発性メモリ５０はディスエーブル信号ＥＥＤＩＳがＨとして入力されているので、書き込み動作を中止する。
【００５１】
さらに、時刻t33において、電源電圧ＶＤＤが、第２の基準電圧よりも高くなり、ＶＤＤ＞Ｖ２となると、電源電圧検出回路２０からの出力信号ＢＬＤ０がＬとなるので、論理回路Ｂの出力信号ＳＹＳＲＥＳが、ＨからＬに切り替わる。そのため、システムコントロール回路４０は、異常動作モードとして動作していたものが正常動作に戻り、ＬＳＩ１００内の各ブロックの信号制御を行なう。
【００５２】
そして、時刻t44において、電源電圧ＶＤＤが、第１の基準電圧よりも高くなり、ＶＤＤ＞Ｖ１となると、電源電圧検出回路４０からの出力信号ＢＬＤ１がＬとなるので、論理回路Ａの出力信号ＥＥＤＩＳが、ＨからＬに切り替わる。そのため、不揮発性メモリ５０は、書き込み動作を中止していたものから、通常通り、書き込み動作を行なう。
【００５３】
以上のように、書き込み動作開始時などの大電力消費動作以外に、電源電圧ＶＤＤが低下したときには、電源電圧ＶＤＤに応じて、不揮発性メモリ５０、システムコントロール回路４０の動作を制限することが可能となる。
【００５４】
ここで、書き込み動作を開始した直後に、電源電圧ＶＤＤが低下する場合について図１及び図４を参照しながら説明する。電源電圧が低下している状態で書き込みを開始した、あるいは、電源電圧ＶＤＤの低下が急峻であったなどの場合が考えられるが、本実施例では、時刻t10において電源電圧が低下している状態で書き込みを開始した後、時刻t20において電圧ＶＤＤが第１の基準電圧Ｖ１より低い電圧であり、第２の基準電圧Ｖ２より高い電圧（Ｖ２＜ＶＤＤ＜Ｖ１）にまで低下した後に、時刻t30において、マスク信号ＭＡＳＫがＨからＬに切り替わった場合について説明する。
【００５５】
時刻t10で、ＣＰＵ１０において、書き込み信号ＷＲがＬからＨに切り替わる。この後、マスク信号ＭＡＳＫがＨからＬに切り替わる前に、時刻t20において、電源電圧ＶＤＤがＶＤＤ＜Ｖ１となるまで低下する。その後、時刻t30において、マスク信号ＭＡＳＫがＨからＬに切り替わる。
【００５６】
この時刻t20から時刻t30の間に、不揮発性メモリ５０のディスエーブル信号ＥＥＤＩＳがＨとなる。そして、ディスエーブル信号ＥＥＤＩＳがＨであるので、不揮発性メモリ５０及び、システムコントロール回路４０内の履歴保持部４５にディスエーブル信号ＥＥＤＩＳが入力される。
【００５７】
このとき、ディスエーブル信号ＥＥＤＩＳが不揮発性メモリ５０に入力されるが、直ぐには書き込みは中止しない。履歴保持部４５に入力されたディスエーブル信号ＥＥＤＩＳがＨとなったということを、システムコントロール回路４０はデータバスを介してＣＰＵ１０に通知する。このとき、ディスエーブル信号ＥＥＤＩＳがＨになったのは、書き込み開始信号ＷＲがＬからＨに切り替わった後であるので、このディスエーブル信号ＥＥＤＩＳがＨになったことをエラーとして処理し、不揮発性メモリ５０に対して、入力されるディスエーブル信号ＥＥＤＩＳを無効化する指示を出し、書き込みを続行する指示を出す。ディスエーブル信号ＥＥＤＩＳがＨになったのは、書き込み開始信号ＷＲが切り替わった後でなければ、不揮発性メモリに対して、ディスエーブル信号ＥＥＤＩＳが有効であるとする指示を出し、不揮発性メモリに対する書き込みが中止される。
【００５８】
この書き込みを開始してから、１０[μｓ]の間であれば、ＥＥＤＩＳがＨとなっても中止しないとする。つまりt10からt20までの期間が１０[μｓ]であれば、ＥＥＤＩＳがＨとして不揮発性メモリに入力されても、不揮発性メモリの書き込みを中止しない。
【００５９】
また、ＣＰＵ１０は、ディスエーブル信号ＥＥＤＩＳがＨになったという履歴が通知された場合、再度書き込みを行なうか否かを決定するため、入出力（Ｉ／Ｏ）端子パッド５を介して、ＬＳＩ１００の外部に通知する。
【００６０】
以上のように、書き込み開始後に、電源電圧が低下したとしても、システムコントロール回路４０でディスエーブル信号の履歴を保持し、書き込み信号が入力されていることを確認した後に、不揮発性メモリ、システムコントロール回路のディスエーブル信号を有効とするので、書き込み動作を開始した直後に、電源電圧ＶＤＤが低下場合であっても、高い電源電圧検出能力を発揮することが可能である。
【００６１】
以上のように、本実施例に係る半導体集積回路装置では、ＬＳＩ内部の不揮発性メモリの書き込み開始等、大電力を消費するＬＳＩ内の処理動作に起因して、一時的に電源電圧が低下するＬＳＩ内部の電源電圧の低下に対して、不揮発性メモリの書き込み等の動作を中止することなく、回路動作を続けることが可能となる。
【００６２】
また、本実施例に係る半導体集積回路装置では、ＬＳＩ内部の異常または、電源電圧が十分に供給されなくなったときなどの原因により、電源電圧が低下したときには、異常状態であると認識し、電源電圧に応じて、不揮発性メモリ、システムコントロール回路の動作を制限することが可能となる。
【００６３】
本実施例では、大電力消費動作として、不揮発性メモリの書き込みを一例として挙げて説明したが、大電力消費動作は、この他にも、不揮発性メモリの消去開始時、コプロセッサの動作開始時などがある。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施例に係るＩＣカード用ＬＳＩのＬＳＩチップの内部の構成を示す図。
【図２】本発明の実施例に係る大電力消費動作に伴い電源電圧が低下したときのタイミングチャート。
【図３】本発明の実施例に係る半導体集積回路装置内の異常に伴い電源電圧が低下したときのタイミングチャート。
【図４】本発明の実施例に係る書き込み動作を開始した直後に、電源電圧ＶＤＤが低下する電源電圧が低下したときのタイミングチャート。
【符号の説明】
【００６５】
１ クロック（ＣＬＯＣＫ）端子パッド
２ リセット（ＲＥＳＥＴ）端子パッド
３ 電源（ＶＤＤ）端子パッド
４ 接地（ＧＮＤ）端子パッド
５ 入出力（Ｉ／Ｏ）端子パッド
１０ ＣＰＵ
２０ 電源電圧検出回路（ＢＬＤ）
３０ ＢＬＤマスク回路
４０ システムコントロール回路（制御回路）
４５ 履歴保持部
５０ 不揮発性メモリ
６０ ＲＯＭ
７０ ＲＡＭ
１００ ＬＳＩチップ
２００ ＢＬＤ無効化回路（電源電圧検出無効化回路）
Ａ 論理回路（ＡＮＤ回路）Ａ
Ｂ 論理回路（ＡＮＤ回路）Ｂ
【特許請求の範囲】
【請求項１】
電源電圧を検出し、前記電源電圧が第１の基準電圧よりも低下したときに、第１のディスエーブル信号を生成し、前記電源電圧が第２の電源電圧よりも低下したときに、第２のディスエーブル信号を生成する電源電圧検出回路と、
前記電源電圧検出回路と接続され、前記第１のディスエーブル信号が入力されるときに動作を停止する第１の回路ブロックと、
前記電源電圧検出回路と接続され、前記第２のディスエーブル信号が入力されるときに動作を停止する第２の回路ブロックと、
前記第１の回路ブロックの動作時には、前記第１のディスエーブル信号または前記第２のディスエーブル信号を無効化する電源電圧検出無効化回路と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
電源電圧を検出し、前記電源電圧が第１の基準電圧よりも低下したときに、第１のディスエーブル信号を生成し、前記電源電圧が第２の電源電圧よりも低下したときに、第２のディスエーブル信号を生成する電源電圧検出回路と、
前記電源電圧検出回路と接続され、前記第１のディスエーブル信号が入力されると動作を停止するメモリと、
前記電源電圧検出回路と接続され、前記第２のディスエーブル信号が入力されると動作を停止する制御回路と、
前記メモリに対する書き込み若しくは消去時には、前記第１のディスエーブル信号または前記第２のディスエーブル信号を無効化する電源電圧検出無効化回路と、
を有することを特徴とする半導体集積回路装置。
【請求項３】
電源電圧を検出し、前記電源電圧が第１の基準電圧よりも低下したときに、第１のディスエーブル信号を生成し、前記電源電圧が第２の電源電圧よりも低下したときに、第２のディスエーブル信号を生成する電源電圧検出回路と、
前記電源電圧検出回路と接続され、前記第１のディスエーブル信号が入力されると動作を停止するコプロセッサと、
前記電源電圧検出回路と接続され、前記第２のディスエーブル信号が入力されると動作を停止する制御回路と、
前記コプロセッサの動作時には、前記第１のディスエーブル信号または前記第２のディスエーブル信号を無効化する電源電圧検出無効化回路と、
を有することを特徴とする半導体集積回路装置。
【請求項１】
電源電圧を検出し、前記電源電圧が第１の基準電圧よりも低下したときに、第１のディスエーブル信号を生成し、前記電源電圧が第２の電源電圧よりも低下したときに、第２のディスエーブル信号を生成する電源電圧検出回路と、
前記電源電圧検出回路と接続され、前記第１のディスエーブル信号が入力されるときに動作を停止する第１の回路ブロックと、
前記電源電圧検出回路と接続され、前記第２のディスエーブル信号が入力されるときに動作を停止する第２の回路ブロックと、
前記第１の回路ブロックの動作時には、前記第１のディスエーブル信号または前記第２のディスエーブル信号を無効化する電源電圧検出無効化回路と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
電源電圧を検出し、前記電源電圧が第１の基準電圧よりも低下したときに、第１のディスエーブル信号を生成し、前記電源電圧が第２の電源電圧よりも低下したときに、第２のディスエーブル信号を生成する電源電圧検出回路と、
前記電源電圧検出回路と接続され、前記第１のディスエーブル信号が入力されると動作を停止するメモリと、
前記電源電圧検出回路と接続され、前記第２のディスエーブル信号が入力されると動作を停止する制御回路と、
前記メモリに対する書き込み若しくは消去時には、前記第１のディスエーブル信号または前記第２のディスエーブル信号を無効化する電源電圧検出無効化回路と、
を有することを特徴とする半導体集積回路装置。
【請求項３】
電源電圧を検出し、前記電源電圧が第１の基準電圧よりも低下したときに、第１のディスエーブル信号を生成し、前記電源電圧が第２の電源電圧よりも低下したときに、第２のディスエーブル信号を生成する電源電圧検出回路と、
前記電源電圧検出回路と接続され、前記第１のディスエーブル信号が入力されると動作を停止するコプロセッサと、
前記電源電圧検出回路と接続され、前記第２のディスエーブル信号が入力されると動作を停止する制御回路と、
前記コプロセッサの動作時には、前記第１のディスエーブル信号または前記第２のディスエーブル信号を無効化する電源電圧検出無効化回路と、
を有することを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００６−１５５０３８（Ｐ２００６−１５５０３８Ａ）
【公開日】平成１８年６月１５日（２００６．６．１５）
【国際特許分類】
【出願番号】特願２００４−３４２２７６（Ｐ２００４−３４２２７６）
【出願日】平成１６年１１月２６日（２００４．１１．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年６月１５日（２００６．６．１５）
【国際特許分類】
【出願日】平成１６年１１月２６日（２００４．１１．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]