半導体集積回路装置
【課題】システムオンチップ上のマイクロコントローラユニットの動作開始をソース機器からＤＤＣを介して供給される電源電圧であるＤＤＣ５Ｖによって制御可能とする。
【解決手段】チップ上に構成され、ソース機器との間で機器間の認証を行うための機器間認証部と、前記チップ上に構成されて前記機器間認証部を制御するものであって、発振部からのシステムクロックが供給されて動作すると共に前記発振部の発振停止を指示可能な制御部と、入力端に前記ソース機器からのＤＤＣ５Ｖが供給されるか否かに基づいて、前記発振部の発振を再開させるための発振停止解除信号を出力する発振停止解除部とを具備したことを特徴とする。
【解決手段】チップ上に構成され、ソース機器との間で機器間の認証を行うための機器間認証部と、前記チップ上に構成されて前記機器間認証部を制御するものであって、発振部からのシステムクロックが供給されて動作すると共に前記発振部の発振停止を指示可能な制御部と、入力端に前記ソース機器からのＤＤＣ５Ｖが供給されるか否かに基づいて、前記発振部の発振を再開させるための発振停止解除信号を出力する発振停止解除部とを具備したことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機器間認証を行って映像情報の受信を行う受信装置に好適な半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、映像情報及びオーディオ情報等（以下、ＡＶ情報という）のデジタル化が進められている。ＢＳデジタル放送や地上デジタル放送等のデジタル放送も開始されており、デジタル化されたＡＶ情報（ＡＶデータ）がデジタルコンテンツとして放送されるようになってきている。このようなデジタルＡＶデータを記録する装置として、ＤＶＤレコーダやハードディスクレコーダ、半導体メモリレコーダ等も普及している。
【０００３】
デジタル記録においては、オリジナルのＡＶデータを劣化させることなく、複製を作成することが可能であり、著作権の保護の観点から、デジタルコンテンツのコピーを制限可能にする必要性が高くなっている。このような著作権保護機能及び高画質化のための伝送、更に、ケーブルの取り回しも考慮して、１本のケーブルで非圧縮の映像信号を伝送すると共に音声信号及び制御信号を伝送するＨＤＭＩ（High-Definition Multimedia Interface）が採用されるようになってきた。なお、ＨＤＭＩについては、例えば、特許文献１等に開示されている。
【０００４】
ＨＤＭＩにおいては、物理層における伝送規格であるＴＭＤＳ（Transition Minimized Differential Signaling ）を採用する。また、ＨＤＭＩにおいては、ディスプレイの各種電気的仕様等を記録機器等のソース機器に自動識別させるためにＤＤＣ（ディスプレイ・データ・チャンネル）が採用される。このＤＤＣでは、Ｉ２Ｃ（アイ・スクエア・シー）バス形式の２線式シリアル伝送が採用される。そして、このＤＤＣを利用した自動認識のために、電気的仕様等の規格としてＥＤＩＤ（extended display identification data）規格が採用される。
【０００５】
デジタル記録機器等のソース機器からの信号を受信するＨＤＭＩの受信装置（ＨＤＭＩ ＲＸ）においては、ＴＭＤＳ信号を受信するデータ認証部の他に、機器間認証のためのＥＤＩＤ部を備える。ＥＤＩＤ部は、ディスプレイ装置等のレシーバ機器の性能及び機能等を確認する為のＥＤＩＤ情報を扱う。
【０００６】
近年、ＨＤＭＩに対応した出力を出力するソース機器の増加に伴い、デジタルテレビジョン受像機等のレシーバ機器には、複数のＨＤＭＩポートを備えたものが普及している。このようなレシーバ機器では、各ＨＤＭＩポート毎に、ＥＤＩＤ部を設けて各ＨＤＭＩポート毎に対応するソース機器にＥＤＩＤ情報の伝送を可能にする。
【０００７】
一般的には、ＥＤＩＤ部としては、ＥＤＩＤ情報を記憶したＥ２ＰＲＯＭが採用される。従って、複数のＨＤＭＩポートを備えた場合には、ＥＤＩＤを構成するＥ２ＰＲＯＭを複数用意すると共に、複数のＥ２ＰＲＯＭの１つを選択するための切換スイッチが必要となる。このような複数のＥ２ＰＲＯＭを備えたシステムについては、装置の小型化、低消費電力化等の点からは、複数のＥ２ＰＲＯＭを集積化して、複数のＨＤＭＩポートに対応する複数のＥＤＩＤ部を１つのＬＳＩ上に構成した方が有利である。そこで、デジタルテレビジョン受像機を構成するＳｏＣ（システムオンチップ）上に、データ認証部とＥＤＩＤ部とを内蔵したものが開発されている。
【０００８】
しかしながら、ＥＤＩＤ部は、ＥＤＩＤ情報をＤＤＣを介してソース機器に伝送して、機器間認証を可能にするためのものであり、ソース機器からのアクセス時に動作可能とする必要がある。このため、ＥＤＩＤ部には、レシーバ機器の電源のオン，オフ等の動作状態に拘わらず、ソース機器からのアクセス時には常に電源が供給されている必要がある。即ち、ＥＤＩＤ部をＳｏＣ化すると、ＥＤＩＤ部への電源供給のためにＳｏＣに常時電力を供給する必要があり、消費電力が増大する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１０８１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、システムオンチップ上のマイクロコントローラユニットの動作の開始をソース機器からＤＤＣを介して供給される電源電圧であるＤＤＣ５Ｖによって制御可能とすることにより、消費電力を増大させることなくデータ認証部及び機器間認証部を集積回路化することができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様の半導体集積回路装置は、チップ上に構成され、ソース機器との間で機器間の認証を行うための機器間認証部と、前記チップ上に構成されて前記機器間認証部を制御するものであって、発振部からのシステムクロックが供給されて動作すると共に前記発振部の発振停止を指示可能な制御部と、入力端に前記ソース機器からのＤＤＣ５Ｖが供給されるか否かに基づいて、前記発振部の発振を再開させるための発振停止解除信号を出力する発振停止解除部とを具備したことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、システムオンチップ上のマイクロコントローラユニットの動作開始をソース機器からＤＤＣを介して供給される電源電圧であるＤＤＣ５Ｖによって制御可能とすることにより、消費電力を増大させることなくデータ認証部及び機器間認証部を集積回路化することができるという効果を有する。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施の形態に係る半導体集積回路装置を示すブロック図。
【図２】発振停止解除部３５の具体的な構成を示す回路図。
【図３】実施の形態の動作を説明するためのタイミングチャート。
【図４】実施の形態の動作を説明するための説明図。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の一実施の形態に係る半導体集積回路装置を示すブロック図である。
【００１５】
図１の半導体集積回路装置１０はＨＤＭＩ受信装置を構成するＳｏＣ（システムオンチップ）を示している。この半導体集積回路装置１０は、入力可能なＴＭＤＳ信号が３系統で、４系統のＨＤＭＩポートに対応する。なお、本実施の形態においては、入力数はこれに限定されるものではない。
【００１６】
半導体集積回路装置１０は、データ認証ブロック１１及びＥＤＩＤブロック１２を有する。本実施の形態においては、後述するように、ＥＤＩＤブロック１２については常時電力を供給する一方、ＭＣＵ２８へのＥＤＩＤシステムクロックの供給を停止可能にすることで、消費電力の削減を図っている。
【００１７】
データ認証ブロック１１は、ＨＤＣＰ（High-bandwidth Digital Content Protection system）認証を行って、入力されたＴＭＤＳ信号に基づく映像データ及び音声データを出力する。機器間認証部としてのＥＤＩＤブロック１２は、ソース機器がレシーバ機器の性能・機能を確認するためのＥＤＩＤ情報を扱い、ソース機器に対してＥＤＩＤ情報を送信すると共に、ソース機器からのＨＤＣＰ認証のための情報（以下、ＨＤＣＰ認証情報という）をデータ認証ブロック１１に供給するようになっている。
【００１８】
データ認証ブロック１１は、制御部２０によって各部が制御される（図示省略）。物理層（ＰＨＹ）部１４Ａ〜１４Ｃには夫々端子Ｔ１〜Ｔ３を介してＴＭＤＳ信号が入力される。物理層部１４Ａ〜１４Ｃは、夫々入力されたＴＭＤＳ信号に対する処理によって、差動信号であるＴＭＤＳ信号をデジタル信号に変換してセレクタ１５に出力する。セレクタ１５は、制御部２０からチャンネル選択信号が与えられて、物理層部１４Ａ〜１４Ｃの出力の１つをチャンネル選択信号に基づいて選択してデマルチプレクサ１６に出力する。デマルチプレクサ１６は、入力された信号から映像データ及び音声データ等を分離してＨＤＣＰ認証部１７に出力する。
【００１９】
ＨＤＣＰレシーバ１８は、後述するように、ＤＤＣ４チャンネルのうち選択されたチャンネルのＩ２Ｃバスを介して伝送されたＨＤＣＰ認証情報がセレクタ２３を介して入力される。ＨＤＣＰレシーバ１８は受信したＨＤＣＰ認証情報をＨＤＣＰ認証部１７に出力するようになっている。
【００２０】
デマルチプレクサ１６からＨＤＣＰ認証部１７に入力されたデータにはＨＤＣＰによる暗号化が施されている。ＨＤＣＰ認証部１７は、ＨＤＣＰレシーバ１８から暗号化データに対するＨＤＣＰ認証情報が与えられる。キーＲＯＭ１９には、暗号化データの復号化のための認証鍵が格納されている。ＨＤＣＰ認証部１７は、ＨＤＣＰレシーバ１８からのＨＤＣＰ情報及びキーＲＯＭ１９からの認証鍵を用いて、ＨＤＣＰ認証を行う。これにより、ＨＤＣＰ認証部１７は、暗号化データを復号化し、選択されたチャンネルの映像データ及び音声データを出力する。
【００２１】
本実施の形態においては、データ認証ブロック１１には、電源回路３１から、スイッチ３２を介して電源電圧が供給されるようになっている。スイッチ３２は、例えばシステムの主電源のオン，オフに応じてオン，オフするものであり、例えばディスプレイ装置に適用した場合には、ＨＤＭＩポートに接続されたソース機器からのＴＭＤＳ信号に対する表示を行う場合にはオンとなって、データ認証ブロック１１に対する電源投入を行うようになっている。
【００２２】
なお、データ認証ブロック１１内の各部には、クロック発振器２９からデータ認証システムクロックが供給されるようになっている。クロック発振器２９は、水晶発振子３０の出力が与えられ、データ認証システムクロック及びＥＤＩＤシステムクロックを発生することができるようになっている。なお、クロック発振器２９は、発振制御部３６からの発振制御信号によって、ＥＤＩＤシステムクロックを発振するか又は停止するかが制御されるようになっている。
【００２３】
また、制御部２０は、ソース機器にＨＤＭＩ接続可能であることを知らせるホットプラグ信号（HOT PLUG）を生成して出力するようになっている。
【００２４】
一方、ＥＤＩＤブロック１２は、ＥＤＩＤメモリ部２１、ＥＤＩＤレシーバ２２Ａ〜２２Ｄ、セレクタ２３，２５及びスイッチ２４によって構成されている。ＥＤＩＤメモリ部２１は、ＥＤＩＤ情報を記憶するための記憶領域を有し、例えばＳＲＡＭ等によって構成することができる。図１の例では、ＥＤＩＤメモリ部２１は、４チャンネルのＨＤＭＩポートに対応した４つのＥＤＩＤ情報を記憶及び処理することができる。
【００２５】
なお、この場合には、４つのＥＤＩＤ情報間の相違は、物理アドレスのみであり、１つのＥＤＩＤ情報と残りのＥＤＩＤ情報については物理アドレスの差分情報である物理アドレスが存在するアドレスデータ及び物理アドレスデータのみを記憶するようにしてもよい。この場合には、ＥＤＩＤメモリ部２１における必要な記憶容量を削減可能である。これにより、ＥＤＩＤのチャンネル数が増えた場合でもＥＤＩＤメモリ部２１の記憶容量の増加を抑制することができ、ＬＳＩ設計上、ＥＤＩＤのチャンネル数を増やすことが比較的容易となる。
【００２６】
なお、ＥＤＩＤメモリ部２１をＳＲＡＭで構成することにより、ＥＤＩＤ情報をレシーバ機器の機能・性能に応じて容易に書き換えることが可能となる。
【００２７】
ＥＤＩＤメモリ部２１からソース機器に伝送するＥＤＩＤ情報はＤＤＣのＩ２Ｃバスによって伝送される。図１においては、チャンネルＡ〜Ｄの４チャンネルのＩ２Ｃバスが設けられており、各Ｉ２Ｃバスは、図示しない４つのソース機器に接続可能である。チャンネルＡ〜Ｄの各Ｉ２Ｃバスは、夫々ＤＤＣのＳＣＬ（シリアルクロック）、ＳＤＡ（シリアルデータ）、ＡＣＫ（アクノレッジ）（ＳＣＬ／ＳＤＡ／ＡＣＫ＿ＤＤＣ＿Ａ〜Ｄ）を伝送する。
【００２８】
ＥＤＩＤレシーバ２２Ａ〜２２Ｄは、夫々端子Ｔ４〜Ｔ７を介して各チャンネルのＩ２Ｃバスに接続されており、ソース機器からのＥＤＩＤ情報読出し要求に応じて、ＥＤＩＤメモリ部２１からのＥＤＩＤ情報を、Ｉ２Ｃバス介して接続されたソース機器に供給することができるようになっている。
【００２９】
ＥＤＩＤレシーバ２２Ａ〜２２Ｄは、夫々ソース機器からＨＤＣＰ認証情報を受信して、セレクタ２３に供給することができる。セレクタ２３は、制御部２０からチャンネル選択信号が与えられて、ＨＤＣＰレシーバ１８に接続すべきＩ２Ｃバスを選択する。セレクタ２３によって、チャンネル選択信号に対応するソース機器からのＨＤＣＰ認証情報がＨＤＣＰレシーバ１８に供給される。
【００３０】
本実施の形態においては、ＥＤＩＤブロック１２は、半導体集積回路装置１０内に組み込まれたことから、ＤＤＣを介して供給されるＤＤＣ５Ｖを電源とすることはできない。本実施の形態においては、ＥＤＩＤブロック１２には、電源回路３３から電源電圧が供給されるようになっている。電源回路３３は、データ認証ブロックの動作状態に拘わらず、常時電源電圧を発生してＥＤＩＤブロック１２に供給するようになっている。なお、ＥＤＩＤブロック１２には後述するクロック発振器２９からＥＤＩＤシステムクロックが供給されて、各部が動作するようになっている。
【００３１】
なお、電源回路３３は、データ認証ブロック１１及びＥＤＩＤブロック１２以外の各部にも電源電圧を供給することができるようになっている。
【００３２】
このように、本実施の形態においては、電源回路３１，３３を備えて、データ認証ブロック１１とＥＤＩＤブロック１２とで、独立して電源電圧を供給することを可能にしている。これにより、データ認証ブロック１１の電源をオフにした状態であっても、ＥＤＩＤブロック１２の電源をオンにすることができ、ソース機器からアクセスがあった場合に、ＥＤＩＤブロック１２とソース機器との間でＥＤＩＤ情報の送受信を確実に行うことが可能である。
【００３３】
更に、本実施の形態においては、ソース機器からＥＤＩＤブロック１２に対してアクセスがない場合において、ＥＤＩＤシステムクロックの供給を停止させることで、ＥＤＩＤブロック１２の電力消費を抑制することができるようになっている。
【００３４】
本実施の形態においては、ＥＤＩＤシステムクロックの供給の停止はＭＣＵ（microcontroller unit）２８によって制御される。ＭＣＵ２８は、ＥＤＩＤシステムクロックの供給の停止させることで、ＥＤＩＤブロック１２及び自己の動作を停止させることができるようになっている。ＭＣＵ２８は、例えばシステムの主電源がオフとなる場合、或いは自己が動作不要と判断した場合等には、ＥＤＩＤシステムクロックの発振を停止させるための発振停止信号を発振制御部３６に出力する。発振制御部３６は、例えば主電源がオンになるとクロック発振器２９の発振を開始させるための発振制御信号を出力すると共に、ＭＣＵ２８からの発振停止信号が入力されると、クロック発振器２９のＥＤＩＤシステムクロックの発振を停止させるための発振制御信号をクロック発振器２９に出力する。
【００３５】
一方、ＥＤＩＤシステムクロックの供給の開始は、主電源のオンだけでなく、ＤＤＣによって伝送されるＤＤＣ５Ｖをトリガとしても実行可能である。ＭＣＵ２８はＥＤＩＤシステムクロックが供給されることで、動作を再開する。即ち、本実施の形態においては、ＤＤＣによって伝送されるＤＤＣ５Ｖをトリガとして、ＭＣＵ２８の動作が再開されるようになっている。
【００３６】
チャンネルＡ〜Ｄの４チャンネルのＤＤＣ５Ｖは、半導体集積回路装置１０の端子Ｔ９を介してＩ／Ｏ制御部２７に供給されると共に発振停止解除部３５にも供給される。発振停止解除部３５は、ＤＤＣ５Ｖの伝送を検出することで、ソース機器からＥＤＩＤブロック１２に対するアクセスの有無を判定する。発振停止解除部３５は、ＤＤＣ５Ｖを検出すると、発振停止を解除するための発振停止解除信号を発振制御部３６に出力する。発振制御部３６は発振停止解除信号が非アクティブな状態からアクティブな状態に遷移することを検出すると、クロック発振器２９のＥＤＩＤシステムクロックの発振停止を解除して、発振させるための発振制御信号をクロック発振器２９に出力する。即ち、ＭＣＵ２８及び発振停止解除部３５によって、ＥＤＩＤシステムクロックの発振及び停止が制御される。
【００３７】
図２は発振停止解除部３５の具体的な構成を示す回路図である。
【００３８】
図２では、発振停止解除部３５には、４つのチャンネルＡ〜ＤのＤＤＣ５Ｖが入力されるだけでなく、図１では図示を省略したパワーキー信号（Ｐｏｗｅｒ ｋｅｙ）、リモコン入力及びＨＤＭＩ ＣＥＣ（High Definition MultimediaInterface-Consumer Electronics Control）等も入力される。
【００３９】
図２の発振停止解除部３５は、９入力に対応しており、入力端Ｉ１〜Ｉ９に入力される９入力のいずれの信号によってもＭＣＵ２８を再起動させるための発振停止解除信号を発生させることができる。なお、図２の例では発振停止解除信号がローレベル（以下、Ｌレベルという）からハイレベル（以下、Ｈレベルという）に遷移する場合に、ＥＤＩＤシステムクロックの発振が再開されるようになっている。
【００４０】
イネーブル制御記憶部４２には、９入力のいずれの入力が使用されているかを示す発振イネーブル信号ＥＮｉ（ｉは１〜９の整数）が記憶されている。例えば、図２の例のように入力端Ｉ５，Ｉ９に入力信号が供給されない場合には、イネーブル制御記憶部４２には、ローレベル（以下、Ｌレベルという）の発振イネーブル信号ＥＮ５，ＥＮ９及びハイレベル（以下、Ｈレベルという）の発振イネーブル信号ＥＮ１〜ＥＮ４，ＥＮ６〜ＥＮ８が記憶される。発振イネーブル信号ＥＮ１〜ＥＮ９は夫々ＡＮＤゲートＡＮＤ１〜ＡＮＤ９に供給される。これにより、ＡＮＤゲートＡＮＤ１〜ＡＮＤ９のうちＬレベルの発振イネーブル信号ＥＮｉが供給されるＡＮＤゲートの出力はＬレベルとなる。
【００４１】
ＡＮＤゲートＡＮＤ１〜ＡＮＤ９の各他方入力端には、夫々排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲ９の出力が与えられる。排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲ９は各一方入力端に夫々入力端子Ｉ１〜Ｉ９に入力される信号が供給され、各他方入力端に極性制御記憶部４１からの極性制御信号ＩＮＶ１〜ＩＮＶ９が供給される。
【００４２】
入力端に入力される信号としては、ハイアクティブの信号だけでなく、ローアクティブの信号も考えられる。極性制御記憶部４１は、入力端Ｉｉに入力される信号がハイアクティブの信号である場合にはＬレベルの極性反転信号ＩＮＶｉを記憶し、入力端Ｉｉに入力される信号がローアクティブの信号である場合にはＨレベルの極性反転信号ＩＮＶｉを記憶するようになっている。排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲ９は、夫々２入力の排他的論理和演算を行う。これにより、排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲ９の出力は、入力端Ｉｉにアクティブな信号が入力されることによって、ＬレベルからＨレベルに遷移するようになっている。
【００４３】
ＡＮＤゲートＡＮＤ１〜ＡＮＤ９の出力はＯＲ回路ＯＲ１に供給される。ＯＲ回路ＯＲ１はＡＮＤゲートＡＮＤ１〜ＡＮＤ９の出力のオア演算を行って、出力を発振停止解除信号として発振制御部３６に出力するようになっている。即ち、発振停止解除部３５は、入力端Ｉ１〜Ｉ９のいずれかに、アクティブな信号が入力されることによって、ＬレベルからＨレベルに遷移するハイアクティブな発振停止解除信号を出力するようになっている。
【００４４】
本実施の形態においては、ＭＣＵ２８は、入力端Ｉ１〜Ｉ９の入力を監視して、イネーブル制御記憶部４２に、入力端Ｉ１〜Ｉ９の使用の有無を示す発振イネーブル信号ＥＮｉを書き込むと共に更新するようになっている。また、ＭＣＵ２８は、入力端Ｉ１〜Ｉ９に入力される入力信号がハイアクティブの信号であるかローアクティブの信号であるかに基づいて、極性制御記憶部４１に極性制御信号ＩＮＶｉを書き込むと共に更新するようになっている。
【００４５】
ところで、入力端Ｉ１〜Ｉ９に入力される信号がパワーキー信号（Ｐｏｗｅｒ ｋｅｙ）やリモコン入力である場合には、これらの信号はシステムに応じた極性でアクティブになるので、これらの信号に対応する極性制御信号はシステムに応じた固定のレベルでよい。
【００４６】
一方、ＤＤＣ５Ｖを供給するケーブルは、ＭＣＵ２８が動作中であるか停止中であるかに拘わらず端子Ｔ９に挿抜されることがあり、ＭＣＵ２８の停止中にＤＤＣ５Ｖが供給されなくなることもある。一方、ＭＣＵ２８はこれらのケーブルの挿抜に際して動作する必要性がある。例えば、ケーブルに接続されたソース機器と端子との対応をケーブルの挿抜毎に検出するために、ＭＣＵ２８が動作する必要がある。
【００４７】
ところが、ＤＤＣ５Ｖに対応した極性制御信号が常にＬレベルの信号である場合には、ＤＤＣ５ＶがＬレベルからＨレベルに変化したこと、即ち、ケーブルを介してＤＤＣ５Ｖが伝送されたことのみしか検出することができない。そこで、本実施の形態においては、ＭＣＵ２８は、自己が動作を停止する直前において、入力端Ｉｉに接続されるケーブルを介してＤＤＣ５Ｖが供給されているか否かに応じて、極性記憶部４１に記憶させる極性制御信号ＩＮＶｉを更新するようになっている。
【００４８】
即ち、ＭＣＵ２８は、ＤＤＣ５Ｖが供給されている場合に、自己の動作を停止させるときには、停止させる直前に、極性制御信号をＨレベルにし、その他の場合には自己が停止する直前に、極性制御信号をＬレベルにするようになっている。
【００４９】
クロック発振器２９は、発振制御信号に基づいてＥＤＩＤシステムクロックの発振又は発振停止を行う。クロック発振器２９からのＥＤＩＤシステムクロックは、発振安定回路３７に供給される。発振安定回路３７は、クロック発振器２９からのクロックをＭＣＵ２８に供給すると共に、ＭＣＵ２８からのデータに基づいて、ＥＤＩＤシステムクロックが安定的に発振されているか否かを判定する。発振安定回路３７は、クロック発振器２９からのＥＤＩＤシステムクロックの発振が安定すると、このＥＤＩＤシステムクロックをＥＤＩＤブロック１２に供給するようになっている。
【００５０】
発振安定回路３７は、発振開始直後において、発振が安定するまで、ＥＤＩＤブロックに対するＥＤＩＤシステムクロックを供給しないディレイ機能を有することになる。これにより、発振起動時、再開時の不安定なシステムクロックがＥＤＩＤブロック１２に供給されることを阻止して、ＥＤＩＤブロック１２の各回路が誤動作をするを防止することができる。
【００５１】
このように、クロック発振器２９からのＥＤＩＤシステムクロックは、４チャンネルのＤＤＣ５Ｖの検出結果に基づいて発振の再開が制御される。即ち、ＭＣＵ２８は、自己の動作が不要と判断した場合には発振停止信号を出力して発振制御部３６の発振を停止させる。これにより、ＭＣＵ２８を停止させて消費電力を抑制する。一方、ソース機器が接続されてＤＤＣ５Ｖが伝送されてきた場合には、ＥＤＩＤシステムクロックの発振を再開させて、ＭＣＵ２８の動作を再開させる。
【００５２】
Ｉ／Ｏ制御部２７は、入力されたＤＤＣ５Ｖをセレクタ２５を介して制御部２０に出力する。セレクタ２５は、ＥＤＩＤメモリ部２１からのチャンネル選択信号に基づくチャンネルのＤＤＣ５Ｖを選択して制御部２０に出力する。
【００５３】
制御部２０は、上述したように、ホットプラグ信号を出力する。スイッチ２４は、ＥＤＩＤメモリ部２１からのチャンネル選択信号に基づいて、選択されたチャンネルのホットプラグ信号を選択してＩ／Ｏ制御部２６に出力する。Ｉ／Ｏ制御部２６は、ＥＤＩＤメモリ部２１に制御されて、ホットプラグ信号を端子Ｔ８から対応するチャンネルを介して対応するソース機器に出力する。
【００５４】
また、ＭＣＵ２８は、内部バス３４を介して、ＥＤＩＤメモリ部２１に対する各ＥＤＩＤ情報の書き込みを制御することができるようになっている。なお、図１では内部バス３４を利用してＥＤＩＤ情報を書き込む例を示したが、Ｉ２Ｃバス等の他のインタフェースを利用して書き込みを行うことも可能である。なお、ＥＤＩＤメモリ部２１をＳＲＡＭで構成した場合には、ＥＤＩＤブロック１２に電源電圧が供給される度に、ＭＣＵ２８によってＥＤＩＤメモリ部２１は初期設定される。
【００５５】
更に、ＭＣＵ２８は、図示しないＩ２Ｃバスを介してチャンネル選択信号を伝送して、セレクタ２５を制御するようにしてもよい。また、ＭＣＵ２８は、図示しないＩ２Ｃバスを介してチャンネル選択信号を伝送して、スイッチ２４を制御するようにしてもよい。また、ＭＣＵ２８は、制御部２０から出力されるホットプラグ信号とは無関係に、ホットプラグ信号を出力するようにしてもよい。
【００５６】
また、本実施の形態においては、ＨＤＭＩ入力用のスイッチ１３が設けられている。スイッチ１３は、２入力のＴＭＤＳ信号の一方を選択して物理層部１４Ｃに供給するようになっている。ＭＣＵ２８は端子Ｔ１０を介してスイッチ１３に制御信号を供給して、スイッチ１３の選択を制御するようになっている。外付けのスイッチ１３を用いて、入力されるＴＭＤＳ信号を選択することで、データ認証ブロックの入力数よりも多い入力に対応可能である。
【００５７】
次に、このように構成された実施の形態の動作について図３のタイミングチャート及び図４の説明図を参照して説明する。図３（ａ）は発振停止解除部３５の入力端に供給されるＤＤＣ５Ｖを示し、図３（ｂ）はＭＣＵ２８の動作状態を示し、図３（ｃ）極性制御記憶部４１への書き込みを示している。なお、図３の「動」はＭＣＵ２８が動作している状態を示し、「停」はＭＣＵ２８が動作を停止している状態を示している。また、図４は極性制御信号記憶部４１及びイネーブル制御記憶部４２の記憶内容の一例を示している。
【００５８】
いま、図１の半導体集積回路装置１０が組み込まれたディスプレイ装置において、ＨＤＭＩポートに接続されたソース機器からの映像を表示させるものとする。ここで、ＨＤＭＩポートに接続されたソース機器の電源をオンにするものとする。ディスプレイ装置の主電源をオンにすることによって、スイッチ３２もオンとなり、電源回路３１からの電源電圧がデータ認証ブロック１１に供給される。また、電源回路３３の電源電圧もＥＤＩＤブロック１２及び他の回路部分に供給される。
【００５９】
発振制御部３６は、主電源のオンによって、クロック発振器２９にデータ認証システムクロック及びＥＤＩＤシステムクロックを発生させる。これにより、ＭＣＵ２８、データ認証ブロック１１及びＥＤＩＤブロック１２が動作を開始する。
【００６０】
制御部２０はＨＤＭＩ接続可能であることを知らせるホットプラグ信号を発生し、スイッチ２４及びＩ／Ｏ制御部２６を介して対応するソース機器に出力する。ＥＤＩＤレシーバ２２Ａ〜２２Ｄは、ソース機器からの各チャンネルＡ〜ＤのＩ２Ｃバスを介して入力されたＥＤＩＤ情報の読み出し要求に従って、ＥＤＩＤメモリ部２１に格納されているＥＤＩＤ情報を読出して対応するソース機器に出力する。これにより、ソース機器は、レシーバ機器の情報を取得し、機器間での認証が行われる。
【００６１】
チャンネル選択信号によって指定された機器からのＤＤＣ５Ｖはセレクタ２５を介して制御部２０に供給される。また、チャンネル選択信号によって指定されたソース機器からのＨＤＣＰ認証情報は、セレクタ２３を介してＨＤＣＰレシーバ１８に供給される。
【００６２】
チャンネル選択信号によって指定された機器からのＴＭＤＳ信号は、物理層部１４Ａ〜１４Ｃによってデジタル信号に変換された後セレクタ１５によって選択されてデマルチプレクサ１６に供給される。デマルチプレクサ１６は、入力された信号から映像データ及び音声データ等を分離してＨＤＣＰ認証部１７に供給する。
【００６３】
ＨＤＣＰ認証部１７は、ＨＤＣＰレシーバ１８からＨＤＣＰ認証情報が与えられ、キーＲＯＭ１９から認証鍵が与えられて、ＨＤＣＰ認証を行う。これにより、デマルチプレクサ１６からの暗号化データは復号化され、ＨＤＣＰ認証部１７から映像データ及び音声データが出力される。こうして、レシーバ機器であるディスプレイ装置において、ソース機器からの映像の映出が可能である。
【００６４】
ここで、ＭＣＵ２８が自己の動作が不要と判断するものとする。この場合には、ＭＣＵ２８は発振停止信号を発振制御部３６に出力する。これにより、発振制御信号３６はクロック発振器２９に発振を停止させる。即ち、この場合には、ＭＣＵ２８及びＥＤＩＤブロック１２には、電源回路３３からの電源電圧は供給されているが、クロック発振器２９からのＥＤＩＤシステムクロック供給されていない。従って、ＭＣＵ２８及びＥＤＩＤブロック１２は動作を停止し、消費電力が削減される。
【００６５】
この場合においても、ＥＤＩＤブロック１２及び他の回路部分には、電源回路３３から電源電圧が供給されている。ここで、ＨＤＭＩポートに接続されたソース機器の電源がオンとなって、４つのチャンネルＡ〜ＤのいずれかのＤＤＣ５Ｖが半導体集積回路装置１０の発振停止解除部３５に伝送されるものとする。
【００６６】
例えば、チャンネルＡのＤＤＣ５Ｖが発振停止解除部３５に供給されるものとする。発振停止解除部３５の排他的論理和回路ＥＸＯＲ１は、入力端Ｉ１に供給されるＤＤＣ５Ｖと極性制御記憶部４１に記憶されている極性制御信号との排他的論理和演算を行う。いま、図４（ａ）に示すように、排他的論理和回路ＥＸＯＲ１に供給される極性制御信号がＬレベルであるものとすると、排他的論理和回路ＥＸＯＲ１は、入力端Ｉ１のレベルがＬレベルからＨレベルになることによって、出力がＨレベルとなる。これにより、ＡＮＤゲートＡＮＤ１の出力もＨとなる。ＯＲ回路ＯＲ１はＡＮＤゲートＡＮＤ１の出力がＨレベルになることによってＬレベルからＨレベルに遷移する発振停止解除信号を発生する。
【００６７】
この発振停止解除信号によって、発振制御部３６は、クロック発振器２９のＥＤＩＤシステムクロックの発振を再開させる。クロック発振器２９からのクロックは発振安定回路３７を介してＭＣＵ２８に供給されて、ＭＣＵ２８は動作を開始する。また、発振安定回路３７からのＥＤＩＤシステムクロックはＥＤＩＤブロック１２に供給されて、ＥＤＩＤブロック１２の動作が再開される。
【００６８】
即ち、ソース機器からのＤＤＣ５Ｖが端子Ｔ９を介して発振停止解除部３５に供給されることで、ＥＤＩＤシステムクロックの供給を再開して、ＭＣＵ２８を再起動することが可能である。なお、この場合にはＥＤＩＤブロック１２の動作も再開され、ソース機器との間でＥＤＩＤ情報の授受による機器認証を可能にすることができる。
【００６９】
ところで、ＭＣＵ２８が動作停止時に、ソース機器からのケーブルが取り外されてＤＤＣ５Ｖの供給が停止することが考えられる。この場合にも、ＭＣＵ２８は動作を再開させた方がよい場合がある。そこで、本実施の形態においては、ＭＣＵ２８は動作停止直前のタイミングにおいて、図３（ｃ）に示すように、ＤＤＣ５Ｖが供給されている入力端に対応する極性制御信号をＬレベルからＨレベルに変化させるように極性記憶部４１への書き込みを行う。これにより、図４（ｂ）に示すように、入力端Ｉ１〜Ｉ４に対応する極性制御信号がＨレベルとなる。
【００７０】
ＭＣＵ２８の動作停止時に、ソース機器からのケーブルが取り外されてＤＤＣ５Ｖの供給が停止するものとする。例えば、端子Ｉ２へのＤＤＣ５Ｖの供給が停止するものとする。そうすると、排他的論理和回路ＥＸＯＲ２の出力は、ＬレベルからＨレベルに変化し、ＡＮＤゲートＡＮＤ２の出力がＬレベルからＨレベルに遷移する。これにより、ＯＲ回路ＯＲ１からの発振停止解除信号がＬレベルからＨレベルに遷移する。こうして、クロック発振器２９の発振が再開されて、ＭＣＵ２８が動作を開始する。
【００７１】
このＭＣＵ２８の動作が、図３に示すように、再度停止するものとする。この場合においては、ＭＣＵ２８は動作停止直前のタイミングにおいて、図３（ｃ）に示すように、ＤＤＣ５Ｖが供給される可能性がある入力端に対応する極性制御信号をＨレベルからＬレベルに変化させるように極性記憶部４１への書き込みを行う。例えば、図４（ａ）に示すように、入力端Ｉ１〜Ｉ４に対応する極性制御信号がＬレベルとなる。
【００７２】
次いで、ソース機器からのＤＤＣ５Ｖの供給が再開されるものとする。例えば、入力端Ｉ２へのＤＤＣ５Ｖの供給が再開されるものとする。そうすると、排他的論理和回路ＥＸＯＲ２の出力は、ＬレベルからＨレベルに変化し、ＡＮＤゲートＡＮＤ２の出力がＬレベルからＨレベルに遷移する。これにより、ＯＲ回路ＯＲ１からの発振停止解除信号がＬレベルからＨレベルに遷移する。こうして、クロック発振器２９の発振が再開されて、ＭＣＵ２８が動作を開始する。
【００７３】
即ち、発振停止解除部３５は、ＤＤＣ５Ｖの供給が開始されるか否かを検出し、この検出結果に基づいて発振停止解除信号を発振制御部３６に出力する。これにより、ＭＣＵ２８及びＥＤＩＤブロック１２の動作を再開させることができる。
【００７４】
このように本実施の形態においては、ＭＣＵ及びＥＤＩＤブロックへのクロックを停止させることで、ＭＣＵ及びＥＤＩＤブロックの電力消費を抑制することができる。また、ＤＤＣ５Ｖの供給が開始されるか否かを検出することでシステムクロックの発生を再開させて、ＭＣＵ及びＥＤＩＤブロックの動作を再開させる。これにより、ＥＤＩＤブロック及びデータ認証ブロックを集積回路化した場合でも、ＭＣＵ及びＥＤＩＤブロックの動作停止及び停止解除を制御することができ、電力消費の削減が可能である。
【符号の説明】
【００７５】
１０…半導体集積回路装置、１１…データ認証ブロック、１２…ＥＤＩＤブロック、２１…ＥＤＩＤメモリ部、２８…ＭＣＵ、２９…クロック発振器、３１，３３…電源回路、３５…発振停止解除部、３６…発振制御部。
【技術分野】
【０００１】
本発明は、機器間認証を行って映像情報の受信を行う受信装置に好適な半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、映像情報及びオーディオ情報等（以下、ＡＶ情報という）のデジタル化が進められている。ＢＳデジタル放送や地上デジタル放送等のデジタル放送も開始されており、デジタル化されたＡＶ情報（ＡＶデータ）がデジタルコンテンツとして放送されるようになってきている。このようなデジタルＡＶデータを記録する装置として、ＤＶＤレコーダやハードディスクレコーダ、半導体メモリレコーダ等も普及している。
【０００３】
デジタル記録においては、オリジナルのＡＶデータを劣化させることなく、複製を作成することが可能であり、著作権の保護の観点から、デジタルコンテンツのコピーを制限可能にする必要性が高くなっている。このような著作権保護機能及び高画質化のための伝送、更に、ケーブルの取り回しも考慮して、１本のケーブルで非圧縮の映像信号を伝送すると共に音声信号及び制御信号を伝送するＨＤＭＩ（High-Definition Multimedia Interface）が採用されるようになってきた。なお、ＨＤＭＩについては、例えば、特許文献１等に開示されている。
【０００４】
ＨＤＭＩにおいては、物理層における伝送規格であるＴＭＤＳ（Transition Minimized Differential Signaling ）を採用する。また、ＨＤＭＩにおいては、ディスプレイの各種電気的仕様等を記録機器等のソース機器に自動識別させるためにＤＤＣ（ディスプレイ・データ・チャンネル）が採用される。このＤＤＣでは、Ｉ２Ｃ（アイ・スクエア・シー）バス形式の２線式シリアル伝送が採用される。そして、このＤＤＣを利用した自動認識のために、電気的仕様等の規格としてＥＤＩＤ（extended display identification data）規格が採用される。
【０００５】
デジタル記録機器等のソース機器からの信号を受信するＨＤＭＩの受信装置（ＨＤＭＩ ＲＸ）においては、ＴＭＤＳ信号を受信するデータ認証部の他に、機器間認証のためのＥＤＩＤ部を備える。ＥＤＩＤ部は、ディスプレイ装置等のレシーバ機器の性能及び機能等を確認する為のＥＤＩＤ情報を扱う。
【０００６】
近年、ＨＤＭＩに対応した出力を出力するソース機器の増加に伴い、デジタルテレビジョン受像機等のレシーバ機器には、複数のＨＤＭＩポートを備えたものが普及している。このようなレシーバ機器では、各ＨＤＭＩポート毎に、ＥＤＩＤ部を設けて各ＨＤＭＩポート毎に対応するソース機器にＥＤＩＤ情報の伝送を可能にする。
【０００７】
一般的には、ＥＤＩＤ部としては、ＥＤＩＤ情報を記憶したＥ２ＰＲＯＭが採用される。従って、複数のＨＤＭＩポートを備えた場合には、ＥＤＩＤを構成するＥ２ＰＲＯＭを複数用意すると共に、複数のＥ２ＰＲＯＭの１つを選択するための切換スイッチが必要となる。このような複数のＥ２ＰＲＯＭを備えたシステムについては、装置の小型化、低消費電力化等の点からは、複数のＥ２ＰＲＯＭを集積化して、複数のＨＤＭＩポートに対応する複数のＥＤＩＤ部を１つのＬＳＩ上に構成した方が有利である。そこで、デジタルテレビジョン受像機を構成するＳｏＣ（システムオンチップ）上に、データ認証部とＥＤＩＤ部とを内蔵したものが開発されている。
【０００８】
しかしながら、ＥＤＩＤ部は、ＥＤＩＤ情報をＤＤＣを介してソース機器に伝送して、機器間認証を可能にするためのものであり、ソース機器からのアクセス時に動作可能とする必要がある。このため、ＥＤＩＤ部には、レシーバ機器の電源のオン，オフ等の動作状態に拘わらず、ソース機器からのアクセス時には常に電源が供給されている必要がある。即ち、ＥＤＩＤ部をＳｏＣ化すると、ＥＤＩＤ部への電源供給のためにＳｏＣに常時電力を供給する必要があり、消費電力が増大する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１０８１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、システムオンチップ上のマイクロコントローラユニットの動作の開始をソース機器からＤＤＣを介して供給される電源電圧であるＤＤＣ５Ｖによって制御可能とすることにより、消費電力を増大させることなくデータ認証部及び機器間認証部を集積回路化することができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様の半導体集積回路装置は、チップ上に構成され、ソース機器との間で機器間の認証を行うための機器間認証部と、前記チップ上に構成されて前記機器間認証部を制御するものであって、発振部からのシステムクロックが供給されて動作すると共に前記発振部の発振停止を指示可能な制御部と、入力端に前記ソース機器からのＤＤＣ５Ｖが供給されるか否かに基づいて、前記発振部の発振を再開させるための発振停止解除信号を出力する発振停止解除部とを具備したことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、システムオンチップ上のマイクロコントローラユニットの動作開始をソース機器からＤＤＣを介して供給される電源電圧であるＤＤＣ５Ｖによって制御可能とすることにより、消費電力を増大させることなくデータ認証部及び機器間認証部を集積回路化することができるという効果を有する。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施の形態に係る半導体集積回路装置を示すブロック図。
【図２】発振停止解除部３５の具体的な構成を示す回路図。
【図３】実施の形態の動作を説明するためのタイミングチャート。
【図４】実施の形態の動作を説明するための説明図。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の一実施の形態に係る半導体集積回路装置を示すブロック図である。
【００１５】
図１の半導体集積回路装置１０はＨＤＭＩ受信装置を構成するＳｏＣ（システムオンチップ）を示している。この半導体集積回路装置１０は、入力可能なＴＭＤＳ信号が３系統で、４系統のＨＤＭＩポートに対応する。なお、本実施の形態においては、入力数はこれに限定されるものではない。
【００１６】
半導体集積回路装置１０は、データ認証ブロック１１及びＥＤＩＤブロック１２を有する。本実施の形態においては、後述するように、ＥＤＩＤブロック１２については常時電力を供給する一方、ＭＣＵ２８へのＥＤＩＤシステムクロックの供給を停止可能にすることで、消費電力の削減を図っている。
【００１７】
データ認証ブロック１１は、ＨＤＣＰ（High-bandwidth Digital Content Protection system）認証を行って、入力されたＴＭＤＳ信号に基づく映像データ及び音声データを出力する。機器間認証部としてのＥＤＩＤブロック１２は、ソース機器がレシーバ機器の性能・機能を確認するためのＥＤＩＤ情報を扱い、ソース機器に対してＥＤＩＤ情報を送信すると共に、ソース機器からのＨＤＣＰ認証のための情報（以下、ＨＤＣＰ認証情報という）をデータ認証ブロック１１に供給するようになっている。
【００１８】
データ認証ブロック１１は、制御部２０によって各部が制御される（図示省略）。物理層（ＰＨＹ）部１４Ａ〜１４Ｃには夫々端子Ｔ１〜Ｔ３を介してＴＭＤＳ信号が入力される。物理層部１４Ａ〜１４Ｃは、夫々入力されたＴＭＤＳ信号に対する処理によって、差動信号であるＴＭＤＳ信号をデジタル信号に変換してセレクタ１５に出力する。セレクタ１５は、制御部２０からチャンネル選択信号が与えられて、物理層部１４Ａ〜１４Ｃの出力の１つをチャンネル選択信号に基づいて選択してデマルチプレクサ１６に出力する。デマルチプレクサ１６は、入力された信号から映像データ及び音声データ等を分離してＨＤＣＰ認証部１７に出力する。
【００１９】
ＨＤＣＰレシーバ１８は、後述するように、ＤＤＣ４チャンネルのうち選択されたチャンネルのＩ２Ｃバスを介して伝送されたＨＤＣＰ認証情報がセレクタ２３を介して入力される。ＨＤＣＰレシーバ１８は受信したＨＤＣＰ認証情報をＨＤＣＰ認証部１７に出力するようになっている。
【００２０】
デマルチプレクサ１６からＨＤＣＰ認証部１７に入力されたデータにはＨＤＣＰによる暗号化が施されている。ＨＤＣＰ認証部１７は、ＨＤＣＰレシーバ１８から暗号化データに対するＨＤＣＰ認証情報が与えられる。キーＲＯＭ１９には、暗号化データの復号化のための認証鍵が格納されている。ＨＤＣＰ認証部１７は、ＨＤＣＰレシーバ１８からのＨＤＣＰ情報及びキーＲＯＭ１９からの認証鍵を用いて、ＨＤＣＰ認証を行う。これにより、ＨＤＣＰ認証部１７は、暗号化データを復号化し、選択されたチャンネルの映像データ及び音声データを出力する。
【００２１】
本実施の形態においては、データ認証ブロック１１には、電源回路３１から、スイッチ３２を介して電源電圧が供給されるようになっている。スイッチ３２は、例えばシステムの主電源のオン，オフに応じてオン，オフするものであり、例えばディスプレイ装置に適用した場合には、ＨＤＭＩポートに接続されたソース機器からのＴＭＤＳ信号に対する表示を行う場合にはオンとなって、データ認証ブロック１１に対する電源投入を行うようになっている。
【００２２】
なお、データ認証ブロック１１内の各部には、クロック発振器２９からデータ認証システムクロックが供給されるようになっている。クロック発振器２９は、水晶発振子３０の出力が与えられ、データ認証システムクロック及びＥＤＩＤシステムクロックを発生することができるようになっている。なお、クロック発振器２９は、発振制御部３６からの発振制御信号によって、ＥＤＩＤシステムクロックを発振するか又は停止するかが制御されるようになっている。
【００２３】
また、制御部２０は、ソース機器にＨＤＭＩ接続可能であることを知らせるホットプラグ信号（HOT PLUG）を生成して出力するようになっている。
【００２４】
一方、ＥＤＩＤブロック１２は、ＥＤＩＤメモリ部２１、ＥＤＩＤレシーバ２２Ａ〜２２Ｄ、セレクタ２３，２５及びスイッチ２４によって構成されている。ＥＤＩＤメモリ部２１は、ＥＤＩＤ情報を記憶するための記憶領域を有し、例えばＳＲＡＭ等によって構成することができる。図１の例では、ＥＤＩＤメモリ部２１は、４チャンネルのＨＤＭＩポートに対応した４つのＥＤＩＤ情報を記憶及び処理することができる。
【００２５】
なお、この場合には、４つのＥＤＩＤ情報間の相違は、物理アドレスのみであり、１つのＥＤＩＤ情報と残りのＥＤＩＤ情報については物理アドレスの差分情報である物理アドレスが存在するアドレスデータ及び物理アドレスデータのみを記憶するようにしてもよい。この場合には、ＥＤＩＤメモリ部２１における必要な記憶容量を削減可能である。これにより、ＥＤＩＤのチャンネル数が増えた場合でもＥＤＩＤメモリ部２１の記憶容量の増加を抑制することができ、ＬＳＩ設計上、ＥＤＩＤのチャンネル数を増やすことが比較的容易となる。
【００２６】
なお、ＥＤＩＤメモリ部２１をＳＲＡＭで構成することにより、ＥＤＩＤ情報をレシーバ機器の機能・性能に応じて容易に書き換えることが可能となる。
【００２７】
ＥＤＩＤメモリ部２１からソース機器に伝送するＥＤＩＤ情報はＤＤＣのＩ２Ｃバスによって伝送される。図１においては、チャンネルＡ〜Ｄの４チャンネルのＩ２Ｃバスが設けられており、各Ｉ２Ｃバスは、図示しない４つのソース機器に接続可能である。チャンネルＡ〜Ｄの各Ｉ２Ｃバスは、夫々ＤＤＣのＳＣＬ（シリアルクロック）、ＳＤＡ（シリアルデータ）、ＡＣＫ（アクノレッジ）（ＳＣＬ／ＳＤＡ／ＡＣＫ＿ＤＤＣ＿Ａ〜Ｄ）を伝送する。
【００２８】
ＥＤＩＤレシーバ２２Ａ〜２２Ｄは、夫々端子Ｔ４〜Ｔ７を介して各チャンネルのＩ２Ｃバスに接続されており、ソース機器からのＥＤＩＤ情報読出し要求に応じて、ＥＤＩＤメモリ部２１からのＥＤＩＤ情報を、Ｉ２Ｃバス介して接続されたソース機器に供給することができるようになっている。
【００２９】
ＥＤＩＤレシーバ２２Ａ〜２２Ｄは、夫々ソース機器からＨＤＣＰ認証情報を受信して、セレクタ２３に供給することができる。セレクタ２３は、制御部２０からチャンネル選択信号が与えられて、ＨＤＣＰレシーバ１８に接続すべきＩ２Ｃバスを選択する。セレクタ２３によって、チャンネル選択信号に対応するソース機器からのＨＤＣＰ認証情報がＨＤＣＰレシーバ１８に供給される。
【００３０】
本実施の形態においては、ＥＤＩＤブロック１２は、半導体集積回路装置１０内に組み込まれたことから、ＤＤＣを介して供給されるＤＤＣ５Ｖを電源とすることはできない。本実施の形態においては、ＥＤＩＤブロック１２には、電源回路３３から電源電圧が供給されるようになっている。電源回路３３は、データ認証ブロックの動作状態に拘わらず、常時電源電圧を発生してＥＤＩＤブロック１２に供給するようになっている。なお、ＥＤＩＤブロック１２には後述するクロック発振器２９からＥＤＩＤシステムクロックが供給されて、各部が動作するようになっている。
【００３１】
なお、電源回路３３は、データ認証ブロック１１及びＥＤＩＤブロック１２以外の各部にも電源電圧を供給することができるようになっている。
【００３２】
このように、本実施の形態においては、電源回路３１，３３を備えて、データ認証ブロック１１とＥＤＩＤブロック１２とで、独立して電源電圧を供給することを可能にしている。これにより、データ認証ブロック１１の電源をオフにした状態であっても、ＥＤＩＤブロック１２の電源をオンにすることができ、ソース機器からアクセスがあった場合に、ＥＤＩＤブロック１２とソース機器との間でＥＤＩＤ情報の送受信を確実に行うことが可能である。
【００３３】
更に、本実施の形態においては、ソース機器からＥＤＩＤブロック１２に対してアクセスがない場合において、ＥＤＩＤシステムクロックの供給を停止させることで、ＥＤＩＤブロック１２の電力消費を抑制することができるようになっている。
【００３４】
本実施の形態においては、ＥＤＩＤシステムクロックの供給の停止はＭＣＵ（microcontroller unit）２８によって制御される。ＭＣＵ２８は、ＥＤＩＤシステムクロックの供給の停止させることで、ＥＤＩＤブロック１２及び自己の動作を停止させることができるようになっている。ＭＣＵ２８は、例えばシステムの主電源がオフとなる場合、或いは自己が動作不要と判断した場合等には、ＥＤＩＤシステムクロックの発振を停止させるための発振停止信号を発振制御部３６に出力する。発振制御部３６は、例えば主電源がオンになるとクロック発振器２９の発振を開始させるための発振制御信号を出力すると共に、ＭＣＵ２８からの発振停止信号が入力されると、クロック発振器２９のＥＤＩＤシステムクロックの発振を停止させるための発振制御信号をクロック発振器２９に出力する。
【００３５】
一方、ＥＤＩＤシステムクロックの供給の開始は、主電源のオンだけでなく、ＤＤＣによって伝送されるＤＤＣ５Ｖをトリガとしても実行可能である。ＭＣＵ２８はＥＤＩＤシステムクロックが供給されることで、動作を再開する。即ち、本実施の形態においては、ＤＤＣによって伝送されるＤＤＣ５Ｖをトリガとして、ＭＣＵ２８の動作が再開されるようになっている。
【００３６】
チャンネルＡ〜Ｄの４チャンネルのＤＤＣ５Ｖは、半導体集積回路装置１０の端子Ｔ９を介してＩ／Ｏ制御部２７に供給されると共に発振停止解除部３５にも供給される。発振停止解除部３５は、ＤＤＣ５Ｖの伝送を検出することで、ソース機器からＥＤＩＤブロック１２に対するアクセスの有無を判定する。発振停止解除部３５は、ＤＤＣ５Ｖを検出すると、発振停止を解除するための発振停止解除信号を発振制御部３６に出力する。発振制御部３６は発振停止解除信号が非アクティブな状態からアクティブな状態に遷移することを検出すると、クロック発振器２９のＥＤＩＤシステムクロックの発振停止を解除して、発振させるための発振制御信号をクロック発振器２９に出力する。即ち、ＭＣＵ２８及び発振停止解除部３５によって、ＥＤＩＤシステムクロックの発振及び停止が制御される。
【００３７】
図２は発振停止解除部３５の具体的な構成を示す回路図である。
【００３８】
図２では、発振停止解除部３５には、４つのチャンネルＡ〜ＤのＤＤＣ５Ｖが入力されるだけでなく、図１では図示を省略したパワーキー信号（Ｐｏｗｅｒ ｋｅｙ）、リモコン入力及びＨＤＭＩ ＣＥＣ（High Definition MultimediaInterface-Consumer Electronics Control）等も入力される。
【００３９】
図２の発振停止解除部３５は、９入力に対応しており、入力端Ｉ１〜Ｉ９に入力される９入力のいずれの信号によってもＭＣＵ２８を再起動させるための発振停止解除信号を発生させることができる。なお、図２の例では発振停止解除信号がローレベル（以下、Ｌレベルという）からハイレベル（以下、Ｈレベルという）に遷移する場合に、ＥＤＩＤシステムクロックの発振が再開されるようになっている。
【００４０】
イネーブル制御記憶部４２には、９入力のいずれの入力が使用されているかを示す発振イネーブル信号ＥＮｉ（ｉは１〜９の整数）が記憶されている。例えば、図２の例のように入力端Ｉ５，Ｉ９に入力信号が供給されない場合には、イネーブル制御記憶部４２には、ローレベル（以下、Ｌレベルという）の発振イネーブル信号ＥＮ５，ＥＮ９及びハイレベル（以下、Ｈレベルという）の発振イネーブル信号ＥＮ１〜ＥＮ４，ＥＮ６〜ＥＮ８が記憶される。発振イネーブル信号ＥＮ１〜ＥＮ９は夫々ＡＮＤゲートＡＮＤ１〜ＡＮＤ９に供給される。これにより、ＡＮＤゲートＡＮＤ１〜ＡＮＤ９のうちＬレベルの発振イネーブル信号ＥＮｉが供給されるＡＮＤゲートの出力はＬレベルとなる。
【００４１】
ＡＮＤゲートＡＮＤ１〜ＡＮＤ９の各他方入力端には、夫々排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲ９の出力が与えられる。排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲ９は各一方入力端に夫々入力端子Ｉ１〜Ｉ９に入力される信号が供給され、各他方入力端に極性制御記憶部４１からの極性制御信号ＩＮＶ１〜ＩＮＶ９が供給される。
【００４２】
入力端に入力される信号としては、ハイアクティブの信号だけでなく、ローアクティブの信号も考えられる。極性制御記憶部４１は、入力端Ｉｉに入力される信号がハイアクティブの信号である場合にはＬレベルの極性反転信号ＩＮＶｉを記憶し、入力端Ｉｉに入力される信号がローアクティブの信号である場合にはＨレベルの極性反転信号ＩＮＶｉを記憶するようになっている。排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲ９は、夫々２入力の排他的論理和演算を行う。これにより、排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲ９の出力は、入力端Ｉｉにアクティブな信号が入力されることによって、ＬレベルからＨレベルに遷移するようになっている。
【００４３】
ＡＮＤゲートＡＮＤ１〜ＡＮＤ９の出力はＯＲ回路ＯＲ１に供給される。ＯＲ回路ＯＲ１はＡＮＤゲートＡＮＤ１〜ＡＮＤ９の出力のオア演算を行って、出力を発振停止解除信号として発振制御部３６に出力するようになっている。即ち、発振停止解除部３５は、入力端Ｉ１〜Ｉ９のいずれかに、アクティブな信号が入力されることによって、ＬレベルからＨレベルに遷移するハイアクティブな発振停止解除信号を出力するようになっている。
【００４４】
本実施の形態においては、ＭＣＵ２８は、入力端Ｉ１〜Ｉ９の入力を監視して、イネーブル制御記憶部４２に、入力端Ｉ１〜Ｉ９の使用の有無を示す発振イネーブル信号ＥＮｉを書き込むと共に更新するようになっている。また、ＭＣＵ２８は、入力端Ｉ１〜Ｉ９に入力される入力信号がハイアクティブの信号であるかローアクティブの信号であるかに基づいて、極性制御記憶部４１に極性制御信号ＩＮＶｉを書き込むと共に更新するようになっている。
【００４５】
ところで、入力端Ｉ１〜Ｉ９に入力される信号がパワーキー信号（Ｐｏｗｅｒ ｋｅｙ）やリモコン入力である場合には、これらの信号はシステムに応じた極性でアクティブになるので、これらの信号に対応する極性制御信号はシステムに応じた固定のレベルでよい。
【００４６】
一方、ＤＤＣ５Ｖを供給するケーブルは、ＭＣＵ２８が動作中であるか停止中であるかに拘わらず端子Ｔ９に挿抜されることがあり、ＭＣＵ２８の停止中にＤＤＣ５Ｖが供給されなくなることもある。一方、ＭＣＵ２８はこれらのケーブルの挿抜に際して動作する必要性がある。例えば、ケーブルに接続されたソース機器と端子との対応をケーブルの挿抜毎に検出するために、ＭＣＵ２８が動作する必要がある。
【００４７】
ところが、ＤＤＣ５Ｖに対応した極性制御信号が常にＬレベルの信号である場合には、ＤＤＣ５ＶがＬレベルからＨレベルに変化したこと、即ち、ケーブルを介してＤＤＣ５Ｖが伝送されたことのみしか検出することができない。そこで、本実施の形態においては、ＭＣＵ２８は、自己が動作を停止する直前において、入力端Ｉｉに接続されるケーブルを介してＤＤＣ５Ｖが供給されているか否かに応じて、極性記憶部４１に記憶させる極性制御信号ＩＮＶｉを更新するようになっている。
【００４８】
即ち、ＭＣＵ２８は、ＤＤＣ５Ｖが供給されている場合に、自己の動作を停止させるときには、停止させる直前に、極性制御信号をＨレベルにし、その他の場合には自己が停止する直前に、極性制御信号をＬレベルにするようになっている。
【００４９】
クロック発振器２９は、発振制御信号に基づいてＥＤＩＤシステムクロックの発振又は発振停止を行う。クロック発振器２９からのＥＤＩＤシステムクロックは、発振安定回路３７に供給される。発振安定回路３７は、クロック発振器２９からのクロックをＭＣＵ２８に供給すると共に、ＭＣＵ２８からのデータに基づいて、ＥＤＩＤシステムクロックが安定的に発振されているか否かを判定する。発振安定回路３７は、クロック発振器２９からのＥＤＩＤシステムクロックの発振が安定すると、このＥＤＩＤシステムクロックをＥＤＩＤブロック１２に供給するようになっている。
【００５０】
発振安定回路３７は、発振開始直後において、発振が安定するまで、ＥＤＩＤブロックに対するＥＤＩＤシステムクロックを供給しないディレイ機能を有することになる。これにより、発振起動時、再開時の不安定なシステムクロックがＥＤＩＤブロック１２に供給されることを阻止して、ＥＤＩＤブロック１２の各回路が誤動作をするを防止することができる。
【００５１】
このように、クロック発振器２９からのＥＤＩＤシステムクロックは、４チャンネルのＤＤＣ５Ｖの検出結果に基づいて発振の再開が制御される。即ち、ＭＣＵ２８は、自己の動作が不要と判断した場合には発振停止信号を出力して発振制御部３６の発振を停止させる。これにより、ＭＣＵ２８を停止させて消費電力を抑制する。一方、ソース機器が接続されてＤＤＣ５Ｖが伝送されてきた場合には、ＥＤＩＤシステムクロックの発振を再開させて、ＭＣＵ２８の動作を再開させる。
【００５２】
Ｉ／Ｏ制御部２７は、入力されたＤＤＣ５Ｖをセレクタ２５を介して制御部２０に出力する。セレクタ２５は、ＥＤＩＤメモリ部２１からのチャンネル選択信号に基づくチャンネルのＤＤＣ５Ｖを選択して制御部２０に出力する。
【００５３】
制御部２０は、上述したように、ホットプラグ信号を出力する。スイッチ２４は、ＥＤＩＤメモリ部２１からのチャンネル選択信号に基づいて、選択されたチャンネルのホットプラグ信号を選択してＩ／Ｏ制御部２６に出力する。Ｉ／Ｏ制御部２６は、ＥＤＩＤメモリ部２１に制御されて、ホットプラグ信号を端子Ｔ８から対応するチャンネルを介して対応するソース機器に出力する。
【００５４】
また、ＭＣＵ２８は、内部バス３４を介して、ＥＤＩＤメモリ部２１に対する各ＥＤＩＤ情報の書き込みを制御することができるようになっている。なお、図１では内部バス３４を利用してＥＤＩＤ情報を書き込む例を示したが、Ｉ２Ｃバス等の他のインタフェースを利用して書き込みを行うことも可能である。なお、ＥＤＩＤメモリ部２１をＳＲＡＭで構成した場合には、ＥＤＩＤブロック１２に電源電圧が供給される度に、ＭＣＵ２８によってＥＤＩＤメモリ部２１は初期設定される。
【００５５】
更に、ＭＣＵ２８は、図示しないＩ２Ｃバスを介してチャンネル選択信号を伝送して、セレクタ２５を制御するようにしてもよい。また、ＭＣＵ２８は、図示しないＩ２Ｃバスを介してチャンネル選択信号を伝送して、スイッチ２４を制御するようにしてもよい。また、ＭＣＵ２８は、制御部２０から出力されるホットプラグ信号とは無関係に、ホットプラグ信号を出力するようにしてもよい。
【００５６】
また、本実施の形態においては、ＨＤＭＩ入力用のスイッチ１３が設けられている。スイッチ１３は、２入力のＴＭＤＳ信号の一方を選択して物理層部１４Ｃに供給するようになっている。ＭＣＵ２８は端子Ｔ１０を介してスイッチ１３に制御信号を供給して、スイッチ１３の選択を制御するようになっている。外付けのスイッチ１３を用いて、入力されるＴＭＤＳ信号を選択することで、データ認証ブロックの入力数よりも多い入力に対応可能である。
【００５７】
次に、このように構成された実施の形態の動作について図３のタイミングチャート及び図４の説明図を参照して説明する。図３（ａ）は発振停止解除部３５の入力端に供給されるＤＤＣ５Ｖを示し、図３（ｂ）はＭＣＵ２８の動作状態を示し、図３（ｃ）極性制御記憶部４１への書き込みを示している。なお、図３の「動」はＭＣＵ２８が動作している状態を示し、「停」はＭＣＵ２８が動作を停止している状態を示している。また、図４は極性制御信号記憶部４１及びイネーブル制御記憶部４２の記憶内容の一例を示している。
【００５８】
いま、図１の半導体集積回路装置１０が組み込まれたディスプレイ装置において、ＨＤＭＩポートに接続されたソース機器からの映像を表示させるものとする。ここで、ＨＤＭＩポートに接続されたソース機器の電源をオンにするものとする。ディスプレイ装置の主電源をオンにすることによって、スイッチ３２もオンとなり、電源回路３１からの電源電圧がデータ認証ブロック１１に供給される。また、電源回路３３の電源電圧もＥＤＩＤブロック１２及び他の回路部分に供給される。
【００５９】
発振制御部３６は、主電源のオンによって、クロック発振器２９にデータ認証システムクロック及びＥＤＩＤシステムクロックを発生させる。これにより、ＭＣＵ２８、データ認証ブロック１１及びＥＤＩＤブロック１２が動作を開始する。
【００６０】
制御部２０はＨＤＭＩ接続可能であることを知らせるホットプラグ信号を発生し、スイッチ２４及びＩ／Ｏ制御部２６を介して対応するソース機器に出力する。ＥＤＩＤレシーバ２２Ａ〜２２Ｄは、ソース機器からの各チャンネルＡ〜ＤのＩ２Ｃバスを介して入力されたＥＤＩＤ情報の読み出し要求に従って、ＥＤＩＤメモリ部２１に格納されているＥＤＩＤ情報を読出して対応するソース機器に出力する。これにより、ソース機器は、レシーバ機器の情報を取得し、機器間での認証が行われる。
【００６１】
チャンネル選択信号によって指定された機器からのＤＤＣ５Ｖはセレクタ２５を介して制御部２０に供給される。また、チャンネル選択信号によって指定されたソース機器からのＨＤＣＰ認証情報は、セレクタ２３を介してＨＤＣＰレシーバ１８に供給される。
【００６２】
チャンネル選択信号によって指定された機器からのＴＭＤＳ信号は、物理層部１４Ａ〜１４Ｃによってデジタル信号に変換された後セレクタ１５によって選択されてデマルチプレクサ１６に供給される。デマルチプレクサ１６は、入力された信号から映像データ及び音声データ等を分離してＨＤＣＰ認証部１７に供給する。
【００６３】
ＨＤＣＰ認証部１７は、ＨＤＣＰレシーバ１８からＨＤＣＰ認証情報が与えられ、キーＲＯＭ１９から認証鍵が与えられて、ＨＤＣＰ認証を行う。これにより、デマルチプレクサ１６からの暗号化データは復号化され、ＨＤＣＰ認証部１７から映像データ及び音声データが出力される。こうして、レシーバ機器であるディスプレイ装置において、ソース機器からの映像の映出が可能である。
【００６４】
ここで、ＭＣＵ２８が自己の動作が不要と判断するものとする。この場合には、ＭＣＵ２８は発振停止信号を発振制御部３６に出力する。これにより、発振制御信号３６はクロック発振器２９に発振を停止させる。即ち、この場合には、ＭＣＵ２８及びＥＤＩＤブロック１２には、電源回路３３からの電源電圧は供給されているが、クロック発振器２９からのＥＤＩＤシステムクロック供給されていない。従って、ＭＣＵ２８及びＥＤＩＤブロック１２は動作を停止し、消費電力が削減される。
【００６５】
この場合においても、ＥＤＩＤブロック１２及び他の回路部分には、電源回路３３から電源電圧が供給されている。ここで、ＨＤＭＩポートに接続されたソース機器の電源がオンとなって、４つのチャンネルＡ〜ＤのいずれかのＤＤＣ５Ｖが半導体集積回路装置１０の発振停止解除部３５に伝送されるものとする。
【００６６】
例えば、チャンネルＡのＤＤＣ５Ｖが発振停止解除部３５に供給されるものとする。発振停止解除部３５の排他的論理和回路ＥＸＯＲ１は、入力端Ｉ１に供給されるＤＤＣ５Ｖと極性制御記憶部４１に記憶されている極性制御信号との排他的論理和演算を行う。いま、図４（ａ）に示すように、排他的論理和回路ＥＸＯＲ１に供給される極性制御信号がＬレベルであるものとすると、排他的論理和回路ＥＸＯＲ１は、入力端Ｉ１のレベルがＬレベルからＨレベルになることによって、出力がＨレベルとなる。これにより、ＡＮＤゲートＡＮＤ１の出力もＨとなる。ＯＲ回路ＯＲ１はＡＮＤゲートＡＮＤ１の出力がＨレベルになることによってＬレベルからＨレベルに遷移する発振停止解除信号を発生する。
【００６７】
この発振停止解除信号によって、発振制御部３６は、クロック発振器２９のＥＤＩＤシステムクロックの発振を再開させる。クロック発振器２９からのクロックは発振安定回路３７を介してＭＣＵ２８に供給されて、ＭＣＵ２８は動作を開始する。また、発振安定回路３７からのＥＤＩＤシステムクロックはＥＤＩＤブロック１２に供給されて、ＥＤＩＤブロック１２の動作が再開される。
【００６８】
即ち、ソース機器からのＤＤＣ５Ｖが端子Ｔ９を介して発振停止解除部３５に供給されることで、ＥＤＩＤシステムクロックの供給を再開して、ＭＣＵ２８を再起動することが可能である。なお、この場合にはＥＤＩＤブロック１２の動作も再開され、ソース機器との間でＥＤＩＤ情報の授受による機器認証を可能にすることができる。
【００６９】
ところで、ＭＣＵ２８が動作停止時に、ソース機器からのケーブルが取り外されてＤＤＣ５Ｖの供給が停止することが考えられる。この場合にも、ＭＣＵ２８は動作を再開させた方がよい場合がある。そこで、本実施の形態においては、ＭＣＵ２８は動作停止直前のタイミングにおいて、図３（ｃ）に示すように、ＤＤＣ５Ｖが供給されている入力端に対応する極性制御信号をＬレベルからＨレベルに変化させるように極性記憶部４１への書き込みを行う。これにより、図４（ｂ）に示すように、入力端Ｉ１〜Ｉ４に対応する極性制御信号がＨレベルとなる。
【００７０】
ＭＣＵ２８の動作停止時に、ソース機器からのケーブルが取り外されてＤＤＣ５Ｖの供給が停止するものとする。例えば、端子Ｉ２へのＤＤＣ５Ｖの供給が停止するものとする。そうすると、排他的論理和回路ＥＸＯＲ２の出力は、ＬレベルからＨレベルに変化し、ＡＮＤゲートＡＮＤ２の出力がＬレベルからＨレベルに遷移する。これにより、ＯＲ回路ＯＲ１からの発振停止解除信号がＬレベルからＨレベルに遷移する。こうして、クロック発振器２９の発振が再開されて、ＭＣＵ２８が動作を開始する。
【００７１】
このＭＣＵ２８の動作が、図３に示すように、再度停止するものとする。この場合においては、ＭＣＵ２８は動作停止直前のタイミングにおいて、図３（ｃ）に示すように、ＤＤＣ５Ｖが供給される可能性がある入力端に対応する極性制御信号をＨレベルからＬレベルに変化させるように極性記憶部４１への書き込みを行う。例えば、図４（ａ）に示すように、入力端Ｉ１〜Ｉ４に対応する極性制御信号がＬレベルとなる。
【００７２】
次いで、ソース機器からのＤＤＣ５Ｖの供給が再開されるものとする。例えば、入力端Ｉ２へのＤＤＣ５Ｖの供給が再開されるものとする。そうすると、排他的論理和回路ＥＸＯＲ２の出力は、ＬレベルからＨレベルに変化し、ＡＮＤゲートＡＮＤ２の出力がＬレベルからＨレベルに遷移する。これにより、ＯＲ回路ＯＲ１からの発振停止解除信号がＬレベルからＨレベルに遷移する。こうして、クロック発振器２９の発振が再開されて、ＭＣＵ２８が動作を開始する。
【００７３】
即ち、発振停止解除部３５は、ＤＤＣ５Ｖの供給が開始されるか否かを検出し、この検出結果に基づいて発振停止解除信号を発振制御部３６に出力する。これにより、ＭＣＵ２８及びＥＤＩＤブロック１２の動作を再開させることができる。
【００７４】
このように本実施の形態においては、ＭＣＵ及びＥＤＩＤブロックへのクロックを停止させることで、ＭＣＵ及びＥＤＩＤブロックの電力消費を抑制することができる。また、ＤＤＣ５Ｖの供給が開始されるか否かを検出することでシステムクロックの発生を再開させて、ＭＣＵ及びＥＤＩＤブロックの動作を再開させる。これにより、ＥＤＩＤブロック及びデータ認証ブロックを集積回路化した場合でも、ＭＣＵ及びＥＤＩＤブロックの動作停止及び停止解除を制御することができ、電力消費の削減が可能である。
【符号の説明】
【００７５】
１０…半導体集積回路装置、１１…データ認証ブロック、１２…ＥＤＩＤブロック、２１…ＥＤＩＤメモリ部、２８…ＭＣＵ、２９…クロック発振器、３１，３３…電源回路、３５…発振停止解除部、３６…発振制御部。
【特許請求の範囲】
【請求項１】
チップ上に構成され、ソース機器との間で機器間の認証を行うための機器間認証部と、
前記チップ上に構成されて前記機器間認証部を制御するものであって、発振部からのシステムクロックが供給されて動作すると共に前記発振部の発振停止を指示可能な制御部と、
入力端に前記ソース機器からのＤＤＣ５Ｖが供給されるか否かに基づいて、前記発振部の発振を再開させるための発振停止解除信号を出力する発振停止解除部と
を具備したことを特徴とする半導体集積回路装置。
【請求項２】
前記発振停止解除部は、複数の入力端を備え、各入力端に前記ＤＤＣ５Ｖが供給されるか否かを検出可能である
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記発振停止解除部は、複数の入力端を備え、前記ＤＤＣ５Ｖ以外の入力に基づいて前記発振停止解除信号を出力可能である
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記発振停止解除部は、前記入力端に供給される信号のアクティブな極性に基づく極性制御信号を記憶する極性制御記憶部を有する
ことを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置。
【請求項５】
前記制御部は、前記発振部に発振停止を指示する前に前記極性制御信号を変更する
ことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項１】
チップ上に構成され、ソース機器との間で機器間の認証を行うための機器間認証部と、
前記チップ上に構成されて前記機器間認証部を制御するものであって、発振部からのシステムクロックが供給されて動作すると共に前記発振部の発振停止を指示可能な制御部と、
入力端に前記ソース機器からのＤＤＣ５Ｖが供給されるか否かに基づいて、前記発振部の発振を再開させるための発振停止解除信号を出力する発振停止解除部と
を具備したことを特徴とする半導体集積回路装置。
【請求項２】
前記発振停止解除部は、複数の入力端を備え、各入力端に前記ＤＤＣ５Ｖが供給されるか否かを検出可能である
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記発振停止解除部は、複数の入力端を備え、前記ＤＤＣ５Ｖ以外の入力に基づいて前記発振停止解除信号を出力可能である
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記発振停止解除部は、前記入力端に供給される信号のアクティブな極性に基づく極性制御信号を記憶する極性制御記憶部を有する
ことを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置。
【請求項５】
前記制御部は、前記発振部に発振停止を指示する前に前記極性制御信号を変更する
ことを特徴とする請求項４に記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−２５２１０７（Ｐ２０１０−２５２１０７Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２００９−１００２１６（Ｐ２００９−１００２１６）
【出願日】平成２１年４月１６日（２００９．４．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２１年４月１６日（２００９．４．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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