可変長符号化回路
【目的】 データ幅の小さなシフタを使用し、出力データ幅を任意の幅とする。
【構成】 符号化入力はバッファメモリ２を経て可変長符号と符号長及び符号化制御の制御フラグをも格納した符号化テーブル３をアクセスする。この符号化テーブル３からの制御フラグ出力はバッファメモリ２の読出し制御端子及び符号化テーブル３の入力に接続され、可変長符号はバレルシフタ４に入力され、この上位１６ビットはゲート回路５を経てレジスタ６に、下位１６ビットは直接にレジスタ７に入力される。ゲート回路５にはレジスタ６の出力とレジスタ７の出力をマルチプレクサ８で切替えて帰還する。レジスタ６及び７に１６ビット以上のデータが格納された時にレジスタ６の上位データを速度平滑用出力バッファメモリ９に書き込み、またマルチプレクサ８はこの上位データを除いた下位データをゲート回路５に帰還する様にレジスタ７側を選択し、順次符号化して出力する。
【構成】 符号化入力はバッファメモリ２を経て可変長符号と符号長及び符号化制御の制御フラグをも格納した符号化テーブル３をアクセスする。この符号化テーブル３からの制御フラグ出力はバッファメモリ２の読出し制御端子及び符号化テーブル３の入力に接続され、可変長符号はバレルシフタ４に入力され、この上位１６ビットはゲート回路５を経てレジスタ６に、下位１６ビットは直接にレジスタ７に入力される。ゲート回路５にはレジスタ６の出力とレジスタ７の出力をマルチプレクサ８で切替えて帰還する。レジスタ６及び７に１６ビット以上のデータが格納された時にレジスタ６の上位データを速度平滑用出力バッファメモリ９に書き込み、またマルチプレクサ８はこの上位データを除いた下位データをゲート回路５に帰還する様にレジスタ７側を選択し、順次符号化して出力する。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば画像信号の高能率符号化装置に用いられる可変長／固定長符号化回路に関するものである。
【０００２】
【従来の技術】従来の可変長符号化回路の構成及びその動作を図４、図５に示す。図に示した様に従来回路では最大符号長がＬビットである時２Ｌビットのデータ幅を持ったシフタ３３を用意してシフタ出力とレジスタ３６、３７からの帰還データをゲート回路３５にて合成してレジスタ３６に格納し、このレジスタ３６への格納量がＬビット以上になる毎に速度平均化の為の出力バッファ３９にＬビットずつ出力している。この様に従来は可変長符号の最大符号長が定まると一意的にバレルシフタ３３のデータ幅及び出力バッファへのデータ幅が決まる為に柔軟なシステム構築ができなかった。
【０００３】特に文献“Ｄｉｇｉｔａｌ Ｃｏｄｉｎｇ ｏｆ Ｃｏｍｐｏｒｎｅｎｔ Ｔｅｌｅｖｉｓｉｏｎ Ｓｉｇｎａｌｓ ｆｏｒ Ｃｏｎｔｒｉｂｕｔｉｏｎ−Ｑｕａｌｉｔｙ Ａｐｐｌｉｃａｔｉｏｎｓ ｉｎ ｔｈｅ Ｒａｎｇｅ ３４−４５ Ｍｂｉｔｓ”（ＣＭＴＴ−２／６−Ｅ ８ Ｍａｒ．１９９１）では最大符号長が１８ビットの可変長符号を用いているが１６相インターリーブの誤り訂正を施こし、また１６ビット単位のビットスタッフィングを行っている。この様な場合最大符号長が１８ビットであるにもかかわらず１６ビット幅で符号化出力する事が望ましい。しかしながら従来技術ではこの様な柔軟性を持つ事ができなかった。
【０００４】
【発明が解決しようとする課題】解決しようとする問題点は、従来の回路では可変長符号化を行うにあたり、柔軟なシステムを構築する事ができなかったというものである。
【０００５】
【課題を解決するための手段】本発明は、符号化入力（端子１）を一時蓄えるバッファメモリ２と、そのバッファメモリ出力でアクセスされ可変長符号とその符号長及び制御情報を発生する符号化テーブル３と、この可変長符号を制御入力に従がってシフトするシフタ４と、このシフタ出力をゲート回路５を経て格納するレジスタ６、７と、このレジスタの上位ビットと下位ビットを切替えてゲート回路に帰還するためのマルチプレクサ８からなり、符号化テーブルからの制御情報に従がってバッファメモリからの読出しを制御すると共にこの制御情報を符号化テーブルに帰還する事によって１ケの長符号を複数回に分割して符号化する構成の可変長符号化回路である。
【０００６】
【作用】これによれば、データ幅の小さなシフタを使用する事ができるので回路規模を小さくする事が可能であり、また出力データ幅として任意の幅を設定でき柔軟性を持たせる事ができる。
【０００７】
【実施例】図１、図２には最大符号長が１８ビットの可変長符号を１６ビットのデータ幅で出力する本案の構成例による可変長符号化回路を示す。
【０００８】符号化入力（端子１）はバッファメモリ（ＢＭ）２を経て符号化テーブル（ＲＯＭ）３をアクセスする。本案ではこの符号化テーブル３に可変長符号と符号長及び符号化制御のための制御フラグをも格納している点に特徴がある。即ち符号長が１６ビット以下である時はその可変長符号と符号長を直接符号化テーブル３に書き込んであり、又制御フラグとして“０”が書き込んである。又符号長が１７ビット以上である時にはその符号が直接符号化テーブル３に書かれるのではなく、図３R>３に示す様に１６ビット以下の長さの２つの符号に分割し、前半部に対応した符号と符号長を制御フラグ“１”と共に書き込み、後半部に対応した符号と符号長を制御フラグ“０”と共に符号化テーブル３に書き込まれている。
【０００９】この符号化テーブル３からの制御フラグ出力はバッファメモリ２を構成しているＦＩＦＯメモリの読出し制御端子（／ＲＥＮ）及び符号化テーブル３の入力に接続されている。もしバッファメモリ２の出力が符号長が１６ビット以下のデータであったならば、符号化テーブル３からの制御フラグ出力は“０”となりバッファメモリ２より次のデータの出力を要求する。もしバッファメモリ２の出力が符号長が１７ビット以上のデータであったならば、はじめに可変長符号の前半部の符号とその符号長及び制御フラグ“１”を出力する。この制御フラグ“１”がバッファメモリ２の読出し制御端子に入力されるとバッファからは再び同一のデータが出力される。この制御フラグは符号化テーブル３にも入力されるがこの制御フラグ“１”をうけて後半部の符号と符号長及び制御フラグ“０”を出力する様符号化テーブル３はデータが書き込まれている。
【００１０】即ちこの制御フラグをバッファメモリ２の読出し制御入力及び符号化テーブル３の入力に帰還する事によって、１７ビット以上の符号長の長い符号２ケの符号長の短い可変長符号の集合と見なして２ステップに分割して符号化テーブル３をアクセスする事になる。
【００１１】符号化テーブル３の出力の可変長符号は次に３２ビットのデータ幅を持ったバレルシフタ（ＳＦＴ）４に入力される。バレルシフタ４の上位１６ビットはゲート回路５を経てレジスタ（Ｒ）６に、下位１６ビットは直接にレジスタ（Ｒ）７に入力される。更にこのゲート回路５にはレジスタ６の出力１６ビットとレジスタ７の出力１６ビットのデータをマルチプレクサ（ＭＵＸ）８で切替えて帰還し、符号化テーブル３で発生する可変長符号を次々につなぎ合わせて合成している。レジスタ６及び７に１６ビット以上のデータが格納された時にレジスタ６の上位１６ビットを速度平滑用出力バッファメモリ（ＢＭ）９に書き込み、またマルチプレクサ８はこの上位１６ビットを除いた下位データをゲート回路５に帰還する様にレジスタ７側を選択し、順次符号化して出力（端子１０）する。
【００１２】これら符号化部の制御は符号化テーブル３からの符号長出力を累積（加算器１１）しているレジスタ（Ｒ）１２の状態によって行っている。レジスタ６及び７に１６ビット以上のデータが蓄積される毎に上位データ１６ビットがバッファメモリ９に出力されるので、レジスタ１２の値が１６以上である事を検出してバッファメモリ９及びマルチプレクサ８を制御する。図ではレジスタ１２のＭＳＢ出力をこの検出出力として用い、マルチプレクサ８及びバッファメモリ９を制御している。
【００１３】シフタ４の制御はこのレジスタ１２の下位４ビットを用いて行い、又符号長の累積はこのレジスタ１２の下位４ビットと符号化テーブル３からの符号長出力の和を再びこのレジスタ１２に入力する事によって行っている。符号化テーブル３からの可変長符号及びその符号長の出力以降の処理は図４、図５の従来例と同様である。
【００１４】こうして上述の装置によれば、データ幅の小さなシフタ４を使用する事ができるので回路規模を小さくする事が可能であり、また出力データ幅として任意の幅を設定でき柔軟性を持たせる事ができるものである。
【００１５】なお図１、図２では出力データ幅を１６ビットとするためにバレルシフタ４として３２ビットデータ幅のそれを用い、１７ビット以上の長符号を２回に分割して符号化した。この制御のために１ビットの制御フラグを設け、入力側バッファメモリ２の読出し制御や符号化テーブル３入力に帰還していた。一般的には出力データ幅は何ビットでもよく、この２倍のデータ幅を持ったバレルシフタを用いて構成する事ができ、長符号の分割も２回に限定されるものではない。
【００１６】
【発明の効果】この発明によれば、データ幅の小さなシフタを使用する事ができるので回路規模を小さくする事が可能であり、また出力データ幅として任意の幅を設定でき柔軟性を持たせる事ができるようになった。
【図面の簡単な説明】
【図１】本発明による可変長符号化回路の一例の構成図である。
【図２】その説明のための図である。
【図３】その説明のための図である。
【図４】従来の可変長符号化回路の構成図である。
【図５】その説明のための図である。
【符号の説明】
１ 入力端子
２ バッファメモリ
３ 符号化テーブル
４ バレルシフタ
５ ゲート回路
６、７ レジスタ
８ マルチプレクサ
９ 速度平滑用出力バッファメモリ
１０ 出力端子
１１ 加算器
１２ レジスタ
【０００１】
【産業上の利用分野】本発明は、例えば画像信号の高能率符号化装置に用いられる可変長／固定長符号化回路に関するものである。
【０００２】
【従来の技術】従来の可変長符号化回路の構成及びその動作を図４、図５に示す。図に示した様に従来回路では最大符号長がＬビットである時２Ｌビットのデータ幅を持ったシフタ３３を用意してシフタ出力とレジスタ３６、３７からの帰還データをゲート回路３５にて合成してレジスタ３６に格納し、このレジスタ３６への格納量がＬビット以上になる毎に速度平均化の為の出力バッファ３９にＬビットずつ出力している。この様に従来は可変長符号の最大符号長が定まると一意的にバレルシフタ３３のデータ幅及び出力バッファへのデータ幅が決まる為に柔軟なシステム構築ができなかった。
【０００３】特に文献“Ｄｉｇｉｔａｌ Ｃｏｄｉｎｇ ｏｆ Ｃｏｍｐｏｒｎｅｎｔ Ｔｅｌｅｖｉｓｉｏｎ Ｓｉｇｎａｌｓ ｆｏｒ Ｃｏｎｔｒｉｂｕｔｉｏｎ−Ｑｕａｌｉｔｙ Ａｐｐｌｉｃａｔｉｏｎｓ ｉｎ ｔｈｅ Ｒａｎｇｅ ３４−４５ Ｍｂｉｔｓ”（ＣＭＴＴ−２／６−Ｅ ８ Ｍａｒ．１９９１）では最大符号長が１８ビットの可変長符号を用いているが１６相インターリーブの誤り訂正を施こし、また１６ビット単位のビットスタッフィングを行っている。この様な場合最大符号長が１８ビットであるにもかかわらず１６ビット幅で符号化出力する事が望ましい。しかしながら従来技術ではこの様な柔軟性を持つ事ができなかった。
【０００４】
【発明が解決しようとする課題】解決しようとする問題点は、従来の回路では可変長符号化を行うにあたり、柔軟なシステムを構築する事ができなかったというものである。
【０００５】
【課題を解決するための手段】本発明は、符号化入力（端子１）を一時蓄えるバッファメモリ２と、そのバッファメモリ出力でアクセスされ可変長符号とその符号長及び制御情報を発生する符号化テーブル３と、この可変長符号を制御入力に従がってシフトするシフタ４と、このシフタ出力をゲート回路５を経て格納するレジスタ６、７と、このレジスタの上位ビットと下位ビットを切替えてゲート回路に帰還するためのマルチプレクサ８からなり、符号化テーブルからの制御情報に従がってバッファメモリからの読出しを制御すると共にこの制御情報を符号化テーブルに帰還する事によって１ケの長符号を複数回に分割して符号化する構成の可変長符号化回路である。
【０００６】
【作用】これによれば、データ幅の小さなシフタを使用する事ができるので回路規模を小さくする事が可能であり、また出力データ幅として任意の幅を設定でき柔軟性を持たせる事ができる。
【０００７】
【実施例】図１、図２には最大符号長が１８ビットの可変長符号を１６ビットのデータ幅で出力する本案の構成例による可変長符号化回路を示す。
【０００８】符号化入力（端子１）はバッファメモリ（ＢＭ）２を経て符号化テーブル（ＲＯＭ）３をアクセスする。本案ではこの符号化テーブル３に可変長符号と符号長及び符号化制御のための制御フラグをも格納している点に特徴がある。即ち符号長が１６ビット以下である時はその可変長符号と符号長を直接符号化テーブル３に書き込んであり、又制御フラグとして“０”が書き込んである。又符号長が１７ビット以上である時にはその符号が直接符号化テーブル３に書かれるのではなく、図３R>３に示す様に１６ビット以下の長さの２つの符号に分割し、前半部に対応した符号と符号長を制御フラグ“１”と共に書き込み、後半部に対応した符号と符号長を制御フラグ“０”と共に符号化テーブル３に書き込まれている。
【０００９】この符号化テーブル３からの制御フラグ出力はバッファメモリ２を構成しているＦＩＦＯメモリの読出し制御端子（／ＲＥＮ）及び符号化テーブル３の入力に接続されている。もしバッファメモリ２の出力が符号長が１６ビット以下のデータであったならば、符号化テーブル３からの制御フラグ出力は“０”となりバッファメモリ２より次のデータの出力を要求する。もしバッファメモリ２の出力が符号長が１７ビット以上のデータであったならば、はじめに可変長符号の前半部の符号とその符号長及び制御フラグ“１”を出力する。この制御フラグ“１”がバッファメモリ２の読出し制御端子に入力されるとバッファからは再び同一のデータが出力される。この制御フラグは符号化テーブル３にも入力されるがこの制御フラグ“１”をうけて後半部の符号と符号長及び制御フラグ“０”を出力する様符号化テーブル３はデータが書き込まれている。
【００１０】即ちこの制御フラグをバッファメモリ２の読出し制御入力及び符号化テーブル３の入力に帰還する事によって、１７ビット以上の符号長の長い符号２ケの符号長の短い可変長符号の集合と見なして２ステップに分割して符号化テーブル３をアクセスする事になる。
【００１１】符号化テーブル３の出力の可変長符号は次に３２ビットのデータ幅を持ったバレルシフタ（ＳＦＴ）４に入力される。バレルシフタ４の上位１６ビットはゲート回路５を経てレジスタ（Ｒ）６に、下位１６ビットは直接にレジスタ（Ｒ）７に入力される。更にこのゲート回路５にはレジスタ６の出力１６ビットとレジスタ７の出力１６ビットのデータをマルチプレクサ（ＭＵＸ）８で切替えて帰還し、符号化テーブル３で発生する可変長符号を次々につなぎ合わせて合成している。レジスタ６及び７に１６ビット以上のデータが格納された時にレジスタ６の上位１６ビットを速度平滑用出力バッファメモリ（ＢＭ）９に書き込み、またマルチプレクサ８はこの上位１６ビットを除いた下位データをゲート回路５に帰還する様にレジスタ７側を選択し、順次符号化して出力（端子１０）する。
【００１２】これら符号化部の制御は符号化テーブル３からの符号長出力を累積（加算器１１）しているレジスタ（Ｒ）１２の状態によって行っている。レジスタ６及び７に１６ビット以上のデータが蓄積される毎に上位データ１６ビットがバッファメモリ９に出力されるので、レジスタ１２の値が１６以上である事を検出してバッファメモリ９及びマルチプレクサ８を制御する。図ではレジスタ１２のＭＳＢ出力をこの検出出力として用い、マルチプレクサ８及びバッファメモリ９を制御している。
【００１３】シフタ４の制御はこのレジスタ１２の下位４ビットを用いて行い、又符号長の累積はこのレジスタ１２の下位４ビットと符号化テーブル３からの符号長出力の和を再びこのレジスタ１２に入力する事によって行っている。符号化テーブル３からの可変長符号及びその符号長の出力以降の処理は図４、図５の従来例と同様である。
【００１４】こうして上述の装置によれば、データ幅の小さなシフタ４を使用する事ができるので回路規模を小さくする事が可能であり、また出力データ幅として任意の幅を設定でき柔軟性を持たせる事ができるものである。
【００１５】なお図１、図２では出力データ幅を１６ビットとするためにバレルシフタ４として３２ビットデータ幅のそれを用い、１７ビット以上の長符号を２回に分割して符号化した。この制御のために１ビットの制御フラグを設け、入力側バッファメモリ２の読出し制御や符号化テーブル３入力に帰還していた。一般的には出力データ幅は何ビットでもよく、この２倍のデータ幅を持ったバレルシフタを用いて構成する事ができ、長符号の分割も２回に限定されるものではない。
【００１６】
【発明の効果】この発明によれば、データ幅の小さなシフタを使用する事ができるので回路規模を小さくする事が可能であり、また出力データ幅として任意の幅を設定でき柔軟性を持たせる事ができるようになった。
【図面の簡単な説明】
【図１】本発明による可変長符号化回路の一例の構成図である。
【図２】その説明のための図である。
【図３】その説明のための図である。
【図４】従来の可変長符号化回路の構成図である。
【図５】その説明のための図である。
【符号の説明】
１ 入力端子
２ バッファメモリ
３ 符号化テーブル
４ バレルシフタ
５ ゲート回路
６、７ レジスタ
８ マルチプレクサ
９ 速度平滑用出力バッファメモリ
１０ 出力端子
１１ 加算器
１２ レジスタ
【特許請求の範囲】
【請求項１】 符号化入力を一時蓄えるバッファメモリと、そのバッファメモリ出力でアクセスされ可変長符号とその符号長及び制御情報を発生する符号化テーブルと、この可変長符号を制御入力に従がってシフトするシフタと、このシフタ出力をゲート回路を経て格納するレジスタと、このレジスタの上位ビットと下位ビットを切替えてゲート回路に帰還するためのマルチプレクサからなり、符号化テーブルからの制御情報に従がってバッファメモリからの読出しを制御すると共にこの制御情報を符号化テーブルに帰還する事によって１ケの長符号を複数回に分割して符号化する構成の可変長符号化回路。
【請求項１】 符号化入力を一時蓄えるバッファメモリと、そのバッファメモリ出力でアクセスされ可変長符号とその符号長及び制御情報を発生する符号化テーブルと、この可変長符号を制御入力に従がってシフトするシフタと、このシフタ出力をゲート回路を経て格納するレジスタと、このレジスタの上位ビットと下位ビットを切替えてゲート回路に帰還するためのマルチプレクサからなり、符号化テーブルからの制御情報に従がってバッファメモリからの読出しを制御すると共にこの制御情報を符号化テーブルに帰還する事によって１ケの長符号を複数回に分割して符号化する構成の可変長符号化回路。
【図３】
【図１】
【図２】
【図４】
【図５】
【図１】
【図２】
【図４】
【図５】
【公開番号】特開平５−２５２０５２
【公開日】平成５年（１９９３）９月２８日
【国際特許分類】
【出願番号】特願平４−４５７２９
【出願日】平成４年（１９９２）３月３日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【公開日】平成５年（１９９３）９月２８日
【国際特許分類】
【出願日】平成４年（１９９２）３月３日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
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