圧電型超音波変換子を形成するための方法、および関連する装置
導電性部材が、第１の電極と、ｐＭＵＴ素子の空気で支持された空洞内に堆積された共形導電層との間に導電性係合を提供するように、空気で支持された空洞を画定する圧電型超音波変換子（ｐＭＵＴ）装置のそのような空気で支持された空洞から、ｐＭＵＴ素子の変換子素子に隣接して配置された基板層を通って、ｐＭＵＴ素子の第１の電極に導電的に係合するまで延在する金属または他の導電性部材の作製方法を提供する。関連する装置も提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
連邦政府による資金提供を受けた研究開発
本発明は、国立衛生研究所（ＮＩＨ）によって与えられた契約番号Ｒ３３ＥＢ００５６６の下で、米国政府の支援によってなされたものである。米国政府は、本発明に一定の権利を有する。
【０００２】
本開示の態様は、超音波変換子に関し、より詳細には、空気で支持された空洞を画定する圧電型微細加工超音波変換子を形成する方法、および関連する装置に関する。
【背景技術】
【０００３】
微細加工超音波変換子（ＭＵＴ）は、例えば、本開示の譲受人でもあるResearch Triangle Institute社に譲渡された米国特許第７，４４９，８２１号に開示されている圧電型微細加工超音波変換子（ｐＭＵＴ）として構成することもでき、その開示内容全体が参照により本明細書にも組み込まれる。
【０００４】
米国特許第７，４４９，８２１号に開示されているような空気で支持された空洞を画定するｐＭＵＴ素子などのｐＭＵＴ素子の形成には、ｐＭＵＴ素子の空気で支持された空洞内に配置された変換子素子の第１の電極（すなわち、底部電極）と例えば、その後の集積回路（「ＩＣ」）または可撓ケーブルとの接続性を得るために空気で支持された空洞に塗布される共形金属層との導電接続の形成が必要となることがある。この点について、いくつかの従来の方法では、例えば、第１の／底部電極に直接接触させて、ｐＭＵＴの空気で支持された空洞内に共形金属層を堆積させた（例えば、米国特許第７，４４９，８２１号の図７Ａを参照）。別の例では、第１の／底部電極を露出させるように形成された誘電体膜内に形成されたビア内に共形金属層が堆積されている（例えば、米国特許第７，４４９，８２１号の図７Ｂを参照）。シリコン−オン−インシュレータ（ＳＯＩ）基板を伴うさらに別の例では、変換子素子に即座に隣接して延在するビア内に共形金属層が堆積されている（例えば、米国特許第７，４４９，８２１号の図１４および図１５を参照）。しかし、例えば、第１の／底部電極および／または誘電体膜は比較的薄く、そのため、エッチング停止層が不十分になるという理由により、これらの例示的な従来の方法に係る（すなわち、エッチングによる）そのようなビアの形成は難しいことがある。
【０００５】
他の従来の方法では、ｐＭＵＴ素子の共振周波数を制御するために固定された厚さ部材を設けるために、素子用基板をｐＭＵＴ素子に係合したままにすることがある。そのような場合には、第１の電極と共形金属層との導電接続は、ドープしたシリコン層によって（例えば、同様にResearch Triangle Institute社に譲渡された国際公開第２００８／０５４３９５Ａ１号の図７参照を参照、国際公開第２００８／０５４３９５Ａ１号の開示内容全体も参照により本明細書に組み込まれる）、あるいは圧電（ＰＺＴ）素子に隣接したシリコン層にウェーハの前側からエッチングされたビア内に堆積されたプラグによって（例えば、米国特許第７，４４９，８２１号の図１４を参照）形成されている。但し、そのような導電接続は、場合によっては、第１の／底部電極とビア内に堆積された共形金属層とを接続するより小さな望ましい導体（すなわち、ドープしたシリコン）の実装を必要とすることがある。より詳細には、ドープしたシリコン層は、高い電界レベルで適度な導電性を示し得るが、その導電性は、ドープしたシリコン層内でのダイオードに似た挙動により、望ましくないことに、非線形になり、かつ低い電界レベルで著しく低下することがある。他の場合には、そのような導電接続としては、第１の／底部電極と、ビア角の周辺（すなわち、ビアの側壁がビアの底または端壁と交わる場所）および／またはビアの側壁に沿ってビア内に堆積された共形金属層との接触が挙げられる。そのような場合、ビアの側壁および／または角が粗雑であったりエッチングが不完全であったりするために、共形金属層を第１の／底部電極まで延在する金属に接続することが難しいことがあり、そのため、第１の／底部電極と共形金属層との間に不十分または不定な導電性係合が生じる可能性がある。
【０００６】
いくつかの従来の方法の別の態様では、第１の電極と共形金属層との導電接続を形成する要素は、ｐＭＵＴ素子の側方縁部のうちの１つの周りに形成されていることもある（例えば、米国特許第７，４４９，８２１号の図１５を参照されたい）。そのような場合、作動されたｐＭＵＴ素子の機械的屈曲により、例えば、第２のビアの側壁／端壁縁部の周りに応力が集中することで、第２のビア内での導電接続要素と共形導電層との係合部の疲労が開始または加速することがある。そのような疲労により、その間の導電性係合の不具合を結果的にもたらす可能性があり、従って、ｐＭＵＴ素子の第１の／底部電極と、そこに係合したＩＣ、可撓ケーブルまたは再分配基板との間に開回路状態を創出することになるだろう。さらに、電気的接続を得るためにｐＭＵＴ素子の膜の側方縁部の周りに異なる材料（すなわち、金属）を配置すると、膜屈曲に対する境界条件が変化し、よって、ｐＭＵＴ素子の周波数および／または振動モード（すなわち、基本モードまたは調和モード）に影響を与え、それにより、ｐＭＵＴ素子によって生成される音響信号に悪影響を与える可能性がある。
【０００７】
従って、ｐＭＵＴ素子の空気で支持された空洞内に配置された変換子素子の第１の電極（すなわち、底部電極）と、例えば、その後の集積回路（「ＩＣ」）または可撓ケーブルへの接続性を得るために空気で支持された空洞に塗布される共形金属層との改良された導電接続方法のために、超音波変換子技術、特に、空気で支持された空洞を有する圧電型微細加工超音波変換子（「ｐＭＵＴ」）に関する技術が必要である。
【発明の概要】
【０００８】
上記および他の必要性は本開示の態様によって満たされ、そのような態様の１つは、圧電型超音波変換子装置を形成する方法に関する。そのような方法は、変換子素子を、素子用基板上に配置された誘電体層上に形成することを含み、ここで、素子用基板は、主基板上にさらに配置されている。変換子素子は、誘電体層上に配置された第１の電極と、第１の電極と第２の電極との間に配置された圧電体とを含む。次いで、キャリア基板を、第１の電極の対向する変換子素子の第２の電極に接合し、主基板を除去する。次いで、素子用基板および誘電体層をエッチングして、第１の電極まで延在する第１のビアを画定し、第１のビアを実質的に充填するように第１の導電体を堆積させる。支持部材を、素子用基板および第１の導電体に係合した後、キャリア基板を変換子素子から除去する。次いで、支持部材をエッチングして、素子用基板および第１の導電体まで延在する第２のビアを画定する。その後、第２の導電体が第１の導電体との導電性係合を形成するように、第２の導電体を、第２のビアを画定する支持部材、素子用基板および第１の導電体に堆積させる。
【０００９】
特定の一態様では、支持部材を係合する工程は、支持基板を素子用基板および第１の導電体に接合することをさらに含む。次いで、絶縁体を支持基板に堆積させ、ここで、支持部材をエッチングして第２のビアを画定した後であって第２の導電体を堆積させる前に、絶縁体は、素子用基板まで第２のビア内に延在している。
【００１０】
別の特定の態様では、支持部材を係合する工程は、素子用基板および第１の導電体に絶縁体を堆積させることをさらに含む。
【００１１】
本開示のさらに別の態様は、圧電型超音波変換子装置を形成する方法を提供する。そのような方法は、基板まで延在する第１のビアを画定するために基板上に配置された素子層をエッチングする工程と、第１のビアを実質的に充填するように第１の導電体を堆積させる工程とを含む。次いで、変換子素子を、少なくとも第１の導電体上に形成し、ここで、変換子素子は、第１の導電体上に配置された第１の電極と、第１の電極と第２の電極との間に配置された圧電体とを含む。次いで、基板をエッチングして、素子層および第１の導電体まで延在する第２のビアを画定する。絶縁体を基板に堆積させ、ここで、絶縁体は、素子層まで第２のビア内に延在している。次いで、第２の導電体が第１の導電体との導電性係合を形成するように、第２の導電体を、第２のビアを画定する絶縁体、素子層および第１の導電体に堆積させる。
【００１２】
本開示のさらに別の態様は、素子用基板上に配置された誘電体層上に配置された変換子素子を含む圧電型超音波変換子装置を提供する。変換子素子は、誘電体層上に配置された第１の電極と、第１の電極と第２の電極の間に配置された圧電体とを含む。第１の電極まで延在する第１のビアを画定するように素子用基板および誘電体層を構成する。第１のビアを実質的に充填するように第１の導電体を構成する。支持部材を素子用基板に係合し、素子用基板および第１の導電体まで延在しかつそれらを露出させる第２のビアを画定する側壁を形成する。露出した素子用基板は、第２のビアの端壁をさらに画定し、第１の導電体は、側壁から離れるように第２のビアの端壁に対して配置されている。場合によっては、第１の導電体を側壁から離れるように第２のビアの端壁に対して内側に配置する。また、本装置は、第２のビアを画定する支持部材上に配置された第２の導電体と、素子用基板と、第１の導電体とを含んでいてもよく、ここで、第２の導電体は、第１の導電体との導電性係合を形成している。
【００１３】
従って、本開示の態様は、特定された必要性に取り組むものであり、また本明細書に詳述されている他の利点を提供するものである。
【００１４】
一般的な用語で本開示について説明してきたが、ここで、添付の図面を参照する。但し、図面は、必ずしも縮尺どおりではない。
【図面の簡単な説明】
【００１５】
【図１】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図２】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図３】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図４】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図５】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図６】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図７】本開示の別の態様に係る圧電型微細加工超音波変換子装置を形成する酸化物成長方法を概略的に示す。
【図８】本開示の別の態様に係る圧電型微細加工超音波変換子装置を形成する酸化物成長方法を概略的に示す。
【図９】本開示の別の態様に係る圧電型微細加工超音波変換子装置を形成する酸化物成長方法を概略的に示す。
【図１０】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【図１１】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【図１２】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【図１３】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【図１４】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【図１５】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【発明を実施するための形態】
【００１６】
ここで、添付の図面を参照しながら、本開示を以下により十分に説明するが、図面には、本開示の態様の一部のみが示されており、全ての態様は示されていない。実際には、本開示は、多くの異なる形態で具現化することができ、本明細書に記載される態様に限定されるものとして解釈されるべきではなく、むしろ、本開示が適用可能な法的要件を満たすように、これらの態様が提供されている。全体にわたって、同様の符号は同様の要素を指す。
【００１７】
本開示の態様は一般に、導電性部材が、第１の／底部電極とそれを画定するｐＭＵＴ素子の空気で支持された空洞内に堆積された共形金属層との改良された導電性係合を提供するように、ｐＭＵＴの空気で支持された空洞から、ｐＭＵＴの変換子素子に隣接して配置された基板（すなわちＳＯＩ）層を通って、第１の／底部電極に導電接続するまで延在する金属または他の導電性部材の作製方法に関する。
【００１８】
本開示の様々な態様によれば、ウェーハ接合方法および酸化物成長方法が提供される。そのような方法では、最初に１つ以上の例示的なｐＭＵＴ素子の特定の層を作製する必要がある。複数のｐＭＵＴ素子１５０のそのような１つの例（すなわち、ｐＭＵＴ「ウェーハ」）が図１に示されている。図示のように、ウェーハ接合および酸化物成長方法は、最初に、シリコン−オン−インシュレータ（ＳＯＩ）素子用基板１５２がその上に形成された主基板１５１を必要とすることがある。他の場合（図示せず）には、素子用基板１５２は、シリコンを含んでいてもよい。場合によっては、例えば、熱ＳｉＯ２（熱酸化物）誘電体層１５４などの誘電体を、素子用基板１５２に堆積させてもよい。次いで、例えば、Ｔｉ／Ｐｔ材料を含む第１の電極層１５６（本明細書では、「底面」電極ともいう）を誘電体層１５４に堆積させてもよい。その後、例えば、圧電（ＰＺＴ）膜などの圧電体層１５８を第１の電極層１５６に堆積させた後、圧電体層１５８および第１の電極層１５６を、変換子素子の設置領域を形成するように構成する。次いで、ベンゾシクロブテン（ＢＣＢ）材料などの層間絶縁膜１６０を堆積させ、変換子素子を分離するように加工する。いくつかの態様では、圧電体層１５８を、先に堆積させた第１の電極層１５６がそこに対して横方向外側に延在するように構成してもよい。そのような態様では、その後堆積させるＢＣＢ材料を、第１の電極層１５６に堆積させてもよい。次いで、例えばＴｉ／Ａｕ材料を含む第２の電極層１６２（本明細書では「上部」電極ともいう）を、圧電体層１５８および層間絶縁膜１６０に堆積させる。第１の電極層１５６、圧電体層１５８および第２の電極層１６２は協働して、変換子素子１６３を形成する（例えば、図１および図２を参照）。いくつかの態様では、第２の電極層１６２は接地電極を含んでいてもよく、第１の電極層１５６は信号電極を含んでいてもよい。圧電体層１５８から横方向外側に延在する第１の電極層１５６を伴う態様では、ＢＣＢ材料は、第１の電極層１５６と第２の電極層１６２との間に配置されていてもよい。そのような構成（すなわち、圧電体から横方向外側に延在する電極）により、第１の電極１５６と第２の電極１６２との間に分離／絶縁層を設けることによって、例えば、圧電体１５８の縁部の周りでの短絡を防止することができる。
【００１９】
圧電体層１５８内に実装することができる圧電体としては、例えば、ＺｎＯ、ＡｌＮ、ＬｉＮｂＯ４、スズ酸鉛アンチモン、タンタル酸鉛マグネシウム、タンタル酸鉛ニッケル、チタン酸塩、タングステン酸塩、ジルコン酸塩、または鉛、バリウム、ビスマスもしくはストロンチウムのニオブ酸塩などのセラミック、例えば、ジルコン酸チタン酸鉛（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（ＰＺＴ））、ジルコン酸チタン酸鉛ランタン（ＰＬＺＴ）、ジルコン酸チタン酸鉛ニオブ（ＰＮＺＴ）、ＢａＴｉＯ３、ＳｒＴｉＯ３、ニオブ酸鉛マグネシウム、ニオブ酸鉛ニッケル、ニオブ酸鉛マンガン、ニオブ酸鉛亜鉛、チタン酸鉛が挙げられる。ポリフッ化ビニリデン（ＰＶＤＦ）、ポリフッ化ビニリデン−トリフルオロエチレン（ＰＶＤＦ−ＴｒＦＥ）またはポリフッ化ビニリデン−テトラフルオロエチレン（ＰＶＤＦ−ＴＦＥ）などの圧電性ポリマー材料も使用することができる。
【００２０】
図２に示すように、ウェーハ接合方法に関する本開示の態様では、例えば、後の処理で除去することができるエポキシ、接着テープまたは他の接着剤１６６を用いて、キャリア基板１６４を、ｐＭＵＴウェーハ１５０の上面（すなわち、第２の電極層１６２）に接合する。図３に示すように、次いで、主基板１５１を、素子用基板１５２から除去する。当業者であれば、主基板の除去を様々な方法で達成することができることを理解するであろう。例えば、素子用基板１５２がＳＯＩ基板である場合、例えば、ＨＦ酸を用いてＳＯＩ素子用基板１５２の埋込酸化物層１５３をエッチングすることによって、主基板１５１を除去することができる。第１の電極層１５６に係合した熱酸化物誘電体層１５４のエッチングを回避するために、その後に堆積させる層間絶縁膜１６０により誘電体層１５４の側方縁部を覆い、かつ主基板１５１を除去するために使用されるＨＦ酸への曝露によるエッチングを防止するように、誘電体層１５４をウェーハの側方縁部の周りにパターン形成してもよい。
【００２１】
素子用基板１５２がＳＯＩ基板である場合、主基板１５１を裏面研削によって除去した後、素子用基板１５２を研磨して、埋込酸化物層１５３を除去し（図２）、かつ変換子素子を支持するためのシリコン層１５５の特定の厚さを残してもよい（例えば、図３を参照）。シリコン成分１５５の好適な厚さは、例えば、約２μｍ〜約１５μｍであってもよい。素子用基板１５２が裸のシリコンウェーハである場合、シリコンウェーハの残りの部分の残っている好適な厚さを、例えば、厚さの変動が約±０．５ｍになるように精密に制御することが場合によっては難しいことがある。但し、裸のシリコンウェーハを含む素子用基板１５２を裏面研削するか化学機械研磨（ＣＭＰ）プロセスに供して、残りのシリコンウェーハに可能な限り均一な厚さを与えてもよい。ＳＯＩ素子用基板１５２を実装する特定の一態様では、最初に、主基板１５１を約５０μｍ未満の厚さまで背面研削してもよい。次いで、例えば、エッチング停止層として酸化ケイ素を実装させながら、シリコンエッチングプロセスを用いて主基板１５１の残りのシリコン部分をエッチングすることができる。次いで、例えば、ＨＦまたはＲＩＥエッチング（反応性イオンエッチング）によって、その後に埋込酸化物層１５３を除去することができるだろう。次いで、ウェーハ１５０全体でのｐＭＵＴ素子の一貫性を得るために、残りのシリコン層１５５をその厚さに対してより容易に制御することができるだろう。
【００２２】
さらに、図３に示すように、次いで、例えば、素子用基板１５２の残りのシリコン部分に、深い反応性イオンエッチング（ＤＲＩＥ）プロセスでエッチングすることによって、第１のビア１７０Ａを形成してもよい。一態様では、誘電体（熱酸化物）層１５４を通って変換子素子１６３の第１の／底部電極層１５６まで延在させるために、残りの素子用基板１５２内に特定の第１のビア１７０Ａを形成してもよい。分離ビア１７０Ｂを、そのような分離ビア１７０Ｂが残りの素子用基板１５２を通っているが誘電体層１５４を通らずに延在した状態で、隣接するｐＭＵＴ素子間に横方向に形成してもよい。そのような分離ビア１７０Ｂによって、いくつかの態様では、隣接するｐＭＵＴ素子の信号（第１の／底部）電極間での電気分離機能を容易にすることができる。他の場合には、例えば、隣接するｐＭＵＴ素子間に音響分離機能を提供するために、分離ビア１７０Ｂを、誘電体層１５４を通って層間絶縁膜１６０まで、またはさらに層間絶縁膜１６０の中まで延在するように形成してもよい。
【００２３】
図４に示すように、次いで、スパッタリング、化学蒸着法および／またはメッキ処理において、第１のビア１７０Ａを、例えば、Ｃｕなどの第１の導電体１７２で（すなわち、金属または他の導電体の層の堆積によって）充填することができる。第１のビア１７０Ａを実質的に充填し、第１の／底部電極層１５６との導電性係合を形成するように第１の導電体を構成する。従って、第１の導電体１７２によって、第１の／底部電極層１５６から素子用基板１５２の残りのシリコン部分を通って延在する導電性要素を得てもよい。第１の導電層１７２によって充填されていない分離ビア１７０Ｂを、ｐＭＵＴ素子間の電気伝導を防止し、かつｐＭＵＴ素子間の音響クロストークを防止するために、例えば、各ｐＭＵＴ素子の周りに分離溝を提供してもよい。いくつかの態様では、分離ビア１７０Ｂは、充填されていないままであっても（すなわち、空気を含めるため）、ポリマー材料または他の誘電体（例えば、ＢＣＢ）で充填されていてもよい。場合によっては、そのようなポリマー材料が比較的高い吸音を有すると有利なことがある。他の場合には、素子用基板１５２の残りのシリコン部分が比較的高い抵抗を有する（すなわち、真性シリコンである）場合、または第１のビア１７０Ａを画定する側壁が、第１のビア１７０Ａ内に第１の導電体１７２を堆積させる前に、絶縁ポリマーまたは酸化ケイ素層などの絶縁体によって覆われている場合には、隣接するｐＭＵＴ素子間の電気分離のためのさらなる分離ビア１７０Ｂが不要となる場合もある。
【００２４】
図５に示すように、例えばエポキシまたは他の接着剤層１８２を用いて、例えば接合によって、支持部材１８０（すなわち、シリコン基板）を、素子用基板１５２の残りのシリコン部分および第１の導電体１７２に係合してもよい。次いで、例えば、エッチングプロセス（すなわち、ＤＲＩＥ）を用いて、第２のビア１８４が接着剤層１８２を通って延在した状態で、第２のビア１８４を支持部材１８０内に形成して、素子用基板１５２の残りのシリコン部分および第１の導電体１７２を露出させてもよい（素子用基板１５２の露出した残りのシリコン部分／第１の導電体１７２が、それにより、第２のビア１８４の端壁を形成する）。いくつかの態様では、第２のビア１８４を形成するための支持部材１８０のエッチングプロセスの間にｐＭＵＴウェーハの他の層に対する有害な効果を防止するために、低温接合材料が接着剤層１８２として適し得る。他の態様では、接着剤層１８２は、接着剤層１８２を用いて支持部材１８０を素子用基板１５２の残りのシリコン部分に接着する前にｐＭＵＴ素子の設置領域に対応する横方向に延在する開口部を画定するようにパターン形成されたＳＵ−８などの光学画像形成可能エポキシを含むことができるだろう。従って、支持基板１８０を素子用基板１５２の残りのシリコン部分に接合する前に、第２のビア１８４を、支持基板１８０（および後述するようなそこに堆積された共形絶縁体１８５）にエッチングしてもよい。最適に位置合わせしたら、第２のビア１８４の周りの領域、ひいてはそれぞれのｐＭＵＴ素子の設置領域内で支持部材１８０を素子用基板１５２の残りのシリコン部分に接着させることになるだろう。次いで、キャリア基板１６４を第２の電極層１６２から除去してもよい。
【００２５】
図６に示すように、次いで、第２のビア１８４を画定するその部分（すなわち、「側壁」）を含む支持部材１８０に、支持部材の露出面の周りに延在し、かつ素子用基板１５２の残りのシリコン部分まで第２のビア１８４の中、および／または支持部材１８０と素子用基板１５２の残りのシリコン部分との間に配置された接着剤層１８２に係合するまで延在する共形絶縁体１８５を堆積させてもよい。次いで、素子用基板１５２の残りのシリコン部分、第２のビア１８４の端壁を形成する第１の導電体１７２、および支持部材１８０／接着剤層１８２（これら全てが第２のビア１８４を画定している）に塗布された絶縁体１８５に適合させるために、第２の導電体１８６の少なくとも一部がそれぞれの第２のビア１８４から外側に延在した状態で、金属などの第２の導電体１８６を第２のビア１８４内に堆積させてもよい。そのように堆積された第２の導電体１８６は、素子用基板１５２の残りのシリコン部分を通って延在する第１の導電体１７２の一部と直接に導電性係合を形成するように構成されている。また、例えば、素子の保護および防湿層機能を提供するために、例えば、パリレンまたは他の好適なポリマーなどのポリマー材料を含む共形層１８９を第２の電極層１６２に堆積させてもよい。
【００２６】
一旦形成したら、図６に示すように、例えば、半田バンプまたは他の好適な導電接続供給部を用いて、ウェーハ上に含まれるｐＭＵＴ素子を、ＩＣ、可撓ケーブルまたは再分配要素（図９を参照）に接合して、特定のｐＭＵＴ素子の第２のビア１８４から延在する第２の導電体１８６と、ＩＣ、可撓ケーブルまたは再分配要素（または他の外部素子）との導電性係合を得てもよい。従って、本開示の態様に係るそのようなウェーハ接合手法によって、第２のビア１８４内に堆積された（すなわち、金属被覆法による）第２の導電体１８６と、第１の／底部電極層１５６との間に、第１の導電体１７２を介した直接的な導電性係合が得られる。特定の態様では、第２のビア１８４内の第１の導電体１７２は、素子用基板１５２の残りのシリコン部分によって取り囲まれており（すなわち、第２のビア１８４の側壁から離れており）、場合によっては、第２のビア１８４内の中央に位置する（すなわち、第２のビアの端壁に対して内側に配置されている）。第２のビア１８４内の絶縁体１８５の部分の除去は、第２のビア１８４の側壁上またはその角内からよりも中心からの方が完全に除去し得るため、そのような構成によって、場合によっては、第１の導電体１７２と第２の導電体１８６との改良された導電性係合を容易にすることができる。当業者であれば、第１の導電体１７２を「中心にあるプラグ」態様を形成する単一の「プラグ」として構成しても、複数のより小さな「プラグ」として構成してもよいことを理解するであろう。後者の構成の考えられる１つの利点は、素子用基板１５２の残りのシリコン部分の共振特性に対する影響が、単一のより大きな不連続性と比較して、複数のより小さな不連続性の方が小さくなり得るという点であるかもしれない。
【００２７】
また、本開示のさらなる態様として、例えば、ｐＭＵＴ素子またはその第１の／底部電極の側方縁部の周りに配置されている（従って、第２のビアの側壁に隣接して配置されている）場合と比較して、第１の導電体１７２を、その第１の／底部電極との導電性係合を形成する際に、ｐＭＵＴ素子に対して内側に配置されるように構成してもよい。そのような「内側に配置された」構成は、例えば、望ましくは、第１の／底部電極と第１の導電体との間および／または第１の導電体と第２の導電体との間の疲労を減少させる（第１の導電体が、第２のビアに対して「中心にあるプラグ」態様を形成することになる可能性があるため）。そのような「中心にあるプラグ」態様は、例えば、望ましくはｐＭＵＴ素子の屈曲している膜の側方縁部の周りにおける音響の不連続性を減少または除去することによって、振動のアーティファクトを減少させるように機能することもできるだろう。
【００２８】
いくつかの態様では、第２のビア１８４をエッチングする前に、図５に示す支持部材に対して、支持部材１８０を薄くしてもよい。キャリア基板１６４がなお係合した状態のそのような例では、例えば、支持部材１８０内により小さな第２のビア１８４をエッチングすることができる約１０μｍ〜約１５０μｍの厚さまで裏面研削またはＣＭＰすることによって、支持部材１８０を薄くしてもよい。最大の厚さ（約４００μｍ）の支持部材１８０を実装することにより、最小の寸法の第２のビア１８４を形成してもよく、これは、実用的なエッチングおよび図６に示すような約５０μｍの金属被覆を可能にし、このようにして、８：１のアスペクト比を得、また、関連するｐＭＵＴ素子の周波数応答を約２０ＭＨｚ未満に制限することを可能にする。より高い周波数応答のｐＭＵＴ素子のために、より小さな第２のビアおよび変換子素子を必要とすることがある。例えば、約４０ＭＨｚの周波数応答を有するｐＭＵＴ素子は、約２０μｍのｐＭＵＴ素子の設置領域を必要とすることがあり、次いで、これは、厚さが僅か約１６０μｍ、好ましくは厚さが約１００μｍのさらに薄い支持部材１８０を必要とすることがある。より高い周波数応答によって、場合によっては、向上した解像度を得てもよい。薄型の支持部材１８０を伴う構成では、薄型化プロセスに続く処理工程は、なお係合したままのキャリア基板１６４を用いて達成することができる。
【００２９】
酸化物成長方法に関する本開示の態様では、支持部材は、比較的厚い酸化物（すなわち、ＳｉＯ２）層２００（すなわち、「基板」として）を含んでいてもよい。従って、図７に示すように、最初に、各ｐＭＵＴ素子に関連する第１のビア１７０Ａに、第１の導電体１７２を実質的に充填する。但し、本開示のこれらの態様については、金属などの第１の導電体１７２を、酸化を生じずにＳｉＯ２成長温度（例えば、少なくとも約２５０℃〜約３５０℃の間）に耐えるように選択する。一例では、第１の導電体１７２は、例えば、スパッタリングおよび／またはメッキ処理によって堆積された金またはプラチナであってもよい。その後、図８に示すように、例えば、約１０μｍ〜約２０μｍの厚さまでＰＥＣＶＤによって酸化物層２００を堆積させてもよい。場合によっては、分離ビア１７０Ｂを実質的に充填するように酸化物層２００を堆積させてもよい。次いで、例えば、垂直な側壁を達成するために、深い異方性酸化物エッチング（ＡＯＥ）を用いて、酸化物層２００内に第２のビア２０２をエッチングする。先に開示したように、第２のビア２０２は、酸化物層２００を通って、素子用基板１５２の残りのシリコン部分および第１の導電体１７２（すなわち、第２のビア２０２の端壁）まで延在する。このようにして、酸化物層２００は、電気絶縁である（すなわち、シリコン支持部材と比較して）支持部材を提供することができる。次いで、第２の導電体１８６を酸化物層２００に直接堆積させ、適切にパターン形成して、ｐＭＵＴ素子を分離してもよい。そのような方法によって、場合によっては、第２の導電体１８６の堆積前に、第２のビア２０２内のさらなる共形絶縁体分離層を除去してもよい。いくつかの態様では、図９に示すように、酸化物層２００／第２の導電体１８６に、接合などによって、再分配基板２０４を取り付けることができる。再分配基板２０４を薄くする場合、そのプロセスが完了するまで、キャリア基板１６４を係合したままにしなければならないことがある。
【００３０】
本開示のさらに別の態様は、第１の／底部電極層と、ビアを通って延在するプラグとの間に直接的な導電性係合を提供するために、ｐＭＵＴ素子の形成前に、ＳＯＩ基板のシリコン層内のビアを通って、またはシリコン基板上の二酸化ケイ素層内のビアを通って延在する導電性（すなわち、金属）「プラグ」の形成を伴う方法に関する。従って、有利なことに、第１の／底部電極層とプラグとの直接接触などの直接的な金属と金属との接触によって、ドープしたシリコン層と比較して、抵抗が低い導電性係合が得られる。
【００３１】
図１０に示すように、例えば、主基板２０９上に形成されたＳＯＩ素子用基板２１１の素子用シリコン層（表面で成長させた熱ＳｉＯ２層２１２を有する）またはシリコン基板２１４上の厚いＳｉＯ２層２１３にエッチングすることによって、第１のビア２１０を形成する（図１１）。場合によっては、第１のビア２１０は、主基板２０９またはシリコン基板２１４まで延在する約２μｍ〜約１５μｍの深さであってもよく、それぞれが約３μｍ〜約１０μｍの直径を有していてもよい。例えば、深いシリコンＲＩＥ（ＤＲＩＥ）または異方性酸化物ＲＩＥ（ＡＯＥ）によって、第１のビア２１０をエッチングによってさらに形成して、第１のビア２１０を画定する実質的に垂直な側壁を設けてもよい。ＳＯＩ基板を伴う態様では、第１のビア２１０内に電気分離を得るために第１のビア２１０の側壁上に熱ＳｉＯ２を成長させるために、例えば、第１のビア２１０の形成後に熱酸化プロセスを行うことが望ましい場合もある。次いで、第１のビア２１０を金属などの導電体で実質的に充填するために、第１の導電層２１５を堆積させる（すなわち、スパッタリング、電子ビーム蒸着またはＣＶＤプロセスを行ってシード層を形成した後に、電気メッキ処理を行う）。変換子素子の成分のうちの１つが圧電体（例えば、７００℃で焼きなまされたＰＺＴ）であるため、Ｔｉ接着層を有するＰｔなどの高温金属が望ましい場合もある。そのような材料を、望ましくは、変換子素子の第１の／底部電極層２２０として実装してもよい。第１の導電層２１５を堆積させたら、熱酸化物層２１２または厚い酸化物層２１３から過剰なメッキ金属を除去して、その後の処理のために「プラグ」を形成する第１の導電層２１５の研磨された平坦な表面を得るために、例えばＣＭＰを用いて堆積面を平坦化してもよい。
【００３２】
平坦化後、先に開示し、かつ図１２に示すように、変換子素子の構成層を形成する。より詳細には、構成層としては、例えば、蒸発プロセスによって堆積されたＴｉ／Ｐｔ材料を含む第１の／底部電極層２２０が挙げられる。次いで、例えばスピンコート／焼きなましプロセスを用いて、例えばＰＺＴ圧電膜などの圧電体層２２５を堆積させる。任意の工程（例えば、ＳＯＩ基板を実装している態様のための図１２に示すような工程）として、分離溝またはビア２１６を、圧電体層２２５、第１の／底部電極層２２０、熱酸化物層２１２、素子用シリコン層２１７および埋込酸化物層２１８を通してエッチングして、アレイ内の変換子素子／ｐＭＵＴ要素を互いから電気的かつ音響的に分離してもよい。いくつかの態様では、第１の／底部電極層２２０がそこに対して横方向外側に延在するように、圧電体層２２５をエッチングするかそれ以外の方法で構成してもよい。図１３に示すように、次いで、層間絶縁膜２３０（すなわち、スピンコートプロセスを用いて堆積されたＢＣＢ）を堆積させて、第１の／底部電極層２２０と、層間絶縁膜２３０／圧電体層２２５に堆積された第２の／上部電極層２３５との間に電気分離を得る。圧電体層２２５から横方向外側に延在する第１の／底部電極層２２０を伴う態様では、ＢＣＢ材料を、第１の／底部電極層２２０に堆積させてもよく、そのようにして、第１の／底部電極層２２０と第２の上部電極層２３５との間に配置してもよい。そのような構成（すなわち、圧電体から横方向外側に延在する電極）は、第１の電極２２０と第２の電極２３５との間に分離／絶縁層を設けることによって、例えば、圧電体２２５の縁部の周りでの短絡を防止することができる。場合によっては、先に開示したように、特に分離溝２１６が形成されている（すなわち、圧電（ＰＺＴ）要素が鋸で方形切断され、かつ方形切断切り溝が音響分離のためにポリマーで充填される、標準的なセラミック変換子と同様に、分離溝内の層間絶縁膜２３０が、変換子素子とｐＭＵＴ要素との間にポリマーが充填された切り溝を形成している）場合には、層間絶縁膜３０が、変換子素子／ｐＭＵＴ要素との間に音響減衰機能を提供することができる。第２の上部電極層２３５は、例えば、蒸発プロセスで堆積されたＴｉ／Ａｕを含んでいてもよい。第１の／底部電極層２２０は信号電極として機能することができ、第２の上部電極層は変換子素子のための接地電極として機能することができる。
【００３３】
図１４に示すように、次いで、例えば、ＤＲＩＥによって（実質的に垂直な側壁のため）、主基板２０９をエッチングして、第２のビア２４０を形成する。第２のビア２４０は、主基板２０９を通って素子用基板２１１まで（すなわち、少なくとも埋込熱酸化物層２１８まで）延在して、第１の／底部電極層２２０に電気的に係合した第１の導電層２１５を露出させる。次いで、第２のビア２４０を含む主基板２０９を、例えば、パリレンまたはＴＥＯＳ−ＳｉＯ２などのポリマーまたは酸化物を含む誘電体層２４５（素子用基板２１１まで第２のビア２４０内に延在する）で被覆して、第２のビア２４０を画定する主基板２０９を電気的に分離することができる。次いで、例えば、Ｔｉ／Ｃｕなどの金属を含む第２の導電体２５０を、例えば、スパッタリング、ＣＶＤおよび／またはメッキ処理によって、第２の導電体２５０が第１の導電体２１５との導電性係合を形成した状態で誘電体層２４５上および第２のビア２４０の中に延在し、従って、第２の導電体２５０がそれ以外の方法で第２のビア２４０から外側に延在した状態で第１の／底部電極２２０まで堆積させてもよい。
【００３４】
形成したら、図１４に示すように、ウェーハに含まれるｐＭＵＴ素子を、例えば、半田バンプ、金スタッドバンプ、異方性導電性エポキシまたは他の好適な導電接続供給部を用いて、ＩＣ（例えば、増幅器またはマルチプレクサなどの制御ＩＣ）、インターポーザ（例えば、シリコンまたは可撓ケーブル）または図１５に示す再分配要素に接合して、特定のｐＭＵＴ素子の第２のビア２４０から延在する第２の導電体２５０と、ＩＣ、可撓ケーブルまたは再分配要素２６０との導電性係合を得てもよい。
【００３５】
従って、第２の導電体２５０と、第１の導電体２１５と第１の／底部電極２２０との直接的な導電性係合経路によって、ｐＭＵＴ素子と、インターポーザ（ＩＣ）または再分配要素２６０（または他の外部素子）との間に改良された導電接続が得られる。そのような態様は、ある特定の場合には、医用画像化で使用される超音波変換子素子にとって有益なものとなり得る。そのような素子では、比較的大きな送信電圧信号（例えば、約１０Ｖ〜約１００Ｖ）を対向する電極に印加して、ｐＭＵＴ膜（圧電体層）の振動を引き起こし、音圧を生成してそれを画像化される組織の中に伝送する。次いで、組織からの音響反射が生じ、ｐＭＵＴ膜の振動が生じ、圧電体層によって小さな受信電圧信号（例えば、ｍＶオーダー以下）が生成される。小さな受信電圧信号の場合には、ｐＭＵＴ素子とインターポーザ、ＩＣまたは再分配要素２６０との間の改良された導電接続によって、例えば、信号損失を減少させることができるだろう（すなわち、非線形の電気伝導、高い抵抗性または第２のビア２４０を介した不十分な電気的接続により、いくつかの受信電圧信号が、インターポーザ、ＩＣまたは再分配要素２６０に伝播するのを減弱または防止し得るため）。比較的大きな送信電圧信号では、不十分な導電性によりｐＭＵＴ素子内に発熱が生じる可能性があるため、改良された導電接続により、伝導経路内の抵抗を減少させることによって、伝播される信号による発熱を減少させることができるだろう。
【００３６】
本開示が属する技術の当業者であれば、上記説明および付随する図面に示されている教示の利点を有する本明細書に記載されている開示の多くの修正および他の態様を思いつくであろう。例えば、全ウェーハ半導体の加工および支持部材のウェーハとウェーハとの接合に関して、例えば、本明細書に開示されている例示的な方法および態様について述べている。但し、当業者であれば、支持部材を素子用基板に接合するため、または支持部材を再分配基板またはＩＣ基板に接合するために、他のプロセス（例えば、ダイとウェーハまたはダイとダイとの接合プロセス）にそのような方法およびその態様が適用可能であることを理解するであろう。従って、本開示は、開示されている具体的な態様に限定されるものではなく、修正および他の態様は、添付の特許請求の範囲の範囲に含まれるものであることを理解されたい。具体的な用語が本明細書に用いられているが、それらは、単に一般的かつ記述的な意味で使用されており、限定のためのものではない。
【技術分野】
【０００１】
連邦政府による資金提供を受けた研究開発
本発明は、国立衛生研究所（ＮＩＨ）によって与えられた契約番号Ｒ３３ＥＢ００５６６の下で、米国政府の支援によってなされたものである。米国政府は、本発明に一定の権利を有する。
【０００２】
本開示の態様は、超音波変換子に関し、より詳細には、空気で支持された空洞を画定する圧電型微細加工超音波変換子を形成する方法、および関連する装置に関する。
【背景技術】
【０００３】
微細加工超音波変換子（ＭＵＴ）は、例えば、本開示の譲受人でもあるResearch Triangle Institute社に譲渡された米国特許第７，４４９，８２１号に開示されている圧電型微細加工超音波変換子（ｐＭＵＴ）として構成することもでき、その開示内容全体が参照により本明細書にも組み込まれる。
【０００４】
米国特許第７，４４９，８２１号に開示されているような空気で支持された空洞を画定するｐＭＵＴ素子などのｐＭＵＴ素子の形成には、ｐＭＵＴ素子の空気で支持された空洞内に配置された変換子素子の第１の電極（すなわち、底部電極）と例えば、その後の集積回路（「ＩＣ」）または可撓ケーブルとの接続性を得るために空気で支持された空洞に塗布される共形金属層との導電接続の形成が必要となることがある。この点について、いくつかの従来の方法では、例えば、第１の／底部電極に直接接触させて、ｐＭＵＴの空気で支持された空洞内に共形金属層を堆積させた（例えば、米国特許第７，４４９，８２１号の図７Ａを参照）。別の例では、第１の／底部電極を露出させるように形成された誘電体膜内に形成されたビア内に共形金属層が堆積されている（例えば、米国特許第７，４４９，８２１号の図７Ｂを参照）。シリコン−オン−インシュレータ（ＳＯＩ）基板を伴うさらに別の例では、変換子素子に即座に隣接して延在するビア内に共形金属層が堆積されている（例えば、米国特許第７，４４９，８２１号の図１４および図１５を参照）。しかし、例えば、第１の／底部電極および／または誘電体膜は比較的薄く、そのため、エッチング停止層が不十分になるという理由により、これらの例示的な従来の方法に係る（すなわち、エッチングによる）そのようなビアの形成は難しいことがある。
【０００５】
他の従来の方法では、ｐＭＵＴ素子の共振周波数を制御するために固定された厚さ部材を設けるために、素子用基板をｐＭＵＴ素子に係合したままにすることがある。そのような場合には、第１の電極と共形金属層との導電接続は、ドープしたシリコン層によって（例えば、同様にResearch Triangle Institute社に譲渡された国際公開第２００８／０５４３９５Ａ１号の図７参照を参照、国際公開第２００８／０５４３９５Ａ１号の開示内容全体も参照により本明細書に組み込まれる）、あるいは圧電（ＰＺＴ）素子に隣接したシリコン層にウェーハの前側からエッチングされたビア内に堆積されたプラグによって（例えば、米国特許第７，４４９，８２１号の図１４を参照）形成されている。但し、そのような導電接続は、場合によっては、第１の／底部電極とビア内に堆積された共形金属層とを接続するより小さな望ましい導体（すなわち、ドープしたシリコン）の実装を必要とすることがある。より詳細には、ドープしたシリコン層は、高い電界レベルで適度な導電性を示し得るが、その導電性は、ドープしたシリコン層内でのダイオードに似た挙動により、望ましくないことに、非線形になり、かつ低い電界レベルで著しく低下することがある。他の場合には、そのような導電接続としては、第１の／底部電極と、ビア角の周辺（すなわち、ビアの側壁がビアの底または端壁と交わる場所）および／またはビアの側壁に沿ってビア内に堆積された共形金属層との接触が挙げられる。そのような場合、ビアの側壁および／または角が粗雑であったりエッチングが不完全であったりするために、共形金属層を第１の／底部電極まで延在する金属に接続することが難しいことがあり、そのため、第１の／底部電極と共形金属層との間に不十分または不定な導電性係合が生じる可能性がある。
【０００６】
いくつかの従来の方法の別の態様では、第１の電極と共形金属層との導電接続を形成する要素は、ｐＭＵＴ素子の側方縁部のうちの１つの周りに形成されていることもある（例えば、米国特許第７，４４９，８２１号の図１５を参照されたい）。そのような場合、作動されたｐＭＵＴ素子の機械的屈曲により、例えば、第２のビアの側壁／端壁縁部の周りに応力が集中することで、第２のビア内での導電接続要素と共形導電層との係合部の疲労が開始または加速することがある。そのような疲労により、その間の導電性係合の不具合を結果的にもたらす可能性があり、従って、ｐＭＵＴ素子の第１の／底部電極と、そこに係合したＩＣ、可撓ケーブルまたは再分配基板との間に開回路状態を創出することになるだろう。さらに、電気的接続を得るためにｐＭＵＴ素子の膜の側方縁部の周りに異なる材料（すなわち、金属）を配置すると、膜屈曲に対する境界条件が変化し、よって、ｐＭＵＴ素子の周波数および／または振動モード（すなわち、基本モードまたは調和モード）に影響を与え、それにより、ｐＭＵＴ素子によって生成される音響信号に悪影響を与える可能性がある。
【０００７】
従って、ｐＭＵＴ素子の空気で支持された空洞内に配置された変換子素子の第１の電極（すなわち、底部電極）と、例えば、その後の集積回路（「ＩＣ」）または可撓ケーブルへの接続性を得るために空気で支持された空洞に塗布される共形金属層との改良された導電接続方法のために、超音波変換子技術、特に、空気で支持された空洞を有する圧電型微細加工超音波変換子（「ｐＭＵＴ」）に関する技術が必要である。
【発明の概要】
【０００８】
上記および他の必要性は本開示の態様によって満たされ、そのような態様の１つは、圧電型超音波変換子装置を形成する方法に関する。そのような方法は、変換子素子を、素子用基板上に配置された誘電体層上に形成することを含み、ここで、素子用基板は、主基板上にさらに配置されている。変換子素子は、誘電体層上に配置された第１の電極と、第１の電極と第２の電極との間に配置された圧電体とを含む。次いで、キャリア基板を、第１の電極の対向する変換子素子の第２の電極に接合し、主基板を除去する。次いで、素子用基板および誘電体層をエッチングして、第１の電極まで延在する第１のビアを画定し、第１のビアを実質的に充填するように第１の導電体を堆積させる。支持部材を、素子用基板および第１の導電体に係合した後、キャリア基板を変換子素子から除去する。次いで、支持部材をエッチングして、素子用基板および第１の導電体まで延在する第２のビアを画定する。その後、第２の導電体が第１の導電体との導電性係合を形成するように、第２の導電体を、第２のビアを画定する支持部材、素子用基板および第１の導電体に堆積させる。
【０００９】
特定の一態様では、支持部材を係合する工程は、支持基板を素子用基板および第１の導電体に接合することをさらに含む。次いで、絶縁体を支持基板に堆積させ、ここで、支持部材をエッチングして第２のビアを画定した後であって第２の導電体を堆積させる前に、絶縁体は、素子用基板まで第２のビア内に延在している。
【００１０】
別の特定の態様では、支持部材を係合する工程は、素子用基板および第１の導電体に絶縁体を堆積させることをさらに含む。
【００１１】
本開示のさらに別の態様は、圧電型超音波変換子装置を形成する方法を提供する。そのような方法は、基板まで延在する第１のビアを画定するために基板上に配置された素子層をエッチングする工程と、第１のビアを実質的に充填するように第１の導電体を堆積させる工程とを含む。次いで、変換子素子を、少なくとも第１の導電体上に形成し、ここで、変換子素子は、第１の導電体上に配置された第１の電極と、第１の電極と第２の電極との間に配置された圧電体とを含む。次いで、基板をエッチングして、素子層および第１の導電体まで延在する第２のビアを画定する。絶縁体を基板に堆積させ、ここで、絶縁体は、素子層まで第２のビア内に延在している。次いで、第２の導電体が第１の導電体との導電性係合を形成するように、第２の導電体を、第２のビアを画定する絶縁体、素子層および第１の導電体に堆積させる。
【００１２】
本開示のさらに別の態様は、素子用基板上に配置された誘電体層上に配置された変換子素子を含む圧電型超音波変換子装置を提供する。変換子素子は、誘電体層上に配置された第１の電極と、第１の電極と第２の電極の間に配置された圧電体とを含む。第１の電極まで延在する第１のビアを画定するように素子用基板および誘電体層を構成する。第１のビアを実質的に充填するように第１の導電体を構成する。支持部材を素子用基板に係合し、素子用基板および第１の導電体まで延在しかつそれらを露出させる第２のビアを画定する側壁を形成する。露出した素子用基板は、第２のビアの端壁をさらに画定し、第１の導電体は、側壁から離れるように第２のビアの端壁に対して配置されている。場合によっては、第１の導電体を側壁から離れるように第２のビアの端壁に対して内側に配置する。また、本装置は、第２のビアを画定する支持部材上に配置された第２の導電体と、素子用基板と、第１の導電体とを含んでいてもよく、ここで、第２の導電体は、第１の導電体との導電性係合を形成している。
【００１３】
従って、本開示の態様は、特定された必要性に取り組むものであり、また本明細書に詳述されている他の利点を提供するものである。
【００１４】
一般的な用語で本開示について説明してきたが、ここで、添付の図面を参照する。但し、図面は、必ずしも縮尺どおりではない。
【図面の簡単な説明】
【００１５】
【図１】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図２】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図３】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図４】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図５】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図６】本開示の一態様に係る圧電型微細加工超音波変換子装置を形成するウェーハ接合方法を概略的に示す。
【図７】本開示の別の態様に係る圧電型微細加工超音波変換子装置を形成する酸化物成長方法を概略的に示す。
【図８】本開示の別の態様に係る圧電型微細加工超音波変換子装置を形成する酸化物成長方法を概略的に示す。
【図９】本開示の別の態様に係る圧電型微細加工超音波変換子装置を形成する酸化物成長方法を概略的に示す。
【図１０】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【図１１】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【図１２】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【図１３】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【図１４】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【図１５】本開示のさらに別の態様に係る圧電型微細加工超音波変換子装置を形成するための最初の導電性相互接続形成方法を概略的に示す。
【発明を実施するための形態】
【００１６】
ここで、添付の図面を参照しながら、本開示を以下により十分に説明するが、図面には、本開示の態様の一部のみが示されており、全ての態様は示されていない。実際には、本開示は、多くの異なる形態で具現化することができ、本明細書に記載される態様に限定されるものとして解釈されるべきではなく、むしろ、本開示が適用可能な法的要件を満たすように、これらの態様が提供されている。全体にわたって、同様の符号は同様の要素を指す。
【００１７】
本開示の態様は一般に、導電性部材が、第１の／底部電極とそれを画定するｐＭＵＴ素子の空気で支持された空洞内に堆積された共形金属層との改良された導電性係合を提供するように、ｐＭＵＴの空気で支持された空洞から、ｐＭＵＴの変換子素子に隣接して配置された基板（すなわちＳＯＩ）層を通って、第１の／底部電極に導電接続するまで延在する金属または他の導電性部材の作製方法に関する。
【００１８】
本開示の様々な態様によれば、ウェーハ接合方法および酸化物成長方法が提供される。そのような方法では、最初に１つ以上の例示的なｐＭＵＴ素子の特定の層を作製する必要がある。複数のｐＭＵＴ素子１５０のそのような１つの例（すなわち、ｐＭＵＴ「ウェーハ」）が図１に示されている。図示のように、ウェーハ接合および酸化物成長方法は、最初に、シリコン−オン−インシュレータ（ＳＯＩ）素子用基板１５２がその上に形成された主基板１５１を必要とすることがある。他の場合（図示せず）には、素子用基板１５２は、シリコンを含んでいてもよい。場合によっては、例えば、熱ＳｉＯ２（熱酸化物）誘電体層１５４などの誘電体を、素子用基板１５２に堆積させてもよい。次いで、例えば、Ｔｉ／Ｐｔ材料を含む第１の電極層１５６（本明細書では、「底面」電極ともいう）を誘電体層１５４に堆積させてもよい。その後、例えば、圧電（ＰＺＴ）膜などの圧電体層１５８を第１の電極層１５６に堆積させた後、圧電体層１５８および第１の電極層１５６を、変換子素子の設置領域を形成するように構成する。次いで、ベンゾシクロブテン（ＢＣＢ）材料などの層間絶縁膜１６０を堆積させ、変換子素子を分離するように加工する。いくつかの態様では、圧電体層１５８を、先に堆積させた第１の電極層１５６がそこに対して横方向外側に延在するように構成してもよい。そのような態様では、その後堆積させるＢＣＢ材料を、第１の電極層１５６に堆積させてもよい。次いで、例えばＴｉ／Ａｕ材料を含む第２の電極層１６２（本明細書では「上部」電極ともいう）を、圧電体層１５８および層間絶縁膜１６０に堆積させる。第１の電極層１５６、圧電体層１５８および第２の電極層１６２は協働して、変換子素子１６３を形成する（例えば、図１および図２を参照）。いくつかの態様では、第２の電極層１６２は接地電極を含んでいてもよく、第１の電極層１５６は信号電極を含んでいてもよい。圧電体層１５８から横方向外側に延在する第１の電極層１５６を伴う態様では、ＢＣＢ材料は、第１の電極層１５６と第２の電極層１６２との間に配置されていてもよい。そのような構成（すなわち、圧電体から横方向外側に延在する電極）により、第１の電極１５６と第２の電極１６２との間に分離／絶縁層を設けることによって、例えば、圧電体１５８の縁部の周りでの短絡を防止することができる。
【００１９】
圧電体層１５８内に実装することができる圧電体としては、例えば、ＺｎＯ、ＡｌＮ、ＬｉＮｂＯ４、スズ酸鉛アンチモン、タンタル酸鉛マグネシウム、タンタル酸鉛ニッケル、チタン酸塩、タングステン酸塩、ジルコン酸塩、または鉛、バリウム、ビスマスもしくはストロンチウムのニオブ酸塩などのセラミック、例えば、ジルコン酸チタン酸鉛（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（ＰＺＴ））、ジルコン酸チタン酸鉛ランタン（ＰＬＺＴ）、ジルコン酸チタン酸鉛ニオブ（ＰＮＺＴ）、ＢａＴｉＯ３、ＳｒＴｉＯ３、ニオブ酸鉛マグネシウム、ニオブ酸鉛ニッケル、ニオブ酸鉛マンガン、ニオブ酸鉛亜鉛、チタン酸鉛が挙げられる。ポリフッ化ビニリデン（ＰＶＤＦ）、ポリフッ化ビニリデン−トリフルオロエチレン（ＰＶＤＦ−ＴｒＦＥ）またはポリフッ化ビニリデン−テトラフルオロエチレン（ＰＶＤＦ−ＴＦＥ）などの圧電性ポリマー材料も使用することができる。
【００２０】
図２に示すように、ウェーハ接合方法に関する本開示の態様では、例えば、後の処理で除去することができるエポキシ、接着テープまたは他の接着剤１６６を用いて、キャリア基板１６４を、ｐＭＵＴウェーハ１５０の上面（すなわち、第２の電極層１６２）に接合する。図３に示すように、次いで、主基板１５１を、素子用基板１５２から除去する。当業者であれば、主基板の除去を様々な方法で達成することができることを理解するであろう。例えば、素子用基板１５２がＳＯＩ基板である場合、例えば、ＨＦ酸を用いてＳＯＩ素子用基板１５２の埋込酸化物層１５３をエッチングすることによって、主基板１５１を除去することができる。第１の電極層１５６に係合した熱酸化物誘電体層１５４のエッチングを回避するために、その後に堆積させる層間絶縁膜１６０により誘電体層１５４の側方縁部を覆い、かつ主基板１５１を除去するために使用されるＨＦ酸への曝露によるエッチングを防止するように、誘電体層１５４をウェーハの側方縁部の周りにパターン形成してもよい。
【００２１】
素子用基板１５２がＳＯＩ基板である場合、主基板１５１を裏面研削によって除去した後、素子用基板１５２を研磨して、埋込酸化物層１５３を除去し（図２）、かつ変換子素子を支持するためのシリコン層１５５の特定の厚さを残してもよい（例えば、図３を参照）。シリコン成分１５５の好適な厚さは、例えば、約２μｍ〜約１５μｍであってもよい。素子用基板１５２が裸のシリコンウェーハである場合、シリコンウェーハの残りの部分の残っている好適な厚さを、例えば、厚さの変動が約±０．５ｍになるように精密に制御することが場合によっては難しいことがある。但し、裸のシリコンウェーハを含む素子用基板１５２を裏面研削するか化学機械研磨（ＣＭＰ）プロセスに供して、残りのシリコンウェーハに可能な限り均一な厚さを与えてもよい。ＳＯＩ素子用基板１５２を実装する特定の一態様では、最初に、主基板１５１を約５０μｍ未満の厚さまで背面研削してもよい。次いで、例えば、エッチング停止層として酸化ケイ素を実装させながら、シリコンエッチングプロセスを用いて主基板１５１の残りのシリコン部分をエッチングすることができる。次いで、例えば、ＨＦまたはＲＩＥエッチング（反応性イオンエッチング）によって、その後に埋込酸化物層１５３を除去することができるだろう。次いで、ウェーハ１５０全体でのｐＭＵＴ素子の一貫性を得るために、残りのシリコン層１５５をその厚さに対してより容易に制御することができるだろう。
【００２２】
さらに、図３に示すように、次いで、例えば、素子用基板１５２の残りのシリコン部分に、深い反応性イオンエッチング（ＤＲＩＥ）プロセスでエッチングすることによって、第１のビア１７０Ａを形成してもよい。一態様では、誘電体（熱酸化物）層１５４を通って変換子素子１６３の第１の／底部電極層１５６まで延在させるために、残りの素子用基板１５２内に特定の第１のビア１７０Ａを形成してもよい。分離ビア１７０Ｂを、そのような分離ビア１７０Ｂが残りの素子用基板１５２を通っているが誘電体層１５４を通らずに延在した状態で、隣接するｐＭＵＴ素子間に横方向に形成してもよい。そのような分離ビア１７０Ｂによって、いくつかの態様では、隣接するｐＭＵＴ素子の信号（第１の／底部）電極間での電気分離機能を容易にすることができる。他の場合には、例えば、隣接するｐＭＵＴ素子間に音響分離機能を提供するために、分離ビア１７０Ｂを、誘電体層１５４を通って層間絶縁膜１６０まで、またはさらに層間絶縁膜１６０の中まで延在するように形成してもよい。
【００２３】
図４に示すように、次いで、スパッタリング、化学蒸着法および／またはメッキ処理において、第１のビア１７０Ａを、例えば、Ｃｕなどの第１の導電体１７２で（すなわち、金属または他の導電体の層の堆積によって）充填することができる。第１のビア１７０Ａを実質的に充填し、第１の／底部電極層１５６との導電性係合を形成するように第１の導電体を構成する。従って、第１の導電体１７２によって、第１の／底部電極層１５６から素子用基板１５２の残りのシリコン部分を通って延在する導電性要素を得てもよい。第１の導電層１７２によって充填されていない分離ビア１７０Ｂを、ｐＭＵＴ素子間の電気伝導を防止し、かつｐＭＵＴ素子間の音響クロストークを防止するために、例えば、各ｐＭＵＴ素子の周りに分離溝を提供してもよい。いくつかの態様では、分離ビア１７０Ｂは、充填されていないままであっても（すなわち、空気を含めるため）、ポリマー材料または他の誘電体（例えば、ＢＣＢ）で充填されていてもよい。場合によっては、そのようなポリマー材料が比較的高い吸音を有すると有利なことがある。他の場合には、素子用基板１５２の残りのシリコン部分が比較的高い抵抗を有する（すなわち、真性シリコンである）場合、または第１のビア１７０Ａを画定する側壁が、第１のビア１７０Ａ内に第１の導電体１７２を堆積させる前に、絶縁ポリマーまたは酸化ケイ素層などの絶縁体によって覆われている場合には、隣接するｐＭＵＴ素子間の電気分離のためのさらなる分離ビア１７０Ｂが不要となる場合もある。
【００２４】
図５に示すように、例えばエポキシまたは他の接着剤層１８２を用いて、例えば接合によって、支持部材１８０（すなわち、シリコン基板）を、素子用基板１５２の残りのシリコン部分および第１の導電体１７２に係合してもよい。次いで、例えば、エッチングプロセス（すなわち、ＤＲＩＥ）を用いて、第２のビア１８４が接着剤層１８２を通って延在した状態で、第２のビア１８４を支持部材１８０内に形成して、素子用基板１５２の残りのシリコン部分および第１の導電体１７２を露出させてもよい（素子用基板１５２の露出した残りのシリコン部分／第１の導電体１７２が、それにより、第２のビア１８４の端壁を形成する）。いくつかの態様では、第２のビア１８４を形成するための支持部材１８０のエッチングプロセスの間にｐＭＵＴウェーハの他の層に対する有害な効果を防止するために、低温接合材料が接着剤層１８２として適し得る。他の態様では、接着剤層１８２は、接着剤層１８２を用いて支持部材１８０を素子用基板１５２の残りのシリコン部分に接着する前にｐＭＵＴ素子の設置領域に対応する横方向に延在する開口部を画定するようにパターン形成されたＳＵ−８などの光学画像形成可能エポキシを含むことができるだろう。従って、支持基板１８０を素子用基板１５２の残りのシリコン部分に接合する前に、第２のビア１８４を、支持基板１８０（および後述するようなそこに堆積された共形絶縁体１８５）にエッチングしてもよい。最適に位置合わせしたら、第２のビア１８４の周りの領域、ひいてはそれぞれのｐＭＵＴ素子の設置領域内で支持部材１８０を素子用基板１５２の残りのシリコン部分に接着させることになるだろう。次いで、キャリア基板１６４を第２の電極層１６２から除去してもよい。
【００２５】
図６に示すように、次いで、第２のビア１８４を画定するその部分（すなわち、「側壁」）を含む支持部材１８０に、支持部材の露出面の周りに延在し、かつ素子用基板１５２の残りのシリコン部分まで第２のビア１８４の中、および／または支持部材１８０と素子用基板１５２の残りのシリコン部分との間に配置された接着剤層１８２に係合するまで延在する共形絶縁体１８５を堆積させてもよい。次いで、素子用基板１５２の残りのシリコン部分、第２のビア１８４の端壁を形成する第１の導電体１７２、および支持部材１８０／接着剤層１８２（これら全てが第２のビア１８４を画定している）に塗布された絶縁体１８５に適合させるために、第２の導電体１８６の少なくとも一部がそれぞれの第２のビア１８４から外側に延在した状態で、金属などの第２の導電体１８６を第２のビア１８４内に堆積させてもよい。そのように堆積された第２の導電体１８６は、素子用基板１５２の残りのシリコン部分を通って延在する第１の導電体１７２の一部と直接に導電性係合を形成するように構成されている。また、例えば、素子の保護および防湿層機能を提供するために、例えば、パリレンまたは他の好適なポリマーなどのポリマー材料を含む共形層１８９を第２の電極層１６２に堆積させてもよい。
【００２６】
一旦形成したら、図６に示すように、例えば、半田バンプまたは他の好適な導電接続供給部を用いて、ウェーハ上に含まれるｐＭＵＴ素子を、ＩＣ、可撓ケーブルまたは再分配要素（図９を参照）に接合して、特定のｐＭＵＴ素子の第２のビア１８４から延在する第２の導電体１８６と、ＩＣ、可撓ケーブルまたは再分配要素（または他の外部素子）との導電性係合を得てもよい。従って、本開示の態様に係るそのようなウェーハ接合手法によって、第２のビア１８４内に堆積された（すなわち、金属被覆法による）第２の導電体１８６と、第１の／底部電極層１５６との間に、第１の導電体１７２を介した直接的な導電性係合が得られる。特定の態様では、第２のビア１８４内の第１の導電体１７２は、素子用基板１５２の残りのシリコン部分によって取り囲まれており（すなわち、第２のビア１８４の側壁から離れており）、場合によっては、第２のビア１８４内の中央に位置する（すなわち、第２のビアの端壁に対して内側に配置されている）。第２のビア１８４内の絶縁体１８５の部分の除去は、第２のビア１８４の側壁上またはその角内からよりも中心からの方が完全に除去し得るため、そのような構成によって、場合によっては、第１の導電体１７２と第２の導電体１８６との改良された導電性係合を容易にすることができる。当業者であれば、第１の導電体１７２を「中心にあるプラグ」態様を形成する単一の「プラグ」として構成しても、複数のより小さな「プラグ」として構成してもよいことを理解するであろう。後者の構成の考えられる１つの利点は、素子用基板１５２の残りのシリコン部分の共振特性に対する影響が、単一のより大きな不連続性と比較して、複数のより小さな不連続性の方が小さくなり得るという点であるかもしれない。
【００２７】
また、本開示のさらなる態様として、例えば、ｐＭＵＴ素子またはその第１の／底部電極の側方縁部の周りに配置されている（従って、第２のビアの側壁に隣接して配置されている）場合と比較して、第１の導電体１７２を、その第１の／底部電極との導電性係合を形成する際に、ｐＭＵＴ素子に対して内側に配置されるように構成してもよい。そのような「内側に配置された」構成は、例えば、望ましくは、第１の／底部電極と第１の導電体との間および／または第１の導電体と第２の導電体との間の疲労を減少させる（第１の導電体が、第２のビアに対して「中心にあるプラグ」態様を形成することになる可能性があるため）。そのような「中心にあるプラグ」態様は、例えば、望ましくはｐＭＵＴ素子の屈曲している膜の側方縁部の周りにおける音響の不連続性を減少または除去することによって、振動のアーティファクトを減少させるように機能することもできるだろう。
【００２８】
いくつかの態様では、第２のビア１８４をエッチングする前に、図５に示す支持部材に対して、支持部材１８０を薄くしてもよい。キャリア基板１６４がなお係合した状態のそのような例では、例えば、支持部材１８０内により小さな第２のビア１８４をエッチングすることができる約１０μｍ〜約１５０μｍの厚さまで裏面研削またはＣＭＰすることによって、支持部材１８０を薄くしてもよい。最大の厚さ（約４００μｍ）の支持部材１８０を実装することにより、最小の寸法の第２のビア１８４を形成してもよく、これは、実用的なエッチングおよび図６に示すような約５０μｍの金属被覆を可能にし、このようにして、８：１のアスペクト比を得、また、関連するｐＭＵＴ素子の周波数応答を約２０ＭＨｚ未満に制限することを可能にする。より高い周波数応答のｐＭＵＴ素子のために、より小さな第２のビアおよび変換子素子を必要とすることがある。例えば、約４０ＭＨｚの周波数応答を有するｐＭＵＴ素子は、約２０μｍのｐＭＵＴ素子の設置領域を必要とすることがあり、次いで、これは、厚さが僅か約１６０μｍ、好ましくは厚さが約１００μｍのさらに薄い支持部材１８０を必要とすることがある。より高い周波数応答によって、場合によっては、向上した解像度を得てもよい。薄型の支持部材１８０を伴う構成では、薄型化プロセスに続く処理工程は、なお係合したままのキャリア基板１６４を用いて達成することができる。
【００２９】
酸化物成長方法に関する本開示の態様では、支持部材は、比較的厚い酸化物（すなわち、ＳｉＯ２）層２００（すなわち、「基板」として）を含んでいてもよい。従って、図７に示すように、最初に、各ｐＭＵＴ素子に関連する第１のビア１７０Ａに、第１の導電体１７２を実質的に充填する。但し、本開示のこれらの態様については、金属などの第１の導電体１７２を、酸化を生じずにＳｉＯ２成長温度（例えば、少なくとも約２５０℃〜約３５０℃の間）に耐えるように選択する。一例では、第１の導電体１７２は、例えば、スパッタリングおよび／またはメッキ処理によって堆積された金またはプラチナであってもよい。その後、図８に示すように、例えば、約１０μｍ〜約２０μｍの厚さまでＰＥＣＶＤによって酸化物層２００を堆積させてもよい。場合によっては、分離ビア１７０Ｂを実質的に充填するように酸化物層２００を堆積させてもよい。次いで、例えば、垂直な側壁を達成するために、深い異方性酸化物エッチング（ＡＯＥ）を用いて、酸化物層２００内に第２のビア２０２をエッチングする。先に開示したように、第２のビア２０２は、酸化物層２００を通って、素子用基板１５２の残りのシリコン部分および第１の導電体１７２（すなわち、第２のビア２０２の端壁）まで延在する。このようにして、酸化物層２００は、電気絶縁である（すなわち、シリコン支持部材と比較して）支持部材を提供することができる。次いで、第２の導電体１８６を酸化物層２００に直接堆積させ、適切にパターン形成して、ｐＭＵＴ素子を分離してもよい。そのような方法によって、場合によっては、第２の導電体１８６の堆積前に、第２のビア２０２内のさらなる共形絶縁体分離層を除去してもよい。いくつかの態様では、図９に示すように、酸化物層２００／第２の導電体１８６に、接合などによって、再分配基板２０４を取り付けることができる。再分配基板２０４を薄くする場合、そのプロセスが完了するまで、キャリア基板１６４を係合したままにしなければならないことがある。
【００３０】
本開示のさらに別の態様は、第１の／底部電極層と、ビアを通って延在するプラグとの間に直接的な導電性係合を提供するために、ｐＭＵＴ素子の形成前に、ＳＯＩ基板のシリコン層内のビアを通って、またはシリコン基板上の二酸化ケイ素層内のビアを通って延在する導電性（すなわち、金属）「プラグ」の形成を伴う方法に関する。従って、有利なことに、第１の／底部電極層とプラグとの直接接触などの直接的な金属と金属との接触によって、ドープしたシリコン層と比較して、抵抗が低い導電性係合が得られる。
【００３１】
図１０に示すように、例えば、主基板２０９上に形成されたＳＯＩ素子用基板２１１の素子用シリコン層（表面で成長させた熱ＳｉＯ２層２１２を有する）またはシリコン基板２１４上の厚いＳｉＯ２層２１３にエッチングすることによって、第１のビア２１０を形成する（図１１）。場合によっては、第１のビア２１０は、主基板２０９またはシリコン基板２１４まで延在する約２μｍ〜約１５μｍの深さであってもよく、それぞれが約３μｍ〜約１０μｍの直径を有していてもよい。例えば、深いシリコンＲＩＥ（ＤＲＩＥ）または異方性酸化物ＲＩＥ（ＡＯＥ）によって、第１のビア２１０をエッチングによってさらに形成して、第１のビア２１０を画定する実質的に垂直な側壁を設けてもよい。ＳＯＩ基板を伴う態様では、第１のビア２１０内に電気分離を得るために第１のビア２１０の側壁上に熱ＳｉＯ２を成長させるために、例えば、第１のビア２１０の形成後に熱酸化プロセスを行うことが望ましい場合もある。次いで、第１のビア２１０を金属などの導電体で実質的に充填するために、第１の導電層２１５を堆積させる（すなわち、スパッタリング、電子ビーム蒸着またはＣＶＤプロセスを行ってシード層を形成した後に、電気メッキ処理を行う）。変換子素子の成分のうちの１つが圧電体（例えば、７００℃で焼きなまされたＰＺＴ）であるため、Ｔｉ接着層を有するＰｔなどの高温金属が望ましい場合もある。そのような材料を、望ましくは、変換子素子の第１の／底部電極層２２０として実装してもよい。第１の導電層２１５を堆積させたら、熱酸化物層２１２または厚い酸化物層２１３から過剰なメッキ金属を除去して、その後の処理のために「プラグ」を形成する第１の導電層２１５の研磨された平坦な表面を得るために、例えばＣＭＰを用いて堆積面を平坦化してもよい。
【００３２】
平坦化後、先に開示し、かつ図１２に示すように、変換子素子の構成層を形成する。より詳細には、構成層としては、例えば、蒸発プロセスによって堆積されたＴｉ／Ｐｔ材料を含む第１の／底部電極層２２０が挙げられる。次いで、例えばスピンコート／焼きなましプロセスを用いて、例えばＰＺＴ圧電膜などの圧電体層２２５を堆積させる。任意の工程（例えば、ＳＯＩ基板を実装している態様のための図１２に示すような工程）として、分離溝またはビア２１６を、圧電体層２２５、第１の／底部電極層２２０、熱酸化物層２１２、素子用シリコン層２１７および埋込酸化物層２１８を通してエッチングして、アレイ内の変換子素子／ｐＭＵＴ要素を互いから電気的かつ音響的に分離してもよい。いくつかの態様では、第１の／底部電極層２２０がそこに対して横方向外側に延在するように、圧電体層２２５をエッチングするかそれ以外の方法で構成してもよい。図１３に示すように、次いで、層間絶縁膜２３０（すなわち、スピンコートプロセスを用いて堆積されたＢＣＢ）を堆積させて、第１の／底部電極層２２０と、層間絶縁膜２３０／圧電体層２２５に堆積された第２の／上部電極層２３５との間に電気分離を得る。圧電体層２２５から横方向外側に延在する第１の／底部電極層２２０を伴う態様では、ＢＣＢ材料を、第１の／底部電極層２２０に堆積させてもよく、そのようにして、第１の／底部電極層２２０と第２の上部電極層２３５との間に配置してもよい。そのような構成（すなわち、圧電体から横方向外側に延在する電極）は、第１の電極２２０と第２の電極２３５との間に分離／絶縁層を設けることによって、例えば、圧電体２２５の縁部の周りでの短絡を防止することができる。場合によっては、先に開示したように、特に分離溝２１６が形成されている（すなわち、圧電（ＰＺＴ）要素が鋸で方形切断され、かつ方形切断切り溝が音響分離のためにポリマーで充填される、標準的なセラミック変換子と同様に、分離溝内の層間絶縁膜２３０が、変換子素子とｐＭＵＴ要素との間にポリマーが充填された切り溝を形成している）場合には、層間絶縁膜３０が、変換子素子／ｐＭＵＴ要素との間に音響減衰機能を提供することができる。第２の上部電極層２３５は、例えば、蒸発プロセスで堆積されたＴｉ／Ａｕを含んでいてもよい。第１の／底部電極層２２０は信号電極として機能することができ、第２の上部電極層は変換子素子のための接地電極として機能することができる。
【００３３】
図１４に示すように、次いで、例えば、ＤＲＩＥによって（実質的に垂直な側壁のため）、主基板２０９をエッチングして、第２のビア２４０を形成する。第２のビア２４０は、主基板２０９を通って素子用基板２１１まで（すなわち、少なくとも埋込熱酸化物層２１８まで）延在して、第１の／底部電極層２２０に電気的に係合した第１の導電層２１５を露出させる。次いで、第２のビア２４０を含む主基板２０９を、例えば、パリレンまたはＴＥＯＳ−ＳｉＯ２などのポリマーまたは酸化物を含む誘電体層２４５（素子用基板２１１まで第２のビア２４０内に延在する）で被覆して、第２のビア２４０を画定する主基板２０９を電気的に分離することができる。次いで、例えば、Ｔｉ／Ｃｕなどの金属を含む第２の導電体２５０を、例えば、スパッタリング、ＣＶＤおよび／またはメッキ処理によって、第２の導電体２５０が第１の導電体２１５との導電性係合を形成した状態で誘電体層２４５上および第２のビア２４０の中に延在し、従って、第２の導電体２５０がそれ以外の方法で第２のビア２４０から外側に延在した状態で第１の／底部電極２２０まで堆積させてもよい。
【００３４】
形成したら、図１４に示すように、ウェーハに含まれるｐＭＵＴ素子を、例えば、半田バンプ、金スタッドバンプ、異方性導電性エポキシまたは他の好適な導電接続供給部を用いて、ＩＣ（例えば、増幅器またはマルチプレクサなどの制御ＩＣ）、インターポーザ（例えば、シリコンまたは可撓ケーブル）または図１５に示す再分配要素に接合して、特定のｐＭＵＴ素子の第２のビア２４０から延在する第２の導電体２５０と、ＩＣ、可撓ケーブルまたは再分配要素２６０との導電性係合を得てもよい。
【００３５】
従って、第２の導電体２５０と、第１の導電体２１５と第１の／底部電極２２０との直接的な導電性係合経路によって、ｐＭＵＴ素子と、インターポーザ（ＩＣ）または再分配要素２６０（または他の外部素子）との間に改良された導電接続が得られる。そのような態様は、ある特定の場合には、医用画像化で使用される超音波変換子素子にとって有益なものとなり得る。そのような素子では、比較的大きな送信電圧信号（例えば、約１０Ｖ〜約１００Ｖ）を対向する電極に印加して、ｐＭＵＴ膜（圧電体層）の振動を引き起こし、音圧を生成してそれを画像化される組織の中に伝送する。次いで、組織からの音響反射が生じ、ｐＭＵＴ膜の振動が生じ、圧電体層によって小さな受信電圧信号（例えば、ｍＶオーダー以下）が生成される。小さな受信電圧信号の場合には、ｐＭＵＴ素子とインターポーザ、ＩＣまたは再分配要素２６０との間の改良された導電接続によって、例えば、信号損失を減少させることができるだろう（すなわち、非線形の電気伝導、高い抵抗性または第２のビア２４０を介した不十分な電気的接続により、いくつかの受信電圧信号が、インターポーザ、ＩＣまたは再分配要素２６０に伝播するのを減弱または防止し得るため）。比較的大きな送信電圧信号では、不十分な導電性によりｐＭＵＴ素子内に発熱が生じる可能性があるため、改良された導電接続により、伝導経路内の抵抗を減少させることによって、伝播される信号による発熱を減少させることができるだろう。
【００３６】
本開示が属する技術の当業者であれば、上記説明および付随する図面に示されている教示の利点を有する本明細書に記載されている開示の多くの修正および他の態様を思いつくであろう。例えば、全ウェーハ半導体の加工および支持部材のウェーハとウェーハとの接合に関して、例えば、本明細書に開示されている例示的な方法および態様について述べている。但し、当業者であれば、支持部材を素子用基板に接合するため、または支持部材を再分配基板またはＩＣ基板に接合するために、他のプロセス（例えば、ダイとウェーハまたはダイとダイとの接合プロセス）にそのような方法およびその態様が適用可能であることを理解するであろう。従って、本開示は、開示されている具体的な態様に限定されるものではなく、修正および他の態様は、添付の特許請求の範囲の範囲に含まれるものであることを理解されたい。具体的な用語が本明細書に用いられているが、それらは、単に一般的かつ記述的な意味で使用されており、限定のためのものではない。
【特許請求の範囲】
【請求項１】
圧電型超音波変換子装置を形成する方法であって、前記方法は、
変換子素子を、素子用基板上に配置された誘電体層上に形成することであって、前記素子用基板が主基板上にさらに配置されており、前記変換子素子が、誘電体層上に配置された第１の電極と、前記第１の電極と第２の電極の間に配置された圧電体とを含むことと、
キャリア基板を前記第１の電極に対向する前記変換子素子の前記第２の電極に接合することと、
前記主基板を除去することと、
前記素子用基板および前記誘電体層をエッチングして、前記第１の電極まで延在する第１のビアを画定することと、
前記第１のビアを実質的に充填するように第１の導電体を堆積させることと、
支持部材を前記素子用基板および前記第１の導電体に係合することと、
前記キャリア基板を前記変換子素子から除去することと、
前記支持部材をエッチングして、前記素子用基板および前記第１の導電体まで延在する第２のビアを画定することと、
第２の導電体が前記第１の導電体との導電性係合を形成するように、前記第２の導電体を、前記第２のビアを画定する前記支持部材、前記素子用基板および前記第１の導電体に堆積させることと、
を含む、方法。
【請求項２】
前記支持部材を係合することは、支持基板を前記素子用基板および前記第１の導電体に接合することをさらに含み、前記方法は、絶縁体を前記支持基板に堆積させることをさらに含み、前記支持部材をエッチングして前記第２のビアを画定する後であって前記第２の導電体の堆積前に、前記絶縁体は前記素子用基板まで前記第２のビア内に延在している、請求項１に記載の方法。
【請求項３】
前記支持部材をエッチングして前記第２のビアを画定することと、前記絶縁体を前記支持基板に堆積させることとが、前記支持部材を前記素子用基板に係合する前に行われる、請求項２に記載の方法。
【請求項４】
前記支持部材を係合することは、前記素子用基板および前記第１の導電体に前記絶縁体を堆積させることをさらに含む、請求項１に記載の方法。
【請求項５】
前記素子用基板をエッチングして、前記誘電体層まで延在する分離ビアを画定することをさらに含み、少なくとも１つの隣接する変換子素子を互いから電気的に分離しかつ音響的に分離するために、前記分離ビアは前記隣接する変換子素子間に横方向に配置されている、請求項１に記載の方法。
【請求項６】
前記分離ビア内に誘電体を堆積させることをさらに含む、請求項５に記載の方法。
【請求項７】
前記圧電体は、前記第１の電極がその横方向外側に延在するように構成されており、前記変換子を形成することは、層間絶縁膜の少なくとも一部が前記第１および第２の電極間に配置されるように、前記圧電体および前記層間絶縁膜に前記第２の電極を堆積させる前に、前記第１の電極に前記層間絶縁膜を堆積させることをさらに含む、請求項１に記載の方法。
【請求項８】
前記変換子を形成することは、前記第１の電極が信号電極として構成され、前記第２の電極が接地電極として構成され、かつ前記第１および第２の電極は導電体からなるように前記変換子を形成することをさらに含む、請求項１に記載の方法。
【請求項９】
前記キャリア基板を前記第２の電極に接合することは、前記キャリア基板を、その間に配置された接合材料を用いて前記第２の電極に接合することをさらに含む、請求項１に記載の方法。
【請求項１０】
前記支持部材をエッチングして前記第２のビアを画定することは、前記支持部材が前記第２のビアを画定する側壁を形成するように前記支持部材をエッチングすることをさらに含み、前記側壁は、前記素子用基板まで延在しかつそれを露出し、前記露出した素子用基板は、前記第２のビアの端壁をさらに画定し、かつ前記第１の導電体は、前記側壁から離れるように前記第２のビアの端壁に対して配置されている、請求項１に記載の方法。
【請求項１１】
前記支持部材をエッチングして前記第２のビアを画定することは、前記第１の導電体が、前記側壁から離れるように前記第２のビアの端壁に対して内側に配置されるように前記支持部材をエッチングすることをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記キャリア基板を除去する前に前記支持部材を薄くすることをさらに含む、請求項１に記載の方法。
【請求項１３】
前記第２の導電体を堆積させることは、前記第２の導電体が前記第２のビアから外側に延在するように前記第２の導電体を前記支持部材に堆積させることをさらに含み、それにより、前記第２の導電体は、外部素子との導電性係合を形成するように構成されている、請求項１に記載の方法。
【請求項１４】
圧電型超音波変換子装置を形成する方法であって、前記方法は、
基板まで延在する第１のビアを画定するために、前記基板上に配置された素子層をエッチングすることと、
前記第１のビアを実質的に充填するように第１の導電体を堆積させることと、
前記第１の導電体上に配置された第１の電極と、前記第１の電極と第２の電極との間に配置された圧電体とを含む変換子素子を、少なくとも前記第１の導電体上に形成することと、
前記基板をエッチングして前記素子層および前記第１の導電体まで延在する第２のビアを画定することと、
絶縁体を前記基板に堆積させることであって、前記絶縁体は、前記素子層まで前記第２のビア内に延在していることと、
第２の導電体が前記第１の導電体との導電性係合を形成するように、前記第２の導電体を、前記第２のビアを画定する前記絶縁体、前記素子層および前記第１の導電体に堆積させることと、
を含む、方法。
【請求項１５】
前記変換子素子を形成する前に前記素子層および前記第１の導電体を平坦化することをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記基板まで延在する分離溝を画定するために、前記圧電体、前記第１の電極および前記素子層をエッチングすることをさらに含み、前記分離溝は、少なくとも１つの隣接する変換子素子を互いから電気的に分離しかつ音響的に分離するために、前記隣接する変換子素子間に横方向に配置されている、請求項１４に記載の方法。
【請求項１７】
前記分離溝内に前記層間絶縁膜を堆積させることをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記圧電体をエッチングすることは、前記第１の電極がその横方向外側に延在するように前記圧電体をエッチングすることをさらに含み、前記層間絶縁膜を堆積させる前記工程は、前記層間絶縁膜を前記第１の電極に堆積させ、かつ前記第２の電極を前記圧電体および前記層間絶縁膜に堆積させると前記層間絶縁膜の少なくとも一部が前記第１および第２の電極間に配置されるように、前記分離溝内に前記層間絶縁膜を堆積させることをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記変換子を形成することは、前記第１の電極が信号電極として構成され、前記第２の電極が接地電極として構成され、かつ前記第１および第２の電極は導電体からなるように変換子を形成することをさらに含む、請求項１４に記載の方法。
【請求項２０】
前記基板をエッチングして前記第２のビアを画定することは、前記基板が前記第２のビアを画定する側壁を形成するように前記基板をエッチングすることをさらに含み、前記側壁は、前記素子層まで延在しかつそれを露出し、前記露出した素子層は、第２のビアの端壁をさらに画定し、かつ前記第１の導電体は、前記側壁から離れるように前記第２のビアの端壁に対して配置されている、請求項１４に記載の方法。
【請求項２１】
前記基板をエッチングして前記第２のビアを画定することは、前記第１の導電体が、前記側壁から離れるように前記第２のビアの端壁に対して内側に配置されるように前記基板をエッチングすることをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記第２の導電体を堆積させることは、前記第２の導電体が前記第２のビアから外側に延在するように前記第２の導電体を前記絶縁体に堆積させることをさらに含み、それにより、前記第２の導電体は、外部素子との導電性係合を形成するように構成されている、請求項１４に記載の方法。
【請求項２３】
圧電型超音波変換子装置であって、
素子用基板上に配置された誘電体層上に配置された変換子素子であって、前記誘電体層上に配置された第１の電極と、前記第１の電極と第２の電極との間に配置された圧電体とを含み、前記素子用基板および前記誘電体層は、前記第１の電極まで延在する第１のビアを画定するように構成されている変換子素子と、
前記第１のビアを実質的に充填するように構成された第１の導電体と、
前記素子用基板に係合され、かつ前記素子用基板および前記第１の導電体まで延在しかつそれらを露出させる第２のビアを画定する側壁を形成する支持部材であって、前記露出した素子用基板は、前記第２のビアの端壁をさらに画定し、前記第１の導電体は、前記側壁から離れるように前記第２のビアの端壁に対して配置されている支持部材と、
を含む、装置。
【請求項２４】
前記第１の導電体は、前記側壁から離れるように前記第２のビアの端壁に対して内側に配置されている、請求項２３に記載の装置。
【請求項２５】
前記第２のビアを画定する前記支持部材、前記素子用基板および前記第１の導電体に堆積された第２の導電体をさらに含み、前記第２の導電体は、前記第１の導電体との導電性係合を形成している、請求項２３に記載の装置。
【請求項２６】
前記第２の導電体は、前記第２のビアから外側に延在するように構成されており、それにより、前記第２の導電体は、外部素子と導電性係合を形成するように構成されている、請求項２５に記載の装置。
【請求項２７】
前記支持基板と前記第２の導電体との間に配置され、かつ前記素子用基板まで前記第２のビア内に延在している絶縁体をさらに含む、請求項２３に記載の装置。
【請求項２８】
前記支持部材は、前記素子用基板に配置された絶縁体をさらに含む、請求項２３に記載の装置。
【請求項２９】
前記素子用基板は、前記誘電体層まで延在する分離ビアをさらに画定し、前記分離ビアは、少なくとも１つの隣接する変換子素子を互いから電気的に分離しかつ音響的に分離するために、前記隣接する変換子素子間に横方向に配置されている、請求項２３に記載の装置。
【請求項３０】
前記分離ビア内に堆積された誘電体をさらに含む、請求項２９に記載の装置。
【請求項３１】
前記圧電体は、前記第１の電極がその横方向外側に延在するように構成されており、層間絶縁膜の少なくとも一部が前記第１および第２の電極間に配置されるように、前記第２の電極を前記圧電体および前記層間絶縁膜に堆積される前は、前記層間絶縁膜は、前記第１の電極に堆積されている、請求項２３に記載の装置。
【請求項１】
圧電型超音波変換子装置を形成する方法であって、前記方法は、
変換子素子を、素子用基板上に配置された誘電体層上に形成することであって、前記素子用基板が主基板上にさらに配置されており、前記変換子素子が、誘電体層上に配置された第１の電極と、前記第１の電極と第２の電極の間に配置された圧電体とを含むことと、
キャリア基板を前記第１の電極に対向する前記変換子素子の前記第２の電極に接合することと、
前記主基板を除去することと、
前記素子用基板および前記誘電体層をエッチングして、前記第１の電極まで延在する第１のビアを画定することと、
前記第１のビアを実質的に充填するように第１の導電体を堆積させることと、
支持部材を前記素子用基板および前記第１の導電体に係合することと、
前記キャリア基板を前記変換子素子から除去することと、
前記支持部材をエッチングして、前記素子用基板および前記第１の導電体まで延在する第２のビアを画定することと、
第２の導電体が前記第１の導電体との導電性係合を形成するように、前記第２の導電体を、前記第２のビアを画定する前記支持部材、前記素子用基板および前記第１の導電体に堆積させることと、
を含む、方法。
【請求項２】
前記支持部材を係合することは、支持基板を前記素子用基板および前記第１の導電体に接合することをさらに含み、前記方法は、絶縁体を前記支持基板に堆積させることをさらに含み、前記支持部材をエッチングして前記第２のビアを画定する後であって前記第２の導電体の堆積前に、前記絶縁体は前記素子用基板まで前記第２のビア内に延在している、請求項１に記載の方法。
【請求項３】
前記支持部材をエッチングして前記第２のビアを画定することと、前記絶縁体を前記支持基板に堆積させることとが、前記支持部材を前記素子用基板に係合する前に行われる、請求項２に記載の方法。
【請求項４】
前記支持部材を係合することは、前記素子用基板および前記第１の導電体に前記絶縁体を堆積させることをさらに含む、請求項１に記載の方法。
【請求項５】
前記素子用基板をエッチングして、前記誘電体層まで延在する分離ビアを画定することをさらに含み、少なくとも１つの隣接する変換子素子を互いから電気的に分離しかつ音響的に分離するために、前記分離ビアは前記隣接する変換子素子間に横方向に配置されている、請求項１に記載の方法。
【請求項６】
前記分離ビア内に誘電体を堆積させることをさらに含む、請求項５に記載の方法。
【請求項７】
前記圧電体は、前記第１の電極がその横方向外側に延在するように構成されており、前記変換子を形成することは、層間絶縁膜の少なくとも一部が前記第１および第２の電極間に配置されるように、前記圧電体および前記層間絶縁膜に前記第２の電極を堆積させる前に、前記第１の電極に前記層間絶縁膜を堆積させることをさらに含む、請求項１に記載の方法。
【請求項８】
前記変換子を形成することは、前記第１の電極が信号電極として構成され、前記第２の電極が接地電極として構成され、かつ前記第１および第２の電極は導電体からなるように前記変換子を形成することをさらに含む、請求項１に記載の方法。
【請求項９】
前記キャリア基板を前記第２の電極に接合することは、前記キャリア基板を、その間に配置された接合材料を用いて前記第２の電極に接合することをさらに含む、請求項１に記載の方法。
【請求項１０】
前記支持部材をエッチングして前記第２のビアを画定することは、前記支持部材が前記第２のビアを画定する側壁を形成するように前記支持部材をエッチングすることをさらに含み、前記側壁は、前記素子用基板まで延在しかつそれを露出し、前記露出した素子用基板は、前記第２のビアの端壁をさらに画定し、かつ前記第１の導電体は、前記側壁から離れるように前記第２のビアの端壁に対して配置されている、請求項１に記載の方法。
【請求項１１】
前記支持部材をエッチングして前記第２のビアを画定することは、前記第１の導電体が、前記側壁から離れるように前記第２のビアの端壁に対して内側に配置されるように前記支持部材をエッチングすることをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記キャリア基板を除去する前に前記支持部材を薄くすることをさらに含む、請求項１に記載の方法。
【請求項１３】
前記第２の導電体を堆積させることは、前記第２の導電体が前記第２のビアから外側に延在するように前記第２の導電体を前記支持部材に堆積させることをさらに含み、それにより、前記第２の導電体は、外部素子との導電性係合を形成するように構成されている、請求項１に記載の方法。
【請求項１４】
圧電型超音波変換子装置を形成する方法であって、前記方法は、
基板まで延在する第１のビアを画定するために、前記基板上に配置された素子層をエッチングすることと、
前記第１のビアを実質的に充填するように第１の導電体を堆積させることと、
前記第１の導電体上に配置された第１の電極と、前記第１の電極と第２の電極との間に配置された圧電体とを含む変換子素子を、少なくとも前記第１の導電体上に形成することと、
前記基板をエッチングして前記素子層および前記第１の導電体まで延在する第２のビアを画定することと、
絶縁体を前記基板に堆積させることであって、前記絶縁体は、前記素子層まで前記第２のビア内に延在していることと、
第２の導電体が前記第１の導電体との導電性係合を形成するように、前記第２の導電体を、前記第２のビアを画定する前記絶縁体、前記素子層および前記第１の導電体に堆積させることと、
を含む、方法。
【請求項１５】
前記変換子素子を形成する前に前記素子層および前記第１の導電体を平坦化することをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記基板まで延在する分離溝を画定するために、前記圧電体、前記第１の電極および前記素子層をエッチングすることをさらに含み、前記分離溝は、少なくとも１つの隣接する変換子素子を互いから電気的に分離しかつ音響的に分離するために、前記隣接する変換子素子間に横方向に配置されている、請求項１４に記載の方法。
【請求項１７】
前記分離溝内に前記層間絶縁膜を堆積させることをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記圧電体をエッチングすることは、前記第１の電極がその横方向外側に延在するように前記圧電体をエッチングすることをさらに含み、前記層間絶縁膜を堆積させる前記工程は、前記層間絶縁膜を前記第１の電極に堆積させ、かつ前記第２の電極を前記圧電体および前記層間絶縁膜に堆積させると前記層間絶縁膜の少なくとも一部が前記第１および第２の電極間に配置されるように、前記分離溝内に前記層間絶縁膜を堆積させることをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記変換子を形成することは、前記第１の電極が信号電極として構成され、前記第２の電極が接地電極として構成され、かつ前記第１および第２の電極は導電体からなるように変換子を形成することをさらに含む、請求項１４に記載の方法。
【請求項２０】
前記基板をエッチングして前記第２のビアを画定することは、前記基板が前記第２のビアを画定する側壁を形成するように前記基板をエッチングすることをさらに含み、前記側壁は、前記素子層まで延在しかつそれを露出し、前記露出した素子層は、第２のビアの端壁をさらに画定し、かつ前記第１の導電体は、前記側壁から離れるように前記第２のビアの端壁に対して配置されている、請求項１４に記載の方法。
【請求項２１】
前記基板をエッチングして前記第２のビアを画定することは、前記第１の導電体が、前記側壁から離れるように前記第２のビアの端壁に対して内側に配置されるように前記基板をエッチングすることをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記第２の導電体を堆積させることは、前記第２の導電体が前記第２のビアから外側に延在するように前記第２の導電体を前記絶縁体に堆積させることをさらに含み、それにより、前記第２の導電体は、外部素子との導電性係合を形成するように構成されている、請求項１４に記載の方法。
【請求項２３】
圧電型超音波変換子装置であって、
素子用基板上に配置された誘電体層上に配置された変換子素子であって、前記誘電体層上に配置された第１の電極と、前記第１の電極と第２の電極との間に配置された圧電体とを含み、前記素子用基板および前記誘電体層は、前記第１の電極まで延在する第１のビアを画定するように構成されている変換子素子と、
前記第１のビアを実質的に充填するように構成された第１の導電体と、
前記素子用基板に係合され、かつ前記素子用基板および前記第１の導電体まで延在しかつそれらを露出させる第２のビアを画定する側壁を形成する支持部材であって、前記露出した素子用基板は、前記第２のビアの端壁をさらに画定し、前記第１の導電体は、前記側壁から離れるように前記第２のビアの端壁に対して配置されている支持部材と、
を含む、装置。
【請求項２４】
前記第１の導電体は、前記側壁から離れるように前記第２のビアの端壁に対して内側に配置されている、請求項２３に記載の装置。
【請求項２５】
前記第２のビアを画定する前記支持部材、前記素子用基板および前記第１の導電体に堆積された第２の導電体をさらに含み、前記第２の導電体は、前記第１の導電体との導電性係合を形成している、請求項２３に記載の装置。
【請求項２６】
前記第２の導電体は、前記第２のビアから外側に延在するように構成されており、それにより、前記第２の導電体は、外部素子と導電性係合を形成するように構成されている、請求項２５に記載の装置。
【請求項２７】
前記支持基板と前記第２の導電体との間に配置され、かつ前記素子用基板まで前記第２のビア内に延在している絶縁体をさらに含む、請求項２３に記載の装置。
【請求項２８】
前記支持部材は、前記素子用基板に配置された絶縁体をさらに含む、請求項２３に記載の装置。
【請求項２９】
前記素子用基板は、前記誘電体層まで延在する分離ビアをさらに画定し、前記分離ビアは、少なくとも１つの隣接する変換子素子を互いから電気的に分離しかつ音響的に分離するために、前記隣接する変換子素子間に横方向に配置されている、請求項２３に記載の装置。
【請求項３０】
前記分離ビア内に堆積された誘電体をさらに含む、請求項２９に記載の装置。
【請求項３１】
前記圧電体は、前記第１の電極がその横方向外側に延在するように構成されており、層間絶縁膜の少なくとも一部が前記第１および第２の電極間に配置されるように、前記第２の電極を前記圧電体および前記層間絶縁膜に堆積される前は、前記層間絶縁膜は、前記第１の電極に堆積されている、請求項２３に記載の装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公表番号】特表２０１３−５１８５３０（Ｐ２０１３−５１８５３０Ａ）
【公表日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１２−５５１２８３（Ｐ２０１２−５５１２８３）
【出願日】平成２３年１月２７日（２０１１．１．２７）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２２７０３
【国際公開番号】ＷＯ２０１１／０９４３９３
【国際公開日】平成２３年８月４日（２０１１．８．４）
【出願人】（５００２４０８９６）リサーチ・トライアングル・インスティチュート (36)
【Ｆターム（参考）】
【公表日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１月２７日（２０１１．１．２７）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２２７０３
【国際公開番号】ＷＯ２０１１／０９４３９３
【国際公開日】平成２３年８月４日（２０１１．８．４）
【出願人】（５００２４０８９６）リサーチ・トライアングル・インスティチュート (36)
【Ｆターム（参考）】
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