待ち時間削減ループ回復を含むハード・ディスク・ドライブ・データ・ストレージのためのシステムおよび方法
【課題】待ち時間削減データ処理のための高性能なシステムおよび方法の提供。
【解決手段】加算回路、データ検出器回路、エラー・フィードバック回路、およびエラー計算回路を含むデータ処理回路が論じられる。加算回路は、入力信号から低周波数オフセット・フィードバックを差し引き、処理出力を生成する。データ検出器回路は、処理出力の導出物にデータ検出アルゴリズムを適用して、理想的出力を生成する。エラー・フィードバック回路は、処理出力の導出物の遅延バージョンから暫定低周波数オフセット補正信号を条件付きで差し引き、暫定因子を生成する条件付き減算回路を含む。エラー計算回路は、暫定因子および理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成する。低周波数オフセット・フィードバックは、暫定低周波数オフセット補正信号から導出される。
【解決手段】加算回路、データ検出器回路、エラー・フィードバック回路、およびエラー計算回路を含むデータ処理回路が論じられる。加算回路は、入力信号から低周波数オフセット・フィードバックを差し引き、処理出力を生成する。データ検出器回路は、処理出力の導出物にデータ検出アルゴリズムを適用して、理想的出力を生成する。エラー・フィードバック回路は、処理出力の導出物の遅延バージョンから暫定低周波数オフセット補正信号を条件付きで差し引き、暫定因子を生成する条件付き減算回路を含む。エラー計算回路は、暫定因子および理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成する。低周波数オフセット・フィードバックは、暫定低周波数オフセット補正信号から導出される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を格納するシステムおよび方法に関し、より詳細には、記憶装置でのループ回復待ち時間を削減するシステムおよび方法に関する。
【背景技術】
【０００２】
典型的なデータ処理システムは、アナログ入力信号を受け取り、アナログ入力信号は、可変利得増幅器を使用して増幅される。増幅された信号は、デジタル信号に変換され、様々なデジタル処理技法のうちの１つを使用して処理される。デジタル処理からのフィードバックが加算要素に戻され、低周波数オフセットが調節される。ビット周期が減少するにつれて、さらに高速なデータ処理が開発されてきた。このため、ビット周期の数の点からフィードバック待ち時間が増大した。この待ち時間は、ループ安定性に負の影響を及ぼす。
【０００３】
図１を参照すると、従来技術の低周波数オフセット・フィードバック・ループを含むデータ検出システム１００が示されている。データ検出システム１００は、アナログ入力信号１０５を受け取り、増幅出力１１２を供給する可変利得増幅器１１０を含む。増幅出力１１２は加算要素１９９に供給され、加算要素１９９は、アナログ・フィードバック信号１９７を増幅出力１１２と加算し、合計出力１１５を供給する。アナログ・フィードバック信号１９７は、以下でより完全に説明される低周波数オフセット補正であり、合計出力１１５は、増幅出力１１２よりも低周波数オフセットだけ低い。合計出力１１５は磁気抵抗型非対称補正回路１２０に供給され、磁気抵抗型非対称補正回路１２０は補正出力１２５を生成する。補正出力１２５は、連続的時間フィルタ１３０を使用してフィルタリングされ、得られるフィルタリング済み出力１３５がアナログ−デジタル変換器１４０に供給される。アナログ−デジタル変換器１４０は、フィルタリング済み出力１３５に対応する一連のデジタル・サンプル１４５を供給する。この一連のデジタル・サンプル１４５は、デジタル・フィルタ１５０に供給され、デジタル・フィルタ１５０は、デジタル・フィルタリング済み出力１５５を供給する。データ検出アルゴリズムが、データ検出器１６０によってデジタル・フィルタリング済み出力１５５に対して適用され、Ｙｉｄｅａｌ出力１６５が回復される。
【０００４】
Ｙｉｄｅａｌ出力１６５は部分応答ターゲット・フィルタ１８０に供給され、部分応答ターゲット・フィルタ１８０は、Ｙｉｄｅａｌを部分応答ターゲットに一致させ、ターゲット出力１８５を供給する。デジタル・フィルタリング済み出力１５５は遅延回路１７０に供給され、遅延回路１７０は、デジタル・フィルタリング済み出力１５５をターゲット出力１８５と位置合せするのに十分なだけ時間の点で遅延されたデジタル・フィルタリング済み出力１５５に対応する遅延信号１７５を供給する。加算要素１９２が、遅延信号１７５からターゲット出力１８５を差し引き、結果をエラー信号１８９として供給する。エラー信号１８９は、オフセット更新レジスタ１９０に格納される。オフセット更新レジスタ１９０の出力は、デジタル−アナログ変換器１９５を使用してアナログ・フィードバック信号１９７に変換される。先に論じたように、アナログ・フィードバック信号１９７は加算要素１９９に供給され、加算要素１９９では、増幅出力１１２からアナログ・フィードバック信号１９７が差し引かれる。
【０００５】
加算要素１９９が合計出力１１５を供給する時間と、合計出力１１５に対応するアナログ・フィードバック信号１９７が利用可能となる時との間にかなりの待ち時間がある可能性がある。この待ち時間が数ビット周期まで増大するとき、補正することが意図された条件がそれ自体解決したずっと後にアナログ・フィードバック信号１９７が印加される可能性があるので、かなりのループ不安定性が生じる可能性がある。実際に、あるケースでは、アナログ・フィードバック信号１９７は、負のフィードバックとして動作するのではなく、正のフィードバックとして動作することがあり、望ましくない動作条件が強調される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、少なくとも上述の理由で、待ち時間削減データ処理のための高性能なシステムおよび方法が当技術分野で求められている。
【課題を解決するための手段】
【０００７】
本発明は、情報を格納するシステムおよび方法に関し、より具体的には、記憶装置でのループ回復待ち時間を削減するシステムおよび方法に関する。
【０００８】
本発明の様々な実施形態は、記憶媒体、読取り／書込みヘッド・アセンブリ、アナログ処理回路、およびデジタル処理回路を含む記憶装置を提供する。読取り／書込みヘッド・アセンブリは、記憶媒体上に格納された情報にアクセスし、情報をアナログ処理回路に転送するように動作可能である。アナログ処理回路は、加算回路およびアナログ−デジタル変換器を含む。加算回路は、情報の導出物（ｄｅｒｉｖａｔｉｖｅ）から低周波数オフセット・フィードバックを差し引き、処理出力を生成する。アナログ−デジタル変換器は、処理出力の導出物を一連のデジタル・サンプルに変換する。デジタル処理回路は、データ検出器回路、エラー・フィードバック回路、エラー計算回路、およびデジタル−アナログ変換器を含む。データ検出器回路は、一連のデジタル・サンプルの導出物にデータ検出アルゴリズムを適用し、理想的出力を供給する。エラー・フィードバック回路は、一連のデジタル・サンプルの導出物の遅延バージョンから暫定低周波数オフセット補正信号を条件付きで差し引き、暫定因子を生成する条件付き減算回路を含む。エラー計算回路は、暫定因子および理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成する。デジタル−アナログ変換器は、暫定低周波数オフセット補正信号の導出物を変換して、低周波数オフセット・フィードバックを生成する。
【０００９】
上述の実施形態のある場合には、アナログ処理回路は、磁気抵抗型非対称補正回路およびフィルタをさらに含む。磁気抵抗型非対称補正回路は、処理出力を受け取り、補正出力を供給し、フィルタは、補正出力を受け取り、処理出力の導出物を供給する。上述の実施形態の様々な場合に、デジタル処理回路は、一連のデジタル・サンプルを受け取り、一連のデジタル・サンプルの導出物を供給するデジタル・フィルタをさらに含む。
【００１０】
上述の実施形態のある場合には、加算回路は第１加算回路であり、条件付き減算回路は、遅延回路および第２加算回路を含む。遅延回路は、暫定低周波数オフセット補正信号の遅延バージョンを供給する。第２加算回路は、暫定低周波数オフセット補正信号から暫定低周波数オフセット補正信号の遅延バージョンを差し引き、補償因子を生成する。あるケースでは、上述の遅延回路が第１遅延回路であり、条件付き減算回路は、第２遅延回路および第３加算回路をさらに含む。第２遅延回路は、一連のデジタル・サンプルの導出物を受け取り、一連のデジタル・サンプルの導出物の遅延バージョンを供給する。第３加算回路は、暫定低周波数オフセット補正信号の遅延バージョンから補償因子を差し引き、暫定因子を生成する。
【００１１】
上述の実施形態のうちの１つまたは複数の場合に、加算回路は第１加算回路であり、エラー計算回路は、暫定因子から理想的出力の導出物を差し引き、暫定低周波数オフセット補正信号を生成する第２加算回路を含む。上述の実施形態の特定の場合には、デジタル処理回路は、暫定低周波数オフセット補正信号に利得因子を掛け、暫定低周波数オフセット補正信号の導出物を生成する乗算回路をさらに含む。あるケースでは、利得因子はループ利得１を生成する。上述の実施形態の特定の場合には、エラー計算回路は、理想的出力を受け取り、理想的出力の導出物を生成する部分応答ターゲット回路を含む。
【００１２】
本発明の別の実施形態は、データ処理回路を提供する。そのようなデータ処理回路は、加算回路、データ検出器回路、エラー・フィードバック回路、およびエラー計算回路を含む。加算回路は、入力信号から低周波数オフセット・フィードバックを差し引き、処理出力を生成する。データ検出器回路は、処理出力の導出物にデータ検出アルゴリズムを適用し、理想的出力を供給する。エラー・フィードバック回路は、処理出力の導出物の遅延バージョンから暫定低周波数オフセット補正信号を条件付きで差し引き、暫定因子を生成する条件付き減算回路を含む。エラー計算回路は、暫定因子および理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成する。そのような実施形態では、低周波数オフセット・フィードバックは、暫定低周波数オフセット補正信号から導出される。
【００１３】
本発明のさらに別の実施形態は、待ち時間削減データ処理のための方法を提供する。そのような方法は、加算回路を設けること、入力信号から低周波数オフセット・フィードバックを差し引いて、処理出力を生成すること、処理出力の導出物にデータ検出アルゴリズムを適用して、理想的出力を生成すること、暫定低周波数オフセット補正信号が処理出力の導出物から減算されて、暫定低周波数オフセット補正信号が利用可能となった後の限定された期間中の暫定因子が生成される、条件付き減算を実施すること、および暫定因子から理想的出力の導出物を差し引き、暫定低周波数オフセット補正信号を生成することを含む。低周波数オフセット・フィードバックは、暫定低周波数オフセット補正信号の導出物である。上述の実施形態のいくつかの場合に、処理出力の導出物は、処理出力の１次導出物であり、この方法は、暫定低周波数オフセット補正信号に利得因子を掛け、暫定低周波数オフセット補正信号の導出物を生成すること、処理出力の２次導出物のアナログ−デジタル変換を実施して、処理出力の１次導出物を生成すること、および暫定低周波数オフセット補正信号の導出物のデジタル−アナログ変換を実施して、低周波数オフセット・フィードバックを生成することをさらに含む。
【００１４】
この概要は、本発明のいくつかの実施形態の全体的な概略だけを提供する。以下の詳細な説明、添付の特許請求の範囲、および添付の図面から、本発明の多数の他の目的、特徴、利点、および他の実施形態がより完全に明らかとなるであろう。
【００１５】
本明細書の残りの部分で説明される各図を参照することにより、本発明の様々な実施形態のより一層の理解を実現することができる。各図では、いくつかの図全体にわたって、同様の構成要素を参照するのに同様の参照番号が使用される。ある場合には、複数の同様の構成要素のうちの１つを示すのに、下付き文字からなるサブラベルが参照番号と関連付けられる。既存のサブラベルを指定することなく参照番号に対して参照が行われるとき、そのようなすべての複数の同様の構成要素を指すものとする。
【図面の簡単な説明】
【００１６】
【図１】従来技術の低周波数オフセット補正ループを含むデータ検出システムを示す図である。
【図２】本発明の様々な実施形態による、待ち時間削減低周波数オフセット補正ループ回路を含むデータ検出システムを示す図である。
【図３】本発明の１つまたは複数の実施形態による、データ検出システムで低周波数オフセット補正待ち時間を削減する方法を示す流れ図である。
【図４】本発明のいくつかの実施形態による、待ち時間削減低周波数オフセット補正ループ回路を含む記憶システムを示す図である。
【発明を実施するための形態】
【００１７】
本発明は、情報を格納するシステムおよび方法に関し、より具体的には、記憶装置でのループ回復待ち時間を削減するシステムおよび方法に関する。
【００１８】
低周波数補正フィードバック・ループの適切な機能は、読取りチャネル装置での妥当な性能を保証するのに重要である。望ましくない低周波数エラーが、入力信号を処理する際に使用される入力信号および／または後のアナログ処理回路に由来することがある。本発明の様々な実施形態は、既存のオフセット補正回路と比較したときに待ち時間の削減を実現する低周波数オフセット補正回路を提供する。そのような実施形態は、エラー計算経路中の加算要素に依拠し、加算要素は、予備補正フィードバック信号の早期の使用を可能にし、補正フィードバック信号がループを通じて伝搬した後に予備補正フィードバック信号を打ち消すことを可能にする。補正フィードバック信号の予備的使用により、既存のループの待ち時間を必要とすることなく、データ処理システムで望ましくない低周波数オフセットを補正することができる。
【００１９】
図２を参照すると、待ち時間削減低周波数オフセット補正ループ回路を含むデータ検出システム２００が、本発明の様々な実施形態に従って示されている。データ検出回路２００は、アナログ入力信号２０５を受け取り、可変増幅出力２１２を供給する可変利得増幅器２１０を含む。可変利得増幅器２１０は、可変増幅出力を供給することのできる当技術分野で周知の任意の増幅器でよく、増幅量はフィードバック信号に基づく（図示せず）。本明細書で提供される開示に基づいて、本発明の様々な実施形態に対して使用することのできる様々な可変利得増幅器を当業者は理解されよう。アナログ入力信号２０５を様々なソースから導出することができる。例えば、記憶媒体から受け取られるデータを処理するのにデータ検出システム２００が使用される場合、磁気記憶媒体（図示せず）に対して配置される読取り／書込みヘッド・アセンブリ（図示せず）からアナログ入力信号２０５を導出することができる。本明細書で提供される開示に基づいて、アナログ入力信号２０５に関する様々なソースを当業者は理解されよう。
【００２０】
可変増幅出力２１２は加算要素に供給され、加算要素は、可変増幅出力２１２からアナログ・フィードバック信号２９７を差し引き、処理出力２１５を生成する。以下でさらに開示されるように、アナログ・フィードバック信号２９７は、低周波数オフセット補正値に対応する。したがって、処理出力２１５は、低周波数オフセットが差し引かれた可変増幅出力２１２を表す。処理出力２１５は磁気抵抗型非対称補正回路２２０に供給され、磁気抵抗型非対称補正回路２２０は補正出力２２５を生成する。磁気抵抗型非対称補正回路２２０は、ＭＲ非対称性の効果を軽減することのできる、当技術分野で周知の任意の補正回路でよい。補正出力２２５は、連続的時間フィルタ２３０を使用してフィルタリングされる。ある場合には、連続的時間フィルタ２３０は、帯域フィルタ、高域フィルタ、または低域フィルタとして動作するように同調される、当技術分野で周知のＲＣフィルタ回路でよい。本明細書で提供される開示に基づいて、連続的時間フィルタ２３０として使用することのできる様々なフィルタを当業者は理解されよう。回路の特定の動作に応じて、連続的時間フィルタ２３０と共に他のアナログ処理回路を含めることができることにも留意されたい。本明細書で提供される開示に基づいて、データ検出システム２００に組み込むことのできる様々なアナログ処理回路を当業者は理解されよう。
【００２１】
フィルタリング済み出力２３５は、連続的時間フィルタ２３０からアナログ−デジタル変換器２４０に供給される。アナログ−デジタル変換器２４０は、アナログ入力信号を、アナログ入力信号に対応する一連のデジタル・サンプルに変換することのできる、当技術分野で周知の任意の回路でよい。アナログ−デジタル変換器２４０は、フィルタリング済み出力２３５をサンプリングし、それぞれのサンプリング・ポイントでのフィルタリング済み出力２３５の大きさに対応する一連のデジタル・サンプル２４５を供給する。デジタル・サンプル２４５は、デジタル・フィルタ２５０に供給される。デジタル・フィルタ２５０はデジタル・フィルタリング済み出力２５５を供給する。本発明のある実施形態では、デジタル・フィルタ２５０は、当技術分野で周知のデジタル有限インパルス応答フィルタである。本発明の特定の一実施形態では、デジタル・フィルタ２５０は、１０タップ・デジタル有限インパルス応答フィルタである。
【００２２】
デジタル・フィルタリング済み出力２５５は、データ検出器回路２６０に供給される。データ検出器回路２６０は、当技術分野で周知の任意の検出器／デコーダでよい。例えば、データ検出器回路２６０は、低密度パリティ・チェック・デコーダを組み込むことができる。別の例として、データ検出器回路２６０は、ビタビ・アルゴリズム・デコーダを組み込むことができる。本明細書で提供される開示に基づいて、本発明の様々な実施形態に対して使用することのできる様々な検出器回路を当業者は理解されよう。デジタル・フィルタリング済み出力２５５を使用して、データ検出器回路２６０はＹｉｄｅａｌ出力２６５を生成する。Ｙｉｄｅａｌ出力２６５は、データ検出プロセスによって様々な誤り訂正が適用された信号入力２０５を表す。Ｙｉｄｅａｌ出力２６５は、下流側処理のために利用可能にされる。
【００２３】
さらに、Ｙｉｄｅａｌ出力２６５は、部分応答ターゲット回路２８０に供給され、部分応答ターゲット回路２８０は、出力を既知のターゲットに一致させる。部分応答ターゲット回路２８０は、当技術分野で周知の任意のターゲット・フィルタでよい。本発明のある実施形態では、部分応答ターゲット回路は、当技術分野で周知のデジタル有限インパルス応答フィルタである。本発明の特定の一実施形態では、部分応答ターゲット回路２８０は、３タップ・デジタル有限インパルス応答フィルタである。
【００２４】
部分応答ターゲット回路２８０は、ターゲット出力２８５を加算要素２９２に供給する。加算要素２９２は、調整後出力２７９からターゲット出力２８５を差し引き、結果がエラー信号２８９として供給され、エラー信号２８９は、オフセット更新レジスタ２９０に格納される。以下で論じられるように、調整後出力２７９は、デジタル・フィルタリング済み出力２５５から導出される。予備低周波数オフセット補正出力２９１が、オフセット更新レジスタ２９０から供給される。乗算器回路２９３を使用して、予備低周波数オフセット補正出力２９１に利得因子２９８が掛けられ、低周波数オフセット補正出力２９４が生成される。低周波数オフセット補正出力２９４は、デジタル−アナログ変換器２９５を使用してアナログ・フィードバック信号２９７に変換される。上記で触れたように、加算要素２９９を使用して、可変増幅出力２１２からアナログ・フィードバック信号２９７が差し引かれ、処理出力２１５が生成される。
【００２５】
加算要素２９９が処理出力２１５を供給する時と、可変増幅出力２１２に対応するアナログ・フィードバック信号２９７が利用可能となる時との間の待ち時間が、暫定補正を適用することによって削減される。低周波数オフセット調節が加算要素２９９を介してループを通じて戻るのを待機することなく、予備低周波数オフセット補正出力２９１をエラー信号２８９の計算に供給することによって暫定補正が達成される。概要として、暫定補正は、ターゲット出力２８５との比較前に、デジタル・フィルタリング済み出力２５５から予備低周波数オフセット補正出力２９１を実質的に差し引き、エラー信号２８９を生成する。したがって、エラー信号２８９に対応する任意の低周波数オフセット補正が、エラー信号２８９の新しい値を計算するのに利用可能となる。この結果、処理出力２１５の可用性と、処理出力２１５から導出された信号の、エラー信号２８９（したがって予備低周波数オフセット補正出力２９１）に対する適用との間の待ち時間が削減される。いくつかの利点として、そのような待ち時間の削減によってループ安定性が向上し、ビット周期の低減と、それに対応する、データ検出システム２００を通じての帯域幅の向上とが可能となる。
【００２６】
具体的には、予備低周波数オフセット補正出力２９１が遅延回路２１３に供給される。遅延回路２１３からの遅延出力２１７が加算要素２１０に供給され、予備低周波数オフセット補正出力２９１から遅延出力２１７が差し引かれ、出力２１１が生成される。遅延回路２１３は、予備低周波数オフセット補正出力２９１に遅延を適用し、遅延は、予備低周波数オフセット補正出力２９１が加算要素２９９を通る経路（すなわち、低周波数オフセット補正出力２９１からデジタル−アナログ変換器２９５、磁気抵抗型非対称補正回路２２０、連続的時間フィルタ２３０、アナログ−デジタル変換器２４０、デジタル・フィルタ２５０、データ検出器２６０、部分応答ターゲット回路２８０、および加算要素２９２）を介してエラー信号２８９で反映されるのにかかる時間を反映する。本明細書ではこのループをスレーブ・ループと呼ぶ。遅延出力２１７は加算要素２１０に供給され、加算要素２１０は、予備低周波数オフセット補正出力２９１の現バージョンから予備低周波数オフセット補正出力２９１の遅延バージョンを差し引き、合計出力２１１を生成する。合計出力２１１は加算要素２７７に供給され、遅延回路２７０によって供給されるデジタル・フィルタリング済み出力２５５の遅延出力２７５から、合計出力２１１が差し引かれる。加算要素２７７からの結果が、調整後出力２７９として供給される。本明細書では、エラー信号２８９から、オフセット更新レジスタ２９０、遅延回路２１３、加算要素２１０、加算要素２７７、および加算要素２９２を通るループをマスタ・ループと呼ぶ。
【００２７】
合計出力２１１は、最初に予備低周波数オフセット補正出力２９１の値を反映するが、遅延回路２１３によって課される遅延期間の満了後に、予備低周波数オフセット補正出力２９１が加算要素２１０によって差し引かれるので、合計出力２１１はゼロとなる。以下の擬似コードは、合計出力２１１の値を記述する。
Ｉｆ（ｔ＜Ｔ＋遅延回路２１３の遅延期間）｛
合計出力２１１＝予備低周波数オフセット補正出力２９１
｝
Ｅｌｓｅ Ｉｆ（ｔ＞＝Ｔ＋遅延回路２１３の遅延期間）｛
合計出力２１１＝０
｝
このようにして、予備低周波数オフセット補正出力２９１によって反映されるオフセットがある場合にそれをマスタ・ループの一部としてエラー信号２８９の生成に対して非常に迅速に適用することができるが、より低速なスレーブ・ループに適用される予備低周波数オフセット補正出力２９１によって反映されるオフセットがエラー信号２８９に適用されるとき、そのオフセットが打ち消される可能性がある。これにより、予備低周波数オフセット補正出力２９１の２重カウントが防止されると同時に、予備低周波数オフセット補正出力２９１の暫定的使用が可能となる。実際には、低周波数オフセット補正がまだスレーブ・ループを通じて伝播中である初期期間では、予備低周波数オフセット補正出力２９１がマスタ・ループを介してエラー信号２８９として強調され、次いで、予備低周波数オフセット補正出力２９１がスレーブ・ループを通じて伝播した後に、予備低周波数オフセット補正出力２９１の加算要素２９９に対する実際の効果が適用される。
【００２８】
デジタル・フィルタリング済み出力２５５は遅延回路２７０に供給され、遅延回路２７０は遅延フィルタリング済み出力信号２７５を供給する。遅延回路２７０によって課される遅延の期間は、信号がデータ検出器２６０および部分応答ターゲット回路２８０を通じて伝播するのに必要な時間から、加算要素２７７を通じて伝播するのに必要な時間を引いたものに対応する。この遅延を課すことにより、調整後出力２７９は、ターゲット出力２８５と時間の点で位置合せされる（すなわち、対応するデジタル・フィルタリング済み出力２５５が、ターゲット出力２８５と調整後出力２７９のどちらを作成するのにも使用される）。
【００２９】
図３を参照すると、流れ図３００は、本発明の１つまたは複数の実施形態による、データ検出システムでの低周波数オフセット補正待ち時間を削減する方法を示す。流れ図３００をたどると、データ入力が受け取られる（ブロック３０５）。このデータ入力は、例えば磁気記憶媒体から導出されたアナログ入力信号でよい。可変利得増幅がデータ入力に対して実施される（ブロック３１０）。あるケースでは、アナログ可変利得増幅器を使用して可変増幅が行われる。可変利得増幅は、可変増幅出力を供給する。可変増幅出力から低周波数オフセットが差し引かれ（ブロック３１２）、得られた処理後の出力にアナログ処理が適用される（ブロック３１５）。このアナログ処理は、限定はしないが、当技術分野で周知の連続的時間フィルタリング・プロセスおよび／または磁気抵抗型非対称補正を含むことができる。次いで、アナログ処理後の出力が、アナログ−デジタル変換プロセスを通じて１つまたは複数のデジタル・サンプルに変換される（ブロック３２０）。
【００３０】
得られたデジタル・サンプルがデジタルにフィルタリングされ、Ｙ出力が生成される（ブロック３２５）。あるケースでは、デジタル・フィルタリングは、当技術分野で周知のデジタル有限インパルス応答フィルタを使用して行われる。データ検出プロセスがＹ出力に対して実施され、Ｙｉｄｅａｌ出力が生成される（ブロック３３０）。当技術分野で周知の任意のデータ検出器／デコーダを使用してデータ検出プロセスを実施することができる。さらに、部分応答フィルタリングがＹｉｄｅａｌ出力に対して適用され、ターゲット出力が生成される（ブロック３３５）。あるケースでは、フィルタのタップが当技術分野で周知のターゲット・セットに結合される場合、デジタル有限インパルス応答フィルタを使用して部分応答フィルタリングが行われる。
【００３１】
Ｙ出力が時間の点で遅延され、ターゲット出力と位置合せされる（ブロック３４０）。Ｙ出力がターゲット出力と位置合せされると（または、乗算プロセスの後に位置合せされることになる）（ブロック３４０）、現在の低周波数オフセット補正出力がフィードバック・エラー信号の生成を通じて伝播されたかどうかが判定される（ブロック３４５）。現在の低周波数オフセット補正出力がまだフィードバック・エラー信号の生成に対して戻されていない場合（ブロック３４５）、Ｙ出力から低周波数オフセット補正出力が差し引かれ、Ｙフィードバック値が生成される（ブロック３５０）。そうではなく、現在の低周波数オフセット補正出力がフィードバック・エラー信号の生成に対して戻されている場合（ブロック３４５）、Ｙ出力がＹフィードバック信号として渡される（ブロック３５５）。どちらのケースでも、（ブロック３３５からの）ターゲット出力がＹフィードバック信号から差し引かれ、低周波数オフセット補正出力が更新される（ブロック３６０）。この低周波数オフセット補正出力（ブロック３６５）に利得因子が掛けられ、積がアナログ低周波数オフセット信号に変換される（ブロック３７０）。このアナログ低周波数オフセット信号が、ブロック３１２の減算で使用される。利得因子は、低周波数補正ループに対するループ利得が１となるように選択される。
【００３２】
図４を参照すると、低待ち時間ループ回復を有する読取りチャネル４１０を含む記憶システム４００が、本発明の様々な実施形態に従って示されている。記憶システム４００は、例えばハード・ディスク・ドライブでよい。低待ち時間ループ回復はデータ検出器を含み、データ検出器は、例えばビタビ・アルゴリズム・データ検出器を含む、当技術分野で周知の任意のデータ検出器でよい。記憶システム４００はまた、前置増幅器４７０、インターフェース・コントローラ４２０、ハード・ディスク・コントローラ４６６、モータ・コントローラ４６８、スピンドル・モータ４７２、ディスク・プラッタ４７８、および読取り／書込みヘッド４７６をも含む。インターフェース・コントローラ４２０は、ディスク・プラッタ４７８への／からのデータのアドレッシングおよびタイミングを制御する。ディスク・プラッタ４７８上のデータは、読取り／書込みヘッド・アセンブリ４７６により、アセンブリがディスク・プラッタ４７８の上に適切に配置されるときに検出することのできる磁気信号のグループからなる。一実施形態では、ディスク・プラッタ４７８は、縦方向記録方式または垂直記録方式に従って記録された磁気信号を含む。
【００３３】
典型的な読取り操作では、読取り／書込みヘッド・アセンブリ４７６が、モータ・コントローラ４６８によってディスク・プラッタ４７８上の所望のデータ・トラックの上に正確に配置される。モータ・コントローラ４６８は、ディスク・プラッタ４７８に対して読取り／書込みヘッド・アセンブリ４７６をどちらも配置し、ハード・ディスク・コントローラ４６６の指示の下で、ディスク・プラッタ４７８上の適切なデータ・トラックに読取り／書込みヘッド・アセンブリを移動することによって、スピンドル・モータ４７２を駆動する。スピンドル・モータ４７２は、決められた回転速度（ＲＰＭ）でディスク・プラッタ４７８を回転させる。読取り／書込みヘッド・アセンブリ４７８が適切なデータ・トラックに隣接して配置されると、ディスク・プラッタ４７８がスピンドル・モータ４７２によって回転されるときに、ディスク・プラッタ４７８上のデータを表す磁気信号が、読取り／書込みヘッド・アセンブリ４７６によって感知される。感知された磁気信号が、ディスク・プラッタ４７８上の磁気データを表す連続的な瞬時アナログ信号として供給される。この瞬時アナログ信号が、前置増幅器４７０を介して読取り／書込みヘッド・アセンブリ４７６から読取りチャネル・モジュール４６４に転送される。前置増幅器４７０は、ディスク・プラッタ４７８からアクセスされる瞬時アナログ信号を増幅するように動作可能である。読取りチャネル・モジュール４１０は、受け取ったアナログ信号を復号化およびデジタル化し、ディスク・プラッタ４７８に当初書き込まれた情報を再現する。このデータが、読取りデータ４０３として受信回路に供給される。受け取った情報の復号化の一部として、読取りチャネル４１０は、利得調節フィードバック回路に基づいて可変利得増幅を実施する。利得調節フィードバック回路は、マスタ・ループとスレーブ・ループをどちらも含む。あるケースでは、読取りチャネル４１０は、図２に関して上記で論じたのと同様の回路を含む。あるケースでは、利得調節プロセスは、図３に関して上記で論じたものに従って実施される。書込み操作は、先行する読取り操作のほぼ反対であり、書込みデータ４０１が、読取りチャネル・モジュール４１０に供給される。次いで、このデータが符号化され、ディスク・プラッタ４７８に書き込まれる。
【００３４】
まとめとして、本発明は、データ処理を実施する新規なシステム、装置、方法、および配置を提供する。本発明の１つまたは複数の実施形態の詳細な説明が上記で与えられたが、本発明の精神から変化することなく、様々な代替実施形態、修正形態、および均等物が当業者には明らかとなるであろう。したがって、上記の説明は、添付の特許請求の範囲によって定義される本発明の範囲を限定するものと理解されるべきではない。
【技術分野】
【０００１】
本発明は、情報を格納するシステムおよび方法に関し、より詳細には、記憶装置でのループ回復待ち時間を削減するシステムおよび方法に関する。
【背景技術】
【０００２】
典型的なデータ処理システムは、アナログ入力信号を受け取り、アナログ入力信号は、可変利得増幅器を使用して増幅される。増幅された信号は、デジタル信号に変換され、様々なデジタル処理技法のうちの１つを使用して処理される。デジタル処理からのフィードバックが加算要素に戻され、低周波数オフセットが調節される。ビット周期が減少するにつれて、さらに高速なデータ処理が開発されてきた。このため、ビット周期の数の点からフィードバック待ち時間が増大した。この待ち時間は、ループ安定性に負の影響を及ぼす。
【０００３】
図１を参照すると、従来技術の低周波数オフセット・フィードバック・ループを含むデータ検出システム１００が示されている。データ検出システム１００は、アナログ入力信号１０５を受け取り、増幅出力１１２を供給する可変利得増幅器１１０を含む。増幅出力１１２は加算要素１９９に供給され、加算要素１９９は、アナログ・フィードバック信号１９７を増幅出力１１２と加算し、合計出力１１５を供給する。アナログ・フィードバック信号１９７は、以下でより完全に説明される低周波数オフセット補正であり、合計出力１１５は、増幅出力１１２よりも低周波数オフセットだけ低い。合計出力１１５は磁気抵抗型非対称補正回路１２０に供給され、磁気抵抗型非対称補正回路１２０は補正出力１２５を生成する。補正出力１２５は、連続的時間フィルタ１３０を使用してフィルタリングされ、得られるフィルタリング済み出力１３５がアナログ−デジタル変換器１４０に供給される。アナログ−デジタル変換器１４０は、フィルタリング済み出力１３５に対応する一連のデジタル・サンプル１４５を供給する。この一連のデジタル・サンプル１４５は、デジタル・フィルタ１５０に供給され、デジタル・フィルタ１５０は、デジタル・フィルタリング済み出力１５５を供給する。データ検出アルゴリズムが、データ検出器１６０によってデジタル・フィルタリング済み出力１５５に対して適用され、Ｙｉｄｅａｌ出力１６５が回復される。
【０００４】
Ｙｉｄｅａｌ出力１６５は部分応答ターゲット・フィルタ１８０に供給され、部分応答ターゲット・フィルタ１８０は、Ｙｉｄｅａｌを部分応答ターゲットに一致させ、ターゲット出力１８５を供給する。デジタル・フィルタリング済み出力１５５は遅延回路１７０に供給され、遅延回路１７０は、デジタル・フィルタリング済み出力１５５をターゲット出力１８５と位置合せするのに十分なだけ時間の点で遅延されたデジタル・フィルタリング済み出力１５５に対応する遅延信号１７５を供給する。加算要素１９２が、遅延信号１７５からターゲット出力１８５を差し引き、結果をエラー信号１８９として供給する。エラー信号１８９は、オフセット更新レジスタ１９０に格納される。オフセット更新レジスタ１９０の出力は、デジタル−アナログ変換器１９５を使用してアナログ・フィードバック信号１９７に変換される。先に論じたように、アナログ・フィードバック信号１９７は加算要素１９９に供給され、加算要素１９９では、増幅出力１１２からアナログ・フィードバック信号１９７が差し引かれる。
【０００５】
加算要素１９９が合計出力１１５を供給する時間と、合計出力１１５に対応するアナログ・フィードバック信号１９７が利用可能となる時との間にかなりの待ち時間がある可能性がある。この待ち時間が数ビット周期まで増大するとき、補正することが意図された条件がそれ自体解決したずっと後にアナログ・フィードバック信号１９７が印加される可能性があるので、かなりのループ不安定性が生じる可能性がある。実際に、あるケースでは、アナログ・フィードバック信号１９７は、負のフィードバックとして動作するのではなく、正のフィードバックとして動作することがあり、望ましくない動作条件が強調される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、少なくとも上述の理由で、待ち時間削減データ処理のための高性能なシステムおよび方法が当技術分野で求められている。
【課題を解決するための手段】
【０００７】
本発明は、情報を格納するシステムおよび方法に関し、より具体的には、記憶装置でのループ回復待ち時間を削減するシステムおよび方法に関する。
【０００８】
本発明の様々な実施形態は、記憶媒体、読取り／書込みヘッド・アセンブリ、アナログ処理回路、およびデジタル処理回路を含む記憶装置を提供する。読取り／書込みヘッド・アセンブリは、記憶媒体上に格納された情報にアクセスし、情報をアナログ処理回路に転送するように動作可能である。アナログ処理回路は、加算回路およびアナログ−デジタル変換器を含む。加算回路は、情報の導出物（ｄｅｒｉｖａｔｉｖｅ）から低周波数オフセット・フィードバックを差し引き、処理出力を生成する。アナログ−デジタル変換器は、処理出力の導出物を一連のデジタル・サンプルに変換する。デジタル処理回路は、データ検出器回路、エラー・フィードバック回路、エラー計算回路、およびデジタル−アナログ変換器を含む。データ検出器回路は、一連のデジタル・サンプルの導出物にデータ検出アルゴリズムを適用し、理想的出力を供給する。エラー・フィードバック回路は、一連のデジタル・サンプルの導出物の遅延バージョンから暫定低周波数オフセット補正信号を条件付きで差し引き、暫定因子を生成する条件付き減算回路を含む。エラー計算回路は、暫定因子および理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成する。デジタル−アナログ変換器は、暫定低周波数オフセット補正信号の導出物を変換して、低周波数オフセット・フィードバックを生成する。
【０００９】
上述の実施形態のある場合には、アナログ処理回路は、磁気抵抗型非対称補正回路およびフィルタをさらに含む。磁気抵抗型非対称補正回路は、処理出力を受け取り、補正出力を供給し、フィルタは、補正出力を受け取り、処理出力の導出物を供給する。上述の実施形態の様々な場合に、デジタル処理回路は、一連のデジタル・サンプルを受け取り、一連のデジタル・サンプルの導出物を供給するデジタル・フィルタをさらに含む。
【００１０】
上述の実施形態のある場合には、加算回路は第１加算回路であり、条件付き減算回路は、遅延回路および第２加算回路を含む。遅延回路は、暫定低周波数オフセット補正信号の遅延バージョンを供給する。第２加算回路は、暫定低周波数オフセット補正信号から暫定低周波数オフセット補正信号の遅延バージョンを差し引き、補償因子を生成する。あるケースでは、上述の遅延回路が第１遅延回路であり、条件付き減算回路は、第２遅延回路および第３加算回路をさらに含む。第２遅延回路は、一連のデジタル・サンプルの導出物を受け取り、一連のデジタル・サンプルの導出物の遅延バージョンを供給する。第３加算回路は、暫定低周波数オフセット補正信号の遅延バージョンから補償因子を差し引き、暫定因子を生成する。
【００１１】
上述の実施形態のうちの１つまたは複数の場合に、加算回路は第１加算回路であり、エラー計算回路は、暫定因子から理想的出力の導出物を差し引き、暫定低周波数オフセット補正信号を生成する第２加算回路を含む。上述の実施形態の特定の場合には、デジタル処理回路は、暫定低周波数オフセット補正信号に利得因子を掛け、暫定低周波数オフセット補正信号の導出物を生成する乗算回路をさらに含む。あるケースでは、利得因子はループ利得１を生成する。上述の実施形態の特定の場合には、エラー計算回路は、理想的出力を受け取り、理想的出力の導出物を生成する部分応答ターゲット回路を含む。
【００１２】
本発明の別の実施形態は、データ処理回路を提供する。そのようなデータ処理回路は、加算回路、データ検出器回路、エラー・フィードバック回路、およびエラー計算回路を含む。加算回路は、入力信号から低周波数オフセット・フィードバックを差し引き、処理出力を生成する。データ検出器回路は、処理出力の導出物にデータ検出アルゴリズムを適用し、理想的出力を供給する。エラー・フィードバック回路は、処理出力の導出物の遅延バージョンから暫定低周波数オフセット補正信号を条件付きで差し引き、暫定因子を生成する条件付き減算回路を含む。エラー計算回路は、暫定因子および理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成する。そのような実施形態では、低周波数オフセット・フィードバックは、暫定低周波数オフセット補正信号から導出される。
【００１３】
本発明のさらに別の実施形態は、待ち時間削減データ処理のための方法を提供する。そのような方法は、加算回路を設けること、入力信号から低周波数オフセット・フィードバックを差し引いて、処理出力を生成すること、処理出力の導出物にデータ検出アルゴリズムを適用して、理想的出力を生成すること、暫定低周波数オフセット補正信号が処理出力の導出物から減算されて、暫定低周波数オフセット補正信号が利用可能となった後の限定された期間中の暫定因子が生成される、条件付き減算を実施すること、および暫定因子から理想的出力の導出物を差し引き、暫定低周波数オフセット補正信号を生成することを含む。低周波数オフセット・フィードバックは、暫定低周波数オフセット補正信号の導出物である。上述の実施形態のいくつかの場合に、処理出力の導出物は、処理出力の１次導出物であり、この方法は、暫定低周波数オフセット補正信号に利得因子を掛け、暫定低周波数オフセット補正信号の導出物を生成すること、処理出力の２次導出物のアナログ−デジタル変換を実施して、処理出力の１次導出物を生成すること、および暫定低周波数オフセット補正信号の導出物のデジタル−アナログ変換を実施して、低周波数オフセット・フィードバックを生成することをさらに含む。
【００１４】
この概要は、本発明のいくつかの実施形態の全体的な概略だけを提供する。以下の詳細な説明、添付の特許請求の範囲、および添付の図面から、本発明の多数の他の目的、特徴、利点、および他の実施形態がより完全に明らかとなるであろう。
【００１５】
本明細書の残りの部分で説明される各図を参照することにより、本発明の様々な実施形態のより一層の理解を実現することができる。各図では、いくつかの図全体にわたって、同様の構成要素を参照するのに同様の参照番号が使用される。ある場合には、複数の同様の構成要素のうちの１つを示すのに、下付き文字からなるサブラベルが参照番号と関連付けられる。既存のサブラベルを指定することなく参照番号に対して参照が行われるとき、そのようなすべての複数の同様の構成要素を指すものとする。
【図面の簡単な説明】
【００１６】
【図１】従来技術の低周波数オフセット補正ループを含むデータ検出システムを示す図である。
【図２】本発明の様々な実施形態による、待ち時間削減低周波数オフセット補正ループ回路を含むデータ検出システムを示す図である。
【図３】本発明の１つまたは複数の実施形態による、データ検出システムで低周波数オフセット補正待ち時間を削減する方法を示す流れ図である。
【図４】本発明のいくつかの実施形態による、待ち時間削減低周波数オフセット補正ループ回路を含む記憶システムを示す図である。
【発明を実施するための形態】
【００１７】
本発明は、情報を格納するシステムおよび方法に関し、より具体的には、記憶装置でのループ回復待ち時間を削減するシステムおよび方法に関する。
【００１８】
低周波数補正フィードバック・ループの適切な機能は、読取りチャネル装置での妥当な性能を保証するのに重要である。望ましくない低周波数エラーが、入力信号を処理する際に使用される入力信号および／または後のアナログ処理回路に由来することがある。本発明の様々な実施形態は、既存のオフセット補正回路と比較したときに待ち時間の削減を実現する低周波数オフセット補正回路を提供する。そのような実施形態は、エラー計算経路中の加算要素に依拠し、加算要素は、予備補正フィードバック信号の早期の使用を可能にし、補正フィードバック信号がループを通じて伝搬した後に予備補正フィードバック信号を打ち消すことを可能にする。補正フィードバック信号の予備的使用により、既存のループの待ち時間を必要とすることなく、データ処理システムで望ましくない低周波数オフセットを補正することができる。
【００１９】
図２を参照すると、待ち時間削減低周波数オフセット補正ループ回路を含むデータ検出システム２００が、本発明の様々な実施形態に従って示されている。データ検出回路２００は、アナログ入力信号２０５を受け取り、可変増幅出力２１２を供給する可変利得増幅器２１０を含む。可変利得増幅器２１０は、可変増幅出力を供給することのできる当技術分野で周知の任意の増幅器でよく、増幅量はフィードバック信号に基づく（図示せず）。本明細書で提供される開示に基づいて、本発明の様々な実施形態に対して使用することのできる様々な可変利得増幅器を当業者は理解されよう。アナログ入力信号２０５を様々なソースから導出することができる。例えば、記憶媒体から受け取られるデータを処理するのにデータ検出システム２００が使用される場合、磁気記憶媒体（図示せず）に対して配置される読取り／書込みヘッド・アセンブリ（図示せず）からアナログ入力信号２０５を導出することができる。本明細書で提供される開示に基づいて、アナログ入力信号２０５に関する様々なソースを当業者は理解されよう。
【００２０】
可変増幅出力２１２は加算要素に供給され、加算要素は、可変増幅出力２１２からアナログ・フィードバック信号２９７を差し引き、処理出力２１５を生成する。以下でさらに開示されるように、アナログ・フィードバック信号２９７は、低周波数オフセット補正値に対応する。したがって、処理出力２１５は、低周波数オフセットが差し引かれた可変増幅出力２１２を表す。処理出力２１５は磁気抵抗型非対称補正回路２２０に供給され、磁気抵抗型非対称補正回路２２０は補正出力２２５を生成する。磁気抵抗型非対称補正回路２２０は、ＭＲ非対称性の効果を軽減することのできる、当技術分野で周知の任意の補正回路でよい。補正出力２２５は、連続的時間フィルタ２３０を使用してフィルタリングされる。ある場合には、連続的時間フィルタ２３０は、帯域フィルタ、高域フィルタ、または低域フィルタとして動作するように同調される、当技術分野で周知のＲＣフィルタ回路でよい。本明細書で提供される開示に基づいて、連続的時間フィルタ２３０として使用することのできる様々なフィルタを当業者は理解されよう。回路の特定の動作に応じて、連続的時間フィルタ２３０と共に他のアナログ処理回路を含めることができることにも留意されたい。本明細書で提供される開示に基づいて、データ検出システム２００に組み込むことのできる様々なアナログ処理回路を当業者は理解されよう。
【００２１】
フィルタリング済み出力２３５は、連続的時間フィルタ２３０からアナログ−デジタル変換器２４０に供給される。アナログ−デジタル変換器２４０は、アナログ入力信号を、アナログ入力信号に対応する一連のデジタル・サンプルに変換することのできる、当技術分野で周知の任意の回路でよい。アナログ−デジタル変換器２４０は、フィルタリング済み出力２３５をサンプリングし、それぞれのサンプリング・ポイントでのフィルタリング済み出力２３５の大きさに対応する一連のデジタル・サンプル２４５を供給する。デジタル・サンプル２４５は、デジタル・フィルタ２５０に供給される。デジタル・フィルタ２５０はデジタル・フィルタリング済み出力２５５を供給する。本発明のある実施形態では、デジタル・フィルタ２５０は、当技術分野で周知のデジタル有限インパルス応答フィルタである。本発明の特定の一実施形態では、デジタル・フィルタ２５０は、１０タップ・デジタル有限インパルス応答フィルタである。
【００２２】
デジタル・フィルタリング済み出力２５５は、データ検出器回路２６０に供給される。データ検出器回路２６０は、当技術分野で周知の任意の検出器／デコーダでよい。例えば、データ検出器回路２６０は、低密度パリティ・チェック・デコーダを組み込むことができる。別の例として、データ検出器回路２６０は、ビタビ・アルゴリズム・デコーダを組み込むことができる。本明細書で提供される開示に基づいて、本発明の様々な実施形態に対して使用することのできる様々な検出器回路を当業者は理解されよう。デジタル・フィルタリング済み出力２５５を使用して、データ検出器回路２６０はＹｉｄｅａｌ出力２６５を生成する。Ｙｉｄｅａｌ出力２６５は、データ検出プロセスによって様々な誤り訂正が適用された信号入力２０５を表す。Ｙｉｄｅａｌ出力２６５は、下流側処理のために利用可能にされる。
【００２３】
さらに、Ｙｉｄｅａｌ出力２６５は、部分応答ターゲット回路２８０に供給され、部分応答ターゲット回路２８０は、出力を既知のターゲットに一致させる。部分応答ターゲット回路２８０は、当技術分野で周知の任意のターゲット・フィルタでよい。本発明のある実施形態では、部分応答ターゲット回路は、当技術分野で周知のデジタル有限インパルス応答フィルタである。本発明の特定の一実施形態では、部分応答ターゲット回路２８０は、３タップ・デジタル有限インパルス応答フィルタである。
【００２４】
部分応答ターゲット回路２８０は、ターゲット出力２８５を加算要素２９２に供給する。加算要素２９２は、調整後出力２７９からターゲット出力２８５を差し引き、結果がエラー信号２８９として供給され、エラー信号２８９は、オフセット更新レジスタ２９０に格納される。以下で論じられるように、調整後出力２７９は、デジタル・フィルタリング済み出力２５５から導出される。予備低周波数オフセット補正出力２９１が、オフセット更新レジスタ２９０から供給される。乗算器回路２９３を使用して、予備低周波数オフセット補正出力２９１に利得因子２９８が掛けられ、低周波数オフセット補正出力２９４が生成される。低周波数オフセット補正出力２９４は、デジタル−アナログ変換器２９５を使用してアナログ・フィードバック信号２９７に変換される。上記で触れたように、加算要素２９９を使用して、可変増幅出力２１２からアナログ・フィードバック信号２９７が差し引かれ、処理出力２１５が生成される。
【００２５】
加算要素２９９が処理出力２１５を供給する時と、可変増幅出力２１２に対応するアナログ・フィードバック信号２９７が利用可能となる時との間の待ち時間が、暫定補正を適用することによって削減される。低周波数オフセット調節が加算要素２９９を介してループを通じて戻るのを待機することなく、予備低周波数オフセット補正出力２９１をエラー信号２８９の計算に供給することによって暫定補正が達成される。概要として、暫定補正は、ターゲット出力２８５との比較前に、デジタル・フィルタリング済み出力２５５から予備低周波数オフセット補正出力２９１を実質的に差し引き、エラー信号２８９を生成する。したがって、エラー信号２８９に対応する任意の低周波数オフセット補正が、エラー信号２８９の新しい値を計算するのに利用可能となる。この結果、処理出力２１５の可用性と、処理出力２１５から導出された信号の、エラー信号２８９（したがって予備低周波数オフセット補正出力２９１）に対する適用との間の待ち時間が削減される。いくつかの利点として、そのような待ち時間の削減によってループ安定性が向上し、ビット周期の低減と、それに対応する、データ検出システム２００を通じての帯域幅の向上とが可能となる。
【００２６】
具体的には、予備低周波数オフセット補正出力２９１が遅延回路２１３に供給される。遅延回路２１３からの遅延出力２１７が加算要素２１０に供給され、予備低周波数オフセット補正出力２９１から遅延出力２１７が差し引かれ、出力２１１が生成される。遅延回路２１３は、予備低周波数オフセット補正出力２９１に遅延を適用し、遅延は、予備低周波数オフセット補正出力２９１が加算要素２９９を通る経路（すなわち、低周波数オフセット補正出力２９１からデジタル−アナログ変換器２９５、磁気抵抗型非対称補正回路２２０、連続的時間フィルタ２３０、アナログ−デジタル変換器２４０、デジタル・フィルタ２５０、データ検出器２６０、部分応答ターゲット回路２８０、および加算要素２９２）を介してエラー信号２８９で反映されるのにかかる時間を反映する。本明細書ではこのループをスレーブ・ループと呼ぶ。遅延出力２１７は加算要素２１０に供給され、加算要素２１０は、予備低周波数オフセット補正出力２９１の現バージョンから予備低周波数オフセット補正出力２９１の遅延バージョンを差し引き、合計出力２１１を生成する。合計出力２１１は加算要素２７７に供給され、遅延回路２７０によって供給されるデジタル・フィルタリング済み出力２５５の遅延出力２７５から、合計出力２１１が差し引かれる。加算要素２７７からの結果が、調整後出力２７９として供給される。本明細書では、エラー信号２８９から、オフセット更新レジスタ２９０、遅延回路２１３、加算要素２１０、加算要素２７７、および加算要素２９２を通るループをマスタ・ループと呼ぶ。
【００２７】
合計出力２１１は、最初に予備低周波数オフセット補正出力２９１の値を反映するが、遅延回路２１３によって課される遅延期間の満了後に、予備低周波数オフセット補正出力２９１が加算要素２１０によって差し引かれるので、合計出力２１１はゼロとなる。以下の擬似コードは、合計出力２１１の値を記述する。
Ｉｆ（ｔ＜Ｔ＋遅延回路２１３の遅延期間）｛
合計出力２１１＝予備低周波数オフセット補正出力２９１
｝
Ｅｌｓｅ Ｉｆ（ｔ＞＝Ｔ＋遅延回路２１３の遅延期間）｛
合計出力２１１＝０
｝
このようにして、予備低周波数オフセット補正出力２９１によって反映されるオフセットがある場合にそれをマスタ・ループの一部としてエラー信号２８９の生成に対して非常に迅速に適用することができるが、より低速なスレーブ・ループに適用される予備低周波数オフセット補正出力２９１によって反映されるオフセットがエラー信号２８９に適用されるとき、そのオフセットが打ち消される可能性がある。これにより、予備低周波数オフセット補正出力２９１の２重カウントが防止されると同時に、予備低周波数オフセット補正出力２９１の暫定的使用が可能となる。実際には、低周波数オフセット補正がまだスレーブ・ループを通じて伝播中である初期期間では、予備低周波数オフセット補正出力２９１がマスタ・ループを介してエラー信号２８９として強調され、次いで、予備低周波数オフセット補正出力２９１がスレーブ・ループを通じて伝播した後に、予備低周波数オフセット補正出力２９１の加算要素２９９に対する実際の効果が適用される。
【００２８】
デジタル・フィルタリング済み出力２５５は遅延回路２７０に供給され、遅延回路２７０は遅延フィルタリング済み出力信号２７５を供給する。遅延回路２７０によって課される遅延の期間は、信号がデータ検出器２６０および部分応答ターゲット回路２８０を通じて伝播するのに必要な時間から、加算要素２７７を通じて伝播するのに必要な時間を引いたものに対応する。この遅延を課すことにより、調整後出力２７９は、ターゲット出力２８５と時間の点で位置合せされる（すなわち、対応するデジタル・フィルタリング済み出力２５５が、ターゲット出力２８５と調整後出力２７９のどちらを作成するのにも使用される）。
【００２９】
図３を参照すると、流れ図３００は、本発明の１つまたは複数の実施形態による、データ検出システムでの低周波数オフセット補正待ち時間を削減する方法を示す。流れ図３００をたどると、データ入力が受け取られる（ブロック３０５）。このデータ入力は、例えば磁気記憶媒体から導出されたアナログ入力信号でよい。可変利得増幅がデータ入力に対して実施される（ブロック３１０）。あるケースでは、アナログ可変利得増幅器を使用して可変増幅が行われる。可変利得増幅は、可変増幅出力を供給する。可変増幅出力から低周波数オフセットが差し引かれ（ブロック３１２）、得られた処理後の出力にアナログ処理が適用される（ブロック３１５）。このアナログ処理は、限定はしないが、当技術分野で周知の連続的時間フィルタリング・プロセスおよび／または磁気抵抗型非対称補正を含むことができる。次いで、アナログ処理後の出力が、アナログ−デジタル変換プロセスを通じて１つまたは複数のデジタル・サンプルに変換される（ブロック３２０）。
【００３０】
得られたデジタル・サンプルがデジタルにフィルタリングされ、Ｙ出力が生成される（ブロック３２５）。あるケースでは、デジタル・フィルタリングは、当技術分野で周知のデジタル有限インパルス応答フィルタを使用して行われる。データ検出プロセスがＹ出力に対して実施され、Ｙｉｄｅａｌ出力が生成される（ブロック３３０）。当技術分野で周知の任意のデータ検出器／デコーダを使用してデータ検出プロセスを実施することができる。さらに、部分応答フィルタリングがＹｉｄｅａｌ出力に対して適用され、ターゲット出力が生成される（ブロック３３５）。あるケースでは、フィルタのタップが当技術分野で周知のターゲット・セットに結合される場合、デジタル有限インパルス応答フィルタを使用して部分応答フィルタリングが行われる。
【００３１】
Ｙ出力が時間の点で遅延され、ターゲット出力と位置合せされる（ブロック３４０）。Ｙ出力がターゲット出力と位置合せされると（または、乗算プロセスの後に位置合せされることになる）（ブロック３４０）、現在の低周波数オフセット補正出力がフィードバック・エラー信号の生成を通じて伝播されたかどうかが判定される（ブロック３４５）。現在の低周波数オフセット補正出力がまだフィードバック・エラー信号の生成に対して戻されていない場合（ブロック３４５）、Ｙ出力から低周波数オフセット補正出力が差し引かれ、Ｙフィードバック値が生成される（ブロック３５０）。そうではなく、現在の低周波数オフセット補正出力がフィードバック・エラー信号の生成に対して戻されている場合（ブロック３４５）、Ｙ出力がＹフィードバック信号として渡される（ブロック３５５）。どちらのケースでも、（ブロック３３５からの）ターゲット出力がＹフィードバック信号から差し引かれ、低周波数オフセット補正出力が更新される（ブロック３６０）。この低周波数オフセット補正出力（ブロック３６５）に利得因子が掛けられ、積がアナログ低周波数オフセット信号に変換される（ブロック３７０）。このアナログ低周波数オフセット信号が、ブロック３１２の減算で使用される。利得因子は、低周波数補正ループに対するループ利得が１となるように選択される。
【００３２】
図４を参照すると、低待ち時間ループ回復を有する読取りチャネル４１０を含む記憶システム４００が、本発明の様々な実施形態に従って示されている。記憶システム４００は、例えばハード・ディスク・ドライブでよい。低待ち時間ループ回復はデータ検出器を含み、データ検出器は、例えばビタビ・アルゴリズム・データ検出器を含む、当技術分野で周知の任意のデータ検出器でよい。記憶システム４００はまた、前置増幅器４７０、インターフェース・コントローラ４２０、ハード・ディスク・コントローラ４６６、モータ・コントローラ４６８、スピンドル・モータ４７２、ディスク・プラッタ４７８、および読取り／書込みヘッド４７６をも含む。インターフェース・コントローラ４２０は、ディスク・プラッタ４７８への／からのデータのアドレッシングおよびタイミングを制御する。ディスク・プラッタ４７８上のデータは、読取り／書込みヘッド・アセンブリ４７６により、アセンブリがディスク・プラッタ４７８の上に適切に配置されるときに検出することのできる磁気信号のグループからなる。一実施形態では、ディスク・プラッタ４７８は、縦方向記録方式または垂直記録方式に従って記録された磁気信号を含む。
【００３３】
典型的な読取り操作では、読取り／書込みヘッド・アセンブリ４７６が、モータ・コントローラ４６８によってディスク・プラッタ４７８上の所望のデータ・トラックの上に正確に配置される。モータ・コントローラ４６８は、ディスク・プラッタ４７８に対して読取り／書込みヘッド・アセンブリ４７６をどちらも配置し、ハード・ディスク・コントローラ４６６の指示の下で、ディスク・プラッタ４７８上の適切なデータ・トラックに読取り／書込みヘッド・アセンブリを移動することによって、スピンドル・モータ４７２を駆動する。スピンドル・モータ４７２は、決められた回転速度（ＲＰＭ）でディスク・プラッタ４７８を回転させる。読取り／書込みヘッド・アセンブリ４７８が適切なデータ・トラックに隣接して配置されると、ディスク・プラッタ４７８がスピンドル・モータ４７２によって回転されるときに、ディスク・プラッタ４７８上のデータを表す磁気信号が、読取り／書込みヘッド・アセンブリ４７６によって感知される。感知された磁気信号が、ディスク・プラッタ４７８上の磁気データを表す連続的な瞬時アナログ信号として供給される。この瞬時アナログ信号が、前置増幅器４７０を介して読取り／書込みヘッド・アセンブリ４７６から読取りチャネル・モジュール４６４に転送される。前置増幅器４７０は、ディスク・プラッタ４７８からアクセスされる瞬時アナログ信号を増幅するように動作可能である。読取りチャネル・モジュール４１０は、受け取ったアナログ信号を復号化およびデジタル化し、ディスク・プラッタ４７８に当初書き込まれた情報を再現する。このデータが、読取りデータ４０３として受信回路に供給される。受け取った情報の復号化の一部として、読取りチャネル４１０は、利得調節フィードバック回路に基づいて可変利得増幅を実施する。利得調節フィードバック回路は、マスタ・ループとスレーブ・ループをどちらも含む。あるケースでは、読取りチャネル４１０は、図２に関して上記で論じたのと同様の回路を含む。あるケースでは、利得調節プロセスは、図３に関して上記で論じたものに従って実施される。書込み操作は、先行する読取り操作のほぼ反対であり、書込みデータ４０１が、読取りチャネル・モジュール４１０に供給される。次いで、このデータが符号化され、ディスク・プラッタ４７８に書き込まれる。
【００３４】
まとめとして、本発明は、データ処理を実施する新規なシステム、装置、方法、および配置を提供する。本発明の１つまたは複数の実施形態の詳細な説明が上記で与えられたが、本発明の精神から変化することなく、様々な代替実施形態、修正形態、および均等物が当業者には明らかとなるであろう。したがって、上記の説明は、添付の特許請求の範囲によって定義される本発明の範囲を限定するものと理解されるべきではない。
【特許請求の範囲】
【請求項１】
記憶媒体と、
前記記憶媒体上の情報にアクセスし、前記情報をアナログ処理回路に転送するように動作可能である読取り／書込みヘッド・アセンブリであって、前記アナログ処理回路が、
前記情報の導出物から低周波数オフセット・フィードバックを差し引き、処理出力を生成する加算回路と、
前記処理出力の導出物を一連のデジタル・サンプルに変換するアナログ−デジタル変換器と
を含む、読取り／書込みヘッド・アセンブリと、
デジタル処理回路であって、
前記一連のデジタル・サンプルの導出物にデータ検出アルゴリズムを適用し、理想的出力を供給するデータ検出器回路と、
前記一連のデジタル・サンプルの導出物の遅延バージョンから暫定低周波数オフセット補正信号を条件付きで差し引き、暫定因子を生成する条件付き減算回路を含むエラー・フィードバック回路と、
前記暫定因子および前記理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成するエラー計算回路と、
暫定低周波数オフセット補正信号の導出物を変換して、低周波数オフセット・フィードバックを生成するデジタル−アナログ変換器と
を含む、デジタル処理回路と
を備える記憶装置。
【請求項２】
前記アナログ処理回路が、磁気抵抗型非対称補正回路およびフィルタをさらに含み、前記磁気抵抗型非対称補正回路が、前記処理出力を受け取り、補正出力を供給し、前記フィルタが、前記補正出力を受け取り、前記処理出力の導出物を供給する請求項１に記載の記憶装置。
【請求項３】
前記デジタル処理回路が、デジタル・フィルタをさらに含み、前記デジタル・フィルタが、前記一連のデジタル・サンプルを受け取り、前記一連のデジタル・サンプルの導出物を供給する請求項１に記載の記憶装置。
【請求項４】
前記加算回路が第１加算回路であり、前記条件付き減算回路が、
前記暫定低周波数オフセット補正信号の遅延バージョンを供給する遅延回路と、
前記暫定低周波数オフセット補正信号から前記暫定低周波数オフセット補正信号の前記遅延バージョンを差し引き、補償因子を生成する第２加算回路と
を含む請求項１に記載の記憶装置。
【請求項５】
前記遅延回路が第１遅延回路であり、前記条件付き減算回路が、
前記一連のデジタル・サンプルの導出物を受け取り、前記一連のデジタル・サンプルの導出物の前記遅延バージョンを供給する第２遅延回路と、
暫定低周波数オフセット補正信号の前記遅延バージョンから前記補償因子を差し引き、前記暫定因子を生成する第３加算回路と
をさらに含む請求項４に記載の記憶装置。
【請求項６】
前記加算回路が第１加算回路であり、前記エラー計算回路が、
前記暫定因子から前記理想的出力の導出物を差し引き、前記暫定低周波数オフセット補正信号を生成する第２加算回路
をさらに含む請求項１に記載の記憶装置。
【請求項７】
前記デジタル処理回路が乗算回路をさらに含み、前記乗算回路が、前記暫定低周波数オフセット補正信号に利得因子を掛け、前記暫定低周波数オフセット補正信号の導出物を生成する請求項１に記載の記憶装置。
【請求項８】
前記利得因子が、ループ利得１を生成する請求項７に記載の記憶装置。
【請求項９】
入力信号から低周波数オフセット・フィードバックを差し引き、処理出力を生成する加算回路と、
データ検出アルゴリズムを前記処理出力の導出物に適用し、理想的出力を生成するデータ検出器回路と、
前記処理出力の導出物の遅延バージョンから暫定低周波数オフセット補正信号を差し引き、暫定因子を生成する条件付き減算回路を含むエラー・フィードバック回路と、
前記暫定因子および前記理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成するエラー計算回路と
を備えるデータ処理回路であって、
前記低周波数オフセット・フィードバックが、暫定低周波数オフセット補正信号から導出されるデータ処理回路。
【請求項１０】
前記処理出力の導出物が前記処理出力の１次導出物であり、
前記処理出力の２次導出物を変換して、前記処理出力の１次導出物を生成するアナログ−デジタル変換器と、
暫定低周波数オフセット補正信号の導出物を変換して、前記低周波数オフセット・フィードバックを生成するデジタル−アナログ変換器と
をさらに備える請求項９に記載の回路。
【請求項１１】
前記暫定低周波数オフセット補正信号に利得因子を掛け、前記暫定低周波数オフセット補正信号の導出物を生成する乗算回路
をさらに備える請求項１０に記載の回路。
【請求項１２】
記憶媒体から導出された情報を受け取り、前記入力信号を供給する可変利得増幅器と、
前記処理出力を受け取り、補正出力を供給する磁気抵抗型非対称補正回路と、
前記補正出力を受け取り、前記処理出力の２次導出物を供給するフィルタと
をさらに備える請求項１０に記載の回路。
【請求項１３】
前記処理出力の導出物が前記処理出力の１次導出物であり、
前記処理出力の２次導出物を受け取り、前記処理出力の１次導出物を供給するフィルタ
をさらに備える請求項９に記載の回路。
【請求項１４】
前記エラー計算回路が、
前記理想的出力を受け取り、前記理想的出力の導出物を生成する部分応答ターゲット回路
をさらに含む請求項９に記載の回路。
【請求項１５】
待ち時間削減データ処理のための方法であって、
加算回路を設けること、
入力信号から低周波数オフセット・フィードバックを差し引いて、処理出力を生成すること、
前記処理出力の導出物にデータ検出アルゴリズムを適用して、理想的出力を生成すること、
条件付き減算を実施することであって、暫定低周波数オフセット補正信号が前記処理出力の導出物から減算されて、前記暫定低周波数オフセット補正信号が利用可能となった後の限定された期間中の暫定因子が生成されること、および
前記暫定因子から前記理想的出力の導出物を差し引き、前記暫定低周波数オフセット補正信号を生成することであって、前記低周波数オフセット・フィードバックが、前記暫定低周波数オフセット補正信号の導出物であること
を含む方法。
【請求項１】
記憶媒体と、
前記記憶媒体上の情報にアクセスし、前記情報をアナログ処理回路に転送するように動作可能である読取り／書込みヘッド・アセンブリであって、前記アナログ処理回路が、
前記情報の導出物から低周波数オフセット・フィードバックを差し引き、処理出力を生成する加算回路と、
前記処理出力の導出物を一連のデジタル・サンプルに変換するアナログ−デジタル変換器と
を含む、読取り／書込みヘッド・アセンブリと、
デジタル処理回路であって、
前記一連のデジタル・サンプルの導出物にデータ検出アルゴリズムを適用し、理想的出力を供給するデータ検出器回路と、
前記一連のデジタル・サンプルの導出物の遅延バージョンから暫定低周波数オフセット補正信号を条件付きで差し引き、暫定因子を生成する条件付き減算回路を含むエラー・フィードバック回路と、
前記暫定因子および前記理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成するエラー計算回路と、
暫定低周波数オフセット補正信号の導出物を変換して、低周波数オフセット・フィードバックを生成するデジタル−アナログ変換器と
を含む、デジタル処理回路と
を備える記憶装置。
【請求項２】
前記アナログ処理回路が、磁気抵抗型非対称補正回路およびフィルタをさらに含み、前記磁気抵抗型非対称補正回路が、前記処理出力を受け取り、補正出力を供給し、前記フィルタが、前記補正出力を受け取り、前記処理出力の導出物を供給する請求項１に記載の記憶装置。
【請求項３】
前記デジタル処理回路が、デジタル・フィルタをさらに含み、前記デジタル・フィルタが、前記一連のデジタル・サンプルを受け取り、前記一連のデジタル・サンプルの導出物を供給する請求項１に記載の記憶装置。
【請求項４】
前記加算回路が第１加算回路であり、前記条件付き減算回路が、
前記暫定低周波数オフセット補正信号の遅延バージョンを供給する遅延回路と、
前記暫定低周波数オフセット補正信号から前記暫定低周波数オフセット補正信号の前記遅延バージョンを差し引き、補償因子を生成する第２加算回路と
を含む請求項１に記載の記憶装置。
【請求項５】
前記遅延回路が第１遅延回路であり、前記条件付き減算回路が、
前記一連のデジタル・サンプルの導出物を受け取り、前記一連のデジタル・サンプルの導出物の前記遅延バージョンを供給する第２遅延回路と、
暫定低周波数オフセット補正信号の前記遅延バージョンから前記補償因子を差し引き、前記暫定因子を生成する第３加算回路と
をさらに含む請求項４に記載の記憶装置。
【請求項６】
前記加算回路が第１加算回路であり、前記エラー計算回路が、
前記暫定因子から前記理想的出力の導出物を差し引き、前記暫定低周波数オフセット補正信号を生成する第２加算回路
をさらに含む請求項１に記載の記憶装置。
【請求項７】
前記デジタル処理回路が乗算回路をさらに含み、前記乗算回路が、前記暫定低周波数オフセット補正信号に利得因子を掛け、前記暫定低周波数オフセット補正信号の導出物を生成する請求項１に記載の記憶装置。
【請求項８】
前記利得因子が、ループ利得１を生成する請求項７に記載の記憶装置。
【請求項９】
入力信号から低周波数オフセット・フィードバックを差し引き、処理出力を生成する加算回路と、
データ検出アルゴリズムを前記処理出力の導出物に適用し、理想的出力を生成するデータ検出器回路と、
前記処理出力の導出物の遅延バージョンから暫定低周波数オフセット補正信号を差し引き、暫定因子を生成する条件付き減算回路を含むエラー・フィードバック回路と、
前記暫定因子および前記理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成するエラー計算回路と
を備えるデータ処理回路であって、
前記低周波数オフセット・フィードバックが、暫定低周波数オフセット補正信号から導出されるデータ処理回路。
【請求項１０】
前記処理出力の導出物が前記処理出力の１次導出物であり、
前記処理出力の２次導出物を変換して、前記処理出力の１次導出物を生成するアナログ−デジタル変換器と、
暫定低周波数オフセット補正信号の導出物を変換して、前記低周波数オフセット・フィードバックを生成するデジタル−アナログ変換器と
をさらに備える請求項９に記載の回路。
【請求項１１】
前記暫定低周波数オフセット補正信号に利得因子を掛け、前記暫定低周波数オフセット補正信号の導出物を生成する乗算回路
をさらに備える請求項１０に記載の回路。
【請求項１２】
記憶媒体から導出された情報を受け取り、前記入力信号を供給する可変利得増幅器と、
前記処理出力を受け取り、補正出力を供給する磁気抵抗型非対称補正回路と、
前記補正出力を受け取り、前記処理出力の２次導出物を供給するフィルタと
をさらに備える請求項１０に記載の回路。
【請求項１３】
前記処理出力の導出物が前記処理出力の１次導出物であり、
前記処理出力の２次導出物を受け取り、前記処理出力の１次導出物を供給するフィルタ
をさらに備える請求項９に記載の回路。
【請求項１４】
前記エラー計算回路が、
前記理想的出力を受け取り、前記理想的出力の導出物を生成する部分応答ターゲット回路
をさらに含む請求項９に記載の回路。
【請求項１５】
待ち時間削減データ処理のための方法であって、
加算回路を設けること、
入力信号から低周波数オフセット・フィードバックを差し引いて、処理出力を生成すること、
前記処理出力の導出物にデータ検出アルゴリズムを適用して、理想的出力を生成すること、
条件付き減算を実施することであって、暫定低周波数オフセット補正信号が前記処理出力の導出物から減算されて、前記暫定低周波数オフセット補正信号が利用可能となった後の限定された期間中の暫定因子が生成されること、および
前記暫定因子から前記理想的出力の導出物を差し引き、前記暫定低周波数オフセット補正信号を生成することであって、前記低周波数オフセット・フィードバックが、前記暫定低周波数オフセット補正信号の導出物であること
を含む方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−８９００（Ｐ２０１１−８９００Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２０１０−１６２２（Ｐ２０１０−１６２２）
【出願日】平成２２年１月７日（２０１０．１．７）
【出願人】（５０８２４３６３９）エルエスアイ コーポレーション (124)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２２年１月７日（２０１０．１．７）
【出願人】（５０８２４３６３９）エルエスアイ コーポレーション (124)
【Ｆターム（参考）】
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