携帯端末
【課題】消費電力を削減することが可能な携帯端末を提供することを目的とする。
【解決手段】携帯端末１では、ディスプレイ制御回路４００が、行単位で送られてきた画素データ列を一時保持するバッファ４２０と、２本のソース線［ｉ］，［ｉ−３］毎にバッファ４２０内の１つの格納領域から送出される画素データが分岐して供給されるよう配線された分岐配線（第１の分岐配線）と、切替フラグ設定部４３０が、バッファ４２０に保持された画素データ列の画素数がディスプレイ画面の行方向の画素数と等しいと判定したときは、分岐線路を非アクティブに切り替え、ディスプレイ画面の行方向の画素数の２分の１であると判定したときは、分岐配線をアクティブに切り替える切替フラグ保持部２１０ｂとを備える。
【解決手段】携帯端末１では、ディスプレイ制御回路４００が、行単位で送られてきた画素データ列を一時保持するバッファ４２０と、２本のソース線［ｉ］，［ｉ−３］毎にバッファ４２０内の１つの格納領域から送出される画素データが分岐して供給されるよう配線された分岐配線（第１の分岐配線）と、切替フラグ設定部４３０が、バッファ４２０に保持された画素データ列の画素数がディスプレイ画面の行方向の画素数と等しいと判定したときは、分岐線路を非アクティブに切り替え、ディスプレイ画面の行方向の画素数の２分の１であると判定したときは、分岐配線をアクティブに切り替える切替フラグ保持部２１０ｂとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイを有した携帯端末に関する。
【背景技術】
【０００２】
携帯端末においては、高解像度のディスプレイに適合した画像データとしてＶＧＡデータが、低解像度のディスプレイに適合した画像データとしてＱＶＧＡデータがある。画素数で表現すれば、後者は前者の１／４に相当する。
そして、ＶＧＡ解像度を有するディスプレイは、ＶＧＡデータを受け取ると、ＶＧＡデータを構成する各画素データをディスプレイの対応する画素で発光させて画像を表示する。
【０００３】
ここで、ＶＧＡなどのデータ量の多い画像を表示する際の省電力技術として、クロック周波数を可変にして消費電力を削除する技術が開示されている（特許文献１参照）。
また、生成する画像に合わせて動作系統を選択して動作させ、消費電力を削減する技術が開示されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２３７９３０号公報
【特許文献２】特開２００８−６０８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の技術では、クロック周波数を速くすることによる電力増加が発生するという問題や、転送するデータを削減できないことにより省電力を図ることが困難であるという問題がある。
また、特許文献２に記載の技術では、転送するデータ量はディスプレイの解像度に合わせたものであるため、電力の削減が困難であるという問題がある。
【０００６】
本発明は上記事由に鑑みてなされたものであり、消費電力を削減することが可能な携帯端末を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係る携帯端末は、複数の画素が２次元配列されたディスプレイ画面を有し且つ各画素を発光制御するための行方向の信号線と列方向の信号線が接続されたディスプレイと、各信号線への画素データの供給を制御するディスプレイ制御部と、ディスプレイ制御部は、画素データを保持するバッファと、バッファに保持された画素データの画素数がディスプレイ画面の行方向の画素数と等しいか、ディスプレイ画面の行方向の画素数のＭ（Ｍは２以上の整数）分の１であるかを判定する判定部と、ディスプレイの行方向に並列したＭ本の信号線毎にバッファ内から送出される画素データが分岐して供給されるよう配線された第１の分岐配線と、ディスプレイの行方向に並列した各信号線に、バッファ内から送出される画素データが１対１に対応して供給されるよう配線された非分岐配線と、判定部が、バッファに保持された画素データ列の画素数がディスプレイ画面の行方向の画素数と等しいと判定したときは、第１の非分岐配線をアクティブに、第１の分岐配線を非アクティブに切り替え、判定部がディスプレイ画面の行方向の画素数のＭ分の１であると判定したときは、第１の分岐配線をアクティブに、第１の非分岐配線を非アクティブに切り替える切替部とを備える。
【発明の効果】
【０００８】
本発明に係る携帯端末によれば、消費電力を削減することが可能な携帯端末を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る携帯端末の構成図である。
【図２】液晶ディスプレイの概略構成図である。
【図３】ソースドライバの構成図である。
【図４】ゲートドライバの構成図である。
【図５】データ処理部およびディスプレイ制御回路の動作を示すフローチャートである。
【図６】ディスプレイ制御回路のソースドライバとゲートドライバの出力に関するタイミングチャートである。
【図７】高解像度の画像データを構成する画素データ列が入力された場合における液晶ディスプレイの発光画素の時間変化を説明する図である。
【図８】低解像度の画像データを構成する画素データ列が入力された場合における液晶ディスプレイの発光画素の時間変化を説明する図である。
【図９】画像データの処理を説明するための概念図である。
【図１０】実施の形態２に係るソースドライバの構成図である。
【図１１】ゲートドライバの構成図である。
【図１２】データ処理部およびディスプレイ制御回路の動作を示すフローチャートである。
【図１３】ディスプレイ制御回路のソースドライバとゲートドライバの出力に関するタイミングチャートである。
【図１４】低解像度の画像データを構成する画素データ列が入力された場合における液晶ディスプレイの発光画素の時間変化を説明する図である。
【発明を実施するための形態】
【００１０】
＜実施の形態１＞
＜１＞構成
本実施の形態に係る携帯端末１の構成を図１に示す。図１に示す携帯端末１は、携帯電話機やＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａｎｄｙｐｈｏｎｅ Ｓｙｓｔｅｍ）等といった移動体通信用に用いられる。
【００１１】
携帯端末１は、図１に示すように、通信処理部１０、音声処理部２０、操作部３０、データ処理部１００、記憶部５０、液晶ディスプレイ（Ｌｙｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）３００およびディスプレイ制御回路４００を含んで構成される。また、データ処理部１００とディスプレイ制御回路４００とは、送信路５００を介して接続されている。
【００１２】
通信処理部１０は、アンテナ１１を介して無線基地局と無線通信を行う。
音声処理部２０は、データ処理部１００から入力される音声データをアナログ信号に変換してスピーカ２１から出力したり、マイクロフォン２２から入力された送話音声をデジタルデータに変換してデータ処理部１００に出力したりする。
操作部３０は、液晶ディスプレイ３００の前面側に配設され、タッチパネル（図示せず）を含んで構成されている。操作部３０は、ユーザがタッチパネルにタッチすると入力信号をデータ処理部１００に送信する。
＜１−１＞記憶部
記憶部５０は、ＮＡＮＤフラッシュメモリ等のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）から構成され、データ処理部１００で実行されるプログラムや液晶ディスプレイ３００に表示される画像を示す画像データが格納されている。この画像データは、複数の画素データから構成されている。また、１つの画素データは、８ビットのデータ（２５６階調に相当）からなる３つのサブ画素の画素データから構成され、３バイト（２４ビット）の大きさを有する。
【００１３】
また、記憶部５０は、図１に示すように、高解像度画像格納領域５１、低解像度画像格納領域５２、プログラム格納領域５３等の格納領域が設定されている。
高解像度画像格納領域５１は、液晶ディスプレイ３００に表示させる画像データのうち、高解像度に適合する画像データ（例えば、ＶＧＡ（６４０画素×４８０画素）データ、以下、高解像度の画像データと称す。）が格納される。なお、本実施の形態では、高解像度の画像データが写真画像やグラフィック画像などを示す画像データとして説明する。
【００１４】
低解像度画像格納領域５２は、液晶ディスプレイ３００に表示させる画像データのうち、低解像度に適合する画像データ（例えば、ＱＶＧＡ（３２０画素×２４０画素）データ、以下、低解像度の画像データと称す。）を格納する。なお、本実施の形態では、低解像度の画像データがメニュー画像や待ち受け画像を示す画像データとして説明する。
プログラム格納領域５３は、データ処理部１００で実行されるプログラムが格納されている。
＜１−２＞データ処理部（データ送出部）
データ処理部１００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央演算処理装置）１２０と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等からなる主記憶部１３０を含んで構成されている。そして、ＣＰＵ１２０が、記憶部５０のプログラム格納領域５３に格納されている各種プログラムを主記憶部１３０に読み込んで実行することにより、携帯端末１の各種機能が実現される。
【００１５】
ＣＰＵ１２０が、プログラム格納領域５３に格納されている画像表示プログラムを実行すると、記憶部５０の高解像度画像格納領域５１あるいは低解像度格納領域５２に格納された画像データを取得して、画像データの一部を構成する画素データ列をディスプレイ制御回路４００に送出する機能が実現される。ここにおいて、データ処理部１００は、例えば、液晶ディスプレイ３００に待ち受け画像を表示させる場合、低解像度画像格納領域５２に格納された待ち受け画像を示す画像データを取得し、一方、液晶ディスプレイ３００に写真画像を表示させる場合、高解像度画像格納領域５１に格納された写真画像を示す画像データを取得する。また、データ処理部１００は、クロック発生器（図示せず）から入力される動作クロックに同期して、所定の周期で液晶ディスプレイ３００のディスプレイ画面における１行分（縦１画素×横４８０画素分）の画素データ列をディスプレイ制御回路４００に送出するとともに、後述のタイミングジェネレータ４４０に１行分の画素データ列を送出する毎にタイミング制御信号を送出する。そして、主記憶部１３０の一部の領域は、携帯端末１の液晶ディスプレイ３００の画面表示をオフする処理がなされたか否かを示す表示終了フラグＦ２として使用されている。この表示終了フラグＦ２は、例えば、省電力のために液晶ディスプレイ３００の画面表示をＯＦＦする処理がなされると「１」に設定される。
【００１６】
また、データ処理部１００が送出する各画素データ列には、１行分の画素データ列のサイズを示すサイズ情報を含むヘッダ情報が付与されている。そして、後述のライト部４１０が、このヘッダ情報からサイズ情報を抽出して後述の切替フラグ設定部４３０に通知することになる。
＜１−３＞液晶ディスプレイ
液晶ディスプレイ３００は、アクティブマトリクス駆動方式の液晶ディスプレイであり、ディスプレイ画面を構成する各画素に対応する部分に配設された薄膜トランジスタ（制御用素子：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）（図示せず）と、各ＴＦＴのソースに接続される１４４０本のソース線（第１の信号線）Ｓ［ｉ］（ｉ＝０，１，２，・・・，１４３９）（図２参照）と、各ＴＦＴのゲートに接続される６４０本のゲート線（第２の信号線）Ｇ［ｊ］（ｊ＝０，１，２，・・・，６３９）（図２参照）と、液晶パネルの背面側に配設された導光板（図示せず）と、導光板の端面に対向する形で配設されたバックライト（図示せず）とを備えている。また、液晶ディスプレイ３００は、ＶＧＡ解像度を有する。以下、複数のソース線Ｓ［ｉ］の並び方向を横方向（第１の方向）とし、複数のゲート線Ｇ［ｊ］の並び方向を縦方向（第２の方向）として説明する。ここで、ゲート線Ｇ［ｊ］の電圧レベルが「Ｈｉｇｈ」レベルの場合、当該ゲート線Ｇ［ｊ］に接続されたＴＦＴがオン状態になる。そして、ＴＦＴがオン状態にあれば、対応する画素がソース線の電圧レベルに応じた強度で発光することになる。
【００１７】
また、液晶ディスプレイ３００では、縦２画素×横２画素の複数の画素から１つの画素ブロックが構成され、横２４０個×縦３２０個の画素ブロックが格子状に配列されている。そして、各画素には、３原色に対応した３つのサブ画素が横方向に配列されている。
＜１−４＞ディスプレイ制御回路
ディスプレイ制御回路４００は、ＬＳＩ等からなり、図１に示すように、ライト部４１０、バッファ４２０、切替フラグ設定部４３０、タイミングジェネレータ４４０、クロック周期を変換する変換部４６０、タイミングジェネレータ３３０から出力される動作クロック信号を分周する分周器４５０、ソースドライバ２１０およびゲートドライバ２２０を含んで構成され、データ処理部１００から送出された画素データ列に基づいて対応する液晶ディスプレイ３００の画素を発光させる。
【００１８】
ライト部４１０は、データ処理部１００から取得した画素データ列をバッファ４２０に書き込む。このとき、ライト部４１０は、画素データ列に付与されたヘッダ情報の中からサイズ情報を抽出して切替フラグ設定部４３０に通知する。
バッファ４２０は、ＦＩＦＯ方式バッファからなり、データ処理部１００から送出される画素データ列を構成する各画素データを格納する複数の格納領域から構成される。ここで、１つの画素データは、前述のように、８ビットのデータ（２５６階調に相当）からなる３つのサブ画素の画素データから構成され、３バイト（２４ビット）の大きさのデータである。そして、データ処理部３００が高解像度の画像データ（ＶＧＡデータ）を構成する画素データ列を送出すれば、バッファ４２０は、縦１画素×横４８０画素分の複数の画素データ（４８０×３個のサブ画素の画素データ）より構成される１．４４キロバイトの画素データ列を格納することになる。一方、データ処理部３００が低解像度が画像データ（ＱＶＧＡデータ）を構成する画素データ列を送出すれば、バッファ４２０は、縦１画素×横２４０画素分の複数の画素データ（２４０×３個のサブ画素の画素データ）より構成される７２０バイトの画素データ列を格納することになる。また、バッファ４２０は、１４４０本の配線からなるデータバス（ＢＵＳ）（図１参照）を介してソースドライバ２１０に接続されており、ディスプレイ制御回路４００内で１フレーム分の画像データを記憶する必要がない。これにより、ディスプレイ制御回路４００に必要とされるメモリ容量の低減を図ることができる。
【００１９】
切替フラグ設定部（判定回路）４３０は、データ処理部１００から送出される画素データ列が高解像度の画像データに対応するものか否かを判定し、判定した結果に基づいて、ソースドライバ２１０が分岐配線および非分岐配線を、アクティブまたは非アクティブに切り替える際の指標となる切替フラグＦ１の内容を設定する。ここにおいて、切替フラグ設定部４３０は、ライト部４１０から通知されるサイズ情報から、画素データ列のサイズと予め保持する所定のサイズ閾値（例えば、１キロバイト）とを比較して、画素データ列のサイズが所定のサイズ閾値以上（高解像度の画像データ）であれば、切替フラグ保持部２１０ａが保持する切替フラグＦ１を「０」に設定する。一方、画素データ列のサイズが所定のサイズ閾値未満（低解像度の画像データ）であれば、切替フラグＦ１を「１」に設定する。
【００２０】
分周器４５０は、タイミングジェネレータ４４０から入力される動作クロック信号の周波数を１／２に分周して出力する。
＜１−４−１＞タイミングジェネレータ
タイミングジェネレータ４４０は、データ処理部１００から入力されるタイミング制御信号を動作クロックとして動作する。そして、タイミングジェネレータ４４０は、当該動作クロックをソースドライバ２１０、ゲートドライバ２２０および切替フラグ設定部４４０に分配している。
＜１−４−２＞ソースドライバ
ソースドライバ２１０は、図３に示すように、バッファ４２０の複数の出力端子ＯＵＴ１［ｉ］から入力される画素データを複数のソース線［ｉ］に供給する複数の分配回路２１０ｈと、複数の分配回路２１０ｈに表示モードライン２１０ｃを介して接続され切替フラグＦ１の内容に基づいて表示モードライン２１０ｃの電圧レベルを設定する切替フラグ保持部２１０ｂとを備える。
【００２１】
ここで、複数の分配回路２１０ｈおよび表示モードライン２１０ｃとから構成される回路は、表示モードライン２１０ｃが「Ｌｏｗ」レベルであれば、非分岐配線（第１の非分岐配線）を構成し（つまり、非分岐配線がアクティブ、且つ、分岐配線が非アクティブ）、表示モードライン２１０ｃが「Ｈｉｇｈ」レベルであれば、分岐配線（第１の分岐配線）を構成する（つまり、非分岐配線が非アクティブ、且つ、分岐配線がアクティブ）ことになる。
【００２２】
分配回路２１０ｈは、バッファ３２０の出力端子ＯＵＴ１［ｉ］と同数の出力端子ＯＵＴ１２［ｉ］（ｉ＝０，１，２，・・・，１４３９）を備えており、表示モードライン２１０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、バッファ４２０の出力端子ＯＵＴ［ｉ］からの出力をそのままＯＵＴ１２［ｉ］に出力し、一方、表示モードライン２１０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、バッファ４２０の出力端子ＯＵＴ１［ｉ］から出力される画素データを出力端子ＯＵＴ１２［ｉ］および出力端子ＯＵＴ１２［ｉ＋３］に同時に出力する。
【００２３】
更に、分配回路２１０ｈは、表示モードライン２１０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、タイミングジェネレータ４４０から入力される動作クロック１周期ごとにディスプレイ画面１行分の画素データを出力し、表示モードライン２１０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、動作クロック２周期ごとにディスプレイ画面１行分の画素データを出力する。
【００２４】
なお、分配回路２１０ｈは、入力端子の一方が表示モードライン２１０ｃに接続され他方がバッファ４２０の出力端子ＯＵＴ１［ｉ］に接続された複数の第１のＡＮＤ回路２１０ｄと、入力端子の一方が表示モードライン２１０ｃにインバータ接続され他方がバッファ４２０の出力端子ＯＵＴ１［ｉ］に接続された複数の第２のＡＮＤ回路２１０ｅと、入力端子の一方が第１のＡＮＤ回路２１０ｄの出力端子に接続され他方が第２のＡＮＤ回路２１０ｅの出力端子に接続された複数の第１のＯＲ回路２１０ｆとから構成される。そして、各分配回路２１０ｈには、バッファ４２０の出力端子ＯＵＴ１［ｊ］や第１のＯＲ回路２１０ｆから出力される画素データ信号を駆動電圧出力回路２１０ａに出力する周期を変換する変換部２１０ｇが接続されている。
【００２５】
上述のように、図３に示される例では、それぞれ３つの、第１のＡＮＤ回路２１０ｄ、第２のＡＮＤ回路２１０ｅ、第１のＯＲ回路２１０ｆからなる分配回路２１０ｈを１つ点線で囲って例示しているのみであるが、同様の分配回路２１０ｈは、３つのソース線［ｉ］毎に、複数設けられている。
変換部２１０ｇは、入力端子の一方が分周器４５０に接続され他方が表示モードライン２１０ｂを介して後述の切替フラグ保持部２１０ｂに接続された第３のＡＮＤ回路２１０ｇ１と、入力端子の一方がタイミングジェネレータ４４０に接続され他方が表示モードライン２１０ｂを介して切替フラグ保持部２１０ｂにインバータ接続された第４のＡＮＤ回路２１０ｇ２と、入力端子の一方が第１のＡＮＤ回路２１０ａに接続され他方が第２のＡＮＤ回路４６０ｂに接続された第２のＯＲ回路２１０ｇ３と、バッファ４２０の出力端子ＯＵＴ１［ｊ］から出力される画素データを駆動電圧出力回路２１０ａに出力する周期を第２のＯＲ回路２１０ｇから出力される信号周期と同じに設定する論理集積回路２１０ｇ４とから構成されている。
【００２６】
切替フラグ保持部２１０ｂは、切替フラグＦ１を保持しており、切替フラグＦ１が「０」に設定されると、表示モードライン２１０ｃの電圧レベルを「Ｌｏｗ」レベルに設定し、切替フラグＦ１が「１」に設定されると、表示モードライン２１０ｃの電圧レベルを「Ｈｉｇｈ」レベルに設定する。ここにおいて、「Ｌｏｗ」レベルとは、表示モードライン２１０ｃに接続されたＡＮＤ回路の入力が「０」と認識される電圧以下の電圧であり、「Ｈｉｇｈ」レベルとは、表示モードライン２１０ｃに接続されたＡＮＤ回路の入力が「１」と認識される電圧以上の電圧であることを表す。
【００２７】
駆動電圧出力回路２１０ａは、ＤＡコンバータ等により構成され、バッファ４２０から入力される画素データを２５６段階の所定の電圧（ソース電圧）に変換して出力する。
ここにおいて、図３から明らかなように、分配回路２１０ｈは、表示モードライン２１０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、第１のＡＮＤ回路２１０ｄがバッファ４２０からの入力をそのまま駆動電圧出力回路２１０ａに出力し且つ第２のＡＮＤ回路２１０ｅがバッファ４２０からの入力に関わらず電圧を出力しなくなるので、出力端子ＯＵＴ１［ｋ］からの出力が、駆動電圧出力回路２１０ａにより昇圧されてソース線Ｓ［ｋ］およびＳ［ｋ−３］に同時に出力されることになる。一方、表示モードライン２１０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、第１のＡＮＤ回路２１０ｄがバッファ４２０からの入力に関わらず出力が「Ｌｏｗ」レベルに維持されるので、バッファ４２０の出力端子ＯＵＴ１［ｋ］から第２のＡＮＤ回路２１０ｅに入力された信号が、駆動電圧出力回路２１０ａにより昇圧されてソース線Ｓ［ｋ］のみに出力されることになる。
＜１−４−３＞ゲートドライバ
ゲートドライバ２２０は、図４に示すように、ゲート線Ｇ［ｊ］と同数の複数の出力端子ＯＵＴ２［ｊ］（ｊ＝０，１，２，・・・，６３９）を有する駆動電圧出力回路２２０ａを備える。
【００２８】
駆動電圧出力回路２２０ａは、レベルシフタ（図示せず）等を備え、タイミングジェネレータ４４０から入力される動作クロック信号に同期して、複数の出力端子ＯＵＴ２［ｊ］（ｊ＝０，１，２，・・・，６３９）の中から選択した１の出力端子ＯＵＴ２［ｊ］から対応するゲート線Ｇ［ｊ］に対して所定の電圧（ゲート電圧）の行指定信号線を出力する。
＜２＞動作
本実施の携帯に係る携帯端末に係るデータ処理部１００およびディスプレイ制御回路４００の動作のフローチャートを図５に示す。
【００２９】
まず、ユーザが液晶ディスプレイ３００の電源をＯＮにすると（ステップＳ１）、データ処理部１００が、切替フラグＦ１および表示終了フラグＦ２をいずれも「０」に初期化する（ステップＳ２）。この切替フラグＦ１および表示終了フラグＦ２の内容は、更新処理がなされない限り初期化時の値で維持される。
次に、データ処理部１００は、記憶部５０に記憶されている１フレーム分の画像データを取得する（ステップＳ３）。
【００３０】
そして、データ処理部１００は、取得した画像データの中からディスプレイ画面１行分を構成する画素データ列を選出し、当該画素データ列のサイズを示すサイズ情報（サイズ情報を含むヘッダ情報）を付与する（ステップＳ４）。ここにおいて、データ処理部１００は、記憶部５０内の各格納領域のアドレスを管理しており、ディスプレイ画面１行分のデータ先頭のアドレスと最後尾のアドレスとの差からデータの大きさを算出する。
【００３１】
その後、データ処理部１００は、ヘッダ情報が付与された画素データ列を通信路５００を介してディスプレイ制御回路４００へ送出する（ステップＳ５）。
一方、ディスプレイ制御回路４００では、ライト部４１０が、データ処理部１００から画素データ列を取得すると、画素データ列に付与されたヘッダ情報の中からサイズ情報を抽出する（ステップＳ６）。そして、ライト部４１０は、抽出したサイズ情報を切替フラグ設定部４３０に通知する。
【００３２】
次に、切替フラグ設定部４３０は、ライト部４１０からサイズ情報が通知されると、当該サイズ情報が示す画素データ列のサイズが所定のサイズ閾値（例えば、１キロバイト）よりも大きいか否かを判定する（ステップＳ７）。
ステップＳ７において、切替フラグ設定部４３０は、取得した画素データ列のサイズが所定のサイズ閾値以上と判定すると（ステップＳ７：ＹＥＳ）、切替フラグ保持部２１０ｂが保持する切替フラグＦ１を「０」に設定する（ステップＳ８）。この切替フラグ保持部２１０ｂは、切替フラグＦ１の内容を電圧に変換して出力するものであり、切替フラグＦ１が「０」に設定されると表示モードラインの電圧が「Ｈｉｇｈ」となる。表示モードラインの電圧が「Ｈｉｇｈ」となると、非分岐配線がアクティブ、且つ、分岐配線が非アクティブに設定される（ステップＳ９）。
【００３３】
一方、ステップＳ７において、切替フラグ設定部４３０は、取得した画素データ列のサイズが所定のサイズ閾値未満低解像度画像を示すと判断すると（ステップＳ７：ＮＯ）、切替フラグ保持部２１０ｂが保持する切替フラグＦ１を「１」に設定する（ステップＳ１０）。切替フラグＦ１が「１」に設定されると表示モードラインの電圧が「Ｈｉｇｈ」となり、非分岐配線が非アクティブ、且つ、分岐配線がアクティブに設定される（ステップＳ１１）。
【００３４】
次に、ライト部４１０は、データ処理部１００から取得した画素データ列をバッファ４２０に書き込んでいく（ステップＳ１２）。このとき、ライト部４１０は、ヘッダ情報に含まれるサイズ情報に基づいてデータ処理部１００から送出されるディスプレイ画面１行分の画素データ列がバッファ４２０に書き込まれたことを判断する。
そして、ソースドライバ２１０が、バッファ４２０に格納された画素データを液晶ディスプレイ３００のソース線に出力することで、液晶ディスプレイ３００に画像を表示する（ステップＳ１３）。
【００３５】
その後、液晶ディスプレイ３００に画像データを表示した状態でタイミングジェネレータ４４０から切替フラグ設定部４３０に入力される動作クロックの１周期に相当する時間が経過すると、切替フラグ設定部４３０が、切替フラグＦ１を”０”に設定する（ステップＳ１４）。
また、データ処理部１００では、タイミングジェネレータ４４０からソースドライバ２１０に入力される動作クロックの１周期毎に、１フレーム分の画像データを構成する画素データの全てのディスプレイ制御回路４００への送出が完了したか否かを判断する（ステップＳ１５）。
【００３６】
ステップＳ１５において、データ処理部１００は、１フレーム分の画像データを構成する画素データの全てのディスプレイ制御回路４００への送出が完了していないと判断すると（ステップＳ１５：ＮＯ）、再び、記憶部５０から他の１行分の画像データを取得する（ステップＳ４）。
一方、ステップＳ１５において、データ処理部１００は、１フレーム分の画像データを構成する画素データの全てのディスプレイ制御回路４００への送出が完了したと判断すると（ステップＳ１５：ＹＥＳ）、データ処理部１００自身が保持する表示終了フラグＦ２が「１」に設定されているか否かを判断する（ステップＳ１６）。この表示終了フラグＦ２は、データ処理部１００が、携帯端末１の省電力化のために液晶ディスプレイ３００の画像表示を終了させる処理を行うときに「１」に設定される。ここで、データ処理部１００は、操作部３０に対して入力がない状態が所定期間だけ継続すると、表示終了フラグＦ２を「１」に設定する。
【００３７】
ステップＳ１６において、データ処理部１００は、表示終了フラグＦ２が「１」に設定されていないと判断すると（ステップＳ１６：ＮＯ）、ステップＳ３に移行する。
一方、ステップＳ１６において、データ処理部１００は、表示終了フラグＦ２が「１」に設定されていると判断すると（ステップＳ１６：ＹＥＳ）、液晶ディスプレイ３００の電源をＯＦＦにする（ステップＳ１７）。
＜２−１＞画像表示動作
以下、図５の「画像表示」処理（ステップＳ１３参照）におけるディスプレイ制御回路４００の動作について、図６から図８を用いながら説明する。
＜２−１−１＞データ処理部１００が、高解像度の画像データ（ＶＧＡデータ）を構成する画素データ列を取得した場合
ソースドライバ２１０は、非分岐配線がアクティブ、且つ、分岐配線が非アクティブに設定され、図６（ａ）に示すように、動作クロック信号Ｃｌｋに同期して、１周期毎に全てのソース線Ｓ［ｉ］（ｉ＝０，１，２，・・・，１４３９）から電圧Ｄｋ［ｉ］（ｉ＝０，１，２，・・・，１４３９，ｋ＝０，１，２，・・・，６３９）を同時に出力する。そして、動作クロック信号１周期毎に、出力する電圧をＤｋ［ｉ］からＤｋ＋１［ｉ］に変更していく。
【００３８】
一方、ゲートドライバ２２０は、動作クロック信号Ｃｌｋに同期して、１周期毎に電圧を出力するゲート線Ｇ［ｊ］（ｊ＝０，１，２，・・・，６３９）を変更していく。
これにより、図７（ａ）乃至（ｃ）に示すように、バックライトの光を透過させる画素（図７（ａ）乃至（ｃ）のハッチ部分）が、１画素分ずつずれていく。
＜２−１−２＞データ処理部１００が、低解像度の画像データ（ＱＶＧＡデータ）を構成する画素データ列を取得した場合
ソースドライバ２１０は、非分岐配線が非アクティブ、且つ、分岐配線がアクティブに設定され、図６（ｂ）に示すように、動作クロック信号Ｃｌｋに同期して、１周期毎に全てのソース線Ｓ［ｉ］（ｉ＝０，１，２，・・・，１４３９）から電圧Ｄｋ［ｉ］（ｉ＝０，１，２，・・・，１４３９，ｋ＝０，１，２，・・・，６３９）を同時に出力する。そして、動作クロック信号２周期毎に、出力する電圧をＤｋ［ｉ］からＤｋ＋１［ｉ］に変更していく。
【００３９】
一方、ゲートドライバ２２０は、前述＜２−３−１＞と同様に、動作クロック信号Ｃｌｋに同期して、１周期毎に行指定信号を出力するゲート線Ｇ［ｊ］（ｊ＝０，１，２，・・・，６３９）を変更していく。
これにより、図８（ａ）乃至（ｃ）に示すように、バックライトの光を透過させる画素（図８（ａ）乃至（ｃ）のハッチ部分）が、１画素分ずつずれていくとともに、２周期ことにソース線Ｓ［ｉ］に出力される画素データが変わっていくことになる。
【００４０】
結局、本実施の形態に係るディスプレイ制御回路４００では、図９に示すように、データ処理部１００からバッファ４２０に１行分の画素データを送出し、バッファ４２０に格納された１行分の画像データがソースドライバ２１０を介して、液晶ディスプレイ３００の各ソース線Ｓ［ｉ］（ｉ＝０，１，２，・・・，１４３９）に出力されることになる。従って、１行分の画素データ列を格納できるだけのバッファ４２０があればよいので、従来に比べて必要なメモリ容量の低減を図ることができ、コスト低減が図れる。
【００４１】
また、バッファ４２０は、１行分の画素データ列を格納できるだけのメモリ容量（例えば、ＶＧＡデータであれば、１４４０バイト）を備えたものであればよく、１フレーム分の画素データを格納できるメモリ容量（例えば、ＶＧＡデータであれば、１４４０×６４０バイト）を備えた表示メモリに比べて面積を小さくすることができる。従って、従来例の携帯端末に比べてディスプレイ制御回路４００の小型化を図りやすいという利点がある。
【００４２】
更に、本実施の形態に係る携帯端末は、１フレーム分の画像データの中から１行分の画素データ列を読み出す処理および画素データ列を加工してバッファ４００に格納する処理が不要となるので、１行分の画素データをディスプレイに表示させるまでの処理の簡素化を図ることができる。また、処理を簡素化することにより、ディスプレイ制御回路４００に最低限求められる性能を低く抑えることで、コスト低減を図ることができる。
【００４３】
また、本実施の形態は、画素データ列を読み出す処理と画素データ列を加工してバッファに格納する処理が不要になるため、電力削減にも効果がある。
＜実施の形態２＞
＜１＞構成
本実施の形態に係る携帯端末１は実施の形態１と略同様の構成（図１参照）であり、ディスプレイ制御回路４００のライト部４１０、切替フラグ設定部４３０、ソースドライバ２１０およびゲートドライバ２２０の構成のみが相違する。なお、実施の形態１と同様の構成については、適宜説明を省略する。
＜１−１＞ライト部
ライト部４１０は、実施の形態１と同様の機能に加えて、データ処理部１００から通信路５００を介してディスプレイ制御回路４００に送出される画素データ列の大きさを算出する機能を有する。そして、ライト部４１０は、算出した画素データ列のサイズを切替フラグ設定部４３０に通知する。
＜１−２＞切替フラグ設定部
切替フラグ設定部４３０は、ライト部４１０から通知される画素データ列のサイズに基づいて、切替フラグ保持部２１０ｂ，２２０ｂが保持する切替フラグＦ１の内容を設定する。切替フラグ設定部４３０は、画像データの大きさが、ＶＧＡに対応する４８０画素分の大きさであれば切替フラグＦ１を「０」に設定し、ＱＶＧＡに対応する２４０画素分の大きさであれば切替フラグＦ１を「１」に設定する。
＜１−３＞ソースドライバ
ソースドライバ２１０は、図１０に示すように、バッファ４２０の複数の出力端子ＯＵＴ１［ｉ］から入力される画素データ信号を各ソース線［ｉ］に供給する複数の第１の分配回路２１０ｈと、第１の分配回路２１０ｈに表示モードライン２１０ｃを介して接続され切替フラグＦ１の内容に基づいて表示モードライン２１０ｃの電圧レベルを設定する切替フラグ保持部２１０ｂとを備える。なお、切替フラグ保持部２１０ｂおよび駆動電圧出力回路２１０ａは、実施の形態１と同様の構成なので説明を省略する。
【００４４】
ここで、複数の第１の分配回路２１０ｈおよび表示モードライン２１０ｃとから構成される回路は、表示モードライン２１０ｃが「Ｌｏｗ」レベルであれば、非分岐配線（第１の非分岐配線）を構成し（つまり、非分岐配線がアクティブ、且つ、分岐配線が非アクティブ）、表示モードライン２１０ｃが「Ｈｉｇｈ」レベルであれば、分岐配線（第１の分岐配線）を構成する（つまり、非分岐配線が非アクティブ、且つ、分岐配線がアクティブ）ことになる。
【００４５】
第１の分配回路２１０ｈは、バッファ３２０の出力端子ＯＵＴ１［ｉ］と同数の出力端子ＯＵＴ１２［ｉ］（ｉ＝０，１，２，・・・，１４３９）を備えており、表示モードライン２１０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、バッファ４２０の出力端子ＯＵＴ［ｉ］からの出力をそのままＯＵＴ１２［ｉ］に出力し、一方、表示モードライン２１０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、バッファ４２０の出力端子ＯＵＴ１［ｉ］から出力される画素データを出力端子ＯＵＴ１２［ｉ］および出力端子ＯＵＴ１２［ｉ−３］に同時に出力する。
【００４６】
なお、第１の分配回路２１０ｈは、入力端子の一方が表示モードライン２１０ｃに接続され他方がバッファ４２０の出力端子ＯＵＴ１［ｉ］に接続された複数の第１のＡＮＤ回路２１０ｄと、入力端子の一方が表示モードライン２１０ｃにインバータ接続され他方がバッファ４２０の出力端子ＯＵＴ１［ｉ］に接続された複数の第２のＡＮＤ回路２１０ｅと、入力端子の一方が第１のＡＮＤ回路２１０ｄの出力端子に接続され他方が第２のＡＮＤ回路２１０ｅの出力端子に接続された複数の第１のＯＲ回路２１０ｆとから構成される。
【００４７】
なお、図９に示される例では、それぞれ３つの、第１のＡＮＤ回路２１０ｄ、第２のＡＮＤ回路２１０ｅ、第１のＯＲ回路２１０ｆからなる分配回路２１０ｈを１つの点線で囲って例示しているのみであるが、同様の分配回路２１０ｈは、３つのソース線［ｉ］毎に、複数設けられている。
＜１−４＞ゲートドライバ
ゲートドライバ２２０は、図１１に示すように、ゲート線Ｇ［ｊ］と同数の複数の出力端子ＯＵＴ２［ｊ］（ｊ＝０，１，２，・・・，６３９）を有する駆動電圧出力回路２２０ａと、駆動電圧出力回路２２０ａの出力端子ＯＵＴ２［ｉ］から入力される行指定信号を各ゲート線Ｇ［ｉ］に供給する第２の分配回路２２０ｈと、切替フラグＦ１の内容に基づいて表示モードライン２２０ｃの電圧レベルを設定する切替フラグ保持部２２０ｂとを備える。
【００４８】
ここで、複数の第２の分配回路２２０ｈおよび表示モードライン２２０ｃとから構成される回路は、表示モードライン２２０ｃが「Ｌｏｗ」レベルであれば、非分岐配線（第２の非分岐配線）を構成し（つまり、非分岐配線がアクティブ、且つ、分岐配線が非アクティブ）、表示モードライン２２０ｃが「Ｈｉｇｈ」レベルであれば、分岐配線（第２の分岐配線）を構成する（つまり、非分岐配線が非アクティブ、且つ、分岐配線がアクティブ）ことになる。
【００４９】
第２の分配回路２２０ｈは、駆動電圧出力回路２２０ａの出力端子ＯＵＴ２［ｊ］と同数の出力端子ＯＵＴ２２［ｊ］（ｊ＝０，１，２，・・・，６３９）を備えており、表示モードライン２１０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、バッファ４２０の出力端子ＯＵＴ２［ｊ］からの出力をそのままＯＵＴ２２［ｊ］に出力し、一方、表示モードライン２１０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、バッファ４２０の出力端子ＯＵＴ２［ｊ］から出力される画素データを出力端子ＯＵＴ２２［ｊ］および出力端子ＯＵＴ１２［ｊ−１］に同時に出力する。
【００５０】
なお、第２の分配回路２２０ｈは、ソースドライバ２１０の第１の分配回路２１０ｈと同様に、第３のＡＮＤ回路２２０ｄ、第４のＡＮＤ回路２２０ｅ、およびＯＲ回路２２０ｆから構成されている。
なお、図１１に示される例では、それぞれ、第２のＡＮＤ回路２２０ｄ、第４のＡＮＤ回路２２０ｅ、ＯＲ回路２２０ｆからなる第２の分配回路２２０ｈを１つの点線で囲って例示しているのみであるが、同様の第２の分配回路２２０ｈは、各ゲート線［ｉ］毎に、複数設けられている。
【００５１】
切替フラグ保持部２１０ｂは、切替フラグＦ１が「０」に設定されると表示モードライン２２０ｃの電圧レベルを「Ｌｏｗ」レベルに設定し、切替フラグＦ１が「１」に設定されると、表示モードライン２２０ｃの電圧レベルを「Ｈｉｇｈ」レベルに設定する。
駆動電圧出力回路２２０ａは、タイミングジェネレータ４４０から入力される動作クロック信号に同期して、各出力端子ＯＵＴ２［ｊ］から時分割で所定の駆動電圧を出力する。
【００５２】
ここにおいて、図１１から明らかなように、表示モードライン２２０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、第３のＡＮＤ回路２２０ｄが駆動電圧出力回路２２０ａからの入力電圧をそのまま出力し且つ第４のＡＮＤ回路２２０ｅが駆動電圧出力回路２２０ａからの入力に関わらず電圧を出力しなくなるので、出力端子ＯＵＴ２［ｋ］からの出力が、ゲート線Ｇ［ｍ］，Ｇ［ｍ−１］に同時に出力されることになる。一方、表示モードライン２２０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、第３のＡＮＤ回路２２０ｄが駆動電圧出力回路２２０ａからの入力電圧に関わらず出力電圧が「Ｌｏｗ」レベルに維持され且つ第４のＡＮＤ回路が駆動電圧出力回路２２０ａからの入力電圧をそのまま出力するので、出力端子ＯＵＴ２［ｍ］からの出力が、ゲート線Ｇ［ｍ］のみに出力されることになる。
＜２＞動作
本実施の携帯に係る携帯端末に係るデータ処理部１００およびディスプレイ制御回路４００の動作のフローチャートを図１２に示す。ここにおいて、ステップＳ５１乃至Ｓ５３と、ステップＳ６２乃至Ｓ６６は、図５におけるステップＳ１乃至Ｓ３と、ステップＳ１４乃至Ｓ１８と同じなので説明を省略する。
【００５３】
ステップＳ５３の後、データ処理部１００は、記憶部５０から取得したディスプレイ１行分に相当する複数の画素データからなる画素データ列をディスプレイ制御回路４００に送出する（ステップＳ５４）。ここで、データ処理部１００は、画素データ列の最後に画素データ列と区別可能な識別情報を付与する。この識別情報は、データ処理部１００から送られてくる画素データ列の最後尾を識別するために用いられる。
【００５４】
そして、ディスプレイ制御回路４００では、ライト部４１０が、データ処理部１００から入力された画素データ列をバッファ４２０に書き込んでいく（ステップＳ５５）。ここで、ライト部４１０は、画素データ列を構成する画素データ数をカウントするカウンタ（図示せず）を備えており、画素データ列がバッファ４２０に書き込まれる際に画素データ数をカウントする。
【００５５】
その後、ライト部４１０は、画素データ列の最後尾に付与された識別情報を取得すると、画素データ列のサイズを算出し（ステップＳ５６）、算出した画素データ列のサイズを示す情報を切替フラグ設定部４３０に通知する。
次に、切替フラグ設定部４３０は、ライト部４１０から画素データ列のサイズが通知されると、通知された画素データ列のサイズが所定のサイズ閾値（例えば、１キロバイト）よりも大きいか否かを判定する（ステップＳ５７）。
【００５６】
ステップＳ７において、切替フラグ設定部４３０は、取得した画素データ列のサイズが所定のサイズ閾値以上と判定すると（ステップＳ５７：ＹＥＳ）、切替フラグ保持部２１０ｂが保持する切替フラグＦ１を「０」に設定する（ステップＳ５８）。切替フラグＦ１が「０」に設定されると、表示モードラインの電圧を「Ｌｏｗ」レベルとなり、非分岐配線がアクティブ、且つ、分岐配線が非アクティブに設定される（ステップＳ５９）。
【００５７】
一方、ステップＳ５７において、切替フラグ設定部４３０は、取得した画素データ列のサイズが所定のサイズ閾値未満と判断すると（ステップＳ５７：ＮＯ）、切替フラグＦ１を「１」に設定する（ステップＳ６０）。切替フラグＦ１が「１」に設定されると、表示モードラインの電圧が「Ｈｉｇｈ」となり、非分岐配線が非アクティブ、且つ、分岐配線がアクティブに設定される（ステップＳ６１）。
【００５８】
その後、ステップＳ６２に移行する。
＜２−１＞画像表示動作
以下、本実施の形態のソースドライバ２１０、ゲートドライバ２２０および液晶ディスプレイ３００の動作について図１３および図１４を用いながら説明する。ここで、バッファ４２０に高解像度の画像データ（ＶＧＡデータ）が書き込まれる場合の動作は、実施の形態１と同様なので説明を省略する。以下、バッファ４２０に低解像度の画像データ（ＱＶＧＡデータ）が書き込まれる場合の画像表示動作について説明する。
【００５９】
ソースドライバ２１０は、図１３に示すように、動作クロック信号Ｃｌｋに同期して、１周期毎に全てのソース線Ｓ［ｉ］（ｉ＝０，１，２，・・・，１４３９）から電圧Ｄｋ［ｉ］（ｉ＝０，１，２，・・・，１４３９，ｋ＝０，１，２，・・・，６３９）を同時に出力する。そして、動作クロック信号１周期毎に、出力する電圧をＤｋ［ｉ］からＤｋ＋１［ｉ］に変更していく。
【００６０】
一方、ゲートドライバ２２０は、まず、動作クロック信号Ｃｌｋの１周期において、ゲート線Ｇ［６３９］とゲート線Ｇ［６３８］に電圧レベル「Ｈｉｇｈ」の電圧を同時に出力する。続いて、クロックＣｌｋに同期して、ゲート線Ｇ［６３７］，Ｇ［６３６］に電圧レベル「Ｈｉｇｈ」の電圧を同時に出力する。
つまり、ゲートドライバ２２０は、ゲート線Ｇ［６３９−２ｎ］およびＧ［６３９−（２ｎ＋１）］に電圧レベル「Ｈｉｇｈ」の電圧を出力した後、ゲート線Ｇ［６３９−２（ｎ＋１）］およびＧ［６３９−（６（ｎ＋１）＋１）］に電圧レベル「Ｈｉｇｈ」の電圧を出力することになる。
【００６１】
これにより、図１４（ａ）および（ｂ）に示すように、バックライトの光を透過させる画素（図１４（ａ）および（ｂ）のハッチ部分）が、１周期で２画素分ずつずれていくとともに、１周期ことにソース線に出力されるデータ信号が変わっていくことになる。
結局、本実施の形態に係るディスプレイ制御回路４００は、動作クロック１周期でゲート線２本分の画素を同時に光らせることができるので、実施の形態１に係るディスプレイ制御回路４００に比べて、１フレーム分の画像を表示するのに要する時間を短縮することができる。従って、実施の形態１に係るディスプレイ制御回路４００に比べて、表示画面を切り替える際の応答性に優れた携帯端末１を提供することができる。
【００６２】
また、本実施の形態は、画素データ列を読み出す処理と画素データ列を加工してバッファに格納する処理が不要になるため、電力削減にも効果がある。
＜変形例＞
（１）前述の実施の形態１および２では、液晶ディスプレイ３００がＶＧＡ解像度であるのに対して、画像データがＱＶＧＡ解像度である例について説明したが、これに限定されるものではなく、液晶ディスプレイの解像度がＶＧＡよりも高解像度（例えば、ＳＶＧＡ（８００画素×６００画素）やＸＧＡ（１０２４画素×７６８画素））であってもよいし、また画像データがＱＶＧＡ解像度よりも低解像度（例えば、ＱＱＶＧＡ）の画像を示すものであってもよい。
【００６３】
ここで、前述の各実施の形態において、ソース線［ｉ］の本数を６００×３本とし、ゲート線Ｇ［ｊ］の本数を８００本とすれば、ＳＶＧＡデータとＳＶＧＡよりも低解像度の４００画素×３００画素の画像データとを切り替えて表示できるようになる。また、ソース線［ｉ］の本数を７６８×３本とし、ゲート線Ｇ［ｊ］の本数を１０２４本とすれば、ＸＧＡデータとＸＧＡよりも低解像度の３８４画素×５１２画素の画像データとを表示できる。更に、ソース線［ｉ］の本数を２４０×３本とし、ゲート線Ｇ［ｊ］の本数を３２０本とすれば、ＳＶＧＡデータとＳＶＧＡよりも低解像度の４００画素×３００画素の画像データとを切り替えて表示できるようになる。
【００６４】
（２）前述の実施の形態では、ＣＰＵ１２０が記憶部５０のプログラム格納領域５３に格納されている表示プログラムを実行することにより記憶部５０から画素データ列を取得してディスプレイ制御回路４００へ送信する機能が実現される例について説明したが、これに限定されるものではなく、例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向け集積回路）から構成され、記憶部５０から画素データ列を取得してディスプレイ制御回路４００へ送信するハードウェアを備えるものであってもよい。
【００６５】
（３）前述の実施の形態では、アクティブマトリクス方式の液晶ディスプレイ３００を備える携帯端末の例について説明したが、これに限定されるものではなく、例えば、単純マトリクス方式の液晶ディスプレイを備える携帯端末であってもよい。更に、有機ＥＬディスプレイを備える携帯端末であってもよい。
（４）前述の実施の形態では、本発明を携帯端末１に適用した場合について説明したが、これに限定されるものではなく、種々の携帯型電子機器（例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ：携帯情報端末）や、デジタルカメラ、パーソナルコンピュータなどに適用してもよい。
【００６６】
（５）前述の実施の形態１および２では、データ処理部１００が画像データにサイズ情報を含むヘッダ情報を付与して送出するとともに、切替フラグ設定部４３０が、ライト部４１０がヘッダ情報の中から抽出したサイズ情報に基づいて切替フラグＦ１の内容を設定する例について説明したが、これに限定されるものではなく、例えば、画像データの最後尾に全ての画像データと区別でき且つ送出される画像データのサイズを識別するサイズ識別情報を別途付与し、切替フラグ設定部４３０が、ライト部４１０により抽出されるこのサイズ識別情報に基づいて切替フラグＦ１の内容を設定するものであってもよい。
＜補足＞
（１）実施の形態１および２に係る携帯端末１は、２４０×３２０個の画素（２４０×３２０×３個のサブ画素）が２次元配列されたディスプレイ画面を有し且つ各画素を発光制御するための１４４０本のソース線Ｓ［ｉ］（ｉ＝０,１,２,・・・,１４３９）および６４０本のゲート線Ｇ［ｊ］（ｊ＝０，１，２，・・・，６３９）が接続された液晶ディスプレイ３００と、ソース線Ｓ［ｉ］への画素データの供給を制御するディスプレイ制御回路４００とを備えている。そして、ディスプレイ制御回路４００は、行単位で送られてきた画素データ列を一時保持するバッファ４２０と、バッファ４２０に保持された画素データ列の画素数がディスプレイ画面の行方向の画素数と等しいか、ディスプレイ画面の行方向の画素数のＭ（Ｍは２以上の整数）分の１であるかを判定する機能を有する切替フラグ設定部４３０と、２本のソース線Ｓ［ｉ］，Ｓ［ｉ−３］毎にバッファ４２０内の１つの格納領域から送出される画素データが分岐して供給されるよう配線された分岐配線（第１の分岐配線）と、各ソース線Ｓ［ｉ］に、バッファ４２０内の１つの格納領域から送出される画素データが１対１に対応して供給されるよう配線された非分岐配線（第１の非分岐配線）と、切替フラグ設定部４３０が、バッファ４２０に保持された画素データ列の画素数がディスプレイ画面の行方向の画素数と等しいと判定したときは、非分岐配線をアクティブに、分岐線路を非アクティブに切り替え、切替フラグ設定部４３０がディスプレイ画面の行方向の画素数の２分の１であると判定したときは、分岐配線をアクティブに、非分岐配線を非アクティブに切り替える切替フラグ保持部２１０ｂとを備える。
【００６７】
本構成によれば、画素データ列を読み出す処理と画素データ列を加工してバッファに格納する処理が不要になるため、電力削減にも効果がある。
また、本構成によれば、表示メモリや表示メモリからデータを読み出すリード部、読み出したデータを加工する加工部が不要となり、更に、１行分の画素データ列を格納できるだけのバッファ４２０があればよいので、必要なメモリサイズの低減によるコスト低減を図ることができる。
【００６８】
（２）実施の形態１に係る携帯端末１では、ディスプレイ制御回路４００が、保持された画素データ列に対応する画素数がディスプレイ画面の行方向の画素数と等しいときは、ディスプレイ画面内における発光させる行を指定する行指定信号を所定の周期（例えば、１０ｍｓ）でゲート線Ｇ［ｊ］に出力し、保持された画素データ列の画素数がディスプレイ画面の行方向の画素数の２分の１のときは、行指定信号を所定の周期の２倍の周期（例えば、２０ｍｓ）でゲート線Ｇ［ｊ］に出力する。
【００６９】
本構成によれば、ゲートドライバ２２０として従来と同様の構成を採用することができる。
（３）前述の実施の形態２に係る携帯端末１は、ディスプレイ制御回路４００が、更に、２本のゲート線Ｇ［ｊ］，Ｇ［ｊ−３］毎にディスプレイ画面内において発光させる行を指定する行指定信号が分岐して供給されるよう配線された分岐配線と、各ゲート線Ｇ［ｊ］に、行指定信号が１対１に対応して供給されるよう配線された非分岐配線とを備える。
【００７０】
本構成によれば、ゲートドライバ２２０が、ソースドライバ２１０が出力する画素データに対応する列を指定する行指定信号を２本のゲート線Ｇ［ｊ］，Ｇ［ｊ−３］に一度に出力するので、１フレームを表示するのに要する時間を低減することができるから、ユーザ入力に応じて表示画面を切り替える際の応答性を向上させることができる。
（４）前述の実施の形態１および２に係る携帯端末１は、ディスプレイ画面に表示される１つの画像を示す画像データの中から行単位で画素データ列を通信路５００を介してディスプレイ制御回路４００へ送出するデータ処理部１００を備えており、切替フラグ保持部（切替部）２１０ｂが、分岐配線（第１の分岐配線と第２の分岐配線）および非分岐配線（第１の非分岐配線と第２の非分岐配線）についてアクティブ、非アクティブを切り替える指標となる切替フラグＦ１を保持し、切替フラグＦ１の内容に応じて分岐配線および非分岐配線とを切り替える。そして、切替フラグ設定部４３０が、データ処理部１００から通信路５００を介して入力されるヘッダ情報やその他識別情報を用いて判定を行うとともに、判定結果に基づいて切替フラグＦ１の内容を設定する。
【００７１】
本構成によれば、切替フラグ設定部４３０がデータ処理部１００から入力されるヘッダ情報に基づいて切替フラグＦ１の内容を設定するので、切替フラグＦ１を入力される画素データ列に適した内容により確実に設定することができる。
（５）前述の実施の形態１に係る携帯端末１は、ヘッダ情報（データ）が、画素データ列の大きさを示すサイズ情報を含み、切替フラグ設定部４３０が、サイズ情報を用いて判定を行う。
【００７２】
本構成によれば、データ処理部１００から送出される解像度識別情報に基づいて切替フラグＦ１の内容を設定するので、切替フラグ設定部４３０自身が画素データ列に対応する解像度の判別を行う必要がないから、切替フラグ設定部４３０に画素データ列のサイズを算出するためのカウンタ等を設ける必要がなくなるので、切替フラグ設定部４３０の構成を簡素化することができる。
【００７３】
（６）前述の実施の形態２に係る携帯端末１は、ライト部４１０および切替フラグ設定部４３０（判定回路）を備えており、ライト部４１０が、データ処理部１００から入力される画素データ列の大きさを算出し、切替フラグ設定部４３０が、算出した画素データ列の大きさに基づいて判定を行う。
本構成によれば、データ処理部１００において、サイズ情報をヘッダ情報に付加する処理を行う必要がなくなるので、データ処理部１００における処理負担を軽減することができる。
【産業上の利用可能性】
【００７４】
本発明に係る携帯端末は、必要なメモリの大きさの低減を図る技術に適用される。
【符号の説明】
【００７５】
１ 携帯端末
１０ 通信処理部
２０ 音声処理部
３０ 操作部
５０ 記憶部
５１ 高解像度画像格納領域
５２ 低解像度画像格納領域
５３ プログラム格納領域
１００ データ処理部（データ送出部）
１２０ ＣＰＵ
１３０ 主記憶部
２１０ ソースドライバ（第１のドライバ）
２１０ｂ 切替フラグ保持部（切替部）
２１０ｇ 変換部
２１０ｈ，２２０ｈ 分配回路
２２０ ゲートドライバ（第２のドライバ）
３００ 液晶ディスプレイ
４００ ディスプレイ制御回路
４１０ ライト部
４２０ バッファ
４３０ 切替フラグ設定部（判定部）
４４０ タイミングジェネレータ
４５０ 分周器
５００ 通信路
【技術分野】
【０００１】
本発明は、ディスプレイを有した携帯端末に関する。
【背景技術】
【０００２】
携帯端末においては、高解像度のディスプレイに適合した画像データとしてＶＧＡデータが、低解像度のディスプレイに適合した画像データとしてＱＶＧＡデータがある。画素数で表現すれば、後者は前者の１／４に相当する。
そして、ＶＧＡ解像度を有するディスプレイは、ＶＧＡデータを受け取ると、ＶＧＡデータを構成する各画素データをディスプレイの対応する画素で発光させて画像を表示する。
【０００３】
ここで、ＶＧＡなどのデータ量の多い画像を表示する際の省電力技術として、クロック周波数を可変にして消費電力を削除する技術が開示されている（特許文献１参照）。
また、生成する画像に合わせて動作系統を選択して動作させ、消費電力を削減する技術が開示されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２３７９３０号公報
【特許文献２】特開２００８−６０８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の技術では、クロック周波数を速くすることによる電力増加が発生するという問題や、転送するデータを削減できないことにより省電力を図ることが困難であるという問題がある。
また、特許文献２に記載の技術では、転送するデータ量はディスプレイの解像度に合わせたものであるため、電力の削減が困難であるという問題がある。
【０００６】
本発明は上記事由に鑑みてなされたものであり、消費電力を削減することが可能な携帯端末を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係る携帯端末は、複数の画素が２次元配列されたディスプレイ画面を有し且つ各画素を発光制御するための行方向の信号線と列方向の信号線が接続されたディスプレイと、各信号線への画素データの供給を制御するディスプレイ制御部と、ディスプレイ制御部は、画素データを保持するバッファと、バッファに保持された画素データの画素数がディスプレイ画面の行方向の画素数と等しいか、ディスプレイ画面の行方向の画素数のＭ（Ｍは２以上の整数）分の１であるかを判定する判定部と、ディスプレイの行方向に並列したＭ本の信号線毎にバッファ内から送出される画素データが分岐して供給されるよう配線された第１の分岐配線と、ディスプレイの行方向に並列した各信号線に、バッファ内から送出される画素データが１対１に対応して供給されるよう配線された非分岐配線と、判定部が、バッファに保持された画素データ列の画素数がディスプレイ画面の行方向の画素数と等しいと判定したときは、第１の非分岐配線をアクティブに、第１の分岐配線を非アクティブに切り替え、判定部がディスプレイ画面の行方向の画素数のＭ分の１であると判定したときは、第１の分岐配線をアクティブに、第１の非分岐配線を非アクティブに切り替える切替部とを備える。
【発明の効果】
【０００８】
本発明に係る携帯端末によれば、消費電力を削減することが可能な携帯端末を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る携帯端末の構成図である。
【図２】液晶ディスプレイの概略構成図である。
【図３】ソースドライバの構成図である。
【図４】ゲートドライバの構成図である。
【図５】データ処理部およびディスプレイ制御回路の動作を示すフローチャートである。
【図６】ディスプレイ制御回路のソースドライバとゲートドライバの出力に関するタイミングチャートである。
【図７】高解像度の画像データを構成する画素データ列が入力された場合における液晶ディスプレイの発光画素の時間変化を説明する図である。
【図８】低解像度の画像データを構成する画素データ列が入力された場合における液晶ディスプレイの発光画素の時間変化を説明する図である。
【図９】画像データの処理を説明するための概念図である。
【図１０】実施の形態２に係るソースドライバの構成図である。
【図１１】ゲートドライバの構成図である。
【図１２】データ処理部およびディスプレイ制御回路の動作を示すフローチャートである。
【図１３】ディスプレイ制御回路のソースドライバとゲートドライバの出力に関するタイミングチャートである。
【図１４】低解像度の画像データを構成する画素データ列が入力された場合における液晶ディスプレイの発光画素の時間変化を説明する図である。
【発明を実施するための形態】
【００１０】
＜実施の形態１＞
＜１＞構成
本実施の形態に係る携帯端末１の構成を図１に示す。図１に示す携帯端末１は、携帯電話機やＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａｎｄｙｐｈｏｎｅ Ｓｙｓｔｅｍ）等といった移動体通信用に用いられる。
【００１１】
携帯端末１は、図１に示すように、通信処理部１０、音声処理部２０、操作部３０、データ処理部１００、記憶部５０、液晶ディスプレイ（Ｌｙｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）３００およびディスプレイ制御回路４００を含んで構成される。また、データ処理部１００とディスプレイ制御回路４００とは、送信路５００を介して接続されている。
【００１２】
通信処理部１０は、アンテナ１１を介して無線基地局と無線通信を行う。
音声処理部２０は、データ処理部１００から入力される音声データをアナログ信号に変換してスピーカ２１から出力したり、マイクロフォン２２から入力された送話音声をデジタルデータに変換してデータ処理部１００に出力したりする。
操作部３０は、液晶ディスプレイ３００の前面側に配設され、タッチパネル（図示せず）を含んで構成されている。操作部３０は、ユーザがタッチパネルにタッチすると入力信号をデータ処理部１００に送信する。
＜１−１＞記憶部
記憶部５０は、ＮＡＮＤフラッシュメモリ等のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）から構成され、データ処理部１００で実行されるプログラムや液晶ディスプレイ３００に表示される画像を示す画像データが格納されている。この画像データは、複数の画素データから構成されている。また、１つの画素データは、８ビットのデータ（２５６階調に相当）からなる３つのサブ画素の画素データから構成され、３バイト（２４ビット）の大きさを有する。
【００１３】
また、記憶部５０は、図１に示すように、高解像度画像格納領域５１、低解像度画像格納領域５２、プログラム格納領域５３等の格納領域が設定されている。
高解像度画像格納領域５１は、液晶ディスプレイ３００に表示させる画像データのうち、高解像度に適合する画像データ（例えば、ＶＧＡ（６４０画素×４８０画素）データ、以下、高解像度の画像データと称す。）が格納される。なお、本実施の形態では、高解像度の画像データが写真画像やグラフィック画像などを示す画像データとして説明する。
【００１４】
低解像度画像格納領域５２は、液晶ディスプレイ３００に表示させる画像データのうち、低解像度に適合する画像データ（例えば、ＱＶＧＡ（３２０画素×２４０画素）データ、以下、低解像度の画像データと称す。）を格納する。なお、本実施の形態では、低解像度の画像データがメニュー画像や待ち受け画像を示す画像データとして説明する。
プログラム格納領域５３は、データ処理部１００で実行されるプログラムが格納されている。
＜１−２＞データ処理部（データ送出部）
データ処理部１００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央演算処理装置）１２０と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等からなる主記憶部１３０を含んで構成されている。そして、ＣＰＵ１２０が、記憶部５０のプログラム格納領域５３に格納されている各種プログラムを主記憶部１３０に読み込んで実行することにより、携帯端末１の各種機能が実現される。
【００１５】
ＣＰＵ１２０が、プログラム格納領域５３に格納されている画像表示プログラムを実行すると、記憶部５０の高解像度画像格納領域５１あるいは低解像度格納領域５２に格納された画像データを取得して、画像データの一部を構成する画素データ列をディスプレイ制御回路４００に送出する機能が実現される。ここにおいて、データ処理部１００は、例えば、液晶ディスプレイ３００に待ち受け画像を表示させる場合、低解像度画像格納領域５２に格納された待ち受け画像を示す画像データを取得し、一方、液晶ディスプレイ３００に写真画像を表示させる場合、高解像度画像格納領域５１に格納された写真画像を示す画像データを取得する。また、データ処理部１００は、クロック発生器（図示せず）から入力される動作クロックに同期して、所定の周期で液晶ディスプレイ３００のディスプレイ画面における１行分（縦１画素×横４８０画素分）の画素データ列をディスプレイ制御回路４００に送出するとともに、後述のタイミングジェネレータ４４０に１行分の画素データ列を送出する毎にタイミング制御信号を送出する。そして、主記憶部１３０の一部の領域は、携帯端末１の液晶ディスプレイ３００の画面表示をオフする処理がなされたか否かを示す表示終了フラグＦ２として使用されている。この表示終了フラグＦ２は、例えば、省電力のために液晶ディスプレイ３００の画面表示をＯＦＦする処理がなされると「１」に設定される。
【００１６】
また、データ処理部１００が送出する各画素データ列には、１行分の画素データ列のサイズを示すサイズ情報を含むヘッダ情報が付与されている。そして、後述のライト部４１０が、このヘッダ情報からサイズ情報を抽出して後述の切替フラグ設定部４３０に通知することになる。
＜１−３＞液晶ディスプレイ
液晶ディスプレイ３００は、アクティブマトリクス駆動方式の液晶ディスプレイであり、ディスプレイ画面を構成する各画素に対応する部分に配設された薄膜トランジスタ（制御用素子：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）（図示せず）と、各ＴＦＴのソースに接続される１４４０本のソース線（第１の信号線）Ｓ［ｉ］（ｉ＝０，１，２，・・・，１４３９）（図２参照）と、各ＴＦＴのゲートに接続される６４０本のゲート線（第２の信号線）Ｇ［ｊ］（ｊ＝０，１，２，・・・，６３９）（図２参照）と、液晶パネルの背面側に配設された導光板（図示せず）と、導光板の端面に対向する形で配設されたバックライト（図示せず）とを備えている。また、液晶ディスプレイ３００は、ＶＧＡ解像度を有する。以下、複数のソース線Ｓ［ｉ］の並び方向を横方向（第１の方向）とし、複数のゲート線Ｇ［ｊ］の並び方向を縦方向（第２の方向）として説明する。ここで、ゲート線Ｇ［ｊ］の電圧レベルが「Ｈｉｇｈ」レベルの場合、当該ゲート線Ｇ［ｊ］に接続されたＴＦＴがオン状態になる。そして、ＴＦＴがオン状態にあれば、対応する画素がソース線の電圧レベルに応じた強度で発光することになる。
【００１７】
また、液晶ディスプレイ３００では、縦２画素×横２画素の複数の画素から１つの画素ブロックが構成され、横２４０個×縦３２０個の画素ブロックが格子状に配列されている。そして、各画素には、３原色に対応した３つのサブ画素が横方向に配列されている。
＜１−４＞ディスプレイ制御回路
ディスプレイ制御回路４００は、ＬＳＩ等からなり、図１に示すように、ライト部４１０、バッファ４２０、切替フラグ設定部４３０、タイミングジェネレータ４４０、クロック周期を変換する変換部４６０、タイミングジェネレータ３３０から出力される動作クロック信号を分周する分周器４５０、ソースドライバ２１０およびゲートドライバ２２０を含んで構成され、データ処理部１００から送出された画素データ列に基づいて対応する液晶ディスプレイ３００の画素を発光させる。
【００１８】
ライト部４１０は、データ処理部１００から取得した画素データ列をバッファ４２０に書き込む。このとき、ライト部４１０は、画素データ列に付与されたヘッダ情報の中からサイズ情報を抽出して切替フラグ設定部４３０に通知する。
バッファ４２０は、ＦＩＦＯ方式バッファからなり、データ処理部１００から送出される画素データ列を構成する各画素データを格納する複数の格納領域から構成される。ここで、１つの画素データは、前述のように、８ビットのデータ（２５６階調に相当）からなる３つのサブ画素の画素データから構成され、３バイト（２４ビット）の大きさのデータである。そして、データ処理部３００が高解像度の画像データ（ＶＧＡデータ）を構成する画素データ列を送出すれば、バッファ４２０は、縦１画素×横４８０画素分の複数の画素データ（４８０×３個のサブ画素の画素データ）より構成される１．４４キロバイトの画素データ列を格納することになる。一方、データ処理部３００が低解像度が画像データ（ＱＶＧＡデータ）を構成する画素データ列を送出すれば、バッファ４２０は、縦１画素×横２４０画素分の複数の画素データ（２４０×３個のサブ画素の画素データ）より構成される７２０バイトの画素データ列を格納することになる。また、バッファ４２０は、１４４０本の配線からなるデータバス（ＢＵＳ）（図１参照）を介してソースドライバ２１０に接続されており、ディスプレイ制御回路４００内で１フレーム分の画像データを記憶する必要がない。これにより、ディスプレイ制御回路４００に必要とされるメモリ容量の低減を図ることができる。
【００１９】
切替フラグ設定部（判定回路）４３０は、データ処理部１００から送出される画素データ列が高解像度の画像データに対応するものか否かを判定し、判定した結果に基づいて、ソースドライバ２１０が分岐配線および非分岐配線を、アクティブまたは非アクティブに切り替える際の指標となる切替フラグＦ１の内容を設定する。ここにおいて、切替フラグ設定部４３０は、ライト部４１０から通知されるサイズ情報から、画素データ列のサイズと予め保持する所定のサイズ閾値（例えば、１キロバイト）とを比較して、画素データ列のサイズが所定のサイズ閾値以上（高解像度の画像データ）であれば、切替フラグ保持部２１０ａが保持する切替フラグＦ１を「０」に設定する。一方、画素データ列のサイズが所定のサイズ閾値未満（低解像度の画像データ）であれば、切替フラグＦ１を「１」に設定する。
【００２０】
分周器４５０は、タイミングジェネレータ４４０から入力される動作クロック信号の周波数を１／２に分周して出力する。
＜１−４−１＞タイミングジェネレータ
タイミングジェネレータ４４０は、データ処理部１００から入力されるタイミング制御信号を動作クロックとして動作する。そして、タイミングジェネレータ４４０は、当該動作クロックをソースドライバ２１０、ゲートドライバ２２０および切替フラグ設定部４４０に分配している。
＜１−４−２＞ソースドライバ
ソースドライバ２１０は、図３に示すように、バッファ４２０の複数の出力端子ＯＵＴ１［ｉ］から入力される画素データを複数のソース線［ｉ］に供給する複数の分配回路２１０ｈと、複数の分配回路２１０ｈに表示モードライン２１０ｃを介して接続され切替フラグＦ１の内容に基づいて表示モードライン２１０ｃの電圧レベルを設定する切替フラグ保持部２１０ｂとを備える。
【００２１】
ここで、複数の分配回路２１０ｈおよび表示モードライン２１０ｃとから構成される回路は、表示モードライン２１０ｃが「Ｌｏｗ」レベルであれば、非分岐配線（第１の非分岐配線）を構成し（つまり、非分岐配線がアクティブ、且つ、分岐配線が非アクティブ）、表示モードライン２１０ｃが「Ｈｉｇｈ」レベルであれば、分岐配線（第１の分岐配線）を構成する（つまり、非分岐配線が非アクティブ、且つ、分岐配線がアクティブ）ことになる。
【００２２】
分配回路２１０ｈは、バッファ３２０の出力端子ＯＵＴ１［ｉ］と同数の出力端子ＯＵＴ１２［ｉ］（ｉ＝０，１，２，・・・，１４３９）を備えており、表示モードライン２１０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、バッファ４２０の出力端子ＯＵＴ［ｉ］からの出力をそのままＯＵＴ１２［ｉ］に出力し、一方、表示モードライン２１０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、バッファ４２０の出力端子ＯＵＴ１［ｉ］から出力される画素データを出力端子ＯＵＴ１２［ｉ］および出力端子ＯＵＴ１２［ｉ＋３］に同時に出力する。
【００２３】
更に、分配回路２１０ｈは、表示モードライン２１０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、タイミングジェネレータ４４０から入力される動作クロック１周期ごとにディスプレイ画面１行分の画素データを出力し、表示モードライン２１０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、動作クロック２周期ごとにディスプレイ画面１行分の画素データを出力する。
【００２４】
なお、分配回路２１０ｈは、入力端子の一方が表示モードライン２１０ｃに接続され他方がバッファ４２０の出力端子ＯＵＴ１［ｉ］に接続された複数の第１のＡＮＤ回路２１０ｄと、入力端子の一方が表示モードライン２１０ｃにインバータ接続され他方がバッファ４２０の出力端子ＯＵＴ１［ｉ］に接続された複数の第２のＡＮＤ回路２１０ｅと、入力端子の一方が第１のＡＮＤ回路２１０ｄの出力端子に接続され他方が第２のＡＮＤ回路２１０ｅの出力端子に接続された複数の第１のＯＲ回路２１０ｆとから構成される。そして、各分配回路２１０ｈには、バッファ４２０の出力端子ＯＵＴ１［ｊ］や第１のＯＲ回路２１０ｆから出力される画素データ信号を駆動電圧出力回路２１０ａに出力する周期を変換する変換部２１０ｇが接続されている。
【００２５】
上述のように、図３に示される例では、それぞれ３つの、第１のＡＮＤ回路２１０ｄ、第２のＡＮＤ回路２１０ｅ、第１のＯＲ回路２１０ｆからなる分配回路２１０ｈを１つ点線で囲って例示しているのみであるが、同様の分配回路２１０ｈは、３つのソース線［ｉ］毎に、複数設けられている。
変換部２１０ｇは、入力端子の一方が分周器４５０に接続され他方が表示モードライン２１０ｂを介して後述の切替フラグ保持部２１０ｂに接続された第３のＡＮＤ回路２１０ｇ１と、入力端子の一方がタイミングジェネレータ４４０に接続され他方が表示モードライン２１０ｂを介して切替フラグ保持部２１０ｂにインバータ接続された第４のＡＮＤ回路２１０ｇ２と、入力端子の一方が第１のＡＮＤ回路２１０ａに接続され他方が第２のＡＮＤ回路４６０ｂに接続された第２のＯＲ回路２１０ｇ３と、バッファ４２０の出力端子ＯＵＴ１［ｊ］から出力される画素データを駆動電圧出力回路２１０ａに出力する周期を第２のＯＲ回路２１０ｇから出力される信号周期と同じに設定する論理集積回路２１０ｇ４とから構成されている。
【００２６】
切替フラグ保持部２１０ｂは、切替フラグＦ１を保持しており、切替フラグＦ１が「０」に設定されると、表示モードライン２１０ｃの電圧レベルを「Ｌｏｗ」レベルに設定し、切替フラグＦ１が「１」に設定されると、表示モードライン２１０ｃの電圧レベルを「Ｈｉｇｈ」レベルに設定する。ここにおいて、「Ｌｏｗ」レベルとは、表示モードライン２１０ｃに接続されたＡＮＤ回路の入力が「０」と認識される電圧以下の電圧であり、「Ｈｉｇｈ」レベルとは、表示モードライン２１０ｃに接続されたＡＮＤ回路の入力が「１」と認識される電圧以上の電圧であることを表す。
【００２７】
駆動電圧出力回路２１０ａは、ＤＡコンバータ等により構成され、バッファ４２０から入力される画素データを２５６段階の所定の電圧（ソース電圧）に変換して出力する。
ここにおいて、図３から明らかなように、分配回路２１０ｈは、表示モードライン２１０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、第１のＡＮＤ回路２１０ｄがバッファ４２０からの入力をそのまま駆動電圧出力回路２１０ａに出力し且つ第２のＡＮＤ回路２１０ｅがバッファ４２０からの入力に関わらず電圧を出力しなくなるので、出力端子ＯＵＴ１［ｋ］からの出力が、駆動電圧出力回路２１０ａにより昇圧されてソース線Ｓ［ｋ］およびＳ［ｋ−３］に同時に出力されることになる。一方、表示モードライン２１０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、第１のＡＮＤ回路２１０ｄがバッファ４２０からの入力に関わらず出力が「Ｌｏｗ」レベルに維持されるので、バッファ４２０の出力端子ＯＵＴ１［ｋ］から第２のＡＮＤ回路２１０ｅに入力された信号が、駆動電圧出力回路２１０ａにより昇圧されてソース線Ｓ［ｋ］のみに出力されることになる。
＜１−４−３＞ゲートドライバ
ゲートドライバ２２０は、図４に示すように、ゲート線Ｇ［ｊ］と同数の複数の出力端子ＯＵＴ２［ｊ］（ｊ＝０，１，２，・・・，６３９）を有する駆動電圧出力回路２２０ａを備える。
【００２８】
駆動電圧出力回路２２０ａは、レベルシフタ（図示せず）等を備え、タイミングジェネレータ４４０から入力される動作クロック信号に同期して、複数の出力端子ＯＵＴ２［ｊ］（ｊ＝０，１，２，・・・，６３９）の中から選択した１の出力端子ＯＵＴ２［ｊ］から対応するゲート線Ｇ［ｊ］に対して所定の電圧（ゲート電圧）の行指定信号線を出力する。
＜２＞動作
本実施の携帯に係る携帯端末に係るデータ処理部１００およびディスプレイ制御回路４００の動作のフローチャートを図５に示す。
【００２９】
まず、ユーザが液晶ディスプレイ３００の電源をＯＮにすると（ステップＳ１）、データ処理部１００が、切替フラグＦ１および表示終了フラグＦ２をいずれも「０」に初期化する（ステップＳ２）。この切替フラグＦ１および表示終了フラグＦ２の内容は、更新処理がなされない限り初期化時の値で維持される。
次に、データ処理部１００は、記憶部５０に記憶されている１フレーム分の画像データを取得する（ステップＳ３）。
【００３０】
そして、データ処理部１００は、取得した画像データの中からディスプレイ画面１行分を構成する画素データ列を選出し、当該画素データ列のサイズを示すサイズ情報（サイズ情報を含むヘッダ情報）を付与する（ステップＳ４）。ここにおいて、データ処理部１００は、記憶部５０内の各格納領域のアドレスを管理しており、ディスプレイ画面１行分のデータ先頭のアドレスと最後尾のアドレスとの差からデータの大きさを算出する。
【００３１】
その後、データ処理部１００は、ヘッダ情報が付与された画素データ列を通信路５００を介してディスプレイ制御回路４００へ送出する（ステップＳ５）。
一方、ディスプレイ制御回路４００では、ライト部４１０が、データ処理部１００から画素データ列を取得すると、画素データ列に付与されたヘッダ情報の中からサイズ情報を抽出する（ステップＳ６）。そして、ライト部４１０は、抽出したサイズ情報を切替フラグ設定部４３０に通知する。
【００３２】
次に、切替フラグ設定部４３０は、ライト部４１０からサイズ情報が通知されると、当該サイズ情報が示す画素データ列のサイズが所定のサイズ閾値（例えば、１キロバイト）よりも大きいか否かを判定する（ステップＳ７）。
ステップＳ７において、切替フラグ設定部４３０は、取得した画素データ列のサイズが所定のサイズ閾値以上と判定すると（ステップＳ７：ＹＥＳ）、切替フラグ保持部２１０ｂが保持する切替フラグＦ１を「０」に設定する（ステップＳ８）。この切替フラグ保持部２１０ｂは、切替フラグＦ１の内容を電圧に変換して出力するものであり、切替フラグＦ１が「０」に設定されると表示モードラインの電圧が「Ｈｉｇｈ」となる。表示モードラインの電圧が「Ｈｉｇｈ」となると、非分岐配線がアクティブ、且つ、分岐配線が非アクティブに設定される（ステップＳ９）。
【００３３】
一方、ステップＳ７において、切替フラグ設定部４３０は、取得した画素データ列のサイズが所定のサイズ閾値未満低解像度画像を示すと判断すると（ステップＳ７：ＮＯ）、切替フラグ保持部２１０ｂが保持する切替フラグＦ１を「１」に設定する（ステップＳ１０）。切替フラグＦ１が「１」に設定されると表示モードラインの電圧が「Ｈｉｇｈ」となり、非分岐配線が非アクティブ、且つ、分岐配線がアクティブに設定される（ステップＳ１１）。
【００３４】
次に、ライト部４１０は、データ処理部１００から取得した画素データ列をバッファ４２０に書き込んでいく（ステップＳ１２）。このとき、ライト部４１０は、ヘッダ情報に含まれるサイズ情報に基づいてデータ処理部１００から送出されるディスプレイ画面１行分の画素データ列がバッファ４２０に書き込まれたことを判断する。
そして、ソースドライバ２１０が、バッファ４２０に格納された画素データを液晶ディスプレイ３００のソース線に出力することで、液晶ディスプレイ３００に画像を表示する（ステップＳ１３）。
【００３５】
その後、液晶ディスプレイ３００に画像データを表示した状態でタイミングジェネレータ４４０から切替フラグ設定部４３０に入力される動作クロックの１周期に相当する時間が経過すると、切替フラグ設定部４３０が、切替フラグＦ１を”０”に設定する（ステップＳ１４）。
また、データ処理部１００では、タイミングジェネレータ４４０からソースドライバ２１０に入力される動作クロックの１周期毎に、１フレーム分の画像データを構成する画素データの全てのディスプレイ制御回路４００への送出が完了したか否かを判断する（ステップＳ１５）。
【００３６】
ステップＳ１５において、データ処理部１００は、１フレーム分の画像データを構成する画素データの全てのディスプレイ制御回路４００への送出が完了していないと判断すると（ステップＳ１５：ＮＯ）、再び、記憶部５０から他の１行分の画像データを取得する（ステップＳ４）。
一方、ステップＳ１５において、データ処理部１００は、１フレーム分の画像データを構成する画素データの全てのディスプレイ制御回路４００への送出が完了したと判断すると（ステップＳ１５：ＹＥＳ）、データ処理部１００自身が保持する表示終了フラグＦ２が「１」に設定されているか否かを判断する（ステップＳ１６）。この表示終了フラグＦ２は、データ処理部１００が、携帯端末１の省電力化のために液晶ディスプレイ３００の画像表示を終了させる処理を行うときに「１」に設定される。ここで、データ処理部１００は、操作部３０に対して入力がない状態が所定期間だけ継続すると、表示終了フラグＦ２を「１」に設定する。
【００３７】
ステップＳ１６において、データ処理部１００は、表示終了フラグＦ２が「１」に設定されていないと判断すると（ステップＳ１６：ＮＯ）、ステップＳ３に移行する。
一方、ステップＳ１６において、データ処理部１００は、表示終了フラグＦ２が「１」に設定されていると判断すると（ステップＳ１６：ＹＥＳ）、液晶ディスプレイ３００の電源をＯＦＦにする（ステップＳ１７）。
＜２−１＞画像表示動作
以下、図５の「画像表示」処理（ステップＳ１３参照）におけるディスプレイ制御回路４００の動作について、図６から図８を用いながら説明する。
＜２−１−１＞データ処理部１００が、高解像度の画像データ（ＶＧＡデータ）を構成する画素データ列を取得した場合
ソースドライバ２１０は、非分岐配線がアクティブ、且つ、分岐配線が非アクティブに設定され、図６（ａ）に示すように、動作クロック信号Ｃｌｋに同期して、１周期毎に全てのソース線Ｓ［ｉ］（ｉ＝０，１，２，・・・，１４３９）から電圧Ｄｋ［ｉ］（ｉ＝０，１，２，・・・，１４３９，ｋ＝０，１，２，・・・，６３９）を同時に出力する。そして、動作クロック信号１周期毎に、出力する電圧をＤｋ［ｉ］からＤｋ＋１［ｉ］に変更していく。
【００３８】
一方、ゲートドライバ２２０は、動作クロック信号Ｃｌｋに同期して、１周期毎に電圧を出力するゲート線Ｇ［ｊ］（ｊ＝０，１，２，・・・，６３９）を変更していく。
これにより、図７（ａ）乃至（ｃ）に示すように、バックライトの光を透過させる画素（図７（ａ）乃至（ｃ）のハッチ部分）が、１画素分ずつずれていく。
＜２−１−２＞データ処理部１００が、低解像度の画像データ（ＱＶＧＡデータ）を構成する画素データ列を取得した場合
ソースドライバ２１０は、非分岐配線が非アクティブ、且つ、分岐配線がアクティブに設定され、図６（ｂ）に示すように、動作クロック信号Ｃｌｋに同期して、１周期毎に全てのソース線Ｓ［ｉ］（ｉ＝０，１，２，・・・，１４３９）から電圧Ｄｋ［ｉ］（ｉ＝０，１，２，・・・，１４３９，ｋ＝０，１，２，・・・，６３９）を同時に出力する。そして、動作クロック信号２周期毎に、出力する電圧をＤｋ［ｉ］からＤｋ＋１［ｉ］に変更していく。
【００３９】
一方、ゲートドライバ２２０は、前述＜２−３−１＞と同様に、動作クロック信号Ｃｌｋに同期して、１周期毎に行指定信号を出力するゲート線Ｇ［ｊ］（ｊ＝０，１，２，・・・，６３９）を変更していく。
これにより、図８（ａ）乃至（ｃ）に示すように、バックライトの光を透過させる画素（図８（ａ）乃至（ｃ）のハッチ部分）が、１画素分ずつずれていくとともに、２周期ことにソース線Ｓ［ｉ］に出力される画素データが変わっていくことになる。
【００４０】
結局、本実施の形態に係るディスプレイ制御回路４００では、図９に示すように、データ処理部１００からバッファ４２０に１行分の画素データを送出し、バッファ４２０に格納された１行分の画像データがソースドライバ２１０を介して、液晶ディスプレイ３００の各ソース線Ｓ［ｉ］（ｉ＝０，１，２，・・・，１４３９）に出力されることになる。従って、１行分の画素データ列を格納できるだけのバッファ４２０があればよいので、従来に比べて必要なメモリ容量の低減を図ることができ、コスト低減が図れる。
【００４１】
また、バッファ４２０は、１行分の画素データ列を格納できるだけのメモリ容量（例えば、ＶＧＡデータであれば、１４４０バイト）を備えたものであればよく、１フレーム分の画素データを格納できるメモリ容量（例えば、ＶＧＡデータであれば、１４４０×６４０バイト）を備えた表示メモリに比べて面積を小さくすることができる。従って、従来例の携帯端末に比べてディスプレイ制御回路４００の小型化を図りやすいという利点がある。
【００４２】
更に、本実施の形態に係る携帯端末は、１フレーム分の画像データの中から１行分の画素データ列を読み出す処理および画素データ列を加工してバッファ４００に格納する処理が不要となるので、１行分の画素データをディスプレイに表示させるまでの処理の簡素化を図ることができる。また、処理を簡素化することにより、ディスプレイ制御回路４００に最低限求められる性能を低く抑えることで、コスト低減を図ることができる。
【００４３】
また、本実施の形態は、画素データ列を読み出す処理と画素データ列を加工してバッファに格納する処理が不要になるため、電力削減にも効果がある。
＜実施の形態２＞
＜１＞構成
本実施の形態に係る携帯端末１は実施の形態１と略同様の構成（図１参照）であり、ディスプレイ制御回路４００のライト部４１０、切替フラグ設定部４３０、ソースドライバ２１０およびゲートドライバ２２０の構成のみが相違する。なお、実施の形態１と同様の構成については、適宜説明を省略する。
＜１−１＞ライト部
ライト部４１０は、実施の形態１と同様の機能に加えて、データ処理部１００から通信路５００を介してディスプレイ制御回路４００に送出される画素データ列の大きさを算出する機能を有する。そして、ライト部４１０は、算出した画素データ列のサイズを切替フラグ設定部４３０に通知する。
＜１−２＞切替フラグ設定部
切替フラグ設定部４３０は、ライト部４１０から通知される画素データ列のサイズに基づいて、切替フラグ保持部２１０ｂ，２２０ｂが保持する切替フラグＦ１の内容を設定する。切替フラグ設定部４３０は、画像データの大きさが、ＶＧＡに対応する４８０画素分の大きさであれば切替フラグＦ１を「０」に設定し、ＱＶＧＡに対応する２４０画素分の大きさであれば切替フラグＦ１を「１」に設定する。
＜１−３＞ソースドライバ
ソースドライバ２１０は、図１０に示すように、バッファ４２０の複数の出力端子ＯＵＴ１［ｉ］から入力される画素データ信号を各ソース線［ｉ］に供給する複数の第１の分配回路２１０ｈと、第１の分配回路２１０ｈに表示モードライン２１０ｃを介して接続され切替フラグＦ１の内容に基づいて表示モードライン２１０ｃの電圧レベルを設定する切替フラグ保持部２１０ｂとを備える。なお、切替フラグ保持部２１０ｂおよび駆動電圧出力回路２１０ａは、実施の形態１と同様の構成なので説明を省略する。
【００４４】
ここで、複数の第１の分配回路２１０ｈおよび表示モードライン２１０ｃとから構成される回路は、表示モードライン２１０ｃが「Ｌｏｗ」レベルであれば、非分岐配線（第１の非分岐配線）を構成し（つまり、非分岐配線がアクティブ、且つ、分岐配線が非アクティブ）、表示モードライン２１０ｃが「Ｈｉｇｈ」レベルであれば、分岐配線（第１の分岐配線）を構成する（つまり、非分岐配線が非アクティブ、且つ、分岐配線がアクティブ）ことになる。
【００４５】
第１の分配回路２１０ｈは、バッファ３２０の出力端子ＯＵＴ１［ｉ］と同数の出力端子ＯＵＴ１２［ｉ］（ｉ＝０，１，２，・・・，１４３９）を備えており、表示モードライン２１０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、バッファ４２０の出力端子ＯＵＴ［ｉ］からの出力をそのままＯＵＴ１２［ｉ］に出力し、一方、表示モードライン２１０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、バッファ４２０の出力端子ＯＵＴ１［ｉ］から出力される画素データを出力端子ＯＵＴ１２［ｉ］および出力端子ＯＵＴ１２［ｉ−３］に同時に出力する。
【００４６】
なお、第１の分配回路２１０ｈは、入力端子の一方が表示モードライン２１０ｃに接続され他方がバッファ４２０の出力端子ＯＵＴ１［ｉ］に接続された複数の第１のＡＮＤ回路２１０ｄと、入力端子の一方が表示モードライン２１０ｃにインバータ接続され他方がバッファ４２０の出力端子ＯＵＴ１［ｉ］に接続された複数の第２のＡＮＤ回路２１０ｅと、入力端子の一方が第１のＡＮＤ回路２１０ｄの出力端子に接続され他方が第２のＡＮＤ回路２１０ｅの出力端子に接続された複数の第１のＯＲ回路２１０ｆとから構成される。
【００４７】
なお、図９に示される例では、それぞれ３つの、第１のＡＮＤ回路２１０ｄ、第２のＡＮＤ回路２１０ｅ、第１のＯＲ回路２１０ｆからなる分配回路２１０ｈを１つの点線で囲って例示しているのみであるが、同様の分配回路２１０ｈは、３つのソース線［ｉ］毎に、複数設けられている。
＜１−４＞ゲートドライバ
ゲートドライバ２２０は、図１１に示すように、ゲート線Ｇ［ｊ］と同数の複数の出力端子ＯＵＴ２［ｊ］（ｊ＝０，１，２，・・・，６３９）を有する駆動電圧出力回路２２０ａと、駆動電圧出力回路２２０ａの出力端子ＯＵＴ２［ｉ］から入力される行指定信号を各ゲート線Ｇ［ｉ］に供給する第２の分配回路２２０ｈと、切替フラグＦ１の内容に基づいて表示モードライン２２０ｃの電圧レベルを設定する切替フラグ保持部２２０ｂとを備える。
【００４８】
ここで、複数の第２の分配回路２２０ｈおよび表示モードライン２２０ｃとから構成される回路は、表示モードライン２２０ｃが「Ｌｏｗ」レベルであれば、非分岐配線（第２の非分岐配線）を構成し（つまり、非分岐配線がアクティブ、且つ、分岐配線が非アクティブ）、表示モードライン２２０ｃが「Ｈｉｇｈ」レベルであれば、分岐配線（第２の分岐配線）を構成する（つまり、非分岐配線が非アクティブ、且つ、分岐配線がアクティブ）ことになる。
【００４９】
第２の分配回路２２０ｈは、駆動電圧出力回路２２０ａの出力端子ＯＵＴ２［ｊ］と同数の出力端子ＯＵＴ２２［ｊ］（ｊ＝０，１，２，・・・，６３９）を備えており、表示モードライン２１０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、バッファ４２０の出力端子ＯＵＴ２［ｊ］からの出力をそのままＯＵＴ２２［ｊ］に出力し、一方、表示モードライン２１０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、バッファ４２０の出力端子ＯＵＴ２［ｊ］から出力される画素データを出力端子ＯＵＴ２２［ｊ］および出力端子ＯＵＴ１２［ｊ−１］に同時に出力する。
【００５０】
なお、第２の分配回路２２０ｈは、ソースドライバ２１０の第１の分配回路２１０ｈと同様に、第３のＡＮＤ回路２２０ｄ、第４のＡＮＤ回路２２０ｅ、およびＯＲ回路２２０ｆから構成されている。
なお、図１１に示される例では、それぞれ、第２のＡＮＤ回路２２０ｄ、第４のＡＮＤ回路２２０ｅ、ＯＲ回路２２０ｆからなる第２の分配回路２２０ｈを１つの点線で囲って例示しているのみであるが、同様の第２の分配回路２２０ｈは、各ゲート線［ｉ］毎に、複数設けられている。
【００５１】
切替フラグ保持部２１０ｂは、切替フラグＦ１が「０」に設定されると表示モードライン２２０ｃの電圧レベルを「Ｌｏｗ」レベルに設定し、切替フラグＦ１が「１」に設定されると、表示モードライン２２０ｃの電圧レベルを「Ｈｉｇｈ」レベルに設定する。
駆動電圧出力回路２２０ａは、タイミングジェネレータ４４０から入力される動作クロック信号に同期して、各出力端子ＯＵＴ２［ｊ］から時分割で所定の駆動電圧を出力する。
【００５２】
ここにおいて、図１１から明らかなように、表示モードライン２２０ｃの電圧レベルが「Ｈｉｇｈ」レベルであれば、第３のＡＮＤ回路２２０ｄが駆動電圧出力回路２２０ａからの入力電圧をそのまま出力し且つ第４のＡＮＤ回路２２０ｅが駆動電圧出力回路２２０ａからの入力に関わらず電圧を出力しなくなるので、出力端子ＯＵＴ２［ｋ］からの出力が、ゲート線Ｇ［ｍ］，Ｇ［ｍ−１］に同時に出力されることになる。一方、表示モードライン２２０ｃの電圧レベルが「Ｌｏｗ」レベルであれば、第３のＡＮＤ回路２２０ｄが駆動電圧出力回路２２０ａからの入力電圧に関わらず出力電圧が「Ｌｏｗ」レベルに維持され且つ第４のＡＮＤ回路が駆動電圧出力回路２２０ａからの入力電圧をそのまま出力するので、出力端子ＯＵＴ２［ｍ］からの出力が、ゲート線Ｇ［ｍ］のみに出力されることになる。
＜２＞動作
本実施の携帯に係る携帯端末に係るデータ処理部１００およびディスプレイ制御回路４００の動作のフローチャートを図１２に示す。ここにおいて、ステップＳ５１乃至Ｓ５３と、ステップＳ６２乃至Ｓ６６は、図５におけるステップＳ１乃至Ｓ３と、ステップＳ１４乃至Ｓ１８と同じなので説明を省略する。
【００５３】
ステップＳ５３の後、データ処理部１００は、記憶部５０から取得したディスプレイ１行分に相当する複数の画素データからなる画素データ列をディスプレイ制御回路４００に送出する（ステップＳ５４）。ここで、データ処理部１００は、画素データ列の最後に画素データ列と区別可能な識別情報を付与する。この識別情報は、データ処理部１００から送られてくる画素データ列の最後尾を識別するために用いられる。
【００５４】
そして、ディスプレイ制御回路４００では、ライト部４１０が、データ処理部１００から入力された画素データ列をバッファ４２０に書き込んでいく（ステップＳ５５）。ここで、ライト部４１０は、画素データ列を構成する画素データ数をカウントするカウンタ（図示せず）を備えており、画素データ列がバッファ４２０に書き込まれる際に画素データ数をカウントする。
【００５５】
その後、ライト部４１０は、画素データ列の最後尾に付与された識別情報を取得すると、画素データ列のサイズを算出し（ステップＳ５６）、算出した画素データ列のサイズを示す情報を切替フラグ設定部４３０に通知する。
次に、切替フラグ設定部４３０は、ライト部４１０から画素データ列のサイズが通知されると、通知された画素データ列のサイズが所定のサイズ閾値（例えば、１キロバイト）よりも大きいか否かを判定する（ステップＳ５７）。
【００５６】
ステップＳ７において、切替フラグ設定部４３０は、取得した画素データ列のサイズが所定のサイズ閾値以上と判定すると（ステップＳ５７：ＹＥＳ）、切替フラグ保持部２１０ｂが保持する切替フラグＦ１を「０」に設定する（ステップＳ５８）。切替フラグＦ１が「０」に設定されると、表示モードラインの電圧を「Ｌｏｗ」レベルとなり、非分岐配線がアクティブ、且つ、分岐配線が非アクティブに設定される（ステップＳ５９）。
【００５７】
一方、ステップＳ５７において、切替フラグ設定部４３０は、取得した画素データ列のサイズが所定のサイズ閾値未満と判断すると（ステップＳ５７：ＮＯ）、切替フラグＦ１を「１」に設定する（ステップＳ６０）。切替フラグＦ１が「１」に設定されると、表示モードラインの電圧が「Ｈｉｇｈ」となり、非分岐配線が非アクティブ、且つ、分岐配線がアクティブに設定される（ステップＳ６１）。
【００５８】
その後、ステップＳ６２に移行する。
＜２−１＞画像表示動作
以下、本実施の形態のソースドライバ２１０、ゲートドライバ２２０および液晶ディスプレイ３００の動作について図１３および図１４を用いながら説明する。ここで、バッファ４２０に高解像度の画像データ（ＶＧＡデータ）が書き込まれる場合の動作は、実施の形態１と同様なので説明を省略する。以下、バッファ４２０に低解像度の画像データ（ＱＶＧＡデータ）が書き込まれる場合の画像表示動作について説明する。
【００５９】
ソースドライバ２１０は、図１３に示すように、動作クロック信号Ｃｌｋに同期して、１周期毎に全てのソース線Ｓ［ｉ］（ｉ＝０，１，２，・・・，１４３９）から電圧Ｄｋ［ｉ］（ｉ＝０，１，２，・・・，１４３９，ｋ＝０，１，２，・・・，６３９）を同時に出力する。そして、動作クロック信号１周期毎に、出力する電圧をＤｋ［ｉ］からＤｋ＋１［ｉ］に変更していく。
【００６０】
一方、ゲートドライバ２２０は、まず、動作クロック信号Ｃｌｋの１周期において、ゲート線Ｇ［６３９］とゲート線Ｇ［６３８］に電圧レベル「Ｈｉｇｈ」の電圧を同時に出力する。続いて、クロックＣｌｋに同期して、ゲート線Ｇ［６３７］，Ｇ［６３６］に電圧レベル「Ｈｉｇｈ」の電圧を同時に出力する。
つまり、ゲートドライバ２２０は、ゲート線Ｇ［６３９−２ｎ］およびＧ［６３９−（２ｎ＋１）］に電圧レベル「Ｈｉｇｈ」の電圧を出力した後、ゲート線Ｇ［６３９−２（ｎ＋１）］およびＧ［６３９−（６（ｎ＋１）＋１）］に電圧レベル「Ｈｉｇｈ」の電圧を出力することになる。
【００６１】
これにより、図１４（ａ）および（ｂ）に示すように、バックライトの光を透過させる画素（図１４（ａ）および（ｂ）のハッチ部分）が、１周期で２画素分ずつずれていくとともに、１周期ことにソース線に出力されるデータ信号が変わっていくことになる。
結局、本実施の形態に係るディスプレイ制御回路４００は、動作クロック１周期でゲート線２本分の画素を同時に光らせることができるので、実施の形態１に係るディスプレイ制御回路４００に比べて、１フレーム分の画像を表示するのに要する時間を短縮することができる。従って、実施の形態１に係るディスプレイ制御回路４００に比べて、表示画面を切り替える際の応答性に優れた携帯端末１を提供することができる。
【００６２】
また、本実施の形態は、画素データ列を読み出す処理と画素データ列を加工してバッファに格納する処理が不要になるため、電力削減にも効果がある。
＜変形例＞
（１）前述の実施の形態１および２では、液晶ディスプレイ３００がＶＧＡ解像度であるのに対して、画像データがＱＶＧＡ解像度である例について説明したが、これに限定されるものではなく、液晶ディスプレイの解像度がＶＧＡよりも高解像度（例えば、ＳＶＧＡ（８００画素×６００画素）やＸＧＡ（１０２４画素×７６８画素））であってもよいし、また画像データがＱＶＧＡ解像度よりも低解像度（例えば、ＱＱＶＧＡ）の画像を示すものであってもよい。
【００６３】
ここで、前述の各実施の形態において、ソース線［ｉ］の本数を６００×３本とし、ゲート線Ｇ［ｊ］の本数を８００本とすれば、ＳＶＧＡデータとＳＶＧＡよりも低解像度の４００画素×３００画素の画像データとを切り替えて表示できるようになる。また、ソース線［ｉ］の本数を７６８×３本とし、ゲート線Ｇ［ｊ］の本数を１０２４本とすれば、ＸＧＡデータとＸＧＡよりも低解像度の３８４画素×５１２画素の画像データとを表示できる。更に、ソース線［ｉ］の本数を２４０×３本とし、ゲート線Ｇ［ｊ］の本数を３２０本とすれば、ＳＶＧＡデータとＳＶＧＡよりも低解像度の４００画素×３００画素の画像データとを切り替えて表示できるようになる。
【００６４】
（２）前述の実施の形態では、ＣＰＵ１２０が記憶部５０のプログラム格納領域５３に格納されている表示プログラムを実行することにより記憶部５０から画素データ列を取得してディスプレイ制御回路４００へ送信する機能が実現される例について説明したが、これに限定されるものではなく、例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向け集積回路）から構成され、記憶部５０から画素データ列を取得してディスプレイ制御回路４００へ送信するハードウェアを備えるものであってもよい。
【００６５】
（３）前述の実施の形態では、アクティブマトリクス方式の液晶ディスプレイ３００を備える携帯端末の例について説明したが、これに限定されるものではなく、例えば、単純マトリクス方式の液晶ディスプレイを備える携帯端末であってもよい。更に、有機ＥＬディスプレイを備える携帯端末であってもよい。
（４）前述の実施の形態では、本発明を携帯端末１に適用した場合について説明したが、これに限定されるものではなく、種々の携帯型電子機器（例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ：携帯情報端末）や、デジタルカメラ、パーソナルコンピュータなどに適用してもよい。
【００６６】
（５）前述の実施の形態１および２では、データ処理部１００が画像データにサイズ情報を含むヘッダ情報を付与して送出するとともに、切替フラグ設定部４３０が、ライト部４１０がヘッダ情報の中から抽出したサイズ情報に基づいて切替フラグＦ１の内容を設定する例について説明したが、これに限定されるものではなく、例えば、画像データの最後尾に全ての画像データと区別でき且つ送出される画像データのサイズを識別するサイズ識別情報を別途付与し、切替フラグ設定部４３０が、ライト部４１０により抽出されるこのサイズ識別情報に基づいて切替フラグＦ１の内容を設定するものであってもよい。
＜補足＞
（１）実施の形態１および２に係る携帯端末１は、２４０×３２０個の画素（２４０×３２０×３個のサブ画素）が２次元配列されたディスプレイ画面を有し且つ各画素を発光制御するための１４４０本のソース線Ｓ［ｉ］（ｉ＝０,１,２,・・・,１４３９）および６４０本のゲート線Ｇ［ｊ］（ｊ＝０，１，２，・・・，６３９）が接続された液晶ディスプレイ３００と、ソース線Ｓ［ｉ］への画素データの供給を制御するディスプレイ制御回路４００とを備えている。そして、ディスプレイ制御回路４００は、行単位で送られてきた画素データ列を一時保持するバッファ４２０と、バッファ４２０に保持された画素データ列の画素数がディスプレイ画面の行方向の画素数と等しいか、ディスプレイ画面の行方向の画素数のＭ（Ｍは２以上の整数）分の１であるかを判定する機能を有する切替フラグ設定部４３０と、２本のソース線Ｓ［ｉ］，Ｓ［ｉ−３］毎にバッファ４２０内の１つの格納領域から送出される画素データが分岐して供給されるよう配線された分岐配線（第１の分岐配線）と、各ソース線Ｓ［ｉ］に、バッファ４２０内の１つの格納領域から送出される画素データが１対１に対応して供給されるよう配線された非分岐配線（第１の非分岐配線）と、切替フラグ設定部４３０が、バッファ４２０に保持された画素データ列の画素数がディスプレイ画面の行方向の画素数と等しいと判定したときは、非分岐配線をアクティブに、分岐線路を非アクティブに切り替え、切替フラグ設定部４３０がディスプレイ画面の行方向の画素数の２分の１であると判定したときは、分岐配線をアクティブに、非分岐配線を非アクティブに切り替える切替フラグ保持部２１０ｂとを備える。
【００６７】
本構成によれば、画素データ列を読み出す処理と画素データ列を加工してバッファに格納する処理が不要になるため、電力削減にも効果がある。
また、本構成によれば、表示メモリや表示メモリからデータを読み出すリード部、読み出したデータを加工する加工部が不要となり、更に、１行分の画素データ列を格納できるだけのバッファ４２０があればよいので、必要なメモリサイズの低減によるコスト低減を図ることができる。
【００６８】
（２）実施の形態１に係る携帯端末１では、ディスプレイ制御回路４００が、保持された画素データ列に対応する画素数がディスプレイ画面の行方向の画素数と等しいときは、ディスプレイ画面内における発光させる行を指定する行指定信号を所定の周期（例えば、１０ｍｓ）でゲート線Ｇ［ｊ］に出力し、保持された画素データ列の画素数がディスプレイ画面の行方向の画素数の２分の１のときは、行指定信号を所定の周期の２倍の周期（例えば、２０ｍｓ）でゲート線Ｇ［ｊ］に出力する。
【００６９】
本構成によれば、ゲートドライバ２２０として従来と同様の構成を採用することができる。
（３）前述の実施の形態２に係る携帯端末１は、ディスプレイ制御回路４００が、更に、２本のゲート線Ｇ［ｊ］，Ｇ［ｊ−３］毎にディスプレイ画面内において発光させる行を指定する行指定信号が分岐して供給されるよう配線された分岐配線と、各ゲート線Ｇ［ｊ］に、行指定信号が１対１に対応して供給されるよう配線された非分岐配線とを備える。
【００７０】
本構成によれば、ゲートドライバ２２０が、ソースドライバ２１０が出力する画素データに対応する列を指定する行指定信号を２本のゲート線Ｇ［ｊ］，Ｇ［ｊ−３］に一度に出力するので、１フレームを表示するのに要する時間を低減することができるから、ユーザ入力に応じて表示画面を切り替える際の応答性を向上させることができる。
（４）前述の実施の形態１および２に係る携帯端末１は、ディスプレイ画面に表示される１つの画像を示す画像データの中から行単位で画素データ列を通信路５００を介してディスプレイ制御回路４００へ送出するデータ処理部１００を備えており、切替フラグ保持部（切替部）２１０ｂが、分岐配線（第１の分岐配線と第２の分岐配線）および非分岐配線（第１の非分岐配線と第２の非分岐配線）についてアクティブ、非アクティブを切り替える指標となる切替フラグＦ１を保持し、切替フラグＦ１の内容に応じて分岐配線および非分岐配線とを切り替える。そして、切替フラグ設定部４３０が、データ処理部１００から通信路５００を介して入力されるヘッダ情報やその他識別情報を用いて判定を行うとともに、判定結果に基づいて切替フラグＦ１の内容を設定する。
【００７１】
本構成によれば、切替フラグ設定部４３０がデータ処理部１００から入力されるヘッダ情報に基づいて切替フラグＦ１の内容を設定するので、切替フラグＦ１を入力される画素データ列に適した内容により確実に設定することができる。
（５）前述の実施の形態１に係る携帯端末１は、ヘッダ情報（データ）が、画素データ列の大きさを示すサイズ情報を含み、切替フラグ設定部４３０が、サイズ情報を用いて判定を行う。
【００７２】
本構成によれば、データ処理部１００から送出される解像度識別情報に基づいて切替フラグＦ１の内容を設定するので、切替フラグ設定部４３０自身が画素データ列に対応する解像度の判別を行う必要がないから、切替フラグ設定部４３０に画素データ列のサイズを算出するためのカウンタ等を設ける必要がなくなるので、切替フラグ設定部４３０の構成を簡素化することができる。
【００７３】
（６）前述の実施の形態２に係る携帯端末１は、ライト部４１０および切替フラグ設定部４３０（判定回路）を備えており、ライト部４１０が、データ処理部１００から入力される画素データ列の大きさを算出し、切替フラグ設定部４３０が、算出した画素データ列の大きさに基づいて判定を行う。
本構成によれば、データ処理部１００において、サイズ情報をヘッダ情報に付加する処理を行う必要がなくなるので、データ処理部１００における処理負担を軽減することができる。
【産業上の利用可能性】
【００７４】
本発明に係る携帯端末は、必要なメモリの大きさの低減を図る技術に適用される。
【符号の説明】
【００７５】
１ 携帯端末
１０ 通信処理部
２０ 音声処理部
３０ 操作部
５０ 記憶部
５１ 高解像度画像格納領域
５２ 低解像度画像格納領域
５３ プログラム格納領域
１００ データ処理部（データ送出部）
１２０ ＣＰＵ
１３０ 主記憶部
２１０ ソースドライバ（第１のドライバ）
２１０ｂ 切替フラグ保持部（切替部）
２１０ｇ 変換部
２１０ｈ，２２０ｈ 分配回路
２２０ ゲートドライバ（第２のドライバ）
３００ 液晶ディスプレイ
４００ ディスプレイ制御回路
４１０ ライト部
４２０ バッファ
４３０ 切替フラグ設定部（判定部）
４４０ タイミングジェネレータ
４５０ 分周器
５００ 通信路
【特許請求の範囲】
【請求項１】
複数の画素が２次元配列されたディスプレイ画面を有し且つ各画素を発光制御するための行方向の信号線と列方向の信号線が接続されたディスプレイと、
前記各信号線への画素データの供給を制御するディスプレイ制御部とを備え、
前記ディスプレイ制御部は、
画素データを保持するバッファと、
前記バッファに保持された前記画素データの画素数が前記ディスプレイ画面の行方向の画素数と等しいか、前記ディスプレイ画面の行方向の画素数のＭ（Ｍは２以上の整数）分の１であるかを判定する判定部と、
前記ディスプレイの行方向に並列したＭ（Ｍは２以上の整数）本の信号線毎に前記バッファ内から送出される画素データが分岐して供給されるよう配線された第１の分岐配線と、
前記ディスプレイの行方向に並列した各信号線に、前記バッファ内から送出される画素データが１対１に対応して供給されるよう配線された非分岐配線と、
前記判定部が、前記バッファに保持された画素データ列の画素数が前記ディスプレイ画面の行方向の画素数と等しいと判定したときは、前記第１の非分岐配線をアクティブに、前記第１の分岐配線を非アクティブに切り替え、前記判定部が前記ディスプレイ画面の行方向の画素数のＭ分の１であると判定したときは、前記第１の分岐配線をアクティブに、前記第１の非分岐配線を非アクティブに切り替える切替部とを備える
ことを特徴とする携帯端末。
【請求項２】
前記ディスプレイ制御部は、
前記判定部が、前記バッファに保持された画素データの画素数が前記ディスプレイ画面の行方向の画素数と等しいと判定したときは、前記ディスプレイ画面内において発光させる行を指定する行指定信号を所定の周期で前記列方向信号線に出力し、
前記判定部が、前記バッファに保持された画素データの画素数が前記画面の行方向の画素数のＭ（Ｍは２以上の整数）分の１であると判定したときは、前記行指定信号を所定の周期のＭ倍の周期で前記列方向の信号線に出力する
ことを特徴とする請求項１記載の携帯端末。
【請求項３】
前記ディスプレイ制御部は、更に、
前記ディスプレイの列方向に並列したＮ（Ｎは２以上の整数）本の信号線毎に前記画面内において発光させる行を指定する行指定信号が分岐して供給されるよう配線された第２の分岐配線と、
ディスプレイの列方向に並列した各信号線に、前記行指定信号が１対１に対応して供給されるよう配線された第２の非分岐配線とを備える
ことを特徴とする請求項１記載の携帯端末。
【請求項４】
前記ディスプレイ画面に表示される１つの画像を示す画像データの中から行単位で画素データ列を通信路を介して前記ディスプレイ制御部へ送出するデータ送出部とを備え、
前記切替部は、
前記第１の分岐配線、前記第２の分岐配線、前記第１の非分岐配線および前記第２の非分岐配線についてアクティブ、非アクティブを切り替える指標となる切替フラグを保持し、切替フラグの内容に応じて、前記第１の分岐配線、前記第２の分岐配線、前記第１の非分岐配線および前記第２の非分岐配線を切り替え、
前記判定部は、
前記データ送出部から前記通信路を介して入力されるデータを用いて判定を行うとともに、当該判定結果に基づいて前記切替フラグの内容を設定する
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の携帯端末。
【請求項５】
前記判定部は、前記画素データの大きさを示すサイズ情報を用いて前記判定を行う
ことを特徴とする請求項４に記載の携帯端末。
【請求項６】
前記判定部は、前記画素データの大きさを算出し、算出した前記画素データの大きさに基づいて前記判定を行う
ことを特徴とする請求項４に記載の携帯端末。
【請求項１】
複数の画素が２次元配列されたディスプレイ画面を有し且つ各画素を発光制御するための行方向の信号線と列方向の信号線が接続されたディスプレイと、
前記各信号線への画素データの供給を制御するディスプレイ制御部とを備え、
前記ディスプレイ制御部は、
画素データを保持するバッファと、
前記バッファに保持された前記画素データの画素数が前記ディスプレイ画面の行方向の画素数と等しいか、前記ディスプレイ画面の行方向の画素数のＭ（Ｍは２以上の整数）分の１であるかを判定する判定部と、
前記ディスプレイの行方向に並列したＭ（Ｍは２以上の整数）本の信号線毎に前記バッファ内から送出される画素データが分岐して供給されるよう配線された第１の分岐配線と、
前記ディスプレイの行方向に並列した各信号線に、前記バッファ内から送出される画素データが１対１に対応して供給されるよう配線された非分岐配線と、
前記判定部が、前記バッファに保持された画素データ列の画素数が前記ディスプレイ画面の行方向の画素数と等しいと判定したときは、前記第１の非分岐配線をアクティブに、前記第１の分岐配線を非アクティブに切り替え、前記判定部が前記ディスプレイ画面の行方向の画素数のＭ分の１であると判定したときは、前記第１の分岐配線をアクティブに、前記第１の非分岐配線を非アクティブに切り替える切替部とを備える
ことを特徴とする携帯端末。
【請求項２】
前記ディスプレイ制御部は、
前記判定部が、前記バッファに保持された画素データの画素数が前記ディスプレイ画面の行方向の画素数と等しいと判定したときは、前記ディスプレイ画面内において発光させる行を指定する行指定信号を所定の周期で前記列方向信号線に出力し、
前記判定部が、前記バッファに保持された画素データの画素数が前記画面の行方向の画素数のＭ（Ｍは２以上の整数）分の１であると判定したときは、前記行指定信号を所定の周期のＭ倍の周期で前記列方向の信号線に出力する
ことを特徴とする請求項１記載の携帯端末。
【請求項３】
前記ディスプレイ制御部は、更に、
前記ディスプレイの列方向に並列したＮ（Ｎは２以上の整数）本の信号線毎に前記画面内において発光させる行を指定する行指定信号が分岐して供給されるよう配線された第２の分岐配線と、
ディスプレイの列方向に並列した各信号線に、前記行指定信号が１対１に対応して供給されるよう配線された第２の非分岐配線とを備える
ことを特徴とする請求項１記載の携帯端末。
【請求項４】
前記ディスプレイ画面に表示される１つの画像を示す画像データの中から行単位で画素データ列を通信路を介して前記ディスプレイ制御部へ送出するデータ送出部とを備え、
前記切替部は、
前記第１の分岐配線、前記第２の分岐配線、前記第１の非分岐配線および前記第２の非分岐配線についてアクティブ、非アクティブを切り替える指標となる切替フラグを保持し、切替フラグの内容に応じて、前記第１の分岐配線、前記第２の分岐配線、前記第１の非分岐配線および前記第２の非分岐配線を切り替え、
前記判定部は、
前記データ送出部から前記通信路を介して入力されるデータを用いて判定を行うとともに、当該判定結果に基づいて前記切替フラグの内容を設定する
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の携帯端末。
【請求項５】
前記判定部は、前記画素データの大きさを示すサイズ情報を用いて前記判定を行う
ことを特徴とする請求項４に記載の携帯端末。
【請求項６】
前記判定部は、前記画素データの大きさを算出し、算出した前記画素データの大きさに基づいて前記判定を行う
ことを特徴とする請求項４に記載の携帯端末。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−８３４４４（Ｐ２０１２−８３４４４Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２２８０５１（Ｐ２０１０−２２８０５１）
【出願日】平成２２年１０月８日（２０１０．１０．８）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月８日（２０１０．１０．８）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
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