構造化データの多重ＡＴＭ／ＳＴＭ変換装置
【目的】 ＩＴＵ勧告Ｉ．３６３の構造化データ転送によるＡＴＭセルをデセル化して、速度が６４ｋｂｐｓ×ｎ（ｎ：任意の自然数）で表される複数のＳＴＭフレームを再生し、かつ、デセル化に伴うバッファ量を最少にできるアーキテクチャーを構成する。
【構成】 ＡＡＬ１処理部と、ＡＴＭセルのペイロードを連鎖リストのキューにより格納し、そのリンクリスト内のポインターも格納する共有バッファ部１０２と、１０２への書き込みアドレスを管理する書き込み制御部と、１０２への読みだしアドレスを管理する読みだし制御部と、１０２内における空きセルアドレスのリストを管理する空きセルアドレスＦＩＦＯ部と、１０２の初期化処理を行うバッファ初期化制御部と、ＳＴＭ信号のフレーム位置をモニターするフレーム位置検出部と、ＳＴＭ側チャネル配置とＡＴＭ側ＶＰＣを関連づけるＣＭ部を設けたものである。
【構成】 ＡＡＬ１処理部と、ＡＴＭセルのペイロードを連鎖リストのキューにより格納し、そのリンクリスト内のポインターも格納する共有バッファ部１０２と、１０２への書き込みアドレスを管理する書き込み制御部と、１０２への読みだしアドレスを管理する読みだし制御部と、１０２内における空きセルアドレスのリストを管理する空きセルアドレスＦＩＦＯ部と、１０２の初期化処理を行うバッファ初期化制御部と、ＳＴＭ信号のフレーム位置をモニターするフレーム位置検出部と、ＳＴＭ側チャネル配置とＡＴＭ側ＶＰＣを関連づけるＣＭ部を設けたものである。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フレーム周期に時分割された複数のチャネルをもつＳＴＭ信号のチャネル毎の情報をセル単位で転送するＡＴＭセルを元のＳＴＭ信号に変換する、構造化データの多重ＡＴＭ／ＳＴＭ変換方式に関する。
【０００２】
【従来の技術】一定のフレーム周期（例えば１２５ｕｓｅｃまたは５００ｕｓｅｃ）を持つＳＴＭ信号は、ＩＴＵ勧告Ｉ．３６３のＡＡＬ１プロトコルによりＡＴＭセルとしてＡＴＭ網で転送される。対象となるＳＴＭ信号は６４ｋｂｐｓ×ｎ（ｎ：任意の自然数）で表される。複数のＳＴＭチャネルはそれぞれ異なるＶＰ（仮想パス）を与えられ、ＡＴＭセルとして転送される。従来の構造化データの多重ＡＴＭ／ＳＴＭ変換方式では、前記ＡＴＭセルはＶＰ単位に分割されたバッファにＡＴＭ網内に生じるＣＤＶ（転送遅延ゆらぎ）値以上蓄積された上で、ＳＴＭ網のフレーム条件に併せて読み出される。前記バッファは、オーバーフロー時及びアンダーフロー時に初期化され、あらためて当該ＡＴＭ網内に生じるＣＤＶの値以上ためられて読み出しが再開される。従来の方式においては、前記バッファは、ＳＴＭ信号の速度に併せて固定的に分割されているか、もしくは複数のＳＴＭ信号間に存在する規則性を利用した効率的な分割運用が図られている。
【０００３】図７は、この種のＡＴＭ／ＳＴＭ変換回路の要部のブロック図である。ＡＴＭ／ＳＴＭ変換回路は、ＡＡＬ１（ＡＴＭアプリケーションレイヤ・タイプ１）処理部７１、セルバッファ７２、書込み制御部７３、読出し制御部７５、ＣＭ部（コントロールメモリ部）７６、バッファ初期化部７７を備えている。ＡＡＬ１処理部７１は、ＩＴＵ勧告Ｉ．３６３の構造化データ転送のプロトコルによってＳＴＭフレームがセル化されているＡＴＭセルＳ１０１を受信する。ＡＡＬ１処理部７１は、ＡＴＭセルＳ１０１を受信すると、ＳＡＲ／ＣＳレイヤの処理を行い、その結果の一つとしてＳＴＭフレームのフレーム位置およびＶＰＩ（ＶＰ識別子）を抽出する。ＡＡＬ１処理部７１は、次ぎに、そのＡＴＭセルＳ１０１をセルバッファ７２に送ると共に、当該ＡＴＭセルの到来とＶＰＩを書込み制御部７３に通知する。セルバッファ７２は、それぞれ、固定的またはある程度の効率的運用を図られたメモリ容量をもつ複数のバンクから成っていて、ＡＴＭセルのＶＰ毎に、すなわち、１つのＶＰに１つのバンクを指定してＡＴＭセルを格納する。書込み制御部７３はセルバッファへのＡＴＭセルの書込みを管理する。すなわち、ＡＴＭセルの到来の通知に応答して、セルバッファ７２の書込みアドレスを制御すると共に、読みだしが終了したＶＰのアドレスを空きセルアドレスとして以後の書き込みのために保持する。ＣＭ部７６は、ＳＴＭ網側のフレームに合わせて、読み出されるべきＶＰの識別子情報を蓄積し、該情報は、ＳＴＭ網のタイミングに合わせて読みだし制御部７５に通知される共に、バッファ初期化制御部７７にその通知が発生したことが通知される。読みだし制御部７５は、セルバッファ７２からのＶＰの読みだしを管理する。すなわち、初期化時以外のときには、ＣＭ部７６の出力に応答してＶＰを読みだして時分割多重ＳＴＭフレームを生成する。読みだし制御部７５は、また、初期化時においてセルバッファ７２がリセットされた時以後ＣＤＶ値を越す迄の時間は、セルバッファ７２の読みだしを停止する。 バッファ初期化部７７は、セルバッファのあるバンクがオーバフローまたはアンダーフローしたときには、書き込み制御部７３に、そのバンクに対する書き込みの停止を指示して当該バンクを０にリセットする。バッファ初期化部７７は、さらに、書き込み制御部と読みだし制御部からそれぞれ書き込みおよび読みだしの発生を通知する信号を入力してセルバッファ７２に蓄積されている情報量を監視し、一方、ＣＭ部７６の出力に基づいてＣＤＶ値に対応するしきい値を設定し、当該バンクに格納されている情報量がそのしきい値に達したとき、初期化を終了して読みだしを再開する指示を読みだし制御部に指示する。このようにして、セルバッファ７２にＣＤＶ値に対応する情報量がためられた後に、読みだしが再開される。
【０００４】
【発明が解決しようとする課題】上記の従来の方式では、全く異なる速度を持つ複数のＳＴＭ信号を収容する場合には、個々のＶＰに対応するセルバッファの大きさを最大速度のＳＴＭ信号に対応する大きさにするため、全体のセルバッファによるメモリ規模が極めて大きくなる。また、複数のＳＴＭ信号の速度条件及びフレームフォーマットにある程度の制限を持たせ、かつ、その条件の下でＳＴＭ信号の速度間の規則性を利用して、全セルバッファのメモリ量を最低に押さえる方式が考えられたが、全く異なる任意の速度を持つ複数のＳＴＭ信号を低いメモリコストで収容することはできなかった。いずれの方式にしても、結果として、回路規模と消費電力が増すという問題点があった。
【０００５】本発明の目的は、全く任意の速度の組み合わせを持つ複数のＳＴＭ信号に対して、全セルバッファの容量を常に一定とし、自動的にＳＴＭ側への読み出しを行うことを可能とするアーキテクチャーを実現し、結果として、セルバッファの容量自体も、どのような状況でも理論的に最小で、回路規模と消費電力を最小に押さえることにある。
【０００６】
【課題を解決するための手段】この発明は、以上述べた問題点を解決するため、本発明の構造化データの多重化ＡＴＭ／ＳＴＭ変換装置は、フレーム周期に時分割多重化された複数のチャネルをもつＳＴＭ信号のチャネル毎の情報をセル単位で転送するＡＴＭセルを元のＳＴＭ信号に変換するＡＴＭ／ＳＴＭ変換回路であって、前記ＡＴＭセルを入力し、そのＡＴＭセルに、ＩＴＵ勧告Ｉ．３６３の構造化データ転送のプロトコルによりＳＡＲ／ＣＳレイヤの処理を行い、その結果の一つとしてＳＴＭフレームのフレーム箇所と仮想パス識別子を抽出して当該ＡＴＭセルを出力するＡＡＬ１処理部１０１、前記ＡＴＭセルのセル転送遅延ゆらぎを吸収するために、該ＡＴＭセルを仮想パス毎に格納するセルバッファ手段、セルバッファ手段中の、各々の仮想パスを格納する区域をセルブロックとするとき、ＡＡＬ１処理部が抽出した仮想パス番号をもつＡＴＭセルを前記セルバッファ手段へ書き込むためのセルブロックアドレスを制御する書き込み制御部、ＡＴＭセルの仮想パスの、ＳＴＭフレームへのチャネル配置が蓄積され、前記セルバッファ手段から次に読み出されるべき仮想パスを指定する情報が、ＳＴＭ網のフレーム条件に合わせて読み出されるコントロールメモリ部、セルバッファ手段への読みだしアドレスを管理し、コントロールメモリ部の出力によって指定される仮想パスを、セルバッファ手段からの読みだす読みだし制御部、書き込み制御部と読みだし制御部からそれぞれ書き込みおよび読みだしの発生を通知する信号を入力して前記セルバッファ手段に蓄積されている情報量を監視し、該情報量が所定の条件を満たした時、バッファ初期化処理を行うバッファ初期化制御部とを有し、セルバッファ手段は、ＡＡＬ１処理部から受信したＡＴＭセルのペイロードを仮想パス毎に格納する複数のキューを有し、かつ、各々のキューを構成するセルブロックのバッファ量が、各々のキューのバッファ量の総和が伝送路容量に依存して定まる所定値に等しいという条件の下で、相互に独立に設定される共有バッファとして構成されている。
【０００７】各々のキューのバッファ量は、当該キューに格納される仮想パスの仮想パス識別子をｋとし、仮想パスｋのフレーム長をＦkとし、セル転送遅延ゆらぎＴとフレーム周期Ｔfとの比（Ｔ／Ｔf）をｎとするとき、２ｎＦk に等しく設定される。また、バッファ量の総和は、当該ＡＴＭ網のセル転送遅延ゆらぎをＴとするとき、伝送路容量の２Ｔ倍に等しく定められる。複数のキューは、連鎖リストを構成することが望ましい。
【０００８】
【作用】いま、識別子ｋのＶＰに対応するチャネルのチャネル速度をＲk、ネットワーク内ＣＤＶ値をＴとすると、ＡＴＭ網からＳＴＭ網に出力されるＳＴＭフレームが元のＳＴＭフレームに合致するように、ＣＤＶを吸収するために必要な各チャネル（各ＶＰ）の最小セルバッファ量は２ｘＲkｘＴになることが知られている。従って、 総セルバッファ量＝Σ（２ｘＲKｘＴ）
＝２ＴΣＲk ＝２ＴＲall （１）
ここで、Σはｋ＝１からｋ＝Ｎまでの和で、Ｎはチャネル数（ＶＰの数）である。チャネル数及び個々のチャネル速度に関わらず、総チャネル速度の最大値は伝送路容量より決定されるので一定であり、ネットワーク内ＣＤＶＴ値も一定である。従って、式（１）はどのようなチャネル数及びチャネル速度の組み合わせにおいても成立し、また必要最低限度のセルバッファ量を示す。本発明のデセル化法ではセルバッファとして共有バッファ型のものを使用しているので、式（１）で示されるセルバッファ量によって、任意のチャネル数及びチャネル速度の収容が可能である。
【０００９】また、上記のセルバッファ量は ２ｘＲKｘＴ＝２ｘ（ＲKＴf）ｘ（Ｔ／Ｔf） ＝２ｎＦk （２）
と表現される。
【００１０】セルバッファ内における各チャネルのキューのアドレスは、チャネル毎のアドレス管理ＦＩＦＯではなく、セルバッファのセルブロックアドレスと同一のアドレスでポイントされ、チャネル毎のアドレス管理ＦＩＦＯと同一の動作をする共有バッファであるポインタバッファにより管理される。それによって、総メモリ量の削減が実現される。チャネル毎のアドレス管理ＦＩＦＯを使用した場合、その大きさは、１チャネル当り式（３）で表されるＣ＝Ｎ×log2Ｎ （３）
ここで、Ｃは１チャネル当りのアドレス管理ＦＩＦＯのメモリ量で、Ｎはセルバッファ部内におけるセルブロック数である。従って、全メモリ量は次式（４）になる。
【００１１】
Ｃall ＝Ｃ×Ｌ＝Ｌ×Ｎ×log2Ｎ （４）
ここで、Ｃall は全チャネルのアドレス管理ＦＩＦＯのメモリ量であり、Ｌはチャネル数である。ポインタバッファを使用した場合、そのメモリ量は、次式（５）で示される。
【００１２】
Ｃptr ＝Ｎ×log2Ｎ （５）
ここで、Ｃptrはポインタバッファのメモリ量であり、Ｎはセルバッファ部内のセルブロック数である。式（５）と式（４）との比は、１／Ｌ となり、メモリ量の大幅な削減が達成される。全チャネル数のＬが大きくなるほど、その効果は大きい。
【００１３】
【実施例】次に、本発明の実施例について図面を参照して説明する。本発明の多重ＡＴＭ／ＳＴＭ変換回路は、ＩＴＵ勧告Ｉ．３６３の構造化データ転送のプロトコルによりＳＴＭフレームがセル化されているＡＴＭセルを元のＳＴＭフレームに変換する回路である。図１は、多重化ＡＴＭ／ＳＴＭ変換回路の一実施例のブロック図である。本実施例の多重化ＡＴＭ／ＳＴＭ変換回路は、ＡＬＬ１処理部１０１、共有バッファ１０２、書き込み制御部１０３、空きアドレスＦＩＦＯ部１０４、読みだし制御部１０５、ＣＭ部１０６、バッファ初期化処理部１０７、フレーム位置検出部１０８を備え、ＡＴＭセルＳ１０１はＡＡＬ１処理部１０１に入力する。
【００１４】ＡＡＬ１処理部１０１は、ＡＴＭセルＳ１０１を入力すると、ＳＡＲ／ＣＳレイヤの処理を行い、その結果の一つとしてＳＴＭフレームのフレーム位置を抽出する。また、ＡＡＬ１処理部１０１は、ユーザデータにフレームであるか否かを示すフレーム位置指示ビット、バッファ初期化制御部１０７からのバッファ初期化要求ビットと、セルブロックに格納されているデータであるＡＴＭセルがＰフォーマットであるかＮｏｎ−Ｐフォーマットであるかを示すＰフォーマットビットを付加して共有バッファ部１０２に転送する。図５は、共有バッファ部１０２に入力される信号Ｓ１０２のデータフォーマットを示す。ＡＡＬ１処理部１０１は、また、入力セルのＶＰＩ（仮想パス識別子）を認識し、書き込み制御部１０３に通知する。
【００１５】共有バッファ部１０２は、後述するようにセルバッファ部を有し、セルバッファ部は、ＶＰ単位（ＳＴＭ網側のチャネル単位）のキューを有し、それぞれのキューのブロックは個々のＡＴＭセルのペイロードを格納する。以下、このブロックをセルブロックと記す。セルバッファ部内の各アドレスは、セルブロックを指定するセルブロックアドレスと、個々のセルブロック内のオフセットであるオフセットアドレスの２種類のアドレスによりポイントされる。共有バッファ部１０２は、ＡＬＬ１処理部１０１から、図５のフォーマットを持つＡＴＭセルを受信し、書き込み制御部１０３から通知されたセルブロックアドレスにＶＰ単位でそのＡＴＭセルが書き込まれる。共有バッファ部１０２は、また、次の入力セルのためのセルブロックアドレスＳ１０４を書き込み制御部１０３から受信して、データとして保持する。共有バッファ部１０２の詳細な構成と動作は、図２R>２を参照して、後述する。
【００１６】書き込み制御部１０３は、ＡＡＬ１処理部１０１から新しいセル到着の通知及びそのＶＰ番号を受けると、書き込み制御部１０３内に持つＶＰ単位（ＳＴＭ網側のチャネル単位）に登録されているテールレジスタの値から該当ＶＰのレジスタ値Ｓ１０３を選択し、そのレジスタ値を当該ＶＰのセルブロックアドレスとして、共有バッファ部１０２に通知する。また、そのＶＰに関して次に入力されるＡＴＭセルのセルブロックアドレスＳ１０４を、空きセルブロックアドレスＦＩＦＯ部１０４から受信し、書き込み制御部１０３内の当該ＶＰのテールレジスタの値を更新する。同時に、テールレジスタに書き込まれたこの新しいセルブロックアドレスをも共有バッファ部に通知する。また、ＡＴＭセルの書き込みが発生したことを、バッファ初期化制御部１０７に通知する。
【００１７】フレーム位置検出部１０８は、共有バッファ部１０２から読み出されるデータＳ１１０において（図５）、フレーム位置指示ビットのＯｎ／Ｏｆｆを監視し、Ｏｎ時、その旨を読みだし制御部１０５に通知する（Ｓ１１１）。ＣＭ部１０６は、ＳＴＭ網側のタイミングに応じて、読み出されるべきＶＰを読みだし制御部１０５とバッファ初期化処理部１０７に通知する。
【００１８】読みだし制御部１０５は、フレーム位置検出部１０８から通知されたフレーム位置（Ｓ１１１）に基づいてＳＴＭ網側のタイミングに同期させて、ＣＭ部１０６によって指示されたＶＰを読み出す。また、読みだしを終了したＶＰのセルブロックアドレスを、空きセルアドレスとして空きセルアドレスＦＩＦＯ部１０４とバッファ初期化処理部１０７に通知する。読みだし制御部１０５の詳細な構成と動作は図３を参照して後述する。
【００１９】バッファ初期化処理部１０７は、ＣＭ部１０６からＶＰ番号Ｓ１１４を受け、、書き込み制御部１０３から各ＶＰ単位に書き込みが発生したことを示す情報をＳ１０３として受け、また読みだし制御部１０５から各ＶＰ単位に読みだしが発生したことを示す情報をＳ１１２として受け、後述の方法によって、セルバッファ部内における各ＶＰ単位のキューの長さを計算する。その計算結果から、■キューが空である、■キューがフレーム長の２ｎ倍である（ｎ：網内のＣＤＶ値を１２５ｕｓｅｃで割ったもの）、■キューがフレーム長のｎ倍であるの３点の比較を行い、結果をバッファ初期化制御用の信号（Ｓ２０１，Ｓ２０３）に変換して、書き込み制御部１０３及び読みだし制御部１０５に通知する。バッファ初期化制御回路１０７の詳細な構成と動作は図４を参照して後述する。
【００２０】空きセルアドレスＦＩＦＯ部は、共有バッファ部１０２における空きセルブロックアドレスをＦＩＦＯ内に管理しており、書き込み制御部１０３の要求に応じて、空きセルアドレスＦＩＦＯの先頭に格納されている空きセルブロックアドレスＳ１０４を通知し、読みだし制御部１０５により、読みだし中のＶＰの読みだしが終了した場合には、当該セルブロックアドレスＳ１１２を新たな空きセルブロックアドレスとして、空きセルアドレスＦＩＦＯの最後に格納する。
【００２１】図２は、本発明の共有バッファ部１０２の一実施例の構成を示すブロック図である。本実施例の共有バッファ部１０２は、セルバッファ部２０２、ポインタバッファ部２０１、ラッチ部２０４、カウンタ部２０３を備えている。セルバッファ部２０２は、ＶＰ単位（ＳＴＭ網側のチャネル単位）のキューを有し、キューの個々のブロックは個々のＡＴＭセルのペイロードを格納し、セルブロック単位のアドレスと個々のセルブロック内のオフセットアドレスの２種類のアドレスによりポイントされる。ポインタバッファ部２０１は前記セルバッファ部２０２において連鎖リスト構造で構成されるキューのポインタ（セルブロックアドレス）を格納する。ラッチ部２０４は、セルブロック単位のアドレス（セルブロックアドレス）をラッチする。カウンタ部２０３は、入力するＡＴＭセルがＰフォーマットであるかＮｏｎ−Ｐフォーマットであるかに応じてそれぞれ４６もしくは４７のカウントを行う。
【００２２】本実施例の共有バッファは次のように機能する。共有バッファ部１０２は、ＡＡＬ１処理部１０１から、図５のフォーマットを持つデータを受信し、書き込み制御部から通知されるセルブロックアドレスに書き込むために、セルバッファ部２０２に、セルブロックアドレス及び入力セルを転送する。カウンタ部２０３は、図５のフォーマットで示される入力データＳ１０２のＰフォーマットビットから、入力セルがＰフォーマットかＮｏｎ−Ｐフォーマットであるかの通知を受け、それぞれ、０から４６または４７のカウントアップを行う。セルバッファ部２０２は、書き込み制御部１０３から通知されるセルブロックアドレスＳ１０３とカウンタ部２０３から受けるオフセットアドレスＳ１０５を入力セルの格納アドレスとして認識し、入力セルのペイロード部分を内部のメモリに書き込む。ラッチ部２０４は、入力セルが書き込まれているセルブロックアドレスをラッチする。ポインタバッファ部２０１は、ラッチ部２０４のラッチしたセルブロックアドレスＳ１０３を内部のメモリのアドレスとして、該当ＶＰの次の入力セルのためのセルブロックアドレスＳ１０４を書き込み制御部１０３から受信して、データとして書き込む。
【００２３】図６は共有バッファ部１０２におけるＶＰ単位の連鎖リスト管理構造を示す。セルバッファ部２０２とポインタバッファ部２０１との、同一のセルブロックアドレス信号Ｓ１０３で指定されるアドレスには、それぞれＡＴＭセルのペイロードおよび次のＡＴＭセルを格納する位置を指定するポインタが格納される、連鎖リストが示されている。この連鎖リストにおいては、セルバッファ部２０２の、例えばセルブロックアドレスｂの位置には、指定されたＶＰのペイロードが格納され、ポインタバッファ部２０１の同一のアドレスｂの位置には、次に格納されるＡＴＭセルの格納位置を示すポインタｃがデータとして格納されている。
【００２４】図３は読みだし制御部１０５の一実施例を示すブロック図である。読みだし制御部１０５は、ヘッドレジスタ部３０１とダウンカウント部３０２を備えている。ヘッドレジスタ部３０１は、セルバッファ部２０２内に存するＶＰ単位（ＳＴＭのチャネル単位）のキューの先頭のセルブロックアドレスＳ１１２を各ＶＰ毎に保持している。ヘッドレジスタ部３０１は、また、ＶＰ単位（ＳＴＭ網側のチャネル単位）に読みだし中のセルブロック内のオフセット値Ｓ１１３も保持している。ダウンカウント部３０２は、ＳＴＭ網側のチャネル別に読みだし中のセルブロックがＰフォーマットであるかＮｏｎ−Ｐフォーマットであるかに応じてそれぞれ４６もしくは４７の値から０までのダウンカウントを行う。
【００２５】読みだし制御部１０５は、ＣＭ部１０６から現時刻において出力すべきＶＰ識別子の通知（Ｓ１１４）を受け、もしそのＶＰのセルブロックが読みだし中であれば、そのＶＰのセルブロックのオフセット値Ｓ１１３を＋１し、新たに読み出すべきオフセットアドレスＳ１１３を得る。また、もしそのＶＰの読みだし中のセルブロックアドレスのオフセット値が最大（セルブロックがＰフォーマットであれば４６バイト、Ｎｏｎ−Ｐフォーマットであれば４７バイト）の場合はそのセルブロックの読みだしが終了したので、そのＶＰのセルバッファ部２０２内におけるキューの次のセルブロックのアドレスＳ１１５をポインタバッファ部２０１から受け取り、ヘッドレジスタ部３０１に書き込む。同時に、セルバッファ部２０２から読み出されたデータ（図５）のＰフォーマット−ビットによって新しく読み出されるセルブロック内のＡＴＭセルがＰフォーマットかＮｏｎ−Ｐフォーマットか判定し、ダウンカウント部３０２にそれぞれ４６もしくは４７のオフセット値をロードする。
【００２６】図４はバッファ初期化制御部の一実施例のブロック図である。本実施例のバッファ初期化制御部１０７は、フレームカウント部４０１とキュー長アップダウンカウンタ部４０２と比較部４０３を備えている。フレームカウンタ部４０１は、ＶＰ別（ＳＴＭ側のチャネル別）にＣＭ部１０６の出力を１２５ｕｓｅｃ間モニターしてフレーム長を計測し、システムによって設定されるネットワークのＣＤＶ値ｎを掛けＶＰ（識別子ｋ）別（ＳＴＭ側チャネル別）のバッファしきい値Ｔｈ1,kを計算し、さらに２倍してＶＰ別（ＳＴＭ側チャネル別）のバッファ長Ｔｈ2,kを計算する。キュー長アップダウンカウンタ部４０２は、書き込み制御部１０３と読みだし制御部１０５から、ＶＰ毎に、それぞれ書き込み、読みだしが発生したことを示す信号を受け、セルバッファ部２０２内におけるＶＰ別（ＳＴＭ側チャネル別）のキュー長をセルブロック単位に計算する。比較部４０３は、キュー長アップダウンカウンタ部の出力するキュー長とフレームカウンタ部４０１の各種出力を比較しバッファ初期化信号及びバッファ初期化処理終了信号を発生する。 バッファ初期化部１０７は、次のように動作する。フレームカウンタ部４０１は、ＣＭ部１０６から入力されるＶＰ識別子ｋ（信号Ｓ１１４）をデコードし、各ＶＰ識別子毎に、一定フレーム周期内に当該ＶＰ識別子が何回発生したかをカウントし、各ＶＰのフレーム長を計測する。各ＶＰはＳＴＭ網側の各チャネルと１：１に対応する関係がある。このＶＰ毎のフレーム長に、フレーム周期を単位として測ったＣＤＶ値（ＡＴＭ網内のＣＤＶ値を１２５μｓで割り算した値）ｎを掛けてＶＰ（識別子ｋ）別に第１のしきい値Ｔｈ1,kを生成する。さらに、このＶＰ毎のフレーム長に２ｎをかけて第２のしきい値Ｔｈ2,kを生成する。Ｔｈ1,kは、ＡＴＭ網の転送遅延ゆらぎによる平均セル速度のゆらぎに対応する。Ｔｈ2,kは、転送遅延ゆらぎを吸収するために必要な最小バッファ量で、当該ＶＰを蓄積するキューのバッファ長を限定する。 キュー長アップダウンカウンタ部は、ＶＰ毎に（ＳＴＭ網側のチャネル毎に）アップダウンカウンタを持ち、書き込み制御部１０３から各ＶＰ単位に書き込みが発生した回数を信号Ｓ１０３として受け、また読みだし制御部１０５から各ＶＰ毎に読みだしが発生した回数を信号Ｓ１１２として受けて、セルバッファ部２０２内におけるそれぞれのＶＰ毎にキューの長さを計測する。比較部４０３は、ＶＰ（識別子ｋ）毎に（チャネル毎に）、フレームカウンタ部４０１からのＴｈ1,k、Ｔｈ2,kと、キュー長アップダウンカウンタ部４０２からのキュー長から、■キューが空である、■キューがフレーム長の２ｎ倍（＝Ｔｈ2,k）である、■キューがフレーム長のｎ倍（＝Ｔｈ1,k）であるの３点の比較を行い、結果をバッファ初期化制御用のバッファ初期化要求信号（Ｓ２０１，Ｓ２０３）に変換して、書き込み制御部１０３及び読みだし制御部１０５に通知する。
【００２７】以上のような構成をもつＡＴＭ／ＳＴＭ変換回路は、全体として次のように動作する。先ず、セルバッファ部２０２におけるＶＰ毎（ＳＴＭ信号の各チャネル）のキュー長が０になった場合、または、キュー長がＴｈ2,kになった場合には、そのキューに関し初期化処理を行う。初期化処理は、キュー長を０にリセットした後、網内ＣＤＶ値ｎに対応するフレーム長（Ｔｈ1,k）分だけ入力ＡＴＭセルをためた後にＳＴＭ網への読みだしを開始する処理である。そのために、バッファ初期化制御部１０７は、バッファ初期化要求信号Ｓ２０１を書き込み制御部１０３に出力する。書き込み制御部１０３は当該キューのＶＰにおいて次の入力セルのセルバッファ部２０２への書き込み時に、そのＶＰのバッファ初期化要求ビットをＯｎにし、そのＶＰ以後の入力ＡＴＭセルのセルバッファ部２０２への書き込みを中止する。読みだし制御部１０５は当該ＶＰのキューからの読み出しを継続し、読み出しデータにおいてバッファ初期化要求ビットのＯｎを検出した時、書き込み制御部１０３にキューの読みだしが完了してキューが空になったことを通知する（Ｓ２０２）。その通知を受信後、書き込み制御部１０３は当該ＶＰの入力ＡＴＭセルのセルバッファ部２０２への書き込みを再開する。バッファ初期化制御部１０７は、当該ＶＰ（ｋ）のキュー長をモニターし、Ｔｈ1,kを越えた時、読みだし再開指示Ｓ２０３を読みだし制御部１０５に通知する。読みだし制御部１０５は、その後、当該ＶＰのキューからの読み出しを再開する。
【００２８】フレーム位置検出部１０８が、セルバッファ部２０２から読み出されるデータのフレーム位置ビットのＯｎを検出した時には、その旨を読みだし制御部１０５に通知する（Ｓ１１１）。ＣＭ部１０６は、各ＶＰ（ＳＴＭ信号の各チャネル）の、８ｋＨｚフレーム内における最初のタイムスロットを指定するＣＭ情報Ｓ１１４を出力するときには、当該ＣＭ情報の先頭タイムスロットビットをＯｎにして出力する。読みだし制御部１０５は、フレーム位置検出部１０８からフレーム位置指示信号Ｓ１１１を受けた場合において、ＣＭ部１０６からのＣＭ情報Ｓ１１４の先頭タイムスロットビットがＯＮになっていない時には、そのＳＴＭ側チャネルへのセルバッファ部２０２からの読みだしを停止し、ＣＭ情報の先頭タイムスロットビットがＯＮになった時に読みだしを開始する。それによって、セルバッファ部２０２上に蓄積されているフレームの位相とＳＴＭ網へ読みだされるフレームの位相がＶＰ毎に同期する。
【００２９】
【発明の効果】以上、詳細に説明したように、この発明は、次の効果を有する。１）セルバッファとして共有メモリ型のバッファを使用することによって、チャネル数やチャネル速度が任意に組み合わされた、複数の構造化された（すなはち、フレームを持った）ＣＢＲ（Continuous Bit Rate ）信号のＶＰを入力してＳＴＭ信号に変換できる。２）チャネル間の８ｋＨｚの整数倍であるフレーム位相を簡易にＳＴＭ側で８ｋＨｚ単位に合わせることができる。これらの処理はコントロールメモリによる外部情報のみにより自動的に行われる。３）そのセルバッファ量は理論上最低のメモリコストで実現できる。４）セルバッファの書き込み側はセルブロック単位で行われるため、セルバッファのアドレス管理が簡易になる。５）セルバッファ内の各チャネルのキューの接続を、セルバッファのセルブロックアドレスと同一のアドレスでポイントされ同一の動作を行う共有バッファであるポインタバッファによって管理するため、各チャネル単位のセルバッファ内のキューを管理するアドレスＦＩＦＯを必要とせずに構成できる。６）以上まとめると、最少に近いハードウェアコスト及び消費電力で、完全自由なＡＴＭ／ＳＴＭ変換を実現することができる。
【図面の簡単な説明】
【図１】この発明のアーキテクチャーの全体図を示すブロック図である。
【図２】この発明における共有メモリ部の構成を示すブロック図である。
【図３】この発明における読みだし制御部の構成を示すブロック図である。
【図４】この発明におけるバッファ初期化制御部の構成を示すブロック図である。
【図５】この発明におけるデータのフォーマットを示す図である。
【図６】共有バッファ部内における連鎖リストの管理構造を示す。
【図７】従来方式の一例を示すブロック図である。
【符号の説明】
１０１ ＡＡＬ１処理部
１０２ 共有バッファ部
１０３ 書き込み制御部
１０４ 空きアドレスＦＩＦＯ部
１０５ 読みだし制御部
１０６ ＣＭ部
１０７ バッファ初期化制御部
１０８ フレーム位置検出部
２０１ ポインタバッファ部
２０２ セルバッファ部
２０３ カウンタ部
２０４ ラッチ部
３０１ ヘッドレジスタ部
３０２ ダウンカウンタ部
４０１ フレームカウンタ部
４０２ キュー長アップダウンカウンタ部
４０３ 比較部
Ｓ１０１ ＡＴＭセル信号
Ｓ１０２ 内部データフォーマット（ＡＴＭ入力側）
Ｓ１０３ 書き込み中のセルブロックアドレス（ＶＰ単位）
Ｓ１０４ 次のＡＴＭセル入力のためのセルブロックアドレス（ＶＰ単位）
Ｓ１０５ 書き込み中のセルブロックアドレス内におけるオフセットアドレス
Ｓ１１０ 内部データフォーマット（ＳＴＭ出力側）
Ｓ１１１ フレーム位置指示信号
Ｓ１１２ 読みだし中のセルブロックアドレス（ＶＰ単位）
Ｓ１１３ 読みだし中のセルブロックアドレス内におけるオフセットアドレス（ＶＰ単位）
Ｓ１１４ ＣＭ情報
Ｓ１１５ 次に読み出すべきセルブロックアドレス（ＶＰ単位）
Ｓ２０１ バッファ初期化要求信号（ＶＰ単位）
Ｓ２０２ キューが空になったことを通知する信号（ＶＰ単位）
Ｓ２０３ キューからの読みだし再開指示信号（ＶＰ単位）
【０００１】
【産業上の利用分野】本発明は、フレーム周期に時分割された複数のチャネルをもつＳＴＭ信号のチャネル毎の情報をセル単位で転送するＡＴＭセルを元のＳＴＭ信号に変換する、構造化データの多重ＡＴＭ／ＳＴＭ変換方式に関する。
【０００２】
【従来の技術】一定のフレーム周期（例えば１２５ｕｓｅｃまたは５００ｕｓｅｃ）を持つＳＴＭ信号は、ＩＴＵ勧告Ｉ．３６３のＡＡＬ１プロトコルによりＡＴＭセルとしてＡＴＭ網で転送される。対象となるＳＴＭ信号は６４ｋｂｐｓ×ｎ（ｎ：任意の自然数）で表される。複数のＳＴＭチャネルはそれぞれ異なるＶＰ（仮想パス）を与えられ、ＡＴＭセルとして転送される。従来の構造化データの多重ＡＴＭ／ＳＴＭ変換方式では、前記ＡＴＭセルはＶＰ単位に分割されたバッファにＡＴＭ網内に生じるＣＤＶ（転送遅延ゆらぎ）値以上蓄積された上で、ＳＴＭ網のフレーム条件に併せて読み出される。前記バッファは、オーバーフロー時及びアンダーフロー時に初期化され、あらためて当該ＡＴＭ網内に生じるＣＤＶの値以上ためられて読み出しが再開される。従来の方式においては、前記バッファは、ＳＴＭ信号の速度に併せて固定的に分割されているか、もしくは複数のＳＴＭ信号間に存在する規則性を利用した効率的な分割運用が図られている。
【０００３】図７は、この種のＡＴＭ／ＳＴＭ変換回路の要部のブロック図である。ＡＴＭ／ＳＴＭ変換回路は、ＡＡＬ１（ＡＴＭアプリケーションレイヤ・タイプ１）処理部７１、セルバッファ７２、書込み制御部７３、読出し制御部７５、ＣＭ部（コントロールメモリ部）７６、バッファ初期化部７７を備えている。ＡＡＬ１処理部７１は、ＩＴＵ勧告Ｉ．３６３の構造化データ転送のプロトコルによってＳＴＭフレームがセル化されているＡＴＭセルＳ１０１を受信する。ＡＡＬ１処理部７１は、ＡＴＭセルＳ１０１を受信すると、ＳＡＲ／ＣＳレイヤの処理を行い、その結果の一つとしてＳＴＭフレームのフレーム位置およびＶＰＩ（ＶＰ識別子）を抽出する。ＡＡＬ１処理部７１は、次ぎに、そのＡＴＭセルＳ１０１をセルバッファ７２に送ると共に、当該ＡＴＭセルの到来とＶＰＩを書込み制御部７３に通知する。セルバッファ７２は、それぞれ、固定的またはある程度の効率的運用を図られたメモリ容量をもつ複数のバンクから成っていて、ＡＴＭセルのＶＰ毎に、すなわち、１つのＶＰに１つのバンクを指定してＡＴＭセルを格納する。書込み制御部７３はセルバッファへのＡＴＭセルの書込みを管理する。すなわち、ＡＴＭセルの到来の通知に応答して、セルバッファ７２の書込みアドレスを制御すると共に、読みだしが終了したＶＰのアドレスを空きセルアドレスとして以後の書き込みのために保持する。ＣＭ部７６は、ＳＴＭ網側のフレームに合わせて、読み出されるべきＶＰの識別子情報を蓄積し、該情報は、ＳＴＭ網のタイミングに合わせて読みだし制御部７５に通知される共に、バッファ初期化制御部７７にその通知が発生したことが通知される。読みだし制御部７５は、セルバッファ７２からのＶＰの読みだしを管理する。すなわち、初期化時以外のときには、ＣＭ部７６の出力に応答してＶＰを読みだして時分割多重ＳＴＭフレームを生成する。読みだし制御部７５は、また、初期化時においてセルバッファ７２がリセットされた時以後ＣＤＶ値を越す迄の時間は、セルバッファ７２の読みだしを停止する。 バッファ初期化部７７は、セルバッファのあるバンクがオーバフローまたはアンダーフローしたときには、書き込み制御部７３に、そのバンクに対する書き込みの停止を指示して当該バンクを０にリセットする。バッファ初期化部７７は、さらに、書き込み制御部と読みだし制御部からそれぞれ書き込みおよび読みだしの発生を通知する信号を入力してセルバッファ７２に蓄積されている情報量を監視し、一方、ＣＭ部７６の出力に基づいてＣＤＶ値に対応するしきい値を設定し、当該バンクに格納されている情報量がそのしきい値に達したとき、初期化を終了して読みだしを再開する指示を読みだし制御部に指示する。このようにして、セルバッファ７２にＣＤＶ値に対応する情報量がためられた後に、読みだしが再開される。
【０００４】
【発明が解決しようとする課題】上記の従来の方式では、全く異なる速度を持つ複数のＳＴＭ信号を収容する場合には、個々のＶＰに対応するセルバッファの大きさを最大速度のＳＴＭ信号に対応する大きさにするため、全体のセルバッファによるメモリ規模が極めて大きくなる。また、複数のＳＴＭ信号の速度条件及びフレームフォーマットにある程度の制限を持たせ、かつ、その条件の下でＳＴＭ信号の速度間の規則性を利用して、全セルバッファのメモリ量を最低に押さえる方式が考えられたが、全く異なる任意の速度を持つ複数のＳＴＭ信号を低いメモリコストで収容することはできなかった。いずれの方式にしても、結果として、回路規模と消費電力が増すという問題点があった。
【０００５】本発明の目的は、全く任意の速度の組み合わせを持つ複数のＳＴＭ信号に対して、全セルバッファの容量を常に一定とし、自動的にＳＴＭ側への読み出しを行うことを可能とするアーキテクチャーを実現し、結果として、セルバッファの容量自体も、どのような状況でも理論的に最小で、回路規模と消費電力を最小に押さえることにある。
【０００６】
【課題を解決するための手段】この発明は、以上述べた問題点を解決するため、本発明の構造化データの多重化ＡＴＭ／ＳＴＭ変換装置は、フレーム周期に時分割多重化された複数のチャネルをもつＳＴＭ信号のチャネル毎の情報をセル単位で転送するＡＴＭセルを元のＳＴＭ信号に変換するＡＴＭ／ＳＴＭ変換回路であって、前記ＡＴＭセルを入力し、そのＡＴＭセルに、ＩＴＵ勧告Ｉ．３６３の構造化データ転送のプロトコルによりＳＡＲ／ＣＳレイヤの処理を行い、その結果の一つとしてＳＴＭフレームのフレーム箇所と仮想パス識別子を抽出して当該ＡＴＭセルを出力するＡＡＬ１処理部１０１、前記ＡＴＭセルのセル転送遅延ゆらぎを吸収するために、該ＡＴＭセルを仮想パス毎に格納するセルバッファ手段、セルバッファ手段中の、各々の仮想パスを格納する区域をセルブロックとするとき、ＡＡＬ１処理部が抽出した仮想パス番号をもつＡＴＭセルを前記セルバッファ手段へ書き込むためのセルブロックアドレスを制御する書き込み制御部、ＡＴＭセルの仮想パスの、ＳＴＭフレームへのチャネル配置が蓄積され、前記セルバッファ手段から次に読み出されるべき仮想パスを指定する情報が、ＳＴＭ網のフレーム条件に合わせて読み出されるコントロールメモリ部、セルバッファ手段への読みだしアドレスを管理し、コントロールメモリ部の出力によって指定される仮想パスを、セルバッファ手段からの読みだす読みだし制御部、書き込み制御部と読みだし制御部からそれぞれ書き込みおよび読みだしの発生を通知する信号を入力して前記セルバッファ手段に蓄積されている情報量を監視し、該情報量が所定の条件を満たした時、バッファ初期化処理を行うバッファ初期化制御部とを有し、セルバッファ手段は、ＡＡＬ１処理部から受信したＡＴＭセルのペイロードを仮想パス毎に格納する複数のキューを有し、かつ、各々のキューを構成するセルブロックのバッファ量が、各々のキューのバッファ量の総和が伝送路容量に依存して定まる所定値に等しいという条件の下で、相互に独立に設定される共有バッファとして構成されている。
【０００７】各々のキューのバッファ量は、当該キューに格納される仮想パスの仮想パス識別子をｋとし、仮想パスｋのフレーム長をＦkとし、セル転送遅延ゆらぎＴとフレーム周期Ｔfとの比（Ｔ／Ｔf）をｎとするとき、２ｎＦk に等しく設定される。また、バッファ量の総和は、当該ＡＴＭ網のセル転送遅延ゆらぎをＴとするとき、伝送路容量の２Ｔ倍に等しく定められる。複数のキューは、連鎖リストを構成することが望ましい。
【０００８】
【作用】いま、識別子ｋのＶＰに対応するチャネルのチャネル速度をＲk、ネットワーク内ＣＤＶ値をＴとすると、ＡＴＭ網からＳＴＭ網に出力されるＳＴＭフレームが元のＳＴＭフレームに合致するように、ＣＤＶを吸収するために必要な各チャネル（各ＶＰ）の最小セルバッファ量は２ｘＲkｘＴになることが知られている。従って、 総セルバッファ量＝Σ（２ｘＲKｘＴ）
＝２ＴΣＲk ＝２ＴＲall （１）
ここで、Σはｋ＝１からｋ＝Ｎまでの和で、Ｎはチャネル数（ＶＰの数）である。チャネル数及び個々のチャネル速度に関わらず、総チャネル速度の最大値は伝送路容量より決定されるので一定であり、ネットワーク内ＣＤＶＴ値も一定である。従って、式（１）はどのようなチャネル数及びチャネル速度の組み合わせにおいても成立し、また必要最低限度のセルバッファ量を示す。本発明のデセル化法ではセルバッファとして共有バッファ型のものを使用しているので、式（１）で示されるセルバッファ量によって、任意のチャネル数及びチャネル速度の収容が可能である。
【０００９】また、上記のセルバッファ量は ２ｘＲKｘＴ＝２ｘ（ＲKＴf）ｘ（Ｔ／Ｔf） ＝２ｎＦk （２）
と表現される。
【００１０】セルバッファ内における各チャネルのキューのアドレスは、チャネル毎のアドレス管理ＦＩＦＯではなく、セルバッファのセルブロックアドレスと同一のアドレスでポイントされ、チャネル毎のアドレス管理ＦＩＦＯと同一の動作をする共有バッファであるポインタバッファにより管理される。それによって、総メモリ量の削減が実現される。チャネル毎のアドレス管理ＦＩＦＯを使用した場合、その大きさは、１チャネル当り式（３）で表されるＣ＝Ｎ×log2Ｎ （３）
ここで、Ｃは１チャネル当りのアドレス管理ＦＩＦＯのメモリ量で、Ｎはセルバッファ部内におけるセルブロック数である。従って、全メモリ量は次式（４）になる。
【００１１】
Ｃall ＝Ｃ×Ｌ＝Ｌ×Ｎ×log2Ｎ （４）
ここで、Ｃall は全チャネルのアドレス管理ＦＩＦＯのメモリ量であり、Ｌはチャネル数である。ポインタバッファを使用した場合、そのメモリ量は、次式（５）で示される。
【００１２】
Ｃptr ＝Ｎ×log2Ｎ （５）
ここで、Ｃptrはポインタバッファのメモリ量であり、Ｎはセルバッファ部内のセルブロック数である。式（５）と式（４）との比は、１／Ｌ となり、メモリ量の大幅な削減が達成される。全チャネル数のＬが大きくなるほど、その効果は大きい。
【００１３】
【実施例】次に、本発明の実施例について図面を参照して説明する。本発明の多重ＡＴＭ／ＳＴＭ変換回路は、ＩＴＵ勧告Ｉ．３６３の構造化データ転送のプロトコルによりＳＴＭフレームがセル化されているＡＴＭセルを元のＳＴＭフレームに変換する回路である。図１は、多重化ＡＴＭ／ＳＴＭ変換回路の一実施例のブロック図である。本実施例の多重化ＡＴＭ／ＳＴＭ変換回路は、ＡＬＬ１処理部１０１、共有バッファ１０２、書き込み制御部１０３、空きアドレスＦＩＦＯ部１０４、読みだし制御部１０５、ＣＭ部１０６、バッファ初期化処理部１０７、フレーム位置検出部１０８を備え、ＡＴＭセルＳ１０１はＡＡＬ１処理部１０１に入力する。
【００１４】ＡＡＬ１処理部１０１は、ＡＴＭセルＳ１０１を入力すると、ＳＡＲ／ＣＳレイヤの処理を行い、その結果の一つとしてＳＴＭフレームのフレーム位置を抽出する。また、ＡＡＬ１処理部１０１は、ユーザデータにフレームであるか否かを示すフレーム位置指示ビット、バッファ初期化制御部１０７からのバッファ初期化要求ビットと、セルブロックに格納されているデータであるＡＴＭセルがＰフォーマットであるかＮｏｎ−Ｐフォーマットであるかを示すＰフォーマットビットを付加して共有バッファ部１０２に転送する。図５は、共有バッファ部１０２に入力される信号Ｓ１０２のデータフォーマットを示す。ＡＡＬ１処理部１０１は、また、入力セルのＶＰＩ（仮想パス識別子）を認識し、書き込み制御部１０３に通知する。
【００１５】共有バッファ部１０２は、後述するようにセルバッファ部を有し、セルバッファ部は、ＶＰ単位（ＳＴＭ網側のチャネル単位）のキューを有し、それぞれのキューのブロックは個々のＡＴＭセルのペイロードを格納する。以下、このブロックをセルブロックと記す。セルバッファ部内の各アドレスは、セルブロックを指定するセルブロックアドレスと、個々のセルブロック内のオフセットであるオフセットアドレスの２種類のアドレスによりポイントされる。共有バッファ部１０２は、ＡＬＬ１処理部１０１から、図５のフォーマットを持つＡＴＭセルを受信し、書き込み制御部１０３から通知されたセルブロックアドレスにＶＰ単位でそのＡＴＭセルが書き込まれる。共有バッファ部１０２は、また、次の入力セルのためのセルブロックアドレスＳ１０４を書き込み制御部１０３から受信して、データとして保持する。共有バッファ部１０２の詳細な構成と動作は、図２R>２を参照して、後述する。
【００１６】書き込み制御部１０３は、ＡＡＬ１処理部１０１から新しいセル到着の通知及びそのＶＰ番号を受けると、書き込み制御部１０３内に持つＶＰ単位（ＳＴＭ網側のチャネル単位）に登録されているテールレジスタの値から該当ＶＰのレジスタ値Ｓ１０３を選択し、そのレジスタ値を当該ＶＰのセルブロックアドレスとして、共有バッファ部１０２に通知する。また、そのＶＰに関して次に入力されるＡＴＭセルのセルブロックアドレスＳ１０４を、空きセルブロックアドレスＦＩＦＯ部１０４から受信し、書き込み制御部１０３内の当該ＶＰのテールレジスタの値を更新する。同時に、テールレジスタに書き込まれたこの新しいセルブロックアドレスをも共有バッファ部に通知する。また、ＡＴＭセルの書き込みが発生したことを、バッファ初期化制御部１０７に通知する。
【００１７】フレーム位置検出部１０８は、共有バッファ部１０２から読み出されるデータＳ１１０において（図５）、フレーム位置指示ビットのＯｎ／Ｏｆｆを監視し、Ｏｎ時、その旨を読みだし制御部１０５に通知する（Ｓ１１１）。ＣＭ部１０６は、ＳＴＭ網側のタイミングに応じて、読み出されるべきＶＰを読みだし制御部１０５とバッファ初期化処理部１０７に通知する。
【００１８】読みだし制御部１０５は、フレーム位置検出部１０８から通知されたフレーム位置（Ｓ１１１）に基づいてＳＴＭ網側のタイミングに同期させて、ＣＭ部１０６によって指示されたＶＰを読み出す。また、読みだしを終了したＶＰのセルブロックアドレスを、空きセルアドレスとして空きセルアドレスＦＩＦＯ部１０４とバッファ初期化処理部１０７に通知する。読みだし制御部１０５の詳細な構成と動作は図３を参照して後述する。
【００１９】バッファ初期化処理部１０７は、ＣＭ部１０６からＶＰ番号Ｓ１１４を受け、、書き込み制御部１０３から各ＶＰ単位に書き込みが発生したことを示す情報をＳ１０３として受け、また読みだし制御部１０５から各ＶＰ単位に読みだしが発生したことを示す情報をＳ１１２として受け、後述の方法によって、セルバッファ部内における各ＶＰ単位のキューの長さを計算する。その計算結果から、
【００２０】空きセルアドレスＦＩＦＯ部は、共有バッファ部１０２における空きセルブロックアドレスをＦＩＦＯ内に管理しており、書き込み制御部１０３の要求に応じて、空きセルアドレスＦＩＦＯの先頭に格納されている空きセルブロックアドレスＳ１０４を通知し、読みだし制御部１０５により、読みだし中のＶＰの読みだしが終了した場合には、当該セルブロックアドレスＳ１１２を新たな空きセルブロックアドレスとして、空きセルアドレスＦＩＦＯの最後に格納する。
【００２１】図２は、本発明の共有バッファ部１０２の一実施例の構成を示すブロック図である。本実施例の共有バッファ部１０２は、セルバッファ部２０２、ポインタバッファ部２０１、ラッチ部２０４、カウンタ部２０３を備えている。セルバッファ部２０２は、ＶＰ単位（ＳＴＭ網側のチャネル単位）のキューを有し、キューの個々のブロックは個々のＡＴＭセルのペイロードを格納し、セルブロック単位のアドレスと個々のセルブロック内のオフセットアドレスの２種類のアドレスによりポイントされる。ポインタバッファ部２０１は前記セルバッファ部２０２において連鎖リスト構造で構成されるキューのポインタ（セルブロックアドレス）を格納する。ラッチ部２０４は、セルブロック単位のアドレス（セルブロックアドレス）をラッチする。カウンタ部２０３は、入力するＡＴＭセルがＰフォーマットであるかＮｏｎ−Ｐフォーマットであるかに応じてそれぞれ４６もしくは４７のカウントを行う。
【００２２】本実施例の共有バッファは次のように機能する。共有バッファ部１０２は、ＡＡＬ１処理部１０１から、図５のフォーマットを持つデータを受信し、書き込み制御部から通知されるセルブロックアドレスに書き込むために、セルバッファ部２０２に、セルブロックアドレス及び入力セルを転送する。カウンタ部２０３は、図５のフォーマットで示される入力データＳ１０２のＰフォーマットビットから、入力セルがＰフォーマットかＮｏｎ−Ｐフォーマットであるかの通知を受け、それぞれ、０から４６または４７のカウントアップを行う。セルバッファ部２０２は、書き込み制御部１０３から通知されるセルブロックアドレスＳ１０３とカウンタ部２０３から受けるオフセットアドレスＳ１０５を入力セルの格納アドレスとして認識し、入力セルのペイロード部分を内部のメモリに書き込む。ラッチ部２０４は、入力セルが書き込まれているセルブロックアドレスをラッチする。ポインタバッファ部２０１は、ラッチ部２０４のラッチしたセルブロックアドレスＳ１０３を内部のメモリのアドレスとして、該当ＶＰの次の入力セルのためのセルブロックアドレスＳ１０４を書き込み制御部１０３から受信して、データとして書き込む。
【００２３】図６は共有バッファ部１０２におけるＶＰ単位の連鎖リスト管理構造を示す。セルバッファ部２０２とポインタバッファ部２０１との、同一のセルブロックアドレス信号Ｓ１０３で指定されるアドレスには、それぞれＡＴＭセルのペイロードおよび次のＡＴＭセルを格納する位置を指定するポインタが格納される、連鎖リストが示されている。この連鎖リストにおいては、セルバッファ部２０２の、例えばセルブロックアドレスｂの位置には、指定されたＶＰのペイロードが格納され、ポインタバッファ部２０１の同一のアドレスｂの位置には、次に格納されるＡＴＭセルの格納位置を示すポインタｃがデータとして格納されている。
【００２４】図３は読みだし制御部１０５の一実施例を示すブロック図である。読みだし制御部１０５は、ヘッドレジスタ部３０１とダウンカウント部３０２を備えている。ヘッドレジスタ部３０１は、セルバッファ部２０２内に存するＶＰ単位（ＳＴＭのチャネル単位）のキューの先頭のセルブロックアドレスＳ１１２を各ＶＰ毎に保持している。ヘッドレジスタ部３０１は、また、ＶＰ単位（ＳＴＭ網側のチャネル単位）に読みだし中のセルブロック内のオフセット値Ｓ１１３も保持している。ダウンカウント部３０２は、ＳＴＭ網側のチャネル別に読みだし中のセルブロックがＰフォーマットであるかＮｏｎ−Ｐフォーマットであるかに応じてそれぞれ４６もしくは４７の値から０までのダウンカウントを行う。
【００２５】読みだし制御部１０５は、ＣＭ部１０６から現時刻において出力すべきＶＰ識別子の通知（Ｓ１１４）を受け、もしそのＶＰのセルブロックが読みだし中であれば、そのＶＰのセルブロックのオフセット値Ｓ１１３を＋１し、新たに読み出すべきオフセットアドレスＳ１１３を得る。また、もしそのＶＰの読みだし中のセルブロックアドレスのオフセット値が最大（セルブロックがＰフォーマットであれば４６バイト、Ｎｏｎ−Ｐフォーマットであれば４７バイト）の場合はそのセルブロックの読みだしが終了したので、そのＶＰのセルバッファ部２０２内におけるキューの次のセルブロックのアドレスＳ１１５をポインタバッファ部２０１から受け取り、ヘッドレジスタ部３０１に書き込む。同時に、セルバッファ部２０２から読み出されたデータ（図５）のＰフォーマット−ビットによって新しく読み出されるセルブロック内のＡＴＭセルがＰフォーマットかＮｏｎ−Ｐフォーマットか判定し、ダウンカウント部３０２にそれぞれ４６もしくは４７のオフセット値をロードする。
【００２６】図４はバッファ初期化制御部の一実施例のブロック図である。本実施例のバッファ初期化制御部１０７は、フレームカウント部４０１とキュー長アップダウンカウンタ部４０２と比較部４０３を備えている。フレームカウンタ部４０１は、ＶＰ別（ＳＴＭ側のチャネル別）にＣＭ部１０６の出力を１２５ｕｓｅｃ間モニターしてフレーム長を計測し、システムによって設定されるネットワークのＣＤＶ値ｎを掛けＶＰ（識別子ｋ）別（ＳＴＭ側チャネル別）のバッファしきい値Ｔｈ1,kを計算し、さらに２倍してＶＰ別（ＳＴＭ側チャネル別）のバッファ長Ｔｈ2,kを計算する。キュー長アップダウンカウンタ部４０２は、書き込み制御部１０３と読みだし制御部１０５から、ＶＰ毎に、それぞれ書き込み、読みだしが発生したことを示す信号を受け、セルバッファ部２０２内におけるＶＰ別（ＳＴＭ側チャネル別）のキュー長をセルブロック単位に計算する。比較部４０３は、キュー長アップダウンカウンタ部の出力するキュー長とフレームカウンタ部４０１の各種出力を比較しバッファ初期化信号及びバッファ初期化処理終了信号を発生する。 バッファ初期化部１０７は、次のように動作する。フレームカウンタ部４０１は、ＣＭ部１０６から入力されるＶＰ識別子ｋ（信号Ｓ１１４）をデコードし、各ＶＰ識別子毎に、一定フレーム周期内に当該ＶＰ識別子が何回発生したかをカウントし、各ＶＰのフレーム長を計測する。各ＶＰはＳＴＭ網側の各チャネルと１：１に対応する関係がある。このＶＰ毎のフレーム長に、フレーム周期を単位として測ったＣＤＶ値（ＡＴＭ網内のＣＤＶ値を１２５μｓで割り算した値）ｎを掛けてＶＰ（識別子ｋ）別に第１のしきい値Ｔｈ1,kを生成する。さらに、このＶＰ毎のフレーム長に２ｎをかけて第２のしきい値Ｔｈ2,kを生成する。Ｔｈ1,kは、ＡＴＭ網の転送遅延ゆらぎによる平均セル速度のゆらぎに対応する。Ｔｈ2,kは、転送遅延ゆらぎを吸収するために必要な最小バッファ量で、当該ＶＰを蓄積するキューのバッファ長を限定する。 キュー長アップダウンカウンタ部は、ＶＰ毎に（ＳＴＭ網側のチャネル毎に）アップダウンカウンタを持ち、書き込み制御部１０３から各ＶＰ単位に書き込みが発生した回数を信号Ｓ１０３として受け、また読みだし制御部１０５から各ＶＰ毎に読みだしが発生した回数を信号Ｓ１１２として受けて、セルバッファ部２０２内におけるそれぞれのＶＰ毎にキューの長さを計測する。比較部４０３は、ＶＰ（識別子ｋ）毎に（チャネル毎に）、フレームカウンタ部４０１からのＴｈ1,k、Ｔｈ2,kと、キュー長アップダウンカウンタ部４０２からのキュー長から、
【００２７】以上のような構成をもつＡＴＭ／ＳＴＭ変換回路は、全体として次のように動作する。先ず、セルバッファ部２０２におけるＶＰ毎（ＳＴＭ信号の各チャネル）のキュー長が０になった場合、または、キュー長がＴｈ2,kになった場合には、そのキューに関し初期化処理を行う。初期化処理は、キュー長を０にリセットした後、網内ＣＤＶ値ｎに対応するフレーム長（Ｔｈ1,k）分だけ入力ＡＴＭセルをためた後にＳＴＭ網への読みだしを開始する処理である。そのために、バッファ初期化制御部１０７は、バッファ初期化要求信号Ｓ２０１を書き込み制御部１０３に出力する。書き込み制御部１０３は当該キューのＶＰにおいて次の入力セルのセルバッファ部２０２への書き込み時に、そのＶＰのバッファ初期化要求ビットをＯｎにし、そのＶＰ以後の入力ＡＴＭセルのセルバッファ部２０２への書き込みを中止する。読みだし制御部１０５は当該ＶＰのキューからの読み出しを継続し、読み出しデータにおいてバッファ初期化要求ビットのＯｎを検出した時、書き込み制御部１０３にキューの読みだしが完了してキューが空になったことを通知する（Ｓ２０２）。その通知を受信後、書き込み制御部１０３は当該ＶＰの入力ＡＴＭセルのセルバッファ部２０２への書き込みを再開する。バッファ初期化制御部１０７は、当該ＶＰ（ｋ）のキュー長をモニターし、Ｔｈ1,kを越えた時、読みだし再開指示Ｓ２０３を読みだし制御部１０５に通知する。読みだし制御部１０５は、その後、当該ＶＰのキューからの読み出しを再開する。
【００２８】フレーム位置検出部１０８が、セルバッファ部２０２から読み出されるデータのフレーム位置ビットのＯｎを検出した時には、その旨を読みだし制御部１０５に通知する（Ｓ１１１）。ＣＭ部１０６は、各ＶＰ（ＳＴＭ信号の各チャネル）の、８ｋＨｚフレーム内における最初のタイムスロットを指定するＣＭ情報Ｓ１１４を出力するときには、当該ＣＭ情報の先頭タイムスロットビットをＯｎにして出力する。読みだし制御部１０５は、フレーム位置検出部１０８からフレーム位置指示信号Ｓ１１１を受けた場合において、ＣＭ部１０６からのＣＭ情報Ｓ１１４の先頭タイムスロットビットがＯＮになっていない時には、そのＳＴＭ側チャネルへのセルバッファ部２０２からの読みだしを停止し、ＣＭ情報の先頭タイムスロットビットがＯＮになった時に読みだしを開始する。それによって、セルバッファ部２０２上に蓄積されているフレームの位相とＳＴＭ網へ読みだされるフレームの位相がＶＰ毎に同期する。
【００２９】
【発明の効果】以上、詳細に説明したように、この発明は、次の効果を有する。１）セルバッファとして共有メモリ型のバッファを使用することによって、チャネル数やチャネル速度が任意に組み合わされた、複数の構造化された（すなはち、フレームを持った）ＣＢＲ（Continuous Bit Rate ）信号のＶＰを入力してＳＴＭ信号に変換できる。２）チャネル間の８ｋＨｚの整数倍であるフレーム位相を簡易にＳＴＭ側で８ｋＨｚ単位に合わせることができる。これらの処理はコントロールメモリによる外部情報のみにより自動的に行われる。３）そのセルバッファ量は理論上最低のメモリコストで実現できる。４）セルバッファの書き込み側はセルブロック単位で行われるため、セルバッファのアドレス管理が簡易になる。５）セルバッファ内の各チャネルのキューの接続を、セルバッファのセルブロックアドレスと同一のアドレスでポイントされ同一の動作を行う共有バッファであるポインタバッファによって管理するため、各チャネル単位のセルバッファ内のキューを管理するアドレスＦＩＦＯを必要とせずに構成できる。６）以上まとめると、最少に近いハードウェアコスト及び消費電力で、完全自由なＡＴＭ／ＳＴＭ変換を実現することができる。
【図面の簡単な説明】
【図１】この発明のアーキテクチャーの全体図を示すブロック図である。
【図２】この発明における共有メモリ部の構成を示すブロック図である。
【図３】この発明における読みだし制御部の構成を示すブロック図である。
【図４】この発明におけるバッファ初期化制御部の構成を示すブロック図である。
【図５】この発明におけるデータのフォーマットを示す図である。
【図６】共有バッファ部内における連鎖リストの管理構造を示す。
【図７】従来方式の一例を示すブロック図である。
【符号の説明】
１０１ ＡＡＬ１処理部
１０２ 共有バッファ部
１０３ 書き込み制御部
１０４ 空きアドレスＦＩＦＯ部
１０５ 読みだし制御部
１０６ ＣＭ部
１０７ バッファ初期化制御部
１０８ フレーム位置検出部
２０１ ポインタバッファ部
２０２ セルバッファ部
２０３ カウンタ部
２０４ ラッチ部
３０１ ヘッドレジスタ部
３０２ ダウンカウンタ部
４０１ フレームカウンタ部
４０２ キュー長アップダウンカウンタ部
４０３ 比較部
Ｓ１０１ ＡＴＭセル信号
Ｓ１０２ 内部データフォーマット（ＡＴＭ入力側）
Ｓ１０３ 書き込み中のセルブロックアドレス（ＶＰ単位）
Ｓ１０４ 次のＡＴＭセル入力のためのセルブロックアドレス（ＶＰ単位）
Ｓ１０５ 書き込み中のセルブロックアドレス内におけるオフセットアドレス
Ｓ１１０ 内部データフォーマット（ＳＴＭ出力側）
Ｓ１１１ フレーム位置指示信号
Ｓ１１２ 読みだし中のセルブロックアドレス（ＶＰ単位）
Ｓ１１３ 読みだし中のセルブロックアドレス内におけるオフセットアドレス（ＶＰ単位）
Ｓ１１４ ＣＭ情報
Ｓ１１５ 次に読み出すべきセルブロックアドレス（ＶＰ単位）
Ｓ２０１ バッファ初期化要求信号（ＶＰ単位）
Ｓ２０２ キューが空になったことを通知する信号（ＶＰ単位）
Ｓ２０３ キューからの読みだし再開指示信号（ＶＰ単位）
【特許請求の範囲】
【請求項１】 フレーム周期に時分割多重化された複数のチャネルをもつＳＴＭ信号のチャネル毎の情報をセル単位で転送するＡＴＭセルを元のＳＴＭ信号に変換するＡＴＭ／ＳＴＭ変換回路であって、前記ＡＴＭセルを入力し、そのＡＴＭセルに、ＩＴＵ勧告Ｉ．３６３の構造化データ転送のプロトコルによりＳＡＲ／ＣＳレイヤの処理を行い、その結果の一つとしてＳＴＭフレームのフレーム箇所と仮想パス識別子を抽出して当該ＡＴＭセルを出力するＡＡＬ１処理部１０１と、前記ＡＴＭセルのセル転送遅延ゆらぎを吸収するために、該ＡＴＭセルを仮想パス毎に格納するセルバッファ手段と、前記セルバッファ手段中の、各々の仮想パスを格納する区域をセルブロックとするとき、ＡＡＬ１処理部が抽出した仮想パス番号をもつＡＴＭセルを前記セルバッファ手段へ書き込むためのセルブロックアドレスを制御する書き込み制御部と、ＡＴＭセルの仮想パスの、ＳＴＭフレームへのチャネル配置が蓄積され、前記セルバッファ手段から次に読み出されるべき仮想パスを指定する情報が、ＳＴＭ網のフレーム条件に合わせて読み出されるコントロールメモリ部と、セルバッファ手段への読みだしアドレスを管理し、コントロールメモリ部の出力によって指定される仮想パスを、セルバッファ手段から読みだす読みだし制御部と、書き込み制御部と読みだし制御部からそれぞれ書き込みおよび読みだしの発生を通知する信号を入力して前記セルバッファ手段に蓄積されている情報量を監視し、該情報量が所定の条件を満たした時、バッファ初期化処理を行うバッファ初期化制御部とを有する多重ＡＴＭ／ＳＴＭ装置において、前記セルバッファ手段は、ＡＡＬ１処理部から受信したＡＴＭセルのペイロードを仮想パス毎に格納する複数のキューを有し、かつ、各々のキューを構成するセルブロックのバッファ量が、各々のキューのバッファ量の総和が伝送路容量に依存して定まる所定値に等しいという条件の下で、相互に独立に設定される共有バッファとして構成されていることを特徴とする構造化データの多重ＡＴＭ／ＳＴＭ変換装置。
【請求項２】 各々のキューのバッファ量は、当該キューに格納される仮想パスの仮想パス識別子をｋとし、仮想パスｋのフレーム長をＦkとし、セル転送遅延ゆらぎＴとフレーム周期Ｔfとの比（Ｔ／Ｔf）をｎとするとき、２ｎＦkに等しく設定される、請求項１に記載の装置。
【請求項３】 前記バッファ量の総和は、当該ＡＴＭ網のセル転送遅延ゆらぎをＴとするとき、伝送路容量の２Ｔ倍に等しく定められる、請求項２に記載の装置。
【請求項４】 前記複数のキューは、連鎖リストを構成する請求項１に記載の装置。
【請求項５】 前記共有バッファは、セルバッファ部とポインタバッファ部とラッチ部とカウンタ部を有し、セルバッファ部は、仮想パス毎にキューを有し、キューの個々のセルブロックは個々のＡＴＭセルのペイロードを格納し、セルブロックに格納される情報のアドレスは、セルブロックを指定するセルブロックアドレスと個々のセルブロック内の格納位置を指定するオフセットアドレスの２種類のアドレスにより指定され、ポインタバッファ部は、前記セルバッファ部における、連鎖リスト構成で構成されているキューのポインタを格納し、該ポインタは、当該キューを構成するセルブロックの次のセルブロックのセルブロックアドレスを指定し、ラッチ部は、セルブロックアドレスをラッチし、カウンタ部は、入力するＡＴＭセルがＰフォーマットであるかＮｏｎ−Ｐフォーマットであるかに応じてそれぞれ４６または４７のカウントを行って、前記オフセットアドレスを指定する、請求項４に記載の装置。
【請求項６】 前記読みだし制御部は、ヘッドレジスタ部とダウンカウント部を有し、ヘッドレジスタ部は、仮想パス別に読みだしを行うためのセルブロックアドレスを格納し、ダウンカウント部は、読みだしのためのオフセットアドレスを生成し、ＳＴＭ網側のチャネル別に読みだされるセルブロックがＰフォーマットであるかＮｏｎ−Ｐフォーマットであるかに応じてそれぞれ４６または４７の値から０までのダウンカウントを行う、請求項１に記載の装置。
【請求項７】 前記バッファ初期化制御部は、フレームカウント部とキュー長アップダウンカウンタ部と比較部からなり、フレームカウンタ部は、仮想パス（ｋ）別にコントロールメモリ部の出力をフレーム周期間モニターしてフレーム長（Ｆk）を計算し、そのフレーム長に比ｎをかけ算して仮想パス別の第１のバッファしきい値Ｔｈ1,kを計算し、さらにＴｈ1,kを２倍して仮想パス別の第２のバッファしきち値Ｔｈ2,kを計算し、キュー長アップダウンカウンタ部は、書き込み制御部と読みだし制御部からそれぞれ書き込みおよび読みだしの発生を通知する信号を入力してセルバッファ部内における仮想パス別のキュー長をセルブロック毎に計算し、比較部は、キュー長アップダウンカウンタ部の出力するキュー長とフレームカウンタ部の出力を比較し、それぞれの仮想パス（ｋ）について、キュー長が０またはＴｈ2,kになったときに当該キューをリセットした後、当該キュー長がＴｈ1,kになるまで、当該キューの読みだしを停止しながら書き込みを実行することを書き込み制御部および読みだし制御部に指示するバッファ初期化信号を発生し、当該キューのキュー長がＴｈ1,kに達したときに、読みだしを再開するためにバッファ初期化処理終了信号を発生する、請求項２に記載の装置。
【請求項１】 フレーム周期に時分割多重化された複数のチャネルをもつＳＴＭ信号のチャネル毎の情報をセル単位で転送するＡＴＭセルを元のＳＴＭ信号に変換するＡＴＭ／ＳＴＭ変換回路であって、前記ＡＴＭセルを入力し、そのＡＴＭセルに、ＩＴＵ勧告Ｉ．３６３の構造化データ転送のプロトコルによりＳＡＲ／ＣＳレイヤの処理を行い、その結果の一つとしてＳＴＭフレームのフレーム箇所と仮想パス識別子を抽出して当該ＡＴＭセルを出力するＡＡＬ１処理部１０１と、前記ＡＴＭセルのセル転送遅延ゆらぎを吸収するために、該ＡＴＭセルを仮想パス毎に格納するセルバッファ手段と、前記セルバッファ手段中の、各々の仮想パスを格納する区域をセルブロックとするとき、ＡＡＬ１処理部が抽出した仮想パス番号をもつＡＴＭセルを前記セルバッファ手段へ書き込むためのセルブロックアドレスを制御する書き込み制御部と、ＡＴＭセルの仮想パスの、ＳＴＭフレームへのチャネル配置が蓄積され、前記セルバッファ手段から次に読み出されるべき仮想パスを指定する情報が、ＳＴＭ網のフレーム条件に合わせて読み出されるコントロールメモリ部と、セルバッファ手段への読みだしアドレスを管理し、コントロールメモリ部の出力によって指定される仮想パスを、セルバッファ手段から読みだす読みだし制御部と、書き込み制御部と読みだし制御部からそれぞれ書き込みおよび読みだしの発生を通知する信号を入力して前記セルバッファ手段に蓄積されている情報量を監視し、該情報量が所定の条件を満たした時、バッファ初期化処理を行うバッファ初期化制御部とを有する多重ＡＴＭ／ＳＴＭ装置において、前記セルバッファ手段は、ＡＡＬ１処理部から受信したＡＴＭセルのペイロードを仮想パス毎に格納する複数のキューを有し、かつ、各々のキューを構成するセルブロックのバッファ量が、各々のキューのバッファ量の総和が伝送路容量に依存して定まる所定値に等しいという条件の下で、相互に独立に設定される共有バッファとして構成されていることを特徴とする構造化データの多重ＡＴＭ／ＳＴＭ変換装置。
【請求項２】 各々のキューのバッファ量は、当該キューに格納される仮想パスの仮想パス識別子をｋとし、仮想パスｋのフレーム長をＦkとし、セル転送遅延ゆらぎＴとフレーム周期Ｔfとの比（Ｔ／Ｔf）をｎとするとき、２ｎＦkに等しく設定される、請求項１に記載の装置。
【請求項３】 前記バッファ量の総和は、当該ＡＴＭ網のセル転送遅延ゆらぎをＴとするとき、伝送路容量の２Ｔ倍に等しく定められる、請求項２に記載の装置。
【請求項４】 前記複数のキューは、連鎖リストを構成する請求項１に記載の装置。
【請求項５】 前記共有バッファは、セルバッファ部とポインタバッファ部とラッチ部とカウンタ部を有し、セルバッファ部は、仮想パス毎にキューを有し、キューの個々のセルブロックは個々のＡＴＭセルのペイロードを格納し、セルブロックに格納される情報のアドレスは、セルブロックを指定するセルブロックアドレスと個々のセルブロック内の格納位置を指定するオフセットアドレスの２種類のアドレスにより指定され、ポインタバッファ部は、前記セルバッファ部における、連鎖リスト構成で構成されているキューのポインタを格納し、該ポインタは、当該キューを構成するセルブロックの次のセルブロックのセルブロックアドレスを指定し、ラッチ部は、セルブロックアドレスをラッチし、カウンタ部は、入力するＡＴＭセルがＰフォーマットであるかＮｏｎ−Ｐフォーマットであるかに応じてそれぞれ４６または４７のカウントを行って、前記オフセットアドレスを指定する、請求項４に記載の装置。
【請求項６】 前記読みだし制御部は、ヘッドレジスタ部とダウンカウント部を有し、ヘッドレジスタ部は、仮想パス別に読みだしを行うためのセルブロックアドレスを格納し、ダウンカウント部は、読みだしのためのオフセットアドレスを生成し、ＳＴＭ網側のチャネル別に読みだされるセルブロックがＰフォーマットであるかＮｏｎ−Ｐフォーマットであるかに応じてそれぞれ４６または４７の値から０までのダウンカウントを行う、請求項１に記載の装置。
【請求項７】 前記バッファ初期化制御部は、フレームカウント部とキュー長アップダウンカウンタ部と比較部からなり、フレームカウンタ部は、仮想パス（ｋ）別にコントロールメモリ部の出力をフレーム周期間モニターしてフレーム長（Ｆk）を計算し、そのフレーム長に比ｎをかけ算して仮想パス別の第１のバッファしきい値Ｔｈ1,kを計算し、さらにＴｈ1,kを２倍して仮想パス別の第２のバッファしきち値Ｔｈ2,kを計算し、キュー長アップダウンカウンタ部は、書き込み制御部と読みだし制御部からそれぞれ書き込みおよび読みだしの発生を通知する信号を入力してセルバッファ部内における仮想パス別のキュー長をセルブロック毎に計算し、比較部は、キュー長アップダウンカウンタ部の出力するキュー長とフレームカウンタ部の出力を比較し、それぞれの仮想パス（ｋ）について、キュー長が０またはＴｈ2,kになったときに当該キューをリセットした後、当該キュー長がＴｈ1,kになるまで、当該キューの読みだしを停止しながら書き込みを実行することを書き込み制御部および読みだし制御部に指示するバッファ初期化信号を発生し、当該キューのキュー長がＴｈ1,kに達したときに、読みだしを再開するためにバッファ初期化処理終了信号を発生する、請求項２に記載の装置。
【図１】
【図３】
【図２】
【図４】
【図５】
【図６】
【図７】
【図３】
【図２】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開平８−３３１１４９
【公開日】平成８年（１９９６）１２月１３日
【国際特許分類】
【出願番号】特願平７−１３８１７３
【出願日】平成７年（１９９５）６月５日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【公開日】平成８年（１９９６）１２月１３日
【国際特許分類】
【出願日】平成７年（１９９５）６月５日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
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