画像表示装置
【課題】 カラー表示の場合において、変調信号の転送時間を短くしつつも色ずれのない画像を表示する。
【解決手段】 表示パネルＰ２０００は、行方向配線Ｐ２００２と列方向配線Ｐ２００３とにマトリックス配線された表面伝導型放出素子Ｐ２００１を有し、走査信号回路部Ｐ１０００から行方向配線Ｐ２００２への電圧の印加と、変調信号回路部Ｐ１００１から列方向配線Ｐ２００３への輝度信号の印加により画像を表示する。変調信号回路部Ｐ１００１はＸドライバＰ１００２、Ｐ１００３を有する。Ｘドライバは、３原色分を一つの組とする複数組のメモリと、各組に対応して設けられそれぞれ各色のメモリから入力した輝度信号を列方向配線Ｐ２００３に並列に出力する複数のシフトレジスタとを有する。
【解決手段】 表示パネルＰ２０００は、行方向配線Ｐ２００２と列方向配線Ｐ２００３とにマトリックス配線された表面伝導型放出素子Ｐ２００１を有し、走査信号回路部Ｐ１０００から行方向配線Ｐ２００２への電圧の印加と、変調信号回路部Ｐ１００１から列方向配線Ｐ２００３への輝度信号の印加により画像を表示する。変調信号回路部Ｐ１００１はＸドライバＰ１００２、Ｐ１００３を有する。Ｘドライバは、３原色分を一つの組とする複数組のメモリと、各組に対応して設けられそれぞれ各色のメモリから入力した輝度信号を列方向配線Ｐ２００３に並列に出力する複数のシフトレジスタとを有する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マトリックス配線された多数の電子放出素子から電子を放出することによってカラー画像を表示する表示パネルを有する画像表示装置に関する。
【０００２】
【従来の技術】従来から、電子放出素子として熱陰極素子と冷陰極素子の２種類が知られている。このうち冷陰極素子では、例えば表面伝導型放出素子や、電界放出型素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型と記す）、などが知られている。
【０００３】表面伝導型放出素子としては、例えば、M. I. Elinson, Radio Eng. ElectronPhys., 10, 1290(1965)や、後述する他の例が知られている。
【０００４】表面伝導型放出素子は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより電子放出が生ずる現象を利用するものである。この表面伝導型放出素子としては、前記エリンソン等によるＳｎＯ2薄膜を用いたものの他に、Ａｕ薄膜によるもの［G. Dittmer: "Thin Solid Films", 9, 317(1972)］や、Ｉｎ2Ｏ3／ＳｎＯ2薄膜によるもの［M. Hartwell and C. G. Fonstad: "IEEE Trans. ED Conf.", 519(1975)］や、カーボン薄膜によるもの［荒木久 他：真空、第２６巻、第１号、２２（１９８３）］等が報告されている。
【０００５】これらの表面伝導型放出素子の素子構成の典型的な例として、図２３に前述のM. Hartwellらによる素子の平面図を示す。同図において、基板３００１には、金属酸化物よりなる導電性薄膜３００４が、Ｈ型形の平面形状に、スパッタで形成されている。導電性薄膜３００４には、後述の通電フォーミングと呼ばれる通電処理を施すことにより、電子放出部３００５が形成される。図中の間隔Ｌは、０．５〜１［ｍｍ］，幅Ｗは、０．１［ｍｍ］に設定されている。尚、図示の便宜から、電子放出部３００５は導電性薄膜３００４の中央に矩形の形状で示したが、これは模式的なものであり、実際の電子放出部の位置や形状を忠実に表現しているわけではない。
【０００６】M. Hartwellらによる素子をはじめとして上述の表面伝導型放出素子においては、電子放出を行う前に導電性薄膜３００４に通電フォーミングと呼ばれる通電処理を施すことにより電子放出部３００５を形成するのが一般的であった。即ち、通電フォーミングとは、導電性薄膜３００４の両端に一定の直流電圧、もしくは、例えば１Ｖ／分程度の非常にゆっくりとしたレートで昇圧する直流電圧を印加して通電し、導電性薄膜３００４を局所的に破壊もしくは変形もしくは変質せしめ、電気的に高抵抗な状態の電子放出部３００５を形成することである。尚、局所的に破壊もしくは変形もしくは変質した導電性薄膜３００４の一部には亀裂が発生する。この通電フォーミング後に導電性薄膜３００４に適宜の電圧を印加した場合には、亀裂付近において電子放出が行われる。
【０００７】ＦＥ型の例としては、例えば、W. P. Dyke & W. W. Dolan, "Field emission", Advance in Electron Physics, 8, 89(1956)や、或は、C. A. Spindt, "Physical properties of thin-film field emission cathodes with molybdenium cones", J. Appl. Phys., 47, 5248 (1976)などが知られている。
【０００８】このＦＥ型の素子構成の典型的な例として、図２４に前述のC. A. Spindtらによる素子の断面図を示す。同図において、３０１０は基板で、３０１１は導電材料よりなるエミッタ配線、３０１２はエミッタコーン、３０１３は絶縁層、３０１４はゲート電極である。本素子は、エミッタコーン３０１２とゲート電極３０１４の間に適宜の電圧を印加することにより、エミッタコーン３０１２の先端部より電界放出を起こさせるものである。
【０００９】また、ＦＥ型の他の素子構成として、図２４のような積層構造ではなく、基板上に基板平面とほぼ平行にエミッタとゲート電極を配置した例もある。
【００１０】また、ＭＩＭ型の例としては、例えば、C. A. Mead, "Operation of tunnel-emission Devices", J. Appl. Phys., 32, 646(1961)などが知られている。
【００１１】ＭＩＭ型の素子構成の典型的な例を図２５に示す。同図は断面図であり、図において、３０２０は基板で、３０２１は金属よりなる下電極、３０２２は厚さ１００Å程度の薄い絶縁層、３０２３は厚さ８０〜３００Å程度の金属よりなる上電極である。ＭＩＭ型においては、上電極３０２３と下電極３０２１の間に適宜の電圧を印加することにより、上電極３０２３の表面より電子放出を起こさせるものである。
【００１２】上述の冷陰極素子は、熱陰極素子と比較して低温で電子放出を得ることができるため、加熱用ヒータを必要としない。従って、熱陰極素子よりも構造が単純であり、微細な素子を作成可能である。また、基板上に多数の素子を高い密度で配置しても、基板の熱溶融などの問題が発生しにくい。また、熱陰極素子がヒータの加熱により動作するため応答速度が遅いのとは異なり、冷陰極素子の場合には応答速度が速いという利点もある。
【００１３】このため、冷陰極素子を応用するための研究が盛んに行われてきている。
【００１４】例えば、表面伝導型放出素子は、冷陰極素子の中でも特に構造が単純で製造も容易であることから、大面積にわたり多数の素子を形成できる利点がある。そこで、例えば本願出願人による特開昭６４−３１３３２号公報において開示されるように、多数の素子を配列して駆動するための方法が研究されている。
【００１５】また、表面伝導型放出素子の応用については、例えば画像表示装置、画像記録装置などの画像形成装置や、荷電ビーム源等の電子線装置が研究されている。
【００１６】特に、画像表示装置への応用としては、例えば本願出願人による米国特許５，０６６，８８３号や特開平２−２５７５５１号公報や特開平４−２８１３７号公報において開示されているように、表面伝導型放出素子と電子の衝突により発光する蛍光体とを組み合わせて用いた画像表示装置が研究されている。表面伝導型放出素子と蛍光体とを組み合わせて用いた画像表示装置は、従来の他の方式の画像表示装置よりも優れた特性が期待されている。例えば、近年普及してきた液晶表示装置と比較しても自発光型であるためバックライトを必要としない点や、視野角が広い点が優れているといえる。
【００１７】また、ＦＥ型を多数個ならべて駆動する方法は、例えば本願出願人による米国特許４，９０４，８９５号に開示されている。また、ＦＥ型を画像表示装置に応用した例として、例えば、R. Mayerらにより報告された平板型の表示装置が知られている［R. Meyer: "Recent Development on Microtips Display at LETI", Tech. Digest of 4th Int. Vacuum Microelectronics Conf., Nagahama, pp.6〜9(1991)］。
【００１８】また、ＭＩＭ型を多数個並べて画像表示装置に応用した例は、例えば本願出願人による特開平３−５５７３８号公報に開示されている。
【００１９】図２６に、電子放出素子を単純マトリックス配線した表示パネルを有する画像表示装置の概略ブロック図を示す。
【００２０】図２６において、表示パネル４００６は、２次元的にマトリックス状に配列されそれぞれ行方向配線４００２及び列方向配線４００３と接続された複数の冷陰極素子４００１を有する。このような簡単な配線方法をマトリックス配線方法と呼んでいる。このマトリックス配線方法は、構造が単純なため、作製が容易である。
【００２１】各列方向配線４００２は走査信号を発生する走査回路４００８に接続され、各行方向配線４００３は、映像データが入力されてこの表示パネル４００６を駆動するための変調信号を発生する変調回路４００７に接続されている。
【００２２】
【発明が解決しようとする課題】しかしながら、ＨＤＴＶにおいては水平の映像信号が２５５６本、垂直走査線数が４８０本となり、ただ一つのシフトレジスタで映像信号を振り分けるためにはシフトクロックが８６ＭＨｚ以上必要であり、設計の障害となっていた。これを解決するには、１ラインを複数に分割し、分割した単位ごとに、シフトレジスタを用いて同時にデータ転送を行うことが考えられる。
【００２３】しかし、この方法は、表示画像が単色の場合には、シフトレジスタへのデータの書き込み位置がずれても、その分だけ単に輝度が変わるだけなので大きな問題とはならないが、表示画像がカラーの場合には、色自体が変わってしまうので、場合によっては見苦しい画像となってしまう。
【００２４】本発明の目的は、カラー表示の場合において、変調信号の転送時間を短くしつつも色ずれのない画像を表示することができる画像表示装置を提供することである。
【００２５】
【課題を解決するための手段】上記目的を達成するため本発明の画像表示装置は、複数の行方向配線と複数の列方向配線とにそれぞれマトリックス配線された複数の電子放出素子、及び前記各電子放出素子に対応して設けられ前記各電子放出素子からの電子の照射により発光する３原色の蛍光体を備えた表示パネルと、前記各行方向配線に選択的に電圧を印加する走査信号印加手段と、前記蛍光体のうち同一の行方向配線に接続された電子放出素子に対応する蛍光体を発光させるための一連の輝度信号を前記各列方向配線に印加する変調信号印加手段とを有し、前記変調信号印加手段は、前記一連の輝度信号を複数に分割し前記３原色の色ごとかつ分割された単位ごとに記憶してシリアルに出力する複数のメモリと、前記分割された単位に対応して設けられ前記メモリから出力された前記３原色の輝度信号を前記列方向配線に並列に出力する複数のシフトレジスタとを有する。
【００２６】上記のとおり構成された本発明の画像表示装置では、一連の輝度信号を複数に分割し、この分割した単位、かつ、３原色（Ｒ、Ｇ、Ｂ）ごとにメモリを設けるとともに、上記分割した単位ごとにシフトレジスタを設けているので、シフトレジスタへの輝度信号の書き込みが色ごとに行われることになる。
【００２７】
【発明の実施の形態】次に、本発明の実施形態について図面を参照して説明する。
【００２８】（第１の実施形態）図１は、本発明の画像表示装置の第１の実施形態の表示パネル及びその駆動回路部のブロック図である。また、図２はそのアナログ処理部のブロック図、図３はそのデコーダ部のブロック図、図４はそのタイミング発生部のブロック図である。
【００２９】図１〜４に示すように、本実施形態の画像表示装置は、画像を表示する表示パネルＰ２０００と、表示パネルＰ２０００を駆動するための駆動回路部と、外部からの画像信号をデコードするデコーダ部と、デコード部でデコードされたアナログ信号をデジタル信号に変換するために必要なタイミング信号を発生するタイミング発生部と、アナログ信号をデジタル信号に変換して駆動回路部に出力するアナログ処理部とを有する。
【００３０】表示パネルＰ２０００は、本実施形態では、４８０行の行方向配線Ｐ２００２と２５５６列の列方向配線Ｐ２００３とによりマトリックス配線された４８０×２５５６個の表面伝導型素子Ｐ２００１を有する。
【００３１】ここで、表示パネルＰ２０００の構成について図５を参照して説明する。図５は、表示パネルＰ２０００の一例を示す斜視図であり、内部構造を示すためにパネルの一部を切り欠いて示している。
【００３２】図中、Ｐ２０１５はリアプレート、Ｐ２０１６は側壁、Ｐ２０１７はフェースプレートであり、リアプレートＰ２０１５、側壁Ｐ２０１６およびフュースプレートＰ２０１１７により、表示パネルＰ２０００の内部を真空に維持するための外囲器（気密容器）を形成している。リアプレートＰ２０１５には基板Ｐ２０１１が固定されているが、上述した４８０×２５５６個の表面伝導型素子Ｐ２００１、及び各表面伝導型素子Ｐ２００１に接続される行方向配線Ｐ２００２、列方向配線Ｐ２００３は、この基板Ｐ２０１１上に形成されている。これら基板Ｐ２０１１、表面伝導型素子Ｐ２００１、行方向配線Ｐ２００２及び列方向配線Ｐ２００３によって構成される部分をマルチ電子ビーム源と呼ぶ。また、行方向配線Ｐ２００２と列方向配線Ｐ２００３の少なくとも交差する部分には、両配線間に絶縁層(不図示)が形成されており、電気的な絶縁が保たれている。
【００３３】各行方向配線Ｐ２００２は、電気接続用端子あるいはフレキシブルケーブルを介して、外囲器の気密構造を保持したまま走査信号回路部Ｐ１０００（図１参照）と電気的に接続される。各列方向配線Ｐ２００３も同様に、変調信号回路部Ｐ１００１（図１参照）と電気的に接続される。
【００３４】フェースプレートＰ２０１７の下面には、蛍光体からなる蛍光膜Ｐ２０１８が形成されており、さらに蛍光膜Ｐ２０１８のリアプレートＰ２０１５側の面には、Ａｌ等からなるメタルバックＰ２０１９が形成されている。このメタルバックＰ２０１９は、高圧電源部Ｐ３０（図１参照）と電気的に接続されている。蛍光膜Ｐ２０１８は、図６に示すように、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色の蛍光体Ｐ２０１８Ｒ，Ｐ２０１８Ｇ，Ｐ１０１８Ｂが縦ストライプ状に塗り分けられている。また、蛍光膜Ｐ２０１８をなす上記各色蛍光体Ｐ２０１８Ｒ，Ｐ２０１８Ｇ，Ｐ２０１８Ｂの間には黒色導電体Ｐ２０１８ａが設けられている。
【００３５】また、上記気密容器の内部は１０−６Ｔｏｒｒ程度の真空に保持されており、画像表示装置の表示面積が大きくなるにしたがい、気密容器内部と外部の気圧差によるリアプレートＰ２０１５およびフェースプレートＰ２０１７の変形あるいは破壊を防止する手段が必要となる。リアプレートＰ２０１５およびフェースプレートＰ２０１６を厚くすることによる方法は、画像表示装置の重量を増加させるのみならず、斜め方向から見たときに画像のゆがみや視差を生ずる。従って、本実施形態においては、比較的薄いガラス板からなり大気圧を支えるための構造支持体Ｐ２０２０が設けられている。このようにして、マルチビーム電子源が形成された基板Ｐ２０１１と蛍光膜Ｐ２０１８が形成されたフェースプレートＰ２０１６間は通常サブミリないし数ミリに保たれ、前述したように気密容器内部は高真空に保持されている。
【００３６】以上説明した表示パネルＰ２０００は、行方向配線Ｐ２００２及び列方向配線Ｐ２００３を通じて各表面伝導型素子Ｐ２００１に電圧を印加すると、各表面伝導型素子Ｐ２００１から電子が放出される。それと同時にメタルバックＰ２０１９に高圧電源部Ｐ３０により数百［Ｖ］〜数［ｋＶ］の高圧を印加して、上記放出された電子を加速し、フェースプレートＰ２０１７の内面に衝突させる。これにより、蛍光膜Ｐ２０１８をなす各色の蛍光体が励起されて発光し、画像が表示される。
【００３７】本実施例においては、上述したように水平方向８５２（ＲＧＢトリオ）×垂直方向４８０ラインの画素数を有する表示パネルＰ２０００にＨＤＴＶ相当のテレビ画像を表示する応用例を示すが、ＨＤＴＶに限らずＮＴＳＣやコンピュータの出力画像など、解像度やフレームレートが異なる画像信号に対しても、ほぼ同一の構成で容易に対応できる。
【００３８】次に、図１〜４に戻り、本実施形態の各回路部について説明する。
【００３９】図３に示すデコーダ部Ｐ１は、ＨＤＴＶのＲ・Ｇ・Ｂ信号を出力するものである。このユニット内にて入力ビデオ信号に重畳されている同期信号（ＳＹＮＣ）を分離し出力し、サンプリングＣＬＫ信号（ＣＬＫ１）を生成し出力する。
【００４０】図４に示すタイミング発生部Ｐ２は、デコーダ部Ｐ１にてデコードされたアナログＲ・Ｇ・Ｂ信号を、表示パネルＰ２０００を輝度変調するためのデジタル階調信号に変換するために必要な以下のタイミング信号を発生する。
（１）クランプパルス：デコーダ部Ｐ１からのＲ・Ｇ・Ｂアナログ信号を図２に示すアナログ処理部Ｐ３にて直流再生するための信号。
（２）ブランクパルス（ＢＬＫパルス）：デコーダ部Ｐ１からのＲ・Ｇ・Ｂアナログ信号にアナログ処理部Ｐ３にてブランク期間を付加するための信号。
（３）検出パルス：Ｒ・Ｇ・Ｂアナログ信号のレベルを図２に示すビデオ検出部４にて検出するための信号。
（４）サンプルＣＬＫ（ＣＬＫ２）：アナログＲ・Ｇ・Ｂ信号を図２に示すＡ／Ｄ部Ｐ６にてデジタル信号に変換するための信号で、同期信号（ＳＹＮＣ）が入力されているときは、ＣＬＫ１をサンプルＣＬＫ（ＣＬＫ２）として出力し、同期信号（ＳＹＮＣ）が入力されていないときは、不図示の自走ＣＬＫ信号をサンプルＣＬＫ（ＣＬＫ２）として出力することで、入力ビデオ信号が存在しないときもサンプルＣＬＫ（ＣＬＫ２）を出力することができる。
（５）ＲＡＭコントローラ制御信号：図２に示すＲＡＭコントローラＰ１２がＲＡＭ（Ｐ８）を制御するために必要な信号。
（６）自走ＣＬＫ信号（不図示）：タイミング発生部Ｐ２内で生成された自走信号で、同期信号（ＳＹＮＣ）が入力されないときに、自走ＣＬＫ信号をサンプルＣＬＫ（ＣＬＫ２）として出力する信号。
（７）同期信号（ＳＹＮＣ２）：同期信号（ＳＹＮＣ）が入力されたときは、同期信号（ＳＹＮＣ）が同期信号（ＳＹＮＣ２）として出力され、同期信号（ＳＹＮＣ）が入力されないときに、タイミング発生部Ｐ２内の不図示の自走ＣＬＫ信号を基に生成される信号。
【００４１】上述したように、タイミング発生部Ｐ２は、不図示の自走のＣＬＫ信号を発生させる手段を備えることにより、入力ビデオ信号が存在しないときも基準信号であるＣＬＫ２、ＳＹＮＣ２を発生できるため、ＲＡＭ（Ｐ８）の画像データを読み出すことによる画像表示が可能である。
【００４２】図２に示すアナログ処理部Ｐ３は、デコーダ部Ｐ１からの出力原色信号それぞれに備えられるアナログ処理部であり、主に以下の動作をする。
（１）タイミング発生部Ｐ２からクランプパルスを受け直流再生を行なう。
（２）タイミング発生部Ｐ２からＢＬＫパルスを受けブランキング期間を付加する。
（３）ＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の制御出力の一つであるＤ／Ａ部Ｐ１４のゲイン調整信号を受け、デコーダ部Ｐ１から入力された原色信号の振幅制御を行なう。
（４）Ｄ／Ａ部Ｐ１４のオフセット調整信号を受け、デコーダ部Ｐ１から入力された原色信号の黒レベル制御を行なう。
【００４３】また、ビデオ検出部Ｐ４は、入力される映像信号レベルあるいは、アナログ処理部Ｐ３にて制御された後の映像信号レベルを検出するためのものであり、タイミング発生部Ｐ２から検出パルスを受け、ＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の制御入力のひとつであるＡ／Ｄ部Ｐ１５により検出結果が読み取られる。
【００４４】タイミング発生部Ｐ２からの検出パルスは、例えば不図示のゲートパルス、リセットパルス、サンプル＆ホールド（以下Ｓ／Ｈ）パルスの３種からなり、ビデオ検出部Ｐ４は例えば不図示の積分回路とＳ／Ｈ回路からなる。
【００４５】たとえばゲートパルスにより入力ビデオ信号の有効期間中、前述の積分回路でビデオ信号を積分し、垂直帰線期間に発生するＳ／ＨパルスによりＳ／Ｈ回路で積分回路の出力をサンプルする。同垂直帰線期間にＡ／Ｄ部Ｐ１５により検出結果が読み取られた後、リセットパルスで積分回路とＳ／Ｈ回路が初期化される。このような動作で、フィールド毎の平均ビデオレベルが検出できる。
【００４６】ＬＰＦ（Ｐ５）は、Ａ／Ｄ部Ｐ６の前段に置かれるプリフィルタ手段である。Ａ／Ｄ部Ｐ６は、タイミング発生部Ｐ２からのサンプルＣＬＫ信号（ＣＬＫ２）を受け、ＬＰＦ（Ｐ５）を通過したアナログ原色信号を必要階調数で量子化する。
【００４７】ＲＡＭ（Ｐ８）は、Ｒ／Ｇ／Ｂ処理回路毎に備えられた画像メモリであり、表示パネルＰ２０００の総表示画素数分のアドレスを有する（この場合、水平８５２×垂直４８０ライン×３個）。このメモリに、表示パネルＰ２０００の各絵素が発光すべき輝度データを格納しておき、点順次に輝度データを読み出すことにより、表示パネルＰ２０００に、メモリ内に格納された画像の表示を行なう。
【００４８】ＲＡＭ（Ｐ８）に格納された輝度データの出力は、ＲＡＭコントローラＰ１２からのアドレス制御を受けて行なう。
【００４９】一方、ＲＡＭ（Ｐ８）へのデータの書き込みは、ＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の管理の基に行われる。簡単なテストパターンなどであれば、ＭＰＵ（Ｐ１１）がＲＡＭ（Ｐ８）の各アドレスに格納する輝度データを演算して発生し書き込む。自然静止画像のようなパターンであれば、例えば外部コンピュータなどに格納した画像ファイルをＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の入出力部のひとつであるシリアル通信Ｉ／Ｆ（Ｐ１６）を介して読み込み、ＲＡＭ（Ｐ８）へ書き込む。
【００５０】データセレクタＰ９は、出力する画像データをＲＡＭ（Ｐ８）からのデータにするか、あるいはＡ／Ｄ部Ｐ６（入力ビデオ信号系）からのデータにするかを、ＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の制御入出力のひとつであるＩ／Ｏ制御部Ｐ１３の出力により決定する。
【００５１】この２系統の入力セレクトの他、データセレクタＰ９から固定値を発生するモードを持ち、Ｉ／Ｏ制御部Ｐ１３によりこのモードが選択され出力することもできる。このモードにより、例えば全白パターンなどの調整信号を外部入力なしに高速に表示することができる。
【００５２】逆γテーブルＰ７は、入力されるビデオ信号を表示パネルＰ２０００が有する発光特性に変換するために備えれれた階調特性変換手段である。本実施形態のようにパルス幅変調により輝度階調を表現する場合、輝度データの大きさに発光量がほぼ比例するリニアな特性を示すことが多い。一方ビデオ信号は、ＣＲＴを用いたＴＶ受像機を対象としているため、ＣＲＴの非線形な発光特性を補正するためにγ処理を施されている。このため本実施形態のようにリニアな発光特性を持つ表示パネルＰ２０００にＴＶ画像を表示させる場合、逆γテーブルＰ７のような階調特性変換手段でγ処理の効果を打ち消す必要がある。なお、表示パネルＰ２０００の発行特性は、Ｉ／Ｏ制御部Ｐ１３の出力によりこのテーブルデータを切り替えることによって、好みに変えることが出来る。
【００５３】第１及び第２のラインメモリＰ２２，Ｐ２３は、各原色信号毎に備えられる水平１ラインメモリ手段であり、図４に示すラインメモリ制御部Ｐ２１のＲＤ制御信号により、Ｒ・Ｇ・Ｂそれぞれの輝度データを、時間的に前後２系統の信号を同時出力するように変換し、Ｒ・Ｇ・Ｂそれぞれ２系統の輝度データ１、輝度データ２の信号を、それぞれラッチ手段Ｐ２４，Ｐ２５を介して、図１に示す変調信号回路部Ｐ１００１のＸドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）へ出力する。これにより、データ転送時間を倍にすることができる。
【００５４】システムコントロール部は、主にＭＰＵ（Ｐ１１）、シリアル通信Ｉ／Ｆ（Ｐ１６）、Ｉ／Ｏ制御部Ｐ１３、Ｄ／Ａ部Ｐ１４、Ａ／Ｄ部Ｐ１５、データメモリＰ１７、ユーザーＳＷ（Ｐ１８）から構成される。
【００５５】システムコントロール部は、ユーザーＳＷ（Ｐ１８）やシリアル通信Ｉ／Ｆ（Ｐ１６）からのユーザー要求を受け、対応する制御信号をＩ／Ｏ制御部Ｐ１３やＤ／Ａ部Ｐ１４から出力することによりその要求を実現する。また、Ａ／Ｄ部Ｐ１５からのシステム監視信号を受け応する制御信号をＩ／Ｏ制御部Ｐ１３やＤ／Ａ部Ｐ１４から出力することにより最適な自動制御を行なう。
【００５６】また、ユーザー要求に応じて、テストパターン発生や階調性の可変、明るさ、色制御などの表示制御が実現できる。また前述のようにビデオ検出部Ｐ４からの平均ビデオレベルをＡ／Ｄ部Ｐ１５でモニタすることによりＡＢＬなどの自動制御を行なうこともできる。さらに、データメモリＰ１７を備えることにより、ユーザー調整量を保存することができる。
【００５７】ドライバタイミング発生回路は、図４に示すように、Ｙドライバ制御タイミング発生部Ｐ１９、及びＸドライバ制御タイミング発生部Ｐ２０を有している。ともにＣＬＫ１，ＣＬＫ２，ＳＹＮＣ２信号を受け、それぞれＹドライバ制御信号、Ｘドライバ制御信号を発生する。
【００５８】また、ラインメモリ制御部Ｐ２１は、各ラインメモリＰ２２，Ｐ２３のタイミング制御を行なうための制御部であり、ＣＬＫ１，ＣＬＫ２，ＳＹＮＣ２信号を受け、輝度データをラインメモリに書き込むためのＲ、Ｇ、ＢのＷＲＴ制御信号およびラインメモリからＲ・Ｇ・Ｂそれぞれの輝度データを、時間的に前後２系統の信号を同時出力するように変換し、Ｒ・Ｇ・Ｂそれぞれ２系統の輝度データを読み出すためのＲ，Ｇ，ＢのＲＤ制御信号を発生する。
【００５９】図１に示す走査信号回路部Ｐ１０００は、上述したＹドライバ制御タイミング発生部Ｐ１９から制御信号を受け、行方向配線Ｐ２００２を選択する信号を出力する。図９のＴ１１２に、行方向配線駆動波形の一例を示す。また、Ｄ／Ａ部Ｐ１４により、行方向配線選択時の走査電圧−Ｖｓｓを制御することができる。同様に高圧電源部Ｐ３０も、システムコントロール部の制御入出力のひとつであるＤ／Ａ部Ｐ１４により制御される。
【００６０】変調信号回路部Ｐ１００１は、同一基板上に構成されたＸドライバ１（Ｐ１００２）、Ｘドライバ２（Ｐ１００３）、及びＶｍａｘレギュレータＰ１００４で構成される。
【００６１】本実施形態においては、Ｘドライバ１（Ｐ１００２）とＸドライバ２（Ｐ１００３）とは、同一の基板で合成され、ＭＰＵ（Ｐ１１）からの基板セレクト信号に応じて異なる機能を有する。
【００６２】ここで、Ｘドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）について、図７及び図８を参照して説明する。
【００６３】Ｘドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）は同一構成をしており、メモリ部Ｐ１００５、ドライバ部Ｐ１００６、Ｘドライバタイミング発生部Ｐ１００７（Ｐ１００８）で構成されている。メモリ部Ｐ１００５は、Ｒ・Ｇ・Ｂそれぞれの輝度データを一時記録する輝度信号用ラインメモリＰ１００９〜Ｐ１０３２と、補正データを記録する補正用メモリＰ１０３３〜Ｐ１０４０で構成されている。
【００６４】〈ライト動作〉図２に示すラッチ手段Ｐ２４，Ｐ２５から出力された２層に分けられたＲ・Ｇ・Ｂそれぞれの輝度データを、Ｘドライバタイミング発生部Ｐ１００７，Ｐ１００８からのラインメモリ制御信号（図１１〜１４のＴ１１４のライトイネーブル信号、ライトリセット信号、ライトクロック信号）により、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２に図１１〜１４のＴ１１５の輝度データ（ラインメモリ入力データ）を書き込む。ただし、この入力された輝度データには、発光に寄与しないデータ列数を一定にするための無効なデータも含まれている。
【００６５】このとき２層のＲ・Ｇ・Ｂそれぞれの輝度データは、図１０のＴ１１３ように更に４層に分割される。そして、４層に分割するためにＲ・Ｇ・Ｂそれぞれのデータの走査方向の２ライン分のデータ１０９×２個を、最初に図１１のラインメモリ制御信号Ｔ１１４（ライトイネーブル信号、ライトリセット信号、ライトクロック信号）により輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０２１〜Ｐ１０２３に書き込み、その後順次、図１２のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１２〜Ｐ１０１４、Ｐ１０２４〜Ｐ１０２６に、図１３のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１５〜Ｐ１０１７、Ｐ１０２７〜Ｐ１０２９に、図１４のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１８〜Ｐ１０２０、Ｐ１０３０〜Ｐ１０３２に書き込む。ここで、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２は、クロック同期式のラインメモリである。
【００６６】Ｘドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）それぞれの、図１１〜図１４のラインメモリ制御信号Ｔ１１４のライトイネーブル信号、ライトリセット信号、ライトクロック信号は、ＭＰＵ（Ｐ１１）からの基板セレクト信号により、予め２系統用意した信号を選択したり、一つの信号を遅延したり、クロックをデコードして作っている信号のデコード値を変更することによってすることによって、ドライバ毎で異なる信号を出力している。
【００６７】〈リード動作〉その後、輝度データを輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０２１〜Ｐ１０２３においては、図１５のＴ１１６に示す、Ｘドライバタイミング発生部Ｐ１００７、Ｐ１００８からのラインメモリ制御信号のリードイネーブル信号、リードリセット信号、リードクロック信号により、輝度信号用ラインメモリＰ１０１２〜Ｐ１０１４、Ｐ１０２４〜Ｐ１０２６においては図１６のラインメモリ制御信号Ｔ１１６により、輝度信号用ラインメモリＰ１０１５〜Ｐ１０１７、Ｐ１０２７〜Ｐ１０２９においては図１７のラインメモリ制御信号Ｔ１１６により、輝度信号用ラインメモリＰ１０１８〜Ｐ１０２０、Ｐ１０３０〜Ｐ１０３２においては図１８のラインメモリ制御信号Ｔ１１６により、Ｒ・Ｇ・Ｂそれぞれの輝度データを、列方向配線Ｐ２００３で接続されたパネルの蛍光体色に応じた順番に並べ替えて直列信号に変換する。
【００６８】そして、輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０２１〜Ｐ１０２３の輝度データをシフトレジスタＰ１０４１、Ｐ１０４５に、輝度信号用ラインメモリＰ１０１２〜Ｐ１０１４、Ｐ１０２４〜Ｐ１０２６の輝度データをシフトレジスタＰ１０４２、Ｐ１０４６に、輝度信号用ラインメモリＰ１０１５〜Ｐ１０１７、Ｐ１０２７〜Ｐ１０２９の輝度データをシフトレジスタＰ１０４３、Ｐ１０４７に、輝度信号用ラインメモリＰ１０１８〜Ｐ１０２０、Ｐ１０３０〜Ｐ１０３２の輝度データをシフトレジスタＰ１０４３、Ｐ１０４７にそれぞれ出力する。
【００６９】Ｘドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）それぞれの、図１５〜図１８のラインメモリ制御信号Ｔ１１６のリードイネーブル信号、リードリセット信号、リードクロック信号は、ＭＰＵ（Ｐ１１）からの基板セレクト信号により、予め２系統用意した信号を選択したり、一つの信号を遅延したり、クロックをデコードして作っている信号のデコード値を変更することによってすることによって、ドライバ毎で異なる信号を出力している。
【００７０】そして、図１５〜図１８に示すように、Ｘドライバタイミング発生部Ｐ１００７、Ｐ１００８からの３２０パルスのシフトクロック（ＳＦＴＣＬＫ）Ｔ１０７により、輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０１２〜Ｐ１０１４、Ｐ１０１５〜Ｐ１０１７、Ｐ１０１８〜Ｐ１０２０、Ｐ１０２１〜Ｐ１０２３、Ｐ１０２４〜Ｐ１０２６、Ｐ１０２７〜Ｐ１０２９、Ｐ１０３０〜Ｐ１０３２から出力されたそれぞれの輝度データのうち３２０個の輝度データを同時に、シフトレジスタＰ１０４１、Ｐ１０４２、Ｐ１０４３、Ｐ１０４４、Ｐ１０４５、Ｐ１０４６、Ｐ１０４７、Ｐ１０４８にそれぞれ入力する。
【００７１】Ｉ／Ｏ制御部Ｐ１３から出力される補正設定データを、Ｘドライバタイミング発生部Ｐ１００７、Ｐ１００８からのメモリ制御信号のメモリライト信号・アドレス信号により、起動時もしくは帰線期間中に補正用メモリＰ１０３３〜Ｐ１０４０に書き込み、その後、Ｘドライバタイミング発生部Ｐ１００７、Ｐ１００８からのメモリ制御信号のメモリリード信号・アドレス信号により、シフトレジスタＰ１０４９〜Ｐ１０５６に出力する。メモリ制御信号のメモリライト信号・メモリリード信号・アドレス信号は、Ｘドライバ１（Ｐ１００２）とＸドライバ２（Ｐ１００３）とでは、ＭＰＵ（Ｐ１１）からの基板セレクト信号を判断することにより異なるアドレス値の信号を出力している。
【００７２】ドライバ部Ｐ１００６は、輝度データ用のシフトレジスタＰ１０４１〜Ｐ１０４８と振幅データ用のシフトレジスタＰ１０４９〜Ｐ１０５６と、各列方向配線毎に備えられるＰＷＭジェネレータ部Ｐ１０５７と、Ｄ／Ａ部Ｐ１０５８と、トランジスタなどで構成されるスイッチ手段Ｐ１０５９と、ダイオード手段Ｐ１０６０とで構成される。
【００７３】各列配線毎に備えられるＰＷＭジェネレータ部Ｐ１０５７は、各シフトレジスタＰ１０４１〜Ｐ１０４８から輝度データを受け、水平周期毎にデータの大きさに比例したパルス幅を有するパルス信号を発生する。Ｄ／Ａ部Ｐ１０５８は電流出力のデジタルアナログ変換機であり、各シフトレジスタＰ１０４９〜Ｐ１０５６からの電流振幅値のデータを受け、水平周期毎にデータの大きさに比例した電流振幅を有する駆動電流を発生する。
【００７４】列方向配線毎に備えられるダイオード手段Ｐ１０６０は、コモン側がＶｍａｘレギュレータＰ１００４に接続される。ＶｍａｘレギュレータＰ１００４は電流吸い込みが可能な定電圧源であり、ダイオード手段Ｐ１０６０と合わせて、表示パネルＰ２０００の２５５６×４８０個の各表面伝導型素子Ｐ２００１に過電圧が印加されるのを防止する保護回路を形成する。この保護電圧（Ｖｍａｘと行方向配線Ｐ２００２の走査選択時に印加される−Ｖｓｓで規定される電位）は、ＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の制御入出力のひとつであるＤ／Ａ部Ｐ１４により与えられる。従って、素子過電圧防止の他、輝度制御の目的でＶｍａｘ電位（もしくは−Ｖｓｓ電位）を変化させることも可能である。なお、本実施形態では、ＶｍａｘレギュレータＰ１００４はＸドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）に共通にものとして設けられている例を示したが、Ｘドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）にそれぞれ個別に設け、Ｖｍａｘをそれぞれのドライバに対して独立に制御する構成としてもよい。
【００７５】Ｘドライバタイミング発生部Ｐ１００７は、ＭＰＵ（Ｐ１１）から基板セレクト信号を、Ｘドライバ制御タイミング発生部Ｐ２０からＸドライバ制御信号を、Ｉ／Ｏ制御部Ｐ１３から補正アドレスと補正設定データを受け、各Ｘドライバ制御のために以下の信号を出力する。
【００７６】（１）ラッチ手段Ｐ２４、Ｐ２５からのＲ・Ｇ・Ｂそれぞれの輝度データを輝度信号用ラインメモリＰ１００９〜Ｐ１０３２に書き込むためのメモリライト制御信号であるラインメモリ制御信号Ｔ１１４（ライトイネーブル信号、ライトリセット信号、ライトクロック信号）であるメモリライト制御信号、及び、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２からのＲ・Ｇ・Ｂそれぞれの輝度データをパネル色配列に応じた順番に並べ替えて、直列信号に変換し、シフトレジスタＰ１０４１〜Ｐ１０４８に出力するためのラインメモリ制御信号Ｔ１１６（リードイネーブル信号、リードリセット信号、リードクロック信号）であるメモリリード制御信号。このメモリライト制御信号（Ｔ１１４）及びメモリリード制御信号（Ｔ１１６）は、ＭＰＵ（Ｐ１１）から基板セレクト信号の違いにより、Ｘドライバ１（Ｐ１００２）とＸドライバ２（Ｐ１００３）との違いにより、予め２系統用意した信号を選択したり、一つの信号を遅延したり、クロックをデコードして作っている信号のデコード値を変更することによってすることによって、ドライバ毎で異なる信号を出力している。
【００７７】（２）Ｉ／Ｏ制御部Ｐ１３から補正アドレスと補正設定データを受け、補正設定データを補正用メモリＰ１０３３〜Ｐ１０４０に書き込むためのメモリライト制御信号と、アドレス信号と補正データを補正用メモリＰ１０３３〜Ｐ１０４０からシフトレジスタＰ１０４９〜Ｐ１０５６に出力するためのメモリリード制御信号。
【００７８】（３）輝度信号用ラインメモリＰ１００９〜Ｐ１０３２からの輝度データＴ１１７をシフトレジスタＰ１０４１〜Ｐ１０４８に読み込むためのＰＷＭデータシフト信号としてのシフトクロック信号Ｔ１０７。
【００７９】（４）補正用メモリＰ１０３３〜Ｐ１０４０からの補正データをシフトレジスタＰ１０４９〜Ｐ１０５６に読み込むための振幅データシフト信号としてのシフトクロック信号。
【００８０】（５）シフトレジスタＰ１０４１〜Ｐ１０４８、Ｐ１０４９〜Ｐ１０５６に読み込んだデータをＰＷＭジェネレータ部Ｐ１０５７とＤ／Ａ部Ｐ１０５８内の非図示のメモリ手段にフェッチするため、及びＰＷＭジェネレータ部Ｐ１０５７とＤ／Ａ部Ｐ１０５８へ、ＰＷＭ制御信号、Ｄ／Ａ制御信号として、水平周期のトリガ及び、ＰＷＭのスタートトリガとして作用するロードスタートパルス。
【００８１】図９は、以上説明した各部の動作を示すタイミングチャートである。信号Ｔ１０４はＲ・Ｇ・Ｂ各色の内１色を例として書いた色サンプルデータ列の波形であり、１水平期間に８５２個のデータ列で構成される。このデータ列を１水平期間に上記制御信号により１〜４２６のデータ列と４２７〜８５２のデータ列をラインメモリＰ２２、Ｐ２３に書き込む。次の水平期間に各色毎のラインメモリＰ２２、Ｐ２３を書き込みの場合の１／２倍の周波数で読み出し有効にすることで、Ｔ１０５のような１水平期間あたり色サンプル４２６個の２層の輝度データ列（輝度データ１、輝度データ２）を得る。色サンプル輝度データ１（Ｔ１０５）は、Ｘドライバ１（Ｐ１００２）に、色サンプル輝度データ２（Ｔ１０５）は、Ｘドライバ２（Ｐ１００３）に入力される。
【００８２】各輝度信号用ラインメモリＰ１００９〜Ｐ１０３２からＲ・Ｇ・Ｂそれぞれの輝度データをパネル色配列に応じた順番に並べ替えて、直列信号に変換した有効データ３２０個毎の輝度信号に対応する電流値データＴ１０６は、Ｘドライバタイミング発生部Ｐ１００７からの輝度データに同期したシフトクロックＴ１０７により、シフトレジスタＰ１０４１〜Ｐ１０４８に転送される。シフトレジスタＰ１０４１〜Ｐ１０４８の電流値データを、ロードスタートパルスＴ１０８の”Ｌ”レベルによりＰＷＭジェネレータ部Ｐ１０５７に２５５６個の１水平列分のデータを一度に転送する。同様に、シフトレジスタＰ１０４９〜Ｐ１０５６の振幅データをロードスタートパルスＴ１０８の”Ｌ”レベルによりＤ／Ａ部Ｐ１０５８に２５５６個の１水平列分のデータを一度に転送する。ここでは、補正データに対して、電流振幅で制御するようにしているが、もちろん、電圧振幅で制御する回路であってもかまわない。
【００８３】各列方向配線毎に備えられるＰＷＭジェネレータ部Ｐ１０５７は、ロードスタートパルスＴ１０８の”Ｌ”レベルにシフトレジスタＰ１０４１〜Ｐ１０４８からの輝度データを受け、ロードスタートパルスＴ１０８の立ち上がり後に、Ｔ１１０に示す波形のように水平周期毎にデータの大きさに比例したパルス幅を有するパルス信号を発生する。
【００８４】各列方向配線毎に備えられるＤ／Ａ部Ｐ１０５８は電流出力のデジタルアナログ変換機であり、シフトレジスタＰ１０４９〜Ｐ１０５６からの電流振幅値のデータを受け、図９のＴ１０９に示す波形のように、水平周期毎にデータの大きさに比例した電流振幅を有する駆動電流を発生する。スイッチ手段Ｐ１０６０の出力の列方向配線駆動波形の一例を、図９のＴ１１１に示す。
【００８５】以上説明したように、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２をＲ、Ｇ、Ｂの色ごとに設け、輝度データ用のシフトレジスタＰ１０４１〜Ｐ１０４８へのデータの書き込みを色ごとに行うので、シフトレジスタＰ１０４１〜Ｐ１０４８へのデータの書き込みの際のアドレスのずれが防止され、結果的に、色ずれのない良好な画像を表示することができる。しかも、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２から、対応するシフトレジスタＰ１０４１〜Ｐ１０４８へのデータの書き込みを同時に行うので、データ転送に要する時間も短縮される。
【００８６】本実施形態では、上述したように、変調信号回路部Ｐ１００１は、ドライバ部Ｐ１００６とメモリ部Ｐ１００５とＸドライバタイミング発生部Ｐ１００７（Ｐ１００８）で構成された同一のＸドライバ基板２枚で構成されており、基板セレクト信号に応じて、基板内部の制御信号として異なる信号を出力する機能を有している。同一の基板で回路を構成できるために、コスト面でも有利である。
【００８７】本実施形態では基板セレクト信号をＭＰＵ（Ｐ１１）から出力しているが、これに限定されるものではなく、基板セレクト信号端の一方をＧＮＤに接続し、もう一方を、５Ｖを接続したような単純なものでもよい。
【００８８】また、本実施形態では同一基板を２枚で回路を構成したが、これに限定されるものではなく、基板に対応した基板セレクト信号を用意さえすれば、２枚よりも多い構成でもかまわない。
【００８９】なお、前述したように、表示パネルＰ２０００と変調信号回路部Ｐ１００１（具体的にはＸドライバ１（Ｐ１００２）、Ｘドライバ２（Ｐ１００３））とは、電気接続用端子あるいはフレキシブルケーブルを介して電気的に接続される。ここで、フレキシブルケーブルで両者を接続する場合、フレキシブルケーブルは樹脂フィルムで配線を固定した構造であり、樹脂フィルムの温度による膨張もしくは収縮の程度が表示パネルＰ２０００のそれと異なる。したがって、表示パネルＰ２０００の列方向配線Ｐ２００３の数と同数の配線を有する１枚のフレキシブルケーブルを用いると、両端部における両者の配線のピッチのずれが大きくなり接触不良が生じる場合がある。よって、フレキシブルケーブルを用いる場合には、このピッチずれの累積を避けるために、復数枚のフレキシブルケーブルを並列に用いるのが好ましい。
【００９０】この際、１枚のフレキシブルケーブルを複数のドライバに跨って接続しようとすると、フレキシブルケーブルを分岐させる必要があり、フレキシブルケーブルの引き回しや電気的経路長の観点から好ましくない。よって、１枚のフレキシブルケーブルは複数のドライバに跨らせず一つのドライバに接続するようにするのが好ましい。特に、ドライバがシフトレジスタからフレキシブルケーブルの各配線に信号を供給するものであると更に好適である。
【００９１】（第２の実施形態）図１９は、本発明の第２の実施形態である画像表示装置の表示パネル及びその駆動回路のブロック図である。また、図２０は、そのアナログ処理部のブロック図であり、図２１は、図１９に示す変調信号回路部のＸドライバのブロック図であり、図２２は、図１９に示す表示パネルとＸドライバの信号線の対応関係を示す図である。
【００９２】本実施形態も、基本的な構成は第１の実施形態と同様であるが、図１９に示すように本実施形態では、変調信号回路部Ｐ１００１は一つのＸドライバＰ１００２を有し、このＸドライバＰ１００２に１ライン分の輝度データが各色ごとに送られる。それに伴い、アナログ処理部においては、図２０に示すように、ラインメモリＰ２２及びラッチ手段Ｐ２４が各色ごとに一つずつ設けられている。また、図２１に示すように、第１の実施形態では２つのＸドライバに分けられていた全ての構成が一つのＸドライバＰ１００２の中に含まれている。
【００９３】さらに、図２１及び図２２に示すように、輝度データ及び補正データを３２０個ずつシフトする８個のシフトレジスタＰ１０４１〜Ｐ１０４８、Ｐ１０４９〜Ｐ１０５６を使用しているため、シフト数としては、３２０×８＝２５６０個であり、ＰＷＭジェネレータ部Ｐ１０５７、Ｄ／Ａ部Ｐ１０５８、スイッチ手段Ｐ１０５９及びダイオード手段Ｐ１０６０もそれぞれ２５６０個設けられている。それに対し、表示パネルＰ２０００の列方向配線Ｐ２００３は２５５６列あり、ＸドライバＰ１００２の出力端子が４つ余る。従って、２５６０個の出力端子のうち、左右それぞれ２ラインは、列方向配線Ｐ２００３とは接続されていない。なお、第１の実施形態のように２つのＸドライバを有する構成であっても、出力端子の数と列方向配線Ｐ２００３の数が一致しない場合は、本実施形態のように、余り分を出力端子の配列の端に位置させることができる。
【００９４】その他の構成については第１の実施形態と同様であるので、その詳細な説明は省略する。
【００９５】次に、本実施形態における信号のリード／ライト動作について説明する。
【００９６】〈ライト動作〉ラッチ手段Ｐ２４から出力されたＲ・Ｇ・Ｂそれぞれの輝度データ１を、Ｘドライバタイミング発生部Ｐ１００７からのラインメモリ制御信号Ｔ１１４（図１１〜１４）のライトイネーブル信号、ライトリセット信号、ライトクロック信号により、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２に書き込む（図１１〜１４のＴ１１５）。ただし、この入力された輝度データには発光に寄与しないデータ列数を一定にするための無効なデータも含まれている。
【００９７】このときＲ・Ｇ・Ｂそれぞれの輝度データは、図１０のように更に４層に分割される。そして、４層に分割するためにＲ・Ｇ・Ｂそれぞれのデータの走査方向の２ライン分のデータ１０９×２個を、最初に図１１R>１のラインメモリ制御信号Ｔ１１４のライトイネーブル信号、ライトリセット信号、ライトクロック信号により輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０２１〜Ｐ１０２３に書き込み、その後順次、図１２のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１２〜Ｐ１０１４、Ｐ１０２４〜Ｐ１０２６に、図１３のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１５〜Ｐ１０１７、Ｐ１０２７〜Ｐ１０２９に、図１４のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１８〜Ｐ１０２０、Ｐ１０３０〜Ｐ１０３２に書き込む。ここで、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２は、クロック同期式のラインメモリである。
【００９８】〈リード動作〉輝度データを輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０２１〜Ｐ１０２３においては、Ｘドライバタイミング発生部Ｐ１００７から、以下のラインメモリ制御信号（リードイネーブル信号、リードリセット信号、リードクロック信号）を出力することによりシフトレジスタに直列輝度データを出力する。
【００９９】（１） 図１５のＴ１１６に示す、第１のラインメモリ制御信号１により、輝度信号用ラインメモリＰ１０１０（Ｇ１）、Ｐ１０１１（Ｂ１）、Ｐ１００９（Ｒ１）、・・・、の順で出力を制御することにより、Ｇ→Ｂ→Ｒ→Ｇ→Ｂ→Ｒ・・・の順で直列輝度データを、シフトレジスタＰ１０４１に出力する。ここで、１番目のＧのデータと、２番目のＢのデータは、最終的な信号の出力端が表示パネルＰ２０００の列方向配線Ｐ２００３に接続されていないこともあり、データとしては”０”のデータである。
【０１００】（２） 図１６のＴ１１６に示す、第２のラインメモリ制御信号２により、輝度信号用ラインメモリＰ１０１２（Ｒ２）、Ｐ１０１３（Ｇ２）、Ｐ１０１４（Ｂ２）、・・・、の順で出力を制御することにより、Ｒ→Ｇ→Ｂ→Ｒ→Ｇ→Ｂ・・・の順で直列輝度データを、シフトレジスタＰ１０４２に出力する。
【０１０１】（３） 図１７のＴ１１６に示す、第３のラインメモリ制御信号３により、輝度信号用ラインメモリＰ１０１７（Ｂ３）、Ｐ１０１５（Ｒ３）、Ｐ１０１６（Ｇ３）、・・・、の順で出力を制御することにより、Ｂ→Ｒ→Ｇ→Ｂ→Ｒ→Ｇ・・・の順で直列輝度データを、シフトレジスタＰ１０４３に出力する。
【０１０２】（４） 図１８のＴ１１６に示す、第４のラインメモリ制御信号４により、輝度信号用ラインメモリＰ１０１９（Ｇ４）、Ｐ１０２０（Ｂ４）、Ｐ１０１８（Ｒ４）、・・・、の順で出力を制御することにより、Ｇ→Ｂ→Ｒ→Ｇ→Ｂ→Ｒ・・・の順で直列輝度データを、シフトレジスタＰ１０４４に出力する。
【０１０３】（５） 図１５のＴ１１６に示す、第５のラインメモリ制御信号５により、輝度信号用ラインメモリＰ１０２１（Ｒ５）、Ｐ１０２２（Ｇ５）、Ｐ１０２３（Ｂ５）、・・・、の順で出力を制御することにより、Ｒ→Ｇ→Ｂ→Ｒ→Ｇ→Ｂ・・・の順で直列輝度データを、シフトレジスタＰ１０４５に出力する。
【０１０４】（６） 図１６のＴ１１６に示す、第６のラインメモリ制御信号６により、輝度信号用ラインメモリＰ１０２６（Ｂ６）、Ｐ１０２４（Ｒ６）、Ｐ１０２５（Ｇ６）、・・・、の順で出力を制御することにより、Ｂ→Ｒ→Ｇ→Ｂ→Ｒ→Ｇ・・・の順で直列輝度データを、シフトレジスタＰ１０４６に出力する。
【０１０５】（７） 図１７のＴ１１６に示す、第７のラインメモリ制御信号７により、輝度信号用ラインメモリＰ１０２８（Ｇ７）、Ｐ１０２９（Ｂ７）、Ｐ１０２７（Ｒ７）、・・・、の順で出力を制御することにより、Ｇ→Ｂ→Ｒ→Ｇ→Ｂ→Ｒ・・・の順で直列輝度データを、シフトレジスタＰ１０４７に出力する。
【０１０６】（８） 図１８のＴ１１６に示す、第８のラインメモリ制御信号８により、輝度信号用ラインメモリＰ１０３０（Ｒ８）、Ｐ１０３１（Ｇ８）、Ｐ１０３２（Ｂ８）、・・・、の順で出力を制御することにより、Ｒ→Ｇ→Ｂ→Ｒ→Ｇ→Ｂ・・・の順で直列輝度データを、シフトレジスタＰ１０４８に出力する。
【０１０７】そして、図１５〜図１８に示すように、Ｘドライバタイミング発生部Ｐ１００７からの３２０パルスのシフトクロックＴ１０７により、輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０１２〜Ｐ１０１４、Ｐ１０１５〜Ｐ１０１７、Ｐ１０１８〜Ｐ１０２０、Ｐ１０２１〜Ｐ１０２３、Ｐ１０２４〜Ｐ１０２６、Ｐ１０２７〜Ｐ１０２９、Ｐ１０３０〜Ｐ１０３２から出力されたそれぞれの輝度データのうち３２０個の輝度データを同時に、シフトレジスタＰ１０４１、Ｐ１０４２、Ｐ１０４３、Ｐ１０４４、Ｐ１０４５、Ｐ１０４６、Ｐ１０４７、Ｐ１０４８にそれぞれ入力する。
【０１０８】以上説明したように本実施形態では、図２２R>２のように水平２５５６列の列方向配線Ｐ２００３に対して、輝度データを３２０個ずつシフトするシフトレジスタＰ１０４１〜Ｐ１０４８の８個のシフトレジスタを使用し、シフトレジスタに輝度データを出力する輝度信号用ラインメモリＰ１００９〜Ｐ１０３２のラインメモリ制御信号Ｔ１１６のリードイネーブル信号、リードリセット信号、リードクロック信号により、並列−直列変換した輝度データのＲ、Ｇ、Ｂの順番を、出力するシフトレジスタの位置に応じて制御している。
【０１０９】また、本実施形態では、シフトレジスタの数が８個であり、８＝３×３−１となるので、最初のシフトレジスタの先頭のデータがＧであるので、第２のシフトレジスタの先頭のデータがＲ、第３のシフトレジスタの先頭のデータがＢ、第４のシフトレジスタの先頭のデータがＧ、第５のシフトレジスタの先頭のデータがＲ、第６のシフトレジスタの先頭のデータがＢ、第７のシフトレジスタの先頭のデータがＧ、第８のシフトレジスタの先頭のデータがＲ、となる。
【０１１０】Ｉ／Ｏ制御部Ｐ１３から出力される補正設定データを、Ｘドライバタイミング発生部Ｐ１００７からのメモリ制御信号のメモリライト信号・アドレス信号により、起動時もしくは帰線期間中に補正用メモリＰ１０３３〜Ｐ１０４０に書き込み、Ｘドライバタイミング発生部Ｐ１００７からのメモリ制御信号のメモリリード信号・アドレス信号によりその後シフトレジスタＰ１０４９〜Ｐ１０５６に出力する。
【０１１１】それ以降の動作については第１の実施形態と同様である。
【０１１２】一般に、Ｒ、Ｇ、Ｂの３つの輝度信号で１つの画素を形成するために、輝度信号のサンプリング周波数を低減する目的で輝度信号を多層化した場合は、シフトレジスタのシフト数は３の倍数であり、このためドライバの出力チャンネル数も３の倍数とする必要があるが、本実施形態のように輝度信号を制御することにより、シフトレジスタのシフト数を３の倍数とする必要はなくなる。これにより、ドライバの出力数に制限を設けずに画像表示装置を作製することができる。
【０１１３】
【発明の効果】以上説明したように本発明によれば、輝度信号を記憶するメモリをＲ、Ｇ、Ｂの色ごとに設け、シフトレジスタへの書き込みを色ごとに行うことにより、色ずれのない良好な画像を表示することができる。しかも、メモリ及びシフトレジスタは、一連の輝度信号を複数に分割した単位ごとに複数設けられているので、信号の転送時間も短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である画像表示装置の表示パネル及びその駆動回路のブロック図である。
【図２】本発明の第１の実施形態である画像表示装置のアナログ処理部のブロック図である。
【図３】本発明の第１の実施形態である画像表示装置のデコーダ部のブロック図である。
【図４】本発明の第１の実施形態である画像表示装置のタイミング発生部のブロック図である。
【図５】図１に示す表示パネルの一例を示す斜視図である。
【図６】図５に示す表示パネルの蛍光膜の、各色蛍光体の配列を示す図である。
【図７】図１に示すＸドライバ１のブロック図である。
【図８】図１に示すＸドライバ２のブロック図である。
【図９】表示パネルの駆動回路の各部のタイミングチャートである。
【図１０】輝度データ及びラインメモリ入力データのタイミングチャートである。
【図１１】ラインメモリ制御信号のタイミングチャートである。
【図１２】ラインメモリ制御信号のタイミングチャートである。
【図１３】ラインメモリ制御信号のタイミングチャートである。
【図１４】ラインメモリ制御信号のタイミングチャートである。
【図１５】ラインメモリ制御信号のタイミングチャートである。
【図１６】ラインメモリ制御信号のタイミングチャートである。
【図１７】ラインメモリ制御信号のタイミングチャートである。
【図１８】ラインメモリ制御信号のタイミングチャートである。
【図１９】本発明の第２の実施形態である画像表示装置の表示パネル及びその駆動回路のブロック図である。
【図２０】本発明の第２の実施形態である画像表示装置のアナログ処理部のブロック図である。
【図２１】図１９に示すＸドライバのブロック図である。
【図２２】図１９に示す表示パネルとＸドライバの信号線の対応関係を示す図である。
【図２３】従来の典型的な表面伝導型電子放出素子の平面図である。
【図２４】従来の電界放出型素子の断面図である。
【図２５】従来のＭＩＭ型素子の断面図である。
【図２６】従来の画像表示装置のブロック図である。
【符号の説明】
Ｐ１ デコーダ部
Ｐ２ タイミング発生部
Ｐ３ アナログ処理部
Ｐ４ ビデオ検出部
Ｐ５ ＬＰＦ
Ｐ６，Ｐ１５ Ａ／Ｄ部
Ｐ７ 逆γテーブル
Ｐ８ ＲＡＭ
Ｐ９ セレクタ
Ｐ１１ ＭＰＵ
Ｐ１３ Ｉ／Ｏ制御部
Ｐ１４，Ｐ１０５８ Ｄ／Ａ部
Ｐ１９ Ｙドライバ制御タイミング発生部
Ｐ２０ Ｘドライバ制御タイミング発生部
Ｐ２１ ラインメモリ制御部
Ｐ２２，Ｐ２３ ラインメモリ
Ｐ２４，Ｐ２５ ラッチ手段
Ｐ３０ 高圧電源部
Ｐ１０００ 走査信号回路部
Ｐ１００１ 変調信号回路部
Ｐ１００２，Ｐ１００３ Ｘドライバ
Ｐ１００４ Ｖｍａｘレギュレータ
Ｐ１００５ メモリ部
Ｐ１００６ ドライバ部
Ｐ１００７，Ｐ１００８ Ｘドライバタイミング発生部
Ｐ１０３３〜Ｐ１０４０ 補正用メモリ
Ｐ１００９〜Ｐ１０３２ 輝度信号用ラインメモリ
Ｐ１０４１〜Ｐ１０５６ シフトレジスタ
Ｐ１０５７ ＰＷＭジェネレータ部
Ｐ１０５９ スイッチ手段
Ｐ１０６０ ダイオード手段
Ｐ２０００ 表示パネル
Ｐ２００１ 表面伝導型素子
Ｐ２００２ 行方向配線
Ｐ２００３ 列方向配線
Ｐ２０１１ 基板
Ｐ２０１５ リアプレート
Ｐ２０１６ 側壁
Ｐ２０１７ フェースプレート
Ｐ２０１８ 蛍光膜
Ｐ２０１８Ｒ，Ｐ２０１８Ｇ，Ｐ２０１８Ｂ 蛍光体
Ｐ２０１９ メタルバック
【０００１】
【発明の属する技術分野】本発明は、マトリックス配線された多数の電子放出素子から電子を放出することによってカラー画像を表示する表示パネルを有する画像表示装置に関する。
【０００２】
【従来の技術】従来から、電子放出素子として熱陰極素子と冷陰極素子の２種類が知られている。このうち冷陰極素子では、例えば表面伝導型放出素子や、電界放出型素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型と記す）、などが知られている。
【０００３】表面伝導型放出素子としては、例えば、M. I. Elinson, Radio Eng. ElectronPhys., 10, 1290(1965)や、後述する他の例が知られている。
【０００４】表面伝導型放出素子は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより電子放出が生ずる現象を利用するものである。この表面伝導型放出素子としては、前記エリンソン等によるＳｎＯ2薄膜を用いたものの他に、Ａｕ薄膜によるもの［G. Dittmer: "Thin Solid Films", 9, 317(1972)］や、Ｉｎ2Ｏ3／ＳｎＯ2薄膜によるもの［M. Hartwell and C. G. Fonstad: "IEEE Trans. ED Conf.", 519(1975)］や、カーボン薄膜によるもの［荒木久 他：真空、第２６巻、第１号、２２（１９８３）］等が報告されている。
【０００５】これらの表面伝導型放出素子の素子構成の典型的な例として、図２３に前述のM. Hartwellらによる素子の平面図を示す。同図において、基板３００１には、金属酸化物よりなる導電性薄膜３００４が、Ｈ型形の平面形状に、スパッタで形成されている。導電性薄膜３００４には、後述の通電フォーミングと呼ばれる通電処理を施すことにより、電子放出部３００５が形成される。図中の間隔Ｌは、０．５〜１［ｍｍ］，幅Ｗは、０．１［ｍｍ］に設定されている。尚、図示の便宜から、電子放出部３００５は導電性薄膜３００４の中央に矩形の形状で示したが、これは模式的なものであり、実際の電子放出部の位置や形状を忠実に表現しているわけではない。
【０００６】M. Hartwellらによる素子をはじめとして上述の表面伝導型放出素子においては、電子放出を行う前に導電性薄膜３００４に通電フォーミングと呼ばれる通電処理を施すことにより電子放出部３００５を形成するのが一般的であった。即ち、通電フォーミングとは、導電性薄膜３００４の両端に一定の直流電圧、もしくは、例えば１Ｖ／分程度の非常にゆっくりとしたレートで昇圧する直流電圧を印加して通電し、導電性薄膜３００４を局所的に破壊もしくは変形もしくは変質せしめ、電気的に高抵抗な状態の電子放出部３００５を形成することである。尚、局所的に破壊もしくは変形もしくは変質した導電性薄膜３００４の一部には亀裂が発生する。この通電フォーミング後に導電性薄膜３００４に適宜の電圧を印加した場合には、亀裂付近において電子放出が行われる。
【０００７】ＦＥ型の例としては、例えば、W. P. Dyke & W. W. Dolan, "Field emission", Advance in Electron Physics, 8, 89(1956)や、或は、C. A. Spindt, "Physical properties of thin-film field emission cathodes with molybdenium cones", J. Appl. Phys., 47, 5248 (1976)などが知られている。
【０００８】このＦＥ型の素子構成の典型的な例として、図２４に前述のC. A. Spindtらによる素子の断面図を示す。同図において、３０１０は基板で、３０１１は導電材料よりなるエミッタ配線、３０１２はエミッタコーン、３０１３は絶縁層、３０１４はゲート電極である。本素子は、エミッタコーン３０１２とゲート電極３０１４の間に適宜の電圧を印加することにより、エミッタコーン３０１２の先端部より電界放出を起こさせるものである。
【０００９】また、ＦＥ型の他の素子構成として、図２４のような積層構造ではなく、基板上に基板平面とほぼ平行にエミッタとゲート電極を配置した例もある。
【００１０】また、ＭＩＭ型の例としては、例えば、C. A. Mead, "Operation of tunnel-emission Devices", J. Appl. Phys., 32, 646(1961)などが知られている。
【００１１】ＭＩＭ型の素子構成の典型的な例を図２５に示す。同図は断面図であり、図において、３０２０は基板で、３０２１は金属よりなる下電極、３０２２は厚さ１００Å程度の薄い絶縁層、３０２３は厚さ８０〜３００Å程度の金属よりなる上電極である。ＭＩＭ型においては、上電極３０２３と下電極３０２１の間に適宜の電圧を印加することにより、上電極３０２３の表面より電子放出を起こさせるものである。
【００１２】上述の冷陰極素子は、熱陰極素子と比較して低温で電子放出を得ることができるため、加熱用ヒータを必要としない。従って、熱陰極素子よりも構造が単純であり、微細な素子を作成可能である。また、基板上に多数の素子を高い密度で配置しても、基板の熱溶融などの問題が発生しにくい。また、熱陰極素子がヒータの加熱により動作するため応答速度が遅いのとは異なり、冷陰極素子の場合には応答速度が速いという利点もある。
【００１３】このため、冷陰極素子を応用するための研究が盛んに行われてきている。
【００１４】例えば、表面伝導型放出素子は、冷陰極素子の中でも特に構造が単純で製造も容易であることから、大面積にわたり多数の素子を形成できる利点がある。そこで、例えば本願出願人による特開昭６４−３１３３２号公報において開示されるように、多数の素子を配列して駆動するための方法が研究されている。
【００１５】また、表面伝導型放出素子の応用については、例えば画像表示装置、画像記録装置などの画像形成装置や、荷電ビーム源等の電子線装置が研究されている。
【００１６】特に、画像表示装置への応用としては、例えば本願出願人による米国特許５，０６６，８８３号や特開平２−２５７５５１号公報や特開平４−２８１３７号公報において開示されているように、表面伝導型放出素子と電子の衝突により発光する蛍光体とを組み合わせて用いた画像表示装置が研究されている。表面伝導型放出素子と蛍光体とを組み合わせて用いた画像表示装置は、従来の他の方式の画像表示装置よりも優れた特性が期待されている。例えば、近年普及してきた液晶表示装置と比較しても自発光型であるためバックライトを必要としない点や、視野角が広い点が優れているといえる。
【００１７】また、ＦＥ型を多数個ならべて駆動する方法は、例えば本願出願人による米国特許４，９０４，８９５号に開示されている。また、ＦＥ型を画像表示装置に応用した例として、例えば、R. Mayerらにより報告された平板型の表示装置が知られている［R. Meyer: "Recent Development on Microtips Display at LETI", Tech. Digest of 4th Int. Vacuum Microelectronics Conf., Nagahama, pp.6〜9(1991)］。
【００１８】また、ＭＩＭ型を多数個並べて画像表示装置に応用した例は、例えば本願出願人による特開平３−５５７３８号公報に開示されている。
【００１９】図２６に、電子放出素子を単純マトリックス配線した表示パネルを有する画像表示装置の概略ブロック図を示す。
【００２０】図２６において、表示パネル４００６は、２次元的にマトリックス状に配列されそれぞれ行方向配線４００２及び列方向配線４００３と接続された複数の冷陰極素子４００１を有する。このような簡単な配線方法をマトリックス配線方法と呼んでいる。このマトリックス配線方法は、構造が単純なため、作製が容易である。
【００２１】各列方向配線４００２は走査信号を発生する走査回路４００８に接続され、各行方向配線４００３は、映像データが入力されてこの表示パネル４００６を駆動するための変調信号を発生する変調回路４００７に接続されている。
【００２２】
【発明が解決しようとする課題】しかしながら、ＨＤＴＶにおいては水平の映像信号が２５５６本、垂直走査線数が４８０本となり、ただ一つのシフトレジスタで映像信号を振り分けるためにはシフトクロックが８６ＭＨｚ以上必要であり、設計の障害となっていた。これを解決するには、１ラインを複数に分割し、分割した単位ごとに、シフトレジスタを用いて同時にデータ転送を行うことが考えられる。
【００２３】しかし、この方法は、表示画像が単色の場合には、シフトレジスタへのデータの書き込み位置がずれても、その分だけ単に輝度が変わるだけなので大きな問題とはならないが、表示画像がカラーの場合には、色自体が変わってしまうので、場合によっては見苦しい画像となってしまう。
【００２４】本発明の目的は、カラー表示の場合において、変調信号の転送時間を短くしつつも色ずれのない画像を表示することができる画像表示装置を提供することである。
【００２５】
【課題を解決するための手段】上記目的を達成するため本発明の画像表示装置は、複数の行方向配線と複数の列方向配線とにそれぞれマトリックス配線された複数の電子放出素子、及び前記各電子放出素子に対応して設けられ前記各電子放出素子からの電子の照射により発光する３原色の蛍光体を備えた表示パネルと、前記各行方向配線に選択的に電圧を印加する走査信号印加手段と、前記蛍光体のうち同一の行方向配線に接続された電子放出素子に対応する蛍光体を発光させるための一連の輝度信号を前記各列方向配線に印加する変調信号印加手段とを有し、前記変調信号印加手段は、前記一連の輝度信号を複数に分割し前記３原色の色ごとかつ分割された単位ごとに記憶してシリアルに出力する複数のメモリと、前記分割された単位に対応して設けられ前記メモリから出力された前記３原色の輝度信号を前記列方向配線に並列に出力する複数のシフトレジスタとを有する。
【００２６】上記のとおり構成された本発明の画像表示装置では、一連の輝度信号を複数に分割し、この分割した単位、かつ、３原色（Ｒ、Ｇ、Ｂ）ごとにメモリを設けるとともに、上記分割した単位ごとにシフトレジスタを設けているので、シフトレジスタへの輝度信号の書き込みが色ごとに行われることになる。
【００２７】
【発明の実施の形態】次に、本発明の実施形態について図面を参照して説明する。
【００２８】（第１の実施形態）図１は、本発明の画像表示装置の第１の実施形態の表示パネル及びその駆動回路部のブロック図である。また、図２はそのアナログ処理部のブロック図、図３はそのデコーダ部のブロック図、図４はそのタイミング発生部のブロック図である。
【００２９】図１〜４に示すように、本実施形態の画像表示装置は、画像を表示する表示パネルＰ２０００と、表示パネルＰ２０００を駆動するための駆動回路部と、外部からの画像信号をデコードするデコーダ部と、デコード部でデコードされたアナログ信号をデジタル信号に変換するために必要なタイミング信号を発生するタイミング発生部と、アナログ信号をデジタル信号に変換して駆動回路部に出力するアナログ処理部とを有する。
【００３０】表示パネルＰ２０００は、本実施形態では、４８０行の行方向配線Ｐ２００２と２５５６列の列方向配線Ｐ２００３とによりマトリックス配線された４８０×２５５６個の表面伝導型素子Ｐ２００１を有する。
【００３１】ここで、表示パネルＰ２０００の構成について図５を参照して説明する。図５は、表示パネルＰ２０００の一例を示す斜視図であり、内部構造を示すためにパネルの一部を切り欠いて示している。
【００３２】図中、Ｐ２０１５はリアプレート、Ｐ２０１６は側壁、Ｐ２０１７はフェースプレートであり、リアプレートＰ２０１５、側壁Ｐ２０１６およびフュースプレートＰ２０１１７により、表示パネルＰ２０００の内部を真空に維持するための外囲器（気密容器）を形成している。リアプレートＰ２０１５には基板Ｐ２０１１が固定されているが、上述した４８０×２５５６個の表面伝導型素子Ｐ２００１、及び各表面伝導型素子Ｐ２００１に接続される行方向配線Ｐ２００２、列方向配線Ｐ２００３は、この基板Ｐ２０１１上に形成されている。これら基板Ｐ２０１１、表面伝導型素子Ｐ２００１、行方向配線Ｐ２００２及び列方向配線Ｐ２００３によって構成される部分をマルチ電子ビーム源と呼ぶ。また、行方向配線Ｐ２００２と列方向配線Ｐ２００３の少なくとも交差する部分には、両配線間に絶縁層(不図示)が形成されており、電気的な絶縁が保たれている。
【００３３】各行方向配線Ｐ２００２は、電気接続用端子あるいはフレキシブルケーブルを介して、外囲器の気密構造を保持したまま走査信号回路部Ｐ１０００（図１参照）と電気的に接続される。各列方向配線Ｐ２００３も同様に、変調信号回路部Ｐ１００１（図１参照）と電気的に接続される。
【００３４】フェースプレートＰ２０１７の下面には、蛍光体からなる蛍光膜Ｐ２０１８が形成されており、さらに蛍光膜Ｐ２０１８のリアプレートＰ２０１５側の面には、Ａｌ等からなるメタルバックＰ２０１９が形成されている。このメタルバックＰ２０１９は、高圧電源部Ｐ３０（図１参照）と電気的に接続されている。蛍光膜Ｐ２０１８は、図６に示すように、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色の蛍光体Ｐ２０１８Ｒ，Ｐ２０１８Ｇ，Ｐ１０１８Ｂが縦ストライプ状に塗り分けられている。また、蛍光膜Ｐ２０１８をなす上記各色蛍光体Ｐ２０１８Ｒ，Ｐ２０１８Ｇ，Ｐ２０１８Ｂの間には黒色導電体Ｐ２０１８ａが設けられている。
【００３５】また、上記気密容器の内部は１０−６Ｔｏｒｒ程度の真空に保持されており、画像表示装置の表示面積が大きくなるにしたがい、気密容器内部と外部の気圧差によるリアプレートＰ２０１５およびフェースプレートＰ２０１７の変形あるいは破壊を防止する手段が必要となる。リアプレートＰ２０１５およびフェースプレートＰ２０１６を厚くすることによる方法は、画像表示装置の重量を増加させるのみならず、斜め方向から見たときに画像のゆがみや視差を生ずる。従って、本実施形態においては、比較的薄いガラス板からなり大気圧を支えるための構造支持体Ｐ２０２０が設けられている。このようにして、マルチビーム電子源が形成された基板Ｐ２０１１と蛍光膜Ｐ２０１８が形成されたフェースプレートＰ２０１６間は通常サブミリないし数ミリに保たれ、前述したように気密容器内部は高真空に保持されている。
【００３６】以上説明した表示パネルＰ２０００は、行方向配線Ｐ２００２及び列方向配線Ｐ２００３を通じて各表面伝導型素子Ｐ２００１に電圧を印加すると、各表面伝導型素子Ｐ２００１から電子が放出される。それと同時にメタルバックＰ２０１９に高圧電源部Ｐ３０により数百［Ｖ］〜数［ｋＶ］の高圧を印加して、上記放出された電子を加速し、フェースプレートＰ２０１７の内面に衝突させる。これにより、蛍光膜Ｐ２０１８をなす各色の蛍光体が励起されて発光し、画像が表示される。
【００３７】本実施例においては、上述したように水平方向８５２（ＲＧＢトリオ）×垂直方向４８０ラインの画素数を有する表示パネルＰ２０００にＨＤＴＶ相当のテレビ画像を表示する応用例を示すが、ＨＤＴＶに限らずＮＴＳＣやコンピュータの出力画像など、解像度やフレームレートが異なる画像信号に対しても、ほぼ同一の構成で容易に対応できる。
【００３８】次に、図１〜４に戻り、本実施形態の各回路部について説明する。
【００３９】図３に示すデコーダ部Ｐ１は、ＨＤＴＶのＲ・Ｇ・Ｂ信号を出力するものである。このユニット内にて入力ビデオ信号に重畳されている同期信号（ＳＹＮＣ）を分離し出力し、サンプリングＣＬＫ信号（ＣＬＫ１）を生成し出力する。
【００４０】図４に示すタイミング発生部Ｐ２は、デコーダ部Ｐ１にてデコードされたアナログＲ・Ｇ・Ｂ信号を、表示パネルＰ２０００を輝度変調するためのデジタル階調信号に変換するために必要な以下のタイミング信号を発生する。
（１）クランプパルス：デコーダ部Ｐ１からのＲ・Ｇ・Ｂアナログ信号を図２に示すアナログ処理部Ｐ３にて直流再生するための信号。
（２）ブランクパルス（ＢＬＫパルス）：デコーダ部Ｐ１からのＲ・Ｇ・Ｂアナログ信号にアナログ処理部Ｐ３にてブランク期間を付加するための信号。
（３）検出パルス：Ｒ・Ｇ・Ｂアナログ信号のレベルを図２に示すビデオ検出部４にて検出するための信号。
（４）サンプルＣＬＫ（ＣＬＫ２）：アナログＲ・Ｇ・Ｂ信号を図２に示すＡ／Ｄ部Ｐ６にてデジタル信号に変換するための信号で、同期信号（ＳＹＮＣ）が入力されているときは、ＣＬＫ１をサンプルＣＬＫ（ＣＬＫ２）として出力し、同期信号（ＳＹＮＣ）が入力されていないときは、不図示の自走ＣＬＫ信号をサンプルＣＬＫ（ＣＬＫ２）として出力することで、入力ビデオ信号が存在しないときもサンプルＣＬＫ（ＣＬＫ２）を出力することができる。
（５）ＲＡＭコントローラ制御信号：図２に示すＲＡＭコントローラＰ１２がＲＡＭ（Ｐ８）を制御するために必要な信号。
（６）自走ＣＬＫ信号（不図示）：タイミング発生部Ｐ２内で生成された自走信号で、同期信号（ＳＹＮＣ）が入力されないときに、自走ＣＬＫ信号をサンプルＣＬＫ（ＣＬＫ２）として出力する信号。
（７）同期信号（ＳＹＮＣ２）：同期信号（ＳＹＮＣ）が入力されたときは、同期信号（ＳＹＮＣ）が同期信号（ＳＹＮＣ２）として出力され、同期信号（ＳＹＮＣ）が入力されないときに、タイミング発生部Ｐ２内の不図示の自走ＣＬＫ信号を基に生成される信号。
【００４１】上述したように、タイミング発生部Ｐ２は、不図示の自走のＣＬＫ信号を発生させる手段を備えることにより、入力ビデオ信号が存在しないときも基準信号であるＣＬＫ２、ＳＹＮＣ２を発生できるため、ＲＡＭ（Ｐ８）の画像データを読み出すことによる画像表示が可能である。
【００４２】図２に示すアナログ処理部Ｐ３は、デコーダ部Ｐ１からの出力原色信号それぞれに備えられるアナログ処理部であり、主に以下の動作をする。
（１）タイミング発生部Ｐ２からクランプパルスを受け直流再生を行なう。
（２）タイミング発生部Ｐ２からＢＬＫパルスを受けブランキング期間を付加する。
（３）ＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の制御出力の一つであるＤ／Ａ部Ｐ１４のゲイン調整信号を受け、デコーダ部Ｐ１から入力された原色信号の振幅制御を行なう。
（４）Ｄ／Ａ部Ｐ１４のオフセット調整信号を受け、デコーダ部Ｐ１から入力された原色信号の黒レベル制御を行なう。
【００４３】また、ビデオ検出部Ｐ４は、入力される映像信号レベルあるいは、アナログ処理部Ｐ３にて制御された後の映像信号レベルを検出するためのものであり、タイミング発生部Ｐ２から検出パルスを受け、ＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の制御入力のひとつであるＡ／Ｄ部Ｐ１５により検出結果が読み取られる。
【００４４】タイミング発生部Ｐ２からの検出パルスは、例えば不図示のゲートパルス、リセットパルス、サンプル＆ホールド（以下Ｓ／Ｈ）パルスの３種からなり、ビデオ検出部Ｐ４は例えば不図示の積分回路とＳ／Ｈ回路からなる。
【００４５】たとえばゲートパルスにより入力ビデオ信号の有効期間中、前述の積分回路でビデオ信号を積分し、垂直帰線期間に発生するＳ／ＨパルスによりＳ／Ｈ回路で積分回路の出力をサンプルする。同垂直帰線期間にＡ／Ｄ部Ｐ１５により検出結果が読み取られた後、リセットパルスで積分回路とＳ／Ｈ回路が初期化される。このような動作で、フィールド毎の平均ビデオレベルが検出できる。
【００４６】ＬＰＦ（Ｐ５）は、Ａ／Ｄ部Ｐ６の前段に置かれるプリフィルタ手段である。Ａ／Ｄ部Ｐ６は、タイミング発生部Ｐ２からのサンプルＣＬＫ信号（ＣＬＫ２）を受け、ＬＰＦ（Ｐ５）を通過したアナログ原色信号を必要階調数で量子化する。
【００４７】ＲＡＭ（Ｐ８）は、Ｒ／Ｇ／Ｂ処理回路毎に備えられた画像メモリであり、表示パネルＰ２０００の総表示画素数分のアドレスを有する（この場合、水平８５２×垂直４８０ライン×３個）。このメモリに、表示パネルＰ２０００の各絵素が発光すべき輝度データを格納しておき、点順次に輝度データを読み出すことにより、表示パネルＰ２０００に、メモリ内に格納された画像の表示を行なう。
【００４８】ＲＡＭ（Ｐ８）に格納された輝度データの出力は、ＲＡＭコントローラＰ１２からのアドレス制御を受けて行なう。
【００４９】一方、ＲＡＭ（Ｐ８）へのデータの書き込みは、ＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の管理の基に行われる。簡単なテストパターンなどであれば、ＭＰＵ（Ｐ１１）がＲＡＭ（Ｐ８）の各アドレスに格納する輝度データを演算して発生し書き込む。自然静止画像のようなパターンであれば、例えば外部コンピュータなどに格納した画像ファイルをＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の入出力部のひとつであるシリアル通信Ｉ／Ｆ（Ｐ１６）を介して読み込み、ＲＡＭ（Ｐ８）へ書き込む。
【００５０】データセレクタＰ９は、出力する画像データをＲＡＭ（Ｐ８）からのデータにするか、あるいはＡ／Ｄ部Ｐ６（入力ビデオ信号系）からのデータにするかを、ＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の制御入出力のひとつであるＩ／Ｏ制御部Ｐ１３の出力により決定する。
【００５１】この２系統の入力セレクトの他、データセレクタＰ９から固定値を発生するモードを持ち、Ｉ／Ｏ制御部Ｐ１３によりこのモードが選択され出力することもできる。このモードにより、例えば全白パターンなどの調整信号を外部入力なしに高速に表示することができる。
【００５２】逆γテーブルＰ７は、入力されるビデオ信号を表示パネルＰ２０００が有する発光特性に変換するために備えれれた階調特性変換手段である。本実施形態のようにパルス幅変調により輝度階調を表現する場合、輝度データの大きさに発光量がほぼ比例するリニアな特性を示すことが多い。一方ビデオ信号は、ＣＲＴを用いたＴＶ受像機を対象としているため、ＣＲＴの非線形な発光特性を補正するためにγ処理を施されている。このため本実施形態のようにリニアな発光特性を持つ表示パネルＰ２０００にＴＶ画像を表示させる場合、逆γテーブルＰ７のような階調特性変換手段でγ処理の効果を打ち消す必要がある。なお、表示パネルＰ２０００の発行特性は、Ｉ／Ｏ制御部Ｐ１３の出力によりこのテーブルデータを切り替えることによって、好みに変えることが出来る。
【００５３】第１及び第２のラインメモリＰ２２，Ｐ２３は、各原色信号毎に備えられる水平１ラインメモリ手段であり、図４に示すラインメモリ制御部Ｐ２１のＲＤ制御信号により、Ｒ・Ｇ・Ｂそれぞれの輝度データを、時間的に前後２系統の信号を同時出力するように変換し、Ｒ・Ｇ・Ｂそれぞれ２系統の輝度データ１、輝度データ２の信号を、それぞれラッチ手段Ｐ２４，Ｐ２５を介して、図１に示す変調信号回路部Ｐ１００１のＸドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）へ出力する。これにより、データ転送時間を倍にすることができる。
【００５４】システムコントロール部は、主にＭＰＵ（Ｐ１１）、シリアル通信Ｉ／Ｆ（Ｐ１６）、Ｉ／Ｏ制御部Ｐ１３、Ｄ／Ａ部Ｐ１４、Ａ／Ｄ部Ｐ１５、データメモリＰ１７、ユーザーＳＷ（Ｐ１８）から構成される。
【００５５】システムコントロール部は、ユーザーＳＷ（Ｐ１８）やシリアル通信Ｉ／Ｆ（Ｐ１６）からのユーザー要求を受け、対応する制御信号をＩ／Ｏ制御部Ｐ１３やＤ／Ａ部Ｐ１４から出力することによりその要求を実現する。また、Ａ／Ｄ部Ｐ１５からのシステム監視信号を受け応する制御信号をＩ／Ｏ制御部Ｐ１３やＤ／Ａ部Ｐ１４から出力することにより最適な自動制御を行なう。
【００５６】また、ユーザー要求に応じて、テストパターン発生や階調性の可変、明るさ、色制御などの表示制御が実現できる。また前述のようにビデオ検出部Ｐ４からの平均ビデオレベルをＡ／Ｄ部Ｐ１５でモニタすることによりＡＢＬなどの自動制御を行なうこともできる。さらに、データメモリＰ１７を備えることにより、ユーザー調整量を保存することができる。
【００５７】ドライバタイミング発生回路は、図４に示すように、Ｙドライバ制御タイミング発生部Ｐ１９、及びＸドライバ制御タイミング発生部Ｐ２０を有している。ともにＣＬＫ１，ＣＬＫ２，ＳＹＮＣ２信号を受け、それぞれＹドライバ制御信号、Ｘドライバ制御信号を発生する。
【００５８】また、ラインメモリ制御部Ｐ２１は、各ラインメモリＰ２２，Ｐ２３のタイミング制御を行なうための制御部であり、ＣＬＫ１，ＣＬＫ２，ＳＹＮＣ２信号を受け、輝度データをラインメモリに書き込むためのＲ、Ｇ、ＢのＷＲＴ制御信号およびラインメモリからＲ・Ｇ・Ｂそれぞれの輝度データを、時間的に前後２系統の信号を同時出力するように変換し、Ｒ・Ｇ・Ｂそれぞれ２系統の輝度データを読み出すためのＲ，Ｇ，ＢのＲＤ制御信号を発生する。
【００５９】図１に示す走査信号回路部Ｐ１０００は、上述したＹドライバ制御タイミング発生部Ｐ１９から制御信号を受け、行方向配線Ｐ２００２を選択する信号を出力する。図９のＴ１１２に、行方向配線駆動波形の一例を示す。また、Ｄ／Ａ部Ｐ１４により、行方向配線選択時の走査電圧−Ｖｓｓを制御することができる。同様に高圧電源部Ｐ３０も、システムコントロール部の制御入出力のひとつであるＤ／Ａ部Ｐ１４により制御される。
【００６０】変調信号回路部Ｐ１００１は、同一基板上に構成されたＸドライバ１（Ｐ１００２）、Ｘドライバ２（Ｐ１００３）、及びＶｍａｘレギュレータＰ１００４で構成される。
【００６１】本実施形態においては、Ｘドライバ１（Ｐ１００２）とＸドライバ２（Ｐ１００３）とは、同一の基板で合成され、ＭＰＵ（Ｐ１１）からの基板セレクト信号に応じて異なる機能を有する。
【００６２】ここで、Ｘドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）について、図７及び図８を参照して説明する。
【００６３】Ｘドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）は同一構成をしており、メモリ部Ｐ１００５、ドライバ部Ｐ１００６、Ｘドライバタイミング発生部Ｐ１００７（Ｐ１００８）で構成されている。メモリ部Ｐ１００５は、Ｒ・Ｇ・Ｂそれぞれの輝度データを一時記録する輝度信号用ラインメモリＰ１００９〜Ｐ１０３２と、補正データを記録する補正用メモリＰ１０３３〜Ｐ１０４０で構成されている。
【００６４】〈ライト動作〉図２に示すラッチ手段Ｐ２４，Ｐ２５から出力された２層に分けられたＲ・Ｇ・Ｂそれぞれの輝度データを、Ｘドライバタイミング発生部Ｐ１００７，Ｐ１００８からのラインメモリ制御信号（図１１〜１４のＴ１１４のライトイネーブル信号、ライトリセット信号、ライトクロック信号）により、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２に図１１〜１４のＴ１１５の輝度データ（ラインメモリ入力データ）を書き込む。ただし、この入力された輝度データには、発光に寄与しないデータ列数を一定にするための無効なデータも含まれている。
【００６５】このとき２層のＲ・Ｇ・Ｂそれぞれの輝度データは、図１０のＴ１１３ように更に４層に分割される。そして、４層に分割するためにＲ・Ｇ・Ｂそれぞれのデータの走査方向の２ライン分のデータ１０９×２個を、最初に図１１のラインメモリ制御信号Ｔ１１４（ライトイネーブル信号、ライトリセット信号、ライトクロック信号）により輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０２１〜Ｐ１０２３に書き込み、その後順次、図１２のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１２〜Ｐ１０１４、Ｐ１０２４〜Ｐ１０２６に、図１３のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１５〜Ｐ１０１７、Ｐ１０２７〜Ｐ１０２９に、図１４のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１８〜Ｐ１０２０、Ｐ１０３０〜Ｐ１０３２に書き込む。ここで、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２は、クロック同期式のラインメモリである。
【００６６】Ｘドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）それぞれの、図１１〜図１４のラインメモリ制御信号Ｔ１１４のライトイネーブル信号、ライトリセット信号、ライトクロック信号は、ＭＰＵ（Ｐ１１）からの基板セレクト信号により、予め２系統用意した信号を選択したり、一つの信号を遅延したり、クロックをデコードして作っている信号のデコード値を変更することによってすることによって、ドライバ毎で異なる信号を出力している。
【００６７】〈リード動作〉その後、輝度データを輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０２１〜Ｐ１０２３においては、図１５のＴ１１６に示す、Ｘドライバタイミング発生部Ｐ１００７、Ｐ１００８からのラインメモリ制御信号のリードイネーブル信号、リードリセット信号、リードクロック信号により、輝度信号用ラインメモリＰ１０１２〜Ｐ１０１４、Ｐ１０２４〜Ｐ１０２６においては図１６のラインメモリ制御信号Ｔ１１６により、輝度信号用ラインメモリＰ１０１５〜Ｐ１０１７、Ｐ１０２７〜Ｐ１０２９においては図１７のラインメモリ制御信号Ｔ１１６により、輝度信号用ラインメモリＰ１０１８〜Ｐ１０２０、Ｐ１０３０〜Ｐ１０３２においては図１８のラインメモリ制御信号Ｔ１１６により、Ｒ・Ｇ・Ｂそれぞれの輝度データを、列方向配線Ｐ２００３で接続されたパネルの蛍光体色に応じた順番に並べ替えて直列信号に変換する。
【００６８】そして、輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０２１〜Ｐ１０２３の輝度データをシフトレジスタＰ１０４１、Ｐ１０４５に、輝度信号用ラインメモリＰ１０１２〜Ｐ１０１４、Ｐ１０２４〜Ｐ１０２６の輝度データをシフトレジスタＰ１０４２、Ｐ１０４６に、輝度信号用ラインメモリＰ１０１５〜Ｐ１０１７、Ｐ１０２７〜Ｐ１０２９の輝度データをシフトレジスタＰ１０４３、Ｐ１０４７に、輝度信号用ラインメモリＰ１０１８〜Ｐ１０２０、Ｐ１０３０〜Ｐ１０３２の輝度データをシフトレジスタＰ１０４３、Ｐ１０４７にそれぞれ出力する。
【００６９】Ｘドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）それぞれの、図１５〜図１８のラインメモリ制御信号Ｔ１１６のリードイネーブル信号、リードリセット信号、リードクロック信号は、ＭＰＵ（Ｐ１１）からの基板セレクト信号により、予め２系統用意した信号を選択したり、一つの信号を遅延したり、クロックをデコードして作っている信号のデコード値を変更することによってすることによって、ドライバ毎で異なる信号を出力している。
【００７０】そして、図１５〜図１８に示すように、Ｘドライバタイミング発生部Ｐ１００７、Ｐ１００８からの３２０パルスのシフトクロック（ＳＦＴＣＬＫ）Ｔ１０７により、輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０１２〜Ｐ１０１４、Ｐ１０１５〜Ｐ１０１７、Ｐ１０１８〜Ｐ１０２０、Ｐ１０２１〜Ｐ１０２３、Ｐ１０２４〜Ｐ１０２６、Ｐ１０２７〜Ｐ１０２９、Ｐ１０３０〜Ｐ１０３２から出力されたそれぞれの輝度データのうち３２０個の輝度データを同時に、シフトレジスタＰ１０４１、Ｐ１０４２、Ｐ１０４３、Ｐ１０４４、Ｐ１０４５、Ｐ１０４６、Ｐ１０４７、Ｐ１０４８にそれぞれ入力する。
【００７１】Ｉ／Ｏ制御部Ｐ１３から出力される補正設定データを、Ｘドライバタイミング発生部Ｐ１００７、Ｐ１００８からのメモリ制御信号のメモリライト信号・アドレス信号により、起動時もしくは帰線期間中に補正用メモリＰ１０３３〜Ｐ１０４０に書き込み、その後、Ｘドライバタイミング発生部Ｐ１００７、Ｐ１００８からのメモリ制御信号のメモリリード信号・アドレス信号により、シフトレジスタＰ１０４９〜Ｐ１０５６に出力する。メモリ制御信号のメモリライト信号・メモリリード信号・アドレス信号は、Ｘドライバ１（Ｐ１００２）とＸドライバ２（Ｐ１００３）とでは、ＭＰＵ（Ｐ１１）からの基板セレクト信号を判断することにより異なるアドレス値の信号を出力している。
【００７２】ドライバ部Ｐ１００６は、輝度データ用のシフトレジスタＰ１０４１〜Ｐ１０４８と振幅データ用のシフトレジスタＰ１０４９〜Ｐ１０５６と、各列方向配線毎に備えられるＰＷＭジェネレータ部Ｐ１０５７と、Ｄ／Ａ部Ｐ１０５８と、トランジスタなどで構成されるスイッチ手段Ｐ１０５９と、ダイオード手段Ｐ１０６０とで構成される。
【００７３】各列配線毎に備えられるＰＷＭジェネレータ部Ｐ１０５７は、各シフトレジスタＰ１０４１〜Ｐ１０４８から輝度データを受け、水平周期毎にデータの大きさに比例したパルス幅を有するパルス信号を発生する。Ｄ／Ａ部Ｐ１０５８は電流出力のデジタルアナログ変換機であり、各シフトレジスタＰ１０４９〜Ｐ１０５６からの電流振幅値のデータを受け、水平周期毎にデータの大きさに比例した電流振幅を有する駆動電流を発生する。
【００７４】列方向配線毎に備えられるダイオード手段Ｐ１０６０は、コモン側がＶｍａｘレギュレータＰ１００４に接続される。ＶｍａｘレギュレータＰ１００４は電流吸い込みが可能な定電圧源であり、ダイオード手段Ｐ１０６０と合わせて、表示パネルＰ２０００の２５５６×４８０個の各表面伝導型素子Ｐ２００１に過電圧が印加されるのを防止する保護回路を形成する。この保護電圧（Ｖｍａｘと行方向配線Ｐ２００２の走査選択時に印加される−Ｖｓｓで規定される電位）は、ＭＰＵ（Ｐ１１）を中心に構成されるシステムコントロール部の制御入出力のひとつであるＤ／Ａ部Ｐ１４により与えられる。従って、素子過電圧防止の他、輝度制御の目的でＶｍａｘ電位（もしくは−Ｖｓｓ電位）を変化させることも可能である。なお、本実施形態では、ＶｍａｘレギュレータＰ１００４はＸドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）に共通にものとして設けられている例を示したが、Ｘドライバ１（Ｐ１００２）及びＸドライバ２（Ｐ１００３）にそれぞれ個別に設け、Ｖｍａｘをそれぞれのドライバに対して独立に制御する構成としてもよい。
【００７５】Ｘドライバタイミング発生部Ｐ１００７は、ＭＰＵ（Ｐ１１）から基板セレクト信号を、Ｘドライバ制御タイミング発生部Ｐ２０からＸドライバ制御信号を、Ｉ／Ｏ制御部Ｐ１３から補正アドレスと補正設定データを受け、各Ｘドライバ制御のために以下の信号を出力する。
【００７６】（１）ラッチ手段Ｐ２４、Ｐ２５からのＲ・Ｇ・Ｂそれぞれの輝度データを輝度信号用ラインメモリＰ１００９〜Ｐ１０３２に書き込むためのメモリライト制御信号であるラインメモリ制御信号Ｔ１１４（ライトイネーブル信号、ライトリセット信号、ライトクロック信号）であるメモリライト制御信号、及び、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２からのＲ・Ｇ・Ｂそれぞれの輝度データをパネル色配列に応じた順番に並べ替えて、直列信号に変換し、シフトレジスタＰ１０４１〜Ｐ１０４８に出力するためのラインメモリ制御信号Ｔ１１６（リードイネーブル信号、リードリセット信号、リードクロック信号）であるメモリリード制御信号。このメモリライト制御信号（Ｔ１１４）及びメモリリード制御信号（Ｔ１１６）は、ＭＰＵ（Ｐ１１）から基板セレクト信号の違いにより、Ｘドライバ１（Ｐ１００２）とＸドライバ２（Ｐ１００３）との違いにより、予め２系統用意した信号を選択したり、一つの信号を遅延したり、クロックをデコードして作っている信号のデコード値を変更することによってすることによって、ドライバ毎で異なる信号を出力している。
【００７７】（２）Ｉ／Ｏ制御部Ｐ１３から補正アドレスと補正設定データを受け、補正設定データを補正用メモリＰ１０３３〜Ｐ１０４０に書き込むためのメモリライト制御信号と、アドレス信号と補正データを補正用メモリＰ１０３３〜Ｐ１０４０からシフトレジスタＰ１０４９〜Ｐ１０５６に出力するためのメモリリード制御信号。
【００７８】（３）輝度信号用ラインメモリＰ１００９〜Ｐ１０３２からの輝度データＴ１１７をシフトレジスタＰ１０４１〜Ｐ１０４８に読み込むためのＰＷＭデータシフト信号としてのシフトクロック信号Ｔ１０７。
【００７９】（４）補正用メモリＰ１０３３〜Ｐ１０４０からの補正データをシフトレジスタＰ１０４９〜Ｐ１０５６に読み込むための振幅データシフト信号としてのシフトクロック信号。
【００８０】（５）シフトレジスタＰ１０４１〜Ｐ１０４８、Ｐ１０４９〜Ｐ１０５６に読み込んだデータをＰＷＭジェネレータ部Ｐ１０５７とＤ／Ａ部Ｐ１０５８内の非図示のメモリ手段にフェッチするため、及びＰＷＭジェネレータ部Ｐ１０５７とＤ／Ａ部Ｐ１０５８へ、ＰＷＭ制御信号、Ｄ／Ａ制御信号として、水平周期のトリガ及び、ＰＷＭのスタートトリガとして作用するロードスタートパルス。
【００８１】図９は、以上説明した各部の動作を示すタイミングチャートである。信号Ｔ１０４はＲ・Ｇ・Ｂ各色の内１色を例として書いた色サンプルデータ列の波形であり、１水平期間に８５２個のデータ列で構成される。このデータ列を１水平期間に上記制御信号により１〜４２６のデータ列と４２７〜８５２のデータ列をラインメモリＰ２２、Ｐ２３に書き込む。次の水平期間に各色毎のラインメモリＰ２２、Ｐ２３を書き込みの場合の１／２倍の周波数で読み出し有効にすることで、Ｔ１０５のような１水平期間あたり色サンプル４２６個の２層の輝度データ列（輝度データ１、輝度データ２）を得る。色サンプル輝度データ１（Ｔ１０５）は、Ｘドライバ１（Ｐ１００２）に、色サンプル輝度データ２（Ｔ１０５）は、Ｘドライバ２（Ｐ１００３）に入力される。
【００８２】各輝度信号用ラインメモリＰ１００９〜Ｐ１０３２からＲ・Ｇ・Ｂそれぞれの輝度データをパネル色配列に応じた順番に並べ替えて、直列信号に変換した有効データ３２０個毎の輝度信号に対応する電流値データＴ１０６は、Ｘドライバタイミング発生部Ｐ１００７からの輝度データに同期したシフトクロックＴ１０７により、シフトレジスタＰ１０４１〜Ｐ１０４８に転送される。シフトレジスタＰ１０４１〜Ｐ１０４８の電流値データを、ロードスタートパルスＴ１０８の”Ｌ”レベルによりＰＷＭジェネレータ部Ｐ１０５７に２５５６個の１水平列分のデータを一度に転送する。同様に、シフトレジスタＰ１０４９〜Ｐ１０５６の振幅データをロードスタートパルスＴ１０８の”Ｌ”レベルによりＤ／Ａ部Ｐ１０５８に２５５６個の１水平列分のデータを一度に転送する。ここでは、補正データに対して、電流振幅で制御するようにしているが、もちろん、電圧振幅で制御する回路であってもかまわない。
【００８３】各列方向配線毎に備えられるＰＷＭジェネレータ部Ｐ１０５７は、ロードスタートパルスＴ１０８の”Ｌ”レベルにシフトレジスタＰ１０４１〜Ｐ１０４８からの輝度データを受け、ロードスタートパルスＴ１０８の立ち上がり後に、Ｔ１１０に示す波形のように水平周期毎にデータの大きさに比例したパルス幅を有するパルス信号を発生する。
【００８４】各列方向配線毎に備えられるＤ／Ａ部Ｐ１０５８は電流出力のデジタルアナログ変換機であり、シフトレジスタＰ１０４９〜Ｐ１０５６からの電流振幅値のデータを受け、図９のＴ１０９に示す波形のように、水平周期毎にデータの大きさに比例した電流振幅を有する駆動電流を発生する。スイッチ手段Ｐ１０６０の出力の列方向配線駆動波形の一例を、図９のＴ１１１に示す。
【００８５】以上説明したように、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２をＲ、Ｇ、Ｂの色ごとに設け、輝度データ用のシフトレジスタＰ１０４１〜Ｐ１０４８へのデータの書き込みを色ごとに行うので、シフトレジスタＰ１０４１〜Ｐ１０４８へのデータの書き込みの際のアドレスのずれが防止され、結果的に、色ずれのない良好な画像を表示することができる。しかも、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２から、対応するシフトレジスタＰ１０４１〜Ｐ１０４８へのデータの書き込みを同時に行うので、データ転送に要する時間も短縮される。
【００８６】本実施形態では、上述したように、変調信号回路部Ｐ１００１は、ドライバ部Ｐ１００６とメモリ部Ｐ１００５とＸドライバタイミング発生部Ｐ１００７（Ｐ１００８）で構成された同一のＸドライバ基板２枚で構成されており、基板セレクト信号に応じて、基板内部の制御信号として異なる信号を出力する機能を有している。同一の基板で回路を構成できるために、コスト面でも有利である。
【００８７】本実施形態では基板セレクト信号をＭＰＵ（Ｐ１１）から出力しているが、これに限定されるものではなく、基板セレクト信号端の一方をＧＮＤに接続し、もう一方を、５Ｖを接続したような単純なものでもよい。
【００８８】また、本実施形態では同一基板を２枚で回路を構成したが、これに限定されるものではなく、基板に対応した基板セレクト信号を用意さえすれば、２枚よりも多い構成でもかまわない。
【００８９】なお、前述したように、表示パネルＰ２０００と変調信号回路部Ｐ１００１（具体的にはＸドライバ１（Ｐ１００２）、Ｘドライバ２（Ｐ１００３））とは、電気接続用端子あるいはフレキシブルケーブルを介して電気的に接続される。ここで、フレキシブルケーブルで両者を接続する場合、フレキシブルケーブルは樹脂フィルムで配線を固定した構造であり、樹脂フィルムの温度による膨張もしくは収縮の程度が表示パネルＰ２０００のそれと異なる。したがって、表示パネルＰ２０００の列方向配線Ｐ２００３の数と同数の配線を有する１枚のフレキシブルケーブルを用いると、両端部における両者の配線のピッチのずれが大きくなり接触不良が生じる場合がある。よって、フレキシブルケーブルを用いる場合には、このピッチずれの累積を避けるために、復数枚のフレキシブルケーブルを並列に用いるのが好ましい。
【００９０】この際、１枚のフレキシブルケーブルを複数のドライバに跨って接続しようとすると、フレキシブルケーブルを分岐させる必要があり、フレキシブルケーブルの引き回しや電気的経路長の観点から好ましくない。よって、１枚のフレキシブルケーブルは複数のドライバに跨らせず一つのドライバに接続するようにするのが好ましい。特に、ドライバがシフトレジスタからフレキシブルケーブルの各配線に信号を供給するものであると更に好適である。
【００９１】（第２の実施形態）図１９は、本発明の第２の実施形態である画像表示装置の表示パネル及びその駆動回路のブロック図である。また、図２０は、そのアナログ処理部のブロック図であり、図２１は、図１９に示す変調信号回路部のＸドライバのブロック図であり、図２２は、図１９に示す表示パネルとＸドライバの信号線の対応関係を示す図である。
【００９２】本実施形態も、基本的な構成は第１の実施形態と同様であるが、図１９に示すように本実施形態では、変調信号回路部Ｐ１００１は一つのＸドライバＰ１００２を有し、このＸドライバＰ１００２に１ライン分の輝度データが各色ごとに送られる。それに伴い、アナログ処理部においては、図２０に示すように、ラインメモリＰ２２及びラッチ手段Ｐ２４が各色ごとに一つずつ設けられている。また、図２１に示すように、第１の実施形態では２つのＸドライバに分けられていた全ての構成が一つのＸドライバＰ１００２の中に含まれている。
【００９３】さらに、図２１及び図２２に示すように、輝度データ及び補正データを３２０個ずつシフトする８個のシフトレジスタＰ１０４１〜Ｐ１０４８、Ｐ１０４９〜Ｐ１０５６を使用しているため、シフト数としては、３２０×８＝２５６０個であり、ＰＷＭジェネレータ部Ｐ１０５７、Ｄ／Ａ部Ｐ１０５８、スイッチ手段Ｐ１０５９及びダイオード手段Ｐ１０６０もそれぞれ２５６０個設けられている。それに対し、表示パネルＰ２０００の列方向配線Ｐ２００３は２５５６列あり、ＸドライバＰ１００２の出力端子が４つ余る。従って、２５６０個の出力端子のうち、左右それぞれ２ラインは、列方向配線Ｐ２００３とは接続されていない。なお、第１の実施形態のように２つのＸドライバを有する構成であっても、出力端子の数と列方向配線Ｐ２００３の数が一致しない場合は、本実施形態のように、余り分を出力端子の配列の端に位置させることができる。
【００９４】その他の構成については第１の実施形態と同様であるので、その詳細な説明は省略する。
【００９５】次に、本実施形態における信号のリード／ライト動作について説明する。
【００９６】〈ライト動作〉ラッチ手段Ｐ２４から出力されたＲ・Ｇ・Ｂそれぞれの輝度データ１を、Ｘドライバタイミング発生部Ｐ１００７からのラインメモリ制御信号Ｔ１１４（図１１〜１４）のライトイネーブル信号、ライトリセット信号、ライトクロック信号により、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２に書き込む（図１１〜１４のＴ１１５）。ただし、この入力された輝度データには発光に寄与しないデータ列数を一定にするための無効なデータも含まれている。
【００９７】このときＲ・Ｇ・Ｂそれぞれの輝度データは、図１０のように更に４層に分割される。そして、４層に分割するためにＲ・Ｇ・Ｂそれぞれのデータの走査方向の２ライン分のデータ１０９×２個を、最初に図１１R>１のラインメモリ制御信号Ｔ１１４のライトイネーブル信号、ライトリセット信号、ライトクロック信号により輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０２１〜Ｐ１０２３に書き込み、その後順次、図１２のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１２〜Ｐ１０１４、Ｐ１０２４〜Ｐ１０２６に、図１３のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１５〜Ｐ１０１７、Ｐ１０２７〜Ｐ１０２９に、図１４のラインメモリ制御信号Ｔ１１４により輝度信号用ラインメモリＰ１０１８〜Ｐ１０２０、Ｐ１０３０〜Ｐ１０３２に書き込む。ここで、輝度信号用ラインメモリＰ１００９〜Ｐ１０３２は、クロック同期式のラインメモリである。
【００９８】〈リード動作〉輝度データを輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０２１〜Ｐ１０２３においては、Ｘドライバタイミング発生部Ｐ１００７から、以下のラインメモリ制御信号（リードイネーブル信号、リードリセット信号、リードクロック信号）を出力することによりシフトレジスタに直列輝度データを出力する。
【００９９】（１） 図１５のＴ１１６に示す、第１のラインメモリ制御信号１により、輝度信号用ラインメモリＰ１０１０（Ｇ１）、Ｐ１０１１（Ｂ１）、Ｐ１００９（Ｒ１）、・・・、の順で出力を制御することにより、Ｇ→Ｂ→Ｒ→Ｇ→Ｂ→Ｒ・・・の順で直列輝度データを、シフトレジスタＰ１０４１に出力する。ここで、１番目のＧのデータと、２番目のＢのデータは、最終的な信号の出力端が表示パネルＰ２０００の列方向配線Ｐ２００３に接続されていないこともあり、データとしては”０”のデータである。
【０１００】（２） 図１６のＴ１１６に示す、第２のラインメモリ制御信号２により、輝度信号用ラインメモリＰ１０１２（Ｒ２）、Ｐ１０１３（Ｇ２）、Ｐ１０１４（Ｂ２）、・・・、の順で出力を制御することにより、Ｒ→Ｇ→Ｂ→Ｒ→Ｇ→Ｂ・・・の順で直列輝度データを、シフトレジスタＰ１０４２に出力する。
【０１０１】（３） 図１７のＴ１１６に示す、第３のラインメモリ制御信号３により、輝度信号用ラインメモリＰ１０１７（Ｂ３）、Ｐ１０１５（Ｒ３）、Ｐ１０１６（Ｇ３）、・・・、の順で出力を制御することにより、Ｂ→Ｒ→Ｇ→Ｂ→Ｒ→Ｇ・・・の順で直列輝度データを、シフトレジスタＰ１０４３に出力する。
【０１０２】（４） 図１８のＴ１１６に示す、第４のラインメモリ制御信号４により、輝度信号用ラインメモリＰ１０１９（Ｇ４）、Ｐ１０２０（Ｂ４）、Ｐ１０１８（Ｒ４）、・・・、の順で出力を制御することにより、Ｇ→Ｂ→Ｒ→Ｇ→Ｂ→Ｒ・・・の順で直列輝度データを、シフトレジスタＰ１０４４に出力する。
【０１０３】（５） 図１５のＴ１１６に示す、第５のラインメモリ制御信号５により、輝度信号用ラインメモリＰ１０２１（Ｒ５）、Ｐ１０２２（Ｇ５）、Ｐ１０２３（Ｂ５）、・・・、の順で出力を制御することにより、Ｒ→Ｇ→Ｂ→Ｒ→Ｇ→Ｂ・・・の順で直列輝度データを、シフトレジスタＰ１０４５に出力する。
【０１０４】（６） 図１６のＴ１１６に示す、第６のラインメモリ制御信号６により、輝度信号用ラインメモリＰ１０２６（Ｂ６）、Ｐ１０２４（Ｒ６）、Ｐ１０２５（Ｇ６）、・・・、の順で出力を制御することにより、Ｂ→Ｒ→Ｇ→Ｂ→Ｒ→Ｇ・・・の順で直列輝度データを、シフトレジスタＰ１０４６に出力する。
【０１０５】（７） 図１７のＴ１１６に示す、第７のラインメモリ制御信号７により、輝度信号用ラインメモリＰ１０２８（Ｇ７）、Ｐ１０２９（Ｂ７）、Ｐ１０２７（Ｒ７）、・・・、の順で出力を制御することにより、Ｇ→Ｂ→Ｒ→Ｇ→Ｂ→Ｒ・・・の順で直列輝度データを、シフトレジスタＰ１０４７に出力する。
【０１０６】（８） 図１８のＴ１１６に示す、第８のラインメモリ制御信号８により、輝度信号用ラインメモリＰ１０３０（Ｒ８）、Ｐ１０３１（Ｇ８）、Ｐ１０３２（Ｂ８）、・・・、の順で出力を制御することにより、Ｒ→Ｇ→Ｂ→Ｒ→Ｇ→Ｂ・・・の順で直列輝度データを、シフトレジスタＰ１０４８に出力する。
【０１０７】そして、図１５〜図１８に示すように、Ｘドライバタイミング発生部Ｐ１００７からの３２０パルスのシフトクロックＴ１０７により、輝度信号用ラインメモリＰ１００９〜Ｐ１０１１、Ｐ１０１２〜Ｐ１０１４、Ｐ１０１５〜Ｐ１０１７、Ｐ１０１８〜Ｐ１０２０、Ｐ１０２１〜Ｐ１０２３、Ｐ１０２４〜Ｐ１０２６、Ｐ１０２７〜Ｐ１０２９、Ｐ１０３０〜Ｐ１０３２から出力されたそれぞれの輝度データのうち３２０個の輝度データを同時に、シフトレジスタＰ１０４１、Ｐ１０４２、Ｐ１０４３、Ｐ１０４４、Ｐ１０４５、Ｐ１０４６、Ｐ１０４７、Ｐ１０４８にそれぞれ入力する。
【０１０８】以上説明したように本実施形態では、図２２R>２のように水平２５５６列の列方向配線Ｐ２００３に対して、輝度データを３２０個ずつシフトするシフトレジスタＰ１０４１〜Ｐ１０４８の８個のシフトレジスタを使用し、シフトレジスタに輝度データを出力する輝度信号用ラインメモリＰ１００９〜Ｐ１０３２のラインメモリ制御信号Ｔ１１６のリードイネーブル信号、リードリセット信号、リードクロック信号により、並列−直列変換した輝度データのＲ、Ｇ、Ｂの順番を、出力するシフトレジスタの位置に応じて制御している。
【０１０９】また、本実施形態では、シフトレジスタの数が８個であり、８＝３×３−１となるので、最初のシフトレジスタの先頭のデータがＧであるので、第２のシフトレジスタの先頭のデータがＲ、第３のシフトレジスタの先頭のデータがＢ、第４のシフトレジスタの先頭のデータがＧ、第５のシフトレジスタの先頭のデータがＲ、第６のシフトレジスタの先頭のデータがＢ、第７のシフトレジスタの先頭のデータがＧ、第８のシフトレジスタの先頭のデータがＲ、となる。
【０１１０】Ｉ／Ｏ制御部Ｐ１３から出力される補正設定データを、Ｘドライバタイミング発生部Ｐ１００７からのメモリ制御信号のメモリライト信号・アドレス信号により、起動時もしくは帰線期間中に補正用メモリＰ１０３３〜Ｐ１０４０に書き込み、Ｘドライバタイミング発生部Ｐ１００７からのメモリ制御信号のメモリリード信号・アドレス信号によりその後シフトレジスタＰ１０４９〜Ｐ１０５６に出力する。
【０１１１】それ以降の動作については第１の実施形態と同様である。
【０１１２】一般に、Ｒ、Ｇ、Ｂの３つの輝度信号で１つの画素を形成するために、輝度信号のサンプリング周波数を低減する目的で輝度信号を多層化した場合は、シフトレジスタのシフト数は３の倍数であり、このためドライバの出力チャンネル数も３の倍数とする必要があるが、本実施形態のように輝度信号を制御することにより、シフトレジスタのシフト数を３の倍数とする必要はなくなる。これにより、ドライバの出力数に制限を設けずに画像表示装置を作製することができる。
【０１１３】
【発明の効果】以上説明したように本発明によれば、輝度信号を記憶するメモリをＲ、Ｇ、Ｂの色ごとに設け、シフトレジスタへの書き込みを色ごとに行うことにより、色ずれのない良好な画像を表示することができる。しかも、メモリ及びシフトレジスタは、一連の輝度信号を複数に分割した単位ごとに複数設けられているので、信号の転送時間も短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である画像表示装置の表示パネル及びその駆動回路のブロック図である。
【図２】本発明の第１の実施形態である画像表示装置のアナログ処理部のブロック図である。
【図３】本発明の第１の実施形態である画像表示装置のデコーダ部のブロック図である。
【図４】本発明の第１の実施形態である画像表示装置のタイミング発生部のブロック図である。
【図５】図１に示す表示パネルの一例を示す斜視図である。
【図６】図５に示す表示パネルの蛍光膜の、各色蛍光体の配列を示す図である。
【図７】図１に示すＸドライバ１のブロック図である。
【図８】図１に示すＸドライバ２のブロック図である。
【図９】表示パネルの駆動回路の各部のタイミングチャートである。
【図１０】輝度データ及びラインメモリ入力データのタイミングチャートである。
【図１１】ラインメモリ制御信号のタイミングチャートである。
【図１２】ラインメモリ制御信号のタイミングチャートである。
【図１３】ラインメモリ制御信号のタイミングチャートである。
【図１４】ラインメモリ制御信号のタイミングチャートである。
【図１５】ラインメモリ制御信号のタイミングチャートである。
【図１６】ラインメモリ制御信号のタイミングチャートである。
【図１７】ラインメモリ制御信号のタイミングチャートである。
【図１８】ラインメモリ制御信号のタイミングチャートである。
【図１９】本発明の第２の実施形態である画像表示装置の表示パネル及びその駆動回路のブロック図である。
【図２０】本発明の第２の実施形態である画像表示装置のアナログ処理部のブロック図である。
【図２１】図１９に示すＸドライバのブロック図である。
【図２２】図１９に示す表示パネルとＸドライバの信号線の対応関係を示す図である。
【図２３】従来の典型的な表面伝導型電子放出素子の平面図である。
【図２４】従来の電界放出型素子の断面図である。
【図２５】従来のＭＩＭ型素子の断面図である。
【図２６】従来の画像表示装置のブロック図である。
【符号の説明】
Ｐ１ デコーダ部
Ｐ２ タイミング発生部
Ｐ３ アナログ処理部
Ｐ４ ビデオ検出部
Ｐ５ ＬＰＦ
Ｐ６，Ｐ１５ Ａ／Ｄ部
Ｐ７ 逆γテーブル
Ｐ８ ＲＡＭ
Ｐ９ セレクタ
Ｐ１１ ＭＰＵ
Ｐ１３ Ｉ／Ｏ制御部
Ｐ１４，Ｐ１０５８ Ｄ／Ａ部
Ｐ１９ Ｙドライバ制御タイミング発生部
Ｐ２０ Ｘドライバ制御タイミング発生部
Ｐ２１ ラインメモリ制御部
Ｐ２２，Ｐ２３ ラインメモリ
Ｐ２４，Ｐ２５ ラッチ手段
Ｐ３０ 高圧電源部
Ｐ１０００ 走査信号回路部
Ｐ１００１ 変調信号回路部
Ｐ１００２，Ｐ１００３ Ｘドライバ
Ｐ１００４ Ｖｍａｘレギュレータ
Ｐ１００５ メモリ部
Ｐ１００６ ドライバ部
Ｐ１００７，Ｐ１００８ Ｘドライバタイミング発生部
Ｐ１０３３〜Ｐ１０４０ 補正用メモリ
Ｐ１００９〜Ｐ１０３２ 輝度信号用ラインメモリ
Ｐ１０４１〜Ｐ１０５６ シフトレジスタ
Ｐ１０５７ ＰＷＭジェネレータ部
Ｐ１０５９ スイッチ手段
Ｐ１０６０ ダイオード手段
Ｐ２０００ 表示パネル
Ｐ２００１ 表面伝導型素子
Ｐ２００２ 行方向配線
Ｐ２００３ 列方向配線
Ｐ２０１１ 基板
Ｐ２０１５ リアプレート
Ｐ２０１６ 側壁
Ｐ２０１７ フェースプレート
Ｐ２０１８ 蛍光膜
Ｐ２０１８Ｒ，Ｐ２０１８Ｇ，Ｐ２０１８Ｂ 蛍光体
Ｐ２０１９ メタルバック
【特許請求の範囲】
【請求項１】 複数の行方向配線と複数の列方向配線とにそれぞれマトリックス配線された複数の電子放出素子、及び前記各電子放出素子に対応して設けられ前記各電子放出素子からの電子の照射により発光する３原色の蛍光体を備えた表示パネルと、前記各行方向配線に選択的に電圧を印加する走査信号印加手段と、前記蛍光体のうち同一の行方向配線に接続された電子放出素子に対応する蛍光体を発光させるための一連の輝度信号を前記各列方向配線に印加する変調信号印加手段とを有し、前記変調信号印加手段は、前記一連の輝度信号を複数に分割し前記３原色の色ごとかつ分割された単位ごとに記憶してシリアルに出力する複数のメモリと、前記分割された単位に対応して設けられ前記メモリから出力された前記３原色の輝度信号を前記列方向配線に並列に出力する複数のシフトレジスタとを有する画像表示装置。
【請求項２】 前記メモリから前記シフトレジスタへの輝度信号の入力順序を決める手段を有する請求項１に記載の画像表示装置。
【請求項３】 前記入力順序は前記３原色を繰り返す順序である請求項２に記載の画像表示装置。
【請求項４】 前記３原色を繰り返す順序が前記各シフトレジスタによって異なる請求項３に記載の画像表示装置。
【請求項５】 前記変調信号印加手段は複数のドライバを有し、前記各ドライバに、前記各メモリ及び前記各シフトレジスタが振り分けられている請求項１ないし４のいずれか１項に記載の画像表示装置。
【請求項１】 複数の行方向配線と複数の列方向配線とにそれぞれマトリックス配線された複数の電子放出素子、及び前記各電子放出素子に対応して設けられ前記各電子放出素子からの電子の照射により発光する３原色の蛍光体を備えた表示パネルと、前記各行方向配線に選択的に電圧を印加する走査信号印加手段と、前記蛍光体のうち同一の行方向配線に接続された電子放出素子に対応する蛍光体を発光させるための一連の輝度信号を前記各列方向配線に印加する変調信号印加手段とを有し、前記変調信号印加手段は、前記一連の輝度信号を複数に分割し前記３原色の色ごとかつ分割された単位ごとに記憶してシリアルに出力する複数のメモリと、前記分割された単位に対応して設けられ前記メモリから出力された前記３原色の輝度信号を前記列方向配線に並列に出力する複数のシフトレジスタとを有する画像表示装置。
【請求項２】 前記メモリから前記シフトレジスタへの輝度信号の入力順序を決める手段を有する請求項１に記載の画像表示装置。
【請求項３】 前記入力順序は前記３原色を繰り返す順序である請求項２に記載の画像表示装置。
【請求項４】 前記３原色を繰り返す順序が前記各シフトレジスタによって異なる請求項３に記載の画像表示装置。
【請求項５】 前記変調信号印加手段は複数のドライバを有し、前記各ドライバに、前記各メモリ及び前記各シフトレジスタが振り分けられている請求項１ないし４のいずれか１項に記載の画像表示装置。
【図３】
【図４】
【図１】
【図５】
【図２】
【図２３】
【図２４】
【図６】
【図２５】
【図２６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図４】
【図１】
【図５】
【図２】
【図２３】
【図２４】
【図６】
【図２５】
【図２６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０００−２９３１３４（Ｐ２０００−２９３１３４Ａ）
【公開日】平成１２年１０月２０日（２０００．１０．２０）
【国際特許分類】
【出願番号】特願平１１−９８１３０
【出願日】平成１１年４月５日（１９９９．４．５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成１２年１０月２０日（２０００．１０．２０）
【国際特許分類】
【出願日】平成１１年４月５日（１９９９．４．５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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