表示装置、画素回路、電子機器、及び、表示装置の駆動方法
【課題】画素回路を構成する素子の特性がばらつくことに起因する表示むら現象を、環境変化に左右されずに抑制することのできる技術を提供する。
【解決手段】画素回路、表示装置、電子機器は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタとを備える。書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部を備える。書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整する。画素回路を構成する素子特性の環境依存性を相殺するようにパルス幅が環境変化に応じて自動調整されたパルス信号に基づいて駆動パルスを生成する。
【解決手段】画素回路、表示装置、電子機器は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタとを備える。書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部を備える。書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整する。画素回路を構成する素子特性の環境依存性を相殺するようにパルス幅が環境変化に応じて自動調整されたパルス信号に基づいて駆動パルスを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、表示装置、画素回路、電子機器、及び、表示装置の駆動方法に関する。
【背景技術】
【０００２】
今日、表示素子（電気光学素子とも称される）を具備する画素回路（画素とも称される）を有する表示装置、表示装置を具備する電子機器が広く利用されている。画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。例えば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００３】
ところで、表示素子を用いた表示装置においては、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。但し、単純マトリクス方式の表示装置は、構造が単純であるものの、大型でかつ高精細の表示装置の実現が難しい等の問題がある。
【０００４】
このため、近年、画素内部の表示素子に供給する画素信号を、同様に画素内部に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)等のトランジスタをスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている。
【０００５】
従来のアクティブマトリクス方式の表示装置は、プロセス変動により表示素子を駆動するトランジスタの閾値電圧や移動度がばらついてしまう。又、表示素子の特性が経時的に変動する。このような駆動用のトランジスタの特性ばらつきや表示素子等の画素回路を構成する素子の特性変動は、発光輝度に影響を与えてしまう。即ち、各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずであるが、駆動用のトランジスタの特性ばらつきや表示素子の特性変動により、画面のユニフォーミティが損なわれる。そこで、表示装置の画面全体に亘って発光輝度を均一に制御するため、各画素回路内でトランジスタや表示素子等の画素回路を構成する素子の特性ばらつき等に起因する表示むらを補正する技術が、例えば特許第４２４００５９号公報や特許第４２４００６８号公報に提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４２４００５９号公報
【特許文献２】特許第４２４００６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、画素回路を構成する素子の特性は、環境特性の影響を受ける。しかしながら、特許第４２４００５９号公報や特許第４２４００６８号公報に提案されている技術においては、その対処方法が開示されていない。
【０００８】
したがって本開示の目的は、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象を、環境変化に左右されずに抑制することのできる技術を提供することにある。
【課題を解決するための手段】
【０００９】
本開示の第１の態様に係る表示装置は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタと、書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部とを備える。本開示の第１の態様に係る表示装置の従属項に記載された各表示装置は、本開示の第１の態様に係る表示装置のさらなる有利な具体例を規定する。
【００１０】
本開示の第２の態様に係る画素回路は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、とを備え、書込トランジスタと駆動トランジスタの少なくとも一方で使用される駆動パルスは、パルス幅が環境依存性に対応して調整可能に構成されている。第２の態様に係る画素回路は、第１の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第２の態様に係る画素回路のさらなる有利な具体例を規定する。
【００１１】
本開示の第３の態様に係る電子機器は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、とを備える。ここで、画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方を駆動するために駆動パルスを供給する駆動線が配されている。本開示の第３の態様に係る電子機器は、駆動線を選択する選択部と、書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部と、パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、とを更に備える。選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する。第３の態様に係る電子機器は、第１の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第３の態様に係る電子機器のさらなる有利な具体例を規定する。
【００１２】
本開示の第４の態様に係る表示装置の駆動方法は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部を備えた表示装置を駆動する方法であって、書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整する。第４の態様に係る表示装置の駆動方法は、第１の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第４の態様に係る表示装置の駆動方法のさらなる有利な具体例を規定する。
【００１３】
要するに、本明細書で開示する技術では、書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整する。画素回路を構成する素子特性の環境依存性を相殺するようにパルス幅が環境変化に応じて自動調整されたパルス信号に基づいて駆動パルスを生成することができる。画素回路を構成する素子の特性が、環境特性の影響を受け、最適な補正期間が環境変化に応じて変化する場合でも、処理期間を規定するパルス幅が環境変化に応じて自動調整されたパルス信号に基づいて駆動パルスを生成することができる。結果的には、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象を、環境変化に左右されずに抑制することができる。
【発明の効果】
【００１４】
第１の態様に係る表示装置、第２の態様に係る画素回路、第３の態様に係る電子機器、第４の態様に係る画素回路の駆動方法によれば、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象を、環境変化に左右されずに抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、アクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。
【図２】図２は、カラー画像表示対応のアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。
【図３】図３は、発光素子（実質的には画素回路）を説明する図である。
【図４】図４は、実施例１の画素回路の一形態を示す図である。
【図５】図５は、実施例１の画素回路を備えた表示装置の全体概要を示す図である。
【図６】図６は、画素回路の駆動方法を説明するタイミングチャートである。
【図７】図７（Ａ）〜図７（Ｇ）は、図６に示したタイミングチャートの主要な期間における等価回路と動作状態を説明する図である。
【図８】図８（Ａ）〜図８（Ｃ）は、画素回路の周辺に設けられる周辺回路の比較例を説明する図である。
【図９】図９（Ａ）〜図９（Ｂ）は、図８（Ｃ）における論理回路のタイミング例と、当該タイミングを実現する詳細な構成例とを説明する図である。
【図１０】図１０（Ａ）〜図１０（Ｃ）は、素子特性の環境依存性に対応して補正期間を自動調整する手法の基本概念を説明する図である。
【図１１】図１１（Ａ）〜図１１（Ｃ）は、素子特性の環境依存性に対応して補正期間を自動調整する手法の具体的な適用例を説明する図である。
【図１２】図１２（Ａ）〜図１２（Ｃ）は、駆動パルスの元になるパルス信号を生成する論理回路を構成するトランジスタ特性のばらつきに起因する表示むら対策に着目した実施例２の画素回路の駆動方法を説明する図である。
【図１３】図１３（Ａ）〜図１３（Ｂ）は、駆動パルスの元になるパルス信号を生成する論理回路を構成するトランジスタ特性のばらつきに起因する表示むら対策に着目した実施例３の画素回路の駆動方法を説明する図である。
【図１４】図１４（Ａ）〜図１４（Ｅ）は実施例４（電子機器）を説明する図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、本明細書で開示する技術の実施形態について詳細に説明する。各機能要素について形態別に区別する際にはアルファベット或いは“_n”（ｎは数字）或いはこれらの組合せの参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００１７】
説明は以下の順序で行なう。
１．全体概要
２．表示装置の概要
３．発光素子
４．駆動方法：基本
５．具体的な適用例：
実施例１：素子特性の環境依存性に対応した補正期間調整
実施例２：実施例１＋駆動パルスの形状がばらつくことに起因する表示むら現象 の対処（同じパルス信号をスイッチ選択）
実施例３：実施例１＋駆動パルスの形状がばらつくことに起因する表示むら現象 の対処（パルス生成部で生成されたパルス信号をシフト）
実施例４：電子機器への適用事例
【００１８】
＜全体概要＞
本実施形態の構成において、画素回路、表示装置、或いは、電子機器は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタとを備える。又、書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部を備える。画素回路、表示装置、電子機器、及び、表示装置（或いは画素回路）の駆動方法にあっては、パルス幅が調整されたパルス信号に基づいて駆動パルスを生成することができるので、環境依存性に対応した処理ができ、結果的には、環境変化に左右されない処理ができる。このため、画素回路を構成する素子の特性が環境特性の影響を受ける場合においても、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象を抑制することができる。
【００１９】
好ましくは、表示部と、保持容量と、書込トランジスタと、駆動トランジスタとを有する画素回路が所定の方向に配列されている画素部を備えるとよい。画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方に駆動パルスを供給する駆動線が配されている。本実施形態の構成において、画素回路、表示装置、或いは、電子機器は、駆動線を選択する選択部と、パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、とを更に備えるとよい。選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する。
【００２０】
好ましくは、パルス幅調整部は、書込トランジスタ又は駆動トランジスタの近傍に配置するとよい。或いは、パルス幅調整部は、画素部外において画素部の近傍に配置するとよい。パルス幅調整を、画素部を構成する素子の環境変動特性とできるだけ揃えるためである。
【００２１】
好ましくは、パルス幅調整部は、入力されたパルス信号を遅延する遅延部と、遅延部に入力されたパルス信号及び遅延部から出力されたパルス信号に基づいてパルス信号を生成するゲート回路部とを有するとよい。パルス遅延を利用してパルス幅を調整する構成である。遅延部は、画素回路を構成する素子（例えば駆動トランジスタ）の環境変動特性に応じた遅延量を呈するように構成されていればよく、例えば、バッファ或いはインバータ等の論理ゲートを１段又は複数段備えて構成するのが好適である。段数は、画素回路を構成する素子の環境変動特性と、処理期間の設定に必要とされるパルス幅とを考慮して設定すればよい。この際には、画素回路を構成する素子の環境変動特性が相殺されるようにパルス幅が自動調整されるように、個々の論理ゲート自体を構成するトランジスタ回路の構成を工夫するとよい。
【００２２】
選択部は、駆動線ごとに設けられたパルス生成部を含む構成にすることができる。つまり、駆動線ごとにパルス生成部を設ける構成である。
【００２３】
好ましくは、駆動線の数よりも少ない数のパルス生成部を備え、選択部は、パルス生成部で生成されたパルス信号に基づいて、複数の駆動線へ駆動パルスを供給する構成にするとよい。
【００２４】
パルス生成部で生成されたパルス信号に基づいて複数の駆動線へ駆動部が駆動パルスを供給するので、パルス生成部の数は駆動線の総数よりも少なくてよい。この場合、全駆動線について１つのパルス生成部を設けることができるし、全駆動線の内の一部の複数の駆動線を一単位として、一単位ごとにパルス生成部を設けることもできる。
【００２５】
パルス生成部の配置箇所としては、走査線の最外部に配置することもできるが、好ましくは、走査線の配列方向の中間部に配置する方がよい。パルス生成部から出力されるパルス信号の遅延量の差による弊害を小さくできるからである。因みに、全駆動線の内の一部の複数の駆動線の一単位ごとにパルス生成部を設ける場合には、その一単位ごとに、駆動線の配列方向における中間部にパルス生成部を配置すればよい。
【００２６】
パルス生成部は、画素部の内部に設けることもできるし、画素部の外部に設けることもできる。画素部の外部に設けた方が、選択部（走査部）とパルス生成部とを一体的に造り込むことができる利点がある。画素部と選択部（走査部）とが別体とされる場合に好適な構成である。
【００２７】
本実施形態の構成において、表示装置、或いは、電子機器は、選択部の駆動線の選択に基づき、パルス生成部で生成されたパルス信号を取り込んで、駆動線に供給するスイッチ回路、を駆動線ごとに有するスイッチ部を更に備える構成にすることができる。スイッチ回路としては、ＣＭＯＳスイッチ等のトランスファーゲート構造を利用したものであるとよい。この場合、画素回路に入力される駆動パルスに関し、パネル内或いはパネル外で一括でパルス信号を生成した後に各ＣＭＯＳスイッチ等で抜き出して走査線に供給する。「パネル内或いはパネル外で一括」であるので、パルス生成部は、各駆動線について、同じタイミングのパルス信号を生成するのがよい。仮に、各駆動線について異なるタイミングのパルス信号を生成する場合、スイッチ回路にパルスシフト機構等の対処が必要になる。スイッチ回路は、画素部の内部に設けることもできるし、画素部の外部に設けることもできる。画素部の外部に設けた方が、選択部（走査部）とスイッチ回路（更にはパルス生成部も）とを一体的に造り込むことができる利点がある。画素部と選択部（走査部）とが別体とされる場合に好適な構成である。
【００２８】
本実施形態の構成において、表示装置、或いは、電子機器は、選択部が、パルス生成部で生成されたパルス信号を一単位期間分ずつシフトして順に駆動線に供給するシフトレジスタ部を有する構成にすることもできる。これにより、一連の処理が一単位期間で完結される場合に限らず、一連の処理が複数の単位期間に亘る場合においても、駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつく度合いを緩和できる。論理回路を構成するトランジスタの特性ばらつきに起因する駆動パルスの形状のばらつきによる処理期間のばらつきが輝度むら（カラー表示の場合は色むら）として現れる現象を改善することができる。
【００２９】
駆動パルスは、例えば、書込トランジスタを介して映像信号を保持容量の一端に供給しつつ駆動トランジスタを介して保持容量に電流を供給する処理にも使用される、この処理は、書込トランジスタを介して映像信号を保持容量の一端に供給しつつ駆動トランジスタを介して保持容量に電流を供給する処理は、駆動トランジスタの移動度を補正する移動度補正処理に使用される。
【００３０】
駆動パルスは、例えば、駆動トランジスタの閾値電圧のばらつきを補正するためにも使用される。前述の移動度補正との併用もあり得る。
【００３１】
デバイス構成としては、表示部がライン状或いは２次元マトリクス状に配列された画素部を備えるものでもよい。
【００３２】
表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子（表示素子）を用いることができ、特に、有機エレクトロルミネッセンス発光部であるとよい。
【００３３】
＜表示装置の概要＞
以下の説明においては、対応関係の理解を容易にするため、回路構成部材の抵抗値や容量値（静電容量、キャパシタンス）等は、その部材に付されている符号と同一符号で示すことがある。
【００３４】
［基本］
先ず、発光素子を備えた表示装置の概要について説明する。以下の回路構成の説明においては、「電気的に接続」を単に「接続」と記載するし、この「電気的に接続」は、特段の明示のない限り、直接に接続されることに限らず、他のトランジスタ（スイッチングトランジスタが典型例である）その他の電気素子（能動素子に限らず受動素子でもよい）を介して接続されることも含む。
【００３５】
表示装置は、複数の画素回路（或いは単に画素とも称することもある）を備えている。各画素回路は、発光部と発光部を駆動する駆動回路とを具備する表示素子（電気光学素子）を有する。表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子を用いることができる。尚、表示素子の発光部を駆動する方式としては定電流駆動型を採用するが、原理的には、定電流駆動型に限らず定電圧駆動型でもよい。
【００３６】
以下に説明する例においては、発光素子として、有機エレクトロルミネッセンス発光部を備えている場合で説明する。より詳細には、発光素子は、駆動回路と、駆動回路に接続された有機エレクトロルミネッセンス発光部（発光部ＥＬＰ）とが積層された構造を有する有機エレクトロルミネッセンス素子（有機ＥＬ素子）である。
【００３７】
発光部ＥＬＰを駆動するための駆動回路として各種の回路があるが、画素回路としては、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、或いは２Ｔｒ／１Ｃ型等の駆動回路を備えた構成にすることができる。「αＴｒ／１Ｃ型」におけるαはトランジスタの数を意味し、「１Ｃ」は容量部が１つの保持容量Ｃcs（キャパシタ）を具備することを意味する。駆動回路を構成する各トランジスタは、好適には、全てがｎチャネル型のトランジスタから構成されているのが好ましいが、これには限らず、場合によっては、一部のトランジスタをｐチャネル型としてもよい。尚、半導体基板等にトランジスタを形成した構成とすることもできる。駆動回路を構成するトランジスタの構造は、特に限定するものではなく、ＭＯＳ型ＦＥＴを代表例とする絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ（Thin Film Transistor ;ＴＦＴ））を使用できる。更には、駆動回路を構成するトランジスタはエンハンスメント型とデプレッション型の何れでもよいし、又、シングルゲート型とデュアルゲート型の何れでもよい。
【００３８】
何れの構成においても、表示装置は、基本的には、最小の構成要素として２Ｔｒ／１Ｃ型と同様に、発光部ＥＬＰ、駆動トランジスタＴＲD、書込トランジスタＴＲW（サンプリングトランジスタとも称される）、少なくとも書込走査部を具備する垂直走査部、信号出力部の機能を持つ水平駆動部、保持容量Ｃcsを備える。各走査部は、駆動線（走査線）を選択する選択部の一例である。好ましくは、ブートストラップ回路を構成するべく、駆動トランジスタＴＲDの制御入力端（ゲート端）と主電極端（ソース／ドレイン領域）の一方（典型的にはソース端）との間に保持容量Ｃcsが接続される。駆動トランジスタＴＲDは、主電極端の一方が発光部ＥＬＰと接続され、主電極端の他方は電源線ＰＷＬと接続される。電源線ＰＷＬには、電源回路或いは電源電圧用の走査回路等から電源電圧（定常電圧或いはパルス状の電圧）が供給される。
【００３９】
水平駆動部は、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigや閾値補正等に使用される基準電位（１種とは限らない）を表す広義の映像信号ＶＳを映像信号線ＤＴＬ（データ線とも称される）に供給する。書込トランジスタＴＲWは、主電極端の一方が映像信号線ＤＴＬに接続され、主電極端の他方が駆動トランジスタＴＲDの制御入力端に接続される。書込走査部は書込トランジスタＴＲWをオン／オフ制御する制御パルス（書込駆動パルスWS）を書込走査線ＷＳＬを介して書込トランジスタＴＲWの制御入力端に供給する。書込トランジスタＴＲWの主電極端の他端と駆動トランジスタＴＲDの制御入力端と保持容量Ｃcsの一端との接続点を第１ノードＮＤ1と称し、駆動トランジスタＴＲDの主電極端の一方と保持容量Ｃcsの他端との接続点を第２ノードＮＤ2と称する。各走査線は、駆動パルスを画素回路を構成するトランジスタに供給する駆動線の一例である。
【００４０】
［構成例］
図１及び図２は、本開示に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。図１は、一般的なアクティブマトリクス型表示装置の構成の概略を示すブロック図であり、図２は、そのカラー画像表示対応の場合の概略を示すブロック図である。
【００４１】
図１に示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路１０（画素とも称される）が表示アスペクト比である縦横比がＸ：Ｙ（例えば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部２００（いわゆるタイミングジェネレータ）と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。
【００４２】
尚、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、及び映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、例えば、表示パネル部１００のみで表示装置１として提供すしてもよい。又、表示装置１は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部１０２に透明なガラス等の対向部に貼り付けられて形成された表示モジュールが該当する。透明な対向部には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。表示モジュールには、外部から画素アレイ部１０２への映像信号Ｖsigや各種の駆動パルスを入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【００４３】
このような表示装置１は、様々な電子機器、例えば半導体メモリやミニディスク（ＭＤ）やカセットテープ等の記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラ等、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。
【００４４】
表示パネル部１００は、基板１０１の上に、画素回路１０がＭ行×Ｎ列のマトリクス状に配列された画素アレイ部１０２と、画素回路１０を垂直方向に走査する垂直駆動部１０３と、画素回路１０を水平方向に走査する水平駆動部１０６（水平セレクタ或いはデータ線駆動部とも称される）と、各駆動部（垂直駆動部１０３及び水平駆動部１０６）と外部回路とのインタフェースをとるインタフェース部１３０（ＩＦ）と、外部接続用の端子部１０８（パッド部）等が集積形成されている。即ち、垂直駆動部１０３や水平駆動部１０６やインタフェース部１３０等の周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に形成された構成となっている。第ｍ行目（ｍ＝１、２、３、…、Ｍ）、第ｎ列（ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）を、図では１０_ｎ，ｍで示している。
【００４５】
インタフェース部１３０は、垂直駆動部１０３と外部回路とのインタフェースをとる垂直ＩＦ部１３３と、水平駆動部１０６と外部回路とのインタフェースをとる水平ＩＦ部１３６を有する。
【００４６】
垂直駆動部１０３と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。この制御部１０９とインタフェース部１３０（垂直ＩＦ部１３３や水平ＩＦ部１３６）を含めて、画素アレイ部１０２の画素回路１０を駆動制御する駆動制御回路を構成している。
【００４７】
２Ｔｒ／１Ｃ型とする場合であれば、垂直駆動部１０３は、書込走査部（ライトスキャナＷＳ；Write Scan）や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から垂直駆動部１０３で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００４８】
端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給される。同様に、映像信号処理部２２０から映像信号Ｖsigが供給される。カラー表示対応の場合には、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）の映像信号Ｖsig_R、映像信号Ｖsig_G、映像信号Ｖsig_Bが供給される。
【００４９】
一例としては、垂直駆動用のパルス信号として、垂直方向の走査開始パルスの一例であるシフトスタートパルスSP（図はSPDS、SPWSの２種）や垂直走査クロックCK（図はCKDS、CKWSの２種）、必要に応じて位相反転した垂直走査クロックxCK（図はxCKDS、xCKWSの２種）、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。水平駆動用のパルス信号として、水平方向の走査開始パルスの一例である水平スタートパルスSPHや水平走査クロックCKH、必要に応じて位相反転した水平走査クロックxCKH、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。
【００５０】
端子部１０８の各端子は、配線１０９を介して、垂直駆動部１０３や水平駆動部１０６に接続される。例えば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００５１】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路１０が行列状に２次元配置され、画素配列に対して行ごとに垂直走査線ＳＣＬが配線されるとともに、列ごとに映像信号線ＤＴＬが配線された構成となっている。つまり、画素回路１０は、垂直走査線ＳＣＬを介して直駆動部１０３と接続され、又、映像信号線ＤＴＬを介して水平駆動部１０６と接続されている。具体的には、マトリクス状に配列された各画素回路１０に対しては、垂直駆動部１０３によって駆動パルスで駆動されるｎ行分の垂直走査線ＳＣＬ_1〜ＳＣＬ_nが画素行ごとに配線される。垂直駆動部１０３は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を行単位で選択する、即ち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、垂直走査線ＳＣＬを介して各画素回路１０を順次選択する。水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を列単位で選択する、即ち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路１０に対し映像信号線ＤＴＬを介して映像信号ＶＳの内の所定電位（例えば映像信号Ｖsigレベル）をサンプリングして保持容量Ｃcsに書き込ませる。
【００５２】
本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４及び駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、或いは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００５３】
カラー画像表示対応をとるには、画素アレイ部１０２には、例えば図２に示すように、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）のサブピクセルとして画素回路１０_R、画素回路１０_G、画素回路１０_Bを所定の配列順で縦ストライプ状に設ける。１組の色別のサブピクセルによりカラーの１画素が構成される。ここでは、サブピクセルレイアウトの一例として縦ストライプ状に各色のサブピクセルを配置したストライプ構造のものを示しているが、サブピクセルレイアウトはこのような配列例に限定されるものではない。サブピクセルを垂直方向にシフトさせた形態を採用してもよい。
【００５４】
尚、図１及び図２では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３（詳しくはその構成要素）を配置する構成を示しているが、垂直駆動部１０３の各要素を画素アレイ部１０２を挟んで左右両側に配置する構成を採ることもできる。又、垂直駆動部１０３の各要素の一方と他方を左右の各別に配置する構成を採ることもできる。同様に、図１及び図２では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることもできる。本例では、垂直シフトスタートパルス、垂直走査クロック、水平スタートパルス、水平走査クロック等のパルス信号を表示パネル部１００の外部から入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を表示パネル部１００上に搭載することもできる。
【００５５】
図示した構成は、表示装置の一形態を示したに過ぎず、製品形態としては、その他の形態をとることができる。即ち、表示装置は、画素回路１０を構成する素子を行列状に配置した画素アレイ部と、画素アレイ部の周辺に配置され、各画素を駆動するための走査線と接続された走査部を主要部とする制御部と、制御部を動作させるための各種の信号を生成する駆動信号生成部や映像信号処理部を備えて装置の全体が構成されていればよい。製品形態としては、画素アレイ部と制御部とを同一の基体（例えばガラス基板）上に搭載した表示パネル部と駆動信号生成部や映像信号処理部を別体とする図示のような形態（パネル上配置構成と称する）の他に、表示パネル部には画素アレイ部を搭載し、それとは別基板（例えばフレキシブル基板）上に制御部や駆動信号生成部や映像信号処理部等の周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）を採ることができる。又、画素アレイ部と制御部とを同一の基体上に搭載して表示パネル部を構成するパネル上配置構成の場合、画素アレイ部のＴＦＴを生成する工程にて同時に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の各トランジスタを生成する形態（トランジスタ一体構成と称する）と、ＣＯＧ（Chip On Glass）実装技術により画素アレイ部が搭載された基体上に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の半導体チップを直接実装する形態（ＣＯＧ搭載構成と称する）を採ることもできる。或いは又、表示パネル部（少なくとも画素アレイ部を備える）のみで表示装置として提供することもできる。
【００５６】
＜発光素子＞
図３は、駆動回路を備えた発光素子１１（実質的には画素回路１０）を説明する図である。ここで、図３は、発光素子１１（画素回路１０）の一部分の模式的な一部断面図である。図３では、絶縁ゲート型電界効果トランジスタは薄膜トランジスタ（ＴＦＴ）であるとする。図示しないが、いわゆるバックゲート型の薄膜トランジスタ或いはＭＯＳ型のトランジスタを使用してもよい。
【００５７】
発光素子１１の駆動回路を構成する各トランジスタ及び容量部（保持容量Ｃcs）は支持体２０上に形成され、発光部ＥＬＰは、例えば、層間絶縁層４０を介して、駆動回路を構成する各トランジスタ及び保持容量Ｃcsの上方に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域は、発光部ＥＬＰに備えられたアノード電極に、コンタクトホールを介して接続されている。図３においては、駆動トランジスタＴＲDのみを図示する。書込トランジスタＴＲWやその他のトランジスタは隠れて見えない。発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等の周知の構成、構造を有する。
【００５８】
具体的には、駆動トランジスタＴＲDは、ゲート電極３１、ゲート絶縁層３２、半導体層３３、半導体層３３に設けられたソース／ドレイン領域３５、及び、ソース／ドレイン領域３５の間の半導体層３３の部分が該当するチャネル形成領域３４から構成されている。保持容量Ｃcsは、他方の電極３６、ゲート絶縁層３２の延在部から構成された誘電体層、及び、一方の電極３７（第２ノードＮＤ2に相当する）から成る。ゲート電極３１、ゲート絶縁層３２の一部、及び、保持容量Ｃcsを構成する他方の電極３６は、支持体２０上に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域３５は配線３８に接続され、一方のソース／ドレイン領域３５は一方の電極３７に接続されている。駆動トランジスタＴＲD及び保持容量Ｃcs等は、層間絶縁層４０で覆われており、層間絶縁層４０上に、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。図３においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板２１が配置されており、発光層にて発光した光は、基板２１を通過して、外部に出射される。一方の電極３７とアノード電極５１とは、層間絶縁層４０に設けられたコンタクトホールによって接続されている。カソード電極５３は、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６、コンタクトホール５５を介して、ゲート絶縁層３２の延在部上に設けられた配線３９に接続されている。
【００５９】
［駆動方法］
発光部の駆動方法に関して、以下に説明する。理解を容易にするべく、画素回路１０を構成する各トランジスタは、ｎチャネル型のトランジスタから構成されているとして説明する。又、発光部ＥＬＰは、アノード端が第２ノードＮＤ2に接続され、カソード端はカソード配線cath（その電位をカソード電位Ｖcathとする）に接続されるものとする。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。表示装置は、カラー表示対応のものであり、（Ｎ／３）×Ｍ個の２次元マトリクス状に配列された画素回路１０から構成され、カラー表示の一単位を成す１つの画素回路は、３つの副画素回路（赤色を発光する赤色発光画素回路１０_R、緑色を発光する緑色発光画素回路１０_G、青色を発光する青色発光画素回路１０_B）から構成されているとする。各画素回路１０を構成する発光素子は、線順次駆動されるとし、表示フレームレートをＦＲ（回／秒）とする。即ち、第ｍ行目（但し、ｍ＝１、２、３、…、Ｍ）に配列された（Ｎ／３）個の画素回路１０、より具体的には、Ｎ個の画素回路１０のそれぞれを構成する発光素子が同時に駆動される。換言すれば、１つの行を構成する各発光素子にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。尚、１つの行を構成する各画素回路１０について映像信号を書き込む処理は、全ての画素回路１０について同時に映像信号を書き込む処理（同時書込み処理とも称する）でもよいし、画素回路１０毎に順次映像信号を書き込む処理（順次書込み処理とも称する）でもよい。何れの書込み処理とするかは、駆動回路の構成に応じて適宜選択すればよい。
【００６０】
ここで、第ｍ行目、第ｎ列（但し、ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）に関する駆動動作を説明する。因みに、第ｍ行目、第ｎ列に位置する発光素子を、第（ｎ、ｍ）番目の発光素子或いは第（ｎ、ｍ）番目の発光素子画素回路と称する。第ｍ行目に配列された各発光素子の水平走査期間（第ｍ番目の水平走査期間）が終了するまでに、各種の処理（閾値補正処理、書込み処理、移動度補正処理、等）が行なわれる。尚、書込み処理や移動度補正処理は、第ｍ番目の水平走査期間内に行なわれる必要がある。一方、駆動回路の種類によっては、閾値補正処理やこれに伴う前処理を第ｍ番目の水平走査期間より先行して行なうことができる。
【００６１】
前述の各種の処理が全て終了した後、第ｍ行目に配列された各発光素子を構成する発光部を発光させる。尚、各種の処理が全て終了した後、直ちに発光部を発光させてもよいし、所定の期間（例えば、所定の行数分の水平走査期間）が経過した後に発光部を発光させてもよい。「所定の期間」は、表示装置の仕様や画素回路１０（つまり駆動回路）の構成等に応じて、適宜設定すればよい。以下では説明の便宜のため、各種の処理終了後、直ちに発光部を発光させるものとする。第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’）行目に配列された各発光素子の水平走査期間の開始直前まで継続される。「ｍ’」は、表示装置の設計仕様によって決定すればよい。即ち、或る表示フレームの第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’−１）番目の水平走査期間まで継続される。一方、第（ｍ＋ｍ’）番目の水平走査期間の始期から、次の表示フレームにおける第ｍ番目の水平走査期間内において書込み処理や移動度補正処理が完了するまで、第ｍ行目に配列された各発光素子を構成する発光部は、原則として非発光状態を維持する。非発光状態の期間（非発光期間とも称する）を設けることにより、アクティブマトリクス駆動に伴う残像ボケが低減され、動画品位をより良好にすることができる。但し、各画素回路１０（発光素子）の発光状態／非発光状態は、以上に説明した状態には限定されない。水平走査期間の時間長は、（１／ＦＲ）×（１／Ｍ）秒未満の時間長である。（ｍ＋ｍ’）の値がＭを越える場合、越えた分の水平走査期間は、次の表示フレームにおいて処理される。
【００６２】
トランジスタがオン状態（導通状態）にあるとは、主電極端間（ソース／ドレイン領域間）にチャネルが形成されている状態を意味し、一方の主電極端から他方の主電極端に電流が流れているか否かは問わない。トランジスタがオフ状態（非導通状態）にあるとは、主電極端間にチャネルが形成されていない状態を意味する。或るトランジスタの主電極端が他のトランジスタの主電極端に接続されているとは、或るトランジスタのソース／ドレイン領域と他のトランジスタのソース／ドレイン領域とが同じ領域を占めている形態を包含する。更には、ソース／ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等の導電性物質から構成することができるだけでなく、金属、合金、導電性粒子、これらの積層構造、有機材料（導電性高分子）から成る層から構成することができる。又、以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。
【００６３】
画素回路１０の駆動方法においては、前処理工程、閾値補正処理工程、映像信号書込み処理工程、移動度補正工程、発光工程を有する。前処理工程、閾値補正処理工程、映像信号書込み処理工程、及び、移動度補正工程を纏めて非発光工程とも称する。画素回路１０の構成によっては映像信号書込み処理工程と移動度補正工程とを同時に行なうこともある。各工程について概説する。
【００６４】
因みに、駆動トランジスタＴＲDは、発光素子の発光状態においては、以下の式（１）に従ってドレイン電流Ｉdsを流すように駆動される。ドレイン電流Ｉdsが発光部ＥＬＰを流れることで発光部ＥＬＰが発光する。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード端側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。説明の便宜のため、以下の説明において、駆動トランジスタＴＲDの一方の主電極端を単にソース端と称し、他方の主電極端を単にドレイン端と呼ぶ場合がある。尚、実効的な移動度μ、チャネル長Ｌ、チャネル幅Ｗ、制御電極端の電位（ゲート電位Ｖg）とソース端の電位（ソース電位Ｖs）との電位差（ゲート・ソース間電圧）Ｖgs、閾値電圧Ｖth、等価容量Ｃox（（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ））、係数ｋ≡（１／２）・（Ｗ／Ｌ）・Ｃoxとする。
【００６５】
Ｉds＝ｋ・μ・（Ｖgs−Ｖth）2 （１）
【００６６】
以下の説明では、特段の断りのない限り、発光部ＥＬＰの寄生容量の静電容量Ｃelは、保持容量Ｃcsの静電容量Ｃcs及び駆動トランジスタＴＲDの寄生容量の一例であるゲート・ソース間の静電容量Ｃgsと比較して十分に大きな値であるとし、駆動トランジスタＴＲDのゲート端の電位（ゲート電位Ｖg）の変化に基づく駆動トランジスタＴＲDのソース領域（第２ノードＮＤ2）の電位（ソース電位Ｖs）の変化を考慮しない。
【００６７】
〔前処理工程〕
第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が、駆動トランジスタＴＲDの閾値電圧Ｖthを越え、且つ、第２ノードＮＤ2と発光部ＥＬＰに備えられたカソード電極との間の電位差が、発光部ＥＬＰの閾値電圧ＶthELを越えないように、第１ノードＮＤ1に第１ノード初期化電圧（Ｖofs）を印加し、第２ノードＮＤ2に第２ノード初期化電圧（Ｖini）を印加する。例えば、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigを０〜１０ボルト、電源電圧Ｖccを２０ボルト、駆動トランジスタＴＲDの閾値電圧Ｖthを３Ｖ、カソード電位Ｖcathを０ボルト、発光部ＥＬＰの閾値電圧ＶthELを３ボルトとする。この場合、駆動トランジスタＴＲDの制御入力端の電位（ゲート電位Ｖg、つまり第１ノードＮＤ1の電位）を初期化するための電位Ｖofsは０ボルト、駆動トランジスタＴＲDのソース端の電位（ソース電位Ｖsつまり第２ノードＮＤ2の電位）を初期化するための電位Ｖiniは−１０ボルトとする。
【００６８】
〔閾値補正処理工程〕
第１ノードＮＤ1の電位を保った状態で、駆動トランジスタＴＲDにドレイン電流Ｉdsを流して、第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって第２ノードＮＤ2の電位を変化させる。この際には、前処理工程後の第２ノードＮＤ2の電位に駆動トランジスタＴＲDの閾値電圧Ｖthを加えた電圧を超える電圧（例えば発光時の電源電圧）を、駆動トランジスタＴＲDの主電極端の他方（第２ノードＮＤ2とは反対側）に印加する。この閾値補正処理工程において、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差（換言すれば、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs）が駆動トランジスタＴＲDの閾値電圧Ｖthに近づく程度は閾値補正処理の時間により左右される。よって、例えば閾値補正処理の時間を充分長く確保すれば第２ノードＮＤ2の電位は第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に達し、駆動トランジスタＴＲDはオフ状態となる。一方、例えば閾値補正処理の時間を短く設定せざるを得ない場合は、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が駆動トランジスタＴＲDの閾値電圧Ｖthより大きく、駆動トランジスタＴＲDはオフ状態とはならない場合がある。閾値補正処理の結果として、必ずしも駆動トランジスタＴＲDがオフ状態となることを要しない。尚、閾値補正処理工程においては、好ましくは、式（２）を満足するように電位を選択、決定しておくことで、発光部ＥＬＰが発光しないようにする。
【００６９】
（Ｖofs−Ｖth）＜（ＶthEL＋Ｖcath） （２）
【００７０】
〔映像信号書込み処理工程〕
書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して、映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に印加し、第１ノードＮＤ1の電位をＶsigへと上昇させる。この電第１ノードＮＤ1の電位変化分（ΔＶin＝Ｖsig−Ｖofs）に基づく電荷が、保持容量Ｃcs、発光部ＥＬＰの寄生容量Ｃel、駆動トランジスタＴＲDの寄生容量（例えばゲート・ソース間容量Ｃgs等）に振り分けられる。静電容量Ｃelが、静電容量Ｃcs及びゲート・ソース間容量Ｃgsの静電容量Ｃgsと比較して十分に大きな値であれば、電位変化分（Ｖsig−Ｖofs）に基づく第２ノードＮＤ2の電位の変化は小さい。一般に、発光部ＥＬＰの寄生容量Ｃelの静電容量Ｃelは、保持容量Ｃcsの静電容量Ｃcs及びゲート・ソース間容量Ｃgsの静電容量Ｃgsよりも大きい。この点を勘案して、特段の必要がある場合を除き、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化は考慮しない。この場合、ゲート・ソース間電圧Ｖgsは、式（３）で表すことができる。
【００７１】
Ｖg＝Ｖsig
Ｖs ≒Ｖofs−Ｖth
Ｖgs≒Ｖsig−（Ｖofs−Ｖth） （３）
【００７２】
〔移動度補正処理工程〕
書込トランジスタＴＲWを介して映像信号Ｖsigを保持容量Ｃcsの一端に供給しつつ（つまり映像信号Ｖsigと対応する駆動電圧を保持容量Ｃcsに書き込みつつ）、駆動トランジスタＴＲDを介して保持容量Ｃcsに電流を供給する。例えば、書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に供給した状態で、駆動トランジスタＴＲDに電源を供給しドレイン電流Ｉdsを流して、第２ノードＮＤ2の電位を変化させ、所定期間経過後、書込トランジスタＴＲWをオフ状態にする。このときの第２ノードＮＤ2の電位変化分をΔＶ（＝電位補正値、負帰還量）とする。移動度補正処理を実行するための所定期間は、表示装置の設計の際、設計値として予め決定しておけばよい。尚、この際には、好ましくは、式（２Ａ）を満足するように移動度補正期間を決定する。こうすることで、移動度補正期間に発光部ＥＬＰが発光することはない。
【００７３】
（Ｖofs−Ｖth＋ΔＶ）＜（ＶthEL＋Ｖcath） （２Ａ）
【００７４】
駆動トランジスタＴＲDの移動度μの値が大きい場合は電位補正値ΔＶは大きくなり、移動度μの値が小さい場合は電位補正値ΔＶは小さくなる。このときの駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（つまり第１ノードＮＤ1と第２ノードＮＤ2との電位差）は、式（４）で表すことができる。ゲート・ソース間電圧Ｖgsは発光時の輝度を規定するが、電位補正値ΔＶは駆動トランジスタＴＲDのドレイン電流Ｉdsに比例し、ドレイン電流Ｉdsは移動度μに比例するので、結果的には、移動度μが大きいほど電位補正値ΔＶが大きくなるので、画素回路１０ごとの移動度μのばらつきを取り除くことができる。
【００７５】
Ｖgs≒Ｖsig−（Ｖofs−Ｖth）−ΔＶ （４）
【００７６】
〔発光工程〕
書込走査線ＷＳＬからの書込駆動パルスWSにより書込トランジスタＴＲWをオフ状態とすることにより第１ノードＮＤ1を浮遊状態とし、駆動トランジスタＴＲDに電源を供給して駆動トランジスタＴＲDを介して、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（第１ノードＮＤ1と第２ノードＮＤ2との間の電位差）に応じた電流Ｉdsを発光部ＥＬＰに流すことにより発光部ＥＬＰを駆動して発光させる。
【００７７】
〔駆動回路の構成による相違点〕
ここで、それぞれ典型的な、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、２Ｔｒ／１Ｃ型での相違点は以下の通りである。５Ｔｒ／１Ｃ型では、駆動トランジスタＴＲDの電源側の主電極端と電源回路（電源部）との間に接続された第１トランジスタＴＲ1（発光制御トランジスタ）と、第２ノード初期化電圧を印加する第２トランジスタＴＲ2と、第１ノード初期化電圧を印加する第３トランジスタＴＲ3とを設ける。第１トランジスタＴＲ1、第２トランジスタＴＲ2、第３トランジスタＴＲ3は何れもスイッチングトランジスタである。第１トランジスタＴＲ1は、発光期間にオン状態としておき、オフ状態にして非発光期間に入り、その後の閾値補正期間に一度オン状態にし、更に移動度補正期間以降（次の発光期間も）オン状態とする。第２トランジスタＴＲ2は、第２ノードの初期化期間にのみオン状態としそれ以外はオフ状態とする。第３トランジスタＴＲ3は、第１ノードの初期化期間から閾値補正期間に亘ってのみオン状態としそれ以外はオフ状態とする。書込トランジスタＴＲWは、映像信号書込み処理期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７８】
４Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１ノード初期化電圧を印加する第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７９】
３Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧及び第２ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。映像信号線ＤＴＬの電位は、第２ノードの初期化期間に第２ノードを第２ノード初期化電圧に設定し、その後の第１ノードの初期化期間に第１ノードを第１ノード初期化電圧に設定するべく、第２ノード初期化電圧と対応した電圧Ｖofs_Hを供給しその後に第１ノード初期化電圧Ｖofs_L（＝Ｖofs）にする。そして、これと対応して、書込トランジスタＴＲWは第１ノードの初期化期間及び第２ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第２ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００８０】
因みに、３Ｔｒ／１Ｃ型では、映像信号線ＤＴＬを利用して第２ノードＮＤ2の電位を変化させる。このため、保持容量Ｃcsの静電容量Ｃcsを、設計上、他の駆動回路よりも大きい値（例えば、静電容量Ｃcsを静電容量Ｃelの約１／４〜１／３程度）に設定する。したがって、他の駆動回路よりも、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化の程度が大きい点を考慮する。
【００８１】
２Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１トランジスタＴＲ1と第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給され、第２ノード初期化電圧は駆動トランジスタＴＲDの電源側の主電極端を、第１電位Ｖcc_H（＝５Ｔｒ／１Ｃ型のＶcc）と第２電位Ｖcc_L（＝５Ｔｒ／１Ｃ型のＶini）でパルス駆動することで与えられる。駆動トランジスタＴＲDの電源側の主電極端は、発光期間に第１電位Ｖcc_Hにされ、第２電位Ｖcc_Lにされることで非発光期間に入り、その後の閾値補正期間以降（次の発光期間も）に第１電位Ｖcc_Hにされる。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００８２】
尚、ここでは、駆動トランジスタの特性ばらつきとして、閾値電圧及び移動度の双方について補正処理を行なう場合で説明したが、何れか一方のみについて補正処理を行なうようにしてもよい。
【００８３】
以上、好ましい例に基づき説明したが、これらの例に限定されるものではない。各例において説明した表示装置、表示素子、駆動回路を構成する各種の構成要素の構成、構造、発光部の駆動方法における工程は例示であり、適宜、変更することができる。
【００８４】
又、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、及び、３Ｔｒ／１Ｃ型の動作においては、書込み処理と移動度補正を別個に行なってもよいし、２Ｔｒ／１Ｃ型と同様に、書込み処理において移動度補正処理を併せて行なってもよい。具体的には、第１トランジスタＴＲ1（発光制御トランジスタ）をオン状態とした状態で、書込トランジスタＴＲWを介して、データ線ＤＴＬから映像信号ＶSigを第１ノードに印加すればよい。
【００８５】
＜具体的な適用例＞
以下に、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象を環境変化に左右されずに抑制する本実施形態の技術の具体的な適用例について説明する。尚、アクティブマトリクス型の有機ＥＬパネルを使用する表示装置においては、例えば、パネル両側或いは片側に配置されている垂直走査部によってトランジスタの制御入力端に供給する各種のゲート信号（制御パルス）を作り、画素回路１０へ当該信号を印加する。更にはこのような有機ＥＬパネルを使用する表示装置においては、素子数削減及び高精細化のため、２Ｔｒ／１Ｃ型の画素回路１０を用いることがある。この点を勘案して、以下では、代表的に２Ｔｒ／１Ｃ型の構成への適用例で説明する。
【実施例１】
【００８６】
［画素回路］
図４及び図５は、画素回路１０と、当該画素回路１０を備えた表示装置の一形態を示す図である。図４は基本構成（１画素分）を示し、図５は具体的な構成（表示装置の全体）を示す。尚、表示パネル部１００の基板１０１上において画素回路１０の周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。
【００８７】
表示装置１は、映像信号Ｖsig（詳しくは信号振幅ΔＶin）に基づいて画素回路１０内の電気光学素子（本例では発光部ＥＬＰとして有機ＥＬ素子１２７を使用する）を発光させる。このため、表示装置１は、画素アレイ部１０２に行列状に配される画素回路１０内に、少なくとも、駆動電流を生成する駆動トランジスタ１２１（駆動トランジスタＴＲD）、駆動トランジスタ１２１の制御入力端（ゲート端が典型例）と出力端（ソース端が典型例）の間に接続された保持容量１２０（保持容量Ｃcs）、駆動トランジスタ１２１の出力端に接続された電気光学素子の一例である有機ＥＬ素子１２７（発光部ＥＬＰ）、及び、保持容量１２０に信号振幅ΔＶinに応じた情報を書き込むサンプリングトランジスタ１２５（書込トランジスタＴＲW）を備える。この画素回路１０においては、保持容量１２０に保持された情報に基づく駆動電流Ｉdsを駆動トランジスタ１２１で生成して電気光学素子の一例である有機ＥＬ素子１２７に流すことで有機ＥＬ素子１２７を発光させる。
【００８８】
サンプリングトランジスタ１２５で保持容量１２０に信号振幅ΔＶinに応じた情報を書き込むので、サンプリングトランジスタ１２５は、その入力端（ソース端もしくはドレイン端の一方）に信号電位（Ｖofs＋ΔＶin）を取り込み、その出力端（ソース端もしくはドレイン端の他方）に接続された保持容量１２０に信号振幅ΔＶinに応じた情報を書き込む。もちろん、サンプリングトランジスタ１２５の出力端は、駆動トランジスタ１２１の制御入力端にも接続されている。
【００８９】
尚、ここで示した画素回路１０の接続構成は、最も基本的な構成を示したもので、画素回路１０は、少なくとも前述の各構成要素を含むものであればよく、これらの構成要素以外（つまり他の構成要素）が含まれていてもよい。又、「接続」は、直接に接続されている場合に限らず、他の構成要素を介在して接続されている場合でもよい。例えば、接続間には、必要に応じて更に、スイッチング用のトランジスタや、ある機能を持った機能部等を介在させる等の変更が加えられることがある。典型的には、表示期間（換言すれば非発光時間）を動的に制御するためにスイッチング用のトランジスタを、駆動トランジスタ１２１の出力端と電気光学素子（有機ＥＬ素子１２７）と間に、もしくは駆動トランジスタ１２１の電源供給端（ドレイン端が典型例）と電源供給用の配線である電源線ＰＷＬ（本例では電源供給線１０５DSL）との間に配することがある。このような変形態様の画素回路であっても、実施例１（或いはその他の実施例）で説明する構成や作用を実現し得るものである限り、それらの変形態様も、本開示に係る表示装置の一実施形態を実現する画素回路１０である。
【００９０】
又、画素回路１０を駆動するための周辺部には、例えば、サンプリングトランジスタ１２５を水平周期で順次制御することで画素回路１０を線順次走査して、１行分の各保持容量１２０に映像信号Ｖsigの信号振幅ΔＶinに応じた情報を書き込む書込走査部１０４、及び、書込走査部１０４での線順次走査に合わせて１行分の各駆動トランジスタ１２１の電源供給端に印加される電源供給を制御するための走査駆動パルス（電源駆動パルスDSL）を出力する駆動走査部１０５を具備する制御部１０９を設ける。又、制御部１０９には、書込走査部１０４での線順次走査に合わせて各水平周期内で基準電位（Ｖofs）と信号電位（Ｖofs＋ΔＶin）で切り替わる映像信号Ｖsigがサンプリングトランジスタ１２５に供給されるように制御する水平駆動部１０６を設ける。
【００９１】
制御部１０９は、好ましくは、保持容量１２０に信号振幅ΔＶinに対応する情報が書き込まれた時点でサンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１の制御入力端への映像信号Ｖsigの供給を停止させ、駆動トランジスタ１２１の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。制御部１０９は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。即ち、信号電位（Ｖofs＋ΔＶin）がサンプリングトランジスタ１２５に供給されている状態でサンプリングトランジスタ１２５を導通状態にした後にサンプリングトランジスタ１２５を非導通状態にすることで、駆動トランジスタ１２１の制御入力端と出力端の電位差が一定に維持されるようにする。
【００９２】
又、制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉdsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにする。又、好ましくは、制御部１０９は、基準電位（＝第１ノード初期化電圧Ｖofs）がサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。
【００９３】
この閾値補正動作は、必要に応じて、信号振幅ΔＶinに対応する情報の保持容量１２０への書込みに先行する複数の水平周期で繰り返し実行するとよい。ここで「必要に応じて」とは、１水平周期内の閾値補正期間では駆動トランジスタ１２１の閾値電圧に相当する電圧を十分に保持容量１２０へ保持させることができない場合を意味する。閾値補正動作の複数回の実行により、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させる。閾値補正を複数回行なう処理を分割閾値補正とも称する。
【００９４】
又、更に好ましくは、制御部１０９は、閾値補正動作に先立って、サンプリングトランジスタ１２５の入力端に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて閾値補正用の準備動作（放電動作や初期化動作）を実行するように制御する。閾値補正動作前に駆動トランジスタ１２１の制御入力端と出力端の電位を初期化しておく。より詳しくは、制御入力端と出力端と間に保持容量１２０を接続しておくことで、保持容量１２０の両端の電位差が閾値電圧Ｖth以上になるように設定する。
【００９５】
尚、２Ｔｒ／１Ｃ駆動構成における閾値補正に当たっては、制御部１０９には、書込走査部１０４での線順次走査に合わせて１行分の各画素回路１０に、駆動電流Ｉdsを電気光学素子（有機ＥＬ素子１２７）に流すために使用される第１電位Ｖcc_Hと第１電位Ｖcc_Hとは異なる第２電位Ｖcc_Lとを切り替えて出力する駆動走査部１０５を設け、駆動トランジスタ１２１の電源供給端子に第１電位Ｖcc_Hに対応する電圧が供給され、かつサンプリングトランジスタ１２１に信号電位（Ｖofs＋ΔＶin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで閾値補正動作を行なうように制御するのがよい。又、２ＴＲ駆動構成における閾値補正の準備動作に当たっては、駆動トランジスタ１２１の電源供給端に第２電位Ｖcc_L（＝第２ノード初期化電圧Ｖini）に対応する電圧が供給され、かつサンプリングトランジスタ１２５に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて、駆動トランジスタ１２１の制御入力端（つまり第１ノードＮＤ1）の電位を基準電位（Ｖofs）に、又出力端（つまり第２ノードＮＤ2）の電位を第２電位Ｖcc_Lに初期化するのがよい。
【００９６】
更に好ましくは、制御部１０９は、閾値補正動作の後、駆動トランジスタ１２１に第１電位Ｖcc_Hに対応する電圧が供給され、サンプリングトランジスタ１２５に信号電位（Ｖofs＋ΔＶin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで保持容量１２０に信号振幅ΔＶinの情報を書き込む際、駆動トランジスタ１２１の移動度μに対する補正分を保持容量１２０に書き込まれる情報に加えるように制御する。この際には、サンプリングトランジスタ１２５に信号電位（Ｖofs＋ΔＶin）が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタ１２５を導通させるとよい。以下２Ｔｒ／１Ｃ駆動構成での画素回路１０の一例について具体的に説明する。
【００９７】
画素回路１０は、基本的にｎチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている。又、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、即ち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備え、又駆動トランジスタの特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用した点に特徴を有する。
【００９８】
駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、２ＴＲ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ（駆動トランジスタ１２１及びサンプリングトランジスタ１２５）の駆動タイミングを工夫することで対処する。画素回路１０は、２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsigの劣化なくサンプリングできるため、良好な画質を得ることができる。
【００９９】
又、画素回路１０は、保持容量１２０の接続態様に特徴を有し、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えた点に特徴を有する。
【０１００】
駆動トランジスタを始めとする各トランジスタとしてはＦＥＴ（電界効果トランジスタ）を使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端及びドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。
【０１０１】
具体的には図４及び図５に示すように、画素回路１０は、それぞれｎチャネル型の駆動トランジスタ１２１及びサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７とを有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。尚、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。
【０１０２】
駆動トランジスタ１２１は、ドレイン端Ｄが第１電位Ｖcc_H或いは第２電位Ｖcc_Lを供給する電源供給線１０５DSLに接続され、ソース端Ｓが、有機ＥＬ素子１２７のアノード端Ａに接続され（その接続点は第２ノードＮＤ2でありノードＮＤ１２２とする）、有機ＥＬ素子１２７のカソード端Ｋが基準電位を供給する全画素回路１０共通のカソード配線cath（電位はカソード電位Ｖcath、例えばGND）に接続されている。尚、カソード配線cathは、それ用の単一層の配線（上層配線）のみとしてもよいし、例えばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線を設けてカソード配線の抵抗値を低減するようにしてもよい。この補助配線は、画素アレイ部１０２（表示エリア）内に格子状又は列又は行状に配線され、上層配線と同電位で固定電位である。
【０１０３】
サンプリングトランジスタ１２５は、ゲート端Ｇが書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端Ｄが映像信号線１０６HS（映像信号線ＤＴＬ）に接続され、ソース端Ｓが駆動トランジスタ１２１のゲート端Ｇに接続されている（その接続点は第１ノードＮＤ1でありノードＮＤ１２１とする）。サンプリングトランジスタ１２５のゲート端Ｇには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させた接続態様とすることもできる。
【０１０４】
駆動トランジスタ１２１のドレイン端Ｄは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSLに接続されている。電源供給線１０５DSLは、この電源供給線１０５DSLそのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。駆動走査部１０５は、駆動トランジスタ１２１のドレイン端Ｄに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと閾値補正に先立つ準備動作に利用される低電圧側の第２電位Ｖcc_L（初期化電圧もしくはイニシャル電圧とも称される）とを切り替えて供給する。
【０１０５】
駆動トランジスタ１２１のドレイン端Ｄ側（電源回路側）を第１電位Ｖcc_Hと第２電位Ｖcc_Lの２値をとる電源駆動パルスDSLで駆動することで、閾値補正に先立つ準備動作を行なうことを可能にしている。第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsigの基準電位（Ｖofs）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖgとソース電位Ｖsの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSLの低電位側の第２電位Ｖcc_Lを設定する。尚、基準電位（Ｖofs）は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【０１０６】
このような画素回路１０では、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端Ｄに第１電位Ｖcc_Hが供給され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。
【０１０７】
このような画素回路１０を採用する場合、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL及び書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ。
【０１０８】
［画素回路の動作］
図６は、画素回路１０に関する駆動タイミングの一例として、線順次方式で信号振幅Ｖinの情報を保持容量１２０に書き込む際の動作を説明するタイミングチャート（理想状態）である。図７は、図６に示したタイミングチャートの主要な期間における等価回路と動作状態を説明する図である。図６においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSLの電位変化、映像信号線１０６HSの電位変化を表してある。これらの電位変化と並行に、駆動トランジスタ１２１のゲート電位Ｖg及びソース電位Ｖsの変化も表してある。基本的には、書込走査線１０４WSや電源供給線１０５DSLの１行ごとに、１水平走査期間だけ遅れて同じような駆動を行なう。
【０１０９】
図６中の信号のように各パルスのタイミングによって有機ＥＬ素子１２７に流れる電流値をコントロールする。図６のタイミング例では、電源駆動パルスDSLを第２電位Ｖcc_Lとすることで消光及びノードＮＤ１２２を初期化した後に、第１ノード初期化電圧Ｖofsを映像信号線１０６HSに印加している際にサンプリングトランジスタ１２５をオン状態としてノードＮＤ１２１を初期化し、その状態で電源駆動パルスDSLを第１電位Ｖcc_Hとすることで閾値補正を行なう。その後、サンプリングトランジスタ１２５をオフ状態とし、映像信号線１０６HSに映像信号Ｖsigを印加する。その状態でサンプリングトランジスタ１２５をオン状態とすることにより信号を書き込むと同時に移動度補正を行なう。信号を書き込んだ後、サンプリングトランジスタ１２５をオフ状態にすると発光を開始する。このように移動度補正や閾値補正等、パルスの位相差によって駆動をコントロールする。
【０１１０】
以下、閾値補正及び移動度補正に着目して動作を詳しく説明する。画素回路１０において、駆動タイミングとしては、先ず、サンプリングトランジスタ１２５は、書込走査線１０４WSから供給された書込駆動パルスWSに応じて導通し、映像信号線１０６HSから供給された映像信号Ｖsigをサンプリングして保持容量１２０に保持する。最初に、以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定して、保持容量１２０に信号振幅Ｖinの情報を、書き込む、保持する、あるいはサンプリングする等と簡潔に記して説明する。書込みゲインが１未満の場合、保持容量１２０には信号振幅Ｖinの大きさそのものではなく、信号振幅Ｖinの大きさに対応するゲイン倍された情報が保持されることになる。
【０１１１】
画素回路１０に対する駆動タイミングは、映像信号Ｖsigの信号振幅Ｖinの情報を保持容量１２０に書き込む際に、順次走査の観点からは、１行分の映像信号を同時に各列の映像信号線１０６HSに伝達する線順次駆動を行なう。特に、２ＴＲ構成の画素回路１０における駆動タイミングでの閾値補正と移動度補正を行なう際の基本的な考え方においては、先ず、映像信号Ｖsigを基準電位（Ｖofs）と信号電位（Ｖofs＋Ｖin）とを１Ｈ期間内において時分割で有するものとする。具体的には、映像信号Ｖsigが非有効期間である基準電位（Ｖofs）にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖsig＝Ｖofs＋Ｖin）にある期間を１水平期間の後半部とする。１水平期間を前半部と後半部に分ける際は、典型的にはほぼ１／２期間ずつ分けるがこのことは必須でなく、前半部よりも後半部の方をより長くしてもよいし、逆に、前半部よりも後半部の方をより短くしてもよい。
【０１１２】
信号書込みに用いる書込駆動パルスWSを閾値補正や移動度補正にも用いることとし、１Ｈ期間内に２回、書込駆動パルスWSをアクティブにしてサンプリングトランジスタ１２５をオンする。そして、１回目のオンタイミングにて閾値補正を行ない、２回目のオンタイミングにて信号電圧書込みと移動度補正を同時に行なう。その後、駆動トランジスタ１２１は、第１電位（高電位側）にある電源供給線１０５DSLから電流の供給を受け保持容量１２０に保持された信号電位（映像信号Ｖsigの有効期間の電位に対応する電位）に応じて駆動電流Ｉdsを有機ＥＬ素子１２７に流す。尚、１Ｈ期間内に２回、書込駆動パルスWSをアクティブにするのではなく、サンプリングトランジスタ１２５のオン状態を維持したまま、映像信号線１０６HSの電位を、有機ＥＬ素子１２７における輝度を制御するための信号電位（＝Ｖofs＋Ｖin）としてもよい。
【０１１３】
例えば、有機ＥＬ素子１２７の発光状態は、電源供給線１０５DSLが第１電位Ｖcc_Hであり、サンプリングトランジスタ１２５がオフ状態である（図６（Ａ）を参照）。このとき、駆動トランジスタ１２１は飽和領域で動作するように設定されているため、有機ＥＬ素子１２７に流れる電流Ｉdsは駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ノードＮＤ１２１とノードＮＤ１２２との間の電圧）に応じて決まる式（１）に示される値となる。その後、垂直駆動部１０３は、電源供給線１０５DSLが第１電位Ｖcc_Hにありかつ映像信号線１０６HSが映像信号Ｖsigの非有効期間である基準電位（Ｖofs）にある時間帯でサンプリングトランジスタ１２５を導通させる制御信号として書込駆動パルスWSを出力して、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持しておく（図６（Ｄ）を参照）。この動作が閾値補正機能を実現する。この閾値補正機能により、画素回路１０ごとにばらつく駆動トランジスタ１２１の閾値電圧Ｖthの影響をキャンセルすることができる。
【０１１４】
垂直駆動部１０３は、信号振幅Ｖinのサンプリングに先行する複数の水平期間で閾値補正動作を繰り返し実行して確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持するようにするのがよい。閾値補正動作を複数回実行することで、十分に長い書込み時間を確保する。こうすることで、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を確実に保持容量１２０に予め保持することができる。
【０１１５】
保持された閾値電圧Ｖthに相当する電圧は駆動トランジスタ１２１の閾値電圧Ｖthのキャンセルに用いられる。したがって、画素回路１０ごとに駆動トランジスタ１２１の閾値電圧Ｖthがばらついていても、画素回路１０ごとに完全にキャンセルされるため、画像のユニフォーミティすなわち表示装置の画面全体に亘る発光輝度の均一性が高まる。特に信号電位が低階調のときに現れがちな輝度むらを防ぐことができる。
【０１１６】
好ましくは、垂直駆動部１０３は、閾値補正動作に先立って、電源供給線１０５DSLが第２電位にありかつ映像信号線１０６HSが映像信号Ｖsigの非有効期間である基準電位（Ｖofs）にある時間帯で、書込駆動パルスWSをアクティブ（本例ではＨレベル）にしてサンプリングトランジスタ１２５を導通させ、その後に書込駆動パルスWSをアクティブＨにしたままで電源供給線１０５DSLを第１電位に設定する。
【０１１７】
こうすることで、ソース端Ｓを基準電位（Ｖofs）より十分低い第２電位Ｖcc_Lにセットし（放電期間Ｃ＝第２ノード初期化期間）（図６（Ｂ）を参照）、且つ、駆動トランジスタ１２１のゲート端Ｇを基準電位（Ｖofs）にセットしてから（初期化期間Ｄ＝第１ノード初期化期間）（図６（Ｃ）を参照）、閾値補正動作を開始する（閾値補正期間Ｅ）。このようなゲート電位及びソース電位のリセット動作（初期化動作）により、後続する閾値補正動作を確実に実行することができる。放電期間Ｃと初期化期間Ｄとを合わせて、駆動トランジスタ１２１のゲート電位Ｖgとソース電位Ｖsを初期化する閾値補正準備期間（＝前処理期間）とも称する。因みに、図示した例は、第１ノードのであるノードＮＤ１２１への初期化動作（初期化期間Ｄ）は３回繰り返しており、放電期間Ｃの開始から最後の初期化期間Ｄが完了するまでが閾値補正準備期間となる。
【０１１８】
閾値補正期間Ｅでは、電源供給線１０５DSLの電位が低電位側の第２電位Ｖcc_Lから高電位側の第１電位Ｖcc_Hに遷移することで、駆動トランジスタ１２１のソース電位Ｖsが上昇を開始する。即ち、駆動トランジスタ１２１のゲート端Ｇは映像信号Ｖsigの基準電位（Ｖofs）に保持されており、駆動トランジスタ１２１のソース端Ｓの電位Ｖsが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れようとする。カットオフすると駆動トランジスタ１２１のソース電位Ｖsは“Ｖofs−Ｖth”となる。閾値補正期間Ｅでは、ドレイン電流が専ら保持容量１２０側（Ｃcs＜＜Ｃel時）に流れ、有機ＥＬ素子１２７側には流れないようにするため、有機ＥＬ素子１２７がカットオフとなるように全画素共通の接地配線cathの電位Ｖcathを設定しておく。
【０１１９】
有機ＥＬ素子１２７の等価回路はダイオードと寄生容量Ｃelの並列回路で表されるため、“Ｖel≦Ｖcath＋ＶthEL”である限り、つまり、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい限り、駆動トランジスタ１２１のドレイン電流Ｉdsは保持容量１２０と寄生容量Ｃelを充電するために使われる。この結果、有機ＥＬ素子１２７のアノード端Ａの電圧ＶelつまりノードＮＤ１２２の電位は、時間とともに上昇してゆく。そして、ノードＮＤ１２２の電位（ソース電位Ｖs）とノードＮＤ１２１の電圧（ゲート電位Ｖg）との電位差がちょうど閾値電圧Ｖthとなったところで駆動トランジスタ１２１はオン状態からオフ状態となり、ドレイン電流Ｉdsは流れなくなり、閾値補正期間が終了する。つまり、一定時間経過後、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。
【０１２０】
ここで、閾値補正動作は１回のみ実行するものとすることもできるが、このことは必須ではない。１水平期間を処理サイクルとして、閾値補正動作を複数回（図は４回で示している）繰り返えしてもよい。例えば、実際には、閾値電圧Ｖthに相当する電圧が、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間に接続された保持容量１２０に書き込まれることになる。しかしながら、閾値補正期間Ｅは、書込駆動パルスWSをアクティブＨにしたタイミングからインアクティブＬに戻すタイミングまでであり、この期間が十分に確保されていないときには、それ以前に終了してしまう。この問題を解消するには、閾値補正動作を複数回繰り返すのがよい。
【０１２１】
閾値補正動作を複数回実行する場合に、１水平期間が閾値補正動作の処理サイクルとなるのは、閾値補正動作に先立って、１水平期間の前半部で映像信号線１０６HSを介して基準電位（Ｖofs）を供給しソース電位を第２電位Ｖcc_Lにセットする初期化動作を経るからである。必然的に、閾値補正期間は、１水平期間よりも短くなってしまう。したがって、保持容量１２０の静電容量Ｃcsや第２電位Ｖcc_Lの大きさ関係やその他の要因で、この短い１回分の閾値補正動作期間では、閾値電圧Ｖthに対応する正確な電圧を保持容量１２０に保持仕切れないケースも起こり得る。閾値補正動作を複数回実行するのが好ましいのは、この対処のためである。即ち、信号振幅Ｖinの保持容量１２０へのサンプリング（信号書込み）に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのが好ましい。
【０１２２】
例えば、第１閾値補正期間Ｅ_1ではゲート・ソース間電圧ＶgsがＶx1（＞Ｖth）になったとき、つまり、駆動トランジスタ１２１のソース電位Ｖsが低電位側の第２電位Ｖcc_Lから“Ｖofs−Ｖx1”になったときに終わってしまう（図６（Ｄ）を参照）。このため、第１閾値補正期間Ｅ_1が完了した時点では、Ｖx1が保持容量１２０に書き込まれる。
【０１２３】
次に、駆動走査部１０５は、１水平期間の後半部で、書込駆動パルスWSをインアクティブＬに切り替え、さらに水平駆動部１０６は、映像信号線１０６HSの電位を基準電位（Ｖofs）から映像信号Ｖsig（＝Ｖofs＋Ｖin）に切り替える（図６（Ｅ）を参照）。これにより、映像信号線１０６HSが映像信号Ｖsigの電位に変化する一方、書込走査線１０４WSの電位（書込駆動パルスWS）はローレベルになる。
【０１２４】
このときには、サンプリングトランジスタ１２５は非導通（オフ）状態にあり、それ以前に保持容量１２０に保持されたＶx1に応じたドレイン電流が有機ＥＬ素子１２７に流れることで、ソース電位Ｖsが僅かに上昇する。この上昇分をＶa1とすると、ソース電位Ｖsは“Ｖofs−Ｖx1＋Ｖa1”となる。さらに、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果によって、駆動トランジスタ１２１のソース電位Ｖsの変動にゲート電位Ｖgが連動することで、ゲート電位Ｖgが“Ｖofs＋Ｖa1”となる。
【０１２５】
次の第２閾値補正期間Ｅ_2では、第１閾値補正期間Ｅ_1と同様の動作をする。具体的には、先ず、駆動トランジスタ１２１のゲート端Ｇは映像信号Ｖsigの基準電位（Ｖofs）に保持されることとなり、ゲート電位Ｖgが直前の“Ｖg＝基準電位（Ｖofs）＋Ｖa1”から基準電位（Ｖofs）に瞬時に切り替わる。駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果によって、駆動トランジスタ１２１のゲート電位Ｖgの変動にソース電位Ｖsが連動することで、ソース電位Ｖsは、直前の“Ｖofs−Ｖx1＋Ｖa1”からＶa1だけ低下するので、“Ｖofs−Ｖx1”となる。この後、駆動トランジスタ１２１のソース端Ｓの電位Ｖsが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れようとする。しかしながら、ゲート・ソース間電圧ＶgsがＶx2（＞Ｖth）になったとき、つまり、駆動トランジスタ１２１のソース電位Ｖsが“Ｖofs−Ｖx2”になったときに終わってしまい、第２閾値補正期間Ｅ_2が完了した時点ではＶx2が保持容量１２０に書き込まれる。次の第３閾値補正期間Ｅ_3の直前では、保持容量１２０に保持されたＶx2に応じたドレイン電流が有機ＥＬ素子１２７に流れることで、ソース電位Ｖsは“Ｖofs−Ｖx2＋Ｖa2”となり、ゲート電位Ｖgは“Ｖofs＋Ｖa2”となる。
【０１２６】
同様にして、次の第３閾値補正期間Ｅ_3では、ゲート・ソース間電圧ＶgsがＶx3（＞Ｖth）になったとき、つまり、駆動トランジスタ１２１のソース電位Ｖsが“Ｖofs−Ｖx3”になったときに終わってしまい、第３閾値補正期間Ｅ_3が完了した時点ではＶx3が保持容量１２０に書き込まれる。次の第４閾値補正期間Ｅ_4の直前では、保持容量１２０に保持されたＶx3に応じたドレイン電流が有機ＥＬ素子１２７に流れることで、ソース電位Ｖsは“Ｖofs−Ｖx3＋Ｖa3”となり、ゲート電位Ｖgは“Ｖofs＋Ｖa3”となる。
【０１２７】
そして、次の第４閾値補正期間Ｅ_4では、駆動トランジスタ１２１のソース端Ｓの電位Ｖsが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れる。カットオフすると駆動トランジスタ１２１のソース電位Ｖsは“Ｖofs−Ｖth”となり、ゲート・ソース間電圧Ｖgsが閾値電圧Ｖthと同じ状態になっている。第４閾値補正期間Ｅ_4が完了した時点で、駆動トランジスタ１２１の閾値電圧Ｖthが保持容量１２０に保持される。
【０１２８】
画素回路１０においては、閾値補正機能に加えて、移動度補正機能を備えている。即ち、垂直駆動部１０３は、映像信号線１０６HSが映像信号Ｖsigの有効期間である信号電位（Ｖofs＋Ｖin）にある時間帯にサンプリングトランジスタ１２５を導通状態にするため、書込走査線１０４WSに供給する書込駆動パルスWSを、上述の時間帯より短い期間だけアクティブ（本例ではＨレベル）にする。この期間では、駆動トランジスタ１２１の制御入力端に信号電位（Ｖofs＋Ｖin）を供給した状態で駆動トランジスタ１２１を介して有機ＥＬ素子１２７の寄生容量Ｃel及び保持容量１２０を充電する（図６（Ｆ）を参照）。この書込駆動パルスWSのアクティブ期間（サンプリング期間でもあり移動度補正期間でもある）を適切に設定することで、保持容量１２０に信号振幅Ｖinに応じた情報を保持する際、同時に駆動トランジスタ１２１の移動度μに対する補正を加えることができる。水平駆動部１０６により映像信号線１０６HSに信号電位（Ｖofs＋Ｖin）を実際に供給して、書込駆動パルスWSをアクティブＨにする期間を、保持容量１２０への信号振幅Ｖinの書込み期間（サンプリング期間とも称する）とする。
【０１２９】
特に、画素回路１０における駆動タイミングでは、電源供給線１０５DSLが高電位側である第１電位Ｖcc_Hにあり、かつ、映像信号Ｖsigが有効期間にある時間帯内（信号振幅Ｖinの期間）で書込駆動パルスWSをアクティブにしている。つまり、その結果、移動度補正時間（サンプリング期間も）は、映像信号線１０６HSの電位が、映像信号Ｖsigの有効期間の信号電位（Ｖofs＋Ｖin）にある時間幅と書込駆動パルスWSのアクティブ期間の両者が重なった範囲で決まる。特に、映像信号線１０６HSが信号電位にある時間幅の中に入るように書込駆動パルスWSのアクティブ期間幅を細めに決めているため、結果的に移動度補正時間は書込駆動パルスWSで決まる。正確には、移動度補正時間（サンプリング期間も）は、書込駆動パルスWS立ち上がってサンプリングトランジスタ１２５がオンしてから、同じく書込駆動パルスWSが立ち下がってサンプリングトランジスタ１２５がオフするまでの時間となる。因みに、図では、第４閾値補正期間Ｅ_4の後で書込駆動パルスWSを一端インアクティブＬにしているが、このことは必須でなく、アクティブＨのままにして、映像信号Ｖsigを基準電位（Ｖofs）から有効期間の信号電位（Ｖofs＋Ｖin）に切り替えてもよい。
【０１３０】
具体的には、サンプリング期間においては、駆動トランジスタ１２１のゲート電位Ｖgが信号電位（Ｖofs＋Ｖin）にある状態でサンプリングトランジスタ１２５が導通（オン）状態となる。したがって、書込み＆移動度補正期間Ｈでは、駆動トランジスタ１２１のゲート端Ｇが信号電位（Ｖofs＋Ｖin）に固定された状態で、駆動トランジスタ１２１に駆動電流Ｉdsが流れる。信号振幅Ｖinの情報は駆動トランジスタ１２１の閾値電圧Ｖthに足し込む形で保持される。この結果、駆動トランジスタ１２１の閾値電圧Ｖthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。この閾値補正によって、保持容量１２０に保持されるゲート・ソース間電圧Ｖgsは、“Ｖsig＋Ｖth”＝“Ｖin＋Ｖth”となる。又、同時に、このサンプリング期間で移動度補正を実行するので、サンプリング期間は移動度補正期間を兼ねることとなる（書込み＆移動度補正期間Ｈ）。
【０１３１】
ここで、有機ＥＬ素子１２７の閾値電圧をＶthELとしたとき、“Ｖofs−Ｖth＜ＶthEL”と設定しておくことで、有機ＥＬ素子１２７は、逆バイアス状態におかれ、カットオフ状態（ハイインピーダンス状態）にあるため、発光することはなく、又、ダイオード特性ではなく単純な容量特性を示す。よって駆動トランジスタ１２１に流れるドレイン電流（駆動電流Ｉds）は保持容量１２０の静電容量Ｃcsと有機ＥＬ素子１２７の寄生容量（等価容量）Ｃelの静電容量Ｃelの両者を結合した容量“Ｃ＝Ｃcs＋Ｃel”に書き込まれていく。これにより、駆動トランジスタ１２１のドレイン電流は有機ＥＬ素子１２７の寄生容量Ｃelに流れ込み充電を開始する。その結果、駆動トランジスタ１２１のソース電位Ｖsは上昇していく。
【０１３２】
図６のタイミングチャートでは、この上昇分をΔＶで表してある。この上昇分、即ち移動度補正パラメータである電位補正値ΔＶは、閾値補正によって保持容量１２０に保持されるゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth”から差し引かれることになり、“Ｖgs＝Ｖin＋Ｖth−ΔＶ”となるので、負帰還をかけたことになる。このとき、駆動トランジスタ１２１のソース電位Ｖsは、ゲート電位Ｖg（＝Ｖin）から保持容量に保持される電圧“Ｖgs＝Ｖin＋Ｖth−ΔＶ”を差し引いた値“−Ｖth＋ΔＶ”となる。
【０１３３】
このようにして、画素回路１０における駆動タイミングでは、書込み＆移動度補正期間Ｈにおいて、信号振幅Ｖinのサンプリングと移動度μを補正するΔＶ（負帰還量、移動度補正パラメータ）の調整が行なわれる。書込走査部１０４は、書込み＆移動度補正期間Ｈの時間幅を調整可能であり、これにより保持容量１２０に対する駆動電流Ｉdsの負帰還量を最適化することができる。
【０１３４】
電位補正値ΔＶはΔＶ≒Ｉds・ｔ／Ｃelである。この式から明らかなように、駆動トランジスタ１２１のドレイン・ソース間電流である駆動電流Ｉdsが大きい程、電位補正値ΔＶは大きくなる。逆に、駆動トランジスタ１２１の駆動電流Ｉdsが小さいとき、電位補正値ΔＶは小さくなる。このように、電位補正値ΔＶは駆動電流Ｉdsに応じて決まる。信号振幅Ｖinが大きいほど駆動電流Ｉdsは大きくなり、電位補正値ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正を実現できる。その際、書込み＆移動度補正期間Ｈは必ずしも一定である必要はなく、逆に駆動電流Ｉdsに応じて調整することが好ましい場合がある。例えば、駆動電流Ｉdsが大きい場合、移動度補正期間ｔは短めにし、逆に駆動電流Ｉdsが小さくなると、書込み＆移動度補正期間Ｈは長めに設定するのがよい。
【０１３５】
又、電位補正値ΔＶは、Ｉds・ｔ／Ｃelであり、画素回路１０ごとに移動度μのばらつきに起因して駆動電流Ｉdsがばらつく場合でも、それぞれに応じた電位補正値ΔＶとなるので、画素回路１０ごとの移動度μのばらつきを補正することができる。つまり、信号振幅Ｖinを一定とした場合、駆動トランジスタ１２１の移動度μが大きいほど電位補正値ΔＶの絶対値が大きくなる。換言すると、移動度μが大きいほど電位補正値ΔＶが大きくなるので、画素回路１０ごとの移動度μのばらつきを取り除くことができる。
【０１３６】
画素回路１０はブートストラップ機能も備えている。即ち、書込走査部１０４は、保持容量１２０に信号振幅Ｖinの情報が保持された段階で書込走査線１０４WSに対する書込駆動パルスWSの印加を解除し（即ちインアクティブＬ（ロー）にして）、サンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１のゲート端Ｇを映像信号線１０６HSから電気的に切り離す（発光期間Ｉ：図６（Ｇ）を参照）。発光期間Ｉに進むと、水平駆動部１０６は、その後の適当な時点で映像信号線１０６HSの電位を基準電位（Ｖofs）に戻す。
【０１３７】
有機ＥＬ素子１２７の発光状態を第（ｍ＋ｍ’−１）番目の水平走査期間まで継続する。以上によって、第（ｎ，ｍ）番目の副画素を構成する有機ＥＬ素子１２７の発光の動作が完了する。この後、次のフレーム（もしくはフィールド）に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、及び発光動作が繰り返される。
【０１３８】
発光期間Ｉでは、駆動トランジスタ１２１のゲート端Ｇは映像信号線１０６HSから切り離される。駆動トランジスタ１２１のゲート端Ｇへの信号電位（Ｖofs＋Ｖin）の印加が解除されるので、駆動トランジスタ１２１のゲート電位Ｖgは上昇可能となる。駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果によって、ブートストラップ動作が行なわれる。ブートストラップゲインが１（理想値）であると仮定した場合、駆動トランジスタ１２１のソース電位Ｖsの変動にゲート電位Ｖgが連動するようになり、ゲート・ソース間電圧Ｖgsを一定に維持することができる。このとき、駆動トランジスタ１２１に流れる駆動電流Ｉdsは有機ＥＬ素子１２７に流れ、有機ＥＬ素子１２７のアノード電位は駆動電流Ｉdsに応じて上昇する。この上昇分をＶelとする。やがて、ソース電位Ｖsの上昇に伴い、有機ＥＬ素子１２７の逆バイアス状態は解消されるので、駆動電流Ｉdsの流入により有機ＥＬ素子１２７は実際に発光を開始する。
【０１３９】
ここで、駆動電流Ｉds対ゲート電圧Ｖgsの関係は、先のトランジスタ特性を表した式（１）に“Ｖsig＋Ｖth−ΔＶ”或いは“Ｖin＋Ｖth−ΔＶ”を代入することで、式（５Ａ）或いは式（５Ｂ）（両式を纏めて式（５）と記す）のように表すことができる。
【０１４０】
Ｉds＝ｋ・μ・（Ｖsig−Ｖofs−ΔＶ）2 （５Ａ）
Ｉds＝ｋ・μ・（Ｖin−Ｖofs−ΔＶ）2 （５Ｂ）
【０１４１】
この式（５）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。即ち、有機ＥＬ素子１２７を流れる電流Ｉdsは、例えば、Ｖofsを０ボルトに設定したとした場合、有機ＥＬ素子１２７における輝度を制御するための映像信号Ｖsigの値から、駆動トランジスタ１２１の移動度μに起因した第２ノードＮＤ2（駆動トランジスタ１２１のソース端）における電位補正値ΔＶの値を減じた値の２乗に比例する。換言すると、有機ＥＬ素子１２７を流れる電流Ｉdsは、有機ＥＬ素子１２７の閾値電圧ＶthEL及び駆動トランジスタ１２１の閾値電圧Ｖthには依存しない。即ち、有機ＥＬ素子１２７の発光量（輝度）は、有機ＥＬ素子１２７の閾値電圧ＶthELの影響及び駆動トランジスタ１２１の閾値電圧Ｖthの影響を受けない。そして、第（ｎ，ｍ）番目の有機ＥＬ素子１２７の輝度は、電流Ｉdsに対応した値である。
【０１４２】
しかも、移動度μの大きな駆動トランジスタ１２１ほど、電位補正値ΔＶが大きくなるので、ゲート・ソース間電圧Ｖgsの値が小さくなる。したがって、式（５）において、移動度μの値が大きくとも、（Ｖsig−Ｖofs−ΔＶ）2の値が小さくなる結果、ドレイン電流Ｉdsを補正することができる。即ち、移動度μの異なる駆動トランジスタ１２１においても、映像信号Ｖsigの値が同じであれば、ドレイン電流Ｉdsが略同じとなる結果、有機ＥＬ素子１２７を流れ、有機ＥＬ素子１２７の輝度を制御する電流Ｉdsが均一化される。即ち、移動度μのばらつき（更には、ｋのばらつき）に起因する有機ＥＬ素子１２７の輝度のばらつきを補正することができる。
【０１４３】
又、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果により、発光期間の最初でブートストラップ動作が行なわれ、駆動トランジスタ１２１のゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth−ΔＶ”を一定に維持したまま、駆動トランジスタ１２１のゲート電位Ｖg及びソース電位Ｖsが上昇する。駆動トランジスタ１２１のソース電位Ｖsが“−Ｖth＋ΔＶ＋Ｖel”となることで、ゲート電位Ｖgは“Ｖin＋Ｖel”となる。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は、一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流す。その結果、有機ＥＬ素子１２７のアノード端Ａの電位（＝ノードＮＤ１２２の電位）は、有機ＥＬ素子１２７に飽和状態での駆動電流Ｉdsという電流が流れ得る電圧まで上昇する。
【０１４４】
ここで、有機ＥＬ素子１２７は、発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、時間の経過とともに、ノードＮＤ１２２の電位も変化する。しかしながら、このような有機ＥＬ素子１２７の経時劣化によりそのアノード電位が変動しても、保持容量１２０に保持されたゲート・ソース間電圧Ｖgsは常に“Ｖin＋Ｖth−ΔＶ”で一定に維持される。駆動トランジスタ１２１が定電流源として動作することから、有機ＥＬ素子１２７のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ１２１のソース電位Ｖsが変化したとしても、保持容量１２０によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定（≒Ｖin＋Ｖth−ΔＶ）に保たれているため、有機ＥＬ素子１２７に流れる電流は変わらず、したがって有機ＥＬ素子１２７の発光輝度も一定に保たれる。実際にはブートストラップゲインは「１」よりも小さいので、ゲート・ソース間電位Ｖgsは「Ｖin＋Ｖth−ΔＶ」よりも小さくなるが、そのブートストラップゲインに応じたゲート・ソース間電位Ｖgsに保たれることには変わりがない。
【０１４５】
以上のように、実施例１の画素回路１０は、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成され、駆動トランジスタ１２１の特性ばらつき（本例では閾値電圧Ｖth及びキャリア移動度μのばらつき）による駆動電流Ｉdsに与える影響を防ぐために、閾値電圧Ｖth及びキャリア移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっている。ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthに相当する電圧と移動度補正用の電位補正値ΔＶとによって調整されているため、有機ＥＬ素子１２７の発光輝度は駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつきの影響を受けることがないし、有機ＥＬ素子１２７の経時劣化の影響も受けない。入力される映像信号Ｖsig（信号振幅Ｖin）に対応する安定した階調で表示でき、高画質の画像を得ることができる。
【０１４６】
又、画素回路１０は、ｎチャネル型の駆動トランジスタ１２１を用いたソースフォロア回路によって構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、有機ＥＬ素子１２７の駆動が可能になる。又、駆動トランジスタ１２１及びその周辺部のサンプリングトランジスタ１２５等も含めてｎチャネル型のみのトランジスタを用いて画素回路１０を構成することができ、トランジスタ作製においても低コスト化が図れる。
【０１４７】
［素子特性の環境依存性と補正処理の関係］
前述のように、図６に示した駆動タイミングでは、素子の特性むら（前例では駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつき及び経時変動）に起因する表示むらを改善するべく、書込駆動パルスWSや電源駆動パルスDSLのタイミングによって各トランジスタを制御して表示輝度を制御している。
【０１４８】
ここで、画素回路１０を構成する駆動トランジスタ１２１の特性（ここでは閾値電圧Ｖthや移動度μ）は、環境特性の影響を受け、例えば温度変化に応じて、閾値電圧Ｖthや移動度μが変化する。このため、環境特性の変化に関わらず一定の書込駆動パルスWSや電源駆動パルスDSLを使用して閾値補正や移動度補正を行なっていたのでは、必ずしも適正な補正を実現できないと云うことが分かった。ある環境条件下では素子特性のばらつきに起因する表示むらを抑制できていたとしても、環境条件が変わると、適正な補正制御ができなくなり、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象が発生する。以下に、この点について説明する。
【０１４９】
図８は、画素回路１０の周辺に設けられる回路（周辺回路）の比較例を説明する図である。図８（Ａ）は、比較例の周辺回路４００Ｚの汎用的な構成例を示し、図８（Ｂ）は、その動作を説明するタイミングチャートである。図８（Ｃ）は、特に、書込駆動パルスWSに関しての周辺回路４００Ｚの構成例を示す。 周辺回路４００は、画素回路１０内の各種のトランジスタを駆動する駆動信号を生成する回路の総称であり、図１との対応では制御部１０９及びインタフェース部（垂直ＩＦ部１３３及び水平ＩＦ部１３６）に対応する。周辺回路４００では、信号を出力するに当たって、例えば、信号系については出力タイミングだけでなくその信号レベルも管理される一方、トランジスタのオン／オフ制御でよいものに関しては出力波形（出力タイミングや立上り或いは立下りの遷移特性等）が管理される。一例として、図８では、トランジスタのオン／オフ制御を行なう駆動パルスの生成に着目して示している。
【０１５０】
図８（Ａ）に示すように、周辺回路４００Ｚは、シフトレジスタ部４１０と、論理回路部４２０と、レベルシフト部４３０と、出力バッファ部４４０とを有する走査部を備える。図示を割愛しているが、シフトレジスタ部４１０の前段にはインタフェース部が設けられる。この構成は、垂直走査系及び水平走査系の各駆動パルスについて同様に適用可能である。
【０１５１】
シフトレジスタ部４１０は、レジスタ４１２（Ｓ／Ｒ）が複数段（少なくとも行数分或いは列数分）縦続接続されて設けられており、画素アレイ部１０２の各画素回路１０を行単位或いは列行単位で順次選択する。例えば、図８（Ｂ）に示すように、図示しないインタフェース部からスタートパルスSPが初段のレジスタ４１２に与えられると、そのスタートパルスSPを図示しないインタフェース部からのシフトロックCK_1（走査クロック）に同期してレジスタ４１２で順次シフトし、一単位期間幅のアクティブＨのシフトパルスSFTPとして各段から出力する（図中の参照子「_n」は段数を示す）。レジスタ４１２に入力されるシフトロックCK_1の１周期は駆動パルスの１周期と同じであり、例えば書込駆動パルスWSについては１水平周期と同じである。
【０１５２】
論理回路部４２０は、論理回路４２２（Logic）を段ごとに有しており、各段のレジスタ４１２からのシフトパルスSFTPが対応する段の論理回路４２２に供給されるとともに、図示しないインタフェース部からイネーブルパルスENが与えられる。論理回路４２２は、シフトパルスSFTPとイネーブルパルスENとに基づき、規定されている論理に従って、画素アレイ部１０２の走査線に与えられる駆動パルスの元となるパルス信号を生成する。場合によっては、シフトパルスSFTPに基づき複数のシフトロックCK_1に亘るウィンドウパルスを生成し、ウィンドウパルスとイネーブルパルスENとに基づき、規定されている論理に従って、画素アレイ部１０２の走査線に与えられる駆動パルスの元となるパルス信号を生成することもある。例えば、図８（Ｂ）に示すように、シフトパルスSFTPとイネーブルパルスENとの論理積をとることで、実質的に、駆動パルスの元となるパルス信号が順次シフトされて出力される。
【０１５３】
レベルシフト部４３０は、レベル変換部４３２（Ｌ／Ｓ）を段ごとに有しており、対応する段の論理回路４２２からの比較的狭振幅（全体的な電圧レベルも低い）のパルス信号を比較的広振幅（全体的な電圧レベルも高い）の出力パルスに増幅する。
【０１５４】
出力バッファ部４４０は、バッファ４４２（Buffer）を段ごとに有しており、対応する段のレベル変換部４３２からの比較的広振幅（全体的な電圧レベルも高い）の出力パルスを、対応する列或いは行の配線（走査線）に出力する。
【０１５５】
例えば、書込駆動パルスWSに関しては、図８（Ｃ）に示すように、シフトレジスタ部４１０には、周期が１水平走査期間（１Ｈ）のシフトロックCK_1が供給され、論理回路部４２０の各論理回路４２２には、閾値補正用のイネーブルパルスWSEN_1と移動度補正用のイネーブルパルスWSEN_2とが共通に供給される。閾値補正用のイネーブルパルスWSEN_1は、初期化期間Ｄ及び閾値補正期間Ｅを規定し、移動度補正用のイネーブルパルスWSEN_2は書込み＆移動度補正期間Ｈを規定する。
【０１５６】
図９は、図８（Ｃ）における論理回路４２２のタイミング例と、当該タイミングを実現する詳細な構成例とを示す。論理回路部４２０では、図９（Ａ）に示すように、論理回路４２２において、イネーブルパルスWSEN_1とイネーブルパルスWSEN_2との論理和をとり、更にこの論理和と対応する段のレジスタ４１２からのシフトパルスSFTPとの論理積をとることで、書込走査線１０４WSに供給する書込駆動パルスWSの元となるパルス信号を生成する。当該機能を実現するべく、例えば、図９（Ｂ）に示すように、論理回路４２２は、インバータ４６２及びインバータ４６４と、ＮＡＮＤゲート４６６及びＮＡＮＤゲート４６８とを有する。インバータ４６２とインバータ４６４とＮＡＮＤゲート４６６とによりＯＲゲートが構成される。
【０１５７】
図８（Ｃ）及び図９では、書込駆動パルスWSに関して示しているが、電源駆動パルスDSLに関しては、閾値補正用のイネーブルパルスWSEN_1と移動度補正用のイネーブルパルスWSEN_2とを、電源供給用のイネーブルパルスDSENに変更すればよい。又、レベルシフト部４３０や出力バッファ部４４０に関しては、例えば電源回路に変更し、イネーブルパルスDSENがアクティブのときには第１電位Ｖcc_Hを出力し、イネーブルパルスDSENがインアクティブのときには第２電位Ｖcc_Lを出力するように変更すればよい。
【０１５８】
図９（Ｂ）に示すような周辺回路４００Ｚの構成の場合、駆動パルスの元になるパルス信号を生成する論理回路部４２０（論理回路４２２）は、閾値補正期間や移動度補正期間を環境変化に応じて変化させ得る構成にはなっていない。一方、図６のタイミングチャートに示すように、例えば移動度補正期間では、信号書込みを行ないながら移動度補正を行なう駆動となっており、移動度補正動作自体は、補正用のパルス幅に敏感に影響を受ける。例えば、パネル環境温度変化等により画素回路１０を構成する駆動トランジスタ１２１の特性が変動し、最適な移動度補正時間が変化した場合、図９（Ｂ）に示す論理回路４２２では、移動度補正期間を規定する書込駆動パルスWSのパルス幅は環境温度によらず一定であるため、正常な移動度補正動作が行なわれず、ユニフォミティ劣化の要因になる。
【０１５９】
［素子特性の環境依存性に対応した補正期間調整の手法］
素子特性は環境依存性を持つので、環境によらず補正期間を一定としていたのでは、適正な補正動作とならない可能性があり、表示むらの原因となってしまう。このため、素子特性の環境依存性に対応して補正期間を調整可能な構成の開発要求がある。
【０１６０】
本実施形態は、この要求に対して、トランジスタの環境依存性を利用して、画素回路１０を構成する素子の特性の環境依存性に応じて、補正期間を適正な方向に調整し得る構成にすることで、環境変動が表示むらの原因となってしまう現象を改善する。
【０１６１】
〔対策手法の基本〕
図１０は、素子特性の環境依存性に対応して補正期間を自動調整する手法の基本概念を説明する図である。図１０（Ａ）は、構成例を示し、図１０（Ｂ）及び図１０（Ｃ）は、動作を説明するタイミングチャートである。
【０１６２】
素子特性の環境依存性に対応して補正期間を自動調整する手法は、図１０（Ａ）に示すように、論理回路部４２０（論理回路４２２）に入力されるイネーブルパルスENの経路上に補正期間調整部４６０を設けること実現される。補正期間調整部４６０は、駆動トランジスタ１２１とサンプリングトランジスタ１２５の少なくとも一方で使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部の一例である。因みに、画素回路１０を構成する素子の特性の温度や湿度等の環境依存性に応じて、補正期間を適正な方向に調整するべく、補正期間調整部４６０はできるだけ画素回路１０を構成する素子（駆動トランジスタ１２１やサンプリングトランジスタ１２５）に近い場所に配置するのがよく、例えば画素アレイ部１０２外に配置する場合でも画素アレイ部１０２の近傍に配置するとよい。或いは、画素アレイ部１０２内に配置してもよい。
【０１６３】
補正期間調整部４６０は、遅延部４６２とゲート回路部４６６とを有し、遅延部４６２のパルス遅延の温度や湿度等の環境依存性を利用してパルス幅を調整する。これにより、画素回路を構成する素子特性の温度や湿度等の環境依存性を相殺するように遅延部４６２によりパルス幅が環境変化に応じて自動調整されたパルス信号に基づいて駆動パルスを生成することができる。
【０１６４】
遅延部４６２は、イネーブルパルスENを遅延させるべく、例えばバッファ或いはインバータを１段又は複数段備えて構成すればよい。ここで、遅延部４６２を構成するバッファ或いはインバータは、温度や湿度等の環境パラメータが上昇したときには遅延量が小さくなるとする。仮に、遅延部４６２を構成するバッファ或いはインバータが、温度や湿度等の環境パラメータが上昇したときには遅延量が大きくなるものの場合には、後述の説明における変化方向を逆にして捉えればよい。ゲート回路部４６６は、遅延されていないイネーブルパルスENと遅延部４６２により遅延されたイネーブルパルス（遅延イネーブルパルスENDL）とに基づいてパルス信号を生成するものであり、ＮＡＮＤゲート（或いはＡＮＤゲート）やＮＯＲゲート（或いはＯＲゲート）を使用した構成や、更には、論理反転が必要のときにはインバータを使用した構成とすればよい。
【０１６５】
イネーブルパルスENに代えて、ゲート回路部４６６で生成されたパルス信号が論理回路４２２に供給される。遅延部４６２及びゲート回路部４６６を介して補正期間を規定するイネーブルパルスENを成型し、論理回路４２２に供給することで、パネル環境温度ごとにパルス幅を自動調節することができる。
【０１６６】
図１０（Ｂ）には、環境（例えば温度や湿度等）の変動方向と補正期間の調整方向とが反対の場合の動作例１を説明するタイミングチャートが示されている。「方向が反対の場合」とは例えば、温度や湿度が上昇したときには、それに応じて最適な補正期間が短くなり、逆に、温度や湿度が下降したときには、それに応じて最適な補正期間が長くなる場合を意味する。図示のように、イネーブルパルスENは遅延部４６２によりΔＴだけ遅延される。ここで、遅延部４６２を構成するバッファ或いはインバータは、前述のように、温度や湿度等の環境パラメータが上昇したときには遅延量が小さくなると仮定する。
【０１６７】
ゲート回路部４６６には、イネーブルパルスENと遅延イネーブルパルスENDLとが入力される。ゲート回路部４６６は、イネーブルパルスENと遅延イネーブルパルスENDLとに基づき、環境（例えば温度や湿度等）の変動方向と補正期間の調整方向とが反対となるパルス信号を生成する。図の例では、ゲート回路部４６６は、イネーブルパルスENの立上りエッジから遅延イネーブルパルスENDLの立上りエッジまでの期間に基づくパルス信号を生成する。イネーブルパルスENの立下りエッジから遅延イネーブルパルスENDLの立下りエッジまでの期間に基づくパルス信号を生成してもよい。
【０１６８】
補正期間調整部４６０によるイネーブルパルスENの成型時に、遅延部４６２を形成するトランジスタ特性に応じた遅延量で遅延イネーブルパルスENDLが出力される。仮にパネル環境温度が高く最適な補正時間が短時間側にシフトした場合、遅延部４６２のトランジスタ特性も変動し、遅延イネーブルパルスENDLの遅延量ΔＴが少なくなる。このため、ゲート回路部４６６にて生成される、イネーブルパルスENの立上りエッジから遅延イネーブルパルスENDLの立上りエッジまでの期間に基づくパルス信号の幅は狭くなる。これにより、パネル環境温度変化に応じてパルス幅の自動調節が可能となる。
【０１６９】
図１０（Ｃ）には、環境（例えば温度や湿度等）の変動方向と補正期間の調整方向とが同一の場合の動作例２を説明するタイミングチャートが示されている。「方向が同一の場合」とは例えば、温度や湿度が上昇したときには、それに応じて最適な補正期間が長くなり、逆に、温度や湿度が下降したときには、それに応じて最適な補正期間が短くなる場合を意味する。ゲート回路部４６６には、イネーブルパルスENと遅延イネーブルパルスENDLとが入力される。ゲート回路部４６６は、イネーブルパルスENと遅延イネーブルパルスENDLとに基づき、環境（例えば温度や湿度等）の変動方向と補正期間の調整方向とが同じとなるパルス信号を生成する。図の例では、ゲート回路部４６６は、遅延イネーブルパルスENDLの立上りエッジからイネーブルパルスENの立下りエッジまでの期間に基づくパルス信号を生成する。遅延イネーブルパルスENDLの立下りエッジからイネーブルパルスENの立上りエッジまでの期間に基づくパルス信号を生成してもよい。
【０１７０】
補正期間調整部４６０によるイネーブルパルスENの成型時に、遅延部４６２を形成するトランジスタ特性に応じた遅延量で遅延イネーブルパルスENDLが出力される。仮にパネル環境温度が高く最適な補正時間が長時間側にシフトした場合、遅延部４６２のトランジスタ特性も変動し、遅延イネーブルパルスENDLの遅延量ΔＴが少なくなる。このため、ゲート回路部４６６にて生成される、遅延イネーブルパルスENDLの立上りエッジからイネーブルパルスENの立下りエッジまでの期間に基づくパルス信号の幅は広くなる。これにより、パネル環境温度変化に応じてパルス幅の自動調節が可能となる。
【０１７１】
〔対策手法の適用例〕
図１１は、素子特性の環境依存性に対応して補正期間を自動調整する手法の具体的な適用例を説明する図である。ここでは、移動度補正期間への適用例で示している。図１１（Ａ）は、実施例１の周辺回路４００Ａの回路構成例である。図１１（Ｂ）は、周辺回路４００Ａに設けられた補正期間調整部４６０の詳細構成例である。図１１（Ｃ）は、図１１（Ｂ）に示した補正期間調整部４６０の動作を説明するタイミングチャートである。
【０１７２】
図１１（Ａ）に示すように、周辺回路４００Ａは、移動度補正用のイネーブルパルスWSEN_2の経路上に補正期間調整部４６０が設けられている。その他は、図９（Ｂ）に示した比較例の周辺回路４００Ｚと同じである。
【０１７３】
補正期間調整部４６０の詳細構成例が図１１（Ｂ）に示されている。遅延部４６２は奇数個のインバータ４６４が縦続接続されて構成されている。ゲート回路部４６６は、ＮＡＮＤゲート４６８と、その後段に設けられたインバータ４６９とで構成されている。
【０１７４】
補正期間調整部４６０の動作例が図１１（Ｃ）に示されている。遅延部４６２は、奇数個のインバータ４６４が縦続接続されているので、入力された移動度補正用のイネーブルパルスWSEN_2（波形Ａ）が遅延量ΔＴだけ遅延されるとともに論理反転されるので、反転遅延イネーブルパルスNWSENDL_2が出力される（波形Ｂ）。
【０１７５】
ＮＡＮＤゲート４６８には、イネーブルパルスWSEN_2と反転遅延イネーブルパルスNWSENDL_2とに基づき、イネーブルパルスWSEN_2の立上りエッジから反転遅延イネーブルパルスNWSENDL_2の立下りエッジまでの期間に基づくパルス信号を生成する（波形Ｃ）。インバータ４６９は、ＮＡＮＤゲート４６８の出力パルス（波形Ｃ）を論理反転したパルス信号（波形Ｄ）を論理回路４２２に供給する。波形ＤのアクティブＨの期間が移動度補正期間を規定する。
【０１７６】
補正期間調整部４６０によるイネーブルパルスWSEN_2の成型時に、遅延部４６２を形成するトランジスタ特性に応じた遅延量ΔＴで反転遅延イネーブルパルスNWSENDL_2が出力される。仮にパネル環境温度が高く最適な補正時間が短時間側にシフトした場合、遅延部４６２のトランジスタ特性も変動し、遅延イネーブルパルスENDLの遅延量ΔＴが少なくなる。このため、ゲート回路部４６６にて生成される、イネーブルパルスENの立上りエッジから遅延イネーブルパルスENDLの立上りエッジまでの期間に基づくパルス信号の幅は狭くなる。これにより、パネル環境温度変化に応じて移動度補正期間を規定するパルス幅の自動調節が可能となる。遅延部４６２によりパルス幅を成型することで、パネル環境温度に応じて自動的に最適なパルス幅を持つ書込駆動パルスWSを書込走査線１０４WSに供給することができる。
【実施例２】
【０１７７】
前述のように、図６に示した駆動タイミングでは、素子の特性むら（前例では駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつき及び経時変動）に起因する表示むらを改善するべく、書込駆動パルスWSや電源駆動パルスDSLのタイミングによって各トランジスタを制御して表示輝度を制御している。このため、駆動パルスの形状（振幅、レベル、幅等）がばらつくと、適正な制御ができなくなり、表示むらの原因となってしまう。
【０１７８】
例えば、移動度補正においては、図６のタイミングチャートに示すように、信号書き込みを行ないながら移動度補正を行なう駆動となっており、移動度補正動作は、書込み＆移動度補正期間Ｈを規定する書込駆動パルスWSのパルス幅に敏感に影響を受け、パルス幅の列ごとのばらつきがユニフォミティ劣化に直結する。又、移動度の大きなトランジスタ等の場合、閾値補正を複数回行なう分割閾値補正にあっては、休止期間中におけるブートストラップが顕著になる。特に、１回目の閾値補正のパルス形状が行ごとにばらつくとブートストラップの影響で補正に行ごとのばらつきが発生しユニフォミティが損なわれる。
【０１７９】
例えば、図８（Ａ）や図８（Ｃ）に示すような周辺回路４００Ｚの構成の場合、各列或いは各行の同一種類（同一名称）の信号に関して、列ごと或いは行ごとに駆動パルスを生成し、対応する列或いは行の各配線（走査線）に出力する。このため、駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつくと表示むらの原因となってしまう。例えば、図８（Ｃ）に示す２Ｔｒ／１Ｃ構成に使用される書込駆動パルスWSに関しては、閾値補正用のイネーブルパルスWSEN_1と移動度補正用のイネーブルパルスWSEN_2の各パルス波形を各段の論理回路４２２に入力し、書込駆動パルスWSの元になるパルス信号を生成するが、各段の論理回路４２２を構成する図示しないトランジスタの特性がばらついた場合には、画素回路１０に供給する書込駆動パルスWSのパルス形状がばらつき、ヨコスジ（ライン状のノイズ）等の原因となってしまう。論理回路４２２を構成するトランジスタの特性のばらつきに起因する移動度補正期間のばらつきは輝度むら（ヨコスジ）として現れ、画質劣化に繋がってしまう。
【０１８０】
又、閾値補正に関しては、電源供給用のイネーブルパルスDSENに基づく電源駆動パルスDSLの立上りと閾値補正用のイネーブルパルスWSEN_1に基づく書込駆動パルスWSの立下りとで最初の閾値補正期間が規定されるが、電源駆動パルスDSLと書込駆動パルスWSのパルス形状がばらつくと、最初の閾値補正期間がばらつき、その後のブートストラップの影響で補正にばらつきが発生しユニフォミティが損なわれる。
【０１８１】
図８（Ｃ）では、２Ｔｒ／１Ｃ構成に使用される書込駆動パルスWSに着目して説明したが、その他の５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型でも、画素回路１０の各トランジスタを制御する駆動パルスのパルス形状が行（或いは列）ごとにばらつくと、表示むらが発生する。例えば、５Ｔｒ／１Ｃ型における移動度補正では、第１トランジスタＴＲ1を駆動する駆動パルス（駆動トランジスタＴＲDに電源電圧を印加するための制御パルス：電源走査パルスDSと記す）と書込トランジスタＴＲWを駆動する書込駆動パルスWSの各アクティブ期間によって移動度補正期間が規定されることがある。この場合、電源走査パルスSDと書込駆動パルスWSのそれぞれについて、パルス形状が行ごとにばらつくと移動度補正期間が行ごとにばらついてしまう。この点は、同様に第１トランジスタＴＲ1を具備する４Ｔｒ／１Ｃ型や３Ｔｒ／１Ｃ型でも云える。又、閾値補正に関しては、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型の何れも、第１トランジスタＴＲ1を駆動する電源走査パルスDSのアクティブ期間によって閾値補正期間が規定されることがある。この場合、電源走査パルスSDのパルス形状が行ごとにばらつくと、最初の閾値補正期間がばらつき、その後のブートストラップの影響で補正にばらつきが発生しユニフォミティが損なわれる。
【０１８２】
以上のようなことから、各列或いは各行の同一種類（同一名称）の信号に関して、列ごと或いは行ごとに駆動パルスを生成し、対応する列或いは行の各配線（走査線）に出力する構成の周辺回路４００Ｚの場合には、駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつく可能性があり、表示むらの原因となってしまう。このため、論理回路４２２を構成するトランジスタの特性ばらつきによる輝度変化を抑制する方式の開発要求がある。
【０１８３】
実施例２及び後述する実施例３では、この要求に対して、実施例１を適用しつつ更に、各列或いは各行の同一種類（同一名称）の信号に関して、複数列或いは複数行を一単位として、好適には１箇所で、駆動パルスの元になるパルス信号を生成する点に特徴がある。これにより、駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつく度合いを緩和し、論理回路４２２を構成するトランジスタの特性ばらつきに起因する駆動パルスの形状のばらつきによる補正期間のばらつきが輝度むら（カラー表示の場合は色むら）として現れる現象を改善する。
【０１８４】
図１２は、駆動パルスの元になるパルス信号を生成する論理回路を構成するトランジスタ特性のばらつきに起因する表示むら対策に着目した実施例２の画素回路の駆動方法を説明する図である。図１２（Ａ）は、実施例２の周辺回路４００Ｂの汎用的な構成例を示し、図１２（Ｂ）は、その動作を説明するタイミングチャートである。図１２（Ｃ）は、特に、書込駆動パルスWSに関しての周辺回路４００Ｂの構成例を示す。実施例２は、論理回路を構成するトランジスタの特性ばらつきに起因する移動度補正期間を規定する駆動パルスの形状（幅、変化特性等）が行ごとにばらつくことを解消する事例である。
【０１８５】
特に実施例２では、一単位ごとに、対応する複数列或いは複数行の各配線（走査線）にスイッチ回路を介して出力する。特に、一連の補正処理が一単位期間（ここでは一水平走査期間）で完結される場合に好適な事例である。「一単位ごとに、対応する複数列或いは複数行の各配線（走査線）にスイッチ回路を介して出力する」とは、他の単位との関係においては走査線への接続を入り組ませない（例えば交互にしない）ことを意味する。これは、パルス信号を一単位ごとに生成したとしても、その出力パルスを他の単位との関係において入り組ませて走査線へ供給したのでは、実質的に、走査線ごとに異なるパルス形状の駆動パルスが供給されることになるからである。「一単位ごとに、対応する複数列或いは複数行の各配線（走査線）にスイッチ回路を介して出力する」と、少なくとも、走査線ごとに異なるパルス形状の駆動パルスが供給されることは防止される。
【０１８６】
但し、単位ごとのパルス信号のパルス形状のばらつきによる影響が各単位の隣接する部分に現れ得る。この点においては、単位の数はできるだけ少ない方がよい。したがって、好適には、画素アレイ部１０２の両側で駆動パルスの元になるパルス信号を生成し、更に最も好適には１箇所で駆動パルスの元になるパルス信号を生成し、その後に、各列或いは各行の各配線（走査線）にスイッチ回路を介して出力する構成にするのがよい。
【０１８７】
例えば、実施例２では、図１２（Ａ）に示すように、周辺回路４００Ｂは、先ず、比較例の周辺回路４００Ｚにおける論理回路部４２０と出力バッファ部４４０とを取り外し、レベルシフト部４３０の後段に行ごと或いは列ごとに設けられたスイッチ回路４５２を具備するスイッチ部４５０を備えた構成になっている。シフトレジスタ部４１０の出力をレベルシフト部４３０に入力し、レベル変換されたシフトパルスを行ごと或いは列ごとにスイッチ回路４５２の制御入力端に供給する構成にしている。
【０１８８】
スイッチ回路４５２としては、好適にはトランスファーゲート構造のスイッチ回路（ＣＭＯＳスイッチが典型例）を利用した構成であるとよい。例えば、図示のように、スイッチ回路４５２は、ＮＭＯＳ４５４（ｎチャネル型のＭＯＳＦＥＴ）とＰＭＯＳ４５６（ｐチャネル型のＭＯＳＦＥＴ）とが相補接続されており、ＮＭＯＳ４５４の制御入力端側にはインバータ４５８が設けられており、更には、走査線をローレベルにするためのＮＭＯＳ４５９がスイッチ回路４５２の出力端及び走査線に接続されている。
【０１８９】
スイッチ回路４５２は、ＰＭＯＳ４５６の制御入力端とインバータ４５８の入力端がスイッチ回路４５２の制御入力端であり、当該制御入力端にレベル変換部４３２からのパルス信号が供給されるが、当該パルス信号がＬレベルのときに入力端の信号を取り込んで出力端側の走査線に出力する。このため、図１２（Ｂ）に示すように、シフトレジスタ部４１０は、図示しないインタフェース部からスタートパルスSPが与えられると、そのスタートパルスSPを図示しないインタフェース部からのシフトロックCK_1に同期してレジスタ４１２で順次シフトし、一単位期間幅のアクティブＬのシフトパルスNSFTPとして各段から出力する。その後、比較的狭振幅（全体的な電圧レベルも低い）のシフトパルスNSFTPがレベル変換部４３２により比較的広振幅（全体的な電圧レベルも高い）のパルス信号に増幅されてスイッチ回路４５２の制御入力端に入力される。図示しないが、インバータ４５８の出力端側をＰＭＯＳ４５６とする相補接続にすることもでき、この場合には、シフトレジスタ部４１０は、アクティブＨのシフトパルスSFTPを各段から出力すればよいし、この変更に応じてＮＭＯＳ４５９の制御入力端にインバータを設けるとよい。
【０１９０】
周辺回路４００Ｂは、走査部の他に、画素アレイ部１０２外（ここでは１箇所）で駆動パルスを生成するべく、レベル変換部４８２（レベル変換部４３２と対応）と論理回路４８４（論理回路４２２と対応）とバッファ４８６（バッファ４４２と対応）とを具備したパルス生成部４８０を有する。パルス生成部４８０の前段には実施例１で説明した補正期間調整部４６０が設けられており、イネーブルパルスENに関して、画素回路１０を構成する駆動トランジスタ１２１の特性の環境依存性に対応した補正期間に調整された調整済イネーブルパルスENZがパルス生成部４８０に供給される。特に、実施例２の周辺回路４００Ｂは、パルス生成部４８０を、走査線の最外部に配置している点に特徴がある。論理回路４８４は、アクティブＨのパルス信号を生成しバッファ４８６を介してスイッチ回路４５２の入力端に供給する。図示しないが、バッファ４８６を複数列或いは複数行（全行或いは全列とはならない範囲で）を一単位として、その単位ごとに設けてもよいし、列ごと或いは行ごとに設けてもよい。パルス生成部４８０においては、補正期間調整部４６０から入力される比較的狭振幅（全体的な電圧レベルも低い）の調整済イネーブルパルスENZのパルス波形を１箇所のレベル変換部４８２を通して、比較的広振幅（全体的な電圧レベルも高い）のパルス信号に増幅して、１箇所の論理回路４８４に入力し、駆動パルスの元になる比較的広振幅（全体的な電圧レベルも高い）のパルス信号を生成する。尚、ここでは、１種（特に明示された自身用）の駆動パルスについての調整済イネーブルパルスENZに基づく最も簡易な構成例で説明しているが、場合によっては、他の駆動パルスについてのイネーブルパルスENを利用して新たな種類の駆動パルスの元となるパルス信号を生成することもある。
【０１９１】
周辺回路４００Ｂは、論理回路４８４で生成されたパルス信号を、バッファ４４２を通して、各列或いは各行に設けられたスイッチ回路４５２の入力端に入力し、スイッチ回路４５２の制御入力端を、各行或いは各列のレベル変換部４３２からのシフトパルスNSFTPにて各々所望のパルスを抜き出す。即ち、シフトパルスNSFTPがインアクティブＨのときにはＮＭＯＳ４５４とＰＭＯＳ４５６とで構成されたＣＭＯＳスイッチがオフしＮＭＯＳ４５９がオンすることで走査線の電位がローレベルとなる。一方、シフトパルスNSFTPがアクティブＬのときにはＮＭＯＳ４５４とＰＭＯＳ４５６とで構成されたＣＭＯＳスイッチがオンしＮＭＯＳ４５９がオフすることで、走査線の電位がバッファ４８６の出力電位とほぼ同じになり、パルス生成部４８０で生成されたパルス信号が駆動パルスとして走査線に出力される。パルス生成部４８０ごとに論理回路４８４を構成するトランジスタの特性ばらつきがあったとしても、その影響は全行或いは全列に同じように現れる。このため、論理回路４８４を構成するトランジスタの特性ばらつきに起因する駆動パルスの波形形状が行ごと或いは列ごとにばらつくことを抑制でき、輝度変化（表示むら）を抑制することができる。
【０１９２】
図示しないが、レベル変換部４８２と論理回路４８４との配置順を逆にしてもよい。この場合、論理回路４８４の構成を低電圧回路で構成できる利点がある。この場合、パルス生成部４８０においては、補正期間調整部４６０から入力される比較的狭振幅（全体的な電圧レベルも低い）の調整済イネーブルパルスENZのパルス波形を１箇所の論理回路４８４に入力し、駆動パルスの元になる比較的狭振幅（全体的な電圧レベルも低い）のパルス信号を生成する。その後、１箇所のレベル変換部４８２を通して、比較的広振幅（全体的な電圧レベルも高い）のパルス信号に増幅して、バッファ４４２を通して、各列或いは各行に設けられたスイッチ回路４５２の入力端に入力し、スイッチ回路４５２の制御入力端を、各行或いは各列のレベル変換部４３２からのシフトパルスNSFTPにて各々所望のパルスを抜き出す。
【０１９３】
例えば、２Ｔｒ／１Ｃ構成に使用される書込駆動パルスWSに関しては、図１２（Ｃ）に示すように、閾値補正用のイネーブルパルスWSEN_1と移動度補正用のイネーブルパルスWSEN_2に基づく補正期間調整部４６０にてパルス幅調整された調整済イネーブルパルスWSENZ_2とがレベル変換部４８２に供給され、比較的広振幅（全体的な電圧レベルも高い）のパルス信号に増幅されて論理回路４８４に供給される。論理回路４８４では、比較的広振幅（全体的な電圧レベルも高い）のイネーブルパルスWSEN_1とイネーブルパルスWSEN_2との論理和をとり、書込走査線１０４WSに供給する書込駆動パルスWSの元となるパルス信号を生成する。
【０１９４】
図１２（Ｃ）では、２Ｔｒ／１Ｃ構成において、書込駆動パルスWSに関して示しているが、電源駆動パルスDSLに関しては、閾値補正用のイネーブルパルスWSEN_1と移動度補正用のイネーブルパルスWSEN_2とを、電源供給用のイネーブルパルスDSENに変更すればよい。又、レベルシフト部４３０や出力バッファ部４４０に関しては、例えば電源回路に変更し、イネーブルパルスDSENがアクティブのときには第１電位Ｖcc_Hを出力し、イネーブルパルスDSENがインアクティブのときには第２電位Ｖcc_Lを出力するように変更すればよい。この点は、比較例と同様である。
【０１９５】
図１２（Ａ）や図１２（Ｃ）に示すような周辺回路４００Ｂの構成の場合、各列或いは各行の同一種類（同一名称）の信号に関して、画素アレイ部１０２の外部から入力されるイネーブルパルスENのパルス波形を１箇所の論理回路４２２に入力し、駆動パルスの元になるパルス信号を生成する。その後、バッファ４４２を通して、各列或いは各行に設けられたスイッチ回路４５２の入力端に入力し、スイッチ回路４５２の制御入力端を、各行或いは各列のレベル変換部４３２からのパルス信号にて各々所望のパルスを抜き出す。このような構成により、パネル環境温度変化に応じてパルス幅の自動調節が可能となるし、各行或いは各列に駆動パルスの形状のばらつきのない安定したパルス波形を供給することができ、論理回路４２２を構成するトランジスタの特性のばらつきに起因する補正期間のばらつきによる輝度むらを抑制することができる。図１２（Ｃ）に示す書込駆動パルスWSに関して云えば、各行に閾値補正用のパルスや移動度補正用のパルス形状のばらつきのない安定した波形を供給することができ、環境温度変化に左右されずヨコスジのないユニフォミティの良好なパネルが得られる。
【０１９６】
図１２（Ｃ）では、２Ｔｒ／１Ｃ構成に使用される書込駆動パルスWSに着目して説明したが、その他の５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型でも、画素回路１０の各トランジスタを制御する各行或いは各列の駆動パルスの形状をばらつきのない安定したパルス波形とすることができる。例えば、５Ｔｒ／１Ｃ型における移動度補正では、第１トランジスタＴＲ1を駆動する電源走査パルスDSと書込トランジスタＴＲWを駆動する書込駆動パルスWSの各アクティブ期間によって移動度補正期間が規定されることがあるが、電源走査パルスSDと書込駆動パルスWSのそれぞれについて、各行の各駆動パルスの形状をばらつきのない安定したパルス波形とすることができる。移動度補正期間の行ごとのばらつきを抑えることができるので、輝度むらのない良好な画像を表示することができる。この点は、同様に第１トランジスタＴＲ1を具備する４Ｔｒ／１Ｃ型や３Ｔｒ／１Ｃ型でも云える。又、閾値補正に関しては、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型の何れも、第１トランジスタＴＲ1を駆動する電源走査パルスDSのアクティブ期間によって閾値補正期間が規定されることがあるが、各行の電源走査パルスDSの形状をばらつきのない安定したパルス波形とすることができる。電源走査パルスSDのパルス形状が行ごとにばらつくことが抑制されるので、最初の閾値補正期間が行ごとにばらつくことを抑えることができるので、輝度むらのない良好な画像を表示することができる。
【０１９７】
［変形例］
実施例２の周辺回路４００Ｂでは、パルス生成部４８０を、走査線の最外部に配置していたが、これに限らず、例えば、図示しないが、走査線の配列方向の中間部に配置してもよい。中間部で分けた走査線の領域ごと（例えば走査方向の前段側の半分用と後段側の半分用）にバッファ４８６を設けてもよい。その他の点は実施例２と同様である。こうすることで、バッファ４８６から出力されるパルス信号の遅延量の差による弊害を小さくできる。或いは、１つのパルス生成部４８０を走査線の配列方向の丁度真ん中付近に配置することに限らず、複数のパルス生成部４８０を設ける場合にも、同様の手法を適用できる。例えば、図示しないが、Ｎ個（図は２個）のパルス生成部４８０を設ける場合には、走査線の配列方向をＮ個の領域に区分し、区分ごとに走査線の配列方向の丁度真ん中付近にパルス生成部４８０を配置すればよい。区分ごとに中間部で分けた走査線の領域ごと（例えば各区分における走査方向の前段側の半分用と後段側の半分用）にバッファ４８６を設けてもよい。
【実施例３】
【０１９８】
図１３は、駆動パルスの元になるパルス信号を生成する論理回路を構成するトランジスタ特性のばらつきに起因する表示むら対策に着目した実施例３の画素回路の駆動方法を説明する図である。図１３（Ａ）は、実施例３の周辺回路４００Ｃの汎用的な構成例を示し、図１３（Ｂ）は、その動作を説明するタイミングチャートである。
【０１９９】
実施例３では、各列或いは各行の同一種類（同一名称）の信号に関して、複数列或いは複数行を一単位として、好適には１箇所で、駆動パルスの元になるパルス信号を生成し、このパルス信号を行ごと或いは列ごとに順にシフトして走査線への駆動パルスとして供給する。駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつく度合いを緩和し、論理回路を構成するトランジスタの特性ばらつきに起因する駆動パルスの形状のばらつきによる補正期間のばらつきが輝度むら（カラー表示の場合は色むら）として現れる現象を改善する。これにより、一連の補正処理が一単位期間で完結される場合に限らず、一連の補正処理が複数の単位期間に亘る場合においても、駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつく度合いを緩和し、論理回路４２２を構成するトランジスタの特性ばらつきに起因する駆動パルスの形状のばらつきによる補正期間のばらつきが輝度むら（カラー表示の場合は色むら）として現れる現象を改善する。
【０２００】
例えば、分割閾値補正と移動度補正とを併用する場合、図６に示したタイミングチャートから理解されるように、書込駆動パルスWSの１サイクルは、初期化期間Ｄ、閾値補正期間Ｅ、書込み＆移動度補正期間Ｈが存在し、複数の水平走査期間（単位期間の一例）に亘る。書込み＆移動度補正を行なうラインと分割閾値補正を行なう他のラインとでは書込駆動パルスWSが異なるため、全ラインに対して同じ駆動パルスを１箇所から供給して各ラインではスイッチ選択する実施例１や実施例２の構成では、駆動パルスの波形ばらつきの問題に対する改善ができない。
【０２０１】
実施例３では、この対策として、処理サイクルの全体が複数の水平走査期間に亘る駆動パルスに関して、その元になるパルス信号を予め生成してから順次シフトして走査線に出力する構成とすることで対処する。実施例１等では、レジスタ４１２に入力されるシフトロックCK_1の１周期は駆動パルスの１周期と同じであり、例えば書込駆動パルスWSについては１水平周期と同じであった。これに対して、実施例３では、１水平周期内における初期化期間Ｄ、閾値補正期間Ｅ、或いは書込み＆移動度補正期間Ｈの分解能（１水平周期に対してＭ倍とする）を担保するべく実施例１等のシフトロックCK_1のＨ／Ｍ倍の周期のシフトロックCK_3とする。換言すると、シフトロックCK_3の周波数は、実施例１等のシフトロックCK_1の周波数に対してＭ倍である。
【０２０２】
具体的には、実施例３の周辺回路４００Ｃは、シフトレジスタ部４１０の前段に、論理回路４８４を具備したパルス生成部４８０を備え、又、シフトレジスタ部４１０とレベルシフト部４３０と出力バッファ部４４０とを備える。パルス生成部４８０には、レベル変換部４８２やバッファ４８６は不要である。周辺回路４００Ｃは、比較例の周辺回路４００Ｚとの対比では、シフトレジスタ部４１０とレベルシフト部４３０との間に設けられていた論理回路部４２０を取り外し、全段共通の論理回路４２２をシフトレジスタ部４１０の前段に備えた構成である。
【０２０３】
パルス生成部４８０の前段には実施例１で説明した補正期間調整部４６０が設けられている。図の例では、一の種類の処理期間（例えば初期化期間Ｄ、閾値補正期間Ｅ）と対応する一のイネーブルパルスEN_1と他の種類の処理期間（例えば書込み＆移動度補正期間Ｈ）と対応する他のイネーブルパルスEN_2の内のイネーブルパルスEN_2の系統に補正期間調整部４６０が配置されている。
【０２０４】
論理回路４８４には、イネーブルパルスEN_1と、イネーブルパルスEN_2に関して、画素回路１０を構成する駆動トランジスタ１２１の特性の環境依存性に対応した補正期間に調整された調整済イネーブルパルスENZ_2と、一単位期間を規定するシフトクロックCK_1と、全行分或いは全列分の基準となるタイミング信号TSと、が供給される。論理回路４８４は、シフトクロックCK_1に基づき一のイネーブルパルスEN_1のゲート処理に使用される一の種類のウィンドウパルスWD_1と調整済イネーブルパルスENZ_2のゲート処理に使用される他の種類のウィンドウパルスWD_2とを生成する。論理回路４８４は、イネーブルパルスEN_1と調整済イネーブルパルスENZ_2とウィンドウパルスWD_1とウィンドウパルスWD_2とに基づき、複数の単位期間に亘る駆動パルスの元になる複数の単位期間に亘るパルス信号を生成する。
【０２０５】
パルス生成部４８０は、論理回路４８４で生成されたパルス信号を初段のレジスタ４１２にスタートパルスSPとして供給する。シフトレジスタ部４１０は、例えば、図１３（Ｂ）に示すように、パルス生成部４８０で生成されたパルス信号が初段のレジスタ４１２に与えられると、そのパルス信号をシフトロックCK_3に同期してシフトロックCK_1の１周期分ずつレジスタ４１２で順次シフトし、アクティブＨのシフトパルスSFTPとして各段から出力する（図中の参照子「_n」は段数を示す）。シフトレジスタ部４１０から出力された比較的狭振幅（全体的な電圧レベルも低い）のシフトパルスSFTPはレベルシフト部４３０にて比較的広振幅（全体的な電圧レベルも高い）の出力パルスに増幅され、更に出力バッファ部４４０のバッファ４４２を介して対応する段の走査線に出力される。
【０２０６】
実施例３の周辺回路４００Ｃを、例えば２Ｔｒ／１Ｃ構成の画素回路１０に適用すれば、パネル環境温度変化に応じてパルス幅の自動調節が可能となるし、分割閾値補正と移動度補正とを併用する場合においても、書込駆動パルスWSの元になるパルス信号を１箇所で生成して、このパルス信号を順次シフトして各書込走査線１０４WSに供給することができる。そのため、分割閾値補正と移動度補正とを行なう場合に一連の処理サイクルが複数の水平走査期間に亘る場合でも、論理回路４８４を構成するトランジスタの特性ばらつきに起因する書込駆動パルスWSの波形形状が行ごとにばらつくことを抑制でき、環境温度変化に左右されず、輝度変化（表示むら）を抑制することができる。
【実施例４】
【０２０７】
図１４は実施例４を説明する図である。実施例４は、前述の素子特性の環境依存性に対応した補正期間調整の技術が適用された表示装置を搭載した電子機器についての事例である。本実施形態の表示むら抑制処理は、ゲーム機、電子ブック、電子辞書、携帯電話機等の各種の電子機器に使用される電流駆動型の表示素子を具備した表示装置に適用することができる。
【０２０８】
例えば、図１４（Ａ）は、電子機器７００が、画像表示装置の一例である表示モジュール７０４を利用したテレビジョン受像機７０２の場合の外観例を示す斜視図である。テレビジョン受像機７０２は、台座７０６に支持されたフロントパネル７０３の正面に表示モジュール７０４を配置した構造となっており、表示面にはフィルターガラス７０５が設けられている。図１４（Ｂ）は、電子機器７００がデジタルカメラ７１２の場合の外観例を示す図である。デジタルカメラ７１２は、表示モジュール７１４、コントロールスイッチ７１６、シャッターボタン７１７、その他を含んでいる。図１４（Ｃ）は、電子機器７００がビデオカメラ７２２の場合の外観例を示す図である。ビデオカメラ７２２は、本体７２３の前方に被写体を撮像する撮像レンズ７２５が設けられ、更に、表示モジュール７２４や撮影のスタート／ストップスイッチ７２６等が配置されている。図１４（Ｄ）は、電子機器７００がコンピュータ７３２の場合の外観例を示す図である。コンピュータ７３２は、下型筐体７３３ａ、上側筐体７３３ｂ、表示モジュール７３４、Ｗｅｂカメラ７３５、キーボード７３６等を含んでいる。図１４（Ｅ）は、電子機器７００が携帯電話機７４２の場合の外観例を示す図である。携帯電話機７４２は、折り畳み式であり、上側筐体７４３ａ、下側筐体７４３ｂ、表示モジュール７４４ａ、サブディスプレイ７４４ｂ、カメラ７４５、連結部７４６（この例ではヒンジ部）、ピクチャーライト７４７等を含んでいる。
【０２０９】
ここで、表示モジュール７０４、表示モジュール７１４、表示モジュール７２４、表示モジュール７３４、表示モジュール７４４ａ、サブディスプレイ７４４ｂは、本実施形態による表示装置を用いることにより作製される。これにより、各電子機器７００は、駆動トランジスタの閾値電圧や移動度のばらつき（更には、ｋのばらつき）に起因する輝度ばらつきを補正することができるだけでなく、画素回路１０を構成する駆動トランジスタ１２１の特性ばらつきに起因する表示むらを、環境（例えば温度や湿度）の変化に左右されずに抑制・解消することができ、高画質の表示を行なうことができる。
【０２１０】
以上、本明細書で開示する技術について実施形態を用いて説明したが、請求項の記載内容の技術的範囲は前記実施形態に記載の範囲には限定されない。本明細書で開示する技術の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本明細書で開示する技術の技術的範囲に含まれる。前記の実施形態は、請求項に係る技術を限定するものではなく、実施形態の中で説明されている特徴の組合せの全てが、本明細書で開示する技術が対象とする課題の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の技術が含まれており、開示される複数の構成要件における適宜の組合せにより種々の技術を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、本明細書で開示する技術が対象とする課題と対応した効果が得られる限りにおいて、この幾つかの構成要件が削除された構成も、本明細書で開示する技術として抽出され得る。
【０２１１】
例えば実施例１及び実施例２では、画素アレイ部１０２外の１箇所で駆動パルスの元になるパルス信号を生成し、その後に、各列或いは各行の各配線（走査線）にスイッチ回路を介して出力する構成にしていたが、本実施形態で開示する技術は、これには限定されない。例えば、スイッチ部４５０やパルス生成部４８０は、画素アレイ部１０２外に配置することに限らず、画素アレイ部１０２内（例えば周縁部）に配置してもよい。
【０２１２】
論理回路を構成するトランジスタの特性ばらつきに起因する表示むらを抑制するに当たっては、パルス生成部４８０で生成されたパルス信号をシフトレジスタ部４１０からのシフトパルスに基づきスイッチ選択して走査線に供給する実施例１或いは実施例２の手法と、パルス生成部４８０で生成されたパルス信号を順次シフトする実施例３との中間的な構成にすることもできる。この場合先ず、実施例１或いは実施例２の手法によりパルス生成部４８０にて駆動パルスの元になるパルス信号を生成し、パルス生成部で生成されたパルス信号を一単位期間分ずつシフトレジスタ部（シフトレジスタ部４１０とは異なる）でシフトしてスイッチ部４５０に供給する。そして、選択部の駆動線の選択に基づいて（つまりシフトレジスタ部４１０から出力されるシフトパルスに基づいて）、シフトレジスタ部から出力されたパルス信号をスイッチ部４５０のスイッチ回路４５２に取り込んで駆動線に供給する構成とすればよい。このような変形構成では、シフトレジスタ部が２箇所に必要となるので回路規模が増える。
【０２１３】
トランジスタをｎチャネルとｐチャネルで入れ替え、それに合わせて、電源や信号の極性を逆転させる等した相補型の構成にできることは云うまでもない。
【０２１４】
前記実施形態の記載を踏まえれば、特許請求の範囲に記載の請求項に係る技術は一例であり、例えば、以下の技術が抽出される。以下列記する。
［付記１］
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタと、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部、
とを備えた表示装置。
［付記２］
表示部と、保持容量と、書込トランジスタと、駆動トランジスタとを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方に駆動パルスを供給する駆動線が配されており、
駆動線を選択する選択部と、
パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、
とを更に備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する付記１に記載の表示装置。
［付記３］
パルス幅調整部は、書込トランジスタ又は駆動トランジスタの近傍に配置されている付記１又は付記２に記載の表示装置。
［付記４］
パルス幅調整部は、画素部外において画素部の近傍に配置されている付記２に記載の表示装置。
［付記５］
パルス幅調整部は、入力されたパルス信号を遅延する遅延部と、遅延部に入力されたパルス信号及び遅延部から出力されたパルス信号に基づいてパルス信号を生成するゲート回路部とを有する付記１乃至付記４の何れか１項に記載の表示装置。
［付記６］
選択部は、駆動線ごとに設けられたパルス生成部を含む付記１乃至付記５の何れか１項に記載の表示装置。
［付記７］
駆動線の数よりも少ない数のパルス生成部を備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、複数の駆動線へ駆動パルスを供給する付記１乃至付記５の何れか１項に記載の表示装置。
［付記８］
全駆動線について１つのパルス生成部が設けられている付記７に記載の表示装置。
［付記９］
全駆動線の内の一部の複数の駆動線を一単位として、一単位ごとにパルス生成部が設けられている付記７に記載の表示装置。
［付記１０］
選択部の駆動線の選択に基づき、パルス生成部で生成されたパルス信号を取り込んで、駆動線に供給するスイッチ回路、を駆動線ごとに有するスイッチ部を更に備えた付記７乃至付記９の何れか１項に記載の表示装置。
［付記１１］
スイッチ回路は、トランスファーゲート構造である付記１０に記載の表示装置。
［付記１２］
パルス生成部は、各駆動線について、同じタイミングのパルス信号を生成する付記１０又は付記１１に記載の表示装置。
［付記１３］
選択部は、パルス生成部で生成されたパルス信号を一単位期間分ずつシフトして順に駆動線に供給するシフトレジスタ部を有する付記７乃至付記９の何れか１項に記載の表示装置。
［付記１４］
駆動パルスは、書込トランジスタを介して映像信号を保持容量の一端に供給しつつ駆動トランジスタを介して保持容量に電流を供給する処理にも使用される付記１乃至付記１２の何れか１項に記載の表示装置。
［付記１５］
駆動パルスは、駆動トランジスタの閾値電圧のばらつきを補正するためにも使用される付記１乃至付記１４の何れか１項に記載の表示装置。
［付記１６］
画素部は、画素回路が２次元マトリクス状に配列されている付記１乃至付記１５の何れか１項に記載の表示装置。
［付記１７］
表示部は自発光型である付記１乃至付記１６の何れか１項に記載の表示装置。
［付記１８］
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを備え、
書込トランジスタと駆動トランジスタの少なくとも一方で使用される駆動パルスは、パルス幅が環境依存性に対応して調整可能に構成されている画素回路。
［付記１９］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方を駆動するために駆動パルスを供給する駆動線が配されており、
駆動線を選択する選択部と、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部と、
パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、
とを更に備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する電子機器。
［付記２０］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部を備えた表示装置を駆動する方法であって、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整する表示装置の駆動方法。
【符号の説明】
【０２１５】
１…表示装置、１０…画素回路、１１…発光素子、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０５…駆動走査部、１０６…水平駆動部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ（書込トランジスタ）、１２７…有機ＥＬ素子、１３０…インタフェース部、２００…駆動信号生成部、２２０…映像信号処理部、４６０…補正期間調整部、４６２…遅延部、４６６…ゲート回路部、４８０…パルス生成部、４８４…論理回路、７００…電子機器
【技術分野】
【０００１】
本明細書で開示する技術は、表示装置、画素回路、電子機器、及び、表示装置の駆動方法に関する。
【背景技術】
【０００２】
今日、表示素子（電気光学素子とも称される）を具備する画素回路（画素とも称される）を有する表示装置、表示装置を具備する電子機器が広く利用されている。画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。例えば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００３】
ところで、表示素子を用いた表示装置においては、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。但し、単純マトリクス方式の表示装置は、構造が単純であるものの、大型でかつ高精細の表示装置の実現が難しい等の問題がある。
【０００４】
このため、近年、画素内部の表示素子に供給する画素信号を、同様に画素内部に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)等のトランジスタをスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている。
【０００５】
従来のアクティブマトリクス方式の表示装置は、プロセス変動により表示素子を駆動するトランジスタの閾値電圧や移動度がばらついてしまう。又、表示素子の特性が経時的に変動する。このような駆動用のトランジスタの特性ばらつきや表示素子等の画素回路を構成する素子の特性変動は、発光輝度に影響を与えてしまう。即ち、各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずであるが、駆動用のトランジスタの特性ばらつきや表示素子の特性変動により、画面のユニフォーミティが損なわれる。そこで、表示装置の画面全体に亘って発光輝度を均一に制御するため、各画素回路内でトランジスタや表示素子等の画素回路を構成する素子の特性ばらつき等に起因する表示むらを補正する技術が、例えば特許第４２４００５９号公報や特許第４２４００６８号公報に提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４２４００５９号公報
【特許文献２】特許第４２４００６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、画素回路を構成する素子の特性は、環境特性の影響を受ける。しかしながら、特許第４２４００５９号公報や特許第４２４００６８号公報に提案されている技術においては、その対処方法が開示されていない。
【０００８】
したがって本開示の目的は、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象を、環境変化に左右されずに抑制することのできる技術を提供することにある。
【課題を解決するための手段】
【０００９】
本開示の第１の態様に係る表示装置は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタと、書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部とを備える。本開示の第１の態様に係る表示装置の従属項に記載された各表示装置は、本開示の第１の態様に係る表示装置のさらなる有利な具体例を規定する。
【００１０】
本開示の第２の態様に係る画素回路は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、とを備え、書込トランジスタと駆動トランジスタの少なくとも一方で使用される駆動パルスは、パルス幅が環境依存性に対応して調整可能に構成されている。第２の態様に係る画素回路は、第１の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第２の態様に係る画素回路のさらなる有利な具体例を規定する。
【００１１】
本開示の第３の態様に係る電子機器は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、とを備える。ここで、画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方を駆動するために駆動パルスを供給する駆動線が配されている。本開示の第３の態様に係る電子機器は、駆動線を選択する選択部と、書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部と、パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、とを更に備える。選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する。第３の態様に係る電子機器は、第１の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第３の態様に係る電子機器のさらなる有利な具体例を規定する。
【００１２】
本開示の第４の態様に係る表示装置の駆動方法は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部を備えた表示装置を駆動する方法であって、書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整する。第４の態様に係る表示装置の駆動方法は、第１の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第４の態様に係る表示装置の駆動方法のさらなる有利な具体例を規定する。
【００１３】
要するに、本明細書で開示する技術では、書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整する。画素回路を構成する素子特性の環境依存性を相殺するようにパルス幅が環境変化に応じて自動調整されたパルス信号に基づいて駆動パルスを生成することができる。画素回路を構成する素子の特性が、環境特性の影響を受け、最適な補正期間が環境変化に応じて変化する場合でも、処理期間を規定するパルス幅が環境変化に応じて自動調整されたパルス信号に基づいて駆動パルスを生成することができる。結果的には、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象を、環境変化に左右されずに抑制することができる。
【発明の効果】
【００１４】
第１の態様に係る表示装置、第２の態様に係る画素回路、第３の態様に係る電子機器、第４の態様に係る画素回路の駆動方法によれば、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象を、環境変化に左右されずに抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、アクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。
【図２】図２は、カラー画像表示対応のアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。
【図３】図３は、発光素子（実質的には画素回路）を説明する図である。
【図４】図４は、実施例１の画素回路の一形態を示す図である。
【図５】図５は、実施例１の画素回路を備えた表示装置の全体概要を示す図である。
【図６】図６は、画素回路の駆動方法を説明するタイミングチャートである。
【図７】図７（Ａ）〜図７（Ｇ）は、図６に示したタイミングチャートの主要な期間における等価回路と動作状態を説明する図である。
【図８】図８（Ａ）〜図８（Ｃ）は、画素回路の周辺に設けられる周辺回路の比較例を説明する図である。
【図９】図９（Ａ）〜図９（Ｂ）は、図８（Ｃ）における論理回路のタイミング例と、当該タイミングを実現する詳細な構成例とを説明する図である。
【図１０】図１０（Ａ）〜図１０（Ｃ）は、素子特性の環境依存性に対応して補正期間を自動調整する手法の基本概念を説明する図である。
【図１１】図１１（Ａ）〜図１１（Ｃ）は、素子特性の環境依存性に対応して補正期間を自動調整する手法の具体的な適用例を説明する図である。
【図１２】図１２（Ａ）〜図１２（Ｃ）は、駆動パルスの元になるパルス信号を生成する論理回路を構成するトランジスタ特性のばらつきに起因する表示むら対策に着目した実施例２の画素回路の駆動方法を説明する図である。
【図１３】図１３（Ａ）〜図１３（Ｂ）は、駆動パルスの元になるパルス信号を生成する論理回路を構成するトランジスタ特性のばらつきに起因する表示むら対策に着目した実施例３の画素回路の駆動方法を説明する図である。
【図１４】図１４（Ａ）〜図１４（Ｅ）は実施例４（電子機器）を説明する図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、本明細書で開示する技術の実施形態について詳細に説明する。各機能要素について形態別に区別する際にはアルファベット或いは“_n”（ｎは数字）或いはこれらの組合せの参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００１７】
説明は以下の順序で行なう。
１．全体概要
２．表示装置の概要
３．発光素子
４．駆動方法：基本
５．具体的な適用例：
実施例１：素子特性の環境依存性に対応した補正期間調整
実施例２：実施例１＋駆動パルスの形状がばらつくことに起因する表示むら現象 の対処（同じパルス信号をスイッチ選択）
実施例３：実施例１＋駆動パルスの形状がばらつくことに起因する表示むら現象 の対処（パルス生成部で生成されたパルス信号をシフト）
実施例４：電子機器への適用事例
【００１８】
＜全体概要＞
本実施形態の構成において、画素回路、表示装置、或いは、電子機器は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタとを備える。又、書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部を備える。画素回路、表示装置、電子機器、及び、表示装置（或いは画素回路）の駆動方法にあっては、パルス幅が調整されたパルス信号に基づいて駆動パルスを生成することができるので、環境依存性に対応した処理ができ、結果的には、環境変化に左右されない処理ができる。このため、画素回路を構成する素子の特性が環境特性の影響を受ける場合においても、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象を抑制することができる。
【００１９】
好ましくは、表示部と、保持容量と、書込トランジスタと、駆動トランジスタとを有する画素回路が所定の方向に配列されている画素部を備えるとよい。画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方に駆動パルスを供給する駆動線が配されている。本実施形態の構成において、画素回路、表示装置、或いは、電子機器は、駆動線を選択する選択部と、パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、とを更に備えるとよい。選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する。
【００２０】
好ましくは、パルス幅調整部は、書込トランジスタ又は駆動トランジスタの近傍に配置するとよい。或いは、パルス幅調整部は、画素部外において画素部の近傍に配置するとよい。パルス幅調整を、画素部を構成する素子の環境変動特性とできるだけ揃えるためである。
【００２１】
好ましくは、パルス幅調整部は、入力されたパルス信号を遅延する遅延部と、遅延部に入力されたパルス信号及び遅延部から出力されたパルス信号に基づいてパルス信号を生成するゲート回路部とを有するとよい。パルス遅延を利用してパルス幅を調整する構成である。遅延部は、画素回路を構成する素子（例えば駆動トランジスタ）の環境変動特性に応じた遅延量を呈するように構成されていればよく、例えば、バッファ或いはインバータ等の論理ゲートを１段又は複数段備えて構成するのが好適である。段数は、画素回路を構成する素子の環境変動特性と、処理期間の設定に必要とされるパルス幅とを考慮して設定すればよい。この際には、画素回路を構成する素子の環境変動特性が相殺されるようにパルス幅が自動調整されるように、個々の論理ゲート自体を構成するトランジスタ回路の構成を工夫するとよい。
【００２２】
選択部は、駆動線ごとに設けられたパルス生成部を含む構成にすることができる。つまり、駆動線ごとにパルス生成部を設ける構成である。
【００２３】
好ましくは、駆動線の数よりも少ない数のパルス生成部を備え、選択部は、パルス生成部で生成されたパルス信号に基づいて、複数の駆動線へ駆動パルスを供給する構成にするとよい。
【００２４】
パルス生成部で生成されたパルス信号に基づいて複数の駆動線へ駆動部が駆動パルスを供給するので、パルス生成部の数は駆動線の総数よりも少なくてよい。この場合、全駆動線について１つのパルス生成部を設けることができるし、全駆動線の内の一部の複数の駆動線を一単位として、一単位ごとにパルス生成部を設けることもできる。
【００２５】
パルス生成部の配置箇所としては、走査線の最外部に配置することもできるが、好ましくは、走査線の配列方向の中間部に配置する方がよい。パルス生成部から出力されるパルス信号の遅延量の差による弊害を小さくできるからである。因みに、全駆動線の内の一部の複数の駆動線の一単位ごとにパルス生成部を設ける場合には、その一単位ごとに、駆動線の配列方向における中間部にパルス生成部を配置すればよい。
【００２６】
パルス生成部は、画素部の内部に設けることもできるし、画素部の外部に設けることもできる。画素部の外部に設けた方が、選択部（走査部）とパルス生成部とを一体的に造り込むことができる利点がある。画素部と選択部（走査部）とが別体とされる場合に好適な構成である。
【００２７】
本実施形態の構成において、表示装置、或いは、電子機器は、選択部の駆動線の選択に基づき、パルス生成部で生成されたパルス信号を取り込んで、駆動線に供給するスイッチ回路、を駆動線ごとに有するスイッチ部を更に備える構成にすることができる。スイッチ回路としては、ＣＭＯＳスイッチ等のトランスファーゲート構造を利用したものであるとよい。この場合、画素回路に入力される駆動パルスに関し、パネル内或いはパネル外で一括でパルス信号を生成した後に各ＣＭＯＳスイッチ等で抜き出して走査線に供給する。「パネル内或いはパネル外で一括」であるので、パルス生成部は、各駆動線について、同じタイミングのパルス信号を生成するのがよい。仮に、各駆動線について異なるタイミングのパルス信号を生成する場合、スイッチ回路にパルスシフト機構等の対処が必要になる。スイッチ回路は、画素部の内部に設けることもできるし、画素部の外部に設けることもできる。画素部の外部に設けた方が、選択部（走査部）とスイッチ回路（更にはパルス生成部も）とを一体的に造り込むことができる利点がある。画素部と選択部（走査部）とが別体とされる場合に好適な構成である。
【００２８】
本実施形態の構成において、表示装置、或いは、電子機器は、選択部が、パルス生成部で生成されたパルス信号を一単位期間分ずつシフトして順に駆動線に供給するシフトレジスタ部を有する構成にすることもできる。これにより、一連の処理が一単位期間で完結される場合に限らず、一連の処理が複数の単位期間に亘る場合においても、駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつく度合いを緩和できる。論理回路を構成するトランジスタの特性ばらつきに起因する駆動パルスの形状のばらつきによる処理期間のばらつきが輝度むら（カラー表示の場合は色むら）として現れる現象を改善することができる。
【００２９】
駆動パルスは、例えば、書込トランジスタを介して映像信号を保持容量の一端に供給しつつ駆動トランジスタを介して保持容量に電流を供給する処理にも使用される、この処理は、書込トランジスタを介して映像信号を保持容量の一端に供給しつつ駆動トランジスタを介して保持容量に電流を供給する処理は、駆動トランジスタの移動度を補正する移動度補正処理に使用される。
【００３０】
駆動パルスは、例えば、駆動トランジスタの閾値電圧のばらつきを補正するためにも使用される。前述の移動度補正との併用もあり得る。
【００３１】
デバイス構成としては、表示部がライン状或いは２次元マトリクス状に配列された画素部を備えるものでもよい。
【００３２】
表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子（表示素子）を用いることができ、特に、有機エレクトロルミネッセンス発光部であるとよい。
【００３３】
＜表示装置の概要＞
以下の説明においては、対応関係の理解を容易にするため、回路構成部材の抵抗値や容量値（静電容量、キャパシタンス）等は、その部材に付されている符号と同一符号で示すことがある。
【００３４】
［基本］
先ず、発光素子を備えた表示装置の概要について説明する。以下の回路構成の説明においては、「電気的に接続」を単に「接続」と記載するし、この「電気的に接続」は、特段の明示のない限り、直接に接続されることに限らず、他のトランジスタ（スイッチングトランジスタが典型例である）その他の電気素子（能動素子に限らず受動素子でもよい）を介して接続されることも含む。
【００３５】
表示装置は、複数の画素回路（或いは単に画素とも称することもある）を備えている。各画素回路は、発光部と発光部を駆動する駆動回路とを具備する表示素子（電気光学素子）を有する。表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子を用いることができる。尚、表示素子の発光部を駆動する方式としては定電流駆動型を採用するが、原理的には、定電流駆動型に限らず定電圧駆動型でもよい。
【００３６】
以下に説明する例においては、発光素子として、有機エレクトロルミネッセンス発光部を備えている場合で説明する。より詳細には、発光素子は、駆動回路と、駆動回路に接続された有機エレクトロルミネッセンス発光部（発光部ＥＬＰ）とが積層された構造を有する有機エレクトロルミネッセンス素子（有機ＥＬ素子）である。
【００３７】
発光部ＥＬＰを駆動するための駆動回路として各種の回路があるが、画素回路としては、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、或いは２Ｔｒ／１Ｃ型等の駆動回路を備えた構成にすることができる。「αＴｒ／１Ｃ型」におけるαはトランジスタの数を意味し、「１Ｃ」は容量部が１つの保持容量Ｃcs（キャパシタ）を具備することを意味する。駆動回路を構成する各トランジスタは、好適には、全てがｎチャネル型のトランジスタから構成されているのが好ましいが、これには限らず、場合によっては、一部のトランジスタをｐチャネル型としてもよい。尚、半導体基板等にトランジスタを形成した構成とすることもできる。駆動回路を構成するトランジスタの構造は、特に限定するものではなく、ＭＯＳ型ＦＥＴを代表例とする絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ（Thin Film Transistor ;ＴＦＴ））を使用できる。更には、駆動回路を構成するトランジスタはエンハンスメント型とデプレッション型の何れでもよいし、又、シングルゲート型とデュアルゲート型の何れでもよい。
【００３８】
何れの構成においても、表示装置は、基本的には、最小の構成要素として２Ｔｒ／１Ｃ型と同様に、発光部ＥＬＰ、駆動トランジスタＴＲD、書込トランジスタＴＲW（サンプリングトランジスタとも称される）、少なくとも書込走査部を具備する垂直走査部、信号出力部の機能を持つ水平駆動部、保持容量Ｃcsを備える。各走査部は、駆動線（走査線）を選択する選択部の一例である。好ましくは、ブートストラップ回路を構成するべく、駆動トランジスタＴＲDの制御入力端（ゲート端）と主電極端（ソース／ドレイン領域）の一方（典型的にはソース端）との間に保持容量Ｃcsが接続される。駆動トランジスタＴＲDは、主電極端の一方が発光部ＥＬＰと接続され、主電極端の他方は電源線ＰＷＬと接続される。電源線ＰＷＬには、電源回路或いは電源電圧用の走査回路等から電源電圧（定常電圧或いはパルス状の電圧）が供給される。
【００３９】
水平駆動部は、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigや閾値補正等に使用される基準電位（１種とは限らない）を表す広義の映像信号ＶＳを映像信号線ＤＴＬ（データ線とも称される）に供給する。書込トランジスタＴＲWは、主電極端の一方が映像信号線ＤＴＬに接続され、主電極端の他方が駆動トランジスタＴＲDの制御入力端に接続される。書込走査部は書込トランジスタＴＲWをオン／オフ制御する制御パルス（書込駆動パルスWS）を書込走査線ＷＳＬを介して書込トランジスタＴＲWの制御入力端に供給する。書込トランジスタＴＲWの主電極端の他端と駆動トランジスタＴＲDの制御入力端と保持容量Ｃcsの一端との接続点を第１ノードＮＤ1と称し、駆動トランジスタＴＲDの主電極端の一方と保持容量Ｃcsの他端との接続点を第２ノードＮＤ2と称する。各走査線は、駆動パルスを画素回路を構成するトランジスタに供給する駆動線の一例である。
【００４０】
［構成例］
図１及び図２は、本開示に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。図１は、一般的なアクティブマトリクス型表示装置の構成の概略を示すブロック図であり、図２は、そのカラー画像表示対応の場合の概略を示すブロック図である。
【００４１】
図１に示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路１０（画素とも称される）が表示アスペクト比である縦横比がＸ：Ｙ（例えば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部２００（いわゆるタイミングジェネレータ）と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。
【００４２】
尚、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、及び映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、例えば、表示パネル部１００のみで表示装置１として提供すしてもよい。又、表示装置１は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部１０２に透明なガラス等の対向部に貼り付けられて形成された表示モジュールが該当する。透明な対向部には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。表示モジュールには、外部から画素アレイ部１０２への映像信号Ｖsigや各種の駆動パルスを入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【００４３】
このような表示装置１は、様々な電子機器、例えば半導体メモリやミニディスク（ＭＤ）やカセットテープ等の記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラ等、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。
【００４４】
表示パネル部１００は、基板１０１の上に、画素回路１０がＭ行×Ｎ列のマトリクス状に配列された画素アレイ部１０２と、画素回路１０を垂直方向に走査する垂直駆動部１０３と、画素回路１０を水平方向に走査する水平駆動部１０６（水平セレクタ或いはデータ線駆動部とも称される）と、各駆動部（垂直駆動部１０３及び水平駆動部１０６）と外部回路とのインタフェースをとるインタフェース部１３０（ＩＦ）と、外部接続用の端子部１０８（パッド部）等が集積形成されている。即ち、垂直駆動部１０３や水平駆動部１０６やインタフェース部１３０等の周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に形成された構成となっている。第ｍ行目（ｍ＝１、２、３、…、Ｍ）、第ｎ列（ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）を、図では１０_ｎ，ｍで示している。
【００４５】
インタフェース部１３０は、垂直駆動部１０３と外部回路とのインタフェースをとる垂直ＩＦ部１３３と、水平駆動部１０６と外部回路とのインタフェースをとる水平ＩＦ部１３６を有する。
【００４６】
垂直駆動部１０３と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。この制御部１０９とインタフェース部１３０（垂直ＩＦ部１３３や水平ＩＦ部１３６）を含めて、画素アレイ部１０２の画素回路１０を駆動制御する駆動制御回路を構成している。
【００４７】
２Ｔｒ／１Ｃ型とする場合であれば、垂直駆動部１０３は、書込走査部（ライトスキャナＷＳ；Write Scan）や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から垂直駆動部１０３で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００４８】
端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給される。同様に、映像信号処理部２２０から映像信号Ｖsigが供給される。カラー表示対応の場合には、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）の映像信号Ｖsig_R、映像信号Ｖsig_G、映像信号Ｖsig_Bが供給される。
【００４９】
一例としては、垂直駆動用のパルス信号として、垂直方向の走査開始パルスの一例であるシフトスタートパルスSP（図はSPDS、SPWSの２種）や垂直走査クロックCK（図はCKDS、CKWSの２種）、必要に応じて位相反転した垂直走査クロックxCK（図はxCKDS、xCKWSの２種）、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。水平駆動用のパルス信号として、水平方向の走査開始パルスの一例である水平スタートパルスSPHや水平走査クロックCKH、必要に応じて位相反転した水平走査クロックxCKH、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。
【００５０】
端子部１０８の各端子は、配線１０９を介して、垂直駆動部１０３や水平駆動部１０６に接続される。例えば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００５１】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路１０が行列状に２次元配置され、画素配列に対して行ごとに垂直走査線ＳＣＬが配線されるとともに、列ごとに映像信号線ＤＴＬが配線された構成となっている。つまり、画素回路１０は、垂直走査線ＳＣＬを介して直駆動部１０３と接続され、又、映像信号線ＤＴＬを介して水平駆動部１０６と接続されている。具体的には、マトリクス状に配列された各画素回路１０に対しては、垂直駆動部１０３によって駆動パルスで駆動されるｎ行分の垂直走査線ＳＣＬ_1〜ＳＣＬ_nが画素行ごとに配線される。垂直駆動部１０３は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を行単位で選択する、即ち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、垂直走査線ＳＣＬを介して各画素回路１０を順次選択する。水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を列単位で選択する、即ち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路１０に対し映像信号線ＤＴＬを介して映像信号ＶＳの内の所定電位（例えば映像信号Ｖsigレベル）をサンプリングして保持容量Ｃcsに書き込ませる。
【００５２】
本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４及び駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、或いは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００５３】
カラー画像表示対応をとるには、画素アレイ部１０２には、例えば図２に示すように、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）のサブピクセルとして画素回路１０_R、画素回路１０_G、画素回路１０_Bを所定の配列順で縦ストライプ状に設ける。１組の色別のサブピクセルによりカラーの１画素が構成される。ここでは、サブピクセルレイアウトの一例として縦ストライプ状に各色のサブピクセルを配置したストライプ構造のものを示しているが、サブピクセルレイアウトはこのような配列例に限定されるものではない。サブピクセルを垂直方向にシフトさせた形態を採用してもよい。
【００５４】
尚、図１及び図２では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３（詳しくはその構成要素）を配置する構成を示しているが、垂直駆動部１０３の各要素を画素アレイ部１０２を挟んで左右両側に配置する構成を採ることもできる。又、垂直駆動部１０３の各要素の一方と他方を左右の各別に配置する構成を採ることもできる。同様に、図１及び図２では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることもできる。本例では、垂直シフトスタートパルス、垂直走査クロック、水平スタートパルス、水平走査クロック等のパルス信号を表示パネル部１００の外部から入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を表示パネル部１００上に搭載することもできる。
【００５５】
図示した構成は、表示装置の一形態を示したに過ぎず、製品形態としては、その他の形態をとることができる。即ち、表示装置は、画素回路１０を構成する素子を行列状に配置した画素アレイ部と、画素アレイ部の周辺に配置され、各画素を駆動するための走査線と接続された走査部を主要部とする制御部と、制御部を動作させるための各種の信号を生成する駆動信号生成部や映像信号処理部を備えて装置の全体が構成されていればよい。製品形態としては、画素アレイ部と制御部とを同一の基体（例えばガラス基板）上に搭載した表示パネル部と駆動信号生成部や映像信号処理部を別体とする図示のような形態（パネル上配置構成と称する）の他に、表示パネル部には画素アレイ部を搭載し、それとは別基板（例えばフレキシブル基板）上に制御部や駆動信号生成部や映像信号処理部等の周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）を採ることができる。又、画素アレイ部と制御部とを同一の基体上に搭載して表示パネル部を構成するパネル上配置構成の場合、画素アレイ部のＴＦＴを生成する工程にて同時に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の各トランジスタを生成する形態（トランジスタ一体構成と称する）と、ＣＯＧ（Chip On Glass）実装技術により画素アレイ部が搭載された基体上に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の半導体チップを直接実装する形態（ＣＯＧ搭載構成と称する）を採ることもできる。或いは又、表示パネル部（少なくとも画素アレイ部を備える）のみで表示装置として提供することもできる。
【００５６】
＜発光素子＞
図３は、駆動回路を備えた発光素子１１（実質的には画素回路１０）を説明する図である。ここで、図３は、発光素子１１（画素回路１０）の一部分の模式的な一部断面図である。図３では、絶縁ゲート型電界効果トランジスタは薄膜トランジスタ（ＴＦＴ）であるとする。図示しないが、いわゆるバックゲート型の薄膜トランジスタ或いはＭＯＳ型のトランジスタを使用してもよい。
【００５７】
発光素子１１の駆動回路を構成する各トランジスタ及び容量部（保持容量Ｃcs）は支持体２０上に形成され、発光部ＥＬＰは、例えば、層間絶縁層４０を介して、駆動回路を構成する各トランジスタ及び保持容量Ｃcsの上方に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域は、発光部ＥＬＰに備えられたアノード電極に、コンタクトホールを介して接続されている。図３においては、駆動トランジスタＴＲDのみを図示する。書込トランジスタＴＲWやその他のトランジスタは隠れて見えない。発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等の周知の構成、構造を有する。
【００５８】
具体的には、駆動トランジスタＴＲDは、ゲート電極３１、ゲート絶縁層３２、半導体層３３、半導体層３３に設けられたソース／ドレイン領域３５、及び、ソース／ドレイン領域３５の間の半導体層３３の部分が該当するチャネル形成領域３４から構成されている。保持容量Ｃcsは、他方の電極３６、ゲート絶縁層３２の延在部から構成された誘電体層、及び、一方の電極３７（第２ノードＮＤ2に相当する）から成る。ゲート電極３１、ゲート絶縁層３２の一部、及び、保持容量Ｃcsを構成する他方の電極３６は、支持体２０上に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域３５は配線３８に接続され、一方のソース／ドレイン領域３５は一方の電極３７に接続されている。駆動トランジスタＴＲD及び保持容量Ｃcs等は、層間絶縁層４０で覆われており、層間絶縁層４０上に、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。図３においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板２１が配置されており、発光層にて発光した光は、基板２１を通過して、外部に出射される。一方の電極３７とアノード電極５１とは、層間絶縁層４０に設けられたコンタクトホールによって接続されている。カソード電極５３は、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６、コンタクトホール５５を介して、ゲート絶縁層３２の延在部上に設けられた配線３９に接続されている。
【００５９】
［駆動方法］
発光部の駆動方法に関して、以下に説明する。理解を容易にするべく、画素回路１０を構成する各トランジスタは、ｎチャネル型のトランジスタから構成されているとして説明する。又、発光部ＥＬＰは、アノード端が第２ノードＮＤ2に接続され、カソード端はカソード配線cath（その電位をカソード電位Ｖcathとする）に接続されるものとする。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。表示装置は、カラー表示対応のものであり、（Ｎ／３）×Ｍ個の２次元マトリクス状に配列された画素回路１０から構成され、カラー表示の一単位を成す１つの画素回路は、３つの副画素回路（赤色を発光する赤色発光画素回路１０_R、緑色を発光する緑色発光画素回路１０_G、青色を発光する青色発光画素回路１０_B）から構成されているとする。各画素回路１０を構成する発光素子は、線順次駆動されるとし、表示フレームレートをＦＲ（回／秒）とする。即ち、第ｍ行目（但し、ｍ＝１、２、３、…、Ｍ）に配列された（Ｎ／３）個の画素回路１０、より具体的には、Ｎ個の画素回路１０のそれぞれを構成する発光素子が同時に駆動される。換言すれば、１つの行を構成する各発光素子にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。尚、１つの行を構成する各画素回路１０について映像信号を書き込む処理は、全ての画素回路１０について同時に映像信号を書き込む処理（同時書込み処理とも称する）でもよいし、画素回路１０毎に順次映像信号を書き込む処理（順次書込み処理とも称する）でもよい。何れの書込み処理とするかは、駆動回路の構成に応じて適宜選択すればよい。
【００６０】
ここで、第ｍ行目、第ｎ列（但し、ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）に関する駆動動作を説明する。因みに、第ｍ行目、第ｎ列に位置する発光素子を、第（ｎ、ｍ）番目の発光素子或いは第（ｎ、ｍ）番目の発光素子画素回路と称する。第ｍ行目に配列された各発光素子の水平走査期間（第ｍ番目の水平走査期間）が終了するまでに、各種の処理（閾値補正処理、書込み処理、移動度補正処理、等）が行なわれる。尚、書込み処理や移動度補正処理は、第ｍ番目の水平走査期間内に行なわれる必要がある。一方、駆動回路の種類によっては、閾値補正処理やこれに伴う前処理を第ｍ番目の水平走査期間より先行して行なうことができる。
【００６１】
前述の各種の処理が全て終了した後、第ｍ行目に配列された各発光素子を構成する発光部を発光させる。尚、各種の処理が全て終了した後、直ちに発光部を発光させてもよいし、所定の期間（例えば、所定の行数分の水平走査期間）が経過した後に発光部を発光させてもよい。「所定の期間」は、表示装置の仕様や画素回路１０（つまり駆動回路）の構成等に応じて、適宜設定すればよい。以下では説明の便宜のため、各種の処理終了後、直ちに発光部を発光させるものとする。第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’）行目に配列された各発光素子の水平走査期間の開始直前まで継続される。「ｍ’」は、表示装置の設計仕様によって決定すればよい。即ち、或る表示フレームの第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’−１）番目の水平走査期間まで継続される。一方、第（ｍ＋ｍ’）番目の水平走査期間の始期から、次の表示フレームにおける第ｍ番目の水平走査期間内において書込み処理や移動度補正処理が完了するまで、第ｍ行目に配列された各発光素子を構成する発光部は、原則として非発光状態を維持する。非発光状態の期間（非発光期間とも称する）を設けることにより、アクティブマトリクス駆動に伴う残像ボケが低減され、動画品位をより良好にすることができる。但し、各画素回路１０（発光素子）の発光状態／非発光状態は、以上に説明した状態には限定されない。水平走査期間の時間長は、（１／ＦＲ）×（１／Ｍ）秒未満の時間長である。（ｍ＋ｍ’）の値がＭを越える場合、越えた分の水平走査期間は、次の表示フレームにおいて処理される。
【００６２】
トランジスタがオン状態（導通状態）にあるとは、主電極端間（ソース／ドレイン領域間）にチャネルが形成されている状態を意味し、一方の主電極端から他方の主電極端に電流が流れているか否かは問わない。トランジスタがオフ状態（非導通状態）にあるとは、主電極端間にチャネルが形成されていない状態を意味する。或るトランジスタの主電極端が他のトランジスタの主電極端に接続されているとは、或るトランジスタのソース／ドレイン領域と他のトランジスタのソース／ドレイン領域とが同じ領域を占めている形態を包含する。更には、ソース／ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等の導電性物質から構成することができるだけでなく、金属、合金、導電性粒子、これらの積層構造、有機材料（導電性高分子）から成る層から構成することができる。又、以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。
【００６３】
画素回路１０の駆動方法においては、前処理工程、閾値補正処理工程、映像信号書込み処理工程、移動度補正工程、発光工程を有する。前処理工程、閾値補正処理工程、映像信号書込み処理工程、及び、移動度補正工程を纏めて非発光工程とも称する。画素回路１０の構成によっては映像信号書込み処理工程と移動度補正工程とを同時に行なうこともある。各工程について概説する。
【００６４】
因みに、駆動トランジスタＴＲDは、発光素子の発光状態においては、以下の式（１）に従ってドレイン電流Ｉdsを流すように駆動される。ドレイン電流Ｉdsが発光部ＥＬＰを流れることで発光部ＥＬＰが発光する。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード端側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。説明の便宜のため、以下の説明において、駆動トランジスタＴＲDの一方の主電極端を単にソース端と称し、他方の主電極端を単にドレイン端と呼ぶ場合がある。尚、実効的な移動度μ、チャネル長Ｌ、チャネル幅Ｗ、制御電極端の電位（ゲート電位Ｖg）とソース端の電位（ソース電位Ｖs）との電位差（ゲート・ソース間電圧）Ｖgs、閾値電圧Ｖth、等価容量Ｃox（（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ））、係数ｋ≡（１／２）・（Ｗ／Ｌ）・Ｃoxとする。
【００６５】
Ｉds＝ｋ・μ・（Ｖgs−Ｖth）2 （１）
【００６６】
以下の説明では、特段の断りのない限り、発光部ＥＬＰの寄生容量の静電容量Ｃelは、保持容量Ｃcsの静電容量Ｃcs及び駆動トランジスタＴＲDの寄生容量の一例であるゲート・ソース間の静電容量Ｃgsと比較して十分に大きな値であるとし、駆動トランジスタＴＲDのゲート端の電位（ゲート電位Ｖg）の変化に基づく駆動トランジスタＴＲDのソース領域（第２ノードＮＤ2）の電位（ソース電位Ｖs）の変化を考慮しない。
【００６７】
〔前処理工程〕
第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が、駆動トランジスタＴＲDの閾値電圧Ｖthを越え、且つ、第２ノードＮＤ2と発光部ＥＬＰに備えられたカソード電極との間の電位差が、発光部ＥＬＰの閾値電圧ＶthELを越えないように、第１ノードＮＤ1に第１ノード初期化電圧（Ｖofs）を印加し、第２ノードＮＤ2に第２ノード初期化電圧（Ｖini）を印加する。例えば、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigを０〜１０ボルト、電源電圧Ｖccを２０ボルト、駆動トランジスタＴＲDの閾値電圧Ｖthを３Ｖ、カソード電位Ｖcathを０ボルト、発光部ＥＬＰの閾値電圧ＶthELを３ボルトとする。この場合、駆動トランジスタＴＲDの制御入力端の電位（ゲート電位Ｖg、つまり第１ノードＮＤ1の電位）を初期化するための電位Ｖofsは０ボルト、駆動トランジスタＴＲDのソース端の電位（ソース電位Ｖsつまり第２ノードＮＤ2の電位）を初期化するための電位Ｖiniは−１０ボルトとする。
【００６８】
〔閾値補正処理工程〕
第１ノードＮＤ1の電位を保った状態で、駆動トランジスタＴＲDにドレイン電流Ｉdsを流して、第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって第２ノードＮＤ2の電位を変化させる。この際には、前処理工程後の第２ノードＮＤ2の電位に駆動トランジスタＴＲDの閾値電圧Ｖthを加えた電圧を超える電圧（例えば発光時の電源電圧）を、駆動トランジスタＴＲDの主電極端の他方（第２ノードＮＤ2とは反対側）に印加する。この閾値補正処理工程において、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差（換言すれば、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs）が駆動トランジスタＴＲDの閾値電圧Ｖthに近づく程度は閾値補正処理の時間により左右される。よって、例えば閾値補正処理の時間を充分長く確保すれば第２ノードＮＤ2の電位は第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に達し、駆動トランジスタＴＲDはオフ状態となる。一方、例えば閾値補正処理の時間を短く設定せざるを得ない場合は、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が駆動トランジスタＴＲDの閾値電圧Ｖthより大きく、駆動トランジスタＴＲDはオフ状態とはならない場合がある。閾値補正処理の結果として、必ずしも駆動トランジスタＴＲDがオフ状態となることを要しない。尚、閾値補正処理工程においては、好ましくは、式（２）を満足するように電位を選択、決定しておくことで、発光部ＥＬＰが発光しないようにする。
【００６９】
（Ｖofs−Ｖth）＜（ＶthEL＋Ｖcath） （２）
【００７０】
〔映像信号書込み処理工程〕
書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して、映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に印加し、第１ノードＮＤ1の電位をＶsigへと上昇させる。この電第１ノードＮＤ1の電位変化分（ΔＶin＝Ｖsig−Ｖofs）に基づく電荷が、保持容量Ｃcs、発光部ＥＬＰの寄生容量Ｃel、駆動トランジスタＴＲDの寄生容量（例えばゲート・ソース間容量Ｃgs等）に振り分けられる。静電容量Ｃelが、静電容量Ｃcs及びゲート・ソース間容量Ｃgsの静電容量Ｃgsと比較して十分に大きな値であれば、電位変化分（Ｖsig−Ｖofs）に基づく第２ノードＮＤ2の電位の変化は小さい。一般に、発光部ＥＬＰの寄生容量Ｃelの静電容量Ｃelは、保持容量Ｃcsの静電容量Ｃcs及びゲート・ソース間容量Ｃgsの静電容量Ｃgsよりも大きい。この点を勘案して、特段の必要がある場合を除き、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化は考慮しない。この場合、ゲート・ソース間電圧Ｖgsは、式（３）で表すことができる。
【００７１】
Ｖg＝Ｖsig
Ｖs ≒Ｖofs−Ｖth
Ｖgs≒Ｖsig−（Ｖofs−Ｖth） （３）
【００７２】
〔移動度補正処理工程〕
書込トランジスタＴＲWを介して映像信号Ｖsigを保持容量Ｃcsの一端に供給しつつ（つまり映像信号Ｖsigと対応する駆動電圧を保持容量Ｃcsに書き込みつつ）、駆動トランジスタＴＲDを介して保持容量Ｃcsに電流を供給する。例えば、書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に供給した状態で、駆動トランジスタＴＲDに電源を供給しドレイン電流Ｉdsを流して、第２ノードＮＤ2の電位を変化させ、所定期間経過後、書込トランジスタＴＲWをオフ状態にする。このときの第２ノードＮＤ2の電位変化分をΔＶ（＝電位補正値、負帰還量）とする。移動度補正処理を実行するための所定期間は、表示装置の設計の際、設計値として予め決定しておけばよい。尚、この際には、好ましくは、式（２Ａ）を満足するように移動度補正期間を決定する。こうすることで、移動度補正期間に発光部ＥＬＰが発光することはない。
【００７３】
（Ｖofs−Ｖth＋ΔＶ）＜（ＶthEL＋Ｖcath） （２Ａ）
【００７４】
駆動トランジスタＴＲDの移動度μの値が大きい場合は電位補正値ΔＶは大きくなり、移動度μの値が小さい場合は電位補正値ΔＶは小さくなる。このときの駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（つまり第１ノードＮＤ1と第２ノードＮＤ2との電位差）は、式（４）で表すことができる。ゲート・ソース間電圧Ｖgsは発光時の輝度を規定するが、電位補正値ΔＶは駆動トランジスタＴＲDのドレイン電流Ｉdsに比例し、ドレイン電流Ｉdsは移動度μに比例するので、結果的には、移動度μが大きいほど電位補正値ΔＶが大きくなるので、画素回路１０ごとの移動度μのばらつきを取り除くことができる。
【００７５】
Ｖgs≒Ｖsig−（Ｖofs−Ｖth）−ΔＶ （４）
【００７６】
〔発光工程〕
書込走査線ＷＳＬからの書込駆動パルスWSにより書込トランジスタＴＲWをオフ状態とすることにより第１ノードＮＤ1を浮遊状態とし、駆動トランジスタＴＲDに電源を供給して駆動トランジスタＴＲDを介して、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（第１ノードＮＤ1と第２ノードＮＤ2との間の電位差）に応じた電流Ｉdsを発光部ＥＬＰに流すことにより発光部ＥＬＰを駆動して発光させる。
【００７７】
〔駆動回路の構成による相違点〕
ここで、それぞれ典型的な、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、２Ｔｒ／１Ｃ型での相違点は以下の通りである。５Ｔｒ／１Ｃ型では、駆動トランジスタＴＲDの電源側の主電極端と電源回路（電源部）との間に接続された第１トランジスタＴＲ1（発光制御トランジスタ）と、第２ノード初期化電圧を印加する第２トランジスタＴＲ2と、第１ノード初期化電圧を印加する第３トランジスタＴＲ3とを設ける。第１トランジスタＴＲ1、第２トランジスタＴＲ2、第３トランジスタＴＲ3は何れもスイッチングトランジスタである。第１トランジスタＴＲ1は、発光期間にオン状態としておき、オフ状態にして非発光期間に入り、その後の閾値補正期間に一度オン状態にし、更に移動度補正期間以降（次の発光期間も）オン状態とする。第２トランジスタＴＲ2は、第２ノードの初期化期間にのみオン状態としそれ以外はオフ状態とする。第３トランジスタＴＲ3は、第１ノードの初期化期間から閾値補正期間に亘ってのみオン状態としそれ以外はオフ状態とする。書込トランジスタＴＲWは、映像信号書込み処理期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７８】
４Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１ノード初期化電圧を印加する第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００７９】
３Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧及び第２ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。映像信号線ＤＴＬの電位は、第２ノードの初期化期間に第２ノードを第２ノード初期化電圧に設定し、その後の第１ノードの初期化期間に第１ノードを第１ノード初期化電圧に設定するべく、第２ノード初期化電圧と対応した電圧Ｖofs_Hを供給しその後に第１ノード初期化電圧Ｖofs_L（＝Ｖofs）にする。そして、これと対応して、書込トランジスタＴＲWは第１ノードの初期化期間及び第２ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第２ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００８０】
因みに、３Ｔｒ／１Ｃ型では、映像信号線ＤＴＬを利用して第２ノードＮＤ2の電位を変化させる。このため、保持容量Ｃcsの静電容量Ｃcsを、設計上、他の駆動回路よりも大きい値（例えば、静電容量Ｃcsを静電容量Ｃelの約１／４〜１／３程度）に設定する。したがって、他の駆動回路よりも、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化の程度が大きい点を考慮する。
【００８１】
２Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１トランジスタＴＲ1と第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給され、第２ノード初期化電圧は駆動トランジスタＴＲDの電源側の主電極端を、第１電位Ｖcc_H（＝５Ｔｒ／１Ｃ型のＶcc）と第２電位Ｖcc_L（＝５Ｔｒ／１Ｃ型のＶini）でパルス駆動することで与えられる。駆動トランジスタＴＲDの電源側の主電極端は、発光期間に第１電位Ｖcc_Hにされ、第２電位Ｖcc_Lにされることで非発光期間に入り、その後の閾値補正期間以降（次の発光期間も）に第１電位Ｖcc_Hにされる。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
【００８２】
尚、ここでは、駆動トランジスタの特性ばらつきとして、閾値電圧及び移動度の双方について補正処理を行なう場合で説明したが、何れか一方のみについて補正処理を行なうようにしてもよい。
【００８３】
以上、好ましい例に基づき説明したが、これらの例に限定されるものではない。各例において説明した表示装置、表示素子、駆動回路を構成する各種の構成要素の構成、構造、発光部の駆動方法における工程は例示であり、適宜、変更することができる。
【００８４】
又、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、及び、３Ｔｒ／１Ｃ型の動作においては、書込み処理と移動度補正を別個に行なってもよいし、２Ｔｒ／１Ｃ型と同様に、書込み処理において移動度補正処理を併せて行なってもよい。具体的には、第１トランジスタＴＲ1（発光制御トランジスタ）をオン状態とした状態で、書込トランジスタＴＲWを介して、データ線ＤＴＬから映像信号ＶSigを第１ノードに印加すればよい。
【００８５】
＜具体的な適用例＞
以下に、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象を環境変化に左右されずに抑制する本実施形態の技術の具体的な適用例について説明する。尚、アクティブマトリクス型の有機ＥＬパネルを使用する表示装置においては、例えば、パネル両側或いは片側に配置されている垂直走査部によってトランジスタの制御入力端に供給する各種のゲート信号（制御パルス）を作り、画素回路１０へ当該信号を印加する。更にはこのような有機ＥＬパネルを使用する表示装置においては、素子数削減及び高精細化のため、２Ｔｒ／１Ｃ型の画素回路１０を用いることがある。この点を勘案して、以下では、代表的に２Ｔｒ／１Ｃ型の構成への適用例で説明する。
【実施例１】
【００８６】
［画素回路］
図４及び図５は、画素回路１０と、当該画素回路１０を備えた表示装置の一形態を示す図である。図４は基本構成（１画素分）を示し、図５は具体的な構成（表示装置の全体）を示す。尚、表示パネル部１００の基板１０１上において画素回路１０の周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。
【００８７】
表示装置１は、映像信号Ｖsig（詳しくは信号振幅ΔＶin）に基づいて画素回路１０内の電気光学素子（本例では発光部ＥＬＰとして有機ＥＬ素子１２７を使用する）を発光させる。このため、表示装置１は、画素アレイ部１０２に行列状に配される画素回路１０内に、少なくとも、駆動電流を生成する駆動トランジスタ１２１（駆動トランジスタＴＲD）、駆動トランジスタ１２１の制御入力端（ゲート端が典型例）と出力端（ソース端が典型例）の間に接続された保持容量１２０（保持容量Ｃcs）、駆動トランジスタ１２１の出力端に接続された電気光学素子の一例である有機ＥＬ素子１２７（発光部ＥＬＰ）、及び、保持容量１２０に信号振幅ΔＶinに応じた情報を書き込むサンプリングトランジスタ１２５（書込トランジスタＴＲW）を備える。この画素回路１０においては、保持容量１２０に保持された情報に基づく駆動電流Ｉdsを駆動トランジスタ１２１で生成して電気光学素子の一例である有機ＥＬ素子１２７に流すことで有機ＥＬ素子１２７を発光させる。
【００８８】
サンプリングトランジスタ１２５で保持容量１２０に信号振幅ΔＶinに応じた情報を書き込むので、サンプリングトランジスタ１２５は、その入力端（ソース端もしくはドレイン端の一方）に信号電位（Ｖofs＋ΔＶin）を取り込み、その出力端（ソース端もしくはドレイン端の他方）に接続された保持容量１２０に信号振幅ΔＶinに応じた情報を書き込む。もちろん、サンプリングトランジスタ１２５の出力端は、駆動トランジスタ１２１の制御入力端にも接続されている。
【００８９】
尚、ここで示した画素回路１０の接続構成は、最も基本的な構成を示したもので、画素回路１０は、少なくとも前述の各構成要素を含むものであればよく、これらの構成要素以外（つまり他の構成要素）が含まれていてもよい。又、「接続」は、直接に接続されている場合に限らず、他の構成要素を介在して接続されている場合でもよい。例えば、接続間には、必要に応じて更に、スイッチング用のトランジスタや、ある機能を持った機能部等を介在させる等の変更が加えられることがある。典型的には、表示期間（換言すれば非発光時間）を動的に制御するためにスイッチング用のトランジスタを、駆動トランジスタ１２１の出力端と電気光学素子（有機ＥＬ素子１２７）と間に、もしくは駆動トランジスタ１２１の電源供給端（ドレイン端が典型例）と電源供給用の配線である電源線ＰＷＬ（本例では電源供給線１０５DSL）との間に配することがある。このような変形態様の画素回路であっても、実施例１（或いはその他の実施例）で説明する構成や作用を実現し得るものである限り、それらの変形態様も、本開示に係る表示装置の一実施形態を実現する画素回路１０である。
【００９０】
又、画素回路１０を駆動するための周辺部には、例えば、サンプリングトランジスタ１２５を水平周期で順次制御することで画素回路１０を線順次走査して、１行分の各保持容量１２０に映像信号Ｖsigの信号振幅ΔＶinに応じた情報を書き込む書込走査部１０４、及び、書込走査部１０４での線順次走査に合わせて１行分の各駆動トランジスタ１２１の電源供給端に印加される電源供給を制御するための走査駆動パルス（電源駆動パルスDSL）を出力する駆動走査部１０５を具備する制御部１０９を設ける。又、制御部１０９には、書込走査部１０４での線順次走査に合わせて各水平周期内で基準電位（Ｖofs）と信号電位（Ｖofs＋ΔＶin）で切り替わる映像信号Ｖsigがサンプリングトランジスタ１２５に供給されるように制御する水平駆動部１０６を設ける。
【００９１】
制御部１０９は、好ましくは、保持容量１２０に信号振幅ΔＶinに対応する情報が書き込まれた時点でサンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１の制御入力端への映像信号Ｖsigの供給を停止させ、駆動トランジスタ１２１の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。制御部１０９は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。即ち、信号電位（Ｖofs＋ΔＶin）がサンプリングトランジスタ１２５に供給されている状態でサンプリングトランジスタ１２５を導通状態にした後にサンプリングトランジスタ１２５を非導通状態にすることで、駆動トランジスタ１２１の制御入力端と出力端の電位差が一定に維持されるようにする。
【００９２】
又、制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉdsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにする。又、好ましくは、制御部１０９は、基準電位（＝第１ノード初期化電圧Ｖofs）がサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。
【００９３】
この閾値補正動作は、必要に応じて、信号振幅ΔＶinに対応する情報の保持容量１２０への書込みに先行する複数の水平周期で繰り返し実行するとよい。ここで「必要に応じて」とは、１水平周期内の閾値補正期間では駆動トランジスタ１２１の閾値電圧に相当する電圧を十分に保持容量１２０へ保持させることができない場合を意味する。閾値補正動作の複数回の実行により、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させる。閾値補正を複数回行なう処理を分割閾値補正とも称する。
【００９４】
又、更に好ましくは、制御部１０９は、閾値補正動作に先立って、サンプリングトランジスタ１２５の入力端に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて閾値補正用の準備動作（放電動作や初期化動作）を実行するように制御する。閾値補正動作前に駆動トランジスタ１２１の制御入力端と出力端の電位を初期化しておく。より詳しくは、制御入力端と出力端と間に保持容量１２０を接続しておくことで、保持容量１２０の両端の電位差が閾値電圧Ｖth以上になるように設定する。
【００９５】
尚、２Ｔｒ／１Ｃ駆動構成における閾値補正に当たっては、制御部１０９には、書込走査部１０４での線順次走査に合わせて１行分の各画素回路１０に、駆動電流Ｉdsを電気光学素子（有機ＥＬ素子１２７）に流すために使用される第１電位Ｖcc_Hと第１電位Ｖcc_Hとは異なる第２電位Ｖcc_Lとを切り替えて出力する駆動走査部１０５を設け、駆動トランジスタ１２１の電源供給端子に第１電位Ｖcc_Hに対応する電圧が供給され、かつサンプリングトランジスタ１２１に信号電位（Ｖofs＋ΔＶin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで閾値補正動作を行なうように制御するのがよい。又、２ＴＲ駆動構成における閾値補正の準備動作に当たっては、駆動トランジスタ１２１の電源供給端に第２電位Ｖcc_L（＝第２ノード初期化電圧Ｖini）に対応する電圧が供給され、かつサンプリングトランジスタ１２５に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて、駆動トランジスタ１２１の制御入力端（つまり第１ノードＮＤ1）の電位を基準電位（Ｖofs）に、又出力端（つまり第２ノードＮＤ2）の電位を第２電位Ｖcc_Lに初期化するのがよい。
【００９６】
更に好ましくは、制御部１０９は、閾値補正動作の後、駆動トランジスタ１２１に第１電位Ｖcc_Hに対応する電圧が供給され、サンプリングトランジスタ１２５に信号電位（Ｖofs＋ΔＶin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで保持容量１２０に信号振幅ΔＶinの情報を書き込む際、駆動トランジスタ１２１の移動度μに対する補正分を保持容量１２０に書き込まれる情報に加えるように制御する。この際には、サンプリングトランジスタ１２５に信号電位（Ｖofs＋ΔＶin）が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタ１２５を導通させるとよい。以下２Ｔｒ／１Ｃ駆動構成での画素回路１０の一例について具体的に説明する。
【００９７】
画素回路１０は、基本的にｎチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている。又、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、即ち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備え、又駆動トランジスタの特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用した点に特徴を有する。
【００９８】
駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、２ＴＲ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ（駆動トランジスタ１２１及びサンプリングトランジスタ１２５）の駆動タイミングを工夫することで対処する。画素回路１０は、２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsigの劣化なくサンプリングできるため、良好な画質を得ることができる。
【００９９】
又、画素回路１０は、保持容量１２０の接続態様に特徴を有し、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えた点に特徴を有する。
【０１００】
駆動トランジスタを始めとする各トランジスタとしてはＦＥＴ（電界効果トランジスタ）を使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端及びドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。
【０１０１】
具体的には図４及び図５に示すように、画素回路１０は、それぞれｎチャネル型の駆動トランジスタ１２１及びサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７とを有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。尚、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。
【０１０２】
駆動トランジスタ１２１は、ドレイン端Ｄが第１電位Ｖcc_H或いは第２電位Ｖcc_Lを供給する電源供給線１０５DSLに接続され、ソース端Ｓが、有機ＥＬ素子１２７のアノード端Ａに接続され（その接続点は第２ノードＮＤ2でありノードＮＤ１２２とする）、有機ＥＬ素子１２７のカソード端Ｋが基準電位を供給する全画素回路１０共通のカソード配線cath（電位はカソード電位Ｖcath、例えばGND）に接続されている。尚、カソード配線cathは、それ用の単一層の配線（上層配線）のみとしてもよいし、例えばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線を設けてカソード配線の抵抗値を低減するようにしてもよい。この補助配線は、画素アレイ部１０２（表示エリア）内に格子状又は列又は行状に配線され、上層配線と同電位で固定電位である。
【０１０３】
サンプリングトランジスタ１２５は、ゲート端Ｇが書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端Ｄが映像信号線１０６HS（映像信号線ＤＴＬ）に接続され、ソース端Ｓが駆動トランジスタ１２１のゲート端Ｇに接続されている（その接続点は第１ノードＮＤ1でありノードＮＤ１２１とする）。サンプリングトランジスタ１２５のゲート端Ｇには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させた接続態様とすることもできる。
【０１０４】
駆動トランジスタ１２１のドレイン端Ｄは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSLに接続されている。電源供給線１０５DSLは、この電源供給線１０５DSLそのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。駆動走査部１０５は、駆動トランジスタ１２１のドレイン端Ｄに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと閾値補正に先立つ準備動作に利用される低電圧側の第２電位Ｖcc_L（初期化電圧もしくはイニシャル電圧とも称される）とを切り替えて供給する。
【０１０５】
駆動トランジスタ１２１のドレイン端Ｄ側（電源回路側）を第１電位Ｖcc_Hと第２電位Ｖcc_Lの２値をとる電源駆動パルスDSLで駆動することで、閾値補正に先立つ準備動作を行なうことを可能にしている。第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsigの基準電位（Ｖofs）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖgとソース電位Ｖsの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSLの低電位側の第２電位Ｖcc_Lを設定する。尚、基準電位（Ｖofs）は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【０１０６】
このような画素回路１０では、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端Ｄに第１電位Ｖcc_Hが供給され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。
【０１０７】
このような画素回路１０を採用する場合、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL及び書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ。
【０１０８】
［画素回路の動作］
図６は、画素回路１０に関する駆動タイミングの一例として、線順次方式で信号振幅Ｖinの情報を保持容量１２０に書き込む際の動作を説明するタイミングチャート（理想状態）である。図７は、図６に示したタイミングチャートの主要な期間における等価回路と動作状態を説明する図である。図６においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSLの電位変化、映像信号線１０６HSの電位変化を表してある。これらの電位変化と並行に、駆動トランジスタ１２１のゲート電位Ｖg及びソース電位Ｖsの変化も表してある。基本的には、書込走査線１０４WSや電源供給線１０５DSLの１行ごとに、１水平走査期間だけ遅れて同じような駆動を行なう。
【０１０９】
図６中の信号のように各パルスのタイミングによって有機ＥＬ素子１２７に流れる電流値をコントロールする。図６のタイミング例では、電源駆動パルスDSLを第２電位Ｖcc_Lとすることで消光及びノードＮＤ１２２を初期化した後に、第１ノード初期化電圧Ｖofsを映像信号線１０６HSに印加している際にサンプリングトランジスタ１２５をオン状態としてノードＮＤ１２１を初期化し、その状態で電源駆動パルスDSLを第１電位Ｖcc_Hとすることで閾値補正を行なう。その後、サンプリングトランジスタ１２５をオフ状態とし、映像信号線１０６HSに映像信号Ｖsigを印加する。その状態でサンプリングトランジスタ１２５をオン状態とすることにより信号を書き込むと同時に移動度補正を行なう。信号を書き込んだ後、サンプリングトランジスタ１２５をオフ状態にすると発光を開始する。このように移動度補正や閾値補正等、パルスの位相差によって駆動をコントロールする。
【０１１０】
以下、閾値補正及び移動度補正に着目して動作を詳しく説明する。画素回路１０において、駆動タイミングとしては、先ず、サンプリングトランジスタ１２５は、書込走査線１０４WSから供給された書込駆動パルスWSに応じて導通し、映像信号線１０６HSから供給された映像信号Ｖsigをサンプリングして保持容量１２０に保持する。最初に、以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定して、保持容量１２０に信号振幅Ｖinの情報を、書き込む、保持する、あるいはサンプリングする等と簡潔に記して説明する。書込みゲインが１未満の場合、保持容量１２０には信号振幅Ｖinの大きさそのものではなく、信号振幅Ｖinの大きさに対応するゲイン倍された情報が保持されることになる。
【０１１１】
画素回路１０に対する駆動タイミングは、映像信号Ｖsigの信号振幅Ｖinの情報を保持容量１２０に書き込む際に、順次走査の観点からは、１行分の映像信号を同時に各列の映像信号線１０６HSに伝達する線順次駆動を行なう。特に、２ＴＲ構成の画素回路１０における駆動タイミングでの閾値補正と移動度補正を行なう際の基本的な考え方においては、先ず、映像信号Ｖsigを基準電位（Ｖofs）と信号電位（Ｖofs＋Ｖin）とを１Ｈ期間内において時分割で有するものとする。具体的には、映像信号Ｖsigが非有効期間である基準電位（Ｖofs）にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖsig＝Ｖofs＋Ｖin）にある期間を１水平期間の後半部とする。１水平期間を前半部と後半部に分ける際は、典型的にはほぼ１／２期間ずつ分けるがこのことは必須でなく、前半部よりも後半部の方をより長くしてもよいし、逆に、前半部よりも後半部の方をより短くしてもよい。
【０１１２】
信号書込みに用いる書込駆動パルスWSを閾値補正や移動度補正にも用いることとし、１Ｈ期間内に２回、書込駆動パルスWSをアクティブにしてサンプリングトランジスタ１２５をオンする。そして、１回目のオンタイミングにて閾値補正を行ない、２回目のオンタイミングにて信号電圧書込みと移動度補正を同時に行なう。その後、駆動トランジスタ１２１は、第１電位（高電位側）にある電源供給線１０５DSLから電流の供給を受け保持容量１２０に保持された信号電位（映像信号Ｖsigの有効期間の電位に対応する電位）に応じて駆動電流Ｉdsを有機ＥＬ素子１２７に流す。尚、１Ｈ期間内に２回、書込駆動パルスWSをアクティブにするのではなく、サンプリングトランジスタ１２５のオン状態を維持したまま、映像信号線１０６HSの電位を、有機ＥＬ素子１２７における輝度を制御するための信号電位（＝Ｖofs＋Ｖin）としてもよい。
【０１１３】
例えば、有機ＥＬ素子１２７の発光状態は、電源供給線１０５DSLが第１電位Ｖcc_Hであり、サンプリングトランジスタ１２５がオフ状態である（図６（Ａ）を参照）。このとき、駆動トランジスタ１２１は飽和領域で動作するように設定されているため、有機ＥＬ素子１２７に流れる電流Ｉdsは駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ノードＮＤ１２１とノードＮＤ１２２との間の電圧）に応じて決まる式（１）に示される値となる。その後、垂直駆動部１０３は、電源供給線１０５DSLが第１電位Ｖcc_Hにありかつ映像信号線１０６HSが映像信号Ｖsigの非有効期間である基準電位（Ｖofs）にある時間帯でサンプリングトランジスタ１２５を導通させる制御信号として書込駆動パルスWSを出力して、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持しておく（図６（Ｄ）を参照）。この動作が閾値補正機能を実現する。この閾値補正機能により、画素回路１０ごとにばらつく駆動トランジスタ１２１の閾値電圧Ｖthの影響をキャンセルすることができる。
【０１１４】
垂直駆動部１０３は、信号振幅Ｖinのサンプリングに先行する複数の水平期間で閾値補正動作を繰り返し実行して確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持するようにするのがよい。閾値補正動作を複数回実行することで、十分に長い書込み時間を確保する。こうすることで、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を確実に保持容量１２０に予め保持することができる。
【０１１５】
保持された閾値電圧Ｖthに相当する電圧は駆動トランジスタ１２１の閾値電圧Ｖthのキャンセルに用いられる。したがって、画素回路１０ごとに駆動トランジスタ１２１の閾値電圧Ｖthがばらついていても、画素回路１０ごとに完全にキャンセルされるため、画像のユニフォーミティすなわち表示装置の画面全体に亘る発光輝度の均一性が高まる。特に信号電位が低階調のときに現れがちな輝度むらを防ぐことができる。
【０１１６】
好ましくは、垂直駆動部１０３は、閾値補正動作に先立って、電源供給線１０５DSLが第２電位にありかつ映像信号線１０６HSが映像信号Ｖsigの非有効期間である基準電位（Ｖofs）にある時間帯で、書込駆動パルスWSをアクティブ（本例ではＨレベル）にしてサンプリングトランジスタ１２５を導通させ、その後に書込駆動パルスWSをアクティブＨにしたままで電源供給線１０５DSLを第１電位に設定する。
【０１１７】
こうすることで、ソース端Ｓを基準電位（Ｖofs）より十分低い第２電位Ｖcc_Lにセットし（放電期間Ｃ＝第２ノード初期化期間）（図６（Ｂ）を参照）、且つ、駆動トランジスタ１２１のゲート端Ｇを基準電位（Ｖofs）にセットしてから（初期化期間Ｄ＝第１ノード初期化期間）（図６（Ｃ）を参照）、閾値補正動作を開始する（閾値補正期間Ｅ）。このようなゲート電位及びソース電位のリセット動作（初期化動作）により、後続する閾値補正動作を確実に実行することができる。放電期間Ｃと初期化期間Ｄとを合わせて、駆動トランジスタ１２１のゲート電位Ｖgとソース電位Ｖsを初期化する閾値補正準備期間（＝前処理期間）とも称する。因みに、図示した例は、第１ノードのであるノードＮＤ１２１への初期化動作（初期化期間Ｄ）は３回繰り返しており、放電期間Ｃの開始から最後の初期化期間Ｄが完了するまでが閾値補正準備期間となる。
【０１１８】
閾値補正期間Ｅでは、電源供給線１０５DSLの電位が低電位側の第２電位Ｖcc_Lから高電位側の第１電位Ｖcc_Hに遷移することで、駆動トランジスタ１２１のソース電位Ｖsが上昇を開始する。即ち、駆動トランジスタ１２１のゲート端Ｇは映像信号Ｖsigの基準電位（Ｖofs）に保持されており、駆動トランジスタ１２１のソース端Ｓの電位Ｖsが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れようとする。カットオフすると駆動トランジスタ１２１のソース電位Ｖsは“Ｖofs−Ｖth”となる。閾値補正期間Ｅでは、ドレイン電流が専ら保持容量１２０側（Ｃcs＜＜Ｃel時）に流れ、有機ＥＬ素子１２７側には流れないようにするため、有機ＥＬ素子１２７がカットオフとなるように全画素共通の接地配線cathの電位Ｖcathを設定しておく。
【０１１９】
有機ＥＬ素子１２７の等価回路はダイオードと寄生容量Ｃelの並列回路で表されるため、“Ｖel≦Ｖcath＋ＶthEL”である限り、つまり、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい限り、駆動トランジスタ１２１のドレイン電流Ｉdsは保持容量１２０と寄生容量Ｃelを充電するために使われる。この結果、有機ＥＬ素子１２７のアノード端Ａの電圧ＶelつまりノードＮＤ１２２の電位は、時間とともに上昇してゆく。そして、ノードＮＤ１２２の電位（ソース電位Ｖs）とノードＮＤ１２１の電圧（ゲート電位Ｖg）との電位差がちょうど閾値電圧Ｖthとなったところで駆動トランジスタ１２１はオン状態からオフ状態となり、ドレイン電流Ｉdsは流れなくなり、閾値補正期間が終了する。つまり、一定時間経過後、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。
【０１２０】
ここで、閾値補正動作は１回のみ実行するものとすることもできるが、このことは必須ではない。１水平期間を処理サイクルとして、閾値補正動作を複数回（図は４回で示している）繰り返えしてもよい。例えば、実際には、閾値電圧Ｖthに相当する電圧が、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間に接続された保持容量１２０に書き込まれることになる。しかしながら、閾値補正期間Ｅは、書込駆動パルスWSをアクティブＨにしたタイミングからインアクティブＬに戻すタイミングまでであり、この期間が十分に確保されていないときには、それ以前に終了してしまう。この問題を解消するには、閾値補正動作を複数回繰り返すのがよい。
【０１２１】
閾値補正動作を複数回実行する場合に、１水平期間が閾値補正動作の処理サイクルとなるのは、閾値補正動作に先立って、１水平期間の前半部で映像信号線１０６HSを介して基準電位（Ｖofs）を供給しソース電位を第２電位Ｖcc_Lにセットする初期化動作を経るからである。必然的に、閾値補正期間は、１水平期間よりも短くなってしまう。したがって、保持容量１２０の静電容量Ｃcsや第２電位Ｖcc_Lの大きさ関係やその他の要因で、この短い１回分の閾値補正動作期間では、閾値電圧Ｖthに対応する正確な電圧を保持容量１２０に保持仕切れないケースも起こり得る。閾値補正動作を複数回実行するのが好ましいのは、この対処のためである。即ち、信号振幅Ｖinの保持容量１２０へのサンプリング（信号書込み）に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのが好ましい。
【０１２２】
例えば、第１閾値補正期間Ｅ_1ではゲート・ソース間電圧ＶgsがＶx1（＞Ｖth）になったとき、つまり、駆動トランジスタ１２１のソース電位Ｖsが低電位側の第２電位Ｖcc_Lから“Ｖofs−Ｖx1”になったときに終わってしまう（図６（Ｄ）を参照）。このため、第１閾値補正期間Ｅ_1が完了した時点では、Ｖx1が保持容量１２０に書き込まれる。
【０１２３】
次に、駆動走査部１０５は、１水平期間の後半部で、書込駆動パルスWSをインアクティブＬに切り替え、さらに水平駆動部１０６は、映像信号線１０６HSの電位を基準電位（Ｖofs）から映像信号Ｖsig（＝Ｖofs＋Ｖin）に切り替える（図６（Ｅ）を参照）。これにより、映像信号線１０６HSが映像信号Ｖsigの電位に変化する一方、書込走査線１０４WSの電位（書込駆動パルスWS）はローレベルになる。
【０１２４】
このときには、サンプリングトランジスタ１２５は非導通（オフ）状態にあり、それ以前に保持容量１２０に保持されたＶx1に応じたドレイン電流が有機ＥＬ素子１２７に流れることで、ソース電位Ｖsが僅かに上昇する。この上昇分をＶa1とすると、ソース電位Ｖsは“Ｖofs−Ｖx1＋Ｖa1”となる。さらに、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果によって、駆動トランジスタ１２１のソース電位Ｖsの変動にゲート電位Ｖgが連動することで、ゲート電位Ｖgが“Ｖofs＋Ｖa1”となる。
【０１２５】
次の第２閾値補正期間Ｅ_2では、第１閾値補正期間Ｅ_1と同様の動作をする。具体的には、先ず、駆動トランジスタ１２１のゲート端Ｇは映像信号Ｖsigの基準電位（Ｖofs）に保持されることとなり、ゲート電位Ｖgが直前の“Ｖg＝基準電位（Ｖofs）＋Ｖa1”から基準電位（Ｖofs）に瞬時に切り替わる。駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果によって、駆動トランジスタ１２１のゲート電位Ｖgの変動にソース電位Ｖsが連動することで、ソース電位Ｖsは、直前の“Ｖofs−Ｖx1＋Ｖa1”からＶa1だけ低下するので、“Ｖofs−Ｖx1”となる。この後、駆動トランジスタ１２１のソース端Ｓの電位Ｖsが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れようとする。しかしながら、ゲート・ソース間電圧ＶgsがＶx2（＞Ｖth）になったとき、つまり、駆動トランジスタ１２１のソース電位Ｖsが“Ｖofs−Ｖx2”になったときに終わってしまい、第２閾値補正期間Ｅ_2が完了した時点ではＶx2が保持容量１２０に書き込まれる。次の第３閾値補正期間Ｅ_3の直前では、保持容量１２０に保持されたＶx2に応じたドレイン電流が有機ＥＬ素子１２７に流れることで、ソース電位Ｖsは“Ｖofs−Ｖx2＋Ｖa2”となり、ゲート電位Ｖgは“Ｖofs＋Ｖa2”となる。
【０１２６】
同様にして、次の第３閾値補正期間Ｅ_3では、ゲート・ソース間電圧ＶgsがＶx3（＞Ｖth）になったとき、つまり、駆動トランジスタ１２１のソース電位Ｖsが“Ｖofs−Ｖx3”になったときに終わってしまい、第３閾値補正期間Ｅ_3が完了した時点ではＶx3が保持容量１２０に書き込まれる。次の第４閾値補正期間Ｅ_4の直前では、保持容量１２０に保持されたＶx3に応じたドレイン電流が有機ＥＬ素子１２７に流れることで、ソース電位Ｖsは“Ｖofs−Ｖx3＋Ｖa3”となり、ゲート電位Ｖgは“Ｖofs＋Ｖa3”となる。
【０１２７】
そして、次の第４閾値補正期間Ｅ_4では、駆動トランジスタ１２１のソース端Ｓの電位Ｖsが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れる。カットオフすると駆動トランジスタ１２１のソース電位Ｖsは“Ｖofs−Ｖth”となり、ゲート・ソース間電圧Ｖgsが閾値電圧Ｖthと同じ状態になっている。第４閾値補正期間Ｅ_4が完了した時点で、駆動トランジスタ１２１の閾値電圧Ｖthが保持容量１２０に保持される。
【０１２８】
画素回路１０においては、閾値補正機能に加えて、移動度補正機能を備えている。即ち、垂直駆動部１０３は、映像信号線１０６HSが映像信号Ｖsigの有効期間である信号電位（Ｖofs＋Ｖin）にある時間帯にサンプリングトランジスタ１２５を導通状態にするため、書込走査線１０４WSに供給する書込駆動パルスWSを、上述の時間帯より短い期間だけアクティブ（本例ではＨレベル）にする。この期間では、駆動トランジスタ１２１の制御入力端に信号電位（Ｖofs＋Ｖin）を供給した状態で駆動トランジスタ１２１を介して有機ＥＬ素子１２７の寄生容量Ｃel及び保持容量１２０を充電する（図６（Ｆ）を参照）。この書込駆動パルスWSのアクティブ期間（サンプリング期間でもあり移動度補正期間でもある）を適切に設定することで、保持容量１２０に信号振幅Ｖinに応じた情報を保持する際、同時に駆動トランジスタ１２１の移動度μに対する補正を加えることができる。水平駆動部１０６により映像信号線１０６HSに信号電位（Ｖofs＋Ｖin）を実際に供給して、書込駆動パルスWSをアクティブＨにする期間を、保持容量１２０への信号振幅Ｖinの書込み期間（サンプリング期間とも称する）とする。
【０１２９】
特に、画素回路１０における駆動タイミングでは、電源供給線１０５DSLが高電位側である第１電位Ｖcc_Hにあり、かつ、映像信号Ｖsigが有効期間にある時間帯内（信号振幅Ｖinの期間）で書込駆動パルスWSをアクティブにしている。つまり、その結果、移動度補正時間（サンプリング期間も）は、映像信号線１０６HSの電位が、映像信号Ｖsigの有効期間の信号電位（Ｖofs＋Ｖin）にある時間幅と書込駆動パルスWSのアクティブ期間の両者が重なった範囲で決まる。特に、映像信号線１０６HSが信号電位にある時間幅の中に入るように書込駆動パルスWSのアクティブ期間幅を細めに決めているため、結果的に移動度補正時間は書込駆動パルスWSで決まる。正確には、移動度補正時間（サンプリング期間も）は、書込駆動パルスWS立ち上がってサンプリングトランジスタ１２５がオンしてから、同じく書込駆動パルスWSが立ち下がってサンプリングトランジスタ１２５がオフするまでの時間となる。因みに、図では、第４閾値補正期間Ｅ_4の後で書込駆動パルスWSを一端インアクティブＬにしているが、このことは必須でなく、アクティブＨのままにして、映像信号Ｖsigを基準電位（Ｖofs）から有効期間の信号電位（Ｖofs＋Ｖin）に切り替えてもよい。
【０１３０】
具体的には、サンプリング期間においては、駆動トランジスタ１２１のゲート電位Ｖgが信号電位（Ｖofs＋Ｖin）にある状態でサンプリングトランジスタ１２５が導通（オン）状態となる。したがって、書込み＆移動度補正期間Ｈでは、駆動トランジスタ１２１のゲート端Ｇが信号電位（Ｖofs＋Ｖin）に固定された状態で、駆動トランジスタ１２１に駆動電流Ｉdsが流れる。信号振幅Ｖinの情報は駆動トランジスタ１２１の閾値電圧Ｖthに足し込む形で保持される。この結果、駆動トランジスタ１２１の閾値電圧Ｖthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。この閾値補正によって、保持容量１２０に保持されるゲート・ソース間電圧Ｖgsは、“Ｖsig＋Ｖth”＝“Ｖin＋Ｖth”となる。又、同時に、このサンプリング期間で移動度補正を実行するので、サンプリング期間は移動度補正期間を兼ねることとなる（書込み＆移動度補正期間Ｈ）。
【０１３１】
ここで、有機ＥＬ素子１２７の閾値電圧をＶthELとしたとき、“Ｖofs−Ｖth＜ＶthEL”と設定しておくことで、有機ＥＬ素子１２７は、逆バイアス状態におかれ、カットオフ状態（ハイインピーダンス状態）にあるため、発光することはなく、又、ダイオード特性ではなく単純な容量特性を示す。よって駆動トランジスタ１２１に流れるドレイン電流（駆動電流Ｉds）は保持容量１２０の静電容量Ｃcsと有機ＥＬ素子１２７の寄生容量（等価容量）Ｃelの静電容量Ｃelの両者を結合した容量“Ｃ＝Ｃcs＋Ｃel”に書き込まれていく。これにより、駆動トランジスタ１２１のドレイン電流は有機ＥＬ素子１２７の寄生容量Ｃelに流れ込み充電を開始する。その結果、駆動トランジスタ１２１のソース電位Ｖsは上昇していく。
【０１３２】
図６のタイミングチャートでは、この上昇分をΔＶで表してある。この上昇分、即ち移動度補正パラメータである電位補正値ΔＶは、閾値補正によって保持容量１２０に保持されるゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth”から差し引かれることになり、“Ｖgs＝Ｖin＋Ｖth−ΔＶ”となるので、負帰還をかけたことになる。このとき、駆動トランジスタ１２１のソース電位Ｖsは、ゲート電位Ｖg（＝Ｖin）から保持容量に保持される電圧“Ｖgs＝Ｖin＋Ｖth−ΔＶ”を差し引いた値“−Ｖth＋ΔＶ”となる。
【０１３３】
このようにして、画素回路１０における駆動タイミングでは、書込み＆移動度補正期間Ｈにおいて、信号振幅Ｖinのサンプリングと移動度μを補正するΔＶ（負帰還量、移動度補正パラメータ）の調整が行なわれる。書込走査部１０４は、書込み＆移動度補正期間Ｈの時間幅を調整可能であり、これにより保持容量１２０に対する駆動電流Ｉdsの負帰還量を最適化することができる。
【０１３４】
電位補正値ΔＶはΔＶ≒Ｉds・ｔ／Ｃelである。この式から明らかなように、駆動トランジスタ１２１のドレイン・ソース間電流である駆動電流Ｉdsが大きい程、電位補正値ΔＶは大きくなる。逆に、駆動トランジスタ１２１の駆動電流Ｉdsが小さいとき、電位補正値ΔＶは小さくなる。このように、電位補正値ΔＶは駆動電流Ｉdsに応じて決まる。信号振幅Ｖinが大きいほど駆動電流Ｉdsは大きくなり、電位補正値ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正を実現できる。その際、書込み＆移動度補正期間Ｈは必ずしも一定である必要はなく、逆に駆動電流Ｉdsに応じて調整することが好ましい場合がある。例えば、駆動電流Ｉdsが大きい場合、移動度補正期間ｔは短めにし、逆に駆動電流Ｉdsが小さくなると、書込み＆移動度補正期間Ｈは長めに設定するのがよい。
【０１３５】
又、電位補正値ΔＶは、Ｉds・ｔ／Ｃelであり、画素回路１０ごとに移動度μのばらつきに起因して駆動電流Ｉdsがばらつく場合でも、それぞれに応じた電位補正値ΔＶとなるので、画素回路１０ごとの移動度μのばらつきを補正することができる。つまり、信号振幅Ｖinを一定とした場合、駆動トランジスタ１２１の移動度μが大きいほど電位補正値ΔＶの絶対値が大きくなる。換言すると、移動度μが大きいほど電位補正値ΔＶが大きくなるので、画素回路１０ごとの移動度μのばらつきを取り除くことができる。
【０１３６】
画素回路１０はブートストラップ機能も備えている。即ち、書込走査部１０４は、保持容量１２０に信号振幅Ｖinの情報が保持された段階で書込走査線１０４WSに対する書込駆動パルスWSの印加を解除し（即ちインアクティブＬ（ロー）にして）、サンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１のゲート端Ｇを映像信号線１０６HSから電気的に切り離す（発光期間Ｉ：図６（Ｇ）を参照）。発光期間Ｉに進むと、水平駆動部１０６は、その後の適当な時点で映像信号線１０６HSの電位を基準電位（Ｖofs）に戻す。
【０１３７】
有機ＥＬ素子１２７の発光状態を第（ｍ＋ｍ’−１）番目の水平走査期間まで継続する。以上によって、第（ｎ，ｍ）番目の副画素を構成する有機ＥＬ素子１２７の発光の動作が完了する。この後、次のフレーム（もしくはフィールド）に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、及び発光動作が繰り返される。
【０１３８】
発光期間Ｉでは、駆動トランジスタ１２１のゲート端Ｇは映像信号線１０６HSから切り離される。駆動トランジスタ１２１のゲート端Ｇへの信号電位（Ｖofs＋Ｖin）の印加が解除されるので、駆動トランジスタ１２１のゲート電位Ｖgは上昇可能となる。駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果によって、ブートストラップ動作が行なわれる。ブートストラップゲインが１（理想値）であると仮定した場合、駆動トランジスタ１２１のソース電位Ｖsの変動にゲート電位Ｖgが連動するようになり、ゲート・ソース間電圧Ｖgsを一定に維持することができる。このとき、駆動トランジスタ１２１に流れる駆動電流Ｉdsは有機ＥＬ素子１２７に流れ、有機ＥＬ素子１２７のアノード電位は駆動電流Ｉdsに応じて上昇する。この上昇分をＶelとする。やがて、ソース電位Ｖsの上昇に伴い、有機ＥＬ素子１２７の逆バイアス状態は解消されるので、駆動電流Ｉdsの流入により有機ＥＬ素子１２７は実際に発光を開始する。
【０１３９】
ここで、駆動電流Ｉds対ゲート電圧Ｖgsの関係は、先のトランジスタ特性を表した式（１）に“Ｖsig＋Ｖth−ΔＶ”或いは“Ｖin＋Ｖth−ΔＶ”を代入することで、式（５Ａ）或いは式（５Ｂ）（両式を纏めて式（５）と記す）のように表すことができる。
【０１４０】
Ｉds＝ｋ・μ・（Ｖsig−Ｖofs−ΔＶ）2 （５Ａ）
Ｉds＝ｋ・μ・（Ｖin−Ｖofs−ΔＶ）2 （５Ｂ）
【０１４１】
この式（５）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。即ち、有機ＥＬ素子１２７を流れる電流Ｉdsは、例えば、Ｖofsを０ボルトに設定したとした場合、有機ＥＬ素子１２７における輝度を制御するための映像信号Ｖsigの値から、駆動トランジスタ１２１の移動度μに起因した第２ノードＮＤ2（駆動トランジスタ１２１のソース端）における電位補正値ΔＶの値を減じた値の２乗に比例する。換言すると、有機ＥＬ素子１２７を流れる電流Ｉdsは、有機ＥＬ素子１２７の閾値電圧ＶthEL及び駆動トランジスタ１２１の閾値電圧Ｖthには依存しない。即ち、有機ＥＬ素子１２７の発光量（輝度）は、有機ＥＬ素子１２７の閾値電圧ＶthELの影響及び駆動トランジスタ１２１の閾値電圧Ｖthの影響を受けない。そして、第（ｎ，ｍ）番目の有機ＥＬ素子１２７の輝度は、電流Ｉdsに対応した値である。
【０１４２】
しかも、移動度μの大きな駆動トランジスタ１２１ほど、電位補正値ΔＶが大きくなるので、ゲート・ソース間電圧Ｖgsの値が小さくなる。したがって、式（５）において、移動度μの値が大きくとも、（Ｖsig−Ｖofs−ΔＶ）2の値が小さくなる結果、ドレイン電流Ｉdsを補正することができる。即ち、移動度μの異なる駆動トランジスタ１２１においても、映像信号Ｖsigの値が同じであれば、ドレイン電流Ｉdsが略同じとなる結果、有機ＥＬ素子１２７を流れ、有機ＥＬ素子１２７の輝度を制御する電流Ｉdsが均一化される。即ち、移動度μのばらつき（更には、ｋのばらつき）に起因する有機ＥＬ素子１２７の輝度のばらつきを補正することができる。
【０１４３】
又、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果により、発光期間の最初でブートストラップ動作が行なわれ、駆動トランジスタ１２１のゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth−ΔＶ”を一定に維持したまま、駆動トランジスタ１２１のゲート電位Ｖg及びソース電位Ｖsが上昇する。駆動トランジスタ１２１のソース電位Ｖsが“−Ｖth＋ΔＶ＋Ｖel”となることで、ゲート電位Ｖgは“Ｖin＋Ｖel”となる。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は、一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流す。その結果、有機ＥＬ素子１２７のアノード端Ａの電位（＝ノードＮＤ１２２の電位）は、有機ＥＬ素子１２７に飽和状態での駆動電流Ｉdsという電流が流れ得る電圧まで上昇する。
【０１４４】
ここで、有機ＥＬ素子１２７は、発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、時間の経過とともに、ノードＮＤ１２２の電位も変化する。しかしながら、このような有機ＥＬ素子１２７の経時劣化によりそのアノード電位が変動しても、保持容量１２０に保持されたゲート・ソース間電圧Ｖgsは常に“Ｖin＋Ｖth−ΔＶ”で一定に維持される。駆動トランジスタ１２１が定電流源として動作することから、有機ＥＬ素子１２７のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ１２１のソース電位Ｖsが変化したとしても、保持容量１２０によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定（≒Ｖin＋Ｖth−ΔＶ）に保たれているため、有機ＥＬ素子１２７に流れる電流は変わらず、したがって有機ＥＬ素子１２７の発光輝度も一定に保たれる。実際にはブートストラップゲインは「１」よりも小さいので、ゲート・ソース間電位Ｖgsは「Ｖin＋Ｖth−ΔＶ」よりも小さくなるが、そのブートストラップゲインに応じたゲート・ソース間電位Ｖgsに保たれることには変わりがない。
【０１４５】
以上のように、実施例１の画素回路１０は、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成され、駆動トランジスタ１２１の特性ばらつき（本例では閾値電圧Ｖth及びキャリア移動度μのばらつき）による駆動電流Ｉdsに与える影響を防ぐために、閾値電圧Ｖth及びキャリア移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっている。ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthに相当する電圧と移動度補正用の電位補正値ΔＶとによって調整されているため、有機ＥＬ素子１２７の発光輝度は駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつきの影響を受けることがないし、有機ＥＬ素子１２７の経時劣化の影響も受けない。入力される映像信号Ｖsig（信号振幅Ｖin）に対応する安定した階調で表示でき、高画質の画像を得ることができる。
【０１４６】
又、画素回路１０は、ｎチャネル型の駆動トランジスタ１２１を用いたソースフォロア回路によって構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、有機ＥＬ素子１２７の駆動が可能になる。又、駆動トランジスタ１２１及びその周辺部のサンプリングトランジスタ１２５等も含めてｎチャネル型のみのトランジスタを用いて画素回路１０を構成することができ、トランジスタ作製においても低コスト化が図れる。
【０１４７】
［素子特性の環境依存性と補正処理の関係］
前述のように、図６に示した駆動タイミングでは、素子の特性むら（前例では駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつき及び経時変動）に起因する表示むらを改善するべく、書込駆動パルスWSや電源駆動パルスDSLのタイミングによって各トランジスタを制御して表示輝度を制御している。
【０１４８】
ここで、画素回路１０を構成する駆動トランジスタ１２１の特性（ここでは閾値電圧Ｖthや移動度μ）は、環境特性の影響を受け、例えば温度変化に応じて、閾値電圧Ｖthや移動度μが変化する。このため、環境特性の変化に関わらず一定の書込駆動パルスWSや電源駆動パルスDSLを使用して閾値補正や移動度補正を行なっていたのでは、必ずしも適正な補正を実現できないと云うことが分かった。ある環境条件下では素子特性のばらつきに起因する表示むらを抑制できていたとしても、環境条件が変わると、適正な補正制御ができなくなり、画素回路を構成する素子の特性がばらつくことに起因する表示むら現象が発生する。以下に、この点について説明する。
【０１４９】
図８は、画素回路１０の周辺に設けられる回路（周辺回路）の比較例を説明する図である。図８（Ａ）は、比較例の周辺回路４００Ｚの汎用的な構成例を示し、図８（Ｂ）は、その動作を説明するタイミングチャートである。図８（Ｃ）は、特に、書込駆動パルスWSに関しての周辺回路４００Ｚの構成例を示す。 周辺回路４００は、画素回路１０内の各種のトランジスタを駆動する駆動信号を生成する回路の総称であり、図１との対応では制御部１０９及びインタフェース部（垂直ＩＦ部１３３及び水平ＩＦ部１３６）に対応する。周辺回路４００では、信号を出力するに当たって、例えば、信号系については出力タイミングだけでなくその信号レベルも管理される一方、トランジスタのオン／オフ制御でよいものに関しては出力波形（出力タイミングや立上り或いは立下りの遷移特性等）が管理される。一例として、図８では、トランジスタのオン／オフ制御を行なう駆動パルスの生成に着目して示している。
【０１５０】
図８（Ａ）に示すように、周辺回路４００Ｚは、シフトレジスタ部４１０と、論理回路部４２０と、レベルシフト部４３０と、出力バッファ部４４０とを有する走査部を備える。図示を割愛しているが、シフトレジスタ部４１０の前段にはインタフェース部が設けられる。この構成は、垂直走査系及び水平走査系の各駆動パルスについて同様に適用可能である。
【０１５１】
シフトレジスタ部４１０は、レジスタ４１２（Ｓ／Ｒ）が複数段（少なくとも行数分或いは列数分）縦続接続されて設けられており、画素アレイ部１０２の各画素回路１０を行単位或いは列行単位で順次選択する。例えば、図８（Ｂ）に示すように、図示しないインタフェース部からスタートパルスSPが初段のレジスタ４１２に与えられると、そのスタートパルスSPを図示しないインタフェース部からのシフトロックCK_1（走査クロック）に同期してレジスタ４１２で順次シフトし、一単位期間幅のアクティブＨのシフトパルスSFTPとして各段から出力する（図中の参照子「_n」は段数を示す）。レジスタ４１２に入力されるシフトロックCK_1の１周期は駆動パルスの１周期と同じであり、例えば書込駆動パルスWSについては１水平周期と同じである。
【０１５２】
論理回路部４２０は、論理回路４２２（Logic）を段ごとに有しており、各段のレジスタ４１２からのシフトパルスSFTPが対応する段の論理回路４２２に供給されるとともに、図示しないインタフェース部からイネーブルパルスENが与えられる。論理回路４２２は、シフトパルスSFTPとイネーブルパルスENとに基づき、規定されている論理に従って、画素アレイ部１０２の走査線に与えられる駆動パルスの元となるパルス信号を生成する。場合によっては、シフトパルスSFTPに基づき複数のシフトロックCK_1に亘るウィンドウパルスを生成し、ウィンドウパルスとイネーブルパルスENとに基づき、規定されている論理に従って、画素アレイ部１０２の走査線に与えられる駆動パルスの元となるパルス信号を生成することもある。例えば、図８（Ｂ）に示すように、シフトパルスSFTPとイネーブルパルスENとの論理積をとることで、実質的に、駆動パルスの元となるパルス信号が順次シフトされて出力される。
【０１５３】
レベルシフト部４３０は、レベル変換部４３２（Ｌ／Ｓ）を段ごとに有しており、対応する段の論理回路４２２からの比較的狭振幅（全体的な電圧レベルも低い）のパルス信号を比較的広振幅（全体的な電圧レベルも高い）の出力パルスに増幅する。
【０１５４】
出力バッファ部４４０は、バッファ４４２（Buffer）を段ごとに有しており、対応する段のレベル変換部４３２からの比較的広振幅（全体的な電圧レベルも高い）の出力パルスを、対応する列或いは行の配線（走査線）に出力する。
【０１５５】
例えば、書込駆動パルスWSに関しては、図８（Ｃ）に示すように、シフトレジスタ部４１０には、周期が１水平走査期間（１Ｈ）のシフトロックCK_1が供給され、論理回路部４２０の各論理回路４２２には、閾値補正用のイネーブルパルスWSEN_1と移動度補正用のイネーブルパルスWSEN_2とが共通に供給される。閾値補正用のイネーブルパルスWSEN_1は、初期化期間Ｄ及び閾値補正期間Ｅを規定し、移動度補正用のイネーブルパルスWSEN_2は書込み＆移動度補正期間Ｈを規定する。
【０１５６】
図９は、図８（Ｃ）における論理回路４２２のタイミング例と、当該タイミングを実現する詳細な構成例とを示す。論理回路部４２０では、図９（Ａ）に示すように、論理回路４２２において、イネーブルパルスWSEN_1とイネーブルパルスWSEN_2との論理和をとり、更にこの論理和と対応する段のレジスタ４１２からのシフトパルスSFTPとの論理積をとることで、書込走査線１０４WSに供給する書込駆動パルスWSの元となるパルス信号を生成する。当該機能を実現するべく、例えば、図９（Ｂ）に示すように、論理回路４２２は、インバータ４６２及びインバータ４６４と、ＮＡＮＤゲート４６６及びＮＡＮＤゲート４６８とを有する。インバータ４６２とインバータ４６４とＮＡＮＤゲート４６６とによりＯＲゲートが構成される。
【０１５７】
図８（Ｃ）及び図９では、書込駆動パルスWSに関して示しているが、電源駆動パルスDSLに関しては、閾値補正用のイネーブルパルスWSEN_1と移動度補正用のイネーブルパルスWSEN_2とを、電源供給用のイネーブルパルスDSENに変更すればよい。又、レベルシフト部４３０や出力バッファ部４４０に関しては、例えば電源回路に変更し、イネーブルパルスDSENがアクティブのときには第１電位Ｖcc_Hを出力し、イネーブルパルスDSENがインアクティブのときには第２電位Ｖcc_Lを出力するように変更すればよい。
【０１５８】
図９（Ｂ）に示すような周辺回路４００Ｚの構成の場合、駆動パルスの元になるパルス信号を生成する論理回路部４２０（論理回路４２２）は、閾値補正期間や移動度補正期間を環境変化に応じて変化させ得る構成にはなっていない。一方、図６のタイミングチャートに示すように、例えば移動度補正期間では、信号書込みを行ないながら移動度補正を行なう駆動となっており、移動度補正動作自体は、補正用のパルス幅に敏感に影響を受ける。例えば、パネル環境温度変化等により画素回路１０を構成する駆動トランジスタ１２１の特性が変動し、最適な移動度補正時間が変化した場合、図９（Ｂ）に示す論理回路４２２では、移動度補正期間を規定する書込駆動パルスWSのパルス幅は環境温度によらず一定であるため、正常な移動度補正動作が行なわれず、ユニフォミティ劣化の要因になる。
【０１５９】
［素子特性の環境依存性に対応した補正期間調整の手法］
素子特性は環境依存性を持つので、環境によらず補正期間を一定としていたのでは、適正な補正動作とならない可能性があり、表示むらの原因となってしまう。このため、素子特性の環境依存性に対応して補正期間を調整可能な構成の開発要求がある。
【０１６０】
本実施形態は、この要求に対して、トランジスタの環境依存性を利用して、画素回路１０を構成する素子の特性の環境依存性に応じて、補正期間を適正な方向に調整し得る構成にすることで、環境変動が表示むらの原因となってしまう現象を改善する。
【０１６１】
〔対策手法の基本〕
図１０は、素子特性の環境依存性に対応して補正期間を自動調整する手法の基本概念を説明する図である。図１０（Ａ）は、構成例を示し、図１０（Ｂ）及び図１０（Ｃ）は、動作を説明するタイミングチャートである。
【０１６２】
素子特性の環境依存性に対応して補正期間を自動調整する手法は、図１０（Ａ）に示すように、論理回路部４２０（論理回路４２２）に入力されるイネーブルパルスENの経路上に補正期間調整部４６０を設けること実現される。補正期間調整部４６０は、駆動トランジスタ１２１とサンプリングトランジスタ１２５の少なくとも一方で使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部の一例である。因みに、画素回路１０を構成する素子の特性の温度や湿度等の環境依存性に応じて、補正期間を適正な方向に調整するべく、補正期間調整部４６０はできるだけ画素回路１０を構成する素子（駆動トランジスタ１２１やサンプリングトランジスタ１２５）に近い場所に配置するのがよく、例えば画素アレイ部１０２外に配置する場合でも画素アレイ部１０２の近傍に配置するとよい。或いは、画素アレイ部１０２内に配置してもよい。
【０１６３】
補正期間調整部４６０は、遅延部４６２とゲート回路部４６６とを有し、遅延部４６２のパルス遅延の温度や湿度等の環境依存性を利用してパルス幅を調整する。これにより、画素回路を構成する素子特性の温度や湿度等の環境依存性を相殺するように遅延部４６２によりパルス幅が環境変化に応じて自動調整されたパルス信号に基づいて駆動パルスを生成することができる。
【０１６４】
遅延部４６２は、イネーブルパルスENを遅延させるべく、例えばバッファ或いはインバータを１段又は複数段備えて構成すればよい。ここで、遅延部４６２を構成するバッファ或いはインバータは、温度や湿度等の環境パラメータが上昇したときには遅延量が小さくなるとする。仮に、遅延部４６２を構成するバッファ或いはインバータが、温度や湿度等の環境パラメータが上昇したときには遅延量が大きくなるものの場合には、後述の説明における変化方向を逆にして捉えればよい。ゲート回路部４６６は、遅延されていないイネーブルパルスENと遅延部４６２により遅延されたイネーブルパルス（遅延イネーブルパルスENDL）とに基づいてパルス信号を生成するものであり、ＮＡＮＤゲート（或いはＡＮＤゲート）やＮＯＲゲート（或いはＯＲゲート）を使用した構成や、更には、論理反転が必要のときにはインバータを使用した構成とすればよい。
【０１６５】
イネーブルパルスENに代えて、ゲート回路部４６６で生成されたパルス信号が論理回路４２２に供給される。遅延部４６２及びゲート回路部４６６を介して補正期間を規定するイネーブルパルスENを成型し、論理回路４２２に供給することで、パネル環境温度ごとにパルス幅を自動調節することができる。
【０１６６】
図１０（Ｂ）には、環境（例えば温度や湿度等）の変動方向と補正期間の調整方向とが反対の場合の動作例１を説明するタイミングチャートが示されている。「方向が反対の場合」とは例えば、温度や湿度が上昇したときには、それに応じて最適な補正期間が短くなり、逆に、温度や湿度が下降したときには、それに応じて最適な補正期間が長くなる場合を意味する。図示のように、イネーブルパルスENは遅延部４６２によりΔＴだけ遅延される。ここで、遅延部４６２を構成するバッファ或いはインバータは、前述のように、温度や湿度等の環境パラメータが上昇したときには遅延量が小さくなると仮定する。
【０１６７】
ゲート回路部４６６には、イネーブルパルスENと遅延イネーブルパルスENDLとが入力される。ゲート回路部４６６は、イネーブルパルスENと遅延イネーブルパルスENDLとに基づき、環境（例えば温度や湿度等）の変動方向と補正期間の調整方向とが反対となるパルス信号を生成する。図の例では、ゲート回路部４６６は、イネーブルパルスENの立上りエッジから遅延イネーブルパルスENDLの立上りエッジまでの期間に基づくパルス信号を生成する。イネーブルパルスENの立下りエッジから遅延イネーブルパルスENDLの立下りエッジまでの期間に基づくパルス信号を生成してもよい。
【０１６８】
補正期間調整部４６０によるイネーブルパルスENの成型時に、遅延部４６２を形成するトランジスタ特性に応じた遅延量で遅延イネーブルパルスENDLが出力される。仮にパネル環境温度が高く最適な補正時間が短時間側にシフトした場合、遅延部４６２のトランジスタ特性も変動し、遅延イネーブルパルスENDLの遅延量ΔＴが少なくなる。このため、ゲート回路部４６６にて生成される、イネーブルパルスENの立上りエッジから遅延イネーブルパルスENDLの立上りエッジまでの期間に基づくパルス信号の幅は狭くなる。これにより、パネル環境温度変化に応じてパルス幅の自動調節が可能となる。
【０１６９】
図１０（Ｃ）には、環境（例えば温度や湿度等）の変動方向と補正期間の調整方向とが同一の場合の動作例２を説明するタイミングチャートが示されている。「方向が同一の場合」とは例えば、温度や湿度が上昇したときには、それに応じて最適な補正期間が長くなり、逆に、温度や湿度が下降したときには、それに応じて最適な補正期間が短くなる場合を意味する。ゲート回路部４６６には、イネーブルパルスENと遅延イネーブルパルスENDLとが入力される。ゲート回路部４６６は、イネーブルパルスENと遅延イネーブルパルスENDLとに基づき、環境（例えば温度や湿度等）の変動方向と補正期間の調整方向とが同じとなるパルス信号を生成する。図の例では、ゲート回路部４６６は、遅延イネーブルパルスENDLの立上りエッジからイネーブルパルスENの立下りエッジまでの期間に基づくパルス信号を生成する。遅延イネーブルパルスENDLの立下りエッジからイネーブルパルスENの立上りエッジまでの期間に基づくパルス信号を生成してもよい。
【０１７０】
補正期間調整部４６０によるイネーブルパルスENの成型時に、遅延部４６２を形成するトランジスタ特性に応じた遅延量で遅延イネーブルパルスENDLが出力される。仮にパネル環境温度が高く最適な補正時間が長時間側にシフトした場合、遅延部４６２のトランジスタ特性も変動し、遅延イネーブルパルスENDLの遅延量ΔＴが少なくなる。このため、ゲート回路部４６６にて生成される、遅延イネーブルパルスENDLの立上りエッジからイネーブルパルスENの立下りエッジまでの期間に基づくパルス信号の幅は広くなる。これにより、パネル環境温度変化に応じてパルス幅の自動調節が可能となる。
【０１７１】
〔対策手法の適用例〕
図１１は、素子特性の環境依存性に対応して補正期間を自動調整する手法の具体的な適用例を説明する図である。ここでは、移動度補正期間への適用例で示している。図１１（Ａ）は、実施例１の周辺回路４００Ａの回路構成例である。図１１（Ｂ）は、周辺回路４００Ａに設けられた補正期間調整部４６０の詳細構成例である。図１１（Ｃ）は、図１１（Ｂ）に示した補正期間調整部４６０の動作を説明するタイミングチャートである。
【０１７２】
図１１（Ａ）に示すように、周辺回路４００Ａは、移動度補正用のイネーブルパルスWSEN_2の経路上に補正期間調整部４６０が設けられている。その他は、図９（Ｂ）に示した比較例の周辺回路４００Ｚと同じである。
【０１７３】
補正期間調整部４６０の詳細構成例が図１１（Ｂ）に示されている。遅延部４６２は奇数個のインバータ４６４が縦続接続されて構成されている。ゲート回路部４６６は、ＮＡＮＤゲート４６８と、その後段に設けられたインバータ４６９とで構成されている。
【０１７４】
補正期間調整部４６０の動作例が図１１（Ｃ）に示されている。遅延部４６２は、奇数個のインバータ４６４が縦続接続されているので、入力された移動度補正用のイネーブルパルスWSEN_2（波形Ａ）が遅延量ΔＴだけ遅延されるとともに論理反転されるので、反転遅延イネーブルパルスNWSENDL_2が出力される（波形Ｂ）。
【０１７５】
ＮＡＮＤゲート４６８には、イネーブルパルスWSEN_2と反転遅延イネーブルパルスNWSENDL_2とに基づき、イネーブルパルスWSEN_2の立上りエッジから反転遅延イネーブルパルスNWSENDL_2の立下りエッジまでの期間に基づくパルス信号を生成する（波形Ｃ）。インバータ４６９は、ＮＡＮＤゲート４６８の出力パルス（波形Ｃ）を論理反転したパルス信号（波形Ｄ）を論理回路４２２に供給する。波形ＤのアクティブＨの期間が移動度補正期間を規定する。
【０１７６】
補正期間調整部４６０によるイネーブルパルスWSEN_2の成型時に、遅延部４６２を形成するトランジスタ特性に応じた遅延量ΔＴで反転遅延イネーブルパルスNWSENDL_2が出力される。仮にパネル環境温度が高く最適な補正時間が短時間側にシフトした場合、遅延部４６２のトランジスタ特性も変動し、遅延イネーブルパルスENDLの遅延量ΔＴが少なくなる。このため、ゲート回路部４６６にて生成される、イネーブルパルスENの立上りエッジから遅延イネーブルパルスENDLの立上りエッジまでの期間に基づくパルス信号の幅は狭くなる。これにより、パネル環境温度変化に応じて移動度補正期間を規定するパルス幅の自動調節が可能となる。遅延部４６２によりパルス幅を成型することで、パネル環境温度に応じて自動的に最適なパルス幅を持つ書込駆動パルスWSを書込走査線１０４WSに供給することができる。
【実施例２】
【０１７７】
前述のように、図６に示した駆動タイミングでは、素子の特性むら（前例では駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつき及び経時変動）に起因する表示むらを改善するべく、書込駆動パルスWSや電源駆動パルスDSLのタイミングによって各トランジスタを制御して表示輝度を制御している。このため、駆動パルスの形状（振幅、レベル、幅等）がばらつくと、適正な制御ができなくなり、表示むらの原因となってしまう。
【０１７８】
例えば、移動度補正においては、図６のタイミングチャートに示すように、信号書き込みを行ないながら移動度補正を行なう駆動となっており、移動度補正動作は、書込み＆移動度補正期間Ｈを規定する書込駆動パルスWSのパルス幅に敏感に影響を受け、パルス幅の列ごとのばらつきがユニフォミティ劣化に直結する。又、移動度の大きなトランジスタ等の場合、閾値補正を複数回行なう分割閾値補正にあっては、休止期間中におけるブートストラップが顕著になる。特に、１回目の閾値補正のパルス形状が行ごとにばらつくとブートストラップの影響で補正に行ごとのばらつきが発生しユニフォミティが損なわれる。
【０１７９】
例えば、図８（Ａ）や図８（Ｃ）に示すような周辺回路４００Ｚの構成の場合、各列或いは各行の同一種類（同一名称）の信号に関して、列ごと或いは行ごとに駆動パルスを生成し、対応する列或いは行の各配線（走査線）に出力する。このため、駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつくと表示むらの原因となってしまう。例えば、図８（Ｃ）に示す２Ｔｒ／１Ｃ構成に使用される書込駆動パルスWSに関しては、閾値補正用のイネーブルパルスWSEN_1と移動度補正用のイネーブルパルスWSEN_2の各パルス波形を各段の論理回路４２２に入力し、書込駆動パルスWSの元になるパルス信号を生成するが、各段の論理回路４２２を構成する図示しないトランジスタの特性がばらついた場合には、画素回路１０に供給する書込駆動パルスWSのパルス形状がばらつき、ヨコスジ（ライン状のノイズ）等の原因となってしまう。論理回路４２２を構成するトランジスタの特性のばらつきに起因する移動度補正期間のばらつきは輝度むら（ヨコスジ）として現れ、画質劣化に繋がってしまう。
【０１８０】
又、閾値補正に関しては、電源供給用のイネーブルパルスDSENに基づく電源駆動パルスDSLの立上りと閾値補正用のイネーブルパルスWSEN_1に基づく書込駆動パルスWSの立下りとで最初の閾値補正期間が規定されるが、電源駆動パルスDSLと書込駆動パルスWSのパルス形状がばらつくと、最初の閾値補正期間がばらつき、その後のブートストラップの影響で補正にばらつきが発生しユニフォミティが損なわれる。
【０１８１】
図８（Ｃ）では、２Ｔｒ／１Ｃ構成に使用される書込駆動パルスWSに着目して説明したが、その他の５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型でも、画素回路１０の各トランジスタを制御する駆動パルスのパルス形状が行（或いは列）ごとにばらつくと、表示むらが発生する。例えば、５Ｔｒ／１Ｃ型における移動度補正では、第１トランジスタＴＲ1を駆動する駆動パルス（駆動トランジスタＴＲDに電源電圧を印加するための制御パルス：電源走査パルスDSと記す）と書込トランジスタＴＲWを駆動する書込駆動パルスWSの各アクティブ期間によって移動度補正期間が規定されることがある。この場合、電源走査パルスSDと書込駆動パルスWSのそれぞれについて、パルス形状が行ごとにばらつくと移動度補正期間が行ごとにばらついてしまう。この点は、同様に第１トランジスタＴＲ1を具備する４Ｔｒ／１Ｃ型や３Ｔｒ／１Ｃ型でも云える。又、閾値補正に関しては、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型の何れも、第１トランジスタＴＲ1を駆動する電源走査パルスDSのアクティブ期間によって閾値補正期間が規定されることがある。この場合、電源走査パルスSDのパルス形状が行ごとにばらつくと、最初の閾値補正期間がばらつき、その後のブートストラップの影響で補正にばらつきが発生しユニフォミティが損なわれる。
【０１８２】
以上のようなことから、各列或いは各行の同一種類（同一名称）の信号に関して、列ごと或いは行ごとに駆動パルスを生成し、対応する列或いは行の各配線（走査線）に出力する構成の周辺回路４００Ｚの場合には、駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつく可能性があり、表示むらの原因となってしまう。このため、論理回路４２２を構成するトランジスタの特性ばらつきによる輝度変化を抑制する方式の開発要求がある。
【０１８３】
実施例２及び後述する実施例３では、この要求に対して、実施例１を適用しつつ更に、各列或いは各行の同一種類（同一名称）の信号に関して、複数列或いは複数行を一単位として、好適には１箇所で、駆動パルスの元になるパルス信号を生成する点に特徴がある。これにより、駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつく度合いを緩和し、論理回路４２２を構成するトランジスタの特性ばらつきに起因する駆動パルスの形状のばらつきによる補正期間のばらつきが輝度むら（カラー表示の場合は色むら）として現れる現象を改善する。
【０１８４】
図１２は、駆動パルスの元になるパルス信号を生成する論理回路を構成するトランジスタ特性のばらつきに起因する表示むら対策に着目した実施例２の画素回路の駆動方法を説明する図である。図１２（Ａ）は、実施例２の周辺回路４００Ｂの汎用的な構成例を示し、図１２（Ｂ）は、その動作を説明するタイミングチャートである。図１２（Ｃ）は、特に、書込駆動パルスWSに関しての周辺回路４００Ｂの構成例を示す。実施例２は、論理回路を構成するトランジスタの特性ばらつきに起因する移動度補正期間を規定する駆動パルスの形状（幅、変化特性等）が行ごとにばらつくことを解消する事例である。
【０１８５】
特に実施例２では、一単位ごとに、対応する複数列或いは複数行の各配線（走査線）にスイッチ回路を介して出力する。特に、一連の補正処理が一単位期間（ここでは一水平走査期間）で完結される場合に好適な事例である。「一単位ごとに、対応する複数列或いは複数行の各配線（走査線）にスイッチ回路を介して出力する」とは、他の単位との関係においては走査線への接続を入り組ませない（例えば交互にしない）ことを意味する。これは、パルス信号を一単位ごとに生成したとしても、その出力パルスを他の単位との関係において入り組ませて走査線へ供給したのでは、実質的に、走査線ごとに異なるパルス形状の駆動パルスが供給されることになるからである。「一単位ごとに、対応する複数列或いは複数行の各配線（走査線）にスイッチ回路を介して出力する」と、少なくとも、走査線ごとに異なるパルス形状の駆動パルスが供給されることは防止される。
【０１８６】
但し、単位ごとのパルス信号のパルス形状のばらつきによる影響が各単位の隣接する部分に現れ得る。この点においては、単位の数はできるだけ少ない方がよい。したがって、好適には、画素アレイ部１０２の両側で駆動パルスの元になるパルス信号を生成し、更に最も好適には１箇所で駆動パルスの元になるパルス信号を生成し、その後に、各列或いは各行の各配線（走査線）にスイッチ回路を介して出力する構成にするのがよい。
【０１８７】
例えば、実施例２では、図１２（Ａ）に示すように、周辺回路４００Ｂは、先ず、比較例の周辺回路４００Ｚにおける論理回路部４２０と出力バッファ部４４０とを取り外し、レベルシフト部４３０の後段に行ごと或いは列ごとに設けられたスイッチ回路４５２を具備するスイッチ部４５０を備えた構成になっている。シフトレジスタ部４１０の出力をレベルシフト部４３０に入力し、レベル変換されたシフトパルスを行ごと或いは列ごとにスイッチ回路４５２の制御入力端に供給する構成にしている。
【０１８８】
スイッチ回路４５２としては、好適にはトランスファーゲート構造のスイッチ回路（ＣＭＯＳスイッチが典型例）を利用した構成であるとよい。例えば、図示のように、スイッチ回路４５２は、ＮＭＯＳ４５４（ｎチャネル型のＭＯＳＦＥＴ）とＰＭＯＳ４５６（ｐチャネル型のＭＯＳＦＥＴ）とが相補接続されており、ＮＭＯＳ４５４の制御入力端側にはインバータ４５８が設けられており、更には、走査線をローレベルにするためのＮＭＯＳ４５９がスイッチ回路４５２の出力端及び走査線に接続されている。
【０１８９】
スイッチ回路４５２は、ＰＭＯＳ４５６の制御入力端とインバータ４５８の入力端がスイッチ回路４５２の制御入力端であり、当該制御入力端にレベル変換部４３２からのパルス信号が供給されるが、当該パルス信号がＬレベルのときに入力端の信号を取り込んで出力端側の走査線に出力する。このため、図１２（Ｂ）に示すように、シフトレジスタ部４１０は、図示しないインタフェース部からスタートパルスSPが与えられると、そのスタートパルスSPを図示しないインタフェース部からのシフトロックCK_1に同期してレジスタ４１２で順次シフトし、一単位期間幅のアクティブＬのシフトパルスNSFTPとして各段から出力する。その後、比較的狭振幅（全体的な電圧レベルも低い）のシフトパルスNSFTPがレベル変換部４３２により比較的広振幅（全体的な電圧レベルも高い）のパルス信号に増幅されてスイッチ回路４５２の制御入力端に入力される。図示しないが、インバータ４５８の出力端側をＰＭＯＳ４５６とする相補接続にすることもでき、この場合には、シフトレジスタ部４１０は、アクティブＨのシフトパルスSFTPを各段から出力すればよいし、この変更に応じてＮＭＯＳ４５９の制御入力端にインバータを設けるとよい。
【０１９０】
周辺回路４００Ｂは、走査部の他に、画素アレイ部１０２外（ここでは１箇所）で駆動パルスを生成するべく、レベル変換部４８２（レベル変換部４３２と対応）と論理回路４８４（論理回路４２２と対応）とバッファ４８６（バッファ４４２と対応）とを具備したパルス生成部４８０を有する。パルス生成部４８０の前段には実施例１で説明した補正期間調整部４６０が設けられており、イネーブルパルスENに関して、画素回路１０を構成する駆動トランジスタ１２１の特性の環境依存性に対応した補正期間に調整された調整済イネーブルパルスENZがパルス生成部４８０に供給される。特に、実施例２の周辺回路４００Ｂは、パルス生成部４８０を、走査線の最外部に配置している点に特徴がある。論理回路４８４は、アクティブＨのパルス信号を生成しバッファ４８６を介してスイッチ回路４５２の入力端に供給する。図示しないが、バッファ４８６を複数列或いは複数行（全行或いは全列とはならない範囲で）を一単位として、その単位ごとに設けてもよいし、列ごと或いは行ごとに設けてもよい。パルス生成部４８０においては、補正期間調整部４６０から入力される比較的狭振幅（全体的な電圧レベルも低い）の調整済イネーブルパルスENZのパルス波形を１箇所のレベル変換部４８２を通して、比較的広振幅（全体的な電圧レベルも高い）のパルス信号に増幅して、１箇所の論理回路４８４に入力し、駆動パルスの元になる比較的広振幅（全体的な電圧レベルも高い）のパルス信号を生成する。尚、ここでは、１種（特に明示された自身用）の駆動パルスについての調整済イネーブルパルスENZに基づく最も簡易な構成例で説明しているが、場合によっては、他の駆動パルスについてのイネーブルパルスENを利用して新たな種類の駆動パルスの元となるパルス信号を生成することもある。
【０１９１】
周辺回路４００Ｂは、論理回路４８４で生成されたパルス信号を、バッファ４４２を通して、各列或いは各行に設けられたスイッチ回路４５２の入力端に入力し、スイッチ回路４５２の制御入力端を、各行或いは各列のレベル変換部４３２からのシフトパルスNSFTPにて各々所望のパルスを抜き出す。即ち、シフトパルスNSFTPがインアクティブＨのときにはＮＭＯＳ４５４とＰＭＯＳ４５６とで構成されたＣＭＯＳスイッチがオフしＮＭＯＳ４５９がオンすることで走査線の電位がローレベルとなる。一方、シフトパルスNSFTPがアクティブＬのときにはＮＭＯＳ４５４とＰＭＯＳ４５６とで構成されたＣＭＯＳスイッチがオンしＮＭＯＳ４５９がオフすることで、走査線の電位がバッファ４８６の出力電位とほぼ同じになり、パルス生成部４８０で生成されたパルス信号が駆動パルスとして走査線に出力される。パルス生成部４８０ごとに論理回路４８４を構成するトランジスタの特性ばらつきがあったとしても、その影響は全行或いは全列に同じように現れる。このため、論理回路４８４を構成するトランジスタの特性ばらつきに起因する駆動パルスの波形形状が行ごと或いは列ごとにばらつくことを抑制でき、輝度変化（表示むら）を抑制することができる。
【０１９２】
図示しないが、レベル変換部４８２と論理回路４８４との配置順を逆にしてもよい。この場合、論理回路４８４の構成を低電圧回路で構成できる利点がある。この場合、パルス生成部４８０においては、補正期間調整部４６０から入力される比較的狭振幅（全体的な電圧レベルも低い）の調整済イネーブルパルスENZのパルス波形を１箇所の論理回路４８４に入力し、駆動パルスの元になる比較的狭振幅（全体的な電圧レベルも低い）のパルス信号を生成する。その後、１箇所のレベル変換部４８２を通して、比較的広振幅（全体的な電圧レベルも高い）のパルス信号に増幅して、バッファ４４２を通して、各列或いは各行に設けられたスイッチ回路４５２の入力端に入力し、スイッチ回路４５２の制御入力端を、各行或いは各列のレベル変換部４３２からのシフトパルスNSFTPにて各々所望のパルスを抜き出す。
【０１９３】
例えば、２Ｔｒ／１Ｃ構成に使用される書込駆動パルスWSに関しては、図１２（Ｃ）に示すように、閾値補正用のイネーブルパルスWSEN_1と移動度補正用のイネーブルパルスWSEN_2に基づく補正期間調整部４６０にてパルス幅調整された調整済イネーブルパルスWSENZ_2とがレベル変換部４８２に供給され、比較的広振幅（全体的な電圧レベルも高い）のパルス信号に増幅されて論理回路４８４に供給される。論理回路４８４では、比較的広振幅（全体的な電圧レベルも高い）のイネーブルパルスWSEN_1とイネーブルパルスWSEN_2との論理和をとり、書込走査線１０４WSに供給する書込駆動パルスWSの元となるパルス信号を生成する。
【０１９４】
図１２（Ｃ）では、２Ｔｒ／１Ｃ構成において、書込駆動パルスWSに関して示しているが、電源駆動パルスDSLに関しては、閾値補正用のイネーブルパルスWSEN_1と移動度補正用のイネーブルパルスWSEN_2とを、電源供給用のイネーブルパルスDSENに変更すればよい。又、レベルシフト部４３０や出力バッファ部４４０に関しては、例えば電源回路に変更し、イネーブルパルスDSENがアクティブのときには第１電位Ｖcc_Hを出力し、イネーブルパルスDSENがインアクティブのときには第２電位Ｖcc_Lを出力するように変更すればよい。この点は、比較例と同様である。
【０１９５】
図１２（Ａ）や図１２（Ｃ）に示すような周辺回路４００Ｂの構成の場合、各列或いは各行の同一種類（同一名称）の信号に関して、画素アレイ部１０２の外部から入力されるイネーブルパルスENのパルス波形を１箇所の論理回路４２２に入力し、駆動パルスの元になるパルス信号を生成する。その後、バッファ４４２を通して、各列或いは各行に設けられたスイッチ回路４５２の入力端に入力し、スイッチ回路４５２の制御入力端を、各行或いは各列のレベル変換部４３２からのパルス信号にて各々所望のパルスを抜き出す。このような構成により、パネル環境温度変化に応じてパルス幅の自動調節が可能となるし、各行或いは各列に駆動パルスの形状のばらつきのない安定したパルス波形を供給することができ、論理回路４２２を構成するトランジスタの特性のばらつきに起因する補正期間のばらつきによる輝度むらを抑制することができる。図１２（Ｃ）に示す書込駆動パルスWSに関して云えば、各行に閾値補正用のパルスや移動度補正用のパルス形状のばらつきのない安定した波形を供給することができ、環境温度変化に左右されずヨコスジのないユニフォミティの良好なパネルが得られる。
【０１９６】
図１２（Ｃ）では、２Ｔｒ／１Ｃ構成に使用される書込駆動パルスWSに着目して説明したが、その他の５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型でも、画素回路１０の各トランジスタを制御する各行或いは各列の駆動パルスの形状をばらつきのない安定したパルス波形とすることができる。例えば、５Ｔｒ／１Ｃ型における移動度補正では、第１トランジスタＴＲ1を駆動する電源走査パルスDSと書込トランジスタＴＲWを駆動する書込駆動パルスWSの各アクティブ期間によって移動度補正期間が規定されることがあるが、電源走査パルスSDと書込駆動パルスWSのそれぞれについて、各行の各駆動パルスの形状をばらつきのない安定したパルス波形とすることができる。移動度補正期間の行ごとのばらつきを抑えることができるので、輝度むらのない良好な画像を表示することができる。この点は、同様に第１トランジスタＴＲ1を具備する４Ｔｒ／１Ｃ型や３Ｔｒ／１Ｃ型でも云える。又、閾値補正に関しては、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型の何れも、第１トランジスタＴＲ1を駆動する電源走査パルスDSのアクティブ期間によって閾値補正期間が規定されることがあるが、各行の電源走査パルスDSの形状をばらつきのない安定したパルス波形とすることができる。電源走査パルスSDのパルス形状が行ごとにばらつくことが抑制されるので、最初の閾値補正期間が行ごとにばらつくことを抑えることができるので、輝度むらのない良好な画像を表示することができる。
【０１９７】
［変形例］
実施例２の周辺回路４００Ｂでは、パルス生成部４８０を、走査線の最外部に配置していたが、これに限らず、例えば、図示しないが、走査線の配列方向の中間部に配置してもよい。中間部で分けた走査線の領域ごと（例えば走査方向の前段側の半分用と後段側の半分用）にバッファ４８６を設けてもよい。その他の点は実施例２と同様である。こうすることで、バッファ４８６から出力されるパルス信号の遅延量の差による弊害を小さくできる。或いは、１つのパルス生成部４８０を走査線の配列方向の丁度真ん中付近に配置することに限らず、複数のパルス生成部４８０を設ける場合にも、同様の手法を適用できる。例えば、図示しないが、Ｎ個（図は２個）のパルス生成部４８０を設ける場合には、走査線の配列方向をＮ個の領域に区分し、区分ごとに走査線の配列方向の丁度真ん中付近にパルス生成部４８０を配置すればよい。区分ごとに中間部で分けた走査線の領域ごと（例えば各区分における走査方向の前段側の半分用と後段側の半分用）にバッファ４８６を設けてもよい。
【実施例３】
【０１９８】
図１３は、駆動パルスの元になるパルス信号を生成する論理回路を構成するトランジスタ特性のばらつきに起因する表示むら対策に着目した実施例３の画素回路の駆動方法を説明する図である。図１３（Ａ）は、実施例３の周辺回路４００Ｃの汎用的な構成例を示し、図１３（Ｂ）は、その動作を説明するタイミングチャートである。
【０１９９】
実施例３では、各列或いは各行の同一種類（同一名称）の信号に関して、複数列或いは複数行を一単位として、好適には１箇所で、駆動パルスの元になるパルス信号を生成し、このパルス信号を行ごと或いは列ごとに順にシフトして走査線への駆動パルスとして供給する。駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつく度合いを緩和し、論理回路を構成するトランジスタの特性ばらつきに起因する駆動パルスの形状のばらつきによる補正期間のばらつきが輝度むら（カラー表示の場合は色むら）として現れる現象を改善する。これにより、一連の補正処理が一単位期間で完結される場合に限らず、一連の補正処理が複数の単位期間に亘る場合においても、駆動パルスの形状（幅、変化特性等）が行ごと或いは列ごとにばらつく度合いを緩和し、論理回路４２２を構成するトランジスタの特性ばらつきに起因する駆動パルスの形状のばらつきによる補正期間のばらつきが輝度むら（カラー表示の場合は色むら）として現れる現象を改善する。
【０２００】
例えば、分割閾値補正と移動度補正とを併用する場合、図６に示したタイミングチャートから理解されるように、書込駆動パルスWSの１サイクルは、初期化期間Ｄ、閾値補正期間Ｅ、書込み＆移動度補正期間Ｈが存在し、複数の水平走査期間（単位期間の一例）に亘る。書込み＆移動度補正を行なうラインと分割閾値補正を行なう他のラインとでは書込駆動パルスWSが異なるため、全ラインに対して同じ駆動パルスを１箇所から供給して各ラインではスイッチ選択する実施例１や実施例２の構成では、駆動パルスの波形ばらつきの問題に対する改善ができない。
【０２０１】
実施例３では、この対策として、処理サイクルの全体が複数の水平走査期間に亘る駆動パルスに関して、その元になるパルス信号を予め生成してから順次シフトして走査線に出力する構成とすることで対処する。実施例１等では、レジスタ４１２に入力されるシフトロックCK_1の１周期は駆動パルスの１周期と同じであり、例えば書込駆動パルスWSについては１水平周期と同じであった。これに対して、実施例３では、１水平周期内における初期化期間Ｄ、閾値補正期間Ｅ、或いは書込み＆移動度補正期間Ｈの分解能（１水平周期に対してＭ倍とする）を担保するべく実施例１等のシフトロックCK_1のＨ／Ｍ倍の周期のシフトロックCK_3とする。換言すると、シフトロックCK_3の周波数は、実施例１等のシフトロックCK_1の周波数に対してＭ倍である。
【０２０２】
具体的には、実施例３の周辺回路４００Ｃは、シフトレジスタ部４１０の前段に、論理回路４８４を具備したパルス生成部４８０を備え、又、シフトレジスタ部４１０とレベルシフト部４３０と出力バッファ部４４０とを備える。パルス生成部４８０には、レベル変換部４８２やバッファ４８６は不要である。周辺回路４００Ｃは、比較例の周辺回路４００Ｚとの対比では、シフトレジスタ部４１０とレベルシフト部４３０との間に設けられていた論理回路部４２０を取り外し、全段共通の論理回路４２２をシフトレジスタ部４１０の前段に備えた構成である。
【０２０３】
パルス生成部４８０の前段には実施例１で説明した補正期間調整部４６０が設けられている。図の例では、一の種類の処理期間（例えば初期化期間Ｄ、閾値補正期間Ｅ）と対応する一のイネーブルパルスEN_1と他の種類の処理期間（例えば書込み＆移動度補正期間Ｈ）と対応する他のイネーブルパルスEN_2の内のイネーブルパルスEN_2の系統に補正期間調整部４６０が配置されている。
【０２０４】
論理回路４８４には、イネーブルパルスEN_1と、イネーブルパルスEN_2に関して、画素回路１０を構成する駆動トランジスタ１２１の特性の環境依存性に対応した補正期間に調整された調整済イネーブルパルスENZ_2と、一単位期間を規定するシフトクロックCK_1と、全行分或いは全列分の基準となるタイミング信号TSと、が供給される。論理回路４８４は、シフトクロックCK_1に基づき一のイネーブルパルスEN_1のゲート処理に使用される一の種類のウィンドウパルスWD_1と調整済イネーブルパルスENZ_2のゲート処理に使用される他の種類のウィンドウパルスWD_2とを生成する。論理回路４８４は、イネーブルパルスEN_1と調整済イネーブルパルスENZ_2とウィンドウパルスWD_1とウィンドウパルスWD_2とに基づき、複数の単位期間に亘る駆動パルスの元になる複数の単位期間に亘るパルス信号を生成する。
【０２０５】
パルス生成部４８０は、論理回路４８４で生成されたパルス信号を初段のレジスタ４１２にスタートパルスSPとして供給する。シフトレジスタ部４１０は、例えば、図１３（Ｂ）に示すように、パルス生成部４８０で生成されたパルス信号が初段のレジスタ４１２に与えられると、そのパルス信号をシフトロックCK_3に同期してシフトロックCK_1の１周期分ずつレジスタ４１２で順次シフトし、アクティブＨのシフトパルスSFTPとして各段から出力する（図中の参照子「_n」は段数を示す）。シフトレジスタ部４１０から出力された比較的狭振幅（全体的な電圧レベルも低い）のシフトパルスSFTPはレベルシフト部４３０にて比較的広振幅（全体的な電圧レベルも高い）の出力パルスに増幅され、更に出力バッファ部４４０のバッファ４４２を介して対応する段の走査線に出力される。
【０２０６】
実施例３の周辺回路４００Ｃを、例えば２Ｔｒ／１Ｃ構成の画素回路１０に適用すれば、パネル環境温度変化に応じてパルス幅の自動調節が可能となるし、分割閾値補正と移動度補正とを併用する場合においても、書込駆動パルスWSの元になるパルス信号を１箇所で生成して、このパルス信号を順次シフトして各書込走査線１０４WSに供給することができる。そのため、分割閾値補正と移動度補正とを行なう場合に一連の処理サイクルが複数の水平走査期間に亘る場合でも、論理回路４８４を構成するトランジスタの特性ばらつきに起因する書込駆動パルスWSの波形形状が行ごとにばらつくことを抑制でき、環境温度変化に左右されず、輝度変化（表示むら）を抑制することができる。
【実施例４】
【０２０７】
図１４は実施例４を説明する図である。実施例４は、前述の素子特性の環境依存性に対応した補正期間調整の技術が適用された表示装置を搭載した電子機器についての事例である。本実施形態の表示むら抑制処理は、ゲーム機、電子ブック、電子辞書、携帯電話機等の各種の電子機器に使用される電流駆動型の表示素子を具備した表示装置に適用することができる。
【０２０８】
例えば、図１４（Ａ）は、電子機器７００が、画像表示装置の一例である表示モジュール７０４を利用したテレビジョン受像機７０２の場合の外観例を示す斜視図である。テレビジョン受像機７０２は、台座７０６に支持されたフロントパネル７０３の正面に表示モジュール７０４を配置した構造となっており、表示面にはフィルターガラス７０５が設けられている。図１４（Ｂ）は、電子機器７００がデジタルカメラ７１２の場合の外観例を示す図である。デジタルカメラ７１２は、表示モジュール７１４、コントロールスイッチ７１６、シャッターボタン７１７、その他を含んでいる。図１４（Ｃ）は、電子機器７００がビデオカメラ７２２の場合の外観例を示す図である。ビデオカメラ７２２は、本体７２３の前方に被写体を撮像する撮像レンズ７２５が設けられ、更に、表示モジュール７２４や撮影のスタート／ストップスイッチ７２６等が配置されている。図１４（Ｄ）は、電子機器７００がコンピュータ７３２の場合の外観例を示す図である。コンピュータ７３２は、下型筐体７３３ａ、上側筐体７３３ｂ、表示モジュール７３４、Ｗｅｂカメラ７３５、キーボード７３６等を含んでいる。図１４（Ｅ）は、電子機器７００が携帯電話機７４２の場合の外観例を示す図である。携帯電話機７４２は、折り畳み式であり、上側筐体７４３ａ、下側筐体７４３ｂ、表示モジュール７４４ａ、サブディスプレイ７４４ｂ、カメラ７４５、連結部７４６（この例ではヒンジ部）、ピクチャーライト７４７等を含んでいる。
【０２０９】
ここで、表示モジュール７０４、表示モジュール７１４、表示モジュール７２４、表示モジュール７３４、表示モジュール７４４ａ、サブディスプレイ７４４ｂは、本実施形態による表示装置を用いることにより作製される。これにより、各電子機器７００は、駆動トランジスタの閾値電圧や移動度のばらつき（更には、ｋのばらつき）に起因する輝度ばらつきを補正することができるだけでなく、画素回路１０を構成する駆動トランジスタ１２１の特性ばらつきに起因する表示むらを、環境（例えば温度や湿度）の変化に左右されずに抑制・解消することができ、高画質の表示を行なうことができる。
【０２１０】
以上、本明細書で開示する技術について実施形態を用いて説明したが、請求項の記載内容の技術的範囲は前記実施形態に記載の範囲には限定されない。本明細書で開示する技術の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本明細書で開示する技術の技術的範囲に含まれる。前記の実施形態は、請求項に係る技術を限定するものではなく、実施形態の中で説明されている特徴の組合せの全てが、本明細書で開示する技術が対象とする課題の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の技術が含まれており、開示される複数の構成要件における適宜の組合せにより種々の技術を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、本明細書で開示する技術が対象とする課題と対応した効果が得られる限りにおいて、この幾つかの構成要件が削除された構成も、本明細書で開示する技術として抽出され得る。
【０２１１】
例えば実施例１及び実施例２では、画素アレイ部１０２外の１箇所で駆動パルスの元になるパルス信号を生成し、その後に、各列或いは各行の各配線（走査線）にスイッチ回路を介して出力する構成にしていたが、本実施形態で開示する技術は、これには限定されない。例えば、スイッチ部４５０やパルス生成部４８０は、画素アレイ部１０２外に配置することに限らず、画素アレイ部１０２内（例えば周縁部）に配置してもよい。
【０２１２】
論理回路を構成するトランジスタの特性ばらつきに起因する表示むらを抑制するに当たっては、パルス生成部４８０で生成されたパルス信号をシフトレジスタ部４１０からのシフトパルスに基づきスイッチ選択して走査線に供給する実施例１或いは実施例２の手法と、パルス生成部４８０で生成されたパルス信号を順次シフトする実施例３との中間的な構成にすることもできる。この場合先ず、実施例１或いは実施例２の手法によりパルス生成部４８０にて駆動パルスの元になるパルス信号を生成し、パルス生成部で生成されたパルス信号を一単位期間分ずつシフトレジスタ部（シフトレジスタ部４１０とは異なる）でシフトしてスイッチ部４５０に供給する。そして、選択部の駆動線の選択に基づいて（つまりシフトレジスタ部４１０から出力されるシフトパルスに基づいて）、シフトレジスタ部から出力されたパルス信号をスイッチ部４５０のスイッチ回路４５２に取り込んで駆動線に供給する構成とすればよい。このような変形構成では、シフトレジスタ部が２箇所に必要となるので回路規模が増える。
【０２１３】
トランジスタをｎチャネルとｐチャネルで入れ替え、それに合わせて、電源や信号の極性を逆転させる等した相補型の構成にできることは云うまでもない。
【０２１４】
前記実施形態の記載を踏まえれば、特許請求の範囲に記載の請求項に係る技術は一例であり、例えば、以下の技術が抽出される。以下列記する。
［付記１］
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタと、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部、
とを備えた表示装置。
［付記２］
表示部と、保持容量と、書込トランジスタと、駆動トランジスタとを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方に駆動パルスを供給する駆動線が配されており、
駆動線を選択する選択部と、
パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、
とを更に備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する付記１に記載の表示装置。
［付記３］
パルス幅調整部は、書込トランジスタ又は駆動トランジスタの近傍に配置されている付記１又は付記２に記載の表示装置。
［付記４］
パルス幅調整部は、画素部外において画素部の近傍に配置されている付記２に記載の表示装置。
［付記５］
パルス幅調整部は、入力されたパルス信号を遅延する遅延部と、遅延部に入力されたパルス信号及び遅延部から出力されたパルス信号に基づいてパルス信号を生成するゲート回路部とを有する付記１乃至付記４の何れか１項に記載の表示装置。
［付記６］
選択部は、駆動線ごとに設けられたパルス生成部を含む付記１乃至付記５の何れか１項に記載の表示装置。
［付記７］
駆動線の数よりも少ない数のパルス生成部を備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、複数の駆動線へ駆動パルスを供給する付記１乃至付記５の何れか１項に記載の表示装置。
［付記８］
全駆動線について１つのパルス生成部が設けられている付記７に記載の表示装置。
［付記９］
全駆動線の内の一部の複数の駆動線を一単位として、一単位ごとにパルス生成部が設けられている付記７に記載の表示装置。
［付記１０］
選択部の駆動線の選択に基づき、パルス生成部で生成されたパルス信号を取り込んで、駆動線に供給するスイッチ回路、を駆動線ごとに有するスイッチ部を更に備えた付記７乃至付記９の何れか１項に記載の表示装置。
［付記１１］
スイッチ回路は、トランスファーゲート構造である付記１０に記載の表示装置。
［付記１２］
パルス生成部は、各駆動線について、同じタイミングのパルス信号を生成する付記１０又は付記１１に記載の表示装置。
［付記１３］
選択部は、パルス生成部で生成されたパルス信号を一単位期間分ずつシフトして順に駆動線に供給するシフトレジスタ部を有する付記７乃至付記９の何れか１項に記載の表示装置。
［付記１４］
駆動パルスは、書込トランジスタを介して映像信号を保持容量の一端に供給しつつ駆動トランジスタを介して保持容量に電流を供給する処理にも使用される付記１乃至付記１２の何れか１項に記載の表示装置。
［付記１５］
駆動パルスは、駆動トランジスタの閾値電圧のばらつきを補正するためにも使用される付記１乃至付記１４の何れか１項に記載の表示装置。
［付記１６］
画素部は、画素回路が２次元マトリクス状に配列されている付記１乃至付記１５の何れか１項に記載の表示装置。
［付記１７］
表示部は自発光型である付記１乃至付記１６の何れか１項に記載の表示装置。
［付記１８］
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを備え、
書込トランジスタと駆動トランジスタの少なくとも一方で使用される駆動パルスは、パルス幅が環境依存性に対応して調整可能に構成されている画素回路。
［付記１９］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方を駆動するために駆動パルスを供給する駆動線が配されており、
駆動線を選択する選択部と、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部と、
パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、
とを更に備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する電子機器。
［付記２０］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部を備えた表示装置を駆動する方法であって、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整する表示装置の駆動方法。
【符号の説明】
【０２１５】
１…表示装置、１０…画素回路、１１…発光素子、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０５…駆動走査部、１０６…水平駆動部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ（書込トランジスタ）、１２７…有機ＥＬ素子、１３０…インタフェース部、２００…駆動信号生成部、２２０…映像信号処理部、４６０…補正期間調整部、４６２…遅延部、４６６…ゲート回路部、４８０…パルス生成部、４８４…論理回路、７００…電子機器
【特許請求の範囲】
【請求項１】
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタと、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部、
とを備えた表示装置。
【請求項２】
表示部と、保持容量と、書込トランジスタと、駆動トランジスタとを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方に駆動パルスを供給する駆動線が配されており、
駆動線を選択する選択部と、
パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、
とを更に備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する請求項１に記載の表示装置。
【請求項３】
パルス幅調整部は、書込トランジスタ又は駆動トランジスタの近傍に配置されている請求項１に記載の表示装置。
【請求項４】
パルス幅調整部は、画素部外において画素部の近傍に配置されている請求項２に記載の表示装置。
【請求項５】
パルス幅調整部は、入力されたパルス信号を遅延する遅延部と、遅延部に入力されたパルス信号及び遅延部から出力されたパルス信号に基づいてパルス信号を生成するゲート回路部とを有する請求項１に記載の表示装置。
【請求項６】
選択部は、駆動線ごとに設けられたパルス生成部を含む請求項１に記載の表示装置。
【請求項７】
駆動線の数よりも少ない数のパルス生成部を備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、複数の駆動線へ駆動パルスを供給する請求項１に記載の表示装置。
【請求項８】
全駆動線について１つのパルス生成部が設けられている請求項７に記載の表示装置。
【請求項９】
全駆動線の内の一部の複数の駆動線を一単位として、一単位ごとにパルス生成部が設けられている請求項７に記載の表示装置。
【請求項１０】
選択部の駆動線の選択に基づき、パルス生成部で生成されたパルス信号を取り込んで、駆動線に供給するスイッチ回路、を駆動線ごとに有するスイッチ部を更に備えた請求項７に記載の表示装置。
【請求項１１】
スイッチ回路は、トランスファーゲート構造である請求項１０に記載の表示装置。
【請求項１２】
パルス生成部は、各駆動線について、同じタイミングのパルス信号を生成する請求項１０に記載の表示装置。
【請求項１３】
選択部は、パルス生成部で生成されたパルス信号を一単位期間分ずつシフトして順に駆動線に供給するシフトレジスタ部を有する請求項７に記載の表示装置。
【請求項１４】
駆動パルスは、書込トランジスタを介して映像信号を保持容量の一端に供給しつつ駆動トランジスタを介して保持容量に電流を供給する処理にも使用される請求項１に記載の表示装置。
【請求項１５】
駆動パルスは、駆動トランジスタの閾値電圧のばらつきを補正するためにも使用される請求項１に記載の表示装置。
【請求項１６】
画素部は、画素回路が２次元マトリクス状に配列されている請求項１に記載の表示装置。
【請求項１７】
表示部は自発光型である請求項１に記載の表示装置。
【請求項１８】
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを備え、
書込トランジスタと駆動トランジスタの少なくとも一方で使用される駆動パルスは、パルス幅が環境依存性に対応して調整可能に構成されている画素回路。
【請求項１９】
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方を駆動するために駆動パルスを供給する駆動線が配されており、
駆動線を選択する選択部と、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部と、
パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、
とを更に備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する電子機器。
【請求項２０】
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部を備えた表示装置を駆動する方法であって、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整する表示装置の駆動方法。
【請求項１】
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタと、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部、
とを備えた表示装置。
【請求項２】
表示部と、保持容量と、書込トランジスタと、駆動トランジスタとを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方に駆動パルスを供給する駆動線が配されており、
駆動線を選択する選択部と、
パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、
とを更に備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する請求項１に記載の表示装置。
【請求項３】
パルス幅調整部は、書込トランジスタ又は駆動トランジスタの近傍に配置されている請求項１に記載の表示装置。
【請求項４】
パルス幅調整部は、画素部外において画素部の近傍に配置されている請求項２に記載の表示装置。
【請求項５】
パルス幅調整部は、入力されたパルス信号を遅延する遅延部と、遅延部に入力されたパルス信号及び遅延部から出力されたパルス信号に基づいてパルス信号を生成するゲート回路部とを有する請求項１に記載の表示装置。
【請求項６】
選択部は、駆動線ごとに設けられたパルス生成部を含む請求項１に記載の表示装置。
【請求項７】
駆動線の数よりも少ない数のパルス生成部を備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、複数の駆動線へ駆動パルスを供給する請求項１に記載の表示装置。
【請求項８】
全駆動線について１つのパルス生成部が設けられている請求項７に記載の表示装置。
【請求項９】
全駆動線の内の一部の複数の駆動線を一単位として、一単位ごとにパルス生成部が設けられている請求項７に記載の表示装置。
【請求項１０】
選択部の駆動線の選択に基づき、パルス生成部で生成されたパルス信号を取り込んで、駆動線に供給するスイッチ回路、を駆動線ごとに有するスイッチ部を更に備えた請求項７に記載の表示装置。
【請求項１１】
スイッチ回路は、トランスファーゲート構造である請求項１０に記載の表示装置。
【請求項１２】
パルス生成部は、各駆動線について、同じタイミングのパルス信号を生成する請求項１０に記載の表示装置。
【請求項１３】
選択部は、パルス生成部で生成されたパルス信号を一単位期間分ずつシフトして順に駆動線に供給するシフトレジスタ部を有する請求項７に記載の表示装置。
【請求項１４】
駆動パルスは、書込トランジスタを介して映像信号を保持容量の一端に供給しつつ駆動トランジスタを介して保持容量に電流を供給する処理にも使用される請求項１に記載の表示装置。
【請求項１５】
駆動パルスは、駆動トランジスタの閾値電圧のばらつきを補正するためにも使用される請求項１に記載の表示装置。
【請求項１６】
画素部は、画素回路が２次元マトリクス状に配列されている請求項１に記載の表示装置。
【請求項１７】
表示部は自発光型である請求項１に記載の表示装置。
【請求項１８】
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを備え、
書込トランジスタと駆動トランジスタの少なくとも一方で使用される駆動パルスは、パルス幅が環境依存性に対応して調整可能に構成されている画素回路。
【請求項１９】
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタと各駆動トランジスタの少なくとも一方を駆動するために駆動パルスを供給する駆動線が配されており、
駆動線を選択する選択部と、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整するパルス幅調整部と、
パルス幅調整部から出力されたパルス信号に基づいて、駆動パルスの元になるパルス信号を生成するパルス生成部、
とを更に備え、
選択部は、パルス生成部で生成されたパルス信号に基づいて、駆動線へ駆動パルスを供給する電子機器。
【請求項２０】
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部を備えた表示装置を駆動する方法であって、
書込トランジスタと駆動トランジスタの少なくとも一方を駆動するために使用される駆動パルスの元になるパルス信号の幅を環境変化に対応して調整する表示装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−２５５８７６（Ｐ２０１２−２５５８７６Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２８２３９（Ｐ２０１１−１２８２３９）
【出願日】平成２３年６月８日（２０１１．６．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月８日（２０１１．６．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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