記憶装置
【課題】本発明は、不正コピーを適切に防止することが可能な記憶装置を提供することを目的とする。
【解決手段】本発明に係る記憶装置は、データＤを格納するメモリ１００と；メモリ１００の読み出し開始時における初期アドレスが予め設定された所定値と一致しているか否かを判定する初期アドレスチェック部２０５と；初期アドレスチェック部２０５の判定結果に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部２０７と；を有して成る構成とされている。
【解決手段】本発明に係る記憶装置は、データＤを格納するメモリ１００と；メモリ１００の読み出し開始時における初期アドレスが予め設定された所定値と一致しているか否かを判定する初期アドレスチェック部２０５と；初期アドレスチェック部２０５の判定結果に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部２０７と；を有して成る構成とされている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不正コピー防止機能を備えた記憶装置に関するものである。
【背景技術】
【０００２】
従来より、不正コピー防止機能を備えた記憶装置が種々開示・提案されている（例えば特許文献１や特許文献２を参照）。なお、従来の記憶装置の多くは、所定の鍵情報を用いて暗号化されたデータを格納する構成とされていた。
【特許文献１】特開２００３−５９１７８号公報
【特許文献２】特開２００２−３７３３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
確かに、上記従来の記憶装置であれば、格納されたデータが不正コピーされた場合であっても、所定の鍵情報を用いた暗号解読処理が行われない限り、その内容は不明なものとなるため、不正コピーされたデータの利用は困難であった。
【０００４】
しかしながら、上記従来の記憶装置は、あくまで、不正コピーされたデータの利用を困難とするものであって、格納されたデータの読み出しは自由であった。そのため、高速なコンピュータを用いて不正コピーされたデータが解析され、その暗号が解読されてしまった場合には、以後、その内容を自由にコピーされてしまうという問題があった。
【０００５】
本発明は、上記の問題点に鑑み、不正コピーを適切に防止することが可能な記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る記憶装置は、データを格納するメモリと；前記メモリの読み出し開始時における初期アドレスが予め設定された所定値と一致しているか否かを判定する初期アドレスチェック部と；前記初期アドレスチェック部の判定結果に基づいて、前記メモリに格納されたデータの出力を禁止する出力制御部と；を有して成る構成（第１の構成）とされている。
【０００７】
なお、上記第１の構成から成る記憶装置において、前記初期アドレスチェック部は、前記メモリの読み出し開始時にワンショット信号を生成するワンショット生成部と；前記メモリに対して実際にアクセス中のアドレスを取得するアドレス取得部と；予め定められた正規の初期アドレスを格納する正規アドレス格納部と；前記アドレス取得部の出力データと前記正規アドレス格納部の出力データを比較し、その一致／不一致を示す比較結果信号を出力するアドレス比較部と；前記ワンショット信号に基づいて前記比較結果信号のロード及びラッチを行い、前記メモリの読み出し開始時における初期アドレスが予め設定された正規の初期アドレスと一致しているか否かを示すエラーフラグを生成するエラーフラグ生成部と；を有して成る構成（第２の構成）にするとよい。
【０００８】
また、上記第２の構成から成る記憶装置において、前記ワンショット生成部は、前記記憶装置のリセット状態が解除された後、リード信号の最初のパルスが到来してから２つめのパルスが到来するまでの間、所定の論理レベルとなる前記ワンショット信号を生成する構成（第３の構成）にするとよい。
【発明の効果】
【０００９】
本発明に係る記憶装置であれば、不正コピーを適切に防止することが可能となる。
【発明を実施するための最良の形態】
【００１０】
まず、本発明に係る記憶装置の第１実施形態について、図１を参照しながら詳細に説明する。図１は、本発明に係る記憶装置の第１実施形態を示すブロック図である。
【００１１】
図１に示すように、本実施形態の記憶装置は、読み出し専用のメモリ１００（図１ではＲＯＭ［Random Access Memory］と表記）と、不正コピー防止回路２００と、を有して成る。また、不正コピー防止回路２００は、コードチェック部２０１と、タイミング制御部２０２と、インクリメントチェック部２０３と、エラー検出部２０４と、初期アドレスチェック部２０５と、論理和演算器２０６と、セレクタ２０７と、を有して成る。
【００１２】
メモリ１００は、データＤ（ＣＰＵ［Central Processing Unit］に読み出されて実行されるプログラムなど）を不揮発的に格納する手段である。
【００１３】
コードチェック部２０１は、メモリ１００から読み出されたデータＤに含まれるコードを解析するコード解析部である。より具体的に述べると、コードチェック部２０１は、メモリ１００から読み出されたデータＤをモニタして、実行時にアドレスのジャンプ動作を伴う所定の監視対象コード（ジャンプ命令のほか、コール命令やアドレス指定付きのロード命令などを含む）を検出し、その解析結果をタイミング制御部２０２やエラー検出部２０４に伝達する。なお、メモリ１００に格納されたデータＤに対して暗号化処理や圧縮処理が施されている場合、コードチェック部２０１は、上記したコード解析機能に加えて、データＤの暗号解読処理機能や伸長処理機能を具備する必要がある。
【００１４】
タイミング制御部２０２は、データＤの読み出しを指示するリード信号ＲＤの入力を受けて動作し、コードチェック部２０１で得られた解析結果に基づいて、上記した監視対象コードの実行タイミングをインクリメントチェック部２０３やエラー検出部２０４に伝達する手段である。
【００１５】
インクリメントチェック部２０３は、メモリ１００に対するアドレス動作を解析するアドレス解析部である。より具体的に述べると、インクリメントチェック部２０３は、メモリ１００に与えられるアドレス信号ＡＤＤをモニタして、前のアドレスと現在のアドレスを比較し、アドレスのインクリメント動作（ここでは、アドレスを１つだけインクリメントする動作を指すものとする）が行われたか否かを検出する。
【００１６】
エラー検出部２０４は、コードチェック部２０１とインクリメントチェック部２０３の解析結果を参照し、コードに合致したアドレス動作が行われているか否かを判定する手段である。より具体的に述べると、エラー検出部２０４は、前記監視対象コードの実行時にアドレスのインクリメント動作が検出された場合にエラーフラグを立てる。すなわち、エラー検出部２０４は、アドレスのジャンプ動作が行われるべきタイミングでアドレスのインクリメント動作が行われたことを検出したときに、不正コピーのおそれがあると判断して、論理和演算器２０６への出力信号をローレベルからハイレベルに変遷する。
【００１７】
初期アドレスチェック部２０５は、メモリ１００に与えられるアドレス信号ＡＤＤをモニタして、メモリ１００の読み出し開始時における初期アドレスが予め設定された所定値と一致しているか否かを判定し、その不一致が検出された場合にエラーフラグを立てる手段である。すなわち、初期アドレスチェック部２０５は、所定値以外のアドレスからデータＤの読み出しが開始されたことを検出したときに、不正コピーのおそれがあると判断して、論理和演算器２０６への出力信号をローレベルからハイレベルに変遷する。
【００１８】
論理和演算器２０６は、エラー検出部２０４の出力信号と初期アドレスチェック部２０５の出力信号の論理和演算を行い、その演算結果をセレクタ２０７の制御信号として出力する手段である。すなわち、セレクタ２０７の制御信号は、エラー検出部２０４の出力信号と初期アドレスチェック部２０５の出力信号の両方がローレベルであるときにのみローレベルとなり、その余の場合にはハイレベルとなる。
【００１９】
セレクタ２０７は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、セレクタ２０７は、論理和演算器２０６の出力信号がローレベルであるときには、メモリ１００から読み出されたデータＤを選択して出力する一方、論理和演算器２０６の出力信号がハイレベルであるときには、所定のダミーデータＤＤを選択して出力する。なお、ダミーデータＤＤは、固定値としてもよいし、乱数値としてもよい。
【００２０】
次に、上記構成から成る記憶装置のデータ読み出し時における不正コピー防止回路２００のプロテクト動作について詳細な説明を行う。
【００２１】
メモリ１００に対して正当なアクセスが行われている場合には、予め設定された所定値を初期アドレスとしてデータＤの読み出しが開始され、メモリ１００に対するアドレス動作についても、データＤに含まれるコードに合致したものとなる。従って、エラー検出部２０４と初期アドレスチェック部２０５の出力信号は、いずれもローレベルに維持されるので、論理和演算器２０６の出力信号はローレベルとなり、セレクタ２０７は、メモリ１００から読み出されたデータＤを選択して出力する状態（すなわち、データＤの出力許可状態）となる。
【００２２】
一方、メモリ１００に格納されたデータＤの不正コピーが行われている場合には、データＤに含まれるコードの内容とは何ら関係なく、アドレスのインクリメント動作が行われて、メモリ１００に格納されたデータＤがそのアドレス順に連続して読み出されていく。すなわち、データＤの不正コピー時には、先述の監視対象コードに基づいてアドレスのジャンプ動作が行われるべきタイミングであっても、これを無視してアドレスのインクリメント動作が行われるので、メモリ１００に対するアドレス動作がコードに合致したものではなくなる。このような場合、エラー検出部２０４の出力信号は、ローレベルからハイレベルに遷移されるので、論理和演算器２０６の出力信号はハイレベルとなり、セレクタ２０７は、メモリ１００から読み出されたデータＤではなく、所定のダミーデータＤＤを選択して出力する状態（データＤの出力禁止状態）となる。
【００２３】
また、メモリ１００に格納されたデータＤの不正コピーが行われる場合、予め設定された所定値以外のアドレスからデータＤの読み出しが開始されることもあり得る。このような場合、初期アドレスチェック部２０５の出力信号は、ローレベルからハイレベルに遷移されるので、論理和演算器２０６の出力信号はハイレベルとなり、セレクタ２０７は、エラー検出部２０４の検出結果を待つことなく、所定のダミーデータＤＤを選択して出力する状態となる。
【００２４】
このように、本実施形態の記憶装置であれば、データＤの不正コピーが疑われる状況下において、メモリ１００に格納されたデータＤの出力自体を禁止することができるので、従来構成に比べて、データＤの不正コピーをより適切に防止することが可能となる。
【００２５】
なお、上記構成から成る記憶装置において、コードチェック部２０１は、前記監視対象コードのうち、実行時の条件に応じてアドレスのジャンプ動作を伴うか否かが不明であるものを検出した場合、エラー検出部２０４に対して、その監視対象コードの実行時に得られるエラーフラグをマスクするように指示する構成にするとよい。
【００２６】
このような構成とすることにより、メモリ１００に対して正当なアクセスが行われているにも関わらず、監視対象コードが実行時の条件に応じてアドレスのジャンプ動作を伴わなかった場合であっても、これを誤ってエラーと判断することがなくなるので、データＤの不必要な出力禁止を回避することが可能となる。
【００２７】
ただし、コードチェック部２０１は、エラー検出部２０４に対するマスク指示が所定値に達した場合、以後のマスク指示を中止する構成にするとよい。このような構成とすることにより、例えば、実行時の条件に応じてアドレスのジャンプ動作を伴うか否かが不明であるコードの記述回数に上限値が定められているにも関わらず、その上限値を超えてエラー検出部２０４のエラーフラグが過度にマスクされることを回避することができるので、エラーの誤検出を低減しつつ、データＤの不正コピーを防止することが可能となる。
【００２８】
次に、本発明に係る記憶装置の第２実施形態について、図２を参照しながら詳細に説明する。図２は、本発明に係る記憶装置の第２実施形態を示すブロック図である。
【００２９】
図２に示すように、本実施形態の記憶装置は、先出の第１実施形態とほぼ同様の構成から成り、セレクタ２０７に代えて、デコーダ２０８を有する点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分であるデコーダ２０８を中心に詳細な説明を行うことにする。
【００３０】
本実施形態の記憶装置において、メモリ１００には、暗号化されたデータＤが格納されている。なお、データＤに施される暗号化処理については、１重であっても、２重以上であっても構わない。
【００３１】
デコーダ２０８は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、デコーダ２０８は、メモリ１００から読み出されたデータＤを出力する際に、論理和演算器２０６の出力信号に基づいて、所定の鍵情報を用いて正しい暗号解読処理を行うか、ダミーの鍵情報を用いて意図的にでたらめな暗号解読処理を行うかを決定する。
【００３２】
このような構成とすることにより、データＤの不正コピーが疑われる状況下において、デコーダ２０８は、メモリ１００から読み出されたデータＤに対して、全くでたらめな暗号解読処理を施して出力する。従って、記憶装置から不正に出力されたデータ（ここでは第１実施形態に倣ってダミーデータＤＤと称する）の内容は不明なものとなるため、これを利用することは不可能となる。
【００３３】
また、ダミーデータＤＤは、デコーダ２０８によるでたらめな暗号解読処理を経て作成されたものであるため、メモリ１００に格納されたデータＤとは全く別物となっており、データＤの暗号化処理に用いた鍵情報では、もはやその暗号解読処理を行うことができなくなっている。そのため、ダミーデータＤＤを高速なコンピュータで解析したとしても、データＤの内容を読み取ることは非常に困難となっている。特に、デコーダ２０８でダミーの鍵情報を複数切り替えながらでたらめな暗号解読処理を行う構成とすれば、事実上、ダミーデータＤＤの解析処理は不可能なものとなる。
【００３４】
このように、本実施形態の記憶装置であれば、メモリ１００に格納されたデータＤの出力自体を禁止することができるので、従来構成に比べて、データＤの不正コピーをより適切に防止することが可能となる。
【００３５】
なお、上記では、意図的にでたらめな暗号解読処理を行う構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、正しい暗号解読処理とは異なる暗号解読処理を行う構成であれば、いかなる構成であっても構わない。
【００３６】
次に、本発明に係る記憶装置の第３実施形態について、図３を参照しながら詳細に説明する。図３は、本発明に係る記憶装置の第３実施形態を示すブロック図である。
【００３７】
図３に示すように、本実施形態の記憶装置は、先出の第１実施形態とほぼ同様の構成から成り、セレクタ２０７に代えて、エンコーダ２０９を有する点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分であるエンコーダ２０９を中心に詳細な説明を行うことにする。
【００３８】
エンコーダ２０９は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、エンコーダ２０９は、メモリ１００から読み出されたデータＤを出力する際に、論理和演算器２０６の出力信号に基づいて、所定の鍵情報を用いて正しい暗号化処理を行うか、ダミーの鍵情報を用いて意図的にでたらめな暗号化処理を行うかを決定する。
【００３９】
このような構成とすることにより、データＤの不正コピーが疑われる状況下において、エンコーダ２０９は、メモリ１００から読み出されたデータＤに対して、全くでたらめな暗号化処理（言い換えればその可逆性を前提としない暗号化処理）を施して出力する。従って、記憶装置から不正に出力されたデータ（ここでは第１実施形態に倣ってダミーデータＤＤと称する）の内容は不明なものとなるため、これを利用することは不可能となる。特に、エンコーダ２０９でダミーの鍵情報を複数切り替えながらでたらめな暗号化処理を行う構成とすれば、事実上、ダミーデータＤＤの暗号解読処理は不可能なものとなる。
【００４０】
このように、本実施形態の記憶装置であれば、メモリ１００に格納されたデータＤの出力自体を禁止することができるので、従来構成に比べて、データＤの不正コピーをより適切に防止することが可能となる。
【００４１】
なお、上記では、意図的にでたらめな暗号化処理を行う構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、正しい暗号化処理とは異なる暗号化処理を行う構成であれば、いかなる構成であっても構わない。
【００４２】
次に、本発明に係る記憶装置の第４実施形態について、図４を参照しながら詳細に説明する。図４は、本発明に係る記憶装置の第４実施形態を示すブロック図である。
【００４３】
図４に示すように、本実施形態の記憶装置は、先出の第１実施形態とほぼ同様の構成から成り、セレクタ２０７に代えてアドレス制御部２１０を有する点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分であるアドレス制御部２１０を中心に詳細な説明を行うことにする。
【００４４】
アドレス制御部２１０は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、アドレス制御部２１０は、論理和演算器２０６の出力信号がローレベルであるときには、メモリ１００に対するアドレス動作を許可する一方、論理和演算器２０６の出力信号がハイレベルであるときには、メモリ１００に対するアドレス動作を禁止する。
【００４５】
このような構成とすることにより、データＤの不正コピーが疑われる状況下において、アドレス制御部２１０は、メモリ１００に対するアドレス動作を禁止して、メモリ１００に格納されたデータＤの読み出し自体を禁止することができるので、従来構成に比べて、データＤの不正コピーをより適切に防止することが可能となる。
【００４６】
次に、初期アドレスチェック部２０５の構成について、図５を参照しながら詳細に説明する。図５は、初期アドレスチェック部２０５の一構成例を示すブロック図である。
【００４７】
図５に示すように、本構成例の初期アドレスチェック部２０５は、ワンショット生成部１と、アドレス取得部２と、正規アドレス格納部３と、アドレス比較部４と、エラーフラグ生成部５と、を有して成る。
【００４８】
ワンショット生成部１は、メモリ１００の読み出し開始時に、リード信号ＲＤ（データＤの読出タイミング制御信号）からワンショット信号Ｓｄを生成する手段であり、インバータ１１と、Ｄフリップフロップ１２及びＤフリップフロップ１３と、論理積演算器１４と、を有して成る。インバータ１１の入力端は、リード信号ＲＤの印加端に接続されている。Ｄフリップフロップ１２、１３のクロック入力端は、いずれもインバータ１１の出力端に接続されている。Ｄフリップフロップ１２のデータ入力端（Ｄ）は、ハイレベル信号の印加端（例えば電源ライン）に接続されている。Ｄフリップフロップ１３のデータ入力端（Ｄ）は、Ｄフリップフロップ１２の出力端（Ｑ）に接続されている。Ｄフリップフロップ１２、１３のリセット入力端は、いずれもリセット信号ＲＳＴの印加端に接続されている。論理積演算器１４の一入力端は、Ｄフリップフロップ１２の出力端（Ｑ）に接続されている。論理積演算器１４の他入力端は、Ｄフリップフロップ１３の反転出力端（Ｑバー）に接続されている。なお、論理積演算器１４の出力端は、ワンショット生成部１の出力端（ワンショット信号Ｓｄの出力端）に相当する。
【００４９】
アドレス取得部２は、メモリ１００に供給されるアドレス信号ＡＤＤをリード信号ＲＤでラッチすることにより、実際にアクセス中のアドレスを取得する手段である。
【００５０】
正規アドレス格納部３は、予め定められた正規の初期アドレスを格納する手段である。なお、本構成例の初期アドレスチェック部２０５では、正規アドレス格納部３を独立に設けた構成を例に挙げて説明を行うが、本発明の構成はこれに限定されるものではなく、メモリ１００の格納領域の一部を正規アドレス格納部３として用いても構わない。
【００５１】
アドレス比較部４は、アドレス取得部２の出力データ（実際にアクセス中のアドレス）と、正規アドレス格納部３の出力データ（予め定められた正規の初期アドレス）と、を比較し、その一致／不一致を示す比較結果信号を出力する手段である。なお、比較結果信号は、例えば、アドレス取得部２と正規アドレス格納部３の出力データが互いに一致していればローレベルとされ、一致していなければハイレベルとなる２値信号である。
【００５２】
エラーフラグ生成部５は、アドレス比較部４で得られた比較結果信号のロード及びラッチを行い、メモリ１００の読み出し開始時における初期アドレスが予め設定された正規の初期アドレスと一致しているか否かを示すエラーフラグＥＲＲを生成する手段であり、スイッチ５１及びスイッチ５２と、Ｄフリップフロップ５３と、を有して成る。
【００５３】
スイッチ５１は、アドレス比較部４の出力端（比較結果信号の印加端）とＤフリップフロップ５３のデータ入力端（Ｄ）を結ぶ信号経路上に接続され、ワンショット信号Ｓｄに応じて上記の信号経路を導通／遮断する手段である。なお、スイッチ５１は、ワンショット信号Ｓｄがハイレベルであるときにオンされ、ローレベルであるときにオフされる。
【００５４】
スイッチ５２は、Ｄフリップフロップ５３の出力端（Ｑ）とデータ入力端（Ｄ）を結ぶ信号経路上に接続され、ワンショット信号Ｓｄに応じて上記の信号経路を導通／遮断する手段である。なお、スイッチ５２は、ワンショット信号Ｓｄがハイレベルであるときにオフされ、ローレベルであるときにオンされる。
【００５５】
Ｄフリップフロップ５３のデータ入力端（Ｄ）は、スイッチ５１を介してアドレス比較部４の出力端に接続される一方、スイッチ５２を介してＤフリップフロップ５３の出力端（Ｑ）にも接続されている。Ｄフリップフロップ５３のクロック入力端は、インバータ１１の出力端に接続されている。Ｄフリップフロップ５３のリセット入力端は、リセット信号ＲＳＴの印加端に接続されている。Ｄフリップフロップ５３の出力端（Ｑ）は、初期アドレスチェック部２０５の出力端（エラーフラグＥＲＲの出力端）として、論理和演算器２０６（図５では不図示）の入力端に接続されている。
【００５６】
次に、上記構成から成る初期アドレスチェック部２０５の動作について、図６を参照しながら詳細に説明する。図６は、初期アドレスチェック部２０５の動作を説明するためのタイミングチャートであり、上から順に、リセット信号ＲＳＴ、リード信号ＲＤ、及び、ワンショット生成部１各部の論理信号（インバータ１１の反転リード信号Ｓａ、Ｄフリップフロップ１２の出力信号Ｓｂ、Ｄフリップフロップ１３の反転出力信号Ｓｃ、及び、論理積演算器１４のワンショット信号Ｓｄ）が描写されている。なお、ここで示す論理信号は、あくまで一例であり、その論理レベルは反転されていても構わない。
【００５７】
リセット信号ＲＳＴがハイレベルからローレベルに遷移されて、記憶装置のリセット状態が解除されたとき、Ｄフリップフロップ１２の出力信号Ｓｂはローレベルとされ、Ｄフリップフロップ１３の反転出力信号Ｓｃはハイレベルとされる。その後、リード信号ＲＤに最初のパルスＰ１が立ち下げられると、Ｄフリップフロップ１２は、反転リード信号Ｓａの立上がりエッジをトリガとして、データ入力端（Ｄ）に常時印加されているハイレベル信号を取り込み、出力信号Ｓｂをハイレベルにセットする。また、Ｄフリップフロップ１３は、反転リード信号Ｓａの立上がりエッジをトリガとして、その時点でデータ入力端（Ｄ）に印加されているＤフリップフロップ１２の出力信号Ｓｂ（ローレベル）を取り込み、反転出力信号Ｓｃをハイレベルにセットする。従って、出力信号Ｓｂと反転出力信号Ｓｃの論理積演算によって得られるワンショット信号Ｓｄはハイレベルとなる。
【００５８】
ワンショット信号Ｓｄがハイレベルとされた後、リード信号ＲＤに２つめのパルスＰ２が立ち下げられると、Ｄフリップフロップ１２は、反転リード信号Ｓａの立上がりエッジをトリガとして、データ入力端（Ｄ）に常時印加されているハイレベル信号を取り込み、出力信号Ｓｂをハイレベルにセットする。また、Ｄフリップフロップ１３は、反転リード信号Ｓａの立上がりエッジをトリガとして、その時点でデータ入力端（Ｄ）に印加されているＤフリップフロップ１２の出力信号Ｓｂ（ハイレベル）を取り込み、反転出力信号Ｓｃをローレベルにセットする。従って、出力信号Ｓｂと反転出力信号Ｓｃの論理積演算によって得られるワンショット信号Ｓｄはローレベルとなる。
【００５９】
以後、リード信号ＲＤのパルスが順次立ち下げられた場合についても、上記と同様の信号処理が行われ、ワンショット信号Ｓｄはローレベルに維持される。すなわち、ワンショット生成部１では、記憶装置のリセット状態が解除された後、リード信号ＲＤの最初のパルスＰ１が到来してから２つめのパルスＰ２が到来するまでの間、所定の論理レベル（図６の例ではハイレベル）となるワンショット信号Ｓｄが生成される形となる。
【００６０】
また、先にも述べたように、エラーフラグ生成部５を形成するスイッチ５１、５２は、ワンショット信号Ｓｄがハイレベルであるときに、それぞれオン、オフの状態とされ、ローレベルであるときに、それぞれオフ、オンの状態とされる。すなわち、エラーフラグ生成部５は、記憶装置のリセット状態が解除された後、リード信号ＲＤの最初のパルスＰ１が到来したときに、アドレス比較部４で得られた比較結果信号のロードを行うとともに、２つめのパルスＰ２が到来したときに、その時点でロードされている比較結果信号のラッチを行い、これをエラーフラグＥＲＲとして出力する。
【００６１】
このような構成とすることにより、極めて容易かつ簡易な回路構成で、初期アドレスチェック部２０５を実現することが可能となる。
【００６２】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００６３】
例えば、上記実施形態では、コードに合致したアドレス動作が行われているか否かを判定する手法として、アドレスのジャンプ動作を伴うコードの実行時に、アドレスのインクリメント動作が行われたか否かを検出する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その余の手法を用いても構わない。
【００６４】
また、上記実施形態では、データＤの格納手段として、読み出し専用のメモリ１００を用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、データＤの読み書きが可能なフラッシュメモリやＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］などを用いても構わない。
【産業上の利用可能性】
【００６５】
本発明は、ゲームカートリッジ、ＩＣカード、セキュリティ機器などに用いられる記憶装置の不正コピーを防止する技術として利用することが可能である。
【図面の簡単な説明】
【００６６】
【図１】は、本発明に係る記憶装置の第１実施形態を示すブロック図である。
【図２】は、本発明に係る記憶装置の第２実施形態を示すブロック図である。
【図３】は、本発明に係る記憶装置の第３実施形態を示すブロック図である。
【図４】は、本発明に係る記憶装置の第４実施形態を示すブロック図である。
【図５】は、初期アドレスチェック部２０５の一構成例を示すブロック図である。
【図６】は、初期アドレスチェック部２０５の動作を説明するためのタイミングチャートである。
【符号の説明】
【００６７】
１００ 読み出し専用メモリ（ＲＯＭ）
２００ 不正コピー防止回路
２０１ コードチェック部（コード解析部）
２０２ タイミング制御部
２０３ インクリメントチェック部（アドレス解析部）
２０４ エラー検出部
２０５ 初期アドレスチェック部
２０６ 論理和演算器
２０７ セレクタ
２０８ デコーダ
２０９ エンコーダ
２１０ アドレス制御部
１ ワンショット生成部
１１ インバータ
１２、１３ Ｄフリップフロップ
１４ 論理積演算器
２ アドレス取得部
３ 正規アドレス格納部
４ アドレス比較部
５ エラーフラグ生成部
５１、５２ スイッチ
５３ Ｄフリップフロップ
【技術分野】
【０００１】
本発明は、不正コピー防止機能を備えた記憶装置に関するものである。
【背景技術】
【０００２】
従来より、不正コピー防止機能を備えた記憶装置が種々開示・提案されている（例えば特許文献１や特許文献２を参照）。なお、従来の記憶装置の多くは、所定の鍵情報を用いて暗号化されたデータを格納する構成とされていた。
【特許文献１】特開２００３−５９１７８号公報
【特許文献２】特開２００２−３７３３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
確かに、上記従来の記憶装置であれば、格納されたデータが不正コピーされた場合であっても、所定の鍵情報を用いた暗号解読処理が行われない限り、その内容は不明なものとなるため、不正コピーされたデータの利用は困難であった。
【０００４】
しかしながら、上記従来の記憶装置は、あくまで、不正コピーされたデータの利用を困難とするものであって、格納されたデータの読み出しは自由であった。そのため、高速なコンピュータを用いて不正コピーされたデータが解析され、その暗号が解読されてしまった場合には、以後、その内容を自由にコピーされてしまうという問題があった。
【０００５】
本発明は、上記の問題点に鑑み、不正コピーを適切に防止することが可能な記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る記憶装置は、データを格納するメモリと；前記メモリの読み出し開始時における初期アドレスが予め設定された所定値と一致しているか否かを判定する初期アドレスチェック部と；前記初期アドレスチェック部の判定結果に基づいて、前記メモリに格納されたデータの出力を禁止する出力制御部と；を有して成る構成（第１の構成）とされている。
【０００７】
なお、上記第１の構成から成る記憶装置において、前記初期アドレスチェック部は、前記メモリの読み出し開始時にワンショット信号を生成するワンショット生成部と；前記メモリに対して実際にアクセス中のアドレスを取得するアドレス取得部と；予め定められた正規の初期アドレスを格納する正規アドレス格納部と；前記アドレス取得部の出力データと前記正規アドレス格納部の出力データを比較し、その一致／不一致を示す比較結果信号を出力するアドレス比較部と；前記ワンショット信号に基づいて前記比較結果信号のロード及びラッチを行い、前記メモリの読み出し開始時における初期アドレスが予め設定された正規の初期アドレスと一致しているか否かを示すエラーフラグを生成するエラーフラグ生成部と；を有して成る構成（第２の構成）にするとよい。
【０００８】
また、上記第２の構成から成る記憶装置において、前記ワンショット生成部は、前記記憶装置のリセット状態が解除された後、リード信号の最初のパルスが到来してから２つめのパルスが到来するまでの間、所定の論理レベルとなる前記ワンショット信号を生成する構成（第３の構成）にするとよい。
【発明の効果】
【０００９】
本発明に係る記憶装置であれば、不正コピーを適切に防止することが可能となる。
【発明を実施するための最良の形態】
【００１０】
まず、本発明に係る記憶装置の第１実施形態について、図１を参照しながら詳細に説明する。図１は、本発明に係る記憶装置の第１実施形態を示すブロック図である。
【００１１】
図１に示すように、本実施形態の記憶装置は、読み出し専用のメモリ１００（図１ではＲＯＭ［Random Access Memory］と表記）と、不正コピー防止回路２００と、を有して成る。また、不正コピー防止回路２００は、コードチェック部２０１と、タイミング制御部２０２と、インクリメントチェック部２０３と、エラー検出部２０４と、初期アドレスチェック部２０５と、論理和演算器２０６と、セレクタ２０７と、を有して成る。
【００１２】
メモリ１００は、データＤ（ＣＰＵ［Central Processing Unit］に読み出されて実行されるプログラムなど）を不揮発的に格納する手段である。
【００１３】
コードチェック部２０１は、メモリ１００から読み出されたデータＤに含まれるコードを解析するコード解析部である。より具体的に述べると、コードチェック部２０１は、メモリ１００から読み出されたデータＤをモニタして、実行時にアドレスのジャンプ動作を伴う所定の監視対象コード（ジャンプ命令のほか、コール命令やアドレス指定付きのロード命令などを含む）を検出し、その解析結果をタイミング制御部２０２やエラー検出部２０４に伝達する。なお、メモリ１００に格納されたデータＤに対して暗号化処理や圧縮処理が施されている場合、コードチェック部２０１は、上記したコード解析機能に加えて、データＤの暗号解読処理機能や伸長処理機能を具備する必要がある。
【００１４】
タイミング制御部２０２は、データＤの読み出しを指示するリード信号ＲＤの入力を受けて動作し、コードチェック部２０１で得られた解析結果に基づいて、上記した監視対象コードの実行タイミングをインクリメントチェック部２０３やエラー検出部２０４に伝達する手段である。
【００１５】
インクリメントチェック部２０３は、メモリ１００に対するアドレス動作を解析するアドレス解析部である。より具体的に述べると、インクリメントチェック部２０３は、メモリ１００に与えられるアドレス信号ＡＤＤをモニタして、前のアドレスと現在のアドレスを比較し、アドレスのインクリメント動作（ここでは、アドレスを１つだけインクリメントする動作を指すものとする）が行われたか否かを検出する。
【００１６】
エラー検出部２０４は、コードチェック部２０１とインクリメントチェック部２０３の解析結果を参照し、コードに合致したアドレス動作が行われているか否かを判定する手段である。より具体的に述べると、エラー検出部２０４は、前記監視対象コードの実行時にアドレスのインクリメント動作が検出された場合にエラーフラグを立てる。すなわち、エラー検出部２０４は、アドレスのジャンプ動作が行われるべきタイミングでアドレスのインクリメント動作が行われたことを検出したときに、不正コピーのおそれがあると判断して、論理和演算器２０６への出力信号をローレベルからハイレベルに変遷する。
【００１７】
初期アドレスチェック部２０５は、メモリ１００に与えられるアドレス信号ＡＤＤをモニタして、メモリ１００の読み出し開始時における初期アドレスが予め設定された所定値と一致しているか否かを判定し、その不一致が検出された場合にエラーフラグを立てる手段である。すなわち、初期アドレスチェック部２０５は、所定値以外のアドレスからデータＤの読み出しが開始されたことを検出したときに、不正コピーのおそれがあると判断して、論理和演算器２０６への出力信号をローレベルからハイレベルに変遷する。
【００１８】
論理和演算器２０６は、エラー検出部２０４の出力信号と初期アドレスチェック部２０５の出力信号の論理和演算を行い、その演算結果をセレクタ２０７の制御信号として出力する手段である。すなわち、セレクタ２０７の制御信号は、エラー検出部２０４の出力信号と初期アドレスチェック部２０５の出力信号の両方がローレベルであるときにのみローレベルとなり、その余の場合にはハイレベルとなる。
【００１９】
セレクタ２０７は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、セレクタ２０７は、論理和演算器２０６の出力信号がローレベルであるときには、メモリ１００から読み出されたデータＤを選択して出力する一方、論理和演算器２０６の出力信号がハイレベルであるときには、所定のダミーデータＤＤを選択して出力する。なお、ダミーデータＤＤは、固定値としてもよいし、乱数値としてもよい。
【００２０】
次に、上記構成から成る記憶装置のデータ読み出し時における不正コピー防止回路２００のプロテクト動作について詳細な説明を行う。
【００２１】
メモリ１００に対して正当なアクセスが行われている場合には、予め設定された所定値を初期アドレスとしてデータＤの読み出しが開始され、メモリ１００に対するアドレス動作についても、データＤに含まれるコードに合致したものとなる。従って、エラー検出部２０４と初期アドレスチェック部２０５の出力信号は、いずれもローレベルに維持されるので、論理和演算器２０６の出力信号はローレベルとなり、セレクタ２０７は、メモリ１００から読み出されたデータＤを選択して出力する状態（すなわち、データＤの出力許可状態）となる。
【００２２】
一方、メモリ１００に格納されたデータＤの不正コピーが行われている場合には、データＤに含まれるコードの内容とは何ら関係なく、アドレスのインクリメント動作が行われて、メモリ１００に格納されたデータＤがそのアドレス順に連続して読み出されていく。すなわち、データＤの不正コピー時には、先述の監視対象コードに基づいてアドレスのジャンプ動作が行われるべきタイミングであっても、これを無視してアドレスのインクリメント動作が行われるので、メモリ１００に対するアドレス動作がコードに合致したものではなくなる。このような場合、エラー検出部２０４の出力信号は、ローレベルからハイレベルに遷移されるので、論理和演算器２０６の出力信号はハイレベルとなり、セレクタ２０７は、メモリ１００から読み出されたデータＤではなく、所定のダミーデータＤＤを選択して出力する状態（データＤの出力禁止状態）となる。
【００２３】
また、メモリ１００に格納されたデータＤの不正コピーが行われる場合、予め設定された所定値以外のアドレスからデータＤの読み出しが開始されることもあり得る。このような場合、初期アドレスチェック部２０５の出力信号は、ローレベルからハイレベルに遷移されるので、論理和演算器２０６の出力信号はハイレベルとなり、セレクタ２０７は、エラー検出部２０４の検出結果を待つことなく、所定のダミーデータＤＤを選択して出力する状態となる。
【００２４】
このように、本実施形態の記憶装置であれば、データＤの不正コピーが疑われる状況下において、メモリ１００に格納されたデータＤの出力自体を禁止することができるので、従来構成に比べて、データＤの不正コピーをより適切に防止することが可能となる。
【００２５】
なお、上記構成から成る記憶装置において、コードチェック部２０１は、前記監視対象コードのうち、実行時の条件に応じてアドレスのジャンプ動作を伴うか否かが不明であるものを検出した場合、エラー検出部２０４に対して、その監視対象コードの実行時に得られるエラーフラグをマスクするように指示する構成にするとよい。
【００２６】
このような構成とすることにより、メモリ１００に対して正当なアクセスが行われているにも関わらず、監視対象コードが実行時の条件に応じてアドレスのジャンプ動作を伴わなかった場合であっても、これを誤ってエラーと判断することがなくなるので、データＤの不必要な出力禁止を回避することが可能となる。
【００２７】
ただし、コードチェック部２０１は、エラー検出部２０４に対するマスク指示が所定値に達した場合、以後のマスク指示を中止する構成にするとよい。このような構成とすることにより、例えば、実行時の条件に応じてアドレスのジャンプ動作を伴うか否かが不明であるコードの記述回数に上限値が定められているにも関わらず、その上限値を超えてエラー検出部２０４のエラーフラグが過度にマスクされることを回避することができるので、エラーの誤検出を低減しつつ、データＤの不正コピーを防止することが可能となる。
【００２８】
次に、本発明に係る記憶装置の第２実施形態について、図２を参照しながら詳細に説明する。図２は、本発明に係る記憶装置の第２実施形態を示すブロック図である。
【００２９】
図２に示すように、本実施形態の記憶装置は、先出の第１実施形態とほぼ同様の構成から成り、セレクタ２０７に代えて、デコーダ２０８を有する点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分であるデコーダ２０８を中心に詳細な説明を行うことにする。
【００３０】
本実施形態の記憶装置において、メモリ１００には、暗号化されたデータＤが格納されている。なお、データＤに施される暗号化処理については、１重であっても、２重以上であっても構わない。
【００３１】
デコーダ２０８は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、デコーダ２０８は、メモリ１００から読み出されたデータＤを出力する際に、論理和演算器２０６の出力信号に基づいて、所定の鍵情報を用いて正しい暗号解読処理を行うか、ダミーの鍵情報を用いて意図的にでたらめな暗号解読処理を行うかを決定する。
【００３２】
このような構成とすることにより、データＤの不正コピーが疑われる状況下において、デコーダ２０８は、メモリ１００から読み出されたデータＤに対して、全くでたらめな暗号解読処理を施して出力する。従って、記憶装置から不正に出力されたデータ（ここでは第１実施形態に倣ってダミーデータＤＤと称する）の内容は不明なものとなるため、これを利用することは不可能となる。
【００３３】
また、ダミーデータＤＤは、デコーダ２０８によるでたらめな暗号解読処理を経て作成されたものであるため、メモリ１００に格納されたデータＤとは全く別物となっており、データＤの暗号化処理に用いた鍵情報では、もはやその暗号解読処理を行うことができなくなっている。そのため、ダミーデータＤＤを高速なコンピュータで解析したとしても、データＤの内容を読み取ることは非常に困難となっている。特に、デコーダ２０８でダミーの鍵情報を複数切り替えながらでたらめな暗号解読処理を行う構成とすれば、事実上、ダミーデータＤＤの解析処理は不可能なものとなる。
【００３４】
このように、本実施形態の記憶装置であれば、メモリ１００に格納されたデータＤの出力自体を禁止することができるので、従来構成に比べて、データＤの不正コピーをより適切に防止することが可能となる。
【００３５】
なお、上記では、意図的にでたらめな暗号解読処理を行う構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、正しい暗号解読処理とは異なる暗号解読処理を行う構成であれば、いかなる構成であっても構わない。
【００３６】
次に、本発明に係る記憶装置の第３実施形態について、図３を参照しながら詳細に説明する。図３は、本発明に係る記憶装置の第３実施形態を示すブロック図である。
【００３７】
図３に示すように、本実施形態の記憶装置は、先出の第１実施形態とほぼ同様の構成から成り、セレクタ２０７に代えて、エンコーダ２０９を有する点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分であるエンコーダ２０９を中心に詳細な説明を行うことにする。
【００３８】
エンコーダ２０９は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、エンコーダ２０９は、メモリ１００から読み出されたデータＤを出力する際に、論理和演算器２０６の出力信号に基づいて、所定の鍵情報を用いて正しい暗号化処理を行うか、ダミーの鍵情報を用いて意図的にでたらめな暗号化処理を行うかを決定する。
【００３９】
このような構成とすることにより、データＤの不正コピーが疑われる状況下において、エンコーダ２０９は、メモリ１００から読み出されたデータＤに対して、全くでたらめな暗号化処理（言い換えればその可逆性を前提としない暗号化処理）を施して出力する。従って、記憶装置から不正に出力されたデータ（ここでは第１実施形態に倣ってダミーデータＤＤと称する）の内容は不明なものとなるため、これを利用することは不可能となる。特に、エンコーダ２０９でダミーの鍵情報を複数切り替えながらでたらめな暗号化処理を行う構成とすれば、事実上、ダミーデータＤＤの暗号解読処理は不可能なものとなる。
【００４０】
このように、本実施形態の記憶装置であれば、メモリ１００に格納されたデータＤの出力自体を禁止することができるので、従来構成に比べて、データＤの不正コピーをより適切に防止することが可能となる。
【００４１】
なお、上記では、意図的にでたらめな暗号化処理を行う構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、正しい暗号化処理とは異なる暗号化処理を行う構成であれば、いかなる構成であっても構わない。
【００４２】
次に、本発明に係る記憶装置の第４実施形態について、図４を参照しながら詳細に説明する。図４は、本発明に係る記憶装置の第４実施形態を示すブロック図である。
【００４３】
図４に示すように、本実施形態の記憶装置は、先出の第１実施形態とほぼ同様の構成から成り、セレクタ２０７に代えてアドレス制御部２１０を有する点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分であるアドレス制御部２１０を中心に詳細な説明を行うことにする。
【００４４】
アドレス制御部２１０は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、アドレス制御部２１０は、論理和演算器２０６の出力信号がローレベルであるときには、メモリ１００に対するアドレス動作を許可する一方、論理和演算器２０６の出力信号がハイレベルであるときには、メモリ１００に対するアドレス動作を禁止する。
【００４５】
このような構成とすることにより、データＤの不正コピーが疑われる状況下において、アドレス制御部２１０は、メモリ１００に対するアドレス動作を禁止して、メモリ１００に格納されたデータＤの読み出し自体を禁止することができるので、従来構成に比べて、データＤの不正コピーをより適切に防止することが可能となる。
【００４６】
次に、初期アドレスチェック部２０５の構成について、図５を参照しながら詳細に説明する。図５は、初期アドレスチェック部２０５の一構成例を示すブロック図である。
【００４７】
図５に示すように、本構成例の初期アドレスチェック部２０５は、ワンショット生成部１と、アドレス取得部２と、正規アドレス格納部３と、アドレス比較部４と、エラーフラグ生成部５と、を有して成る。
【００４８】
ワンショット生成部１は、メモリ１００の読み出し開始時に、リード信号ＲＤ（データＤの読出タイミング制御信号）からワンショット信号Ｓｄを生成する手段であり、インバータ１１と、Ｄフリップフロップ１２及びＤフリップフロップ１３と、論理積演算器１４と、を有して成る。インバータ１１の入力端は、リード信号ＲＤの印加端に接続されている。Ｄフリップフロップ１２、１３のクロック入力端は、いずれもインバータ１１の出力端に接続されている。Ｄフリップフロップ１２のデータ入力端（Ｄ）は、ハイレベル信号の印加端（例えば電源ライン）に接続されている。Ｄフリップフロップ１３のデータ入力端（Ｄ）は、Ｄフリップフロップ１２の出力端（Ｑ）に接続されている。Ｄフリップフロップ１２、１３のリセット入力端は、いずれもリセット信号ＲＳＴの印加端に接続されている。論理積演算器１４の一入力端は、Ｄフリップフロップ１２の出力端（Ｑ）に接続されている。論理積演算器１４の他入力端は、Ｄフリップフロップ１３の反転出力端（Ｑバー）に接続されている。なお、論理積演算器１４の出力端は、ワンショット生成部１の出力端（ワンショット信号Ｓｄの出力端）に相当する。
【００４９】
アドレス取得部２は、メモリ１００に供給されるアドレス信号ＡＤＤをリード信号ＲＤでラッチすることにより、実際にアクセス中のアドレスを取得する手段である。
【００５０】
正規アドレス格納部３は、予め定められた正規の初期アドレスを格納する手段である。なお、本構成例の初期アドレスチェック部２０５では、正規アドレス格納部３を独立に設けた構成を例に挙げて説明を行うが、本発明の構成はこれに限定されるものではなく、メモリ１００の格納領域の一部を正規アドレス格納部３として用いても構わない。
【００５１】
アドレス比較部４は、アドレス取得部２の出力データ（実際にアクセス中のアドレス）と、正規アドレス格納部３の出力データ（予め定められた正規の初期アドレス）と、を比較し、その一致／不一致を示す比較結果信号を出力する手段である。なお、比較結果信号は、例えば、アドレス取得部２と正規アドレス格納部３の出力データが互いに一致していればローレベルとされ、一致していなければハイレベルとなる２値信号である。
【００５２】
エラーフラグ生成部５は、アドレス比較部４で得られた比較結果信号のロード及びラッチを行い、メモリ１００の読み出し開始時における初期アドレスが予め設定された正規の初期アドレスと一致しているか否かを示すエラーフラグＥＲＲを生成する手段であり、スイッチ５１及びスイッチ５２と、Ｄフリップフロップ５３と、を有して成る。
【００５３】
スイッチ５１は、アドレス比較部４の出力端（比較結果信号の印加端）とＤフリップフロップ５３のデータ入力端（Ｄ）を結ぶ信号経路上に接続され、ワンショット信号Ｓｄに応じて上記の信号経路を導通／遮断する手段である。なお、スイッチ５１は、ワンショット信号Ｓｄがハイレベルであるときにオンされ、ローレベルであるときにオフされる。
【００５４】
スイッチ５２は、Ｄフリップフロップ５３の出力端（Ｑ）とデータ入力端（Ｄ）を結ぶ信号経路上に接続され、ワンショット信号Ｓｄに応じて上記の信号経路を導通／遮断する手段である。なお、スイッチ５２は、ワンショット信号Ｓｄがハイレベルであるときにオフされ、ローレベルであるときにオンされる。
【００５５】
Ｄフリップフロップ５３のデータ入力端（Ｄ）は、スイッチ５１を介してアドレス比較部４の出力端に接続される一方、スイッチ５２を介してＤフリップフロップ５３の出力端（Ｑ）にも接続されている。Ｄフリップフロップ５３のクロック入力端は、インバータ１１の出力端に接続されている。Ｄフリップフロップ５３のリセット入力端は、リセット信号ＲＳＴの印加端に接続されている。Ｄフリップフロップ５３の出力端（Ｑ）は、初期アドレスチェック部２０５の出力端（エラーフラグＥＲＲの出力端）として、論理和演算器２０６（図５では不図示）の入力端に接続されている。
【００５６】
次に、上記構成から成る初期アドレスチェック部２０５の動作について、図６を参照しながら詳細に説明する。図６は、初期アドレスチェック部２０５の動作を説明するためのタイミングチャートであり、上から順に、リセット信号ＲＳＴ、リード信号ＲＤ、及び、ワンショット生成部１各部の論理信号（インバータ１１の反転リード信号Ｓａ、Ｄフリップフロップ１２の出力信号Ｓｂ、Ｄフリップフロップ１３の反転出力信号Ｓｃ、及び、論理積演算器１４のワンショット信号Ｓｄ）が描写されている。なお、ここで示す論理信号は、あくまで一例であり、その論理レベルは反転されていても構わない。
【００５７】
リセット信号ＲＳＴがハイレベルからローレベルに遷移されて、記憶装置のリセット状態が解除されたとき、Ｄフリップフロップ１２の出力信号Ｓｂはローレベルとされ、Ｄフリップフロップ１３の反転出力信号Ｓｃはハイレベルとされる。その後、リード信号ＲＤに最初のパルスＰ１が立ち下げられると、Ｄフリップフロップ１２は、反転リード信号Ｓａの立上がりエッジをトリガとして、データ入力端（Ｄ）に常時印加されているハイレベル信号を取り込み、出力信号Ｓｂをハイレベルにセットする。また、Ｄフリップフロップ１３は、反転リード信号Ｓａの立上がりエッジをトリガとして、その時点でデータ入力端（Ｄ）に印加されているＤフリップフロップ１２の出力信号Ｓｂ（ローレベル）を取り込み、反転出力信号Ｓｃをハイレベルにセットする。従って、出力信号Ｓｂと反転出力信号Ｓｃの論理積演算によって得られるワンショット信号Ｓｄはハイレベルとなる。
【００５８】
ワンショット信号Ｓｄがハイレベルとされた後、リード信号ＲＤに２つめのパルスＰ２が立ち下げられると、Ｄフリップフロップ１２は、反転リード信号Ｓａの立上がりエッジをトリガとして、データ入力端（Ｄ）に常時印加されているハイレベル信号を取り込み、出力信号Ｓｂをハイレベルにセットする。また、Ｄフリップフロップ１３は、反転リード信号Ｓａの立上がりエッジをトリガとして、その時点でデータ入力端（Ｄ）に印加されているＤフリップフロップ１２の出力信号Ｓｂ（ハイレベル）を取り込み、反転出力信号Ｓｃをローレベルにセットする。従って、出力信号Ｓｂと反転出力信号Ｓｃの論理積演算によって得られるワンショット信号Ｓｄはローレベルとなる。
【００５９】
以後、リード信号ＲＤのパルスが順次立ち下げられた場合についても、上記と同様の信号処理が行われ、ワンショット信号Ｓｄはローレベルに維持される。すなわち、ワンショット生成部１では、記憶装置のリセット状態が解除された後、リード信号ＲＤの最初のパルスＰ１が到来してから２つめのパルスＰ２が到来するまでの間、所定の論理レベル（図６の例ではハイレベル）となるワンショット信号Ｓｄが生成される形となる。
【００６０】
また、先にも述べたように、エラーフラグ生成部５を形成するスイッチ５１、５２は、ワンショット信号Ｓｄがハイレベルであるときに、それぞれオン、オフの状態とされ、ローレベルであるときに、それぞれオフ、オンの状態とされる。すなわち、エラーフラグ生成部５は、記憶装置のリセット状態が解除された後、リード信号ＲＤの最初のパルスＰ１が到来したときに、アドレス比較部４で得られた比較結果信号のロードを行うとともに、２つめのパルスＰ２が到来したときに、その時点でロードされている比較結果信号のラッチを行い、これをエラーフラグＥＲＲとして出力する。
【００６１】
このような構成とすることにより、極めて容易かつ簡易な回路構成で、初期アドレスチェック部２０５を実現することが可能となる。
【００６２】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００６３】
例えば、上記実施形態では、コードに合致したアドレス動作が行われているか否かを判定する手法として、アドレスのジャンプ動作を伴うコードの実行時に、アドレスのインクリメント動作が行われたか否かを検出する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その余の手法を用いても構わない。
【００６４】
また、上記実施形態では、データＤの格納手段として、読み出し専用のメモリ１００を用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、データＤの読み書きが可能なフラッシュメモリやＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］などを用いても構わない。
【産業上の利用可能性】
【００６５】
本発明は、ゲームカートリッジ、ＩＣカード、セキュリティ機器などに用いられる記憶装置の不正コピーを防止する技術として利用することが可能である。
【図面の簡単な説明】
【００６６】
【図１】は、本発明に係る記憶装置の第１実施形態を示すブロック図である。
【図２】は、本発明に係る記憶装置の第２実施形態を示すブロック図である。
【図３】は、本発明に係る記憶装置の第３実施形態を示すブロック図である。
【図４】は、本発明に係る記憶装置の第４実施形態を示すブロック図である。
【図５】は、初期アドレスチェック部２０５の一構成例を示すブロック図である。
【図６】は、初期アドレスチェック部２０５の動作を説明するためのタイミングチャートである。
【符号の説明】
【００６７】
１００ 読み出し専用メモリ（ＲＯＭ）
２００ 不正コピー防止回路
２０１ コードチェック部（コード解析部）
２０２ タイミング制御部
２０３ インクリメントチェック部（アドレス解析部）
２０４ エラー検出部
２０５ 初期アドレスチェック部
２０６ 論理和演算器
２０７ セレクタ
２０８ デコーダ
２０９ エンコーダ
２１０ アドレス制御部
１ ワンショット生成部
１１ インバータ
１２、１３ Ｄフリップフロップ
１４ 論理積演算器
２ アドレス取得部
３ 正規アドレス格納部
４ アドレス比較部
５ エラーフラグ生成部
５１、５２ スイッチ
５３ Ｄフリップフロップ
【特許請求の範囲】
【請求項１】
データを格納するメモリと；
前記メモリの読み出し開始時における初期アドレスが予め設定された正規の初期アドレスと一致しているか否かを判定する初期アドレスチェック部と；
前記初期アドレスチェック部の判定結果に基づいて、前記メモリに格納されたデータの出力を禁止する出力制御部と；
を有して成ることを特徴とする記憶装置。
【請求項２】
前記初期アドレスチェック部は、
前記メモリの読み出し開始時にワンショット信号を生成するワンショット生成部と；
前記メモリに対して実際にアクセス中のアドレスを取得するアドレス取得部と；
予め定められた正規の初期アドレスを格納する正規アドレス格納部と；
前記アドレス取得部の出力データと前記正規アドレス格納部の出力データを比較し、その一致／不一致を示す比較結果信号を出力するアドレス比較部と；
前記ワンショット信号に基づいて前記比較結果信号のロード及びラッチを行い、前記メモリの読み出し開始時における初期アドレスが予め設定された正規の初期アドレスと一致しているか否かを示すエラーフラグを生成するエラーフラグ生成部と；
を有して成ることを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記ワンショット生成部は、前記記憶装置のリセット状態が解除された後、リード信号の最初のパルスが到来してから２つめのパルスが到来するまでの間、所定の論理レベルとなる前記ワンショット信号を生成することを特徴とする請求項２に記載の記憶装置。
【請求項１】
データを格納するメモリと；
前記メモリの読み出し開始時における初期アドレスが予め設定された正規の初期アドレスと一致しているか否かを判定する初期アドレスチェック部と；
前記初期アドレスチェック部の判定結果に基づいて、前記メモリに格納されたデータの出力を禁止する出力制御部と；
を有して成ることを特徴とする記憶装置。
【請求項２】
前記初期アドレスチェック部は、
前記メモリの読み出し開始時にワンショット信号を生成するワンショット生成部と；
前記メモリに対して実際にアクセス中のアドレスを取得するアドレス取得部と；
予め定められた正規の初期アドレスを格納する正規アドレス格納部と；
前記アドレス取得部の出力データと前記正規アドレス格納部の出力データを比較し、その一致／不一致を示す比較結果信号を出力するアドレス比較部と；
前記ワンショット信号に基づいて前記比較結果信号のロード及びラッチを行い、前記メモリの読み出し開始時における初期アドレスが予め設定された正規の初期アドレスと一致しているか否かを示すエラーフラグを生成するエラーフラグ生成部と；
を有して成ることを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記ワンショット生成部は、前記記憶装置のリセット状態が解除された後、リード信号の最初のパルスが到来してから２つめのパルスが到来するまでの間、所定の論理レベルとなる前記ワンショット信号を生成することを特徴とする請求項２に記載の記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−３３１２１（Ｐ２０１０−３３１２１Ａ）
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願番号】特願２００８−１９１６１０（Ｐ２００８−１９１６１０）
【出願日】平成２０年７月２５日（２００８．７．２５）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願日】平成２０年７月２５日（２００８．７．２５）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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