負荷駆動装置と画像読取装置および画像形成装置
【課題】 負荷入力端での信号間のタイミングを最適にする。
【解決手段】 ＣＣＤ１を駆動するための駆動信号およびそれとは別のバラツキを検出するためのバラツキ検出用信号を生成して出力するＴＧ３（駆動信号生成手段）から出力された、ＣＣＤドライバ（ドライバＩＣ）４を介していないバラツキ検出用信号ｒｅｆ１とＣＣＤドライバ４を介したバラツキ検出用信号ｒｅｆ２との位相遅延バラツキを遅延検出部１０が、ＣＣＤドライバ５を介していないバラツキ検出用信号ｒｅｆ３とＣＣＤドライバ５を介したバラツキ検出用信号ｒｅｆ４との位相遅延バラツキを遅延検出部２０がそれぞれ検出し、それらの位相遅延バラツキをフィードバック回路８，９がＴＧ３にフィードバックし、そのＴＧ３が、そのフィードバックされた各位相遅延バラツキに基づいて出力する各駆動信号の立上り，立下りの位相を制御する。
【解決手段】 ＣＣＤ１を駆動するための駆動信号およびそれとは別のバラツキを検出するためのバラツキ検出用信号を生成して出力するＴＧ３（駆動信号生成手段）から出力された、ＣＣＤドライバ（ドライバＩＣ）４を介していないバラツキ検出用信号ｒｅｆ１とＣＣＤドライバ４を介したバラツキ検出用信号ｒｅｆ２との位相遅延バラツキを遅延検出部１０が、ＣＣＤドライバ５を介していないバラツキ検出用信号ｒｅｆ３とＣＣＤドライバ５を介したバラツキ検出用信号ｒｅｆ４との位相遅延バラツキを遅延検出部２０がそれぞれ検出し、それらの位相遅延バラツキをフィードバック回路８，９がＴＧ３にフィードバックし、そのＴＧ３が、そのフィードバックされた各位相遅延バラツキに基づいて出力する各駆動信号の立上り，立下りの位相を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、負荷駆動装置、その負荷駆動装置を備えたスキャナ等の画像読取装置（デジタル複写機やデジタル複合機，ファクシミリ装置等の画像形成装置に搭載された画像読取部あるいは単体の画像読取装置）、およびその画像読取装置を搭載した画像形成装置に関し、特にセンサ等の負荷の高速駆動技術に関する。
【背景技術】
【０００２】
例えば、スキャナは、原稿の画像面（以下単に「原稿」ともいう）からの反射光を取得し、それをセンサ基板（ＳＢＵ）内に配置されているＣＣＤ（Charge Coupled Device）イメージセンサ（以下単に「ＣＣＤ」と略称する）で光電変換して電気信号に変えることで原稿の画像を読み取る。
ＳＢＵは主に、原稿からの反射光を光電変換するＣＣＤと、そのＣＣＤからの出力信号に種々のアナログ処理を施すアナログ信号処理部（ＡＦＥ：Analog-Front-End）と、ＣＣＤ又はＡＦＥを駆動するための駆動信号を生成するタイミングジェネレータ（ＴＧ：Timing-Generator）と、ＣＣＤを駆動するＣＣＤドライバとによって構成される。なお、ＡＦＥ（アナログ信号処理部）やＣＣＤドライバはＩＣ（集積回路）によって構成されている。
【０００３】
ＴＧで生成されたＣＣＤ駆動信号は、ＣＣＤドライバを介してＣＣＤに供給されるが、ＣＣＤを駆動するためには、ＣＣＤ入力端において任意の２信号間の信号タイミングを一定期間以上確保しなければいけないといったように、単一又は２信号間における様々なタイミング制約を満足する必要がある。しかし、ＣＣＤ駆動を高速にするにつれ、タイミング制約を満足することが困難となる。これは、ＣＣＤドライバでの入出力遅延や、抵抗／容量の公差、伝送線路の寄生成分（抵抗／容量／インダクタ成分）、ＣＣＤの端子容量など、回路上に多数のバラツキ要因が存在しているためである。
【０００４】
特に、ＣＣＤドライバの立上り／立下り特性のバラツキにより、駆動信号の立上りエッジと立ち下がりエッジでＣＣＤドライバの入出力遅延時間がばらつくことや、それによりＣＣＤ入力においてタイミングの対象となる立上り/立下りエッジの位相や、ＣＣＤ駆動信号のＨ（ハイレベル）／Ｌ（ローレベル）期間のデューティーがばらつくことが大きな問題となる。ＣＣＤ駆動信号は多数存在するため、複数のＣＣＤドライバを使用するが、その場合はパッケージが異なることによる上記の特性バラツキはさらに大きくなる。
【０００５】
ＣＣＤ駆動回路は、これらバラツキ要因がワーストとなった場合でも、タイミング制約を全て満足できるようにマージンを持たせて設計しなければならないが、高速化によってそのタイミングマージンが取れなくなる。
上記の問題に対応する技術としては、ＣＣＤに入力している駆動信号をＴＧにフィードバックし、それにより任意の信号の遅延（位相）を制御する構成とすることで、各バラツキ要因を最小限にし、ＣＣＤの高速駆動を可能にすることができる技術は既に知られている。
【０００６】
例えば、特許文献１には、ＣＣＤ駆動信号のタイミングスキューなどのばらつき要因を最低限にするため、駆動信号を発生して出力する駆動信号発生手段と、その駆動信号発生手段から負荷に出力される駆動信号を駆動信号発生手段にフィードバックするフィードバック手段とを備え、駆動信号発生手段が、フィードバックされた駆動信号に基づいて遅延を制御した駆動信号を発生して出力することにより、ＣＣＤ駆動信号のタイミングスキューなどのばらつき要因を最低限にする構成について開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような従来の技術では、信号の遅延差を検出するためのフィードバック手段が駆動信号に直接つながっていることにより余分な負荷が増え、フィードバック手段の寄生成分などにより駆動信号に影響を与え、特に負荷の軽い信号では、遅延差バラツキを制御しても、ＣＣＤ入力端での信号タイミングは結局ばらついてしまうという問題があった。
【０００８】
この発明は、上記の点に鑑みてなされたものであり、ＣＣＤ等の負荷を駆動するドライバＩＣの入出力端での駆動信号の立上り／立下りの遅延バラツキ、Ｈ／Ｌ期間のデューティーのバラツキを最小限にし、尚且つ、ドライバＩＣのパッケージが異なることによる特性バラツキを最小限にして、負荷入力端での信号間のタイミングを最適にすることにより、負荷の高速駆動を実現することを目的とする。
【課題を解決するための手段】
【０００９】
この発明は、上記の目的を達成するため、以下の（１）〜（９）に示す負荷駆動装置、画像読取装置、および画像形成装置を提供する。
【００１０】
（１）負荷を駆動するドライバＩＣを有する負荷駆動装置であって、上記負荷を駆動するための駆動信号およびそれとは別のバラツキを検出するためのバラツキ検出用信号を生成する駆動信号生成手段と、それによって生成された駆動信号およびバラツキ検出用信号を上記ドライバＩＣへ出力するバッファ手段と、上記ドライバＩＣへの入力前と上記ドライバＩＣからの出力後の上記バラツキ検出用信号の位相遅延バラツキを検出する遅延検出手段と、
該遅延検出手段によって検出された位相遅延バラツキを上記駆動信号生成手段にフィードバックするフィードバック手段とを設け、上記駆動信号生成手段に、上記フィードバック手段によってフィードバックされた位相遅延バラツキに基づいて、上記駆動信号の立上り，立下りの位相を制御する位相制御手段を備えたものである。
【００１１】
（２）（１）の負荷駆動装置において、上記バラツキ検出用信号を、上記ドライバＩＣを介する信号と介さない信号の２つの信号によって構成したものである。
（３）（１）又は（２）の負荷駆動装置において、上記遅延検出手段が、上記位相遅延バラツキとして、上記ドライバＩＣへの入力前と上記ドライバＩＣからの出力後の上記バラツキ検出用信号の立上り，立下りの遅延時間を電位として検出するものである。
【００１２】
（４）（３）の負荷駆動装置において、上記位相制御手段を、上記駆動信号の遅延を制御するための複数の遅延素子，位相比較器，位相セレクタ，および位相セレクタ制御部からなるＤＬＬ回路によって構成し、上記位相セレクタ制御部が、上記フィードバック手段によってフィードバックされた上記遅延検出手段によって検出された電位に基づいて上記位相セレクタを制御するものである。
（５）（３）又は（４）の負荷駆動装置において、上記遅延検出手段に、上記バッファ手段の電源電圧を検出する手段を備えたものである。
【００１３】
（６）（１）〜（５）のいずれかの負荷駆動装置において、上記遅延検出手段を、上記駆動信号生成手段の内部に備えたものである。
（７）（１）〜（６）のいずれかの負荷駆動装置において、上記負荷をイメージセンサとしたものである。
（８）（１）〜（７）のいずれかの負荷駆動装置を備えた画像読取装置である。
（９）（８）の画像読取装置を備え、その画像読取装置によって読み取られた画像データに基づいて画像形成処理を行う画像形成装置である。
【発明の効果】
【００１４】
この発明によれば、負荷駆動装置が、駆動信号生成手段によって負荷を駆動するための駆動信号およびそれとは別のバラツキを検出するためのバラツキ検出用信号を生成し、バッファ手段によってドライバＩＣへ出力すると、そのドライバＩＣへの入力前とそのドライバＩＣからの出力後のバラツキ検出用信号の位相遅延バラツキを遅延検出手段によって検出し、その位相遅延バラツキをフィードバック手段によって駆動信号生成手段にフィードバックして、その駆動信号生成手段が、そのフィードバックされた位相遅延バラツキに基づいて出力する駆動信号の立上り，立下りの位相を制御することにより、負荷（ＣＣＤ等）を駆動するドライバＩＣ（ＣＣＤドライバ等）の入出力端での駆動信号の立上り／立下りの遅延バラツキ、Ｈ／Ｌ期間のデューティーのバラツキを最小限にし、尚且つ、ドライバＩＣのパッケージが異なることによる特性バラツキを最小限にして、負荷入力端での信号間のタイミングを最適にすることができるので、負荷の高速駆動を実現できる。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施形態であるＳＢＵ内のＣＣＤ駆動回路の構成例を示すブロック図である。
【図２】図１の遅延検出部１０の構成の第１例を示す回路図である。
【図３】その遅延検出部１０の動作を説明するためのタイミング図である。
【図４】図１に示したＣＣＤ駆動回路による作用効果について説明するためのタイミング図である。
【図５】図２に示した遅延検出部１０を有するフィードバック回路８による遅延検出からフィードバックまでの流れについて説明するための図である。
【図６】図１のＴＧ３が有する位相制御部３ａの構成例を示す回路図である。
【００１６】
【図７】図６の位相セレクタ制御部５１，５２の動作例を示すフロー図である。
【図８】図６の位相セレクタ４１〜４４での位相変化を説明するためのタイミング図である。
【図９】図１の遅延検出部１０の構成の第２例を示す回路図である。
【図１０】図９に示した遅延検出部１０の動作を説明するためのタイミング図である。
【図１１】図１の遅延検出部１０の構成の第３例を示す回路図である。
【図１２】図１の遅延検出部１０をＴＧ３内に配置した場合の構成例を示すブロック図である。
【００１７】
【図１３】この発明によるＳＢＵを有するスキャナを搭載した画像形成装置の構成例を示す図である。
【図１４】従来のＳＢＵの構成の第１例を示す回路図である。
【図１５】図１４のＴＧ３で生成されたＣＣＤ駆動信号のタイミング制約について説明するためのタイミング図である。
【図１６】図１４のＣＣＤドライバ４，５の入出力端での駆動信号の遅延バラツキとＨ／Ｌ期間バラツキについて説明するためのタイミング図である。
【図１７】従来のＣＣＤ駆動回路の構成例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
以下の実施形態は、ＣＣＤ駆動信号（負荷駆動信号）のバラツキ抑制に際して、以下の特徴を有する。
すなわち、ＣＣＤ駆動信号（以下単に「駆動信号」ともいう）の他に、駆動信号のバラツキを検出するための信号（ｒｅｆ＿ｃｌｋ）を設け、駆動信号と同一のＣＣＤドライバを介すことにより、信号ｒｅｆ＿ｃｌｋのＣＣＤドライバ入力と出力での位相遅延バラツキ（立上り／立下り遅延時間）を検出する構成とする。そして、検出された立上り／立下り遅延時間をタイミングジェネレータ（ＴＧ）にフィードバックし、その遅延時間分だけ駆動信号の立上り／立下りの位相設定を制御できる構成とする。
【００１９】
以上の構成により、ＣＣＤドライバの入出力端での駆動信号の立上り／立下り遅延による、駆動信号の立上り／立下りの位相タイミングのバラツキを補正することができ、同時にＨ／Ｌ期間のデューティーバラツキも補正できる。
また、各ＣＣＤドライバに、上記の立上り／立下り遅延時間を検出する構成を設けることにより、入出力するＣＣＤドライバのパッケージが異なる信号間のタイミングのバラツキを最小限にすることができることが特徴になっている。
【００２０】
そこで、その特徴について詳細に説明するが、その説明に入る前に、理解の便宜のため、従来のスキャナに搭載されているＳＢＵ（センサ基板）内での信号の流れと、そのＳＢＵの問題点について、図１４〜図１７を参照して説明する。なお、タイミングジェネレータ（ＴＧ）がアナログフロントエンド（ＡＦＥ）と別チップの構成の例で説明するが、ＴＧがＡＦＥに内蔵されている構成でも良い。
図１４は、従来のＳＢＵの構成の第１例を示す回路図である。
【００２１】
このＳＢＵ（センサ基板）を備えたスキャナは、原稿からの反射光を取得し、それをＳＢＵ内に配置されているＣＣＤで光電変換して電気信号に変えることで原稿の画像を読み取る（図示省略）。その中でＳＢＵは主に、原稿からの反射光を光電変換するＣＣＤ１と、そのＣＣＤ１からの出力信号に種々のアナログ処理を施すＡＦＥ（アナログ信号処理装置）２と、ＣＣＤ１又はＡＦＥ２を駆動するための駆動信号を発生するタイミングジェネレータ（ＴＧ）３と、ＣＣＤ１を駆動する複数のＣＣＤドライバ４，５とによって構成されている。
【００２２】
ＣＣＤ１およびＡＦＥ２の駆動に必要な駆動信号（ＣＣＤ＿ＣＬＫ，ＡＦＥ＿ＣＬＫ）および各種ゲート信号（ＧＡＴＥ）は、駆動信号生成手段であるＴＧ３で生成され、ＣＣＤ１やＡＦＥ２に入力される。
ＴＧ３で生成されたＣＣＤ１の駆動に必要な駆動信号であるＣＣＤ駆動信号（ＣＣＤ＿ＣＬＫ）は、ドライバＩＣであるＣＣＤドライバ４，５を介してＣＣＤ１に供給される。
【００２３】
ＣＣＤ１は、ＴＧ３からのＣＣＤ駆動信号に基づいて、原稿からの反射光を光電変換してアナログ電気信号として出力する。
ＣＣＤ１から出力されたアナログ電気信号（画像信号）は、エミッタフォロワ回路で構成されるバッファ回路６を介してコンデンサ７により交流結合され、ＡＦＥ２に入力される。
【００２４】
ＡＦＥ２は、図示しないクランプ部，サンプル・ホールド部，増幅部，およびＡ／Ｄ変換部を備えており、コンデンサ７から出力された画像信号がクランプ部に入力されると、そのクランプ部により画像信号の基準黒レベルが当該ＡＦＥ２の内部基準電圧に補正される。次に、クランプ部からの画像信号がサンプル・ホールド部によってサンプリングされ、一定時間保持される（サンプルホールドされる）ことにより、画像信号を連続したアナログ画像信号として出力される。そして、そのアナログ画像信号が増幅部で増幅された後、Ａ／Ｄ変換部でデジタル画像信号（画像データ）として出力される。
【００２５】
図１５は、図１４のＴＧ３で生成されたＣＣＤ駆動信号のタイミング制約について説明するためのタイミングチャートである。
ＴＧ３で生成されるＣＣＤ駆動信号を構成する各駆動信号φ１，φ２，φ２Ｌ，ＲＳ，ＣＰは、ＣＣＤドライバ４，５を介してＣＣＤ１に入力されるが、その各駆動信号は図１５に示すように単一又は２信号間でのタイミング制約が存在する。例えば、ＲＳのＨｉｇｈ期間（ｔ５）、又はＲＳ↓とＣＰ↓（ｔ７）には各々確保しなければならない最小値が設定されており、ＣＣＤ１を駆動する上では、部品のばらつきがある場合でも、これらのタイミング制約を全て満足しなければならない（ｔ１〜ｔ４，ｔ６，ｔ８の規格についても同様に確保しなければならない最小値が設定されている）。
【００２６】
また、Ｖｘ１はφ１↓−φ２↑，φ１↑−φ２↓のクロスポイントに関する規格であり、所定の電圧以上でクロスポイントを確保するように制約されている。例えば、図１５（ａ）でφ２↑タイミングが遅れた場合、φ１↓−φ２↑クロスポイントＶｘ１は小さくなり、φ２↑遅延時間が大きくなるとＶｘ１は所定の電圧以下となり、制約を満足できなくなる。そのため、この制約を満足するためには、ばらついた場合でもクロスポイントが確保できるようにφ１↓−φ２↑，φ１↑とφ２↓のタイミングを揃える必要がある。φ１↓−φ２Ｌ↑，φ１↑−φ２Ｌ↓のクロスポイントＶｘ２に関しても同様である。
【００２７】
ここで、φ１／φ２はＣＣＤイメージセンサ１内のフォトダイオード（ＰＤ）で得られた信号電荷をアナログシフトレジスタ上で電荷転送を行うための転送クロックであり、φ２Ｌは最終段の転送クロックである。また、ＲＳは出力段に転送されてきた信号電荷を電圧として検出するフローティングキャパシタに蓄積した信号電荷を初期状態にリセットするリセット信号であり、ＣＰはＣＣＤ出力信号の基準を任意の電圧となるように調整（クランプ）するクランプ信号である。さらに、上記以外に、ＰＤで得られた信号電荷を１ラインに１回アナログシフトレジスタに転送するためのシフトゲート信号があるが、その図示は省略している。
一方、各駆動信号は、ＴＧ３内の図示しないクロック生成部にて任意のタイミング関係となるように生成される。
【００２８】
図１６は、図１４のＣＣＤドライバ４，５の入出力端での駆動信号の遅延バラツキとＨ／Ｌ期間バラツキについて説明するためのタイミングチャートである。
ＣＣＤ１の駆動を高速にするにつれ、タイミング制約を満足することが困難となる。これは、ＣＣＤドライバ４，５での入出力遅延や、抵抗／容量の公差、伝送線路の寄生成分（抵抗／容量／インダクタ成分）、ＣＣＤ１の端子容量など、回路上に多数のバラツキ要因が存在しているためである。
【００２９】
例えば、図１６に示すように、特にＣＣＤドライバ４，５の立上り／立下り特性のバラツキにより、ドライバ出力後１とドライバ出力後２のように、駆動信号の立上りエッジでの入出力遅延時間（ｔａ）、立ち下がりエッジでの入出力遅延時間（ｔｂ）がばらつくことで２信号間の位相関係がばらついてしまうことや、ｔａ，ｔｂがばらつくことによりＣＣＤ駆動信号のＨ／Ｌ期間のデューティーがばらつくことが大きな問題となる。
【００３０】
駆動信号のＨ／Ｌデューティーがばらつくと、Ｈ期間／Ｌ期間が直接ばらつくため、図１５に示したｔ１（φ１／φ２差電圧幅）、ｔ２（φ１／φ２Ｌ差電圧幅）、ｔ５（ＲＳのＨ幅）、ｔ８（ＣＰのＨ幅）などの信号のＨ幅／Ｌ幅が関係するタイミング規格がダイレクトに影響を受けることになる。
また、信号間の位相関係（立上り／立下りエッジのタイミング）がばらつくことにより、ｔ３（φ２Ｌ↑−ＲＳ↓）、ｔ４（ＣＰ↓−φ２Ｌ↓）、ｔ６（ＲＳ↑−ＣＰ↑）、ｔ７（ＲＳ↓−ＣＰ↓）などの２信号間でのエッジのタイミング関係が規定されている規格においてダイレクトに影響を受けることになる。
【００３１】
ＣＣＤ駆動回路は、これらバラツキ要因がワーストとなった場合でも、タイミング制約を全て満足できるようにマージンを持たせて設計しなければならないが、高速化によって特性バラツキが満足すべきタイミングに対して大きくなるために、そのタイミングマージンが取れなくなる。
なお、この説明では、ＣＣＤドライバ４，５をバッファタイプを例として説明するが、インバータタイプでも良い。
【００３２】
図１７は従来のＣＣＤ駆動回路の構成例を示すブロック図であり、図１４に対応する部分には同一符号を付している。
上記のような駆動信号のタイミングバラツキに対応するために、例えば図１７に示すような構成が開示されている。
【００３３】
図１７に示すＣＣＤ駆動回路は、ＣＣＤ駆動信号のタイミングスキューなどのばらつき要因を最低限にする目的で、駆動信号を生成して出力する駆動信号生成手段に相当するＴＧ３と、そのＴＧ３から負荷であるＣＣＤ１に出力される駆動信号を駆動信号生成手段にフィードバックする（ＦＢ−１，ＦＢ−２）フィードバック手段であるフィードバック回路８，９を備え、ＴＧ３が、フィードバックされた駆動信号に基づいて遅延を制御した駆動信号を生成して出力することにより、ＣＣＤ駆動信号のタイミングスキューなどのばらつき要因を最低限にする構成である。
【００３４】
しかし、図１７の構成は、信号の遅延差を検出するためのフィードバック回路８，９が駆動信号に直接つながっていることにより余分な負荷が増え、フィードバック回路８，９の寄生成分などにより駆動信号自身に影響を与え、特に負荷の軽い信号では、遅延差バラツキを制御しても、ＣＣＤ１の入力端での信号タイミングが結局ばらついてしまい、最適に制御できないという課題がある。
【００３５】
そこで、上述した問題を解消するため、この発明の実施形態を以下に示す。
図１は、この発明の実施形態であるＳＢＵ内のＣＣＤ駆動回路の構成例を示すブロック図であり、図１７に対応する部分には同一符号を付している。
【００３６】
この実施形態のＣＣＤ駆動回路（ＣＣＤ駆動装置）では、ＴＧ３が、ＣＣＤ駆動信号およびそれとは別のバラツキを検出するためのバラツキ検出用信号（ｒｅｆ＿ｃｌｋ）を生成し、それらの信号を後述するバッファ（バッファ手段）によってＣＣＤドライバ４，５へ出力する。バラツキ検出用信号（ｒｅｆ＿ｃｌｋ）は２つの信号（２信号）であり、その２信号を用いて、ＣＣＤドライバ４，５の入出力遅延時間をそれぞれ遅延検出手段である遅延検出部１０，２０が検出し、フィードバック回路８，９が、ＴＧ３内にある位相制御手段である位相制御部３ａに遅延差分としてフィードバックする（ＦＢ−１，ＦＢ−２，ＦＢ−３，ＦＢ−４）ことで、その検出された遅延差分だけＣＣＤ駆動信号の立上り／立下りの位相を制御できる構成としている。
【００３７】
これにより、駆動信号に影響を与えることなく、高速駆動の際に問題となるＣＣＤドライバ４，５の入出力端での駆動信号の遅延バラツキによる、位相タイミングのバラツキやＨ／Ｌ期間のデューティーバラツキを補正することができる。
ここで、図１に示したように、ＣＣＤ駆動信号とは別の２信号とは、バラツキ検出用信号（ｒｅｆ＿ｃｌｋ）のＣＣＤドライバ４，５をそれぞれ介さない信号（ｒｅｆ１，ｒｅｆ３）とＣＣＤドライバ４，５をそれぞれ介す信号（ｒｅｆ２，ｒｅｆ４）とする。
【００３８】
図２は、図１の遅延検出部１０の構成の第１例を示す回路図である。図３は、その遅延検出部１０の動作を説明するためのタイミングチャートである。なお、図１の遅延検出部２０の構成および動作は遅延検出部１０と同様なので、遅延検出部２０の構成の図示および動作の説明は省略する。
【００３９】
例えば、バラツキ検出用信号ｒｅｆ＿ｃｌｋのＨ／Ｌ期間のデューティー比が１／１で、ＣＣＤドライバ４の立上り，立下りの入出力遅延時間をそれぞれＴ１，Ｔ２とする。
ＣＣＤドライバ４を介さない信号（ｒｅｆ１）と、ＣＣＤドライバ４を介した信号（ｒｅｆ２）の位相関係は、図３の（ａ），（ｂ）に示すように、ｒｅｆ２の立上りエッジ，立下りエッジがＣＣＤドライバ４の入出力遅延時間Ｔ１，Ｔ２分だけ遅れることになる。
【００４０】
遅延検出部１０内の排他的論理和回路１１によってｒｅｆ１とｒｅｆ２の排他的論理和をとると、図３の（ｃ）に示すように、Ｔ１とＴ２の期間のみＨが出力される信号３を検出できる。更に、ＡＮＤ回路１２により信号３とｒｅｆ１のＡＮＤをとると、同図の（ｄ）に示すように、ＣＣＤドライバ４の立上り遅延時間Ｔ１のみＨが出力される信号４を検出できる。また、ＡＮＤ回路１３によりｒｅｆ２と信号３のＡＮＤをとると、同図の（ｅ）に示すように、ＣＣＤドライバ４の立下り遅延時間Ｔ２のみＨが出力される信号５を検出できる。
【００４１】
以上のようにして検出した信号４と信号５をＴＧ３の位相制御部３ａにフィードバックし、図３の（ｆ）に示す位相制御前の駆動信号（ｃｃｄ＿ｃｌｋ）に対し、検出した信号４のＴ１分だけ立上りの位相が速く、検出した信号５のＴ２分だけ立下りの位相が速くなるように位相を制御し、ＴＧ３の出力での駆動信号が同図の（ｇ）に示すタイミングになるようにする。
【００４２】
位相制御後にＴＧ３から出力した駆動信号は、ＣＣＤドライバ４を介すことにより、立上りエッジがＴ１、立下りエッジがＴ２だけ遅延するので、ＣＣＤドライバ４の出力（ＣＣＤ入力端）では、図３の（ｈ）に示すような位相タイミングとなり、同図の（ｆ）に示した位相制御前のＴＧ３の出力の駆動信号と同位相となり、ＣＣＤドライバ４を介すことによる立上り／立下りの遅延バラツキによる、位相タイミングバラツキやＨ／Ｌ期間のデューティーバラツキを補正することができる。
【００４３】
図４は、図１に示したＣＣＤ駆動回路による作用効果について説明するためのタイミングチャートである。
ここで、図１に示したように、各ＣＣＤドライバ４，５につきそれぞれ、ｒｅｆ＿ｃｌｋを供給し、ＣＣＤドライバ４，５を介さない信号（ｒｅｆ１，ｒｅｆ３）と介す信号（ｒｅｆ２，ｒｅｆ４）、遅延検出部１０，２０を設ける。
【００４４】
ＣＣＤドライバの特性は、同一パッケージ内では特性はトラッキングし、バラツキを小さく抑えることができるが、パッケージが異なると特性バラツキは大きくなり、更にＣＣＤドライバの使用数が増えると、同一基板上にロットが異なるＣＣＤドライバが搭載される可能性もあり、その場合バラツキはさらに大きくなる。
【００４５】
例えば、図４の（ａ）に示すように、異なるパッケージのＣＣＤドライバ４，５では、立上りエッジの入出力遅延時間（Ｔ１，Ｔ３）と立下りエッジの入出力遅延時間（Ｔ２，Ｔ４）のバラツキが大きくなり、Ｔ１−Ｔ２，Ｔ３−Ｔ４の時間も大きくばらつくことになる。ＣＣＤドライバ４，５の入力前の駆動信号（ｃｃｄ＿ｃｌｋ１、ｃｃｄ＿ｃｌｋ３）の立上り／立下りエッジの位相関係、Ｈ／Ｌ期間デューティーが同一であったとしても、異なるＣＣＤドライバ４，５を介すことにより、ＣＣＤドライバ４，５の出力後には、立上り／立下りエッジの位相関係やＨ／Ｌ期間のデューティーがＣＣＤ＿ＣＬＫ１とＣＣＤ＿ＣＬＫ３のように大きくばらつくことになる。
【００４６】
そこで、各ＣＣＤドライバ４，５につきそれぞれ、ｒｅｆ＿ｃｌｋを供給し、ＣＣＤドライバ４，５を介さない信号（ｒｅｆ１、ｒｅｆ３）と介す信号（ｒｅｆ２、ｒｅｆ４）、遅延検出部１０，２０を設ける構成にすることにより、ＣＣＤドライバ４，５毎に入出力端での駆動信号の遅延バラツキを補正することができ、パッケージの違いによるＣＣＤドライバ４，５の特性バラツキを抑制し、図４の（ｂ）に示すＣＣＤ＿ＣＬＫ Ｉ，ＣＣＤ＿ＣＬＫ IIIのように、ＣＣＤドライバ４，５の出力において、位相制御前のＴＧ３の出力と同位相の駆動信号を得ることができ、初期設定で駆動信号を最適の位相関係にしておけば、後段のバラツキ要因に影響されても、この実施形態での位相関係の制御（補正）により、ＣＣＤドライバ４，５の出力（ＣＣＤ入力端）でのタイミング関係を最適にすることが可能となる。
【００４７】
図５は、図２に示した遅延検出部１０による遅延検出からフィードバック回路８によるフィードバックまでの流れについて説明するための図である。
フィードバック回路８では、図３によって説明した遅延検出部１０の動作により、信号４，信号５で立上り／立下り遅延時間分だけＨを出力する信号を検出でき、これらの信号を、図２の高域カットフィルタ（ＦＩＬ）１４，１５に通す。
【００４８】
例えば、図５に示すように、立上りのＣＣＤドライバ４の入出力遅延時間Ｔ１が、駆動信号の周期Ｔの１／４のとき、信号４は１周期の１／４の期間Ｈを出力することになるので、高域カットフィルタ１４を通すことにより、電圧検出回路１６からＶｃｃ／４の直流信号が得られる（Ｖｃｃ：電源電圧）。同様に、立下りのＣＣＤドライバ４の入出力遅延時間Ｔ２が、駆動信号の周期Ｔの１／８だとすると、高域カットフィルタ１５を通すことにより、電圧検出回路（Ｖ検出回路）１７からＶｃｃ／８の直流信号が得られる。
このようにして得られた、直流信号をフィードバック回路８によりＴＧ３にフィードバックする。
【００４９】
図６は、図１のＴＧ３が有する位相制御部３ａの構成例を示す回路図である。
位相制御部３ａは、例えば図６に示すようなＤＬＬ（Delay-Lock-Loop）を用いることで、誤差の少ない構成にすることができる。この位相制御部３ａは、遅延素子（Ｄ）２１〜２４と、位相比較器３１〜３４と、位相セレクタ４１〜４４と、位相セレクタ制御部５１，５２とを備えている。
【００５０】
ＴＧ３内で生成される各駆動信号（Ｓ１〜Ｓ４）をＤＬＬの基準信号としており、それらと各遅延素子（Ｄ）２１〜２４の各出力との位相をそれぞれ各位相比較器３１〜３４で比較して、各遅延素子２１〜２４の遅延を制御し、最終的に基準信号Ｓ１〜Ｓ４と遅延素子２１〜２４の出力との位相が３６０°異なる（１周期分異なる）ように調整される（位相がロックされる）。このとき、各遅延素子２１〜２４の１段当たりの遅延量Ｄは、基準信号の周期Ｔ、遅延素子の数ｎとすると、Ｄ＝Ｔ／ｎとなり、遅延量Ｄは基準信号の周期Ｔと遅延素子数ｎのみで決まる。分解能を上げる（設定ステップを細かくする）ためには遅延素子数ｎを大きくすればよい。
【００５１】
なお、６１〜７０はバッファであり、外部と通信するために使用される。バッファ６１，６２，６５，６６，６９，７０は、ＴＧ３内で生成された駆動信号およびバラツキ検出用信号をＣＣＤドライバ４，５へ出力（送信）するためのバッファ手段である。バッファ６３，６４，６７，６８は、フィードバック回路８，９によってフィードバックされる信号を受信するためのバッファ手段である。
【００５２】
図７は、図６の位相セレクタ制御部５１，５２の動作例を示すフローチャートである。図８は、図６の位相セレクタ４１〜４４での位相変化を説明するためのタイミングチャートである。
ここで、位相セレクタ制御部５１は、遅延検出部１０で検出された遅延差分に相当する電位Ｖ（ＦＢ−１），Ｖ（ＦＢ−２）がフィードバックされるため、その電位に応じて図７に示すような動作を行う。なお、図７は立下りエッジの制御を例にしているが、立上りに関しても同様である。
【００５３】
例えば、図８に示すように、遅延素子の数ｎ＝３２、初期位相が立上りエッジはＤ（９）、立下りエッジはＤ（２５）であったとする。遅延検出部１０でＶ（ＦＢ−１）＝Ｖｃｃ／４の電位が検出されてフィードバックされたとき、Ｖ（ＦＢ−１）＝８＊Ｖｃｃ／３２＝Ｖｃｃ／４となり、立上りの位相設定を−８してＤ（１）を選択するよう制御させる。また、Ｖ（ＦＢ−２）＝Ｖｃｃ／８の電位がフィードバックされたとき、Ｖ（ＦＢ−２）＝４＊Ｖｃｃ／３２＝Ｖｃｃ／８となるので、立下りの位相設定を−４してＤ（２１）を選択するよう制御させる。
これにより、ＣＣＤドライバ４，５での入出力遅延時間のバラツキによる、位相タイミングのバラツキ、Ｈ／Ｌ期間のデューティーバラツキを補正することができる。
【００５４】
図９は、図１の遅延検出部１０の構成の第２例を示す回路図であり、図２と対応する部分には同一符号を付している。なお、図１の遅延検出部２０の構成および動作は遅延検出部１０と同様なので、遅延検出部２０の構成の図示および動作の説明は省略する。
これまでは、ＣＣＤドライバ４，５がバッファタイプを例に説明してきたが、インバータタイプの場合（通常、高速性の観点からインバータタイプを使用することが多い）には遅延検出部１０を図９に示すような構成にすることにより、ＣＣＤドライバ４の立上り／立下り遅延時間を検出することができる。
【００５５】
図１０は、図９に示した遅延検出部１０の動作を説明するためのタイミングチャートである。
ＣＣＤドライバ４の立上り，立下りの出力遅延時間をそれぞれＴ１，Ｔ２とする。ＴＧ３から出力されるｒｅｆ＿ｃｌｋのＣＣＤドライバ４を介さない、図１０の（ａ）に示す信号ｒｅｆ１に対し、ＣＣＤドライバ４を介す信号としては、ＣＣＤドライバ４で論理が反転して立下りエッジがＴ２、立上りエッジがＴ１だけ遅延した、同図の（ｂ）に示すような信号ｒｅｆ２が出力される。
【００５６】
そして、ＡＮＤ回路７１によってｒｅｆ１とｒｅｆ２のＡＮＤをとることにより、図１０の（ｃ）に示す信号３を検出できる。この信号３のＨ期間はＣＣＤドライバ４の立下り遅延時間Ｔ２に相当する。
また、ＮＯＲ回路７２によってｒｅｆ１とｒｅｆ２のＮＯＲをとることにより、図１０の（ｄ）に示す信号４を検出できる。この信号４のＨ期間はＣＣＤドライバ４の立上り遅延時間Ｔ１に相当する。
【００５７】
以上のようにして検出した信号３，４を、図５〜図８によって説明したような方法で、電位に変換してＴＧ３にフィードバックし、位相を制御することにより、インバータタイプのＣＣＤドライバ４においても、入出力遅延時間のバラツキによる、位相タイミングのバラツキ、Ｈ／Ｌ期間のデューティーバラツキを補正することができる。
【００５８】
図１１は、図１の遅延検出部１０の構成の第３例を示す回路図であり、図９と対応する部分には同一符号を付している。なお、図１の遅延検出部２０の構成および動作は遅延検出部１０と同様なので、遅延検出部２０の構成の図示および動作の説明は省略する。
図１１に示す遅延検出部１０は、図９に示したものの改良版である。
この実施形態では、ＣＣＤドライバ４を介すことによる遅延時間を電位として検出するが、この場合、ＣＣＤドライバ４に供給される電源電圧Ｖｃｃがばらつくと、ＣＣＤドライバ４から出力されるクロックの振幅も同様にばらついてしまうため、遅延時間を電位に変換する際の精度もばらついてしまうことになる。
【００５９】
そこで、遅延検出部１０を図１１に示すような構成とし、スタンバイ時にｒｅｆ＿ｃｌｋは常にＬベタの信号を出力するようにする。インバータタイプのＣＣＤドライバ４を介したｒｅｆ２はＨベタの信号が出力されることになるので、信号５を高域カットフィルタ７３を通し、電圧検出回路７４で電位を検出すると、Ｖ＝Ｖｃｃが検出される。この電源電圧をＴＧ３の位相制御部３ａにフィードバックし（ＦＢ−０）、その電源電圧の情報をもとに、上述の位相制御を行う動作シーケンスとすることにより、ＣＣＤドライバ４の電源電圧のバラツキも考慮したより精度の高い位相制御が可能となる。
【００６０】
図１２は、図１の遅延検出部１０，２０をＴＧ３内に配置した場合の構成例を示すブロック図であり、図２，図９，図１１と対応する部分には同一符号を付している。
これまでは、ＣＣＤドライバ４の入出力端での駆動信号の遅延バラツキを検出して位相を制御する構成であった。しかし、厳密には、ＴＧ３が生成した駆動信号を出力する際にも、立上りエッジと立下りエッジの出力遅延バラツキが存在し、立上り／立下りの位相関係やＨ／Ｌ期間のデューティーがばらつく要因となる。
【００６１】
そこで、例えば図１２に示すように、図２，図９，又は図１１によって説明したような遅延検出部１０，２０をＴＧ３内に配置し、ＴＧ３で生成されるバラツキ検出用信号の内部信号（ｒｅｆ１，ｒｅｆ３）と、ＴＧ３から出力され、ＣＣＤドライバ４，５を介した信号（ｒｅｆ２，ｒｅｆ４）をＴＧ３にフィードバックした信号のバラツキを検出し、位相制御を行う構成とする。
これにより、ＣＣＤドライバ４，５の入出力端での駆動信号の遅延バラツキに加え、ＴＧ３の出力の際の立上りエッジと立下りエッジの出力遅延バラツキも含めた遅延バラツキを検出し、制御することができるので、図１に示す構成よりも更にバラツキを小さくすることができ、ＣＣＤ１の入力端でのタイミングをより最適にすることが可能となる。
【００６２】
以上、この発明をＣＣＤによって原稿の画像を読み取るスキャナに搭載可能なＳＢＵに適用した実施形態ついて説明したが、この発明はこれに限らず、他のイメージセンサによって原稿の画像を読み取るスキャナに搭載可能なＳＢＵには勿論、それらのイメージセンサによって原稿の画像を読み取る他の画像読取装置に搭載可能なＳＢＵ、それらのＳＢＵを搭載した画像読取装置、その画像読取装置を搭載したデジタル複写機，ファクシミリ装置，プリンタ等の各種画像形成装置にもそれぞれ適用可能である。画像形成装置本体は、画像読取装置からの画像データを可視画像として印刷媒体に印刷することができる。また、この発明をイメージセンサ以外の負荷（モータ等）を駆動する負荷駆動回路を有する基板を搭載した画像読取装置や画像形成装置等の各種電子機器にも適用可能である。
【００６３】
図１３は、この発明によるＳＢＵを有するスキャナを搭載した画像形成装置の構成例を示す図である。
この画像形成装置は、システム制御ユニット１０１，画像読み取りユニット（スキャナ）１０２，画像処理ユニット１０３，画像書き込みユニット１０４，操作部ユニット１０５，複写機機構部１０６，画像表示ユニット１０７，ドラムユニット１０８，中間転写部１０９，現像部１１０，給紙部１１１，および定着部１１２を備えている。ここで、操作部ユニット１０５と、画像表示ユニット１０７とを個別に設ける代わりに、切り替えて使用することのできる１つのユニットとして構成してもよい。
【００６４】
画像読み取りユニット１０２により、原稿を光源により照射しながら原稿を走査して、原稿からの反射光像を図示しないＣＣＤ（ＳＢＵ内のＣＣＤ駆動回路によって駆動される）によって読み取り、画像データを画像処理ユニット１０３に送る。
画像処理ユニット１０３では、画像読み取りユニット１０２からの画像データに対してスキャナγ補正，色変換，主走査変倍，画像分離，加工，エリア処理，階調補正処理などの画像処理を行い、その画像処理を行った画像データを画像書き込みユニット１０４へ送る。
【００６５】
画像書き込みユニット１０４では、画像処理ユニット１０３からの画像データに応じて図示しないＬＤ（レーザダイオード）を変調駆動し、対応するレーザビームを射出する。
ドラムユニット１０８では、一様に帯電された回転する感光体ドラムにＬＤからのレーザビームにより潜像を書き込み、現像部１１０によりトナーを付着させて顕像化させ、トナー画像を形成する。
【００６６】
感光体ドラム上に作られたトナー画像は、中間転写部１０９の中間転写ユニットの転写ベルト上に再転写される。中間転写ベルト上には、フルカラーコピーの場合、４色（Ｂｋ、Ｃ、Ｍ、Ｙ）のトナーが順次重ねられる。フルカラーコピーの場合には、Ｂｋ（ブラック），Ｃ（シアン），Ｍ（マゼンタ），Ｙ（イエロー）の４色作像・転写工程が終了した時点で中間転写ベルトとタイミングを合わせて、給紙部１１１より転写紙（他の媒体でもよい）が給紙され、紙転写部で中間転写ベルトから４色同時に転写紙にトナー画像が転写される。トナー画像が転写された転写紙は、搬送部を経て定着部１１２に送られ、定着ローラと加圧ローラとによって熱定着され、排紙される。
【００６７】
また、コピーモード等のユーザが設定するものは、操作部ユニット１０５によって入力される。設定されたコピーモード等の操作モードは、システム制御ユニット１０１へ送られ、システム制御ユニット１０１では、設定されたコピーモードを実行するための制御処理を行う。このとき、システム制御ユニット１０１から画像読み取りユニット１０２，画像処理ユニット１０３，画像書き込みユニット１０４，画像表示ユニット１０７等のユニットに対して制御指示を行う。
【００６８】
画像表示ユニット１０７に画像読み取りユニット１０２から読み取った画像を表示するには、システム制御ユニット１０１からの制御指示により、画像読み取りユニット１０２が原稿画像の読み取りをスタートし、画像読み取りユニット１０２からの画像信号（画像データ）に対して、画像処理ユニット１０３において画像表示装置で表示するのに適した画像処理を行った後、画像表示ユニット１０７に原稿の画像データを出力する。
【産業上の利用可能性】
【００６９】
以上の説明から明らかなように、この発明によれば、負荷を駆動するドライバＩＣの入出力端での駆動信号の立上り／立下りの遅延バラツキ、Ｈ／Ｌ期間のデューティーのバラツキを最小限にし、尚且つ、ドライバＩＣのパッケージが異なることによる特性バラツキを最小限にして、負荷入力端での信号間のタイミングを最適にすることができる。したがって、負荷の高速駆動を実現できる負荷駆動装置，画像読取装置，および画像形成装置を提供することができる。
【符号の説明】
【００７０】
１：ＣＣＤ ２：ＡＦＥ ３：ＴＧ ３ａ：位相制御部
４，５：ＣＣＤドライバ ８，９：フィードバック回路 １０，２０：遅延検出部
１１：排他的論理和回路 １２，１３，７１：ＡＮＤ回路
１４，１５，７３：高域カットフィルタ １６，１７，７４：電圧検出回路
２１〜２４：遅延素子 ３１〜３４：位相比較器 ４１〜４４：位相セレクタ
５１，５２：位相セレクタ制御部 ６１〜７０：バッファ ７２：ＮＯＲ回路
【先行技術文献】
【特許文献】
【００７１】
【特許文献１】特開２００８−０７２３９２号公報
【技術分野】
【０００１】
この発明は、負荷駆動装置、その負荷駆動装置を備えたスキャナ等の画像読取装置（デジタル複写機やデジタル複合機，ファクシミリ装置等の画像形成装置に搭載された画像読取部あるいは単体の画像読取装置）、およびその画像読取装置を搭載した画像形成装置に関し、特にセンサ等の負荷の高速駆動技術に関する。
【背景技術】
【０００２】
例えば、スキャナは、原稿の画像面（以下単に「原稿」ともいう）からの反射光を取得し、それをセンサ基板（ＳＢＵ）内に配置されているＣＣＤ（Charge Coupled Device）イメージセンサ（以下単に「ＣＣＤ」と略称する）で光電変換して電気信号に変えることで原稿の画像を読み取る。
ＳＢＵは主に、原稿からの反射光を光電変換するＣＣＤと、そのＣＣＤからの出力信号に種々のアナログ処理を施すアナログ信号処理部（ＡＦＥ：Analog-Front-End）と、ＣＣＤ又はＡＦＥを駆動するための駆動信号を生成するタイミングジェネレータ（ＴＧ：Timing-Generator）と、ＣＣＤを駆動するＣＣＤドライバとによって構成される。なお、ＡＦＥ（アナログ信号処理部）やＣＣＤドライバはＩＣ（集積回路）によって構成されている。
【０００３】
ＴＧで生成されたＣＣＤ駆動信号は、ＣＣＤドライバを介してＣＣＤに供給されるが、ＣＣＤを駆動するためには、ＣＣＤ入力端において任意の２信号間の信号タイミングを一定期間以上確保しなければいけないといったように、単一又は２信号間における様々なタイミング制約を満足する必要がある。しかし、ＣＣＤ駆動を高速にするにつれ、タイミング制約を満足することが困難となる。これは、ＣＣＤドライバでの入出力遅延や、抵抗／容量の公差、伝送線路の寄生成分（抵抗／容量／インダクタ成分）、ＣＣＤの端子容量など、回路上に多数のバラツキ要因が存在しているためである。
【０００４】
特に、ＣＣＤドライバの立上り／立下り特性のバラツキにより、駆動信号の立上りエッジと立ち下がりエッジでＣＣＤドライバの入出力遅延時間がばらつくことや、それによりＣＣＤ入力においてタイミングの対象となる立上り/立下りエッジの位相や、ＣＣＤ駆動信号のＨ（ハイレベル）／Ｌ（ローレベル）期間のデューティーがばらつくことが大きな問題となる。ＣＣＤ駆動信号は多数存在するため、複数のＣＣＤドライバを使用するが、その場合はパッケージが異なることによる上記の特性バラツキはさらに大きくなる。
【０００５】
ＣＣＤ駆動回路は、これらバラツキ要因がワーストとなった場合でも、タイミング制約を全て満足できるようにマージンを持たせて設計しなければならないが、高速化によってそのタイミングマージンが取れなくなる。
上記の問題に対応する技術としては、ＣＣＤに入力している駆動信号をＴＧにフィードバックし、それにより任意の信号の遅延（位相）を制御する構成とすることで、各バラツキ要因を最小限にし、ＣＣＤの高速駆動を可能にすることができる技術は既に知られている。
【０００６】
例えば、特許文献１には、ＣＣＤ駆動信号のタイミングスキューなどのばらつき要因を最低限にするため、駆動信号を発生して出力する駆動信号発生手段と、その駆動信号発生手段から負荷に出力される駆動信号を駆動信号発生手段にフィードバックするフィードバック手段とを備え、駆動信号発生手段が、フィードバックされた駆動信号に基づいて遅延を制御した駆動信号を発生して出力することにより、ＣＣＤ駆動信号のタイミングスキューなどのばらつき要因を最低限にする構成について開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような従来の技術では、信号の遅延差を検出するためのフィードバック手段が駆動信号に直接つながっていることにより余分な負荷が増え、フィードバック手段の寄生成分などにより駆動信号に影響を与え、特に負荷の軽い信号では、遅延差バラツキを制御しても、ＣＣＤ入力端での信号タイミングは結局ばらついてしまうという問題があった。
【０００８】
この発明は、上記の点に鑑みてなされたものであり、ＣＣＤ等の負荷を駆動するドライバＩＣの入出力端での駆動信号の立上り／立下りの遅延バラツキ、Ｈ／Ｌ期間のデューティーのバラツキを最小限にし、尚且つ、ドライバＩＣのパッケージが異なることによる特性バラツキを最小限にして、負荷入力端での信号間のタイミングを最適にすることにより、負荷の高速駆動を実現することを目的とする。
【課題を解決するための手段】
【０００９】
この発明は、上記の目的を達成するため、以下の（１）〜（９）に示す負荷駆動装置、画像読取装置、および画像形成装置を提供する。
【００１０】
（１）負荷を駆動するドライバＩＣを有する負荷駆動装置であって、上記負荷を駆動するための駆動信号およびそれとは別のバラツキを検出するためのバラツキ検出用信号を生成する駆動信号生成手段と、それによって生成された駆動信号およびバラツキ検出用信号を上記ドライバＩＣへ出力するバッファ手段と、上記ドライバＩＣへの入力前と上記ドライバＩＣからの出力後の上記バラツキ検出用信号の位相遅延バラツキを検出する遅延検出手段と、
該遅延検出手段によって検出された位相遅延バラツキを上記駆動信号生成手段にフィードバックするフィードバック手段とを設け、上記駆動信号生成手段に、上記フィードバック手段によってフィードバックされた位相遅延バラツキに基づいて、上記駆動信号の立上り，立下りの位相を制御する位相制御手段を備えたものである。
【００１１】
（２）（１）の負荷駆動装置において、上記バラツキ検出用信号を、上記ドライバＩＣを介する信号と介さない信号の２つの信号によって構成したものである。
（３）（１）又は（２）の負荷駆動装置において、上記遅延検出手段が、上記位相遅延バラツキとして、上記ドライバＩＣへの入力前と上記ドライバＩＣからの出力後の上記バラツキ検出用信号の立上り，立下りの遅延時間を電位として検出するものである。
【００１２】
（４）（３）の負荷駆動装置において、上記位相制御手段を、上記駆動信号の遅延を制御するための複数の遅延素子，位相比較器，位相セレクタ，および位相セレクタ制御部からなるＤＬＬ回路によって構成し、上記位相セレクタ制御部が、上記フィードバック手段によってフィードバックされた上記遅延検出手段によって検出された電位に基づいて上記位相セレクタを制御するものである。
（５）（３）又は（４）の負荷駆動装置において、上記遅延検出手段に、上記バッファ手段の電源電圧を検出する手段を備えたものである。
【００１３】
（６）（１）〜（５）のいずれかの負荷駆動装置において、上記遅延検出手段を、上記駆動信号生成手段の内部に備えたものである。
（７）（１）〜（６）のいずれかの負荷駆動装置において、上記負荷をイメージセンサとしたものである。
（８）（１）〜（７）のいずれかの負荷駆動装置を備えた画像読取装置である。
（９）（８）の画像読取装置を備え、その画像読取装置によって読み取られた画像データに基づいて画像形成処理を行う画像形成装置である。
【発明の効果】
【００１４】
この発明によれば、負荷駆動装置が、駆動信号生成手段によって負荷を駆動するための駆動信号およびそれとは別のバラツキを検出するためのバラツキ検出用信号を生成し、バッファ手段によってドライバＩＣへ出力すると、そのドライバＩＣへの入力前とそのドライバＩＣからの出力後のバラツキ検出用信号の位相遅延バラツキを遅延検出手段によって検出し、その位相遅延バラツキをフィードバック手段によって駆動信号生成手段にフィードバックして、その駆動信号生成手段が、そのフィードバックされた位相遅延バラツキに基づいて出力する駆動信号の立上り，立下りの位相を制御することにより、負荷（ＣＣＤ等）を駆動するドライバＩＣ（ＣＣＤドライバ等）の入出力端での駆動信号の立上り／立下りの遅延バラツキ、Ｈ／Ｌ期間のデューティーのバラツキを最小限にし、尚且つ、ドライバＩＣのパッケージが異なることによる特性バラツキを最小限にして、負荷入力端での信号間のタイミングを最適にすることができるので、負荷の高速駆動を実現できる。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施形態であるＳＢＵ内のＣＣＤ駆動回路の構成例を示すブロック図である。
【図２】図１の遅延検出部１０の構成の第１例を示す回路図である。
【図３】その遅延検出部１０の動作を説明するためのタイミング図である。
【図４】図１に示したＣＣＤ駆動回路による作用効果について説明するためのタイミング図である。
【図５】図２に示した遅延検出部１０を有するフィードバック回路８による遅延検出からフィードバックまでの流れについて説明するための図である。
【図６】図１のＴＧ３が有する位相制御部３ａの構成例を示す回路図である。
【００１６】
【図７】図６の位相セレクタ制御部５１，５２の動作例を示すフロー図である。
【図８】図６の位相セレクタ４１〜４４での位相変化を説明するためのタイミング図である。
【図９】図１の遅延検出部１０の構成の第２例を示す回路図である。
【図１０】図９に示した遅延検出部１０の動作を説明するためのタイミング図である。
【図１１】図１の遅延検出部１０の構成の第３例を示す回路図である。
【図１２】図１の遅延検出部１０をＴＧ３内に配置した場合の構成例を示すブロック図である。
【００１７】
【図１３】この発明によるＳＢＵを有するスキャナを搭載した画像形成装置の構成例を示す図である。
【図１４】従来のＳＢＵの構成の第１例を示す回路図である。
【図１５】図１４のＴＧ３で生成されたＣＣＤ駆動信号のタイミング制約について説明するためのタイミング図である。
【図１６】図１４のＣＣＤドライバ４，５の入出力端での駆動信号の遅延バラツキとＨ／Ｌ期間バラツキについて説明するためのタイミング図である。
【図１７】従来のＣＣＤ駆動回路の構成例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
以下の実施形態は、ＣＣＤ駆動信号（負荷駆動信号）のバラツキ抑制に際して、以下の特徴を有する。
すなわち、ＣＣＤ駆動信号（以下単に「駆動信号」ともいう）の他に、駆動信号のバラツキを検出するための信号（ｒｅｆ＿ｃｌｋ）を設け、駆動信号と同一のＣＣＤドライバを介すことにより、信号ｒｅｆ＿ｃｌｋのＣＣＤドライバ入力と出力での位相遅延バラツキ（立上り／立下り遅延時間）を検出する構成とする。そして、検出された立上り／立下り遅延時間をタイミングジェネレータ（ＴＧ）にフィードバックし、その遅延時間分だけ駆動信号の立上り／立下りの位相設定を制御できる構成とする。
【００１９】
以上の構成により、ＣＣＤドライバの入出力端での駆動信号の立上り／立下り遅延による、駆動信号の立上り／立下りの位相タイミングのバラツキを補正することができ、同時にＨ／Ｌ期間のデューティーバラツキも補正できる。
また、各ＣＣＤドライバに、上記の立上り／立下り遅延時間を検出する構成を設けることにより、入出力するＣＣＤドライバのパッケージが異なる信号間のタイミングのバラツキを最小限にすることができることが特徴になっている。
【００２０】
そこで、その特徴について詳細に説明するが、その説明に入る前に、理解の便宜のため、従来のスキャナに搭載されているＳＢＵ（センサ基板）内での信号の流れと、そのＳＢＵの問題点について、図１４〜図１７を参照して説明する。なお、タイミングジェネレータ（ＴＧ）がアナログフロントエンド（ＡＦＥ）と別チップの構成の例で説明するが、ＴＧがＡＦＥに内蔵されている構成でも良い。
図１４は、従来のＳＢＵの構成の第１例を示す回路図である。
【００２１】
このＳＢＵ（センサ基板）を備えたスキャナは、原稿からの反射光を取得し、それをＳＢＵ内に配置されているＣＣＤで光電変換して電気信号に変えることで原稿の画像を読み取る（図示省略）。その中でＳＢＵは主に、原稿からの反射光を光電変換するＣＣＤ１と、そのＣＣＤ１からの出力信号に種々のアナログ処理を施すＡＦＥ（アナログ信号処理装置）２と、ＣＣＤ１又はＡＦＥ２を駆動するための駆動信号を発生するタイミングジェネレータ（ＴＧ）３と、ＣＣＤ１を駆動する複数のＣＣＤドライバ４，５とによって構成されている。
【００２２】
ＣＣＤ１およびＡＦＥ２の駆動に必要な駆動信号（ＣＣＤ＿ＣＬＫ，ＡＦＥ＿ＣＬＫ）および各種ゲート信号（ＧＡＴＥ）は、駆動信号生成手段であるＴＧ３で生成され、ＣＣＤ１やＡＦＥ２に入力される。
ＴＧ３で生成されたＣＣＤ１の駆動に必要な駆動信号であるＣＣＤ駆動信号（ＣＣＤ＿ＣＬＫ）は、ドライバＩＣであるＣＣＤドライバ４，５を介してＣＣＤ１に供給される。
【００２３】
ＣＣＤ１は、ＴＧ３からのＣＣＤ駆動信号に基づいて、原稿からの反射光を光電変換してアナログ電気信号として出力する。
ＣＣＤ１から出力されたアナログ電気信号（画像信号）は、エミッタフォロワ回路で構成されるバッファ回路６を介してコンデンサ７により交流結合され、ＡＦＥ２に入力される。
【００２４】
ＡＦＥ２は、図示しないクランプ部，サンプル・ホールド部，増幅部，およびＡ／Ｄ変換部を備えており、コンデンサ７から出力された画像信号がクランプ部に入力されると、そのクランプ部により画像信号の基準黒レベルが当該ＡＦＥ２の内部基準電圧に補正される。次に、クランプ部からの画像信号がサンプル・ホールド部によってサンプリングされ、一定時間保持される（サンプルホールドされる）ことにより、画像信号を連続したアナログ画像信号として出力される。そして、そのアナログ画像信号が増幅部で増幅された後、Ａ／Ｄ変換部でデジタル画像信号（画像データ）として出力される。
【００２５】
図１５は、図１４のＴＧ３で生成されたＣＣＤ駆動信号のタイミング制約について説明するためのタイミングチャートである。
ＴＧ３で生成されるＣＣＤ駆動信号を構成する各駆動信号φ１，φ２，φ２Ｌ，ＲＳ，ＣＰは、ＣＣＤドライバ４，５を介してＣＣＤ１に入力されるが、その各駆動信号は図１５に示すように単一又は２信号間でのタイミング制約が存在する。例えば、ＲＳのＨｉｇｈ期間（ｔ５）、又はＲＳ↓とＣＰ↓（ｔ７）には各々確保しなければならない最小値が設定されており、ＣＣＤ１を駆動する上では、部品のばらつきがある場合でも、これらのタイミング制約を全て満足しなければならない（ｔ１〜ｔ４，ｔ６，ｔ８の規格についても同様に確保しなければならない最小値が設定されている）。
【００２６】
また、Ｖｘ１はφ１↓−φ２↑，φ１↑−φ２↓のクロスポイントに関する規格であり、所定の電圧以上でクロスポイントを確保するように制約されている。例えば、図１５（ａ）でφ２↑タイミングが遅れた場合、φ１↓−φ２↑クロスポイントＶｘ１は小さくなり、φ２↑遅延時間が大きくなるとＶｘ１は所定の電圧以下となり、制約を満足できなくなる。そのため、この制約を満足するためには、ばらついた場合でもクロスポイントが確保できるようにφ１↓−φ２↑，φ１↑とφ２↓のタイミングを揃える必要がある。φ１↓−φ２Ｌ↑，φ１↑−φ２Ｌ↓のクロスポイントＶｘ２に関しても同様である。
【００２７】
ここで、φ１／φ２はＣＣＤイメージセンサ１内のフォトダイオード（ＰＤ）で得られた信号電荷をアナログシフトレジスタ上で電荷転送を行うための転送クロックであり、φ２Ｌは最終段の転送クロックである。また、ＲＳは出力段に転送されてきた信号電荷を電圧として検出するフローティングキャパシタに蓄積した信号電荷を初期状態にリセットするリセット信号であり、ＣＰはＣＣＤ出力信号の基準を任意の電圧となるように調整（クランプ）するクランプ信号である。さらに、上記以外に、ＰＤで得られた信号電荷を１ラインに１回アナログシフトレジスタに転送するためのシフトゲート信号があるが、その図示は省略している。
一方、各駆動信号は、ＴＧ３内の図示しないクロック生成部にて任意のタイミング関係となるように生成される。
【００２８】
図１６は、図１４のＣＣＤドライバ４，５の入出力端での駆動信号の遅延バラツキとＨ／Ｌ期間バラツキについて説明するためのタイミングチャートである。
ＣＣＤ１の駆動を高速にするにつれ、タイミング制約を満足することが困難となる。これは、ＣＣＤドライバ４，５での入出力遅延や、抵抗／容量の公差、伝送線路の寄生成分（抵抗／容量／インダクタ成分）、ＣＣＤ１の端子容量など、回路上に多数のバラツキ要因が存在しているためである。
【００２９】
例えば、図１６に示すように、特にＣＣＤドライバ４，５の立上り／立下り特性のバラツキにより、ドライバ出力後１とドライバ出力後２のように、駆動信号の立上りエッジでの入出力遅延時間（ｔａ）、立ち下がりエッジでの入出力遅延時間（ｔｂ）がばらつくことで２信号間の位相関係がばらついてしまうことや、ｔａ，ｔｂがばらつくことによりＣＣＤ駆動信号のＨ／Ｌ期間のデューティーがばらつくことが大きな問題となる。
【００３０】
駆動信号のＨ／Ｌデューティーがばらつくと、Ｈ期間／Ｌ期間が直接ばらつくため、図１５に示したｔ１（φ１／φ２差電圧幅）、ｔ２（φ１／φ２Ｌ差電圧幅）、ｔ５（ＲＳのＨ幅）、ｔ８（ＣＰのＨ幅）などの信号のＨ幅／Ｌ幅が関係するタイミング規格がダイレクトに影響を受けることになる。
また、信号間の位相関係（立上り／立下りエッジのタイミング）がばらつくことにより、ｔ３（φ２Ｌ↑−ＲＳ↓）、ｔ４（ＣＰ↓−φ２Ｌ↓）、ｔ６（ＲＳ↑−ＣＰ↑）、ｔ７（ＲＳ↓−ＣＰ↓）などの２信号間でのエッジのタイミング関係が規定されている規格においてダイレクトに影響を受けることになる。
【００３１】
ＣＣＤ駆動回路は、これらバラツキ要因がワーストとなった場合でも、タイミング制約を全て満足できるようにマージンを持たせて設計しなければならないが、高速化によって特性バラツキが満足すべきタイミングに対して大きくなるために、そのタイミングマージンが取れなくなる。
なお、この説明では、ＣＣＤドライバ４，５をバッファタイプを例として説明するが、インバータタイプでも良い。
【００３２】
図１７は従来のＣＣＤ駆動回路の構成例を示すブロック図であり、図１４に対応する部分には同一符号を付している。
上記のような駆動信号のタイミングバラツキに対応するために、例えば図１７に示すような構成が開示されている。
【００３３】
図１７に示すＣＣＤ駆動回路は、ＣＣＤ駆動信号のタイミングスキューなどのばらつき要因を最低限にする目的で、駆動信号を生成して出力する駆動信号生成手段に相当するＴＧ３と、そのＴＧ３から負荷であるＣＣＤ１に出力される駆動信号を駆動信号生成手段にフィードバックする（ＦＢ−１，ＦＢ−２）フィードバック手段であるフィードバック回路８，９を備え、ＴＧ３が、フィードバックされた駆動信号に基づいて遅延を制御した駆動信号を生成して出力することにより、ＣＣＤ駆動信号のタイミングスキューなどのばらつき要因を最低限にする構成である。
【００３４】
しかし、図１７の構成は、信号の遅延差を検出するためのフィードバック回路８，９が駆動信号に直接つながっていることにより余分な負荷が増え、フィードバック回路８，９の寄生成分などにより駆動信号自身に影響を与え、特に負荷の軽い信号では、遅延差バラツキを制御しても、ＣＣＤ１の入力端での信号タイミングが結局ばらついてしまい、最適に制御できないという課題がある。
【００３５】
そこで、上述した問題を解消するため、この発明の実施形態を以下に示す。
図１は、この発明の実施形態であるＳＢＵ内のＣＣＤ駆動回路の構成例を示すブロック図であり、図１７に対応する部分には同一符号を付している。
【００３６】
この実施形態のＣＣＤ駆動回路（ＣＣＤ駆動装置）では、ＴＧ３が、ＣＣＤ駆動信号およびそれとは別のバラツキを検出するためのバラツキ検出用信号（ｒｅｆ＿ｃｌｋ）を生成し、それらの信号を後述するバッファ（バッファ手段）によってＣＣＤドライバ４，５へ出力する。バラツキ検出用信号（ｒｅｆ＿ｃｌｋ）は２つの信号（２信号）であり、その２信号を用いて、ＣＣＤドライバ４，５の入出力遅延時間をそれぞれ遅延検出手段である遅延検出部１０，２０が検出し、フィードバック回路８，９が、ＴＧ３内にある位相制御手段である位相制御部３ａに遅延差分としてフィードバックする（ＦＢ−１，ＦＢ−２，ＦＢ−３，ＦＢ−４）ことで、その検出された遅延差分だけＣＣＤ駆動信号の立上り／立下りの位相を制御できる構成としている。
【００３７】
これにより、駆動信号に影響を与えることなく、高速駆動の際に問題となるＣＣＤドライバ４，５の入出力端での駆動信号の遅延バラツキによる、位相タイミングのバラツキやＨ／Ｌ期間のデューティーバラツキを補正することができる。
ここで、図１に示したように、ＣＣＤ駆動信号とは別の２信号とは、バラツキ検出用信号（ｒｅｆ＿ｃｌｋ）のＣＣＤドライバ４，５をそれぞれ介さない信号（ｒｅｆ１，ｒｅｆ３）とＣＣＤドライバ４，５をそれぞれ介す信号（ｒｅｆ２，ｒｅｆ４）とする。
【００３８】
図２は、図１の遅延検出部１０の構成の第１例を示す回路図である。図３は、その遅延検出部１０の動作を説明するためのタイミングチャートである。なお、図１の遅延検出部２０の構成および動作は遅延検出部１０と同様なので、遅延検出部２０の構成の図示および動作の説明は省略する。
【００３９】
例えば、バラツキ検出用信号ｒｅｆ＿ｃｌｋのＨ／Ｌ期間のデューティー比が１／１で、ＣＣＤドライバ４の立上り，立下りの入出力遅延時間をそれぞれＴ１，Ｔ２とする。
ＣＣＤドライバ４を介さない信号（ｒｅｆ１）と、ＣＣＤドライバ４を介した信号（ｒｅｆ２）の位相関係は、図３の（ａ），（ｂ）に示すように、ｒｅｆ２の立上りエッジ，立下りエッジがＣＣＤドライバ４の入出力遅延時間Ｔ１，Ｔ２分だけ遅れることになる。
【００４０】
遅延検出部１０内の排他的論理和回路１１によってｒｅｆ１とｒｅｆ２の排他的論理和をとると、図３の（ｃ）に示すように、Ｔ１とＴ２の期間のみＨが出力される信号３を検出できる。更に、ＡＮＤ回路１２により信号３とｒｅｆ１のＡＮＤをとると、同図の（ｄ）に示すように、ＣＣＤドライバ４の立上り遅延時間Ｔ１のみＨが出力される信号４を検出できる。また、ＡＮＤ回路１３によりｒｅｆ２と信号３のＡＮＤをとると、同図の（ｅ）に示すように、ＣＣＤドライバ４の立下り遅延時間Ｔ２のみＨが出力される信号５を検出できる。
【００４１】
以上のようにして検出した信号４と信号５をＴＧ３の位相制御部３ａにフィードバックし、図３の（ｆ）に示す位相制御前の駆動信号（ｃｃｄ＿ｃｌｋ）に対し、検出した信号４のＴ１分だけ立上りの位相が速く、検出した信号５のＴ２分だけ立下りの位相が速くなるように位相を制御し、ＴＧ３の出力での駆動信号が同図の（ｇ）に示すタイミングになるようにする。
【００４２】
位相制御後にＴＧ３から出力した駆動信号は、ＣＣＤドライバ４を介すことにより、立上りエッジがＴ１、立下りエッジがＴ２だけ遅延するので、ＣＣＤドライバ４の出力（ＣＣＤ入力端）では、図３の（ｈ）に示すような位相タイミングとなり、同図の（ｆ）に示した位相制御前のＴＧ３の出力の駆動信号と同位相となり、ＣＣＤドライバ４を介すことによる立上り／立下りの遅延バラツキによる、位相タイミングバラツキやＨ／Ｌ期間のデューティーバラツキを補正することができる。
【００４３】
図４は、図１に示したＣＣＤ駆動回路による作用効果について説明するためのタイミングチャートである。
ここで、図１に示したように、各ＣＣＤドライバ４，５につきそれぞれ、ｒｅｆ＿ｃｌｋを供給し、ＣＣＤドライバ４，５を介さない信号（ｒｅｆ１，ｒｅｆ３）と介す信号（ｒｅｆ２，ｒｅｆ４）、遅延検出部１０，２０を設ける。
【００４４】
ＣＣＤドライバの特性は、同一パッケージ内では特性はトラッキングし、バラツキを小さく抑えることができるが、パッケージが異なると特性バラツキは大きくなり、更にＣＣＤドライバの使用数が増えると、同一基板上にロットが異なるＣＣＤドライバが搭載される可能性もあり、その場合バラツキはさらに大きくなる。
【００４５】
例えば、図４の（ａ）に示すように、異なるパッケージのＣＣＤドライバ４，５では、立上りエッジの入出力遅延時間（Ｔ１，Ｔ３）と立下りエッジの入出力遅延時間（Ｔ２，Ｔ４）のバラツキが大きくなり、Ｔ１−Ｔ２，Ｔ３−Ｔ４の時間も大きくばらつくことになる。ＣＣＤドライバ４，５の入力前の駆動信号（ｃｃｄ＿ｃｌｋ１、ｃｃｄ＿ｃｌｋ３）の立上り／立下りエッジの位相関係、Ｈ／Ｌ期間デューティーが同一であったとしても、異なるＣＣＤドライバ４，５を介すことにより、ＣＣＤドライバ４，５の出力後には、立上り／立下りエッジの位相関係やＨ／Ｌ期間のデューティーがＣＣＤ＿ＣＬＫ１とＣＣＤ＿ＣＬＫ３のように大きくばらつくことになる。
【００４６】
そこで、各ＣＣＤドライバ４，５につきそれぞれ、ｒｅｆ＿ｃｌｋを供給し、ＣＣＤドライバ４，５を介さない信号（ｒｅｆ１、ｒｅｆ３）と介す信号（ｒｅｆ２、ｒｅｆ４）、遅延検出部１０，２０を設ける構成にすることにより、ＣＣＤドライバ４，５毎に入出力端での駆動信号の遅延バラツキを補正することができ、パッケージの違いによるＣＣＤドライバ４，５の特性バラツキを抑制し、図４の（ｂ）に示すＣＣＤ＿ＣＬＫ Ｉ，ＣＣＤ＿ＣＬＫ IIIのように、ＣＣＤドライバ４，５の出力において、位相制御前のＴＧ３の出力と同位相の駆動信号を得ることができ、初期設定で駆動信号を最適の位相関係にしておけば、後段のバラツキ要因に影響されても、この実施形態での位相関係の制御（補正）により、ＣＣＤドライバ４，５の出力（ＣＣＤ入力端）でのタイミング関係を最適にすることが可能となる。
【００４７】
図５は、図２に示した遅延検出部１０による遅延検出からフィードバック回路８によるフィードバックまでの流れについて説明するための図である。
フィードバック回路８では、図３によって説明した遅延検出部１０の動作により、信号４，信号５で立上り／立下り遅延時間分だけＨを出力する信号を検出でき、これらの信号を、図２の高域カットフィルタ（ＦＩＬ）１４，１５に通す。
【００４８】
例えば、図５に示すように、立上りのＣＣＤドライバ４の入出力遅延時間Ｔ１が、駆動信号の周期Ｔの１／４のとき、信号４は１周期の１／４の期間Ｈを出力することになるので、高域カットフィルタ１４を通すことにより、電圧検出回路１６からＶｃｃ／４の直流信号が得られる（Ｖｃｃ：電源電圧）。同様に、立下りのＣＣＤドライバ４の入出力遅延時間Ｔ２が、駆動信号の周期Ｔの１／８だとすると、高域カットフィルタ１５を通すことにより、電圧検出回路（Ｖ検出回路）１７からＶｃｃ／８の直流信号が得られる。
このようにして得られた、直流信号をフィードバック回路８によりＴＧ３にフィードバックする。
【００４９】
図６は、図１のＴＧ３が有する位相制御部３ａの構成例を示す回路図である。
位相制御部３ａは、例えば図６に示すようなＤＬＬ（Delay-Lock-Loop）を用いることで、誤差の少ない構成にすることができる。この位相制御部３ａは、遅延素子（Ｄ）２１〜２４と、位相比較器３１〜３４と、位相セレクタ４１〜４４と、位相セレクタ制御部５１，５２とを備えている。
【００５０】
ＴＧ３内で生成される各駆動信号（Ｓ１〜Ｓ４）をＤＬＬの基準信号としており、それらと各遅延素子（Ｄ）２１〜２４の各出力との位相をそれぞれ各位相比較器３１〜３４で比較して、各遅延素子２１〜２４の遅延を制御し、最終的に基準信号Ｓ１〜Ｓ４と遅延素子２１〜２４の出力との位相が３６０°異なる（１周期分異なる）ように調整される（位相がロックされる）。このとき、各遅延素子２１〜２４の１段当たりの遅延量Ｄは、基準信号の周期Ｔ、遅延素子の数ｎとすると、Ｄ＝Ｔ／ｎとなり、遅延量Ｄは基準信号の周期Ｔと遅延素子数ｎのみで決まる。分解能を上げる（設定ステップを細かくする）ためには遅延素子数ｎを大きくすればよい。
【００５１】
なお、６１〜７０はバッファであり、外部と通信するために使用される。バッファ６１，６２，６５，６６，６９，７０は、ＴＧ３内で生成された駆動信号およびバラツキ検出用信号をＣＣＤドライバ４，５へ出力（送信）するためのバッファ手段である。バッファ６３，６４，６７，６８は、フィードバック回路８，９によってフィードバックされる信号を受信するためのバッファ手段である。
【００５２】
図７は、図６の位相セレクタ制御部５１，５２の動作例を示すフローチャートである。図８は、図６の位相セレクタ４１〜４４での位相変化を説明するためのタイミングチャートである。
ここで、位相セレクタ制御部５１は、遅延検出部１０で検出された遅延差分に相当する電位Ｖ（ＦＢ−１），Ｖ（ＦＢ−２）がフィードバックされるため、その電位に応じて図７に示すような動作を行う。なお、図７は立下りエッジの制御を例にしているが、立上りに関しても同様である。
【００５３】
例えば、図８に示すように、遅延素子の数ｎ＝３２、初期位相が立上りエッジはＤ（９）、立下りエッジはＤ（２５）であったとする。遅延検出部１０でＶ（ＦＢ−１）＝Ｖｃｃ／４の電位が検出されてフィードバックされたとき、Ｖ（ＦＢ−１）＝８＊Ｖｃｃ／３２＝Ｖｃｃ／４となり、立上りの位相設定を−８してＤ（１）を選択するよう制御させる。また、Ｖ（ＦＢ−２）＝Ｖｃｃ／８の電位がフィードバックされたとき、Ｖ（ＦＢ−２）＝４＊Ｖｃｃ／３２＝Ｖｃｃ／８となるので、立下りの位相設定を−４してＤ（２１）を選択するよう制御させる。
これにより、ＣＣＤドライバ４，５での入出力遅延時間のバラツキによる、位相タイミングのバラツキ、Ｈ／Ｌ期間のデューティーバラツキを補正することができる。
【００５４】
図９は、図１の遅延検出部１０の構成の第２例を示す回路図であり、図２と対応する部分には同一符号を付している。なお、図１の遅延検出部２０の構成および動作は遅延検出部１０と同様なので、遅延検出部２０の構成の図示および動作の説明は省略する。
これまでは、ＣＣＤドライバ４，５がバッファタイプを例に説明してきたが、インバータタイプの場合（通常、高速性の観点からインバータタイプを使用することが多い）には遅延検出部１０を図９に示すような構成にすることにより、ＣＣＤドライバ４の立上り／立下り遅延時間を検出することができる。
【００５５】
図１０は、図９に示した遅延検出部１０の動作を説明するためのタイミングチャートである。
ＣＣＤドライバ４の立上り，立下りの出力遅延時間をそれぞれＴ１，Ｔ２とする。ＴＧ３から出力されるｒｅｆ＿ｃｌｋのＣＣＤドライバ４を介さない、図１０の（ａ）に示す信号ｒｅｆ１に対し、ＣＣＤドライバ４を介す信号としては、ＣＣＤドライバ４で論理が反転して立下りエッジがＴ２、立上りエッジがＴ１だけ遅延した、同図の（ｂ）に示すような信号ｒｅｆ２が出力される。
【００５６】
そして、ＡＮＤ回路７１によってｒｅｆ１とｒｅｆ２のＡＮＤをとることにより、図１０の（ｃ）に示す信号３を検出できる。この信号３のＨ期間はＣＣＤドライバ４の立下り遅延時間Ｔ２に相当する。
また、ＮＯＲ回路７２によってｒｅｆ１とｒｅｆ２のＮＯＲをとることにより、図１０の（ｄ）に示す信号４を検出できる。この信号４のＨ期間はＣＣＤドライバ４の立上り遅延時間Ｔ１に相当する。
【００５７】
以上のようにして検出した信号３，４を、図５〜図８によって説明したような方法で、電位に変換してＴＧ３にフィードバックし、位相を制御することにより、インバータタイプのＣＣＤドライバ４においても、入出力遅延時間のバラツキによる、位相タイミングのバラツキ、Ｈ／Ｌ期間のデューティーバラツキを補正することができる。
【００５８】
図１１は、図１の遅延検出部１０の構成の第３例を示す回路図であり、図９と対応する部分には同一符号を付している。なお、図１の遅延検出部２０の構成および動作は遅延検出部１０と同様なので、遅延検出部２０の構成の図示および動作の説明は省略する。
図１１に示す遅延検出部１０は、図９に示したものの改良版である。
この実施形態では、ＣＣＤドライバ４を介すことによる遅延時間を電位として検出するが、この場合、ＣＣＤドライバ４に供給される電源電圧Ｖｃｃがばらつくと、ＣＣＤドライバ４から出力されるクロックの振幅も同様にばらついてしまうため、遅延時間を電位に変換する際の精度もばらついてしまうことになる。
【００５９】
そこで、遅延検出部１０を図１１に示すような構成とし、スタンバイ時にｒｅｆ＿ｃｌｋは常にＬベタの信号を出力するようにする。インバータタイプのＣＣＤドライバ４を介したｒｅｆ２はＨベタの信号が出力されることになるので、信号５を高域カットフィルタ７３を通し、電圧検出回路７４で電位を検出すると、Ｖ＝Ｖｃｃが検出される。この電源電圧をＴＧ３の位相制御部３ａにフィードバックし（ＦＢ−０）、その電源電圧の情報をもとに、上述の位相制御を行う動作シーケンスとすることにより、ＣＣＤドライバ４の電源電圧のバラツキも考慮したより精度の高い位相制御が可能となる。
【００６０】
図１２は、図１の遅延検出部１０，２０をＴＧ３内に配置した場合の構成例を示すブロック図であり、図２，図９，図１１と対応する部分には同一符号を付している。
これまでは、ＣＣＤドライバ４の入出力端での駆動信号の遅延バラツキを検出して位相を制御する構成であった。しかし、厳密には、ＴＧ３が生成した駆動信号を出力する際にも、立上りエッジと立下りエッジの出力遅延バラツキが存在し、立上り／立下りの位相関係やＨ／Ｌ期間のデューティーがばらつく要因となる。
【００６１】
そこで、例えば図１２に示すように、図２，図９，又は図１１によって説明したような遅延検出部１０，２０をＴＧ３内に配置し、ＴＧ３で生成されるバラツキ検出用信号の内部信号（ｒｅｆ１，ｒｅｆ３）と、ＴＧ３から出力され、ＣＣＤドライバ４，５を介した信号（ｒｅｆ２，ｒｅｆ４）をＴＧ３にフィードバックした信号のバラツキを検出し、位相制御を行う構成とする。
これにより、ＣＣＤドライバ４，５の入出力端での駆動信号の遅延バラツキに加え、ＴＧ３の出力の際の立上りエッジと立下りエッジの出力遅延バラツキも含めた遅延バラツキを検出し、制御することができるので、図１に示す構成よりも更にバラツキを小さくすることができ、ＣＣＤ１の入力端でのタイミングをより最適にすることが可能となる。
【００６２】
以上、この発明をＣＣＤによって原稿の画像を読み取るスキャナに搭載可能なＳＢＵに適用した実施形態ついて説明したが、この発明はこれに限らず、他のイメージセンサによって原稿の画像を読み取るスキャナに搭載可能なＳＢＵには勿論、それらのイメージセンサによって原稿の画像を読み取る他の画像読取装置に搭載可能なＳＢＵ、それらのＳＢＵを搭載した画像読取装置、その画像読取装置を搭載したデジタル複写機，ファクシミリ装置，プリンタ等の各種画像形成装置にもそれぞれ適用可能である。画像形成装置本体は、画像読取装置からの画像データを可視画像として印刷媒体に印刷することができる。また、この発明をイメージセンサ以外の負荷（モータ等）を駆動する負荷駆動回路を有する基板を搭載した画像読取装置や画像形成装置等の各種電子機器にも適用可能である。
【００６３】
図１３は、この発明によるＳＢＵを有するスキャナを搭載した画像形成装置の構成例を示す図である。
この画像形成装置は、システム制御ユニット１０１，画像読み取りユニット（スキャナ）１０２，画像処理ユニット１０３，画像書き込みユニット１０４，操作部ユニット１０５，複写機機構部１０６，画像表示ユニット１０７，ドラムユニット１０８，中間転写部１０９，現像部１１０，給紙部１１１，および定着部１１２を備えている。ここで、操作部ユニット１０５と、画像表示ユニット１０７とを個別に設ける代わりに、切り替えて使用することのできる１つのユニットとして構成してもよい。
【００６４】
画像読み取りユニット１０２により、原稿を光源により照射しながら原稿を走査して、原稿からの反射光像を図示しないＣＣＤ（ＳＢＵ内のＣＣＤ駆動回路によって駆動される）によって読み取り、画像データを画像処理ユニット１０３に送る。
画像処理ユニット１０３では、画像読み取りユニット１０２からの画像データに対してスキャナγ補正，色変換，主走査変倍，画像分離，加工，エリア処理，階調補正処理などの画像処理を行い、その画像処理を行った画像データを画像書き込みユニット１０４へ送る。
【００６５】
画像書き込みユニット１０４では、画像処理ユニット１０３からの画像データに応じて図示しないＬＤ（レーザダイオード）を変調駆動し、対応するレーザビームを射出する。
ドラムユニット１０８では、一様に帯電された回転する感光体ドラムにＬＤからのレーザビームにより潜像を書き込み、現像部１１０によりトナーを付着させて顕像化させ、トナー画像を形成する。
【００６６】
感光体ドラム上に作られたトナー画像は、中間転写部１０９の中間転写ユニットの転写ベルト上に再転写される。中間転写ベルト上には、フルカラーコピーの場合、４色（Ｂｋ、Ｃ、Ｍ、Ｙ）のトナーが順次重ねられる。フルカラーコピーの場合には、Ｂｋ（ブラック），Ｃ（シアン），Ｍ（マゼンタ），Ｙ（イエロー）の４色作像・転写工程が終了した時点で中間転写ベルトとタイミングを合わせて、給紙部１１１より転写紙（他の媒体でもよい）が給紙され、紙転写部で中間転写ベルトから４色同時に転写紙にトナー画像が転写される。トナー画像が転写された転写紙は、搬送部を経て定着部１１２に送られ、定着ローラと加圧ローラとによって熱定着され、排紙される。
【００６７】
また、コピーモード等のユーザが設定するものは、操作部ユニット１０５によって入力される。設定されたコピーモード等の操作モードは、システム制御ユニット１０１へ送られ、システム制御ユニット１０１では、設定されたコピーモードを実行するための制御処理を行う。このとき、システム制御ユニット１０１から画像読み取りユニット１０２，画像処理ユニット１０３，画像書き込みユニット１０４，画像表示ユニット１０７等のユニットに対して制御指示を行う。
【００６８】
画像表示ユニット１０７に画像読み取りユニット１０２から読み取った画像を表示するには、システム制御ユニット１０１からの制御指示により、画像読み取りユニット１０２が原稿画像の読み取りをスタートし、画像読み取りユニット１０２からの画像信号（画像データ）に対して、画像処理ユニット１０３において画像表示装置で表示するのに適した画像処理を行った後、画像表示ユニット１０７に原稿の画像データを出力する。
【産業上の利用可能性】
【００６９】
以上の説明から明らかなように、この発明によれば、負荷を駆動するドライバＩＣの入出力端での駆動信号の立上り／立下りの遅延バラツキ、Ｈ／Ｌ期間のデューティーのバラツキを最小限にし、尚且つ、ドライバＩＣのパッケージが異なることによる特性バラツキを最小限にして、負荷入力端での信号間のタイミングを最適にすることができる。したがって、負荷の高速駆動を実現できる負荷駆動装置，画像読取装置，および画像形成装置を提供することができる。
【符号の説明】
【００７０】
１：ＣＣＤ ２：ＡＦＥ ３：ＴＧ ３ａ：位相制御部
４，５：ＣＣＤドライバ ８，９：フィードバック回路 １０，２０：遅延検出部
１１：排他的論理和回路 １２，１３，７１：ＡＮＤ回路
１４，１５，７３：高域カットフィルタ １６，１７，７４：電圧検出回路
２１〜２４：遅延素子 ３１〜３４：位相比較器 ４１〜４４：位相セレクタ
５１，５２：位相セレクタ制御部 ６１〜７０：バッファ ７２：ＮＯＲ回路
【先行技術文献】
【特許文献】
【００７１】
【特許文献１】特開２００８−０７２３９２号公報
【特許請求の範囲】
【請求項１】
負荷を駆動するドライバＩＣを有する負荷駆動装置であって、
前記負荷を駆動するための駆動信号および該駆動信号とは別のバラツキを検出するためのバラツキ検出用信号を生成する駆動信号生成手段と、
該駆動信号生成手段によって生成された駆動信号およびバラツキ検出用信号を前記ドライバＩＣへ出力するバッファ手段と、
前記ドライバＩＣへの入力前と前記ドライバＩＣからの出力後の前記バラツキ検出用信号の位相遅延バラツキを検出する遅延検出手段と、
該遅延検出手段によって検出された位相遅延バラツキを前記駆動信号生成手段にフィードバックするフィードバック手段とを設け、
前記駆動信号生成手段は、前記フィードバック手段によってフィードバックされた位相遅延バラツキに基づいて、前記駆動信号の立上り，立下りの位相を制御する位相制御手段を有することを特徴とする負荷駆動装置。
【請求項２】
前記バラツキ検出用信号は、前記ドライバＩＣを介する信号と介さない信号の２つの信号からなることを特徴とする請求項１に記載の負荷駆動装置。
【請求項３】
前記遅延検出手段は、前記位相遅延バラツキとして、前記ドライバＩＣへの入力前と前記ドライバＩＣからの出力後の前記バラツキ検出用信号の立上り，立下りの遅延時間を電位として検出することを特徴とする請求項１又は２に記載の負荷駆動装置。
【請求項４】
前記位相制御手段は、前記駆動信号の遅延を制御するための複数の遅延素子，位相比較器，位相セレクタ，および位相セレクタ制御部からなるＤＬＬ回路で構成され、
前記位相セレクタ制御部は、前記フィードバック手段によってフィードバックされた前記遅延検出手段によって検出された電位に基づいて前記位相セレクタを制御することを特徴とする請求項３に記載の負荷駆動装置。
【請求項５】
前記遅延検出手段は、前記バッファ手段の電源電圧を検出する手段を有することを特徴とする請求項３又は４に記載の負荷駆動装置。
【請求項６】
前記遅延検出手段は、前記駆動信号生成手段の内部に有することを特徴とする請求項１乃至５のいずれか一項に記載の負荷駆動装置。
【請求項７】
前記負荷は、イメージセンサであることを特徴とする請求項１乃至６のいずれか一項に記載の負荷駆動装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の負荷駆動装置を備えたことを特徴とする画像読取装置。
【請求項９】
請求項８に記載の画像読取装置を備え、該画像読取装置によって読み取られた画像データに基づいて画像形成処理を行うことを特徴とする画像形成装置。
【請求項１】
負荷を駆動するドライバＩＣを有する負荷駆動装置であって、
前記負荷を駆動するための駆動信号および該駆動信号とは別のバラツキを検出するためのバラツキ検出用信号を生成する駆動信号生成手段と、
該駆動信号生成手段によって生成された駆動信号およびバラツキ検出用信号を前記ドライバＩＣへ出力するバッファ手段と、
前記ドライバＩＣへの入力前と前記ドライバＩＣからの出力後の前記バラツキ検出用信号の位相遅延バラツキを検出する遅延検出手段と、
該遅延検出手段によって検出された位相遅延バラツキを前記駆動信号生成手段にフィードバックするフィードバック手段とを設け、
前記駆動信号生成手段は、前記フィードバック手段によってフィードバックされた位相遅延バラツキに基づいて、前記駆動信号の立上り，立下りの位相を制御する位相制御手段を有することを特徴とする負荷駆動装置。
【請求項２】
前記バラツキ検出用信号は、前記ドライバＩＣを介する信号と介さない信号の２つの信号からなることを特徴とする請求項１に記載の負荷駆動装置。
【請求項３】
前記遅延検出手段は、前記位相遅延バラツキとして、前記ドライバＩＣへの入力前と前記ドライバＩＣからの出力後の前記バラツキ検出用信号の立上り，立下りの遅延時間を電位として検出することを特徴とする請求項１又は２に記載の負荷駆動装置。
【請求項４】
前記位相制御手段は、前記駆動信号の遅延を制御するための複数の遅延素子，位相比較器，位相セレクタ，および位相セレクタ制御部からなるＤＬＬ回路で構成され、
前記位相セレクタ制御部は、前記フィードバック手段によってフィードバックされた前記遅延検出手段によって検出された電位に基づいて前記位相セレクタを制御することを特徴とする請求項３に記載の負荷駆動装置。
【請求項５】
前記遅延検出手段は、前記バッファ手段の電源電圧を検出する手段を有することを特徴とする請求項３又は４に記載の負荷駆動装置。
【請求項６】
前記遅延検出手段は、前記駆動信号生成手段の内部に有することを特徴とする請求項１乃至５のいずれか一項に記載の負荷駆動装置。
【請求項７】
前記負荷は、イメージセンサであることを特徴とする請求項１乃至６のいずれか一項に記載の負荷駆動装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の負荷駆動装置を備えたことを特徴とする画像読取装置。
【請求項９】
請求項８に記載の画像読取装置を備え、該画像読取装置によって読み取られた画像データに基づいて画像形成処理を行うことを特徴とする画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−７４８０３（Ｐ２０１２−７４８０３Ａ）
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願番号】特願２０１０−２１６５２９（Ｐ２０１０−２１６５２９）
【出願日】平成２２年９月２８日（２０１０．９．２８）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願日】平成２２年９月２８日（２０１０．９．２８）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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