近接通信用データ処理装置
【課題】無駄な消費電力の発生を抑制する上で有利な近接通信用データ処理装置を提供する。
【解決手段】指定データ設定レジスタ５３に設定されたコマンドをもとに、バッファＲＡＭ３１に対しアクセス可能なアドレス空間を、扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線６３における電力消費をなくすようにする。このとき、アドレス生成回路５１は、前記指定データ設定レジスタ５３に設定されたコマンドをもとに、前記扱うデータ規格のパケット長に応じて最適化された前記バッファＲＡＭのアドレス空間のアドレスを生成する。
【解決手段】指定データ設定レジスタ５３に設定されたコマンドをもとに、バッファＲＡＭ３１に対しアクセス可能なアドレス空間を、扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線６３における電力消費をなくすようにする。このとき、アドレス生成回路５１は、前記指定データ設定レジスタ５３に設定されたコマンドをもとに、前記扱うデータ規格のパケット長に応じて最適化された前記バッファＲＡＭのアドレス空間のアドレスを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非接触式インタフェースおよび接触式インタフェースを有し、アクティブモードとパッシブモードの両方の機能を備え、異なるパケット長のデータ規格に対応する双方向通信可能な近接通信用データ処理装置に関する。
【背景技術】
【０００２】
従来、非接触式インタフェースおよび接触式インタフェースの双方を有するバッテリレス型のＩＣカードが知られている。
このバッテリレス型のＩＣカードでは、無線通信のときには、例えば、無線カードリーダ・ライタから受信したＲＦ信号（無線周波数信号）をもとに電源の生成とクロック信号の抽出を行い各部が駆動されおり、有線通信のときには、接続された有線機器から供給される電源およびクロック信号により各部が駆動されている。
【０００３】
このようなＩＣカードには、近接通信によりデータのリード／ライトを可能にする近接通信用データ処理装置（以下、ＮＦＣ“Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ”−Ｒ／Ｗチップという）が用いられるようになってきている。
このＮＦＣ−Ｒ／Ｗチップは、非接触式インタフェースおよび接触式インタフェースを有し、前記非接触式インタフェースを介してアクティブ側ホストからデータを受信するパッシブモード、および、前記非接触式インタフェースを介してパッシブ側ホストへデータを送出するアクティブモードの両動作モードを有している。
そして、このＮＦＣ−Ｒ／Ｗチップは、前記アクティブ側ホストからのデータを前記非接触式インタフェースを介して受信し、前記パッシブモードにおいて動作するディジタル回路により前記受信したデータを処理し、前記処理したデータを、パケット長が最長のデータ規格に適合させた記憶容量を有した内部バッファＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を介在させ、前記接触式インタフェースまたは前記非接触式インタフェースを介してパッシブ側ホストへ転送する。
【０００４】
このＮＦＣ−Ｒ／Ｗチップは、ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂ（それぞれ異なるパケット長のデータ規格を有した異なる近接通信方式）などの近接通信方式に対応でき、双方向通信が可能であることが特徴である。
【０００５】
このようなＩＣカードに用いられる非接触式インタフェースおよび接触式インタフェースを有したＩＣモジュールとしては、ＩＣカードが接触式インタフェースを介して駆動されているときには、スイッチにより非接触式インタフェースの動作を禁止状態にし、ＩＣカードが非接触式インタフェースを介して駆動されているときには、スイッチにより接触式インタフェースの動作を禁止状態にするものが提案されている（特許文献１参照）。
【特許文献１】特開平１１−２７２８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記のような前記ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどのパケット長の異なる近接通信方式に対応する従来のＮＦＣ−Ｒ／Ｗチップでは、内部バッファＲＡＭのアクセスアドレス空間は一定であった。
例えば、パケット長の異なるＦｅｌｉＣａとＴｙｐｅＡ／Ｂでは、扱うデータのパケット長の違いにより、前記内部バッファＲＡＭとして必要な容量はそれぞれ異なることになるが、前記ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどのパケット長の異なる近接通信方式と互換性を有したＮＦＣ−Ｒ／Ｗチップでは、前記内部バッファＲＡＭの容量はパケット長の最長のＦｅｌｉＣａに合わせる必要があった。
この結果、ＦｅｌｉＣａよりパケット長の短いＴｙｐｅＡ／Ｂのデータを扱う場合、前記内部バッファＲＡＭに対し不要なアドレス空間をアクセスすることになって、不要なアドレスビット線が使用され活性化され、これによる消費電力の増加が避けられない課題があった。
本発明は、このような事情に鑑みなされたものであり、その目的は、対応する複数のデータ規格の内でパケット長が最長のデータ規格に適合させた記憶容量を有するバッファメモリを使用し、パケット長が前記最長のデータ規格のパケット長より短いデータ規格を扱う場合の無駄な消費電力の発生を抑制する上で有利な近接通信用データ処理装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の近接通信用データ処理装置は、非接触式インタフェースとホストインタフェースとを備え、前記非接触式インタフェースを介してアクティブ側ホストからデータを受信するパッシブモード、および、前記ホストインタフェースまたは前記非接触式インタフェースを介してパッシブ側ホストへデータを送出するアクティブモードの両動作モードを有し、前記アクティブ側ホストからのデータを前記非接触式インタフェースを介して受信し、前記パッシブモードにおいて動作するディジタル回路により前記受信したデータを処理し、前記処理したデータを、パケット長が最長のデータ規格に適合させた記憶容量を有したバッファメモリを介在させ、前記ホストインタフェースまたは前記非接触式インタフェースを介してパッシブ側ホストへ転送する、パケット長が異なる複数のデータ規格に対応した近接通信用データ処理装置であって、前記複数のデータ規格の内の扱うデータ規格のパケット長に応じた、前記バッファメモリのアドレス空間を指定する指定データが設定される指定データ設定レジスタと、前記バッファメモリに対しアクセス可能なアドレス空間を、前記指定データ設定レジスタに設定された前記指定データをもとに、前記扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスビット線における電力消費をなくすアドレス空間最適化手段とを備えたことを特徴とする。
【発明の効果】
【０００８】
本発明の近接通信用データ処理装置によれば、対応する複数のデータ規格の内でパケット長が最長のデータ規格に適合させた記憶容量を有するバッファメモリに対し、扱うデータ規格のパケット長に応じたアドレス空間を指定する指定データが指定データ設定レジスタに設定されると、アドレス空間最適化手段が、前記指定データ設定レジスタに設定された前記指定データをもとに、前記バッファメモリに対しアクセス可能なアドレス空間を、前記扱うデータ規格のパケット長に応じて最適化し、前記最適化したことにより不要となったアドレスビット線における電力消費をなくすため、パケット長が最長のデータ規格に適合させた記憶容量を有するバッファメモリを用いて、パケット長が前記最長のデータ規格のパケット長より短いデータ規格を扱う場合でも、不要となったアドレスビット線における電力消費は発生しない。この結果、対応する複数のデータ規格の内でパケット長が最長のデータ規格に適合させた記憶容量を有するバッファメモリを使用し、パケット長が前記最長のデータ規格のパケット長より短いデータ規格を扱う場合の無駄な消費電力の発生を抑制する上で有利となる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施の形態）
以下、本発明の第１の実施の形態の近接通信用データ処理装置について図面を参照して説明する。
図１は、本実施の形態の近接通信用データ処理装置の構成を示すブロック図である。
図１に示すように、近接通信用データ処理装置１００は、ＲＦ（Ｒａｄｉｏ−Ｆｒｅｑｅｎｃｙ）フロントエンド部（ＲＦ受信処理部）１と、無線インタフェース回路（非接触式インタフェース）２と、内部バッファメモリ・メモリ制御部３と、有線インタフェース回路（ホストインタフェース）４と、コントロール部（アドレス空間最適化手段）５と、クロック制御部６と、パワー制御部７とを含んで構成されている。
近接通信用データ処理装置１００は、無線インタフェース回路２を介してアクティブ側ホストからデータを受信するパッシブモード、および、前記有線インタフェース回路４または前記無線インタフェース回路２を介してパッシブ側ホストへデータを送出するアクティブモードの両動作モードに対応できる構成を有している。
また、近接通信用データ処理装置１００は、例えばＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどのそれぞれ異なるパケット長のデータ規格を有した異なる近接通信方式に対応できる構成である。
図３（ａ）はＴｙｐｅＡ／Ｂのパケット構造、同図（ｂ）はＴｙｐｅＣのパケット構造を示す説明図である。
【００１０】
ＲＦフロントエンド部１は、アンテナとＡＳＫ（Ａｍｐｌｉｔｕｄｅ−Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変復調回路とを備えている。
また、ＲＦフロントエンド部１は、アクティブ動作時においては外部電源Ｖｄｄにより動作し、パッシブ動作時においては、受信したＲＦ信号から生成したＲＦ電源により動作する。
また、ＲＦフロントエンド部１は、前記パッシブ動作時、アクティブ側から受信したデータから抽出したクロック信号とＡＳＫ復調データとを出力する。
【００１１】
無線インタフェース回路２は、エラー検出やパリティ生成などを行うパリティチェック部、ディジタル復調などのディジタル信号処理を行うディジタル復調部、システムバス２３を介して他のディジタル回路との間で各種データの授受を行うバスインタフェース部などを含んで構成されている。
また、無線インタフェース回路２には、前記パッシブ動作時、ＲＦフロントエンド部１から出力される前記クロック信号と前記ＡＳＫ復調データが供給される。
【００１２】
内部バッファメモリ・メモリ制御部３は、無線インタフェース回路２の前記ディジタル復調部において復調されたデータがパケット単位で書き込まれるＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファメモリ（以下、バッファＲＡＭという）と、バッファＲＡＭに対する読み出しと書き込みを制御するメモリ制御部などを備えている。
【００１３】
有線インタフェース回路４は、図示していないホスト機器に接続され、前記ホスト機器との間で各種データの授受を行うものであり、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ−Ｔｒａｎｓｍｉｔｔｅｒ）、１２Ｃおよびシリアルインタフェースを備え、各種インタフェース規格に対応できるように構成されている。
【００１４】
コントロール部５はマイクロコンピュータにより構成され、コマンドレジスタ、タイマ、割り込みコントロール部などを備え、無線インタフェース回路２や有線インタフェース回路４からのバッファＲＡＭ書込みリクエスト割り込み、バッファＲＡＭ読出しリクエスト割り込みを受け付けて許可を出し、前記バッファＲＡＭに対するリード／ライト動作を行う。
コントロール部５は、アドレス生成回路（アドレス空間最適化手段）５１および指定データ設定レジスタ（アドレス空間最適化手段）５３を備えている。指定データ設定レジスタ５３は前記コマンドレジスタに設けられ、バッファＲＡＭアドレス空間指定用のコマンドが設定される。
このコマンドにより、例えば、ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどの複数のデータ規格の内の扱うデータ規格のパケット長に応じた前記バッファＲＡＭのアドレス空間が指定される。
【００１５】
この指定データ設定レジスタに設定されるコマンドは、ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂの２種類に対応させる場合には、例えば、ＦｅｌｉＣａのパケット長に応じた前記バッファＲＡＭのアドレス空間を指定するコマンドを“１”、ＴｙｐｅＡ／Ｂのパケット長に応じたアドレス空間を指定するコマンドを“０”とすると１ビットで足りる。
【００１６】
ＦｅｌｉＣａのパケット構造ではパケット長のデータ規格は標準で最大バイト数２５５バイトであるのに対し、ＴｙｐｅＡ／Ｂでは７バイトである。
このように、ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどの対応する近接通信方式ではそれぞれパケット長のデータ規格が異なっていることから、扱う近接通信方式ごとにデータ規格のパケット長に応じて必要なバッファＲＡＭの容量は異なっており、ＴｙｐｅＡ／Ｂの場合にはバッファＲＡＭの容量としては６４バイトで足りるのに対し、ＦｅｌｉＣａの場合には２５６バイト必要である。
【００１７】
この結果、バッファＲＡＭのアドレス空間も、ＴｙｐｅＡ／Ｂの場合、アドレス“００００ ００００”からアドレス“００１１ １１１１”の範囲であれば足り、アドレスバスのバス幅もＴｙｐｅＡ／Ｂでは６ビットあればよい。
これに対し、ＦｅｌｉＣａの場合ではバッファＲＡＭのアドレス空間は、アドレス“００００ ００００”からアドレス“１１１１ １１１１”の範囲必要であり、アドレスバスのバス幅もＦｅｌｉＣａでは８ビット必要である。
【００１８】
このため、指定データ設定レジスタ５３に設定されたコマンドが“０”である場合には、扱うパケット構造がＴｙｐｅＡ／Ｂであると識別し、この指定データ設定レジスタに設定されたコマンドをもとに、前記バッファＲＡＭに対しアクセス可能なアドレス空間を、前記扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線における電力消費をなくすようにする。
【００１９】
このとき、アドレス生成回路５１は、前記指定データ設定レジスタ５３に設定されたコマンドをもとに、前記扱うデータ規格のパケット長に応じて最適化された前記バッファＲＡＭのアドレス空間のアドレス（ＴｙｐｅＡ／Ｂの場合、“００００ ００００”からアドレス“００１１ １１１１”の範囲のアドレス、ＦｅｌｉＣａの場合、“００００ ００００”から“１１１１ １１１１”の範囲のアドレス）を生成する。
【００２０】
この場合、前記最適化された前記バッファＲＡＭのアドレス空間とは、ＴｙｐｅＡ／Ｂの場合、“００００ ００００”から“００１１ １１１１”の範囲のアドレスにより規定されるアドレス空間であり、ＦｅｌｉＣａの場合は、“００００ ００００”から“１１１１ １１１１”の範囲のアドレスにより規定されるアドレス空間である。
【００２１】
また、前記最適化されたことにより不要となったアドレスビット線を基準電位へ固定することで、前記不要となったアドレスビット線による消費電力を抑制する。すなわち、指定データ設定レジスタ５３に設定されたコマンドが“０”であり、扱うパケット構造がＴｙｐｅＡ／Ｂであると識別したときに、前記アドレス生成回路５１により最適化された前記バッファＲＡＭのアドレス空間のアドレスは、ＦｅｌｉＣａの場合に比べて上位２ビットが不要である。
図２は、指定データ設定レジスタ５３に設定されたコマンドに応じて、バッファＲＡＭ３１の不要となったアドレスビット線６３をグランドへ固定する構成を示すブロック図である。
このため、図２に示すように、不要となったアドレスビット線をスイッチ回路５４によりグランドへ接続することで、前記不要となったアドレスビット線による消費電力を抑制する。この場合、スイッチ回路５４は、指定データ設定レジスタ５３に設定されたコマンドが“０”であるときに導通状態となる。
【００２２】
図１に示すように、クロック制御部６は、内部バッファメモリ・メモリ制御部３、有線インタフェース回路４およびコントロール部５などのディジタル回路へ所定周波数のクロック信号を供給する。
【００２３】
パワー制御部７は、無線インタフェース回路２、内部バッファメモリ・メモリ制御部３、有線インタフェース回路およびコントロール部５へ供給される外部電源Ｖｄｄを制御するパワー・コントロール部、前記外部電源Ｖｄｄの電圧レベルをモニタする電圧モニタ部、リセット動作を制御するリセットコントロールを備えている。
前記パワー・コントロール部は、無線インタフェース回路２、内部バッファメモリ・メモリ制御部３、有線インタフェース回路４およびコントロール部５の各ディジタル回路へ前記外部電源Ｖｄｄを供給する。
【００２４】
次に動作について説明する。
図４は、アクティブ側ホストからパッシブ側ホストへデータの転送が行われるときの、アクティブ側およびパッシブ側の近接通信用データ処理装置の動作を示すシーケンス図である。
以下、図１のブロック図と図４に示すシーケンス図とを参照して動作について説明する。
パッシブ側の近接通信用データ処理装置がアクティブ側から起動されると、このパッシブ側の近接通信用データ処理装置の無線インタフェース回路２では、アクティブ側ホストから送られてきたデータに対しディジタル復調およびパケット単位のパリティチェックを行い、内部バッファメモリ・メモリ制御部３のバッファＲＡＭへ受信パケット単位で書き込む（ステップＳ１）。
【００２５】
パッシブ側ホストは、有線インタフェース回路４を介して前記バッファＲＡＭへ書き込まれたデータ量を常に監視し（ステップＳ２）、ある程度のデータ量に達すると有線インタフェース回路４を介して前記バッファＲＡＭからデータの読み出しを行い（ステップＳ３）、パッシブ側ホストへデータを転送する。
【００２６】
近接通信用データ処理装置１００では、前記バッファＲＡＭへアクセスする際に、指定データ設定レジスタ５３に設定されているバッファＲＡＭアドレス空間指定用のコマンドを参照する。そして、このコマンドに応じてバッファＲＡＭのアドレス空間は、扱うデータ規格のパケット長に応じた領域に最適化され、アドレス生成回路５１は前記領域をアクセスする最適化されたアドレスを生成し出力する。さらに、アドレスバスのバス幅が狭くても良い場合には、不要となったアドレスビット線をグランドへ固定して、前記不要となったアドレスビット線における電力消費をなくす。
【００２７】
以上説明したように本実施の形態によれば、指定データ設定レジスタ５３に設定されたコマンドをもとに、前記バッファＲＡＭに対しアクセス可能なアドレス空間を、前記扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線における電力消費をなくすことが出来るため、ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどの対応する複数のデータ規格の内でパケット長が最長のＦｅｌｉＣａに適合させた記憶容量を有するバッファＲＡＭを使用している状態で、パケット長がＦｅｌｉＣａより短いＴｙｐｅＡ／Ｂを扱う場合であっても、無駄な消費電力の発生を抑制する上で有利となる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施の形態の近接通信用データ処理装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態の近接通信用データ処理装置において、指定データ設定レジスタ５３に設定されたコマンドに応じて不要となったアドレスビット線をグランドへ固定する構成を示すブロック図である。
【図３】ＴｙｐｅＡ／Ｂのパケット構造およびＴｙｐｅＣのパケット構造を示す説明図である。
【図４】アクティブ側ホストからパッシブ側ホストへデータの転送が行われるときの、アクティブ側およびパッシブ側の近接通信用データ処理装置の動作を示すシーケンス図である。
【符号の説明】
【００２９】
２……無線インタフェース回路（非接触式インタフェース）、３……内部バッファメモリ・メモリ制御部（バッファメモリ）、４……有線インタフェース回路（ホストインタフェース）、５……コントロール部（アドレス空間最適化手段）、５１……アドレス生成回路（アドレス空間最適化手段）、５３……指定データ設定レジスタ（アドレス空間最適化手段）、５４……スイッチ回路（消費電力抑制回路）、１００……近接通信用データ処理装置。
【技術分野】
【０００１】
本発明は、非接触式インタフェースおよび接触式インタフェースを有し、アクティブモードとパッシブモードの両方の機能を備え、異なるパケット長のデータ規格に対応する双方向通信可能な近接通信用データ処理装置に関する。
【背景技術】
【０００２】
従来、非接触式インタフェースおよび接触式インタフェースの双方を有するバッテリレス型のＩＣカードが知られている。
このバッテリレス型のＩＣカードでは、無線通信のときには、例えば、無線カードリーダ・ライタから受信したＲＦ信号（無線周波数信号）をもとに電源の生成とクロック信号の抽出を行い各部が駆動されおり、有線通信のときには、接続された有線機器から供給される電源およびクロック信号により各部が駆動されている。
【０００３】
このようなＩＣカードには、近接通信によりデータのリード／ライトを可能にする近接通信用データ処理装置（以下、ＮＦＣ“Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ”−Ｒ／Ｗチップという）が用いられるようになってきている。
このＮＦＣ−Ｒ／Ｗチップは、非接触式インタフェースおよび接触式インタフェースを有し、前記非接触式インタフェースを介してアクティブ側ホストからデータを受信するパッシブモード、および、前記非接触式インタフェースを介してパッシブ側ホストへデータを送出するアクティブモードの両動作モードを有している。
そして、このＮＦＣ−Ｒ／Ｗチップは、前記アクティブ側ホストからのデータを前記非接触式インタフェースを介して受信し、前記パッシブモードにおいて動作するディジタル回路により前記受信したデータを処理し、前記処理したデータを、パケット長が最長のデータ規格に適合させた記憶容量を有した内部バッファＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を介在させ、前記接触式インタフェースまたは前記非接触式インタフェースを介してパッシブ側ホストへ転送する。
【０００４】
このＮＦＣ−Ｒ／Ｗチップは、ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂ（それぞれ異なるパケット長のデータ規格を有した異なる近接通信方式）などの近接通信方式に対応でき、双方向通信が可能であることが特徴である。
【０００５】
このようなＩＣカードに用いられる非接触式インタフェースおよび接触式インタフェースを有したＩＣモジュールとしては、ＩＣカードが接触式インタフェースを介して駆動されているときには、スイッチにより非接触式インタフェースの動作を禁止状態にし、ＩＣカードが非接触式インタフェースを介して駆動されているときには、スイッチにより接触式インタフェースの動作を禁止状態にするものが提案されている（特許文献１参照）。
【特許文献１】特開平１１−２７２８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記のような前記ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどのパケット長の異なる近接通信方式に対応する従来のＮＦＣ−Ｒ／Ｗチップでは、内部バッファＲＡＭのアクセスアドレス空間は一定であった。
例えば、パケット長の異なるＦｅｌｉＣａとＴｙｐｅＡ／Ｂでは、扱うデータのパケット長の違いにより、前記内部バッファＲＡＭとして必要な容量はそれぞれ異なることになるが、前記ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどのパケット長の異なる近接通信方式と互換性を有したＮＦＣ−Ｒ／Ｗチップでは、前記内部バッファＲＡＭの容量はパケット長の最長のＦｅｌｉＣａに合わせる必要があった。
この結果、ＦｅｌｉＣａよりパケット長の短いＴｙｐｅＡ／Ｂのデータを扱う場合、前記内部バッファＲＡＭに対し不要なアドレス空間をアクセスすることになって、不要なアドレスビット線が使用され活性化され、これによる消費電力の増加が避けられない課題があった。
本発明は、このような事情に鑑みなされたものであり、その目的は、対応する複数のデータ規格の内でパケット長が最長のデータ規格に適合させた記憶容量を有するバッファメモリを使用し、パケット長が前記最長のデータ規格のパケット長より短いデータ規格を扱う場合の無駄な消費電力の発生を抑制する上で有利な近接通信用データ処理装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の近接通信用データ処理装置は、非接触式インタフェースとホストインタフェースとを備え、前記非接触式インタフェースを介してアクティブ側ホストからデータを受信するパッシブモード、および、前記ホストインタフェースまたは前記非接触式インタフェースを介してパッシブ側ホストへデータを送出するアクティブモードの両動作モードを有し、前記アクティブ側ホストからのデータを前記非接触式インタフェースを介して受信し、前記パッシブモードにおいて動作するディジタル回路により前記受信したデータを処理し、前記処理したデータを、パケット長が最長のデータ規格に適合させた記憶容量を有したバッファメモリを介在させ、前記ホストインタフェースまたは前記非接触式インタフェースを介してパッシブ側ホストへ転送する、パケット長が異なる複数のデータ規格に対応した近接通信用データ処理装置であって、前記複数のデータ規格の内の扱うデータ規格のパケット長に応じた、前記バッファメモリのアドレス空間を指定する指定データが設定される指定データ設定レジスタと、前記バッファメモリに対しアクセス可能なアドレス空間を、前記指定データ設定レジスタに設定された前記指定データをもとに、前記扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスビット線における電力消費をなくすアドレス空間最適化手段とを備えたことを特徴とする。
【発明の効果】
【０００８】
本発明の近接通信用データ処理装置によれば、対応する複数のデータ規格の内でパケット長が最長のデータ規格に適合させた記憶容量を有するバッファメモリに対し、扱うデータ規格のパケット長に応じたアドレス空間を指定する指定データが指定データ設定レジスタに設定されると、アドレス空間最適化手段が、前記指定データ設定レジスタに設定された前記指定データをもとに、前記バッファメモリに対しアクセス可能なアドレス空間を、前記扱うデータ規格のパケット長に応じて最適化し、前記最適化したことにより不要となったアドレスビット線における電力消費をなくすため、パケット長が最長のデータ規格に適合させた記憶容量を有するバッファメモリを用いて、パケット長が前記最長のデータ規格のパケット長より短いデータ規格を扱う場合でも、不要となったアドレスビット線における電力消費は発生しない。この結果、対応する複数のデータ規格の内でパケット長が最長のデータ規格に適合させた記憶容量を有するバッファメモリを使用し、パケット長が前記最長のデータ規格のパケット長より短いデータ規格を扱う場合の無駄な消費電力の発生を抑制する上で有利となる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施の形態）
以下、本発明の第１の実施の形態の近接通信用データ処理装置について図面を参照して説明する。
図１は、本実施の形態の近接通信用データ処理装置の構成を示すブロック図である。
図１に示すように、近接通信用データ処理装置１００は、ＲＦ（Ｒａｄｉｏ−Ｆｒｅｑｅｎｃｙ）フロントエンド部（ＲＦ受信処理部）１と、無線インタフェース回路（非接触式インタフェース）２と、内部バッファメモリ・メモリ制御部３と、有線インタフェース回路（ホストインタフェース）４と、コントロール部（アドレス空間最適化手段）５と、クロック制御部６と、パワー制御部７とを含んで構成されている。
近接通信用データ処理装置１００は、無線インタフェース回路２を介してアクティブ側ホストからデータを受信するパッシブモード、および、前記有線インタフェース回路４または前記無線インタフェース回路２を介してパッシブ側ホストへデータを送出するアクティブモードの両動作モードに対応できる構成を有している。
また、近接通信用データ処理装置１００は、例えばＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどのそれぞれ異なるパケット長のデータ規格を有した異なる近接通信方式に対応できる構成である。
図３（ａ）はＴｙｐｅＡ／Ｂのパケット構造、同図（ｂ）はＴｙｐｅＣのパケット構造を示す説明図である。
【００１０】
ＲＦフロントエンド部１は、アンテナとＡＳＫ（Ａｍｐｌｉｔｕｄｅ−Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変復調回路とを備えている。
また、ＲＦフロントエンド部１は、アクティブ動作時においては外部電源Ｖｄｄにより動作し、パッシブ動作時においては、受信したＲＦ信号から生成したＲＦ電源により動作する。
また、ＲＦフロントエンド部１は、前記パッシブ動作時、アクティブ側から受信したデータから抽出したクロック信号とＡＳＫ復調データとを出力する。
【００１１】
無線インタフェース回路２は、エラー検出やパリティ生成などを行うパリティチェック部、ディジタル復調などのディジタル信号処理を行うディジタル復調部、システムバス２３を介して他のディジタル回路との間で各種データの授受を行うバスインタフェース部などを含んで構成されている。
また、無線インタフェース回路２には、前記パッシブ動作時、ＲＦフロントエンド部１から出力される前記クロック信号と前記ＡＳＫ復調データが供給される。
【００１２】
内部バッファメモリ・メモリ制御部３は、無線インタフェース回路２の前記ディジタル復調部において復調されたデータがパケット単位で書き込まれるＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファメモリ（以下、バッファＲＡＭという）と、バッファＲＡＭに対する読み出しと書き込みを制御するメモリ制御部などを備えている。
【００１３】
有線インタフェース回路４は、図示していないホスト機器に接続され、前記ホスト機器との間で各種データの授受を行うものであり、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ−Ｔｒａｎｓｍｉｔｔｅｒ）、１２Ｃおよびシリアルインタフェースを備え、各種インタフェース規格に対応できるように構成されている。
【００１４】
コントロール部５はマイクロコンピュータにより構成され、コマンドレジスタ、タイマ、割り込みコントロール部などを備え、無線インタフェース回路２や有線インタフェース回路４からのバッファＲＡＭ書込みリクエスト割り込み、バッファＲＡＭ読出しリクエスト割り込みを受け付けて許可を出し、前記バッファＲＡＭに対するリード／ライト動作を行う。
コントロール部５は、アドレス生成回路（アドレス空間最適化手段）５１および指定データ設定レジスタ（アドレス空間最適化手段）５３を備えている。指定データ設定レジスタ５３は前記コマンドレジスタに設けられ、バッファＲＡＭアドレス空間指定用のコマンドが設定される。
このコマンドにより、例えば、ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどの複数のデータ規格の内の扱うデータ規格のパケット長に応じた前記バッファＲＡＭのアドレス空間が指定される。
【００１５】
この指定データ設定レジスタに設定されるコマンドは、ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂの２種類に対応させる場合には、例えば、ＦｅｌｉＣａのパケット長に応じた前記バッファＲＡＭのアドレス空間を指定するコマンドを“１”、ＴｙｐｅＡ／Ｂのパケット長に応じたアドレス空間を指定するコマンドを“０”とすると１ビットで足りる。
【００１６】
ＦｅｌｉＣａのパケット構造ではパケット長のデータ規格は標準で最大バイト数２５５バイトであるのに対し、ＴｙｐｅＡ／Ｂでは７バイトである。
このように、ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどの対応する近接通信方式ではそれぞれパケット長のデータ規格が異なっていることから、扱う近接通信方式ごとにデータ規格のパケット長に応じて必要なバッファＲＡＭの容量は異なっており、ＴｙｐｅＡ／Ｂの場合にはバッファＲＡＭの容量としては６４バイトで足りるのに対し、ＦｅｌｉＣａの場合には２５６バイト必要である。
【００１７】
この結果、バッファＲＡＭのアドレス空間も、ＴｙｐｅＡ／Ｂの場合、アドレス“００００ ００００”からアドレス“００１１ １１１１”の範囲であれば足り、アドレスバスのバス幅もＴｙｐｅＡ／Ｂでは６ビットあればよい。
これに対し、ＦｅｌｉＣａの場合ではバッファＲＡＭのアドレス空間は、アドレス“００００ ００００”からアドレス“１１１１ １１１１”の範囲必要であり、アドレスバスのバス幅もＦｅｌｉＣａでは８ビット必要である。
【００１８】
このため、指定データ設定レジスタ５３に設定されたコマンドが“０”である場合には、扱うパケット構造がＴｙｐｅＡ／Ｂであると識別し、この指定データ設定レジスタに設定されたコマンドをもとに、前記バッファＲＡＭに対しアクセス可能なアドレス空間を、前記扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線における電力消費をなくすようにする。
【００１９】
このとき、アドレス生成回路５１は、前記指定データ設定レジスタ５３に設定されたコマンドをもとに、前記扱うデータ規格のパケット長に応じて最適化された前記バッファＲＡＭのアドレス空間のアドレス（ＴｙｐｅＡ／Ｂの場合、“００００ ００００”からアドレス“００１１ １１１１”の範囲のアドレス、ＦｅｌｉＣａの場合、“００００ ００００”から“１１１１ １１１１”の範囲のアドレス）を生成する。
【００２０】
この場合、前記最適化された前記バッファＲＡＭのアドレス空間とは、ＴｙｐｅＡ／Ｂの場合、“００００ ００００”から“００１１ １１１１”の範囲のアドレスにより規定されるアドレス空間であり、ＦｅｌｉＣａの場合は、“００００ ００００”から“１１１１ １１１１”の範囲のアドレスにより規定されるアドレス空間である。
【００２１】
また、前記最適化されたことにより不要となったアドレスビット線を基準電位へ固定することで、前記不要となったアドレスビット線による消費電力を抑制する。すなわち、指定データ設定レジスタ５３に設定されたコマンドが“０”であり、扱うパケット構造がＴｙｐｅＡ／Ｂであると識別したときに、前記アドレス生成回路５１により最適化された前記バッファＲＡＭのアドレス空間のアドレスは、ＦｅｌｉＣａの場合に比べて上位２ビットが不要である。
図２は、指定データ設定レジスタ５３に設定されたコマンドに応じて、バッファＲＡＭ３１の不要となったアドレスビット線６３をグランドへ固定する構成を示すブロック図である。
このため、図２に示すように、不要となったアドレスビット線をスイッチ回路５４によりグランドへ接続することで、前記不要となったアドレスビット線による消費電力を抑制する。この場合、スイッチ回路５４は、指定データ設定レジスタ５３に設定されたコマンドが“０”であるときに導通状態となる。
【００２２】
図１に示すように、クロック制御部６は、内部バッファメモリ・メモリ制御部３、有線インタフェース回路４およびコントロール部５などのディジタル回路へ所定周波数のクロック信号を供給する。
【００２３】
パワー制御部７は、無線インタフェース回路２、内部バッファメモリ・メモリ制御部３、有線インタフェース回路およびコントロール部５へ供給される外部電源Ｖｄｄを制御するパワー・コントロール部、前記外部電源Ｖｄｄの電圧レベルをモニタする電圧モニタ部、リセット動作を制御するリセットコントロールを備えている。
前記パワー・コントロール部は、無線インタフェース回路２、内部バッファメモリ・メモリ制御部３、有線インタフェース回路４およびコントロール部５の各ディジタル回路へ前記外部電源Ｖｄｄを供給する。
【００２４】
次に動作について説明する。
図４は、アクティブ側ホストからパッシブ側ホストへデータの転送が行われるときの、アクティブ側およびパッシブ側の近接通信用データ処理装置の動作を示すシーケンス図である。
以下、図１のブロック図と図４に示すシーケンス図とを参照して動作について説明する。
パッシブ側の近接通信用データ処理装置がアクティブ側から起動されると、このパッシブ側の近接通信用データ処理装置の無線インタフェース回路２では、アクティブ側ホストから送られてきたデータに対しディジタル復調およびパケット単位のパリティチェックを行い、内部バッファメモリ・メモリ制御部３のバッファＲＡＭへ受信パケット単位で書き込む（ステップＳ１）。
【００２５】
パッシブ側ホストは、有線インタフェース回路４を介して前記バッファＲＡＭへ書き込まれたデータ量を常に監視し（ステップＳ２）、ある程度のデータ量に達すると有線インタフェース回路４を介して前記バッファＲＡＭからデータの読み出しを行い（ステップＳ３）、パッシブ側ホストへデータを転送する。
【００２６】
近接通信用データ処理装置１００では、前記バッファＲＡＭへアクセスする際に、指定データ設定レジスタ５３に設定されているバッファＲＡＭアドレス空間指定用のコマンドを参照する。そして、このコマンドに応じてバッファＲＡＭのアドレス空間は、扱うデータ規格のパケット長に応じた領域に最適化され、アドレス生成回路５１は前記領域をアクセスする最適化されたアドレスを生成し出力する。さらに、アドレスバスのバス幅が狭くても良い場合には、不要となったアドレスビット線をグランドへ固定して、前記不要となったアドレスビット線における電力消費をなくす。
【００２７】
以上説明したように本実施の形態によれば、指定データ設定レジスタ５３に設定されたコマンドをもとに、前記バッファＲＡＭに対しアクセス可能なアドレス空間を、前記扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線における電力消費をなくすことが出来るため、ＦｅｌｉＣａ、ＴｙｐｅＡ／Ｂなどの対応する複数のデータ規格の内でパケット長が最長のＦｅｌｉＣａに適合させた記憶容量を有するバッファＲＡＭを使用している状態で、パケット長がＦｅｌｉＣａより短いＴｙｐｅＡ／Ｂを扱う場合であっても、無駄な消費電力の発生を抑制する上で有利となる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施の形態の近接通信用データ処理装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態の近接通信用データ処理装置において、指定データ設定レジスタ５３に設定されたコマンドに応じて不要となったアドレスビット線をグランドへ固定する構成を示すブロック図である。
【図３】ＴｙｐｅＡ／Ｂのパケット構造およびＴｙｐｅＣのパケット構造を示す説明図である。
【図４】アクティブ側ホストからパッシブ側ホストへデータの転送が行われるときの、アクティブ側およびパッシブ側の近接通信用データ処理装置の動作を示すシーケンス図である。
【符号の説明】
【００２９】
２……無線インタフェース回路（非接触式インタフェース）、３……内部バッファメモリ・メモリ制御部（バッファメモリ）、４……有線インタフェース回路（ホストインタフェース）、５……コントロール部（アドレス空間最適化手段）、５１……アドレス生成回路（アドレス空間最適化手段）、５３……指定データ設定レジスタ（アドレス空間最適化手段）、５４……スイッチ回路（消費電力抑制回路）、１００……近接通信用データ処理装置。
【特許請求の範囲】
【請求項１】
非接触式インタフェースとホストインタフェースとを備え、前記非接触式インタフェースを介してアクティブ側ホストからデータを受信するパッシブモード、および、前記ホストインタフェースまたは前記非接触式インタフェースを介してパッシブ側ホストへデータを送出するアクティブモードの両動作モードを有し、前記アクティブ側ホストからのデータを前記非接触式インタフェースを介して受信し、前記パッシブモードにおいて動作するディジタル回路により前記受信したデータを処理し、前記処理したデータを、パケット長が最長のデータ規格に適合させた記憶容量を有したバッファメモリを介在させ、前記ホストインタフェースまたは前記非接触式インタフェースを介してパッシブ側ホストへ転送する、パケット長が異なる複数のデータ規格に対応した近接通信用データ処理装置であって、
前記複数のデータ規格の内の扱うデータ規格のパケット長に応じた、前記バッファメモリのアドレス空間を指定する指定データが設定される指定データ設定レジスタと、
前記バッファメモリに対しアクセス可能なアドレス空間を、前記指定データ設定レジスタに設定された前記指定データをもとに、前記扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスビット線における電力消費をなくすアドレス空間最適化手段と、
を備えたことを特徴とする近接通信用データ処理装置。
【請求項２】
前記アドレス空間最適化手段は、前記指定データ設定レジスタに設定された前記指定データをもとに、前記扱うデータ規格のパケット長に応じて最適化された前記バッファメモリのアドレス空間をアクセスするアドレスを生成するアドレス生成回路を備えていることを特徴とする請求項１記載の近接通信用データ処理装置。
【請求項３】
前記アドレス空間最適化手段は、前記アドレス生成回路が生成したアドレスにより前記バッファメモリのアドレス空間が最適化されたことにより不要となったアドレスビット線を基準電位へ固定することで、前記不要となったアドレスビット線による消費電力を抑制する消費電力抑制回路を備えたことを特徴とする請求項２記載の近接通信用データ処理装置。
【請求項１】
非接触式インタフェースとホストインタフェースとを備え、前記非接触式インタフェースを介してアクティブ側ホストからデータを受信するパッシブモード、および、前記ホストインタフェースまたは前記非接触式インタフェースを介してパッシブ側ホストへデータを送出するアクティブモードの両動作モードを有し、前記アクティブ側ホストからのデータを前記非接触式インタフェースを介して受信し、前記パッシブモードにおいて動作するディジタル回路により前記受信したデータを処理し、前記処理したデータを、パケット長が最長のデータ規格に適合させた記憶容量を有したバッファメモリを介在させ、前記ホストインタフェースまたは前記非接触式インタフェースを介してパッシブ側ホストへ転送する、パケット長が異なる複数のデータ規格に対応した近接通信用データ処理装置であって、
前記複数のデータ規格の内の扱うデータ規格のパケット長に応じた、前記バッファメモリのアドレス空間を指定する指定データが設定される指定データ設定レジスタと、
前記バッファメモリに対しアクセス可能なアドレス空間を、前記指定データ設定レジスタに設定された前記指定データをもとに、前記扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスビット線における電力消費をなくすアドレス空間最適化手段と、
を備えたことを特徴とする近接通信用データ処理装置。
【請求項２】
前記アドレス空間最適化手段は、前記指定データ設定レジスタに設定された前記指定データをもとに、前記扱うデータ規格のパケット長に応じて最適化された前記バッファメモリのアドレス空間をアクセスするアドレスを生成するアドレス生成回路を備えていることを特徴とする請求項１記載の近接通信用データ処理装置。
【請求項３】
前記アドレス空間最適化手段は、前記アドレス生成回路が生成したアドレスにより前記バッファメモリのアドレス空間が最適化されたことにより不要となったアドレスビット線を基準電位へ固定することで、前記不要となったアドレスビット線による消費電力を抑制する消費電力抑制回路を備えたことを特徴とする請求項２記載の近接通信用データ処理装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００７−１９９８９６（Ｐ２００７−１９９８９６Ａ）
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願番号】特願２００６−１５９４７（Ｐ２００６−１５９４７）
【出願日】平成１８年１月２５日（２００６．１．２５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願日】平成１８年１月２５日（２００６．１．２５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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