遊技機制御用チップ、遊技機制御用チップのアドレスバス出力方法、遊技機制御用基板及び遊技機制御方法。
【課題】アドレスバス出力に用いる端子数を低減することにより新機能の追加に対応できる遊技機制御用チップを提供する。
【解決手段】遊技機内部の基板上に搭載されて、遊技機を制御する遊技機制御用チップであって、該遊技機制御用チップ内に設けられたマルチプレクサにより16個のアドレスバス信号を時分割して4個の外部出力端子に出力し、該外部出力端子に出力されたアドレスバス信号を4本の信号線により前記遊技機制御用チップ外の回路に送信する。該遊技機制御用チップ内のマルチプレクサにより16個のアドレスバス信号を時分割して4個の外部出力端子に出力する外部端子出力ステップと、該外部端子出力ステップにより出力されたアドレスバス信号を4本の信号線により前記遊技機制御用チップ外の回路に送信するアドレス信号送信ステップとからなる。
【解決手段】遊技機内部の基板上に搭載されて、遊技機を制御する遊技機制御用チップであって、該遊技機制御用チップ内に設けられたマルチプレクサにより16個のアドレスバス信号を時分割して4個の外部出力端子に出力し、該外部出力端子に出力されたアドレスバス信号を4本の信号線により前記遊技機制御用チップ外の回路に送信する。該遊技機制御用チップ内のマルチプレクサにより16個のアドレスバス信号を時分割して4個の外部出力端子に出力する外部端子出力ステップと、該外部端子出力ステップにより出力されたアドレスバス信号を4本の信号線により前記遊技機制御用チップ外の回路に送信するアドレス信号送信ステップとからなる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、遊技機の分野に属し、パチンコ遊技機や回胴式遊技機等に使用される遊技機制御用チップのアドレスバス出力に関する。
【背景技術】
【0002】
<従来の遊技機制御用チップ>パチンコやパチスロ等の遊技機には、遊技機メーカが作成した遊技機制御用プログラムを記憶し遊技機の制御を行う遊技機制御用チップが使用されている。該遊技機制御用チップは外部の回路との情報のやり取りのために16本のアドレス端子を使用していた。
【0003】
特許文献1には情報処理装置においてマイクロコンピュータの端子数を低減することが提案されている。特許文献2にはマイクロコンピュータの汎用ポートをアドレスバスに切り替えて用いることが提案されている。
【特許文献1】特開平10−254765号公報
【特許文献2】特開平5−334229号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
パチンコ、パチスロといった遊技機の関連事業は、製造から遊技場への設置に至るまで「風俗営業等の規制及び業務の適正化等に関する法律(略称:風営法、風適法)」の規制が適用されている業界であり、遊技機は同法に規定された試験機関の試験に合格したものでないと設置することができない。試験機関の試験では、遊技機の制御プログラムが正常に動作しているか否かを監視するために、遊技機制御用チップのアドレスバスの出力を観測している。そのため、一般的なマイクロコンピュータチップがアドレスバスを使用せず、外部I/Oアクセス用のポートを使用して端子の有効利用をしているのに対し、遊技機制御用チップは、アドレスバスの外部出力端子が必須となるという業界特有の事情がある。
図1は従来の遊技機制御用マイクロコンピュータのブロック図である。このマイクロコンピュータは遊技機制御用チップと呼ばれるものであってこのチップ内にCPU、リセット/割込みコントローラ、ROM、RAM、照合用ブロック、クロック回路、アドレスデコード回路、内蔵メモリアクセス制御/アドレスデコード回路、乱数回路、タイマ回路、シリアル通信回路などの回路を含んでおりそれぞれの回路に必要な入出力のために例えば64個の端子が用いられる。例を挙げればアドレスデコード回路の出力端子としてチップセレクト信号CS0〜CS11の12個の出力端子が用いられる。
図2は従来の遊技機制御用マイクロコンピュータでは新しい機能(図面ではパラレルポート回路)を追加しようとすると、チップセレクト信号であるCS0〜CS11の12本のうち、8本を削除して、パラレルポート回路からの出力信号(PA0〜PA3)の4本と入力信号(PB0〜PB3)の4本に割り当てるなどの方法をとらざるを得なかったということを表すブロック図である。図2の楕円で囲んだ部分に示すようにこの例ではチップセレクト信号に使用する端子数を12個から4個に低減し、その代わりにパラレルポート回路の出力端子4個及び入力端子4個を設けている。
遊技機制御用チップは、従来、SDIPやZIPなどのパッケージを使用しているが、新たな機能を追加するためにはこれらのパッケージの端子数自体を増やしたものを採用することも考えられる。しかし端子数を増やすとパッケージが大きくなることによるコスト増といった問題の他にも、パッケージ自体に反りや強度低下が発生する等の物理的な製造上の問題も起こりうるため、現状の端子数を増やすことは困難である。
このように、新たな機能を追加しようとするとそれに使用する端子を確保するために他の機能を削除して割り当てる必要があった。そこで、本発明は、アドレスバス出力に用いる端子数を低減することにより新機能の追加に対応できる遊技機制御用チップを提供することを目的とする。
【課題を解決するための手段】
【0005】
かかる課題を解決すべく、本発明にかかる遊技機制御用チップは、遊技機内部の基板上に搭載されて、遊技機を制御する遊技機制御用チップであって、該遊技機制御用チップ内に設けられたマルチプレクサによりn個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力し、該外部出力端子に出力されたアドレスバス信号をm本の信号線により前記遊技機制御用チップ外の回路に送信するものである。
【0006】
請求項2に記載した発明は、遊技機内部の基板上に搭載されて、遊技機を制御する遊技機制御用チップのアドレスバス出力方法であって、該遊技機制御用チップ内のマルチプレクサによりn個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力する外部端子出力ステップと、該外部端子出力ステップにより出力されたアドレスバス信号をm本の信号線により前記遊技機制御用チップ外の回路に送信するアドレス信号送信ステップと、からなるものである。
【0007】
請求項3に記載した発明は、請求項1に記載した遊技機制御用チップであって、前記m個の外部出力端子から出力する信号のほかに、それらの信号を前記遊技機制御用チップ外の回路にて取得するタイミングを示す信号を当該回路に送信するものである。
【0008】
請求項4に記載した発明は、拡張可能な2のべき乗のバイト数のエリアを持つチップセレクト信号を出力する端子を有する請求項3記載の遊技機制御用チップである。
請求項5に記載した発明は、遊技機制御用チップと、ラッチ回路と、デコード回路と、1又は複数の外部I/Oデバイスとを有し、遊技機内部に設けて遊技機を制御する遊技機制御用基板であって、前記遊技機制御用チップは、その内部に設けられたマルチプレクサにより、n個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力した時分割されたアドレスバス信号と、該時分割されたアドレスバス信号を識別する信号と、アドレスバス変化の同期を取るための信号とを前記ラッチ回路に出力し、拡張可能なチップセレクト信号を前記デコード回路に出力し、制御信号を外部I/Oデバイスに送信し、前記ラッチ回路は、前記遊技機制御用チップから入力されたm個の時分割されたアドレスバス信号をラッチして前記デコード回路に出力し、前記デコード回路は、前記ラッチ回路から入力されたm個の時分割されたアドレスバス信号と、前記遊技機制御用チップから入力された拡張可能なチップセレクト信号とを受けて、デコードしたチップセレクト信号を前記外部I/Oデバイスに送り、前記外部I/Oデバイスは、前記デコード回路のデコードしたチップセレクト信号を受けて、前記遊技機制御用チップの制御信号のもとで動作をするものである。
請求項6に記載した発明は、遊技機制御用チップと、ラッチ回路と、デコード回路と、1又は複数の外部I/Oデバイスとを有し、遊技機内部に設けて遊技機を制御する遊技機制御用基板における遊技機制御方法であって、前記遊技機制御用チップが、その内部に設けられたマルチプレクサにより、n個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力し、該外部出力端子に出力されたアドレスバス信号をm本の信号線により、前記ラッチ回路に送信するとともに、マルチプレクサによりマルチプレクスしたアドレスを識別する信号を、同期を取るための信号とを送るマルチプレクス段階と、該マルチプレクス段階にてマルチプレクスされたアドレスバス信号を前記ラッチ回路がラッチして前記デコード回路に送るラッチ段階と、該ラッチ段階にてラッチされた信号を前記デコード回路が、前記遊技機制御用チップからの信号を受けてデコードし、前記外部I/Oデバイスに送るデコード段階と、該デコード段階にてデコードされた信号と、前記遊技機制御用チップからの信号とを受けて、前記外部I/Oデバイスが前記遊技機制御用チップの制御のもとで動作をする外部I/Oデバイス制御段階とを有するものである。
【発明の効果】
【0009】
本発明により、従来のチップよりも少ない本数のアドレス用外部端子のみで全てのメモリ空間を示すことが可能となったため、第三者検査機関または試験機関におけるアドレスの観測を可能とする。さらに遊技機製造メーカの多機能化の要望にも応えやすくなる。また遊技機制御用チップに本来的に要求されるセキュリティ機能を強化すべく不正監視のための新しい照合機能などを追加することも可能となる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照しつつ本発明の実施形態について説明する。
【0011】
図3は本件発明のブロック図である。図1のブロック図と比べて異なるのは、アドレスバスの信号A0〜A15を16個の出力端子を用いて出力するのをやめて、アドレスバスマルチプレクサ生成回路の出力信号MA0〜MA3及びAL−STBに5端子用い、追加新機能の出力にNEW0〜NEW5の6端子を入力にNEW6〜NEW10の5端子を用いることとした点である。
さらに図3を図2と比べると、図2ではアドレスバスの信号の出力には16端子を用いたままアドレスデコード回路の出力端子を12個から4個に減らすことにより新機能回路(図2ではパラレルポート回路)の入出力にそれぞれ4個の端子をあてることとしたのに対し、図3ではアドレスデコード回路の出力端子は12端子を用いたまま、アドレスバスの信号の出力に16端子を用いるのはやめてアドレスバスマルチプレクサ生成回路の出力に5端子、追加新機能回路の入出力に11端子用いることとした点である。
また、図4は、図3のブロック図に外部拡張用アドレス端子EXCSを別途用意し、追加新機能回路の入出力に10端子用いることとしたものである。
【実施例1】
【0012】
図5は、チップ外部のデコード回路と接続してチップセレクト信号を拡張した例(実施例1)を示すブロック図である。ラッチ回路20は遊技機制御用チップ10の外部に設けられた回路であって遊技機制御用チップ10のクロック信号の出力SCLKO、アドレスバスマルチプレクサ生成回路の出力信号MA0〜MA3及びAL−STBを取り込んで、デコード回路30に対しアドレスバス信号EA0〜EA3の4つの信号を出力する。そしてデコード回路30はラッチ回路20と同様に遊技機制御用チップ10の外部に設けられた回路であって、ラッチ回路20からのアドレスバス信号EA0〜EA3及び遊技機制御用チップ110のアドレス空間の任意の16バイトを指定する信号であるEXCS信号を取り込んで拡張チップセレクト信号EXTCS0〜EXTCS15を生成する回路である。これにより4本のアドレスバス信号線から16本のチップセレクト信号を取り出すことが可能となる。
【実施例2】
【0013】
図6は、チップ外部のI/Oデバイスと接続した例を示すブロック図である。ラッチ回路20は実施例1と同様に、遊技機制御用チップ10の外部に設けられた回路であって遊技機制御用チップ10のクロック信号の出力SCLKO、アドレスバスマルチプレクサ生成回路の出力信号MA0〜MA3及びAL−STBを取り込んで、外部I/Oデバイス40に対しアドレスバス信号EA0〜EA3の4つの信号を出力する。外部I/Oデバイス40はラッチ回路20からアドレスバス信号EA0〜EA3を取り込み、遊技機制御用チップ10からクロック信号SCLKO、データバス信号D0〜D7、リードストローブ出力信号XRD、ライトストローブ出力信号XWR、チップセレクト信号EXCSを取り込むことによって遊技機制御用チップ10との間で適切なやり取りを実行し、遊技機制御用チップ110の管理下において、外部I/Oデバイスにデータの入出力を行う。
【0014】
図7は、上述の実施例1(図5)、実施例2(図6)の場合のタイミングチャートであって、ラッチ回路からの出力(EA0〜EA3)とチップセレクト信号(EXCS)等のタイミングを表した図である。図7の最上段はチップ外部からクロック回路に入力されるクロック信号EXでありその出力がCPUに供給されると同時に遊技機制御用チップ110より出力される内部システムクロック信号(SCLKO)である(図7の2段目)。SCLKOの立ち上がりから次の立ち上がりまでを1つの周期としてT1,T2,T3,T4の周期が定義付けられる。
【0015】
図7の3段目のA0−A15は16ビットアドレスバスを示すタイミングチャートである。内蔵メモリやI/Oデバイスとのデータ送受信のためのアドレスを指定する信号である。この16ビットアドレスバスの信号は本発明においては遊技機制御用チップ内のマルチプレクサを用いてMA0,MA1,MA2,MA3の4つの端子に4回時分割されてそれぞれ出力される。図7の上から4段目から7段目までにその様子が示されている。
【0016】
図7の8段目のAL−STBはラッチ回路20がMA0〜MA3信号をラッチし、A0からA3を出力するタイミングを示す信号であり、時分割されたアドレス信号の先頭を示す信号である。図7の9段目のXMREQはメモリ空間へのリクエスト信号を示すタイミングチャートである。メモリのアクセス期間であることを示す信号であって、メモリアクセスのための実行アドレスがアドレスバスから出力されているときにXMREQはロウレベルを出力する。またメモリリフレッシュ期間中もXRFSHとともにロウレベルを出力する。
【0017】
図7の10段目から13段目のEA0〜EA3はラッチ回路20の出力信号でありデコード回路30の入力信号または外部I/Oデバイス40の入力信号となる信号である。
【0018】
図7の14段目のEXCSは遊技機制御用チップ10の16バイトのメモリ空間を持ったチップセレクト出力信号でありラッチ回路30又は外部I/Oデバイス40の入力信号である。
【0019】
図8は、オペコードフェッチサイクルのタイミングチャートである。信号EXは、チップ外部から遊技機制御用チップ10又は110のクロック回路に入力されるクロック信号で、そのクロック回路からの出力がCPUに供給されると同時に外部へ出力される内部システムクロック信号SCLKOである(図7の2段目)。SCLKOの立ち上がりから次の立ち上がりまでを1つの周期としてT1,T2,T3,T4の周期が定義付けられる。
【0020】
図8の3段目のA0−A15は、遊技機制御用チップ10又は110の内部16ビットアドレスバスを示すタイミングチャートである。メモリやI/Oデバイスとのデータ送受信のためのアドレスを指定する信号である。オペコードフェッチサイクルのT1,T2ステートの期間はプログラムカウンタが出力され、T3,T4ステートの期間はリフレッシュアドレスが出力される。この16ビットアドレスバスの信号は本発明においては遊技機制御用チップ内のマルチプレクサを用いてMA0,MA1,MA2,MA3の4つの端子に4回時分割されてそれぞれ出力される。図8の上から4段目から7段目までにその様子が示されている。
【0021】
図8の8段目のAL−STBはラッチ回路20がMA0〜MA3信号をラッチし、A0からA3を出力するタイミングを示す信号であり、時分割されたアドレス信号の先頭を示す信号である。図8の9段目のXM1はマシンサイクル1(M1サイクル)を示す出力信号のタイミングチャートである。M1サイクル実行中(オペコードフェッチ中)にロウレベルを出力する。この信号と共にXMREQもロウレベルを出力する。図8の10段目のXMREQはメモリ空間へのリクエスト信号を示すタイミングチャートである。メモリのアクセス期間であることを示す信号であって、メモリアクセスのための実効アドレスがアドレスバスから出力されているときにXMREQはロウレベルを出力する。またメモリリフレッシュ期間中もXRFSHとともにロウレベルを出力する。
【0022】
図8の11段目のXRDはリードストローブ出力信号を示すタイミングチャートである。リードサイクル時にロウレベルを出力する。
【0023】
図8の12段目のD0−D7は8ビットデータ入出力バスのタイミングチャートである。メモリやI/Oデバイスとのデータ送受信を行うものである。データ入力時以外の破線の部分はハイインピーダンスを示す。
【0024】
図8の13段目のXRFSHはリフレッシュ信号出力のタイミングチャートである。アドレスバスの下位7ビット(A0−A6)から、ダイナミックメモリのリフレッシュ用アドレス出力時にロウレベルを出力する。この信号と共にXMREQ信号もロウレベルを出力する。
【0025】
図9は、外部メモリへの読み込み又は書き込みのタイミングチャートである。図9の1段目から8段目までは図8に出てきた信号と同様であるが、図8が周期T1からT4までかけて実行されるサイクルであるのに対し、図9のサイクルはT1からT3までで完了するものである。
【0026】
図9のXCSIOnはユーザプログラムの外部デバイスへのチップセレクト出力信号のタイミングチャートである。ここでnは0から3までの数字のどれかである。外部デバイス用デコード出力レジスタ(EDS)の設定によりメモリマップドI/O方式、またはI/OマップドI/O方式のどちらか一方を選択してこれらの端子から外部デバイスへのチップセレクト信号を出力させることができる。
【0027】
図9の12段目のD0−D7は8ビットデータ入出力バスを読み込み時に関して描いたタイミングチャートである。
【0028】
図9の13段目のXWRはライトストローブ出力端子の信号を書き込み時に関して描いたタイミングチャートである。書き込みサイクル時にロウレベルを出力する。
【0029】
図9の14段目のD0−D7は8ビットデータ入出力バスを書き込み時に関して描いたタイミングチャートである。
【0030】
図10は、内部I/Oへの読み込み又は書き込みのタイミングチャートである。2段目のSCLKOではT1,T2,TW,T3の4つのステートを繰り返す。ここでTWはウエイトステートであってCPUにより自動的に挿入される。
【0031】
図10の9段目のXIORQはI/O空間へのリクエスト信号である。入出力動作時(IN/OUT命令実行時)にロウレベルを出力する。
【0032】
なお本実施例では16本のアドレスバス出力を4本の出力端子で観測可能とする方法を、発明を実施するための最良の形態として示したが、本発明が、これに出力端子の本数自体は限定されることなく、同様の方法で、16本のアドレスバス出力を8本、あるいは16本のアドレスバス出力を2本の出力端子で観測するようにしてもよい。さらに、アドレスバスの出力の一部(例えば、上位8ビットあるいは下位8ビット)のみを、マルチプレクサにより切り換えて、出力するようにして新機能を追加するための端子を確保してもよい。新機能を追加するための端子は耐ノイズ特性を向上させるために、電源(GND)に接続するようにして使用してもよい。
【産業上の利用可能性】
【0033】
以上、説明したように、本発明は、従来16本のアドレス端子で示していたアドレス空間を4本の外部出力端子で出力することを可能にしたので、限られたピンの有効利用を図ることができた。そして遊技機制御用チップの設計の自由度を高め、さらに遊技機の多機能化への可能性を高めた。特に遊技機の検査に必須とされる第三者検査機関の検査または必要な照合機能を実現する可能性を広げた。また容易に外部回路で16本のチップセレクト信号を拡張することが可能となった。そして外部のI/Oデバイスにも接続可能となった。
【図面の簡単な説明】
【0034】
【図1】従来の遊技機制御用マイクロコンピュータのブロック図である。
【図2】従来の遊技機制御用マイクロコンピュータでは新しい機能(図面ではパラレルポート回路)を追加しようとすると、チップセレクト信号であるCS0〜CS11の12本のうち、8本を削除して、パラレルポート回路からの出力信号(PA0〜PA3)の4本と入力信号(PB0〜PB3)の4本に割り当てるなどの方法をとらざるを得なかったということを表すブロック図である。
【図3】本件発明のブロック図である。
【図4】本件発明で外部拡張用チップセレクト端子を設けた場合のブロック図である。
【図5】チップ外部のデコード回路と接続してチップセレクト信号を拡張した例を示すブロック図である。
【図6】チップ外部のI/Oデバイスと接続した例を示すブロック図である。
【図7】図5、図6の場合のタイミングチャートであって、ラッチ回路からの出力(EA0〜EA3)とチップセレクト信号(EXCS)等のタイミングを表した図である。
【図8】オペコードフェッチサイクルのタイミングチャートである。
【図9】外部メモリへの読み込み又は書き込みのタイミングチャートである。
【図10】内部I/Oへの読み込み又は書き込みのタイミングチャートである。
【符号の説明】
【0035】
10,110 遊技機制御用チップ
20 ラッチ回路
30 デコード回路
40,41,48 外部I/Oデバイス
【技術分野】
【0001】
本発明は、遊技機の分野に属し、パチンコ遊技機や回胴式遊技機等に使用される遊技機制御用チップのアドレスバス出力に関する。
【背景技術】
【0002】
<従来の遊技機制御用チップ>パチンコやパチスロ等の遊技機には、遊技機メーカが作成した遊技機制御用プログラムを記憶し遊技機の制御を行う遊技機制御用チップが使用されている。該遊技機制御用チップは外部の回路との情報のやり取りのために16本のアドレス端子を使用していた。
【0003】
特許文献1には情報処理装置においてマイクロコンピュータの端子数を低減することが提案されている。特許文献2にはマイクロコンピュータの汎用ポートをアドレスバスに切り替えて用いることが提案されている。
【特許文献1】特開平10−254765号公報
【特許文献2】特開平5−334229号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
パチンコ、パチスロといった遊技機の関連事業は、製造から遊技場への設置に至るまで「風俗営業等の規制及び業務の適正化等に関する法律(略称:風営法、風適法)」の規制が適用されている業界であり、遊技機は同法に規定された試験機関の試験に合格したものでないと設置することができない。試験機関の試験では、遊技機の制御プログラムが正常に動作しているか否かを監視するために、遊技機制御用チップのアドレスバスの出力を観測している。そのため、一般的なマイクロコンピュータチップがアドレスバスを使用せず、外部I/Oアクセス用のポートを使用して端子の有効利用をしているのに対し、遊技機制御用チップは、アドレスバスの外部出力端子が必須となるという業界特有の事情がある。
図1は従来の遊技機制御用マイクロコンピュータのブロック図である。このマイクロコンピュータは遊技機制御用チップと呼ばれるものであってこのチップ内にCPU、リセット/割込みコントローラ、ROM、RAM、照合用ブロック、クロック回路、アドレスデコード回路、内蔵メモリアクセス制御/アドレスデコード回路、乱数回路、タイマ回路、シリアル通信回路などの回路を含んでおりそれぞれの回路に必要な入出力のために例えば64個の端子が用いられる。例を挙げればアドレスデコード回路の出力端子としてチップセレクト信号CS0〜CS11の12個の出力端子が用いられる。
図2は従来の遊技機制御用マイクロコンピュータでは新しい機能(図面ではパラレルポート回路)を追加しようとすると、チップセレクト信号であるCS0〜CS11の12本のうち、8本を削除して、パラレルポート回路からの出力信号(PA0〜PA3)の4本と入力信号(PB0〜PB3)の4本に割り当てるなどの方法をとらざるを得なかったということを表すブロック図である。図2の楕円で囲んだ部分に示すようにこの例ではチップセレクト信号に使用する端子数を12個から4個に低減し、その代わりにパラレルポート回路の出力端子4個及び入力端子4個を設けている。
遊技機制御用チップは、従来、SDIPやZIPなどのパッケージを使用しているが、新たな機能を追加するためにはこれらのパッケージの端子数自体を増やしたものを採用することも考えられる。しかし端子数を増やすとパッケージが大きくなることによるコスト増といった問題の他にも、パッケージ自体に反りや強度低下が発生する等の物理的な製造上の問題も起こりうるため、現状の端子数を増やすことは困難である。
このように、新たな機能を追加しようとするとそれに使用する端子を確保するために他の機能を削除して割り当てる必要があった。そこで、本発明は、アドレスバス出力に用いる端子数を低減することにより新機能の追加に対応できる遊技機制御用チップを提供することを目的とする。
【課題を解決するための手段】
【0005】
かかる課題を解決すべく、本発明にかかる遊技機制御用チップは、遊技機内部の基板上に搭載されて、遊技機を制御する遊技機制御用チップであって、該遊技機制御用チップ内に設けられたマルチプレクサによりn個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力し、該外部出力端子に出力されたアドレスバス信号をm本の信号線により前記遊技機制御用チップ外の回路に送信するものである。
【0006】
請求項2に記載した発明は、遊技機内部の基板上に搭載されて、遊技機を制御する遊技機制御用チップのアドレスバス出力方法であって、該遊技機制御用チップ内のマルチプレクサによりn個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力する外部端子出力ステップと、該外部端子出力ステップにより出力されたアドレスバス信号をm本の信号線により前記遊技機制御用チップ外の回路に送信するアドレス信号送信ステップと、からなるものである。
【0007】
請求項3に記載した発明は、請求項1に記載した遊技機制御用チップであって、前記m個の外部出力端子から出力する信号のほかに、それらの信号を前記遊技機制御用チップ外の回路にて取得するタイミングを示す信号を当該回路に送信するものである。
【0008】
請求項4に記載した発明は、拡張可能な2のべき乗のバイト数のエリアを持つチップセレクト信号を出力する端子を有する請求項3記載の遊技機制御用チップである。
請求項5に記載した発明は、遊技機制御用チップと、ラッチ回路と、デコード回路と、1又は複数の外部I/Oデバイスとを有し、遊技機内部に設けて遊技機を制御する遊技機制御用基板であって、前記遊技機制御用チップは、その内部に設けられたマルチプレクサにより、n個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力した時分割されたアドレスバス信号と、該時分割されたアドレスバス信号を識別する信号と、アドレスバス変化の同期を取るための信号とを前記ラッチ回路に出力し、拡張可能なチップセレクト信号を前記デコード回路に出力し、制御信号を外部I/Oデバイスに送信し、前記ラッチ回路は、前記遊技機制御用チップから入力されたm個の時分割されたアドレスバス信号をラッチして前記デコード回路に出力し、前記デコード回路は、前記ラッチ回路から入力されたm個の時分割されたアドレスバス信号と、前記遊技機制御用チップから入力された拡張可能なチップセレクト信号とを受けて、デコードしたチップセレクト信号を前記外部I/Oデバイスに送り、前記外部I/Oデバイスは、前記デコード回路のデコードしたチップセレクト信号を受けて、前記遊技機制御用チップの制御信号のもとで動作をするものである。
請求項6に記載した発明は、遊技機制御用チップと、ラッチ回路と、デコード回路と、1又は複数の外部I/Oデバイスとを有し、遊技機内部に設けて遊技機を制御する遊技機制御用基板における遊技機制御方法であって、前記遊技機制御用チップが、その内部に設けられたマルチプレクサにより、n個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力し、該外部出力端子に出力されたアドレスバス信号をm本の信号線により、前記ラッチ回路に送信するとともに、マルチプレクサによりマルチプレクスしたアドレスを識別する信号を、同期を取るための信号とを送るマルチプレクス段階と、該マルチプレクス段階にてマルチプレクスされたアドレスバス信号を前記ラッチ回路がラッチして前記デコード回路に送るラッチ段階と、該ラッチ段階にてラッチされた信号を前記デコード回路が、前記遊技機制御用チップからの信号を受けてデコードし、前記外部I/Oデバイスに送るデコード段階と、該デコード段階にてデコードされた信号と、前記遊技機制御用チップからの信号とを受けて、前記外部I/Oデバイスが前記遊技機制御用チップの制御のもとで動作をする外部I/Oデバイス制御段階とを有するものである。
【発明の効果】
【0009】
本発明により、従来のチップよりも少ない本数のアドレス用外部端子のみで全てのメモリ空間を示すことが可能となったため、第三者検査機関または試験機関におけるアドレスの観測を可能とする。さらに遊技機製造メーカの多機能化の要望にも応えやすくなる。また遊技機制御用チップに本来的に要求されるセキュリティ機能を強化すべく不正監視のための新しい照合機能などを追加することも可能となる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照しつつ本発明の実施形態について説明する。
【0011】
図3は本件発明のブロック図である。図1のブロック図と比べて異なるのは、アドレスバスの信号A0〜A15を16個の出力端子を用いて出力するのをやめて、アドレスバスマルチプレクサ生成回路の出力信号MA0〜MA3及びAL−STBに5端子用い、追加新機能の出力にNEW0〜NEW5の6端子を入力にNEW6〜NEW10の5端子を用いることとした点である。
さらに図3を図2と比べると、図2ではアドレスバスの信号の出力には16端子を用いたままアドレスデコード回路の出力端子を12個から4個に減らすことにより新機能回路(図2ではパラレルポート回路)の入出力にそれぞれ4個の端子をあてることとしたのに対し、図3ではアドレスデコード回路の出力端子は12端子を用いたまま、アドレスバスの信号の出力に16端子を用いるのはやめてアドレスバスマルチプレクサ生成回路の出力に5端子、追加新機能回路の入出力に11端子用いることとした点である。
また、図4は、図3のブロック図に外部拡張用アドレス端子EXCSを別途用意し、追加新機能回路の入出力に10端子用いることとしたものである。
【実施例1】
【0012】
図5は、チップ外部のデコード回路と接続してチップセレクト信号を拡張した例(実施例1)を示すブロック図である。ラッチ回路20は遊技機制御用チップ10の外部に設けられた回路であって遊技機制御用チップ10のクロック信号の出力SCLKO、アドレスバスマルチプレクサ生成回路の出力信号MA0〜MA3及びAL−STBを取り込んで、デコード回路30に対しアドレスバス信号EA0〜EA3の4つの信号を出力する。そしてデコード回路30はラッチ回路20と同様に遊技機制御用チップ10の外部に設けられた回路であって、ラッチ回路20からのアドレスバス信号EA0〜EA3及び遊技機制御用チップ110のアドレス空間の任意の16バイトを指定する信号であるEXCS信号を取り込んで拡張チップセレクト信号EXTCS0〜EXTCS15を生成する回路である。これにより4本のアドレスバス信号線から16本のチップセレクト信号を取り出すことが可能となる。
【実施例2】
【0013】
図6は、チップ外部のI/Oデバイスと接続した例を示すブロック図である。ラッチ回路20は実施例1と同様に、遊技機制御用チップ10の外部に設けられた回路であって遊技機制御用チップ10のクロック信号の出力SCLKO、アドレスバスマルチプレクサ生成回路の出力信号MA0〜MA3及びAL−STBを取り込んで、外部I/Oデバイス40に対しアドレスバス信号EA0〜EA3の4つの信号を出力する。外部I/Oデバイス40はラッチ回路20からアドレスバス信号EA0〜EA3を取り込み、遊技機制御用チップ10からクロック信号SCLKO、データバス信号D0〜D7、リードストローブ出力信号XRD、ライトストローブ出力信号XWR、チップセレクト信号EXCSを取り込むことによって遊技機制御用チップ10との間で適切なやり取りを実行し、遊技機制御用チップ110の管理下において、外部I/Oデバイスにデータの入出力を行う。
【0014】
図7は、上述の実施例1(図5)、実施例2(図6)の場合のタイミングチャートであって、ラッチ回路からの出力(EA0〜EA3)とチップセレクト信号(EXCS)等のタイミングを表した図である。図7の最上段はチップ外部からクロック回路に入力されるクロック信号EXでありその出力がCPUに供給されると同時に遊技機制御用チップ110より出力される内部システムクロック信号(SCLKO)である(図7の2段目)。SCLKOの立ち上がりから次の立ち上がりまでを1つの周期としてT1,T2,T3,T4の周期が定義付けられる。
【0015】
図7の3段目のA0−A15は16ビットアドレスバスを示すタイミングチャートである。内蔵メモリやI/Oデバイスとのデータ送受信のためのアドレスを指定する信号である。この16ビットアドレスバスの信号は本発明においては遊技機制御用チップ内のマルチプレクサを用いてMA0,MA1,MA2,MA3の4つの端子に4回時分割されてそれぞれ出力される。図7の上から4段目から7段目までにその様子が示されている。
【0016】
図7の8段目のAL−STBはラッチ回路20がMA0〜MA3信号をラッチし、A0からA3を出力するタイミングを示す信号であり、時分割されたアドレス信号の先頭を示す信号である。図7の9段目のXMREQはメモリ空間へのリクエスト信号を示すタイミングチャートである。メモリのアクセス期間であることを示す信号であって、メモリアクセスのための実行アドレスがアドレスバスから出力されているときにXMREQはロウレベルを出力する。またメモリリフレッシュ期間中もXRFSHとともにロウレベルを出力する。
【0017】
図7の10段目から13段目のEA0〜EA3はラッチ回路20の出力信号でありデコード回路30の入力信号または外部I/Oデバイス40の入力信号となる信号である。
【0018】
図7の14段目のEXCSは遊技機制御用チップ10の16バイトのメモリ空間を持ったチップセレクト出力信号でありラッチ回路30又は外部I/Oデバイス40の入力信号である。
【0019】
図8は、オペコードフェッチサイクルのタイミングチャートである。信号EXは、チップ外部から遊技機制御用チップ10又は110のクロック回路に入力されるクロック信号で、そのクロック回路からの出力がCPUに供給されると同時に外部へ出力される内部システムクロック信号SCLKOである(図7の2段目)。SCLKOの立ち上がりから次の立ち上がりまでを1つの周期としてT1,T2,T3,T4の周期が定義付けられる。
【0020】
図8の3段目のA0−A15は、遊技機制御用チップ10又は110の内部16ビットアドレスバスを示すタイミングチャートである。メモリやI/Oデバイスとのデータ送受信のためのアドレスを指定する信号である。オペコードフェッチサイクルのT1,T2ステートの期間はプログラムカウンタが出力され、T3,T4ステートの期間はリフレッシュアドレスが出力される。この16ビットアドレスバスの信号は本発明においては遊技機制御用チップ内のマルチプレクサを用いてMA0,MA1,MA2,MA3の4つの端子に4回時分割されてそれぞれ出力される。図8の上から4段目から7段目までにその様子が示されている。
【0021】
図8の8段目のAL−STBはラッチ回路20がMA0〜MA3信号をラッチし、A0からA3を出力するタイミングを示す信号であり、時分割されたアドレス信号の先頭を示す信号である。図8の9段目のXM1はマシンサイクル1(M1サイクル)を示す出力信号のタイミングチャートである。M1サイクル実行中(オペコードフェッチ中)にロウレベルを出力する。この信号と共にXMREQもロウレベルを出力する。図8の10段目のXMREQはメモリ空間へのリクエスト信号を示すタイミングチャートである。メモリのアクセス期間であることを示す信号であって、メモリアクセスのための実効アドレスがアドレスバスから出力されているときにXMREQはロウレベルを出力する。またメモリリフレッシュ期間中もXRFSHとともにロウレベルを出力する。
【0022】
図8の11段目のXRDはリードストローブ出力信号を示すタイミングチャートである。リードサイクル時にロウレベルを出力する。
【0023】
図8の12段目のD0−D7は8ビットデータ入出力バスのタイミングチャートである。メモリやI/Oデバイスとのデータ送受信を行うものである。データ入力時以外の破線の部分はハイインピーダンスを示す。
【0024】
図8の13段目のXRFSHはリフレッシュ信号出力のタイミングチャートである。アドレスバスの下位7ビット(A0−A6)から、ダイナミックメモリのリフレッシュ用アドレス出力時にロウレベルを出力する。この信号と共にXMREQ信号もロウレベルを出力する。
【0025】
図9は、外部メモリへの読み込み又は書き込みのタイミングチャートである。図9の1段目から8段目までは図8に出てきた信号と同様であるが、図8が周期T1からT4までかけて実行されるサイクルであるのに対し、図9のサイクルはT1からT3までで完了するものである。
【0026】
図9のXCSIOnはユーザプログラムの外部デバイスへのチップセレクト出力信号のタイミングチャートである。ここでnは0から3までの数字のどれかである。外部デバイス用デコード出力レジスタ(EDS)の設定によりメモリマップドI/O方式、またはI/OマップドI/O方式のどちらか一方を選択してこれらの端子から外部デバイスへのチップセレクト信号を出力させることができる。
【0027】
図9の12段目のD0−D7は8ビットデータ入出力バスを読み込み時に関して描いたタイミングチャートである。
【0028】
図9の13段目のXWRはライトストローブ出力端子の信号を書き込み時に関して描いたタイミングチャートである。書き込みサイクル時にロウレベルを出力する。
【0029】
図9の14段目のD0−D7は8ビットデータ入出力バスを書き込み時に関して描いたタイミングチャートである。
【0030】
図10は、内部I/Oへの読み込み又は書き込みのタイミングチャートである。2段目のSCLKOではT1,T2,TW,T3の4つのステートを繰り返す。ここでTWはウエイトステートであってCPUにより自動的に挿入される。
【0031】
図10の9段目のXIORQはI/O空間へのリクエスト信号である。入出力動作時(IN/OUT命令実行時)にロウレベルを出力する。
【0032】
なお本実施例では16本のアドレスバス出力を4本の出力端子で観測可能とする方法を、発明を実施するための最良の形態として示したが、本発明が、これに出力端子の本数自体は限定されることなく、同様の方法で、16本のアドレスバス出力を8本、あるいは16本のアドレスバス出力を2本の出力端子で観測するようにしてもよい。さらに、アドレスバスの出力の一部(例えば、上位8ビットあるいは下位8ビット)のみを、マルチプレクサにより切り換えて、出力するようにして新機能を追加するための端子を確保してもよい。新機能を追加するための端子は耐ノイズ特性を向上させるために、電源(GND)に接続するようにして使用してもよい。
【産業上の利用可能性】
【0033】
以上、説明したように、本発明は、従来16本のアドレス端子で示していたアドレス空間を4本の外部出力端子で出力することを可能にしたので、限られたピンの有効利用を図ることができた。そして遊技機制御用チップの設計の自由度を高め、さらに遊技機の多機能化への可能性を高めた。特に遊技機の検査に必須とされる第三者検査機関の検査または必要な照合機能を実現する可能性を広げた。また容易に外部回路で16本のチップセレクト信号を拡張することが可能となった。そして外部のI/Oデバイスにも接続可能となった。
【図面の簡単な説明】
【0034】
【図1】従来の遊技機制御用マイクロコンピュータのブロック図である。
【図2】従来の遊技機制御用マイクロコンピュータでは新しい機能(図面ではパラレルポート回路)を追加しようとすると、チップセレクト信号であるCS0〜CS11の12本のうち、8本を削除して、パラレルポート回路からの出力信号(PA0〜PA3)の4本と入力信号(PB0〜PB3)の4本に割り当てるなどの方法をとらざるを得なかったということを表すブロック図である。
【図3】本件発明のブロック図である。
【図4】本件発明で外部拡張用チップセレクト端子を設けた場合のブロック図である。
【図5】チップ外部のデコード回路と接続してチップセレクト信号を拡張した例を示すブロック図である。
【図6】チップ外部のI/Oデバイスと接続した例を示すブロック図である。
【図7】図5、図6の場合のタイミングチャートであって、ラッチ回路からの出力(EA0〜EA3)とチップセレクト信号(EXCS)等のタイミングを表した図である。
【図8】オペコードフェッチサイクルのタイミングチャートである。
【図9】外部メモリへの読み込み又は書き込みのタイミングチャートである。
【図10】内部I/Oへの読み込み又は書き込みのタイミングチャートである。
【符号の説明】
【0035】
10,110 遊技機制御用チップ
20 ラッチ回路
30 デコード回路
40,41,48 外部I/Oデバイス
【特許請求の範囲】
【請求項1】
遊技機内部の基板上に搭載されて、遊技機を制御する遊技機制御用チップであって、
該遊技機制御用チップ内に設けられたマルチプレクサによりn個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力し、
該外部出力端子に出力されたアドレスバス信号をm本の信号線により前記遊技機制御用チップ外の回路に送信する遊技機制御用チップ。
【請求項2】
遊技機内部の基板上に搭載されて、遊技機を制御する遊技機制御用チップのアドレスバス出力方法であって、
該遊技機制御用チップ内のマルチプレクサによりn個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力する外部端子出力ステップと、
該外部端子出力ステップにより出力されたアドレスバス信号をm本の信号線により前記遊技機制御用チップ外の回路に送信するアドレス信号送信ステップと、
からなる遊技機制御用チップのアドレスバス出力方法。
【請求項3】
請求項1に記載した遊技機制御用チップであって、
前記m個の外部出力端子から出力する信号のほかに、それらの信号を前記遊技機制御用チップ外の回路にて取得するタイミングを示す信号を当該回路に送信する遊技機制御用チップ。
【請求項4】
拡張可能な2のべき乗のバイト数のエリアを持つチップセレクト信号を出力する端子を有する請求項3記載の遊技機制御用チップ。
【請求項5】
遊技機制御用チップと、ラッチ回路と、デコード回路と、1又は複数の外部I/Oデバイスとを有し、遊技機内部に設けて遊技機を制御する遊技機制御用基板であって、
前記遊技機制御用チップは、その内部に設けられたマルチプレクサにより、n個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力した時分割されたアドレスバス信号と、該時分割されたアドレスバス信号を識別する信号と、アドレスバス変化の同期を取るための信号とを前記ラッチ回路に出力し、拡張可能なチップセレクト信号を前記デコード回路に出力し、制御信号を外部I/Oデバイスに送信し、
前記ラッチ回路は、前記遊技機制御用チップから入力されたm個の時分割されたアドレスバス信号をラッチして前記デコード回路に出力し、
前記デコード回路は、前記ラッチ回路から入力されたm個の時分割されたアドレスバス信号と、前記遊技機制御用チップから入力された拡張可能なチップセレクト信号とを受けて、デコードしたチップセレクト信号を前記外部I/Oデバイスに送り、
前記外部I/Oデバイスは、前記デコード回路のデコードしたチップセレクト信号を受けて、前記遊技機制御用チップの制御信号のもとで動作をする遊技機制御用基板。
【請求項6】
遊技機制御用チップと、ラッチ回路と、デコード回路と、1又は複数の外部I/Oデバイスとを有し、遊技機内部に設けて遊技機を制御する遊技機制御用基板における遊技機制御方法であって、
前記遊技機制御用チップが、その内部に設けられたマルチプレクサにより、n個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力し、該外部出力端子に出力されたアドレスバス信号をm本の信号線により、前記ラッチ回路に送信するとともに、マルチプレクサによりマルチプレクスしたアドレスを識別する信号を、同期を取るための信号とを送るマルチプレクス段階と、
該マルチプレクス段階にてマルチプレクスされたアドレスバス信号を前記ラッチ回路がラッチして前記デコード回路に送るラッチ段階と、
該ラッチ段階にてラッチされた信号を前記デコード回路が、前記遊技機制御用チップからの信号を受けてデコードし、前記外部I/Oデバイスに送るデコード段階と、
該デコード段階にてデコードされた信号と、前記遊技機制御用チップからの信号とを受けて、前記外部I/Oデバイスが前記遊技機制御用チップの制御のもとで動作をする外部I/Oデバイス制御段階と
を有する遊技機制御方法。
【請求項1】
遊技機内部の基板上に搭載されて、遊技機を制御する遊技機制御用チップであって、
該遊技機制御用チップ内に設けられたマルチプレクサによりn個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力し、
該外部出力端子に出力されたアドレスバス信号をm本の信号線により前記遊技機制御用チップ外の回路に送信する遊技機制御用チップ。
【請求項2】
遊技機内部の基板上に搭載されて、遊技機を制御する遊技機制御用チップのアドレスバス出力方法であって、
該遊技機制御用チップ内のマルチプレクサによりn個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力する外部端子出力ステップと、
該外部端子出力ステップにより出力されたアドレスバス信号をm本の信号線により前記遊技機制御用チップ外の回路に送信するアドレス信号送信ステップと、
からなる遊技機制御用チップのアドレスバス出力方法。
【請求項3】
請求項1に記載した遊技機制御用チップであって、
前記m個の外部出力端子から出力する信号のほかに、それらの信号を前記遊技機制御用チップ外の回路にて取得するタイミングを示す信号を当該回路に送信する遊技機制御用チップ。
【請求項4】
拡張可能な2のべき乗のバイト数のエリアを持つチップセレクト信号を出力する端子を有する請求項3記載の遊技機制御用チップ。
【請求項5】
遊技機制御用チップと、ラッチ回路と、デコード回路と、1又は複数の外部I/Oデバイスとを有し、遊技機内部に設けて遊技機を制御する遊技機制御用基板であって、
前記遊技機制御用チップは、その内部に設けられたマルチプレクサにより、n個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力した時分割されたアドレスバス信号と、該時分割されたアドレスバス信号を識別する信号と、アドレスバス変化の同期を取るための信号とを前記ラッチ回路に出力し、拡張可能なチップセレクト信号を前記デコード回路に出力し、制御信号を外部I/Oデバイスに送信し、
前記ラッチ回路は、前記遊技機制御用チップから入力されたm個の時分割されたアドレスバス信号をラッチして前記デコード回路に出力し、
前記デコード回路は、前記ラッチ回路から入力されたm個の時分割されたアドレスバス信号と、前記遊技機制御用チップから入力された拡張可能なチップセレクト信号とを受けて、デコードしたチップセレクト信号を前記外部I/Oデバイスに送り、
前記外部I/Oデバイスは、前記デコード回路のデコードしたチップセレクト信号を受けて、前記遊技機制御用チップの制御信号のもとで動作をする遊技機制御用基板。
【請求項6】
遊技機制御用チップと、ラッチ回路と、デコード回路と、1又は複数の外部I/Oデバイスとを有し、遊技機内部に設けて遊技機を制御する遊技機制御用基板における遊技機制御方法であって、
前記遊技機制御用チップが、その内部に設けられたマルチプレクサにより、n個(nは2以上の整数)のアドレスバス信号を時分割してm個(mはnより小さい整数)の外部出力端子に出力し、該外部出力端子に出力されたアドレスバス信号をm本の信号線により、前記ラッチ回路に送信するとともに、マルチプレクサによりマルチプレクスしたアドレスを識別する信号を、同期を取るための信号とを送るマルチプレクス段階と、
該マルチプレクス段階にてマルチプレクスされたアドレスバス信号を前記ラッチ回路がラッチして前記デコード回路に送るラッチ段階と、
該ラッチ段階にてラッチされた信号を前記デコード回路が、前記遊技機制御用チップからの信号を受けてデコードし、前記外部I/Oデバイスに送るデコード段階と、
該デコード段階にてデコードされた信号と、前記遊技機制御用チップからの信号とを受けて、前記外部I/Oデバイスが前記遊技機制御用チップの制御のもとで動作をする外部I/Oデバイス制御段階と
を有する遊技機制御方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2006−81836(P2006−81836A)
【公開日】平成18年3月30日(2006.3.30)
【国際特許分類】
【出願番号】特願2004−272134(P2004−272134)
【出願日】平成16年9月17日(2004.9.17)
【出願人】(591107481)株式会社エルイーテック (37)
【Fターム(参考)】
【公開日】平成18年3月30日(2006.3.30)
【国際特許分類】
【出願日】平成16年9月17日(2004.9.17)
【出願人】(591107481)株式会社エルイーテック (37)
【Fターム(参考)】
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