集積回路装置及び電子機器
【課題】画像メモリーのアクセス単位より小さい単位で画像を挿入できる集積回路装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、メモリーコントローラー１４０と、リードモディファイライト回路１６０と、を含む。リードモディファイライト回路１６０は、画像メモリー２０に記憶された第１の画像データの各画素のビット数がＮビット（Ｎは自然数）であり、第１の画像データの書き換え単位ビット数がＭビット（ＭはＭ≧Ｎの自然数）であり、メモリーコントローラー１４０の画像メモリー２０に対する１回にアクセス可能なビット数がＬビット（ＬはＬ＞Ｍの自然数）である場合に、Ｌ／Ｍ個（Ｌ、ＭはＮの自然数倍）のライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する第１の画像データの画素データを、第２の画像データの対応する画素データに書き換える。
【解決手段】集積回路装置は、メモリーコントローラー１４０と、リードモディファイライト回路１６０と、を含む。リードモディファイライト回路１６０は、画像メモリー２０に記憶された第１の画像データの各画素のビット数がＮビット（Ｎは自然数）であり、第１の画像データの書き換え単位ビット数がＭビット（ＭはＭ≧Ｎの自然数）であり、メモリーコントローラー１４０の画像メモリー２０に対する１回にアクセス可能なビット数がＬビット（ＬはＬ＞Ｍの自然数）である場合に、Ｌ／Ｍ個（Ｌ、ＭはＮの自然数倍）のライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する第１の画像データの画素データを、第２の画像データの対応する画素データに書き換える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
種々の画像を表示する表示装置には、表示制御を行う表示コントローラーが一般に用いられている（例えば、特許文献１に開示された表示コントローラー）。表示コントローラーは、ホスト等から入力された画像データを画像メモリーに記憶し、その画像データに基づいて表示制御を行う。このとき、画像メモリーに格納されている画像の一部に、他の画像を挿入して表示したい場合がある。
【０００３】
しかしながら、挿入する他の画像の画像データを画像メモリーに直接書き込む場合には、画像メモリーのアクセス単位でしか書き込むことができず、アクセス単位より小さい単位で書き換えられない場合がある。例えば、画像メモリーの１アドレスが１６ビットであり、１画素の画素データが１ビットの場合、１アドレスに格納される１６画素毎にしか書き換えられない。この場合、挿入する画像の位置を１画素単位で調整したり、円などの図形を書き込んだりすることが困難になってしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１８００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の幾つかの態様によれば、画像メモリーのアクセス単位より小さい単位で画像を挿入できる集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、第１の画像データを記憶する画像メモリーとのインターフェース処理を行うメモリーコントローラーと、第２の画像データとライトイネーブル信号に基づいて、前記画像メモリーに記憶された前記第１の画像データを書き換えるリードモディファイライト回路と、を含み、前記リードモディファイライト回路は、前記第１の画像データの各画素のビット数がＮビット（Ｎは自然数）であり、前記第１の画像データの書き換え単位ビット数がＭビット（ＭはＭ≧Ｎの自然数）であり、前記メモリーコントローラーの前記画像メモリーに対する１回にアクセス可能なビット数がＬビット（ＬはＬ＞Ｍを満たす２以上の自然数）である場合に、前記Ｌビットに対応するＬ／Ｍ個（Ｌ、ＭはそれぞれＮの自然数倍）の前記ライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する前記第１の画像データの画素データを、前記第２の画像データの対応する画素データに書き換える集積回路装置に関係する。
【０００７】
本発明の一態様によれば、第１の画像データの各画素のビット数がＮビットであり、第１の画像データの書き換え単位ビット数がＭビットであり、メモリーコントローラーの画像メモリーに対する１回にアクセス可能なビット数がＬビットであるものとする。この場合、Ｌビットに対応するＬ／Ｍ個のライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する第１の画像データの画素データが、第２の画像データの対応する画素データに書き換えられる。これにより、画像メモリーのアクセス単位（Ｌビット）より小さい単位（Ｍビット。Ｌ＞Ｍ）で画像を挿入すること等が可能になる。
【０００８】
また、本発明の一態様では、前記リードモディファイライト回路は、前記Ｌビットに対応するＬ／Ｎ個の前記ライトイネーブル信号が非アクティブの場合には、前記第１の画像データの対応する画素データを書き換えなくてもよい。
【０００９】
このようにすれれば、Ｌ／Ｍ個のライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する第１の画像データの画素データを書き換え、Ｌ／Ｎ個のライトイネーブル信号が非アクティブの場合には、第１の画像データの対応する画素データを書き換えないことができる。
【００１０】
また、本発明の一態様では、前記リードモディファイライト回路は、前記第２の画像データをバッファリングする第１のバッファーを含み、前記第１のバッファーには、書き換え後の前記第１の画像データが書き込まれてもよい。
【００１１】
このようにすれば、第１のバッファーにより第２の画像データをバッファリングし、その第１のバッファーに対して、書き換え後の第１の画像データを書き込むことができる。
【００１２】
また、本発明の一態様では、前記第１のバッファーは、１アドレスのビット数がｋ×Ｌビット（ｋは自然数）であり、ｎ×ｋ×Ｌビット（ｎは２以上の自然数）のデータを前記画像メモリーに対してバーストモードで転送してもよい。
【００１３】
このようにすれば、ｎ×ｋ×Ｌビットのデータを第１のバッファーから画像メモリーに対してバーストモードで転送することができる。
【００１４】
また、本発明の一態様では、前記リードモディファイライト回路は、前記画像メモリーから前記第１の画像データを読み出すときに、前記メモリーコントローラーに対してｎ×ｋ×Ｌビット分のリクエスト信号を送信してもよい。
【００１５】
このようにすれば、メモリーコントローラーに対してｎ×ｋ×Ｌビット分のリクエスト信号を送信することで、画像メモリーから第１の画像データを読み出すことができる。
【００１６】
また、本発明の一態様では、前記リードモディファイライト回路は、前記ｎ×ｋ×Ｌビット分のリクエスト信号としてｎ×ｋ個のリクエスト信号を送信し、前記Ｌビットに対応する前記ライトイネーブル信号が非アクティブの場合には、前記ｎ×ｋ個のリクエスト信号のうちの対応するリクエスト信号を非アクティブにしてもよい。
【００１７】
このようにすれば、ライトイネーブル信号に応じてリクエスト信号を送信できる。すなわち、第１の画像データのＬビットに対応するライトイネーブル信号が非アクティブの場合には、ｎ×ｋ個のリクエスト信号のうちの対応するリクエスト信号を非アクティブにできる。
【００１８】
また、本発明の一態様では、前記第１のバッファーは、第１のＦＩＦＯにより構成され、前記第１のＦＩＦＯは、可変の段数をｍ（ｍは自然数）とする場合に、ｎ×ｍが一定となるように前記バーストモードによる転送が制御されてもよい。
【００１９】
このようにすれば、第１のバッファーを第１のＦＩＦＯにより構成できる。そして、第１のＦＩＦＯの段数ｍを可変にし、ｎ×ｍが一定となるようにバーストモードによる転送を制御できる。
【００２０】
また、本発明の一態様では、前記第１の画像データまたは前記第２の画像データとしてストリーム画像データが入力される第２のバッファーを含み、前記第２のバッファーは、前記ストリーム画像データの各画素データのフォーマットを、前記画像メモリーに記憶される画素データのフォーマットに変換して記憶してもよい。
【００２１】
このようにすれば、第１の画像データまたは第２の画像データとして入力されるストリーム画像データの各画素データのフォーマットを、画像メモリーに記憶される画素データのフォーマットに変換して記憶できる。
【００２２】
また、本発明の一態様では、前記第２のバッファーは、前記ストリーム画像データとして複数の画素データを含む入力データが書き込まれ、前記入力データをシリアルに順次シフトする第２のＦＩＦＯにより構成され、前記第２のＦＩＦＯは、前記入力データに水平走査線の終端の画素データが含まれる場合に、次の水平走査線の開始端の画素データが前記第２のＦＩＦＯの終端に来るまで前記入力データをシフトすることで、前記ストリーム画像データを水平走査線毎に切り分けてもよい。
【００２３】
このようにすれば、第２のバッファーを第２のＦＩＦＯにより構成できる。そして、第２のＦＩＦＯの入力データに水平走査線の終端の画素データが含まれる場合に、次の水平走査線の開始端の画素データが第２のＦＩＦＯの終端に来るまで入力データをシフトすることで、ストリーム画像データを水平走査線毎に切り分けることができる。
【００２４】
また、本発明の他の態様は、上記に記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００２５】
【図１】図１（Ａ）〜図１（Ｄ）は、比較例の説明図。
【図２】本実施形態の表示コントローラーの構成例。
【図３】図３（Ａ）、図３（Ｂ）は、本実施形態の動作説明図。
【図４】本実施形態の動作説明図。
【図５】リードモディファイライト回路の詳細な構成例。
【図６】リードモディファイライト処理の動作例。
【図７】リードモディファイライト処理の動作例。
【図８】リードモディファイライト処理の動作例。
【図９】本実施形態の表示コントローラーの第２の構成例。
【図１０】第２のバッファーの動作説明図。
【図１１】第２のバッファーの動作説明図。
【図１２】電子機器の構成例。
【発明を実施するための形態】
【００２６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２７】
１．比較例
まず図１（Ａ）〜図１（Ｄ）を用いて、本実施形態の比較例について説明する。図１（Ａ）には、表示機器の画像表示を制御する表示コントローラーに含まれるＳＲＡＭ（画像メモリー）を模式的に示す。図１（Ａ）に示すように、ＳＲＡＭには、表示コントローラーに先に入力された背景画像の画像データが記憶されているものとする。例えば、表示機器の操作メニューをポップアップ表示する場合等、背景画像の一部に画像を上書きしたい場合がある。この場合、本実施形態の比較例では、表示コントローラーに入力された書き込み画像の画像データで、ＳＲＡＭに記憶された背景画像の画像データの一部を直接上書きする。
【００２８】
図１（Ｂ）に示すように、ＳＲＡＭの各アドレスには１６ビットのデータが格納されるものとする。例えば、ＳＲＡＭではマスク信号（ＬＤＭＱ信号、ＵＤＭＱ信号）により、各アドレスの上位８ビットへのアクセスを許可するか否か、及び各アドレスの下位８ビットへのアクセスを許可するか否かが設定される。このとき、ＳＲＡＭへの１回のアクセスで書き換え可能な最小のアクセス単位は８ビット（広義にはＬビット。Ｌは２以上の自然数）となる。そうすると、画像データの１画素が例えば１ビット（広義にはＮビット。ＮはＮ＜Ｌを満たす自然数）のデータで構成される場合には、８画素毎にしかＳＲＡＭの画像データを書き換えられなくなってしまう。
【００２９】
そのため、図１（Ｃ）に示すように、背景画像に対して書き込み画像を挿入する位置を８画素毎にしか調整できなくなってしまう。また、図１（Ｄ）に示すように、背景画像に対して円形等の図形を挿入しようとしても、滑らかな円形を挿入できなくなってしまう。このように、書き込み画像をＳＲＡＭに直接上書きすると、ＳＲＡＭのアクセス単位（Ｌビット）より小さい単位で上書きできないという問題がある。
【００３０】
２．構成例
図２に、ＳＲＡＭ（広義には画像メモリー）のアクセス単位（Ｌビット）より小さい単位（Ｍビット。ＭはＬ＞Ｍ≧Ｎを満たす自然数）で書き換え可能である本実施形態の表示コントローラーの構成例を示す。この表示コントローラー１００（広義には、集積回路装置）は、ホストＩ／Ｆ回路１１０（ホストインターフェース回路）、画像処理回路１２０、メモリーコントローラー１４０（メモリーインターフェース回路）、表示制御回路１５０、リードモディファイライト回路１６０、内部バス１８０を含む。なお、本実施形態はこの構成に限定されず、その構成要素の一部（例えば、画像処理回路）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００３１】
表示コントローラー１００は、ホスト１０から入力された背景画像データ（第１の画像データ）を画像メモリー２０に記憶する。そして、ホスト１０から入力された書き込み画像データ（第２の画像データ）に基づいて、画像メモリー２０に記憶された背景画像データを書き換えることで、背景画像に対する書き込み画像の挿入を行う。
【００３２】
具体的には、ホストＩ／Ｆ回路１１０は、ホスト１０（ホスト装置、外部装置）との種々のインターフェース処理を行い、ホスト１０からの背景画像データ及び書き込み画像データを受信する。例えば、ホストＩ／Ｆ回路１１０は、背景画像データ及び書き込み画像データをストリーム画像データとして受信する。ホスト１０とホストＩ／Ｆ回路１１０とは、例えばシリアルバスまたはパラレルバスにより接続される。そして、ホストＩ／Ｆ回路１１０は、ホスト１０との間でデータ信号、アドレス信号、或いはライト／リード信号等のインターフェース信号のやり取りを行って、ホスト１０との間のインターフェースを実現する。
【００３３】
画像処理回路１２０は、ホストＩ／Ｆ回路１１０により受信した画像（画像データ）の画像処理を行う。例えば、画像処理回路１２０は、画像の回転、平滑化、トリミング、輝度強調、または色彩強調などの処理を行う。画像処理回路１２０は、図示しないラインバッファを含んでもよい。このラインバッファは、例えばＳＲＡＭにより構成され、画像メモリー２０に対して転送する画像データをバッファリング（一時的に記憶）する。
【００３４】
リードモディファイライト回路１６０は、画像処理回路１２０からの背景画像データを画像メモリー２０に転送する。そして、リードモディファイライト回路１６０は、画像メモリー２０から背景画像データを読み出し、その読み出したデータを画像処理回路１２０からの書き込み画像データに基づいて書き換え、書き換えたデータを画像メモリー２０に書き込む。具体的には、リードモディファイライト回路１６０は、ライトイネーブル信号に基づいて背景画像データの書き換えを行う。ライトイネーブル信号は、例えばホスト１０から供給される信号、あるいは画像処理回路１２０により生成される信号であり、書き込み画像データの各画素に対応するビットにより構成される。そして、このライトイネーブル信号により、背景画像データの各画素の書き換えを行うか否かが設定される。本実施形態では、リードモディファイライト回路１６０は、このライトイネーブル信号を用いて書き換えを制御することで、画像メモリー２０のアクセス単位より小さい単位で背景画像を書き換えることができる。
【００３５】
メモリーコントローラー１４０は、内部バス１８０とのインターフェース処理や、画像メモリー２０に対するリード／ライト制御を行う。具体的には、メモリーコントローラー１４０は、リードモディファイライト回路１６０からの画像データを受けて、その画像データを画像メモリー２０に書き込む（格納する）。また、メモリーコントローラー１４０は、画像メモリー２０に記憶された画像データを読み出し、読み出したデータを表示制御回路１５０に転送（送信）する。メモリーコントローラー１４０は、例えば、開始アドレスを指定してバーストモードによりリード／ライト制御を行ってもよく、各アドレス個別にリード／ライト制御を行ってもよい。
【００３６】
ここで、画像メモリー２０（ビデオメモリー、ＶＲＡＭ）は、例えばＳＲＡＭ等により構成され、電気光学装置３０に表示する画像の画像データを記憶するためのものである。この画像メモリー２０は、表示コントローラー１００の外部メモリーとして構成されてもよい。すなわち、画像メモリー２０は表示コントローラー１００とは別個の集積回路装置として構成されてもよい。あるいは、画像メモリー２０は、表示コントローラー１００に含まれてもよい。例えば、表示コントローラー１００のチップ（ダイ）に画像メモリー２０が内蔵されてもよく、表示コントローラー１００のチップに画像メモリー２０のチップがスタックされてもよい。
【００３７】
表示制御回路１５０は、メモリーコントローラー１４０からの画像データに基づいて、電気光学装置３０の表示制御を行う。例えば、表示制御回路１５０は、表示データ信号や制御信号（同期信号等）を電気光学装置３０に出力する。電気光学装置３０は、例えば液晶パネルや電気泳動パネルなどの電気光学パネルと、電気光学パネルのデータ線（ソース線）を駆動するデータードライバー（ソースドライバー）と、電気光学パネルの走査線（ゲート線）を駆動する走査ドライバー（ゲートドライバー）などを含むことができる。
【００３８】
なお、上記では、ホスト１０からの背景画像データを、画像処理回路１２０とリードモディファイライト回路１６０を介して画像メモリー２０に書き込む場合を例に説明した。但し、本実施形態では、画像処理回路１２０が内部バス１８０と接続されてもよく、ホスト１０からの背景画像データをリードモディファイライト回路１６０を介さずに画像メモリー２０に書き込んでもよい。
【００３９】
３．動作例
図３（Ａ）、図３（Ｂ）、図４を用いて、ライトイネーブル信号を用いて背景画像データを書き換える本実施形態の動作例について説明する。なお以下では、Ｍ＝Ｎである場合を例に説明する。すなわち、１画素に１ビットのライトイネーブル信号が対応する場合を例に説明する。但し、本実施形態では、Ｍ＞Ｎ（ＭはＮの自然数倍）であってもよい。すなわち、複数画素に１ビットのライトイネーブル信号が対応してもよい。
【００４０】
図３（Ａ）に示すように、書き込み画像データとして８画素×８画素の画像データが供給されるものとし、各画素の画素データは４ビット（広義には、Ｎビット）のデータにより構成されるものとする。
【００４１】
このとき、図３（Ｂ）に示すように、８ビット×８ビットの信号（データ）から構成されるライトイネーブル信号が入力される。このライトイネーブル信号の各ビットは、書き込み画像データの各画素に対応する（Ｍ＝Ｎ＝４）。そして、ビット値“０”（広義には、第１の論理レベル）は、画素データの書き換えを指示するアクティブのビットを示し、ビット値“１”（広義には、第２の論理レベル）は、画素データの非書き換え（マスク）を指示する非アクティブのビットを示す。
【００４２】
図４のＡ１に示すように、例えば書き込み画像データの１６ビット毎に、背景データの書き換えを行うか否かが判断される。この１６ビット（広義にはＬビット）は、画像メモリー２０のアクセス単位であり、例えば画像メモリー２０の１アドレスのビット数である。あるいは、画像メモリー２０の１アドレスのうちマスク信号でアクセス制御されるビット数である。
【００４３】
Ａ２に示すように、１６ビットの書き込み画像データに対応する４ビット（Ｌ／Ｍビット）の全てのライトイネーブル信号が“１”の場合には、背景データの書き換えは行われない。Ａ３に示すように、４ビットのライトイネーブル信号に“０”と“１”が混在する場合には、画像メモリー２０から背景画像データが読み出される。そして、ライトイネーブル信号の“０”に対応する背景画像データの画素データが、書き込み画像データの画素データに書き換えられる。ライトイネーブル信号の“１”に対応する背景画像データの画素データは、背景画像データの画素データがそのまま用いられる。そして、書き換え後のデータは、画像メモリー２０の元のアドレスに格納される。Ａ４に示すように、４ビットの全てのライトイネーブル信号が“０”の場合には、背景画像データの読み出しを行わず、書き込み画像データを画像メモリー２０の対応するアドレスに書き込む。
【００４４】
なお、図４では、１個のライトイネーブル信号が１ビットのデータで構成される場合を例に説明した。但し、本実施形態では、１個のライトイネーブル信号が複数ビットのデータで構成されてもよい。
【００４５】
さて、比較例で上述したように、画像メモリーに記憶された背景画像データを書き込み画像データで直接上書きすると、画像メモリーのアクセス単位（Ｌビット）より小さい単位で上書きできないという問題がある。
【００４６】
この点、本実施形態によれば、背景画像データの各画素のビット数がＮビットであり、背景画像データの書き換え単位ビット数がＭビット（Ｌ＞Ｍ≧Ｎ）であり、メモリーコントローラー１４０の画像メモリー２０に対する１回にアクセス可能なビット数がＬビットである場合に、そのＬビットに対応するＬ／Ｍ個のライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する背景画像データの画素データが、書き込み画像データの対応する画素データに書き換えられる。
【００４７】
例えば、図４で上述したように、画像メモリー２０の１アドレスの１６ビット（Ｌビット）毎にアクセスして書き換えを行う場合、Ｌ／Ｍ＝４ビットのライトイネーブル信号に基づいてＬ＝１６ビットの背景画像データがＭ＝Ｎ＝４ビットの画素データ毎に書き換えられる。
【００４８】
このようにすれば、ライトイネーブル信号に基づいて画像メモリー２０に記憶された背景画像データが書き換えられることで、画像メモリー２０のアクセス単位より小さい単位（Ｍビット）で背景画像データを上書きできる。
【００４９】
より具体的には、本実施形態では、Ｌ／Ｍ個のライトイネーブル信号がアクティブ（“０”）と非アクティブ（“１”）の混在である場合には、読み出した背景画像データのうちのアクティブに対応する画素データを書き換えることで、画素データの書き換えを行う。また、Ｌ／Ｍ個のライトイネーブル信号の全てがアクティブ（“０”）である場合には、書き込み画像データを直接画像メモリー２０に書き込むことで、画素データの書き換えを行う。
【００５０】
このようにすれば、書き込み画像データとライトイネーブル信号に基づいて、背景画像データを画素毎に書き換えることができる。具体的には、背景画像データの各画素に対応するＬ／Ｍビットのライトイネーブル信号に基づいて、背景画像データのＬビットを、画像メモリー２０のアクセス単位より小さい単位で書き換えることができる。
【００５１】
また、本実施形態では、Ｌ／Ｎ個のライトイネーブル信号が非アクティブ（“１”）の場合には、背景画像データの対応する画素データを書き換えない。具体的には、図４等で説明したように、画像メモリー２０からの背景画像データの読み出しや、画像メモリー２０に対する書き込みを行わない。
【００５２】
このようにすれば、画像メモリー２０の１回にアクセス可能なＬビットが書き換え不要な場合に、そのＬビットの背景画像データを書き換えないことができる。また、書き換え不要時に画像メモリー２０に対するアクセスを行わないことで、余分なアクセスを省略できる。
【００５３】
４．リードモディファイライト回路
図５に、上述の動作例を実現できるリードモディファイライト回路１６０の詳細な構成例を示す。このリードモディファイライト回路１６０は、制御回路ＣＴ、ＦＩＦＯ回路ＢＡ１（広義には、第１のバッファー）、ＦＩＦＯ回路ＢＥ（広義には、バッファー）、書き換え回路ＷＲＣ、バスコントローラーＣＢＳを含む。なお、本実施形態のリードモディファイライト回路１６０は、この構成に限定されず、その構成要素の一部（例えば、ＦＩＦＯ回路ＢＥ、バッファーＢＴ）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００５４】
ＦＩＦＯ回路ＢＡ１は、書き込み画像データＰＤを受けて、書き換え対象の書き込み画像データＱＢ１を書き換え回路ＷＲＣに対して出力する。また、ＦＩＦＯ回路ＢＡ１は、ホストからの背景画像データが入力された場合には、そのデータを書き換え回路ＷＲＣに出力せず、バスコントローラーＣＢＳに出力する。ここで、書き換え対象の書き込み画像データＱＢ１は、例えばＦＩＦＯ回路ＢＡ１の１アドレス分のデータである。あるいは、ＦＩＦＯ回路ＢＡ１に記憶されたデータのうち最も古く入力されたデータ、またはＦＩＦＯ回路ＢＡ１の最下段（または最上段）に到達したデータである。
【００５５】
ＦＩＦＯ回路ＢＥは、ライトイネーブル信号ＷＥを受けて、書き換え対象のデータＱＢ１に対応するライトイネーブル信号ＱＢＥを書き換え回路ＷＲＣに対して出力する。例えば、ライトイネーブル信号ＱＢＥは、ＦＩＦＯ回路ＢＥに記憶されたデータのうち最も古く入力されたデータ、あるいはＦＩＦＯ回路ＢＥの最下段（または最上段）に到達したデータである。
【００５６】
書き換え回路ＷＲＣは、画像メモリー２０から読み出された書き換え対象の背景画像データＲＤを、書き込み画像データＱＢ１とライトイネーブル信号ＱＢＥに基づいて書き換える。そして、書き換え回路ＷＲＣは、書き換え後の画像データＱＢＴを、ＦＩＦＯ回路ＢＡ１の書き込み画像データＱＢ１が格納されるアドレスに書き込む（上書きする）。ＦＩＦＯ回路ＢＡ１に書き込まれた書き換え後の画像データは、ＦＩＦＯ回路ＢＡ１からバスコントローラーＣＢＳを介して画像メモリー２０に転送される。
【００５７】
より具体的には、書き換え回路ＷＲＣは、セレクターＳＥＬと、バッファーＢＴを含む。セレクターＳＥＬは、ＦＩＦＯ回路ＢＥからのライトイネーブル信号ＱＢＥに基づいて、ＦＩＦＯ回路ＢＡ１からの書き込み画像データＱＢ１または画像メモリー２０からの背景画像データＲＤの一方を選択する。バッファーＢＴは、セレクターＳＥＬにより選択されたデータを記憶する。例えば、バッファーＢＴは、ＦＩＦＯ回路ＢＡ１の１アドレス分のデータを記憶するレジスターやメモリーにより構成される。
【００５８】
制御回路ＣＴは、例えばシーケンサーにより構成され、リードモディファイライト回路１６０の各構成要素を制御する。例えば、ライトイネーブル信号ＷＥに基づいて、背景画像データの書き換えが必要か否かの判断を行い、書き換えが必要な場合には、書き換え回路ＷＲＣに対して書き換えを指示する。また、ＦＩＦＯ回路ＢＡ１、ＢＥのデータ入力タイミングやデータ出力タイミングを制御したり、書き換え回路ＷＲＣの書き換えタイミングを制御する。
【００５９】
バスコントローラーＣＢＳは、内部バス１８０に接続される各構成要素間のデータ転送（データ通信）を制御する。例えば、メモリーコントローラー１４０に対してリードコマンドやライトコマンド、リクエスト信号、データ信号、アドレス信号等を送信して、画像データの転送を行う。バスコントローラーＣＢＳは、ＦＩＦＯ回路ＢＡ１と画像メモリー２０との間でバーストモードのデータ転送を行ってもよく、各アドレス毎のデータ転送を行ってもよい。
【００６０】
５．リードモディファイライト処理
図６〜図８を用いて、上述の詳細な構成例のリードモディファイライト処理の動作例について説明する。図６には、背景画像データの読み出しの動作例を模式的に示す。なお、以下では、上述のＦＩＦＯ回路ＢＡ１の各アドレスには６４ビット（広義には、ｋ×Ｌビット。ｋは自然数）のデータが格納され、各段には２×６４ビット（広義には、ｎ×ｋ×Ｌビット。ｎは自然数）のデータが格納されるものとする。そして、最下段の２×６４ビットのデータが、書き換え後に画像メモリー２０にバースト転送されるものとする。
【００６１】
図６のＢ１には、ＦＩＦＯ回路ＢＡ１の最下段の書き込み画像データを示す。図６では、１マスが１６ビットのデータを表し、画像メモリー２０の１アドレスが１６ビット（広義には、Ｌビット）であるものとする。また、画像データの１画素が４ビット（広義には、Ｎビット）であるものとする。Ｂ２には、ＦＩＦＯ回路ＢＥの最下段のライトイネーブル信号を示す。図６では、１マスが４ビットのライトイネーブル信号を表す。そして、マスの中の「１」は４ビットとも“１”であることを示し、「０」は４ビットとも“０”であることを示し、「１／０」は“１”と“０”の混在であることを示す。ＦＩＦＯ回路ＢＡ１の１アドレスに対応するライトイネーブル信号の数は１６個（広義には、ｋ×Ｌ／Ｍ個）である。
【００６２】
Ｂ３に示すように、背景画像データの読み出し動作において、画像メモリーからの読み出しをリクエストするリクエスト信号ＲＱが出力される。このリクエスト信号ＲＱは、ＦＩＦＯ回路ＢＥの最下段のライトイネーブル信号に対応する信号である。具体的には、画像メモリーの１アドレスに対応する４ビットのライトイネーブル信号が“１”と“０”の混在である場合に、そのアドレスに対応するリクエスト信号がアクティブにされる。そして、Ｂ４に示すように、レディ信号ＲＤＹがメモリーコントローラーから送信され、Ｂ５に示すように、リクエストしたアドレスの背景画像データＲＤが読み出される。Ｂ６に示すように、読み出し終了後に書き換えのトリガー信号がアクティブにされる。
【００６３】
図７には、読み出した背景画像データの書き換え動作例を模式的に示す。図７のＣ１に示すように、ＦＩＦＯ回路ＢＡ１の最下段のデータのうち１アドレス分のデータＱＢ１がセレクターＳＥＬに入力される。Ｃ２、Ｃ３に示すように、ＱＢ１に対応する背景データＲＤ、ライトイネーブル信号ＱＢＥがセレクターＳＥＬに入力される。そして、Ｃ４に示すように、セレクターＳＥＬにより選択されたデータがバッファーＢＴにバッファリングされる。Ｃ５に示すように、バッファーＢＴのデータが、ＦＩＦＯ回路ＢＡ１の最下段の対応するアドレスに格納される。
【００６４】
図８には、書き換え後のデータの画像メモリーへの書き込み動作例を模式的に示す。図８のＤ１に示すように、画像メモリーへの書き込みをリクエストするリクエスト信号ＲＱが出力される。このリクエスト信号ＲＱは、ＦＩＦＯ回路ＢＥの最下段のライトイネーブル信号に対応する信号である。具体的には、画像メモリーの１アドレスに対応する４ビットのライトイネーブル信号が、“１”と“０”の混在である場合と“０”だけである場合に、そのアドレスに対応するリクエスト信号がアクティブにされる。そして、リクエスト信号ＲＱがアクティブにされた画像メモリーのアドレスに、ＦＩＦＯ回路ＢＡ１からの画像データが書き込まれる。
【００６５】
以上説明したように、本実施形態によれば、書き込み画像データをバッファリングするＦＩＦＯ回路ＢＡ１を含む。そして、書き換え後の背景画像データをＦＩＦＯ回路ＢＡ１に対して、ｋ×Ｌビット単位で書き込む。例えば、図６等で説明したように、ＦＩＦＯ回路ＢＡ１の１アドレスのビット数である６４ビット単位で書き込む。
【００６６】
このようにすれば、ＦＩＦＯ回路ＢＡ１を、背景画像データのバッファリングと、書き換え後の背景画像データの記憶とに共用することができる。また、書き換え後の背景画像データがＦＩＦＯ回路ＢＡ１に書き込まれることで、その背景画像データを画像メモリー２０に転送することができる。
【００６７】
なお、本実施形態では、ＦＩＦＯ回路ＢＥの最下段のライトイネーブル信号が“１”だけの場合には、上述の書き換え動作を行わなくてもよい。この場合、ＦＩＦＯ回路ＢＡ１の最下段の書き換え画像データがそのまま画像メモリー２０に転送されてもよい。このようにすれば、不要な書き換え動作を省略し、リードモディファイライト処理を高速化できる。
【００６８】
また、本実施形態では、ＦＩＦＯ回路ＢＡ１の１アドレスのビット数がｋ×Ｌビットであり、ＦＩＦＯ回路ＢＡ１のｎ×ｋ×Ｌビットのデータが画像メモリー２０に対してバーストモードで転送される。
【００６９】
このようにすれば、画像メモリーの１アドレス（Ｌビット）毎に読み出しと書き換えを行う必要が無く、リードモディファイライト処理を高速化できる。すなわち、各アドレス毎に読み出す場合には、画像メモリーからの読み出す際のレイテンシー（リクエストから読み出しデータが送信されるまでの遅延時間）が、各アドレス毎に生じる。一方、バースト転送すれば、１回のバースト転送につき１回のレイテンシーしか生じず、読み出し時間を節約できる。
【００７０】
また、本実施形態では、画像メモリー２０から背景画像データを読み出すときに、メモリーコントローラー１４０に対してｎ×ｋ×Ｌビット分のリクエスト信号が送信される。例えば、図６等で説明したように、２×６４ビットの書き込み画像データに対応するリクエスト信号ＲＱが送信される。
【００７１】
このようにすれば、ｎ×ｋ×Ｌビットの書き込み画像データに対応するｎ×ｋ×Ｌビットの背景画像データを画像メモリー２０からバーストモードで読み出すことができる。
【００７２】
具体的には、本実施形態では、ｎ×ｋ×Ｌビット分のリクエスト信号としてｎ×ｋ個のリクエスト信号が送信される。そして、書き込み画像データのＬビットに対応するライトイネーブル信号が非アクティブの場合には、ｎ×ｋ個のリクエスト信号のうちの対応するリクエスト信号が非アクティブにされる。例えば、図６等で説明したように、２×６４／１６＝８個のリクエスト信号ＲＱが送信され、Ｌ＝１６ビットの書き込み画像データに対応するライトイネーブル信号の４ビット全てが“１”の場合には、対応するリクエスト信号ＲＱが非アクティブにされる。
【００７３】
このようにすれば、画像メモリー２０の各アドレスの背景画像データのうち、書き換えが必要なアドレスの背景画像データだけを読み出すことができる。すなわち、ライトイネーブル信号が“０”と“１”の混在データであり、画素毎の書き換えが必要な背景画像データだけを画像メモリー２０から読み出すことができる。
【００７４】
なお、本実施形態では、ＦＩＦＯ回路ＢＡ１は、可変の段数をｍ（ｍは自然数）とする場合に、ｎ×ｍが一定となるようにバーストモードによる転送が制御されてもよい。例えば、ＦＩＦＯ回路ＢＡ１は、ＳＲＡＭ等のメモリーにより構成されてもよい。そして、１回のバースト転送で転送するアドレス数ｎ（バースト数）に反比例するようにＦＩＦＯの段数ｍを変化させるアドレス制御を行うことで、ｎ×ｍが一定となるようにバーストモードによる転送が制御されてもよい。
【００７５】
このようにすれば、ＦＩＦＯ回路ＢＡ１から画像メモリー２０へのバースト数ｎを可変にできる。また、ｎ×ｍが一定となるようにバーストモードによる転送が制御されることで、ＦＩＦＯ回路ＢＡ１の回路資源を有効に活用できる。
【００７６】
６．第２の構成例
図９に、本実施形態の表示コントローラーの第２の構成例を示す。図９に示す表示コントローラー１００（広義には集積回路装置）は、ホストＩ／Ｆ回路１１０、ＦＩＦＯ回路ＢＡ２（広義には、第２のバッファー回路）、画像処理回路１２０、メモリーコントローラー１４０、表示制御回路１５０、リードモディファイライト回路１６０、内部バス１８０を含む。なお、以下では、図２等で説明したホストＩ／Ｆ回路等の構成要素には同一の符号を付し、適宜説明を省略する。ここで、本実施形態はこの構成に限定されず、その構成要素の一部（例えば、画像処理回路）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００７７】
ＦＩＦＯ回路ＢＡ２は、ホスト１０（外部）からの画像データをバッファリング（一時的に記憶）し、バッファリングした画像データを画像処理回路１２０に対して出力する。また、ＦＩＦＯ回路ＢＡ２は、ホスト１０（外部）からストリーム画像データとして供給される画像データをアンパック処理する。例えば、図１０等で後述するように、アンパック処理として、ストリーム画像データの画素データのフォーマットを変換する処理や、水平走査線毎に画素データを切り分ける処理が行われる。アンパック後のデータは、画像処理回路１２０が含む図示しないラインバッファに転送される。ＦＩＦＯ回路ＢＡ２は、例えば複数のフリップフロップ回路を順次接続したシフトレジスタにより構成される。
【００７８】
図１０、図１１を用いて、ＦＩＦＯ回路ＢＡ２の動作例について説明する。図１０には画素データのフォーマット変換の動作例を示す。図１０のＥ１に示すように、例えば１６ビットのパラレルバスでホスト１０からストリーム画像データが供給される。このストリーム画像データの各画素データが１ビット（１ｂｐｐ：ビットパーピクセル）であるとする。
【００７９】
ここで、表示コントローラー１００における画像データのフォーマットが、各画素データ４ビット（４ｂｐｐ）であるとする。そうすると、Ｅ２に示すように、ストリーム画像データのフォーマットが１ｂｐｐから４ｂｐｐに変換される。例えば、ホストからのストリーム画像データの画素データ“１”を“１１１１”に、“０”を“００００”に変換する。そして、Ｅ３に示すように、フォーマット変換後の６４ビットの画像データがＦＩＦＯ回路ＢＡ２に記憶される。Ｅ４に示すように、ＦＩＦＯ回路ＢＡ２に前回記憶された６４ビットの画像データが画像処理回路１２０に転送される。
【００８０】
このように、本実施形態では、背景画像データまたは書き込み画像データとしてストリーム画像データが入力されるＦＩＦＯ回路ＢＡ２を含む。そして、ＦＩＦＯ回路ＢＡ２は、ストリーム画像データの各画素データをフォーマット変換して記憶する。
【００８１】
このようにすれば、ストリーム画像データのフォーマットを、表示コントローラーで用いるフォーマットに変換できる。例えば、画像メモリー２０に記憶する画像データのｂｐｐが、ストリーム画像データのｂｐｐと異なる場合、そのｂｐｐのフォーマット変換を行うことができる。
【００８２】
図１１には、ストリーム画像データを水平走査線毎に切り分ける処理の動作例を示す。図１１のＦ１に示すように、例えば１６画素（６４ビット）のうち８画素目に水平走査線の終端があるとする。このとき、Ｆ２に示すように、その終端を含む８画素の画素データが画像処理回路１２０に転送される。残りの８画素の画素データは、例えば“０”で埋められる。そして、Ｆ３に示すように、８画素分のデータがシフトされ、Ｆ４に示すように、次の水平走査線の最初の１６画素の画素データが転送される。
【００８３】
Ｆ５に示すように、８画素分のデータがシフトされ、Ｆ６に示すように、１６画素の画像データがホスト１０から書き込まれる。そして、Ｆ７に示すように、８画素分のデータがシフトされ、Ｆ８に示すように、次の１６画素の画素データが転送される。以後、同様の動作が繰り返される。
【００８４】
このように、本実施形態によれば、ＦＩＦＯ回路ＢＡ２には、複数の画素データを含む入力データが書き込まれ、ＦＩＦＯ回路ＢＡ２は、その入力データをシリアルに順次シフトする。そして、入力データに水平走査線の終端の画素データが含まれる場合に、次の水平走査線の開始端の画素データがＦＩＦＯ回路ＢＡ２の終端に来るまで入力データがシフトされる（図１１のＦ３）。
【００８５】
このようにすれば、１６ビットのパラレルデータとして入力されるストリーム画像データを、水平走査線毎の画素データに切り分けることができる。これにより、簡素な動作で水平走査線の切り分けが可能となり、ストリーム画像データの転送を高速化できる。そのため、ホスト１０からのストリーム画像データの転送レートの向上を図り、ホスト１０のバス（ＣＰＵバス）の占有時間を短縮できる。また、ホスト１０からのストリーム画像データの転送を途中で切断しない仕様が要求される場合には、転送の高速化により仕様を満たす設計を容易化できる。
【００８６】
７．電子機器
図１２に、本実施形態の表示コントローラーを含む電子機器の構成例を示す。この電子機器は、ホスト１０、表示コントローラー１００（集積回路装置）、電気光学装置３０、記憶部６０、操作部７０、通信部８０を含む。なお、本実施形態はこの構成例に限定されず、その構成要素の一部を省略したり（例えば、通信部）、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００８７】
本実施形態の電子機器として、例えば、携帯電話端末、携帯情報端末、電子ブック端末、携帯ゲーム端末、デジタルフォトフレーム等への適用が想定できる。
【００８８】
ホスト１０は、例えばＣＰＵで実現され、表示コントローラー１００にストリーム画像データを供給したり、各構成要素の制御を行う。表示コントローラー１００は、例えばＡＳＩＣで実現され、電気光学装置３０に表示データを供給したり、電気光学装置３０の表示制御を行う。電気光学装置３０は、ドライバー３２、電気光学パネル３４を含む。ドライバー３２は、データ電圧や走査信号を出力して電気光学パネル３４を駆動する。電気光学パネル３４は、例えば液晶パネルや電気泳動パネル（ＥＰＤ：Electrophoretic Display）で実現される。記憶部６０は、例えば、ＲＯＭ、ＲＡＭ等のメモリーや、ハードディスクドライブにより実現され、ホスト用のプログラムを記憶したり、ホストのワーキングメモリとして機能したり、ビデオメモリーとして機能したりする。操作部７０は、例えば各種ボタン、タッチパネルにより構成され、操作情報が入力される。通信部８０は、無線通信や有線通信により、画像データや動画データを取得する。
【００８９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（集積回路装置、非アクティブ、アクティブ等）と共に記載された用語（表示コントローラー、第１の論理レベル、第２の論理レベル等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【００９０】
１０ ホスト、２０ 画像メモリー、３０ 電気光学装置、３２ ドライバー、
３４ 電気光学パネル、６０ 記憶部、７０ 操作部、８０ 通信部、
１００ 表示コントローラー、１１０ ホストＩ／Ｆ回路、１２０ 画像処理回路、
１４０ メモリーコントローラー、１５０ 表示制御回路、
１６０ リードモディファイライト回路、１８０ 内部バス、
ＢＡ１ 第１のバッファー、ＢＡ２ 第２のバッファー、ＷＲＣ 書き換え回路、
ＳＥＬ セレクター、ＢＴ バッファー、制御回路ＣＴ、ＰＤ ２の画像データ、
ＷＥ ライトイネーブル信号、ＣＢＳ バスコントローラー、ＲＱ リクエスト信号
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
種々の画像を表示する表示装置には、表示制御を行う表示コントローラーが一般に用いられている（例えば、特許文献１に開示された表示コントローラー）。表示コントローラーは、ホスト等から入力された画像データを画像メモリーに記憶し、その画像データに基づいて表示制御を行う。このとき、画像メモリーに格納されている画像の一部に、他の画像を挿入して表示したい場合がある。
【０００３】
しかしながら、挿入する他の画像の画像データを画像メモリーに直接書き込む場合には、画像メモリーのアクセス単位でしか書き込むことができず、アクセス単位より小さい単位で書き換えられない場合がある。例えば、画像メモリーの１アドレスが１６ビットであり、１画素の画素データが１ビットの場合、１アドレスに格納される１６画素毎にしか書き換えられない。この場合、挿入する画像の位置を１画素単位で調整したり、円などの図形を書き込んだりすることが困難になってしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１８００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の幾つかの態様によれば、画像メモリーのアクセス単位より小さい単位で画像を挿入できる集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、第１の画像データを記憶する画像メモリーとのインターフェース処理を行うメモリーコントローラーと、第２の画像データとライトイネーブル信号に基づいて、前記画像メモリーに記憶された前記第１の画像データを書き換えるリードモディファイライト回路と、を含み、前記リードモディファイライト回路は、前記第１の画像データの各画素のビット数がＮビット（Ｎは自然数）であり、前記第１の画像データの書き換え単位ビット数がＭビット（ＭはＭ≧Ｎの自然数）であり、前記メモリーコントローラーの前記画像メモリーに対する１回にアクセス可能なビット数がＬビット（ＬはＬ＞Ｍを満たす２以上の自然数）である場合に、前記Ｌビットに対応するＬ／Ｍ個（Ｌ、ＭはそれぞれＮの自然数倍）の前記ライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する前記第１の画像データの画素データを、前記第２の画像データの対応する画素データに書き換える集積回路装置に関係する。
【０００７】
本発明の一態様によれば、第１の画像データの各画素のビット数がＮビットであり、第１の画像データの書き換え単位ビット数がＭビットであり、メモリーコントローラーの画像メモリーに対する１回にアクセス可能なビット数がＬビットであるものとする。この場合、Ｌビットに対応するＬ／Ｍ個のライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する第１の画像データの画素データが、第２の画像データの対応する画素データに書き換えられる。これにより、画像メモリーのアクセス単位（Ｌビット）より小さい単位（Ｍビット。Ｌ＞Ｍ）で画像を挿入すること等が可能になる。
【０００８】
また、本発明の一態様では、前記リードモディファイライト回路は、前記Ｌビットに対応するＬ／Ｎ個の前記ライトイネーブル信号が非アクティブの場合には、前記第１の画像データの対応する画素データを書き換えなくてもよい。
【０００９】
このようにすれれば、Ｌ／Ｍ個のライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する第１の画像データの画素データを書き換え、Ｌ／Ｎ個のライトイネーブル信号が非アクティブの場合には、第１の画像データの対応する画素データを書き換えないことができる。
【００１０】
また、本発明の一態様では、前記リードモディファイライト回路は、前記第２の画像データをバッファリングする第１のバッファーを含み、前記第１のバッファーには、書き換え後の前記第１の画像データが書き込まれてもよい。
【００１１】
このようにすれば、第１のバッファーにより第２の画像データをバッファリングし、その第１のバッファーに対して、書き換え後の第１の画像データを書き込むことができる。
【００１２】
また、本発明の一態様では、前記第１のバッファーは、１アドレスのビット数がｋ×Ｌビット（ｋは自然数）であり、ｎ×ｋ×Ｌビット（ｎは２以上の自然数）のデータを前記画像メモリーに対してバーストモードで転送してもよい。
【００１３】
このようにすれば、ｎ×ｋ×Ｌビットのデータを第１のバッファーから画像メモリーに対してバーストモードで転送することができる。
【００１４】
また、本発明の一態様では、前記リードモディファイライト回路は、前記画像メモリーから前記第１の画像データを読み出すときに、前記メモリーコントローラーに対してｎ×ｋ×Ｌビット分のリクエスト信号を送信してもよい。
【００１５】
このようにすれば、メモリーコントローラーに対してｎ×ｋ×Ｌビット分のリクエスト信号を送信することで、画像メモリーから第１の画像データを読み出すことができる。
【００１６】
また、本発明の一態様では、前記リードモディファイライト回路は、前記ｎ×ｋ×Ｌビット分のリクエスト信号としてｎ×ｋ個のリクエスト信号を送信し、前記Ｌビットに対応する前記ライトイネーブル信号が非アクティブの場合には、前記ｎ×ｋ個のリクエスト信号のうちの対応するリクエスト信号を非アクティブにしてもよい。
【００１７】
このようにすれば、ライトイネーブル信号に応じてリクエスト信号を送信できる。すなわち、第１の画像データのＬビットに対応するライトイネーブル信号が非アクティブの場合には、ｎ×ｋ個のリクエスト信号のうちの対応するリクエスト信号を非アクティブにできる。
【００１８】
また、本発明の一態様では、前記第１のバッファーは、第１のＦＩＦＯにより構成され、前記第１のＦＩＦＯは、可変の段数をｍ（ｍは自然数）とする場合に、ｎ×ｍが一定となるように前記バーストモードによる転送が制御されてもよい。
【００１９】
このようにすれば、第１のバッファーを第１のＦＩＦＯにより構成できる。そして、第１のＦＩＦＯの段数ｍを可変にし、ｎ×ｍが一定となるようにバーストモードによる転送を制御できる。
【００２０】
また、本発明の一態様では、前記第１の画像データまたは前記第２の画像データとしてストリーム画像データが入力される第２のバッファーを含み、前記第２のバッファーは、前記ストリーム画像データの各画素データのフォーマットを、前記画像メモリーに記憶される画素データのフォーマットに変換して記憶してもよい。
【００２１】
このようにすれば、第１の画像データまたは第２の画像データとして入力されるストリーム画像データの各画素データのフォーマットを、画像メモリーに記憶される画素データのフォーマットに変換して記憶できる。
【００２２】
また、本発明の一態様では、前記第２のバッファーは、前記ストリーム画像データとして複数の画素データを含む入力データが書き込まれ、前記入力データをシリアルに順次シフトする第２のＦＩＦＯにより構成され、前記第２のＦＩＦＯは、前記入力データに水平走査線の終端の画素データが含まれる場合に、次の水平走査線の開始端の画素データが前記第２のＦＩＦＯの終端に来るまで前記入力データをシフトすることで、前記ストリーム画像データを水平走査線毎に切り分けてもよい。
【００２３】
このようにすれば、第２のバッファーを第２のＦＩＦＯにより構成できる。そして、第２のＦＩＦＯの入力データに水平走査線の終端の画素データが含まれる場合に、次の水平走査線の開始端の画素データが第２のＦＩＦＯの終端に来るまで入力データをシフトすることで、ストリーム画像データを水平走査線毎に切り分けることができる。
【００２４】
また、本発明の他の態様は、上記に記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００２５】
【図１】図１（Ａ）〜図１（Ｄ）は、比較例の説明図。
【図２】本実施形態の表示コントローラーの構成例。
【図３】図３（Ａ）、図３（Ｂ）は、本実施形態の動作説明図。
【図４】本実施形態の動作説明図。
【図５】リードモディファイライト回路の詳細な構成例。
【図６】リードモディファイライト処理の動作例。
【図７】リードモディファイライト処理の動作例。
【図８】リードモディファイライト処理の動作例。
【図９】本実施形態の表示コントローラーの第２の構成例。
【図１０】第２のバッファーの動作説明図。
【図１１】第２のバッファーの動作説明図。
【図１２】電子機器の構成例。
【発明を実施するための形態】
【００２６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２７】
１．比較例
まず図１（Ａ）〜図１（Ｄ）を用いて、本実施形態の比較例について説明する。図１（Ａ）には、表示機器の画像表示を制御する表示コントローラーに含まれるＳＲＡＭ（画像メモリー）を模式的に示す。図１（Ａ）に示すように、ＳＲＡＭには、表示コントローラーに先に入力された背景画像の画像データが記憶されているものとする。例えば、表示機器の操作メニューをポップアップ表示する場合等、背景画像の一部に画像を上書きしたい場合がある。この場合、本実施形態の比較例では、表示コントローラーに入力された書き込み画像の画像データで、ＳＲＡＭに記憶された背景画像の画像データの一部を直接上書きする。
【００２８】
図１（Ｂ）に示すように、ＳＲＡＭの各アドレスには１６ビットのデータが格納されるものとする。例えば、ＳＲＡＭではマスク信号（ＬＤＭＱ信号、ＵＤＭＱ信号）により、各アドレスの上位８ビットへのアクセスを許可するか否か、及び各アドレスの下位８ビットへのアクセスを許可するか否かが設定される。このとき、ＳＲＡＭへの１回のアクセスで書き換え可能な最小のアクセス単位は８ビット（広義にはＬビット。Ｌは２以上の自然数）となる。そうすると、画像データの１画素が例えば１ビット（広義にはＮビット。ＮはＮ＜Ｌを満たす自然数）のデータで構成される場合には、８画素毎にしかＳＲＡＭの画像データを書き換えられなくなってしまう。
【００２９】
そのため、図１（Ｃ）に示すように、背景画像に対して書き込み画像を挿入する位置を８画素毎にしか調整できなくなってしまう。また、図１（Ｄ）に示すように、背景画像に対して円形等の図形を挿入しようとしても、滑らかな円形を挿入できなくなってしまう。このように、書き込み画像をＳＲＡＭに直接上書きすると、ＳＲＡＭのアクセス単位（Ｌビット）より小さい単位で上書きできないという問題がある。
【００３０】
２．構成例
図２に、ＳＲＡＭ（広義には画像メモリー）のアクセス単位（Ｌビット）より小さい単位（Ｍビット。ＭはＬ＞Ｍ≧Ｎを満たす自然数）で書き換え可能である本実施形態の表示コントローラーの構成例を示す。この表示コントローラー１００（広義には、集積回路装置）は、ホストＩ／Ｆ回路１１０（ホストインターフェース回路）、画像処理回路１２０、メモリーコントローラー１４０（メモリーインターフェース回路）、表示制御回路１５０、リードモディファイライト回路１６０、内部バス１８０を含む。なお、本実施形態はこの構成に限定されず、その構成要素の一部（例えば、画像処理回路）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００３１】
表示コントローラー１００は、ホスト１０から入力された背景画像データ（第１の画像データ）を画像メモリー２０に記憶する。そして、ホスト１０から入力された書き込み画像データ（第２の画像データ）に基づいて、画像メモリー２０に記憶された背景画像データを書き換えることで、背景画像に対する書き込み画像の挿入を行う。
【００３２】
具体的には、ホストＩ／Ｆ回路１１０は、ホスト１０（ホスト装置、外部装置）との種々のインターフェース処理を行い、ホスト１０からの背景画像データ及び書き込み画像データを受信する。例えば、ホストＩ／Ｆ回路１１０は、背景画像データ及び書き込み画像データをストリーム画像データとして受信する。ホスト１０とホストＩ／Ｆ回路１１０とは、例えばシリアルバスまたはパラレルバスにより接続される。そして、ホストＩ／Ｆ回路１１０は、ホスト１０との間でデータ信号、アドレス信号、或いはライト／リード信号等のインターフェース信号のやり取りを行って、ホスト１０との間のインターフェースを実現する。
【００３３】
画像処理回路１２０は、ホストＩ／Ｆ回路１１０により受信した画像（画像データ）の画像処理を行う。例えば、画像処理回路１２０は、画像の回転、平滑化、トリミング、輝度強調、または色彩強調などの処理を行う。画像処理回路１２０は、図示しないラインバッファを含んでもよい。このラインバッファは、例えばＳＲＡＭにより構成され、画像メモリー２０に対して転送する画像データをバッファリング（一時的に記憶）する。
【００３４】
リードモディファイライト回路１６０は、画像処理回路１２０からの背景画像データを画像メモリー２０に転送する。そして、リードモディファイライト回路１６０は、画像メモリー２０から背景画像データを読み出し、その読み出したデータを画像処理回路１２０からの書き込み画像データに基づいて書き換え、書き換えたデータを画像メモリー２０に書き込む。具体的には、リードモディファイライト回路１６０は、ライトイネーブル信号に基づいて背景画像データの書き換えを行う。ライトイネーブル信号は、例えばホスト１０から供給される信号、あるいは画像処理回路１２０により生成される信号であり、書き込み画像データの各画素に対応するビットにより構成される。そして、このライトイネーブル信号により、背景画像データの各画素の書き換えを行うか否かが設定される。本実施形態では、リードモディファイライト回路１６０は、このライトイネーブル信号を用いて書き換えを制御することで、画像メモリー２０のアクセス単位より小さい単位で背景画像を書き換えることができる。
【００３５】
メモリーコントローラー１４０は、内部バス１８０とのインターフェース処理や、画像メモリー２０に対するリード／ライト制御を行う。具体的には、メモリーコントローラー１４０は、リードモディファイライト回路１６０からの画像データを受けて、その画像データを画像メモリー２０に書き込む（格納する）。また、メモリーコントローラー１４０は、画像メモリー２０に記憶された画像データを読み出し、読み出したデータを表示制御回路１５０に転送（送信）する。メモリーコントローラー１４０は、例えば、開始アドレスを指定してバーストモードによりリード／ライト制御を行ってもよく、各アドレス個別にリード／ライト制御を行ってもよい。
【００３６】
ここで、画像メモリー２０（ビデオメモリー、ＶＲＡＭ）は、例えばＳＲＡＭ等により構成され、電気光学装置３０に表示する画像の画像データを記憶するためのものである。この画像メモリー２０は、表示コントローラー１００の外部メモリーとして構成されてもよい。すなわち、画像メモリー２０は表示コントローラー１００とは別個の集積回路装置として構成されてもよい。あるいは、画像メモリー２０は、表示コントローラー１００に含まれてもよい。例えば、表示コントローラー１００のチップ（ダイ）に画像メモリー２０が内蔵されてもよく、表示コントローラー１００のチップに画像メモリー２０のチップがスタックされてもよい。
【００３７】
表示制御回路１５０は、メモリーコントローラー１４０からの画像データに基づいて、電気光学装置３０の表示制御を行う。例えば、表示制御回路１５０は、表示データ信号や制御信号（同期信号等）を電気光学装置３０に出力する。電気光学装置３０は、例えば液晶パネルや電気泳動パネルなどの電気光学パネルと、電気光学パネルのデータ線（ソース線）を駆動するデータードライバー（ソースドライバー）と、電気光学パネルの走査線（ゲート線）を駆動する走査ドライバー（ゲートドライバー）などを含むことができる。
【００３８】
なお、上記では、ホスト１０からの背景画像データを、画像処理回路１２０とリードモディファイライト回路１６０を介して画像メモリー２０に書き込む場合を例に説明した。但し、本実施形態では、画像処理回路１２０が内部バス１８０と接続されてもよく、ホスト１０からの背景画像データをリードモディファイライト回路１６０を介さずに画像メモリー２０に書き込んでもよい。
【００３９】
３．動作例
図３（Ａ）、図３（Ｂ）、図４を用いて、ライトイネーブル信号を用いて背景画像データを書き換える本実施形態の動作例について説明する。なお以下では、Ｍ＝Ｎである場合を例に説明する。すなわち、１画素に１ビットのライトイネーブル信号が対応する場合を例に説明する。但し、本実施形態では、Ｍ＞Ｎ（ＭはＮの自然数倍）であってもよい。すなわち、複数画素に１ビットのライトイネーブル信号が対応してもよい。
【００４０】
図３（Ａ）に示すように、書き込み画像データとして８画素×８画素の画像データが供給されるものとし、各画素の画素データは４ビット（広義には、Ｎビット）のデータにより構成されるものとする。
【００４１】
このとき、図３（Ｂ）に示すように、８ビット×８ビットの信号（データ）から構成されるライトイネーブル信号が入力される。このライトイネーブル信号の各ビットは、書き込み画像データの各画素に対応する（Ｍ＝Ｎ＝４）。そして、ビット値“０”（広義には、第１の論理レベル）は、画素データの書き換えを指示するアクティブのビットを示し、ビット値“１”（広義には、第２の論理レベル）は、画素データの非書き換え（マスク）を指示する非アクティブのビットを示す。
【００４２】
図４のＡ１に示すように、例えば書き込み画像データの１６ビット毎に、背景データの書き換えを行うか否かが判断される。この１６ビット（広義にはＬビット）は、画像メモリー２０のアクセス単位であり、例えば画像メモリー２０の１アドレスのビット数である。あるいは、画像メモリー２０の１アドレスのうちマスク信号でアクセス制御されるビット数である。
【００４３】
Ａ２に示すように、１６ビットの書き込み画像データに対応する４ビット（Ｌ／Ｍビット）の全てのライトイネーブル信号が“１”の場合には、背景データの書き換えは行われない。Ａ３に示すように、４ビットのライトイネーブル信号に“０”と“１”が混在する場合には、画像メモリー２０から背景画像データが読み出される。そして、ライトイネーブル信号の“０”に対応する背景画像データの画素データが、書き込み画像データの画素データに書き換えられる。ライトイネーブル信号の“１”に対応する背景画像データの画素データは、背景画像データの画素データがそのまま用いられる。そして、書き換え後のデータは、画像メモリー２０の元のアドレスに格納される。Ａ４に示すように、４ビットの全てのライトイネーブル信号が“０”の場合には、背景画像データの読み出しを行わず、書き込み画像データを画像メモリー２０の対応するアドレスに書き込む。
【００４４】
なお、図４では、１個のライトイネーブル信号が１ビットのデータで構成される場合を例に説明した。但し、本実施形態では、１個のライトイネーブル信号が複数ビットのデータで構成されてもよい。
【００４５】
さて、比較例で上述したように、画像メモリーに記憶された背景画像データを書き込み画像データで直接上書きすると、画像メモリーのアクセス単位（Ｌビット）より小さい単位で上書きできないという問題がある。
【００４６】
この点、本実施形態によれば、背景画像データの各画素のビット数がＮビットであり、背景画像データの書き換え単位ビット数がＭビット（Ｌ＞Ｍ≧Ｎ）であり、メモリーコントローラー１４０の画像メモリー２０に対する１回にアクセス可能なビット数がＬビットである場合に、そのＬビットに対応するＬ／Ｍ個のライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する背景画像データの画素データが、書き込み画像データの対応する画素データに書き換えられる。
【００４７】
例えば、図４で上述したように、画像メモリー２０の１アドレスの１６ビット（Ｌビット）毎にアクセスして書き換えを行う場合、Ｌ／Ｍ＝４ビットのライトイネーブル信号に基づいてＬ＝１６ビットの背景画像データがＭ＝Ｎ＝４ビットの画素データ毎に書き換えられる。
【００４８】
このようにすれば、ライトイネーブル信号に基づいて画像メモリー２０に記憶された背景画像データが書き換えられることで、画像メモリー２０のアクセス単位より小さい単位（Ｍビット）で背景画像データを上書きできる。
【００４９】
より具体的には、本実施形態では、Ｌ／Ｍ個のライトイネーブル信号がアクティブ（“０”）と非アクティブ（“１”）の混在である場合には、読み出した背景画像データのうちのアクティブに対応する画素データを書き換えることで、画素データの書き換えを行う。また、Ｌ／Ｍ個のライトイネーブル信号の全てがアクティブ（“０”）である場合には、書き込み画像データを直接画像メモリー２０に書き込むことで、画素データの書き換えを行う。
【００５０】
このようにすれば、書き込み画像データとライトイネーブル信号に基づいて、背景画像データを画素毎に書き換えることができる。具体的には、背景画像データの各画素に対応するＬ／Ｍビットのライトイネーブル信号に基づいて、背景画像データのＬビットを、画像メモリー２０のアクセス単位より小さい単位で書き換えることができる。
【００５１】
また、本実施形態では、Ｌ／Ｎ個のライトイネーブル信号が非アクティブ（“１”）の場合には、背景画像データの対応する画素データを書き換えない。具体的には、図４等で説明したように、画像メモリー２０からの背景画像データの読み出しや、画像メモリー２０に対する書き込みを行わない。
【００５２】
このようにすれば、画像メモリー２０の１回にアクセス可能なＬビットが書き換え不要な場合に、そのＬビットの背景画像データを書き換えないことができる。また、書き換え不要時に画像メモリー２０に対するアクセスを行わないことで、余分なアクセスを省略できる。
【００５３】
４．リードモディファイライト回路
図５に、上述の動作例を実現できるリードモディファイライト回路１６０の詳細な構成例を示す。このリードモディファイライト回路１６０は、制御回路ＣＴ、ＦＩＦＯ回路ＢＡ１（広義には、第１のバッファー）、ＦＩＦＯ回路ＢＥ（広義には、バッファー）、書き換え回路ＷＲＣ、バスコントローラーＣＢＳを含む。なお、本実施形態のリードモディファイライト回路１６０は、この構成に限定されず、その構成要素の一部（例えば、ＦＩＦＯ回路ＢＥ、バッファーＢＴ）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００５４】
ＦＩＦＯ回路ＢＡ１は、書き込み画像データＰＤを受けて、書き換え対象の書き込み画像データＱＢ１を書き換え回路ＷＲＣに対して出力する。また、ＦＩＦＯ回路ＢＡ１は、ホストからの背景画像データが入力された場合には、そのデータを書き換え回路ＷＲＣに出力せず、バスコントローラーＣＢＳに出力する。ここで、書き換え対象の書き込み画像データＱＢ１は、例えばＦＩＦＯ回路ＢＡ１の１アドレス分のデータである。あるいは、ＦＩＦＯ回路ＢＡ１に記憶されたデータのうち最も古く入力されたデータ、またはＦＩＦＯ回路ＢＡ１の最下段（または最上段）に到達したデータである。
【００５５】
ＦＩＦＯ回路ＢＥは、ライトイネーブル信号ＷＥを受けて、書き換え対象のデータＱＢ１に対応するライトイネーブル信号ＱＢＥを書き換え回路ＷＲＣに対して出力する。例えば、ライトイネーブル信号ＱＢＥは、ＦＩＦＯ回路ＢＥに記憶されたデータのうち最も古く入力されたデータ、あるいはＦＩＦＯ回路ＢＥの最下段（または最上段）に到達したデータである。
【００５６】
書き換え回路ＷＲＣは、画像メモリー２０から読み出された書き換え対象の背景画像データＲＤを、書き込み画像データＱＢ１とライトイネーブル信号ＱＢＥに基づいて書き換える。そして、書き換え回路ＷＲＣは、書き換え後の画像データＱＢＴを、ＦＩＦＯ回路ＢＡ１の書き込み画像データＱＢ１が格納されるアドレスに書き込む（上書きする）。ＦＩＦＯ回路ＢＡ１に書き込まれた書き換え後の画像データは、ＦＩＦＯ回路ＢＡ１からバスコントローラーＣＢＳを介して画像メモリー２０に転送される。
【００５７】
より具体的には、書き換え回路ＷＲＣは、セレクターＳＥＬと、バッファーＢＴを含む。セレクターＳＥＬは、ＦＩＦＯ回路ＢＥからのライトイネーブル信号ＱＢＥに基づいて、ＦＩＦＯ回路ＢＡ１からの書き込み画像データＱＢ１または画像メモリー２０からの背景画像データＲＤの一方を選択する。バッファーＢＴは、セレクターＳＥＬにより選択されたデータを記憶する。例えば、バッファーＢＴは、ＦＩＦＯ回路ＢＡ１の１アドレス分のデータを記憶するレジスターやメモリーにより構成される。
【００５８】
制御回路ＣＴは、例えばシーケンサーにより構成され、リードモディファイライト回路１６０の各構成要素を制御する。例えば、ライトイネーブル信号ＷＥに基づいて、背景画像データの書き換えが必要か否かの判断を行い、書き換えが必要な場合には、書き換え回路ＷＲＣに対して書き換えを指示する。また、ＦＩＦＯ回路ＢＡ１、ＢＥのデータ入力タイミングやデータ出力タイミングを制御したり、書き換え回路ＷＲＣの書き換えタイミングを制御する。
【００５９】
バスコントローラーＣＢＳは、内部バス１８０に接続される各構成要素間のデータ転送（データ通信）を制御する。例えば、メモリーコントローラー１４０に対してリードコマンドやライトコマンド、リクエスト信号、データ信号、アドレス信号等を送信して、画像データの転送を行う。バスコントローラーＣＢＳは、ＦＩＦＯ回路ＢＡ１と画像メモリー２０との間でバーストモードのデータ転送を行ってもよく、各アドレス毎のデータ転送を行ってもよい。
【００６０】
５．リードモディファイライト処理
図６〜図８を用いて、上述の詳細な構成例のリードモディファイライト処理の動作例について説明する。図６には、背景画像データの読み出しの動作例を模式的に示す。なお、以下では、上述のＦＩＦＯ回路ＢＡ１の各アドレスには６４ビット（広義には、ｋ×Ｌビット。ｋは自然数）のデータが格納され、各段には２×６４ビット（広義には、ｎ×ｋ×Ｌビット。ｎは自然数）のデータが格納されるものとする。そして、最下段の２×６４ビットのデータが、書き換え後に画像メモリー２０にバースト転送されるものとする。
【００６１】
図６のＢ１には、ＦＩＦＯ回路ＢＡ１の最下段の書き込み画像データを示す。図６では、１マスが１６ビットのデータを表し、画像メモリー２０の１アドレスが１６ビット（広義には、Ｌビット）であるものとする。また、画像データの１画素が４ビット（広義には、Ｎビット）であるものとする。Ｂ２には、ＦＩＦＯ回路ＢＥの最下段のライトイネーブル信号を示す。図６では、１マスが４ビットのライトイネーブル信号を表す。そして、マスの中の「１」は４ビットとも“１”であることを示し、「０」は４ビットとも“０”であることを示し、「１／０」は“１”と“０”の混在であることを示す。ＦＩＦＯ回路ＢＡ１の１アドレスに対応するライトイネーブル信号の数は１６個（広義には、ｋ×Ｌ／Ｍ個）である。
【００６２】
Ｂ３に示すように、背景画像データの読み出し動作において、画像メモリーからの読み出しをリクエストするリクエスト信号ＲＱが出力される。このリクエスト信号ＲＱは、ＦＩＦＯ回路ＢＥの最下段のライトイネーブル信号に対応する信号である。具体的には、画像メモリーの１アドレスに対応する４ビットのライトイネーブル信号が“１”と“０”の混在である場合に、そのアドレスに対応するリクエスト信号がアクティブにされる。そして、Ｂ４に示すように、レディ信号ＲＤＹがメモリーコントローラーから送信され、Ｂ５に示すように、リクエストしたアドレスの背景画像データＲＤが読み出される。Ｂ６に示すように、読み出し終了後に書き換えのトリガー信号がアクティブにされる。
【００６３】
図７には、読み出した背景画像データの書き換え動作例を模式的に示す。図７のＣ１に示すように、ＦＩＦＯ回路ＢＡ１の最下段のデータのうち１アドレス分のデータＱＢ１がセレクターＳＥＬに入力される。Ｃ２、Ｃ３に示すように、ＱＢ１に対応する背景データＲＤ、ライトイネーブル信号ＱＢＥがセレクターＳＥＬに入力される。そして、Ｃ４に示すように、セレクターＳＥＬにより選択されたデータがバッファーＢＴにバッファリングされる。Ｃ５に示すように、バッファーＢＴのデータが、ＦＩＦＯ回路ＢＡ１の最下段の対応するアドレスに格納される。
【００６４】
図８には、書き換え後のデータの画像メモリーへの書き込み動作例を模式的に示す。図８のＤ１に示すように、画像メモリーへの書き込みをリクエストするリクエスト信号ＲＱが出力される。このリクエスト信号ＲＱは、ＦＩＦＯ回路ＢＥの最下段のライトイネーブル信号に対応する信号である。具体的には、画像メモリーの１アドレスに対応する４ビットのライトイネーブル信号が、“１”と“０”の混在である場合と“０”だけである場合に、そのアドレスに対応するリクエスト信号がアクティブにされる。そして、リクエスト信号ＲＱがアクティブにされた画像メモリーのアドレスに、ＦＩＦＯ回路ＢＡ１からの画像データが書き込まれる。
【００６５】
以上説明したように、本実施形態によれば、書き込み画像データをバッファリングするＦＩＦＯ回路ＢＡ１を含む。そして、書き換え後の背景画像データをＦＩＦＯ回路ＢＡ１に対して、ｋ×Ｌビット単位で書き込む。例えば、図６等で説明したように、ＦＩＦＯ回路ＢＡ１の１アドレスのビット数である６４ビット単位で書き込む。
【００６６】
このようにすれば、ＦＩＦＯ回路ＢＡ１を、背景画像データのバッファリングと、書き換え後の背景画像データの記憶とに共用することができる。また、書き換え後の背景画像データがＦＩＦＯ回路ＢＡ１に書き込まれることで、その背景画像データを画像メモリー２０に転送することができる。
【００６７】
なお、本実施形態では、ＦＩＦＯ回路ＢＥの最下段のライトイネーブル信号が“１”だけの場合には、上述の書き換え動作を行わなくてもよい。この場合、ＦＩＦＯ回路ＢＡ１の最下段の書き換え画像データがそのまま画像メモリー２０に転送されてもよい。このようにすれば、不要な書き換え動作を省略し、リードモディファイライト処理を高速化できる。
【００６８】
また、本実施形態では、ＦＩＦＯ回路ＢＡ１の１アドレスのビット数がｋ×Ｌビットであり、ＦＩＦＯ回路ＢＡ１のｎ×ｋ×Ｌビットのデータが画像メモリー２０に対してバーストモードで転送される。
【００６９】
このようにすれば、画像メモリーの１アドレス（Ｌビット）毎に読み出しと書き換えを行う必要が無く、リードモディファイライト処理を高速化できる。すなわち、各アドレス毎に読み出す場合には、画像メモリーからの読み出す際のレイテンシー（リクエストから読み出しデータが送信されるまでの遅延時間）が、各アドレス毎に生じる。一方、バースト転送すれば、１回のバースト転送につき１回のレイテンシーしか生じず、読み出し時間を節約できる。
【００７０】
また、本実施形態では、画像メモリー２０から背景画像データを読み出すときに、メモリーコントローラー１４０に対してｎ×ｋ×Ｌビット分のリクエスト信号が送信される。例えば、図６等で説明したように、２×６４ビットの書き込み画像データに対応するリクエスト信号ＲＱが送信される。
【００７１】
このようにすれば、ｎ×ｋ×Ｌビットの書き込み画像データに対応するｎ×ｋ×Ｌビットの背景画像データを画像メモリー２０からバーストモードで読み出すことができる。
【００７２】
具体的には、本実施形態では、ｎ×ｋ×Ｌビット分のリクエスト信号としてｎ×ｋ個のリクエスト信号が送信される。そして、書き込み画像データのＬビットに対応するライトイネーブル信号が非アクティブの場合には、ｎ×ｋ個のリクエスト信号のうちの対応するリクエスト信号が非アクティブにされる。例えば、図６等で説明したように、２×６４／１６＝８個のリクエスト信号ＲＱが送信され、Ｌ＝１６ビットの書き込み画像データに対応するライトイネーブル信号の４ビット全てが“１”の場合には、対応するリクエスト信号ＲＱが非アクティブにされる。
【００７３】
このようにすれば、画像メモリー２０の各アドレスの背景画像データのうち、書き換えが必要なアドレスの背景画像データだけを読み出すことができる。すなわち、ライトイネーブル信号が“０”と“１”の混在データであり、画素毎の書き換えが必要な背景画像データだけを画像メモリー２０から読み出すことができる。
【００７４】
なお、本実施形態では、ＦＩＦＯ回路ＢＡ１は、可変の段数をｍ（ｍは自然数）とする場合に、ｎ×ｍが一定となるようにバーストモードによる転送が制御されてもよい。例えば、ＦＩＦＯ回路ＢＡ１は、ＳＲＡＭ等のメモリーにより構成されてもよい。そして、１回のバースト転送で転送するアドレス数ｎ（バースト数）に反比例するようにＦＩＦＯの段数ｍを変化させるアドレス制御を行うことで、ｎ×ｍが一定となるようにバーストモードによる転送が制御されてもよい。
【００７５】
このようにすれば、ＦＩＦＯ回路ＢＡ１から画像メモリー２０へのバースト数ｎを可変にできる。また、ｎ×ｍが一定となるようにバーストモードによる転送が制御されることで、ＦＩＦＯ回路ＢＡ１の回路資源を有効に活用できる。
【００７６】
６．第２の構成例
図９に、本実施形態の表示コントローラーの第２の構成例を示す。図９に示す表示コントローラー１００（広義には集積回路装置）は、ホストＩ／Ｆ回路１１０、ＦＩＦＯ回路ＢＡ２（広義には、第２のバッファー回路）、画像処理回路１２０、メモリーコントローラー１４０、表示制御回路１５０、リードモディファイライト回路１６０、内部バス１８０を含む。なお、以下では、図２等で説明したホストＩ／Ｆ回路等の構成要素には同一の符号を付し、適宜説明を省略する。ここで、本実施形態はこの構成に限定されず、その構成要素の一部（例えば、画像処理回路）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００７７】
ＦＩＦＯ回路ＢＡ２は、ホスト１０（外部）からの画像データをバッファリング（一時的に記憶）し、バッファリングした画像データを画像処理回路１２０に対して出力する。また、ＦＩＦＯ回路ＢＡ２は、ホスト１０（外部）からストリーム画像データとして供給される画像データをアンパック処理する。例えば、図１０等で後述するように、アンパック処理として、ストリーム画像データの画素データのフォーマットを変換する処理や、水平走査線毎に画素データを切り分ける処理が行われる。アンパック後のデータは、画像処理回路１２０が含む図示しないラインバッファに転送される。ＦＩＦＯ回路ＢＡ２は、例えば複数のフリップフロップ回路を順次接続したシフトレジスタにより構成される。
【００７８】
図１０、図１１を用いて、ＦＩＦＯ回路ＢＡ２の動作例について説明する。図１０には画素データのフォーマット変換の動作例を示す。図１０のＥ１に示すように、例えば１６ビットのパラレルバスでホスト１０からストリーム画像データが供給される。このストリーム画像データの各画素データが１ビット（１ｂｐｐ：ビットパーピクセル）であるとする。
【００７９】
ここで、表示コントローラー１００における画像データのフォーマットが、各画素データ４ビット（４ｂｐｐ）であるとする。そうすると、Ｅ２に示すように、ストリーム画像データのフォーマットが１ｂｐｐから４ｂｐｐに変換される。例えば、ホストからのストリーム画像データの画素データ“１”を“１１１１”に、“０”を“００００”に変換する。そして、Ｅ３に示すように、フォーマット変換後の６４ビットの画像データがＦＩＦＯ回路ＢＡ２に記憶される。Ｅ４に示すように、ＦＩＦＯ回路ＢＡ２に前回記憶された６４ビットの画像データが画像処理回路１２０に転送される。
【００８０】
このように、本実施形態では、背景画像データまたは書き込み画像データとしてストリーム画像データが入力されるＦＩＦＯ回路ＢＡ２を含む。そして、ＦＩＦＯ回路ＢＡ２は、ストリーム画像データの各画素データをフォーマット変換して記憶する。
【００８１】
このようにすれば、ストリーム画像データのフォーマットを、表示コントローラーで用いるフォーマットに変換できる。例えば、画像メモリー２０に記憶する画像データのｂｐｐが、ストリーム画像データのｂｐｐと異なる場合、そのｂｐｐのフォーマット変換を行うことができる。
【００８２】
図１１には、ストリーム画像データを水平走査線毎に切り分ける処理の動作例を示す。図１１のＦ１に示すように、例えば１６画素（６４ビット）のうち８画素目に水平走査線の終端があるとする。このとき、Ｆ２に示すように、その終端を含む８画素の画素データが画像処理回路１２０に転送される。残りの８画素の画素データは、例えば“０”で埋められる。そして、Ｆ３に示すように、８画素分のデータがシフトされ、Ｆ４に示すように、次の水平走査線の最初の１６画素の画素データが転送される。
【００８３】
Ｆ５に示すように、８画素分のデータがシフトされ、Ｆ６に示すように、１６画素の画像データがホスト１０から書き込まれる。そして、Ｆ７に示すように、８画素分のデータがシフトされ、Ｆ８に示すように、次の１６画素の画素データが転送される。以後、同様の動作が繰り返される。
【００８４】
このように、本実施形態によれば、ＦＩＦＯ回路ＢＡ２には、複数の画素データを含む入力データが書き込まれ、ＦＩＦＯ回路ＢＡ２は、その入力データをシリアルに順次シフトする。そして、入力データに水平走査線の終端の画素データが含まれる場合に、次の水平走査線の開始端の画素データがＦＩＦＯ回路ＢＡ２の終端に来るまで入力データがシフトされる（図１１のＦ３）。
【００８５】
このようにすれば、１６ビットのパラレルデータとして入力されるストリーム画像データを、水平走査線毎の画素データに切り分けることができる。これにより、簡素な動作で水平走査線の切り分けが可能となり、ストリーム画像データの転送を高速化できる。そのため、ホスト１０からのストリーム画像データの転送レートの向上を図り、ホスト１０のバス（ＣＰＵバス）の占有時間を短縮できる。また、ホスト１０からのストリーム画像データの転送を途中で切断しない仕様が要求される場合には、転送の高速化により仕様を満たす設計を容易化できる。
【００８６】
７．電子機器
図１２に、本実施形態の表示コントローラーを含む電子機器の構成例を示す。この電子機器は、ホスト１０、表示コントローラー１００（集積回路装置）、電気光学装置３０、記憶部６０、操作部７０、通信部８０を含む。なお、本実施形態はこの構成例に限定されず、その構成要素の一部を省略したり（例えば、通信部）、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００８７】
本実施形態の電子機器として、例えば、携帯電話端末、携帯情報端末、電子ブック端末、携帯ゲーム端末、デジタルフォトフレーム等への適用が想定できる。
【００８８】
ホスト１０は、例えばＣＰＵで実現され、表示コントローラー１００にストリーム画像データを供給したり、各構成要素の制御を行う。表示コントローラー１００は、例えばＡＳＩＣで実現され、電気光学装置３０に表示データを供給したり、電気光学装置３０の表示制御を行う。電気光学装置３０は、ドライバー３２、電気光学パネル３４を含む。ドライバー３２は、データ電圧や走査信号を出力して電気光学パネル３４を駆動する。電気光学パネル３４は、例えば液晶パネルや電気泳動パネル（ＥＰＤ：Electrophoretic Display）で実現される。記憶部６０は、例えば、ＲＯＭ、ＲＡＭ等のメモリーや、ハードディスクドライブにより実現され、ホスト用のプログラムを記憶したり、ホストのワーキングメモリとして機能したり、ビデオメモリーとして機能したりする。操作部７０は、例えば各種ボタン、タッチパネルにより構成され、操作情報が入力される。通信部８０は、無線通信や有線通信により、画像データや動画データを取得する。
【００８９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（集積回路装置、非アクティブ、アクティブ等）と共に記載された用語（表示コントローラー、第１の論理レベル、第２の論理レベル等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【００９０】
１０ ホスト、２０ 画像メモリー、３０ 電気光学装置、３２ ドライバー、
３４ 電気光学パネル、６０ 記憶部、７０ 操作部、８０ 通信部、
１００ 表示コントローラー、１１０ ホストＩ／Ｆ回路、１２０ 画像処理回路、
１４０ メモリーコントローラー、１５０ 表示制御回路、
１６０ リードモディファイライト回路、１８０ 内部バス、
ＢＡ１ 第１のバッファー、ＢＡ２ 第２のバッファー、ＷＲＣ 書き換え回路、
ＳＥＬ セレクター、ＢＴ バッファー、制御回路ＣＴ、ＰＤ ２の画像データ、
ＷＥ ライトイネーブル信号、ＣＢＳ バスコントローラー、ＲＱ リクエスト信号
【特許請求の範囲】
【請求項１】
第１の画像データを記憶する画像メモリーとのインターフェース処理を行うメモリーコントローラーと、
第２の画像データとライトイネーブル信号に基づいて、前記画像メモリーに記憶された前記第１の画像データを書き換えるリードモディファイライト回路と、
を含み、
前記リードモディファイライト回路は、
前記第１の画像データの各画素のビット数がＮビット（Ｎは自然数）であり、前記第１の画像データの書き換え単位ビット数がＭビット（ＭはＭ≧Ｎの自然数）であり、前記メモリーコントローラーの前記画像メモリーに対する１回にアクセス可能なビット数がＬビット（ＬはＬ＞Ｍを満たす２以上の自然数）である場合に、前記Ｌビットに対応するＬ／Ｍ個（Ｌ、ＭはそれぞれＮの自然数倍）の前記ライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する前記第１の画像データの画素データを、前記第２の画像データの対応する画素データに書き換えることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記リードモディファイライト回路は、
前記Ｌビットに対応するＬ／Ｍ個の前記ライトイネーブル信号が非アクティブの場合には、前記第１の画像データのうちの対応する画素データを書き換えないことを特徴とする集積回路装置。
【請求項３】
請求項１または２において、
前記リードモディファイライト回路は、
前記第２の画像データをバッファリングする第１のバッファーを含み、
前記第１のバッファーには、
書き換え後の前記第１の画像データが書き込まれることを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記第１のバッファーは、
１アドレスのビット数がｋ×Ｌビット（ｋは自然数）であり、ｎ×ｋ×Ｌビット（ｎは２以上の自然数）のデータを前記画像メモリーに対してバーストモードで転送することを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記リードモディファイライト回路は、
前記画像メモリーから前記第１の画像データを読み出すときに、前記メモリーコントローラーに対してｎ×ｋ×Ｌビット分のリクエスト信号を送信することを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記リードモディファイライト回路は、
前記ｎ×ｋ×Ｌビット分のリクエスト信号としてｎ×ｋ個のリクエスト信号を送信し、前記Ｌビットに対応する前記ライトイネーブル信号が非アクティブの場合には、前記ｎ×ｋ個のリクエスト信号のうちの対応するリクエスト信号を非アクティブにすることを特徴とする集積回路装置。
【請求項７】
請求項４乃至６において、
前記第１のバッファーは、
第１のＦＩＦＯにより構成され、
前記第１のＦＩＦＯは、
可変の段数をｍ（ｍは自然数）とする場合に、ｎ×ｍが一定となるように前記バーストモードによる転送が制御されることを特徴とする集積回路装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１の画像データまたは前記第２の画像データとしてストリーム画像データが入力される第２のバッファーを含み、
前記第２のバッファーは、
前記ストリーム画像データの各画素データのフォーマットを、前記画像メモリーに記憶される画素データのフォーマットに変換して記憶することを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記第２のバッファーは、
前記ストリーム画像データとして複数の画素データを含む入力データが書き込まれ、前記入力データをシリアルに順次シフトする第２のＦＩＦＯにより構成され、
前記第２のＦＩＦＯは、
前記入力データに水平走査線の終端の画素データが含まれる場合に、次の水平走査線の開始端の画素データが前記第２のＦＩＦＯの終端に来るまで前記入力データをシフトすることで、前記ストリーム画像データを水平走査線毎に切り分けることを特徴とする集積回路装置。
【請求項１０】
請求項１乃至９に記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１】
第１の画像データを記憶する画像メモリーとのインターフェース処理を行うメモリーコントローラーと、
第２の画像データとライトイネーブル信号に基づいて、前記画像メモリーに記憶された前記第１の画像データを書き換えるリードモディファイライト回路と、
を含み、
前記リードモディファイライト回路は、
前記第１の画像データの各画素のビット数がＮビット（Ｎは自然数）であり、前記第１の画像データの書き換え単位ビット数がＭビット（ＭはＭ≧Ｎの自然数）であり、前記メモリーコントローラーの前記画像メモリーに対する１回にアクセス可能なビット数がＬビット（ＬはＬ＞Ｍを満たす２以上の自然数）である場合に、前記Ｌビットに対応するＬ／Ｍ個（Ｌ、ＭはそれぞれＮの自然数倍）の前記ライトイネーブル信号のうちのアクティブのライトイネーブル信号に対応する前記第１の画像データの画素データを、前記第２の画像データの対応する画素データに書き換えることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記リードモディファイライト回路は、
前記Ｌビットに対応するＬ／Ｍ個の前記ライトイネーブル信号が非アクティブの場合には、前記第１の画像データのうちの対応する画素データを書き換えないことを特徴とする集積回路装置。
【請求項３】
請求項１または２において、
前記リードモディファイライト回路は、
前記第２の画像データをバッファリングする第１のバッファーを含み、
前記第１のバッファーには、
書き換え後の前記第１の画像データが書き込まれることを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記第１のバッファーは、
１アドレスのビット数がｋ×Ｌビット（ｋは自然数）であり、ｎ×ｋ×Ｌビット（ｎは２以上の自然数）のデータを前記画像メモリーに対してバーストモードで転送することを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記リードモディファイライト回路は、
前記画像メモリーから前記第１の画像データを読み出すときに、前記メモリーコントローラーに対してｎ×ｋ×Ｌビット分のリクエスト信号を送信することを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記リードモディファイライト回路は、
前記ｎ×ｋ×Ｌビット分のリクエスト信号としてｎ×ｋ個のリクエスト信号を送信し、前記Ｌビットに対応する前記ライトイネーブル信号が非アクティブの場合には、前記ｎ×ｋ個のリクエスト信号のうちの対応するリクエスト信号を非アクティブにすることを特徴とする集積回路装置。
【請求項７】
請求項４乃至６において、
前記第１のバッファーは、
第１のＦＩＦＯにより構成され、
前記第１のＦＩＦＯは、
可変の段数をｍ（ｍは自然数）とする場合に、ｎ×ｍが一定となるように前記バーストモードによる転送が制御されることを特徴とする集積回路装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１の画像データまたは前記第２の画像データとしてストリーム画像データが入力される第２のバッファーを含み、
前記第２のバッファーは、
前記ストリーム画像データの各画素データのフォーマットを、前記画像メモリーに記憶される画素データのフォーマットに変換して記憶することを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記第２のバッファーは、
前記ストリーム画像データとして複数の画素データを含む入力データが書き込まれ、前記入力データをシリアルに順次シフトする第２のＦＩＦＯにより構成され、
前記第２のＦＩＦＯは、
前記入力データに水平走査線の終端の画素データが含まれる場合に、次の水平走査線の開始端の画素データが前記第２のＦＩＦＯの終端に来るまで前記入力データをシフトすることで、前記ストリーム画像データを水平走査線毎に切り分けることを特徴とする集積回路装置。
【請求項１０】
請求項１乃至９に記載の集積回路装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−１０７４３７（Ｐ２０１１−１０７４３７Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２００９−２６２６６７（Ｐ２００９−２６２６６７）
【出願日】平成２１年１１月１８日（２００９．１１．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２１年１１月１８日（２００９．１１．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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