電圧制御回路
【課題】出力信号におけるノイズとピークを中和することを課題とする。
【解決手段】電圧クランピングモジュールがゲイン増幅モジュールの出力端子に配置され、ゲイン増幅モジュールにより出力される増幅信号の電圧レベルを所定範囲内でクランプできる。電圧クランピングモジュールは、増幅信号の電圧レベルを上限電圧レベルより低く制限するのに用いる上限電圧クランピングモジュールと、増幅信号の電圧レベルを下限電圧レベルより高く制限するのに用いる下限電圧クランピングモジュールとを含む。
【解決手段】電圧クランピングモジュールがゲイン増幅モジュールの出力端子に配置され、ゲイン増幅モジュールにより出力される増幅信号の電圧レベルを所定範囲内でクランプできる。電圧クランピングモジュールは、増幅信号の電圧レベルを上限電圧レベルより低く制限するのに用いる上限電圧クランピングモジュールと、増幅信号の電圧レベルを下限電圧レベルより高く制限するのに用いる下限電圧クランピングモジュールとを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧制御回路を開示し、より具体的には、所定範囲内の増幅信号の電圧レベルをクランピングしてピークを抑える電圧制御回路を開示する。
【背景技術】
【0002】
図1を参照する。図1は、従来のアナログ回路100のブロック図である。アナログ回路100は、ゲイン増幅モジュール110と、ゲイン制御モジュール120とを含む。ゲイン増幅モジュール110は、アナログ信号などの入力信号のゲインを増幅し、増幅信号を発生するように構成されている。ゲイン制御モジュール120は、外部選択信号により増幅信号のゲインを制御し、出力信号を発生するように、例えば、異なる倍数だけ増幅信号のゲインを増減することにより出力信号を発生するように構成されている。図1に示したアナログ回路100は、入力信号を処理しやすくなるように、ゲイン増幅モジュール110により、非常に低い電圧レベルを有する入力信号を増幅する。ゲイン制御モジュール120の目的は、選択信号により示された異なる要求により入力信号のゲインを再調整して、選択された要求に合った出力信号を発生することである。しかし、アナログ回路100の設計では、ゲイン増幅回路110により発生される増幅信号の電圧レベルが高すぎたり低すぎたりするので、ゲイン制御回路120により発生される出力信号の電圧レベルも高すぎたり低すぎたりし、予期しないピークが発生する。結果として、出力信号の精度が落ちる。
【0003】
図2を参照する。図2は、図1に示したアナログ回路100をオーディオ回路の実装に利用した場合を詳細に示す。図2に示したように、入力信号はオーディオ信号である。ゲイン増幅モジュール110は、第1の演算増幅器112と可変抵抗114とを含む。ゲイン制御モジュール120は、キャパシタC1、可変抵抗124、及び第2の演算増幅器122を含む。第1の演算増幅器112と可変抵抗114は、入力信号のオーディオゲインを増幅し、そのオーディオゲインを所定範囲内で制御して増幅信号を発生するのに用いられる。増幅信号のゲインを制御するため、キャパシタC1と可変抵抗124とにより、ハイパスフィルタが形成されている。出力信号は、第2の演算増幅器122により、制御された増幅信号のゲインを増幅することにより発生する。出力信号はリアスピーカに送られ、オーディオ信号が出力される。可変抵抗124の抵抗値は選択信号により制御される。可変抵抗124は、複数のトランジスタなどの複数のスイッチと組み合わされ、選択信号により決まる複数のスイッチのスイッチ状態に対応して、増幅信号のゲインを制御することができる。
【0004】
図3を参照する。図3は、図2に示した可変抵抗124の実装を示している。図3に示したように、可変抵抗124は、N型金属酸化物半導体電界効果トランジスタ(MOSFET)124NとP型MOSFET124Pとを並列に接続したものを含む。N型MOSFET124NとP型MOSFET124Pの両方の特性のため、N型MOSFET124Nには寄生バイポーラ接合トランジスタ(BJT)126Nが形成され、P型MOSFET124Pには寄生BJT126Pが形成される。ノードLV1は図2に示したキャパシタC1と可変抵抗124との間にあるが、寄生BJT126Pがオンになるように演算増幅器112がキャパシタC1を充電するため、このノードLV1における電圧レベルが高すぎるとき、ノードLV2における電圧レベルも高すぎ、出力信号Voutに高電圧ピークが生じる。同様に、ノードLV1における電圧レベルが過放電のため低すぎるとき、ノードLV2における電圧レベルも低すぎ、結果として出力信号Voutに低電圧ピークが生じる。
【0005】
図4を参照する。図4は、図2に示したアナログ回路100のノードにおける電圧レベルを示している。図4に示したように、増幅信号の電圧レベルを示すノードLG0における電圧レベルは方形波の形をしている。ノードLG0における電圧レベルが高すぎると、ノードLV1で、出力信号Voutの波形のフロントエッジで明らかな上向きピークが生じる。対照的に、ノードLG0における電圧レベルが低すぎると、ノードLV1で、出力信号Voutの波形のリアエッジで明らかな下向きピークが生じる。
【0006】
出力信号Voutで生じるピークは、出力信号Voutの処理の精度に大きく影響し、ノイズを生じさせる。入力信号がオーディオ信号であるとき、スピーカが音を出力するとき、出力信号Voutで生じるピークは大きなノイズを生じ、出力される音の音質が悪化する。
【発明の概要】
【0007】
先行技術で説明した出力信号におけるノイズとピークを中和(neutralizing)するため、本発明は、増幅信号の電圧レベルを所定範囲内にクランピングし、増幅信号の電圧レベルが高すぎる又は低すぎることにより生じる出力信号中のノイズやピークを防止する電圧制御回路を開示する。
【0008】
開示の電圧制御回路は、ゲイン増幅モジュール、電圧クランピングモジュール、及びゲイン制御モジュールを有する。ゲイン増幅モジュールは、入力信号に応じて増幅信号を発生するのに用いる。電圧クランピングモジュールは、ゲイン増幅モジュールに結合し、増幅信号の電圧レベルを所定範囲内にクランピングして、電圧クランピング信号を発生する。ゲイン制御モジュールは、電圧クランピングモジュールに結合し、選択信号と電圧クランピング信号とに応じて、出力信号を発生する。
【0009】
当業者には、様々な図面に示した好ましい実施形態の詳細な説明を読めば、本発明の上記その他の目的が明らかにあるであろう。
【図面の簡単な説明】
【0010】
【図1】従来のアナログ回路を示す図である。
【図2】図1に示したアナログ回路により実装されたオーディオ回路を詳細に示す図である。
【図3】図2に示した可変抵抗の実装を示す図である。
【図4】図2に示したアナログ回路のノードの電圧レベルを示す図である。
【図5】本発明の一実施形態による電圧制御回路を示すブロック図である。
【図6】本発明の実施形態による、図5に示した上限電圧クランピングモジュールを示す図である。
【図7】本発明の実施形態による、図5に示した上限電圧クランピングモジュールを示す図である。
【図8】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図9】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図10】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図11】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図12】本発明の実施形態による、図5に示した上限電圧クランピングモジュールを示す図である。
【図13】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図14】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図15】本発明の実施形態による、図5に示した上限電圧クランピングモジュールを示す図である。
【発明を実施するための形態】
【0011】
図5を参照する。図5は、本発明の一実施形態による電圧制御回路200を示すブロック図である。図5に示したように、電圧制御回路200は、図1に示したゲイン増幅モジュール110とゲイン制御モジュール120の他に、電圧クランピングモジュール220をさらに含む。電圧クランピングモジュール220は、キャパシタC2と、上限電圧クランピングモジュール230と、下限電圧クランピングモジュール240とを含む。キャパシタC2の利用は図2に示したキャパシタC1と同様であり、再度説明はしない。電圧クランピングモジュール220の目的は、キャパシタC2の一端子に接続され図2に示したノードLV1に対応するノードVxにおける電圧レベルを、所定範囲内にクランプ(clamp)し、ノードVxの電圧レベルを受け取るゲイン制御モジュール120が、ノードVxにおける過充電の又は過放電の電圧レベルにより生じるピークの無い出力信号Voutを発生することである。ここで、上限電圧クラインピングモジュール230は、ノードVxの電圧レベルを、上限電圧源V2により供給される上限電圧レベルより下に制限するために用いられる。下限電圧クラインピングモジュール240は、ノードVxの電圧レベルを、下限電圧源V1により供給される下限電圧レベルより上に制限するために用いられる。電圧クランピングモジュール220はDC電圧源VDDにより直接パワー供給を受ける。
【0012】
図6を参照する。図6は、図5に示した上限電圧クランピングモジュール230を詳細に示している。上限電圧クランピングモジュール230は、N型MOSFET M2とM3、P型MOSFET M1、及び抵抗R2を含む。P型MOSFET M1は、ゲートが上限電圧源V2に結合され、ソースがノードVxに結合されている。N型MOSFET M2は、ドレインが、P型MOSFET M1のドレインと、N型MOSFET M2のゲートとに結合され、ソースがグラウンドに結合されている。N型MOSFET M3は、ゲートがN型MOSFET M2のゲートに結合され、ソースがグラウンドに結合され、ドレインがノードVxに結合されている。抵抗R2は、第1の端子がN型MOSFET M2のゲートに結合され、第2の端子がグラウンドに結合されている。図6に示した実施形態では、上限電圧レベルはDC電圧源VDDの電圧レベルからP型MOSFETのソース・ゲート間のバイアス電圧を引いた値に等しい。
【0013】
ノードVxにおける電圧レベルが上限電圧レベルより高い時、P型MOSFET M1はオンにされ、電流I11を発生する。N型MOSFET M2とM3の両方により形成される電流ミラーを通って、電流I12がN型MOSFET M3に対応して発生する。電流I12は、キャパシタC2を放電するように設定され、ノードVxの電圧レベルが上限電圧レベルより低くなり、P型MOSFET M1がオフになり、ノードVxの放電が止まる。そのため、上限電圧クランピングモジュール230は、動的に、ノードVxの電圧レベルを、上限電圧レベルより低く制限できる。
【0014】
図7を参照する。図7は、本発明の他の実施形態による上限電圧クランピングモジュール230を示している。図6と図7に示した上限電圧クランピングモジュール230は、図6のP型MOSFETが図7ではpnpBJTで置き換えられており、図6のN型MOSFETが図7ではnpnBJTで置き換えられている点以外は、動作と要素間の結合が同じである。図7で使われる上限電圧レベルは、DC電圧源VDDからpnpBJTのエミッタ・ベース間のバイアス電圧を引いたものである。
【0015】
図8を参照する。図8は、本発明の一実施形態による、図5に示した下限電圧クランピングモジュール240を示している。下限電圧クランピングモジュール24は、N型MOSFET M4、P型MOSFET M5とM6、及び抵抗R1を含む。N型MOSFET M4は、ゲートが下限電圧源V1に結合され、ソースがノードVxに結合されている。P型MOSFET M5は、ドレインが、N型MOSFET M4のドレインと、P型MOSFET M5のゲートとに結合され、ソースがDC電圧源VDDに結合されている。P型MOSFET M6は、ドレインがノードVxに結合され、ゲートがP型MOSFET M5のゲートに結合されている。P型MOSFET M6は、ソースがP型MOSFET M5のソースに結合されている。抵抗R1は、第1の端子がP型MOSFET M5のゲートに結合され、第2の端子がP型MOSFET M5のソースに結合されている。図8に示した実施形態では、上限電圧レベルは、グラウンドの電圧レベルにN型MOSFETのゲート・ソース間のバイアス電圧を足した値に等しい。
【0016】
ノードVxの電圧レベルが下限電圧レベルより低くなると、N型MOSFET M4がオンになり、電流I21が流れる。P型MOSFET M5とM6により形成される電流ミラーにより、P型MOSFET M6に電流I22が対応して発生する。電流I22は、キャパシタC2に充電するように設定され、ノードVxの電圧レベルが下限電圧レベルより高くなり、N型MOSFET M4がオフになり、ノードVxの充電が止まる。そのため、下限電圧クランピングモジュール240は、動的に、ノードVxの電圧レベルを、下限電圧レベルより高く制限できる。
【0017】
図9を参照する。図9は、本発明の他の実施形態による下限電圧クランピングモジュール240を示している。下限電圧クランピングモジュール240は、図8のN型MOSFET M4が図9ではnpnBJTに置き換えられ、P型MOSFET M5とM6がそれぞれpnpBJT M5pとM6pに置き換えられている点を除くと、動作も要素間の結合も同じである。図9に示した実施形態では、下限電圧レベルは、グラウンドの電圧レベルにnpnBJTのエミッタ・ベース間のバイアス電圧を足した値に等しい。
【0018】
図10を参照する。図10は、本発明の一実施形態による下限電圧クランピングモジュール240を示している。下限電圧クランピングモジュール240は、N型MOSFET M11とM12、及びP型MOSFET M13、M14及びM15を含む。N型MOSFET M11は、ゲートがノードVxに結合され、ソースが電流源I1を介してグラウンドに結合されている。N型MOSFET M12は、ソースがN型MOSFET M11のソースに結合され、ゲートが下限電圧源V1に結合されている。P型MOSFET M13は、ドレインが、N型MOSFET M11のドレインと、P型MOSFET M13のゲートとに結合され、ソースが電圧源VDD1に結合されている。P型MOSFET M14は、ドレインが、N型MOSFET M12のドレインと、P型MOSFET M14のゲートとに結合され、ソースが電圧源VDD2に結合されている。P型MOSFET M15は、ドレインがノードVxに結合され、ゲートがP型MOSFET M14のゲートに結合され、ソースが電圧源VDD3に結合されている。電圧源VDD1、VDD2、及びVDD3はすべてDC電圧源VDDから発生され、DC電圧源VDDと同じ電圧レベルである。図10では、下限電圧源V1により供給される下限電圧レベルは、グラウンドにP型MOSFETのソース・ゲート間のバイアス電圧を足した電圧レベルと等しい。
【0019】
Vxが放電され下限電圧レベルより低くなると、N型MOSFET M11はオフになる。同時に、N型MOSFET M11とM12の両方により入れられた低電流源I1のため、N型MOSFET M12を流れる電流が上昇し、P型MOSFET M15のゲートの電圧レベルが下がり、P型MOSFET M15がオンになり、結果としてノードVxの電圧レベルが高くなる。ノードVxの電圧レベルが上がり下限電圧レベルより高くなると、N型MOSFET M11が再びオンになり、N型MOSFET M11とM12により形成された電流ミラーにより、P型MOSFET M15のゲートの電圧レベルが再び高くなり、P型MOSFET M15がオフになり、ノードVxの充電が停止する。そのため、図10に示した下限電圧クランピングモジュール240は、動的に、ノードVxの電圧レベルを、下限電圧レベルより高く制限できる。
【0020】
図11を参照する。図10は、本発明の一実施形態による下限電圧クランピングモジュール240を示している。下限電圧クランピングモジュール240は、P型MOSFET M21とM22、及びN型MOSFET M23、M24及びM25を含む。P型MOSFET M21は、ドレインがグラウンドに結合され、ゲートがノードVxに結合されている。P型MOSFET M22は、ドレインがグラウンドに結合され、ゲートが下限電圧源V1に結合されている。N型MOSFET M23は、ソースがP型MOSFET M21のソースに結合され、ドレインが電圧源VDD1と、N型MOSFET M23のゲートとに結合されている。N型MOSFET M24は、ソースがP型MOSFET M22のソースに結合され、ゲートがN型MOSFET M23のゲートに結合され、ドレインが電圧源VDD2に結合されている。N型MOSFET M25は、ドレインが電圧源VDD3に結合され、ゲートがN型MOSFET M24のドレインに結合され、ソースがノードVxに結合されている。電圧源VDD1、VDD2、及びVDD3は同じ電圧レベルである。図11の下限電圧レベルは、グラウンドにP型MOSFETのソース・ゲート間のバイアス電圧を足した電圧レベルと等しい。
【0021】
ノードVxの電圧レベルが放電され、下限電圧レベルより低くなると、P型MOSFET M21がオンになり、低電流源I21のため、N型MOSFET M24のゲートの電圧レベルが低くなり、N型MOSFET M24がオフになる。同時に、電流源I22により充電されて、N型MOSFET M25のゲートの電圧レベルが高くなり、N型MOSFET M25がオンになり、電圧源VDD3により直接充電されることにより、ノードVxの電圧レベルが高くなる。次に、ノードVxの電圧レベルが上がり下限電圧レベルより高くなると、P型MOSFET M21はオフになり、N型MOSFET M24がオンになり、N型MOSFET M25がオフになり、ノードVxが充電されなくなる。そのため、図11に示した下限電圧クランピングモジュール240は、動的に、ノードVxの電圧レベルを、下限電圧レベルより高く制限できる。
【0022】
図12を参照する。図12は、本発明の一実施形態による上限電圧クランピングモジュール230を示している。上限電圧クランピングモジュール230は、P型MOSFET M31、M32、M33、及びN型MOSFET M33、M34を含む。P型MOSFET M31は、ドレインがP型MOSFET M31のゲートとグラウンドとに結合されている。P型MOSFET M32は、ドレインがグラウンドに結合され、ゲートがP型MOSFET M31のゲートに結合されている。N型MOSFET M33は、ソースがP型MOSFET M31のソースと結合され、ゲートがノードVxに結合され、ドレインがグラウンドに結合されている。N型MOSFET M34は、ソースがP型MOSFET M32のソースと結合され、ドレインがグラウンドに結合され、ゲートが上限電圧源V2に結合されている。P型MOSFET M35は、ゲートがP型MOSFET M32のドレインと結合され、ソースがノードVxに結合され、ドレインがグラウンドに結合されている。図12に示した上限電圧クランピング回路230では、上限電圧源V2により供給される上限電圧レベルは、DC電圧源VDDの電圧レベルからN型MOSFETのソース・ゲート間のバイアス電圧を引いたものと等しい。
【0023】
ノードVxの電圧レベルがキャパシタC2により充電され、上限電圧レベルより高くなると、N型MOSFET M33はオンになる。この時、P型MOSFET M31とM32により入れられた電流源I31とI32のため、P型MOSFET M35は電流源I32により放電されるP型MOSFET M35のゲートの電圧レベルを介してP型MOSFET M35がオンになり、ノードVxの電圧レベルが電流I33により放電される。ノードVxの電圧レベルが、放電されて上限電圧レベルより低くなると、N型MOSFET M33がオフになり、電流源I32により放電されなくても、P型MOSFET M35のゲートの電圧レベルが上がり、P型MOSFET M35がオフになり、ノードVxの放電を停止する。そのため、上限電圧クランピングモジュール230は、動的に、ノードVxの電圧レベルを、上限電圧レベルより低く制限できる。
【0024】
図13を参照する。図13は、本発明の他の実施形態による下限電圧クランピングモジュール240を示している。図10と図13から分かるように、図10に示されたN型MOSFET M11とM12は、それぞれ図13のnpnBJT M41とM42により置き換えられ、図10のP型MOSFET M13、M14、M15は、それぞれ図13のpnpBJT M43、M44、M45により置き換えられている。図10及び図13の下限電圧クランピングモジュール240は、動作と要素間の結合が同じである。
【0025】
図14を参照する。図14は、本発明の他の実施形態による下限電圧クランピングモジュール240を示している。図11と図14から分かるように、図11のP型MOSFET M21とM22は、それぞれ図14のpnpBJT M51とM52により置き換えられており、図11のN型MOSFET M23、M24、M25は、それぞれ図14のnpnBJT M53、M54、M55により置き換えられている。図11及び図14の下限電圧クランピングモジュール240は、動作と要素間の結合が同じである。
【0026】
図15を参照する。図15は、本発明の他の実施形態による上限電圧クランピングモジュール230を示している。図12と図15から分かるように、図12のN型MOSFET M33とM34は、それぞれ図15のnpnBJT M63とM64により置き換えられ、図12のP型MOSFET M31、M32、M35は、それぞれ図15のpnpBJT M61、M62、M65により置き換えられている。図12及び図15の下限電圧クランピングモジュール230は、動作と要素間の結合が同じである。
【0027】
本発明は、増幅信号の電圧レベルを、上限電圧レベルと下限電圧レベルの間の所定範囲内にクランピングする電圧制御回路を開示している。それゆえ、増幅信号の過充電や過放電により生じる出力信号のピークを防止できる。
【0028】
当業者には言うまでもないが、本発明の教示を保持しつつ、上記のデバイスと方法について、多数の修正や変更をすることができる。したがって、上記の開示は添付した特許請求の範囲によってのみ限定されると解釈すべきである。
【符号の説明】
【0029】
110 増幅モジュール
120 ゲイン制御モジュール
200 電圧制御回路
220 電圧クランピングモジュール
230 上限電圧クランピングモジュール
240 下限電圧クランピングモジュール
【技術分野】
【0001】
本発明は、電圧制御回路を開示し、より具体的には、所定範囲内の増幅信号の電圧レベルをクランピングしてピークを抑える電圧制御回路を開示する。
【背景技術】
【0002】
図1を参照する。図1は、従来のアナログ回路100のブロック図である。アナログ回路100は、ゲイン増幅モジュール110と、ゲイン制御モジュール120とを含む。ゲイン増幅モジュール110は、アナログ信号などの入力信号のゲインを増幅し、増幅信号を発生するように構成されている。ゲイン制御モジュール120は、外部選択信号により増幅信号のゲインを制御し、出力信号を発生するように、例えば、異なる倍数だけ増幅信号のゲインを増減することにより出力信号を発生するように構成されている。図1に示したアナログ回路100は、入力信号を処理しやすくなるように、ゲイン増幅モジュール110により、非常に低い電圧レベルを有する入力信号を増幅する。ゲイン制御モジュール120の目的は、選択信号により示された異なる要求により入力信号のゲインを再調整して、選択された要求に合った出力信号を発生することである。しかし、アナログ回路100の設計では、ゲイン増幅回路110により発生される増幅信号の電圧レベルが高すぎたり低すぎたりするので、ゲイン制御回路120により発生される出力信号の電圧レベルも高すぎたり低すぎたりし、予期しないピークが発生する。結果として、出力信号の精度が落ちる。
【0003】
図2を参照する。図2は、図1に示したアナログ回路100をオーディオ回路の実装に利用した場合を詳細に示す。図2に示したように、入力信号はオーディオ信号である。ゲイン増幅モジュール110は、第1の演算増幅器112と可変抵抗114とを含む。ゲイン制御モジュール120は、キャパシタC1、可変抵抗124、及び第2の演算増幅器122を含む。第1の演算増幅器112と可変抵抗114は、入力信号のオーディオゲインを増幅し、そのオーディオゲインを所定範囲内で制御して増幅信号を発生するのに用いられる。増幅信号のゲインを制御するため、キャパシタC1と可変抵抗124とにより、ハイパスフィルタが形成されている。出力信号は、第2の演算増幅器122により、制御された増幅信号のゲインを増幅することにより発生する。出力信号はリアスピーカに送られ、オーディオ信号が出力される。可変抵抗124の抵抗値は選択信号により制御される。可変抵抗124は、複数のトランジスタなどの複数のスイッチと組み合わされ、選択信号により決まる複数のスイッチのスイッチ状態に対応して、増幅信号のゲインを制御することができる。
【0004】
図3を参照する。図3は、図2に示した可変抵抗124の実装を示している。図3に示したように、可変抵抗124は、N型金属酸化物半導体電界効果トランジスタ(MOSFET)124NとP型MOSFET124Pとを並列に接続したものを含む。N型MOSFET124NとP型MOSFET124Pの両方の特性のため、N型MOSFET124Nには寄生バイポーラ接合トランジスタ(BJT)126Nが形成され、P型MOSFET124Pには寄生BJT126Pが形成される。ノードLV1は図2に示したキャパシタC1と可変抵抗124との間にあるが、寄生BJT126Pがオンになるように演算増幅器112がキャパシタC1を充電するため、このノードLV1における電圧レベルが高すぎるとき、ノードLV2における電圧レベルも高すぎ、出力信号Voutに高電圧ピークが生じる。同様に、ノードLV1における電圧レベルが過放電のため低すぎるとき、ノードLV2における電圧レベルも低すぎ、結果として出力信号Voutに低電圧ピークが生じる。
【0005】
図4を参照する。図4は、図2に示したアナログ回路100のノードにおける電圧レベルを示している。図4に示したように、増幅信号の電圧レベルを示すノードLG0における電圧レベルは方形波の形をしている。ノードLG0における電圧レベルが高すぎると、ノードLV1で、出力信号Voutの波形のフロントエッジで明らかな上向きピークが生じる。対照的に、ノードLG0における電圧レベルが低すぎると、ノードLV1で、出力信号Voutの波形のリアエッジで明らかな下向きピークが生じる。
【0006】
出力信号Voutで生じるピークは、出力信号Voutの処理の精度に大きく影響し、ノイズを生じさせる。入力信号がオーディオ信号であるとき、スピーカが音を出力するとき、出力信号Voutで生じるピークは大きなノイズを生じ、出力される音の音質が悪化する。
【発明の概要】
【0007】
先行技術で説明した出力信号におけるノイズとピークを中和(neutralizing)するため、本発明は、増幅信号の電圧レベルを所定範囲内にクランピングし、増幅信号の電圧レベルが高すぎる又は低すぎることにより生じる出力信号中のノイズやピークを防止する電圧制御回路を開示する。
【0008】
開示の電圧制御回路は、ゲイン増幅モジュール、電圧クランピングモジュール、及びゲイン制御モジュールを有する。ゲイン増幅モジュールは、入力信号に応じて増幅信号を発生するのに用いる。電圧クランピングモジュールは、ゲイン増幅モジュールに結合し、増幅信号の電圧レベルを所定範囲内にクランピングして、電圧クランピング信号を発生する。ゲイン制御モジュールは、電圧クランピングモジュールに結合し、選択信号と電圧クランピング信号とに応じて、出力信号を発生する。
【0009】
当業者には、様々な図面に示した好ましい実施形態の詳細な説明を読めば、本発明の上記その他の目的が明らかにあるであろう。
【図面の簡単な説明】
【0010】
【図1】従来のアナログ回路を示す図である。
【図2】図1に示したアナログ回路により実装されたオーディオ回路を詳細に示す図である。
【図3】図2に示した可変抵抗の実装を示す図である。
【図4】図2に示したアナログ回路のノードの電圧レベルを示す図である。
【図5】本発明の一実施形態による電圧制御回路を示すブロック図である。
【図6】本発明の実施形態による、図5に示した上限電圧クランピングモジュールを示す図である。
【図7】本発明の実施形態による、図5に示した上限電圧クランピングモジュールを示す図である。
【図8】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図9】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図10】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図11】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図12】本発明の実施形態による、図5に示した上限電圧クランピングモジュールを示す図である。
【図13】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図14】本発明の実施形態による、図5に示した下限電圧クランピングモジュールを示す図である。
【図15】本発明の実施形態による、図5に示した上限電圧クランピングモジュールを示す図である。
【発明を実施するための形態】
【0011】
図5を参照する。図5は、本発明の一実施形態による電圧制御回路200を示すブロック図である。図5に示したように、電圧制御回路200は、図1に示したゲイン増幅モジュール110とゲイン制御モジュール120の他に、電圧クランピングモジュール220をさらに含む。電圧クランピングモジュール220は、キャパシタC2と、上限電圧クランピングモジュール230と、下限電圧クランピングモジュール240とを含む。キャパシタC2の利用は図2に示したキャパシタC1と同様であり、再度説明はしない。電圧クランピングモジュール220の目的は、キャパシタC2の一端子に接続され図2に示したノードLV1に対応するノードVxにおける電圧レベルを、所定範囲内にクランプ(clamp)し、ノードVxの電圧レベルを受け取るゲイン制御モジュール120が、ノードVxにおける過充電の又は過放電の電圧レベルにより生じるピークの無い出力信号Voutを発生することである。ここで、上限電圧クラインピングモジュール230は、ノードVxの電圧レベルを、上限電圧源V2により供給される上限電圧レベルより下に制限するために用いられる。下限電圧クラインピングモジュール240は、ノードVxの電圧レベルを、下限電圧源V1により供給される下限電圧レベルより上に制限するために用いられる。電圧クランピングモジュール220はDC電圧源VDDにより直接パワー供給を受ける。
【0012】
図6を参照する。図6は、図5に示した上限電圧クランピングモジュール230を詳細に示している。上限電圧クランピングモジュール230は、N型MOSFET M2とM3、P型MOSFET M1、及び抵抗R2を含む。P型MOSFET M1は、ゲートが上限電圧源V2に結合され、ソースがノードVxに結合されている。N型MOSFET M2は、ドレインが、P型MOSFET M1のドレインと、N型MOSFET M2のゲートとに結合され、ソースがグラウンドに結合されている。N型MOSFET M3は、ゲートがN型MOSFET M2のゲートに結合され、ソースがグラウンドに結合され、ドレインがノードVxに結合されている。抵抗R2は、第1の端子がN型MOSFET M2のゲートに結合され、第2の端子がグラウンドに結合されている。図6に示した実施形態では、上限電圧レベルはDC電圧源VDDの電圧レベルからP型MOSFETのソース・ゲート間のバイアス電圧を引いた値に等しい。
【0013】
ノードVxにおける電圧レベルが上限電圧レベルより高い時、P型MOSFET M1はオンにされ、電流I11を発生する。N型MOSFET M2とM3の両方により形成される電流ミラーを通って、電流I12がN型MOSFET M3に対応して発生する。電流I12は、キャパシタC2を放電するように設定され、ノードVxの電圧レベルが上限電圧レベルより低くなり、P型MOSFET M1がオフになり、ノードVxの放電が止まる。そのため、上限電圧クランピングモジュール230は、動的に、ノードVxの電圧レベルを、上限電圧レベルより低く制限できる。
【0014】
図7を参照する。図7は、本発明の他の実施形態による上限電圧クランピングモジュール230を示している。図6と図7に示した上限電圧クランピングモジュール230は、図6のP型MOSFETが図7ではpnpBJTで置き換えられており、図6のN型MOSFETが図7ではnpnBJTで置き換えられている点以外は、動作と要素間の結合が同じである。図7で使われる上限電圧レベルは、DC電圧源VDDからpnpBJTのエミッタ・ベース間のバイアス電圧を引いたものである。
【0015】
図8を参照する。図8は、本発明の一実施形態による、図5に示した下限電圧クランピングモジュール240を示している。下限電圧クランピングモジュール24は、N型MOSFET M4、P型MOSFET M5とM6、及び抵抗R1を含む。N型MOSFET M4は、ゲートが下限電圧源V1に結合され、ソースがノードVxに結合されている。P型MOSFET M5は、ドレインが、N型MOSFET M4のドレインと、P型MOSFET M5のゲートとに結合され、ソースがDC電圧源VDDに結合されている。P型MOSFET M6は、ドレインがノードVxに結合され、ゲートがP型MOSFET M5のゲートに結合されている。P型MOSFET M6は、ソースがP型MOSFET M5のソースに結合されている。抵抗R1は、第1の端子がP型MOSFET M5のゲートに結合され、第2の端子がP型MOSFET M5のソースに結合されている。図8に示した実施形態では、上限電圧レベルは、グラウンドの電圧レベルにN型MOSFETのゲート・ソース間のバイアス電圧を足した値に等しい。
【0016】
ノードVxの電圧レベルが下限電圧レベルより低くなると、N型MOSFET M4がオンになり、電流I21が流れる。P型MOSFET M5とM6により形成される電流ミラーにより、P型MOSFET M6に電流I22が対応して発生する。電流I22は、キャパシタC2に充電するように設定され、ノードVxの電圧レベルが下限電圧レベルより高くなり、N型MOSFET M4がオフになり、ノードVxの充電が止まる。そのため、下限電圧クランピングモジュール240は、動的に、ノードVxの電圧レベルを、下限電圧レベルより高く制限できる。
【0017】
図9を参照する。図9は、本発明の他の実施形態による下限電圧クランピングモジュール240を示している。下限電圧クランピングモジュール240は、図8のN型MOSFET M4が図9ではnpnBJTに置き換えられ、P型MOSFET M5とM6がそれぞれpnpBJT M5pとM6pに置き換えられている点を除くと、動作も要素間の結合も同じである。図9に示した実施形態では、下限電圧レベルは、グラウンドの電圧レベルにnpnBJTのエミッタ・ベース間のバイアス電圧を足した値に等しい。
【0018】
図10を参照する。図10は、本発明の一実施形態による下限電圧クランピングモジュール240を示している。下限電圧クランピングモジュール240は、N型MOSFET M11とM12、及びP型MOSFET M13、M14及びM15を含む。N型MOSFET M11は、ゲートがノードVxに結合され、ソースが電流源I1を介してグラウンドに結合されている。N型MOSFET M12は、ソースがN型MOSFET M11のソースに結合され、ゲートが下限電圧源V1に結合されている。P型MOSFET M13は、ドレインが、N型MOSFET M11のドレインと、P型MOSFET M13のゲートとに結合され、ソースが電圧源VDD1に結合されている。P型MOSFET M14は、ドレインが、N型MOSFET M12のドレインと、P型MOSFET M14のゲートとに結合され、ソースが電圧源VDD2に結合されている。P型MOSFET M15は、ドレインがノードVxに結合され、ゲートがP型MOSFET M14のゲートに結合され、ソースが電圧源VDD3に結合されている。電圧源VDD1、VDD2、及びVDD3はすべてDC電圧源VDDから発生され、DC電圧源VDDと同じ電圧レベルである。図10では、下限電圧源V1により供給される下限電圧レベルは、グラウンドにP型MOSFETのソース・ゲート間のバイアス電圧を足した電圧レベルと等しい。
【0019】
Vxが放電され下限電圧レベルより低くなると、N型MOSFET M11はオフになる。同時に、N型MOSFET M11とM12の両方により入れられた低電流源I1のため、N型MOSFET M12を流れる電流が上昇し、P型MOSFET M15のゲートの電圧レベルが下がり、P型MOSFET M15がオンになり、結果としてノードVxの電圧レベルが高くなる。ノードVxの電圧レベルが上がり下限電圧レベルより高くなると、N型MOSFET M11が再びオンになり、N型MOSFET M11とM12により形成された電流ミラーにより、P型MOSFET M15のゲートの電圧レベルが再び高くなり、P型MOSFET M15がオフになり、ノードVxの充電が停止する。そのため、図10に示した下限電圧クランピングモジュール240は、動的に、ノードVxの電圧レベルを、下限電圧レベルより高く制限できる。
【0020】
図11を参照する。図10は、本発明の一実施形態による下限電圧クランピングモジュール240を示している。下限電圧クランピングモジュール240は、P型MOSFET M21とM22、及びN型MOSFET M23、M24及びM25を含む。P型MOSFET M21は、ドレインがグラウンドに結合され、ゲートがノードVxに結合されている。P型MOSFET M22は、ドレインがグラウンドに結合され、ゲートが下限電圧源V1に結合されている。N型MOSFET M23は、ソースがP型MOSFET M21のソースに結合され、ドレインが電圧源VDD1と、N型MOSFET M23のゲートとに結合されている。N型MOSFET M24は、ソースがP型MOSFET M22のソースに結合され、ゲートがN型MOSFET M23のゲートに結合され、ドレインが電圧源VDD2に結合されている。N型MOSFET M25は、ドレインが電圧源VDD3に結合され、ゲートがN型MOSFET M24のドレインに結合され、ソースがノードVxに結合されている。電圧源VDD1、VDD2、及びVDD3は同じ電圧レベルである。図11の下限電圧レベルは、グラウンドにP型MOSFETのソース・ゲート間のバイアス電圧を足した電圧レベルと等しい。
【0021】
ノードVxの電圧レベルが放電され、下限電圧レベルより低くなると、P型MOSFET M21がオンになり、低電流源I21のため、N型MOSFET M24のゲートの電圧レベルが低くなり、N型MOSFET M24がオフになる。同時に、電流源I22により充電されて、N型MOSFET M25のゲートの電圧レベルが高くなり、N型MOSFET M25がオンになり、電圧源VDD3により直接充電されることにより、ノードVxの電圧レベルが高くなる。次に、ノードVxの電圧レベルが上がり下限電圧レベルより高くなると、P型MOSFET M21はオフになり、N型MOSFET M24がオンになり、N型MOSFET M25がオフになり、ノードVxが充電されなくなる。そのため、図11に示した下限電圧クランピングモジュール240は、動的に、ノードVxの電圧レベルを、下限電圧レベルより高く制限できる。
【0022】
図12を参照する。図12は、本発明の一実施形態による上限電圧クランピングモジュール230を示している。上限電圧クランピングモジュール230は、P型MOSFET M31、M32、M33、及びN型MOSFET M33、M34を含む。P型MOSFET M31は、ドレインがP型MOSFET M31のゲートとグラウンドとに結合されている。P型MOSFET M32は、ドレインがグラウンドに結合され、ゲートがP型MOSFET M31のゲートに結合されている。N型MOSFET M33は、ソースがP型MOSFET M31のソースと結合され、ゲートがノードVxに結合され、ドレインがグラウンドに結合されている。N型MOSFET M34は、ソースがP型MOSFET M32のソースと結合され、ドレインがグラウンドに結合され、ゲートが上限電圧源V2に結合されている。P型MOSFET M35は、ゲートがP型MOSFET M32のドレインと結合され、ソースがノードVxに結合され、ドレインがグラウンドに結合されている。図12に示した上限電圧クランピング回路230では、上限電圧源V2により供給される上限電圧レベルは、DC電圧源VDDの電圧レベルからN型MOSFETのソース・ゲート間のバイアス電圧を引いたものと等しい。
【0023】
ノードVxの電圧レベルがキャパシタC2により充電され、上限電圧レベルより高くなると、N型MOSFET M33はオンになる。この時、P型MOSFET M31とM32により入れられた電流源I31とI32のため、P型MOSFET M35は電流源I32により放電されるP型MOSFET M35のゲートの電圧レベルを介してP型MOSFET M35がオンになり、ノードVxの電圧レベルが電流I33により放電される。ノードVxの電圧レベルが、放電されて上限電圧レベルより低くなると、N型MOSFET M33がオフになり、電流源I32により放電されなくても、P型MOSFET M35のゲートの電圧レベルが上がり、P型MOSFET M35がオフになり、ノードVxの放電を停止する。そのため、上限電圧クランピングモジュール230は、動的に、ノードVxの電圧レベルを、上限電圧レベルより低く制限できる。
【0024】
図13を参照する。図13は、本発明の他の実施形態による下限電圧クランピングモジュール240を示している。図10と図13から分かるように、図10に示されたN型MOSFET M11とM12は、それぞれ図13のnpnBJT M41とM42により置き換えられ、図10のP型MOSFET M13、M14、M15は、それぞれ図13のpnpBJT M43、M44、M45により置き換えられている。図10及び図13の下限電圧クランピングモジュール240は、動作と要素間の結合が同じである。
【0025】
図14を参照する。図14は、本発明の他の実施形態による下限電圧クランピングモジュール240を示している。図11と図14から分かるように、図11のP型MOSFET M21とM22は、それぞれ図14のpnpBJT M51とM52により置き換えられており、図11のN型MOSFET M23、M24、M25は、それぞれ図14のnpnBJT M53、M54、M55により置き換えられている。図11及び図14の下限電圧クランピングモジュール240は、動作と要素間の結合が同じである。
【0026】
図15を参照する。図15は、本発明の他の実施形態による上限電圧クランピングモジュール230を示している。図12と図15から分かるように、図12のN型MOSFET M33とM34は、それぞれ図15のnpnBJT M63とM64により置き換えられ、図12のP型MOSFET M31、M32、M35は、それぞれ図15のpnpBJT M61、M62、M65により置き換えられている。図12及び図15の下限電圧クランピングモジュール230は、動作と要素間の結合が同じである。
【0027】
本発明は、増幅信号の電圧レベルを、上限電圧レベルと下限電圧レベルの間の所定範囲内にクランピングする電圧制御回路を開示している。それゆえ、増幅信号の過充電や過放電により生じる出力信号のピークを防止できる。
【0028】
当業者には言うまでもないが、本発明の教示を保持しつつ、上記のデバイスと方法について、多数の修正や変更をすることができる。したがって、上記の開示は添付した特許請求の範囲によってのみ限定されると解釈すべきである。
【符号の説明】
【0029】
110 増幅モジュール
120 ゲイン制御モジュール
200 電圧制御回路
220 電圧クランピングモジュール
230 上限電圧クランピングモジュール
240 下限電圧クランピングモジュール
【特許請求の範囲】
【請求項1】
入力信号に応じて増幅信号を発生するゲイン増幅モジュールと、
前記ゲイン増幅モジュールに結合し、前記増幅信号の電圧レベルを、所定範囲内にクランピングして、電圧クランピング信号を発生する電圧クランピングモジュールと、
前記電圧クランピングモジュールに結合し、選択信号と前記電圧クランピング信号とに応じて、出力信号を発生するゲイン制御モジュールとを有する、
電圧制御回路。
【請求項2】
前記電圧クランピングモジュールは、
第1の端子が前記ゲイン増幅モジュールに結合し、前記増幅信号を受けるキャパシタと、
一端子が前記キャパシタの第2の端子に結合し、前記増幅信号の電圧レベルを上限電圧レベル内に制限する上限電圧クランピングモジュールとを有する、
請求項1に記載の電圧制御回路。
【請求項3】
前記上限電圧クランピングモジュールは、
上記上限電圧レベルを供給するように構成された電圧源にゲートが結合され、ソースが前記キャパシタの第2の端子に結合されたP型金属酸化物半導体電界効果トランジスタ(MOSFET)と、
ドレインがP型MOSFETのドレインと、第1のN型MOSFETのゲートとの間に結合され、ソースがグラウンドに結合された第1のN型MOSFETと、
ゲートが前記第1のN型MOSFETのゲートに結合され、ソースがグラウンドに結合され、ドレインが前記P型MOSFETのソースに結合された第2のN型MOSFETと、
第1の端子が前記第1のN型MOSFETのゲートに結合され、第2の端子がグラウンドに結合された抵抗とを有する、
請求項2に記載の電圧制御回路。
【請求項4】
前記上限電圧クランピングモジュールは、
前記上限電圧レベルを供給するように構成された電圧源にゲートが結合され、エミッタが前記キャパシタの第2の端子に結合されたpnpバイポーラ接合トランジスタ(BJT)と、
コレクタが前記pnpBJTのコレクタと前記npnBJTのベースとの間に結合し、エミッタがグラウンドに結合した第1のnpnBJTと、
ベースが前記第1のnpnBJTのベースに結合され、エミッタがグラウンドに結合され、コレクタが前記pnpBJTのエミッタに結合した第2のnpnBJTと、
第1の端子が前記第1のnpnBJTのベースに結合され、第2の端子がグラウンドに結合された抵抗とを有する、
請求項2に記載の電圧制御回路。
【請求項5】
前記上限電圧クランピングモジュールは、
ドレインがグラウンドと前記第1のP型MOSFETのゲートとの間に結合した第1のP型MOSFETと、
ドレインがグラウンドに結合され、ゲートが前記第1のP型MOSFETのゲートに結合された第2のP型MOSFETと、
ソースが前記第1のP型MOSFETのソースに結合され、ゲートが前記キャパシタの第2の端子に結合され、ドレインがグラウンドに結合された第1のN型MOSFETと、
ソースが前記第2のP型MOSFETのソースに結合され、ドレインがグラウンドに結合され、ゲートが前記上限電圧レベルを供給するように構成された電圧源に結合された第2のN型MOSFETと、
ゲートが前記第2のP型MOSFETのドレインに結合され、ソースが前記キャパシタの第2の端子に結合され、ドレインがグラウンドに結合された第3のP型MOSFETとを有する、
請求項2に記載の電圧制御回路。
【請求項6】
前記上限電圧クランピングモジュールは、
コレクタがグラウンドと前記第1のpnpBJTのベースとの間に結合された第1のpnpBJTと、
コレクタがグラウンドに結合され、ベースが前記第1のpnpBJTのベースに結合された第2のpnpBJTと、
エミッタが前記第1のpnpBJTのエミッタに結合され、ベースが前記キャパシタの第2の端子に結合され、コレクタがグラウンドに結合された第1のnpnBJTと、
エミッタが前記第2のpnpBJTのエミッタに結合され、コレクタがグラウンドに結合され、ベースが前記上限電圧レベルを供給するように構成された電圧源に結合された第2のnpnBJTと、
ベースが前記第2のpnpBJTのドレインに結合され、エミッタが前記キャパシタの第2の端子に結合され、コレクタがグラウンドに結合された第3のpnpBJTとを有する、
請求項2に記載の電圧制御回路。
【請求項7】
前記電圧クランピングモジュールは、
第1の端子が前記ゲイン増幅モジュールに結合し、前記増幅信号を受けるキャパシタと、
一端子が前記キャパシタの第2の端子に結合し、前記増幅信号の電圧レベルを下限電圧レベル内に制限するように使われる下限電圧クランピングモジュールとを有する、
請求項1に記載の電圧制御回路。
【請求項8】
前記下限電圧クランピングモジュールは、
上記下限電圧レベルを供給するように構成された第1の電圧源にゲートが結合され、ソースが前記キャパシタの第2の端子に結合されたN型MOSFETと、
ドレインが前記N型MOSFETのドレインと、前記第1のP型MOSFETのゲートとの間に結合され、ソースが第2の電圧源に結合された第1のP型MOSFETと、
ドレインが前記N型MOSFETのソースに結合され、ゲートが前記第1のP型MOSFETのゲートに結合され、ソースが前記第1のP型MOSFETのソースに結合された第2のP型MOSFETと、
第1の端子が前記第1のP型MOSFETのゲートに結合され、第2の端子が前記第1のP型MOSFETのソースに結合された抵抗とを有する、
請求項7に記載の電圧制御回路。
【請求項9】
前記下限電圧クランピングモジュールは、
上記下限電圧レベルを供給するように構成された第1の電圧源にベースが結合され、エミッタが前記キャパシタの第2の端子に結合されたnpnBJTと、
コレクタが前記npnBJTのコレクタと前記第1のpnpBJTのベースとの間に結合され、エミッタが第2の電圧源に結合した第1のpnpBJTと、
コレクタが前記第1のnpnBJTのエミッタに結合され、ベースが前記第1のpnpBJTのベースに結合され、エミッタが前記第1のpnpBJTのミッタに結合された第2のpnpBJTと、
第1の端子が前記第1のpnpBJTのベースに結合され、第2の端子が前記第1のpnpBJTのエミッタに結合された抵抗とを有する、
請求項7に記載の電圧制御回路。
【請求項10】
前記下限電圧クランピングモジュールは、
ゲートが前記キャパシタの第2の端子に結合され、ソースがグラウンドに結合された第1のN型MOSFETと、
ソースが前記第1のN型MOSFETのソースに結合され、上記下限電圧レベルを供給するように構成された第1の電圧源にゲートが結合された第2のN型MOSFETと、
ドレインが前記第1のN型MOSFETのドレインと、前記第1のP型MOSFETのゲートとの間に結合され、ソースが第2の電圧源に結合された第1のP型MOSFETと、
ドレインが前記第2のN型MOSFETのドレインと、前記第2のP型MOSFETのゲートとの間に結合され、ソースが第3の電圧源に結合された第2のP型MOSFETと、
ドレインが前記キャパシタの第2の端子に結合され、ゲートが前記第2のP型MOSFETのゲートに結合され、ソースが第4の電圧源に結合された第3のP型MOSFETとを有し、
前記第2の電圧源、前記第3の電圧源、前記第4の電圧源の電圧レベルは等しい、
請求項7に記載の電圧制御回路。
【請求項11】
前記下限電圧クランピングモジュールは、
ベースが前記キャパシタの第2の端子に結合され、エミッタがグラウンドに結合された第1のnpnBJTと、
エミッタが前記第1のnpnBJTのエミッタに結合され、前記下限電圧レベルを供給するように構成された第1の電圧源にベースが結合された第2のnpnBJTと、
コレクタが前記第1のnpnBJTのコレクタと前記第1のpnpBJTのベースとの間に結合され、エミッタが第2の電圧源に結合した第1のpnpBJTと、
コレクタが前記第1のnpnBJTのコレクタと前記第2のpnpBJTのベースとの間に結合され、エミッタが第3の電圧源に結合された第2のpnpBJTと、
コレクタが前記キャパシタの第2の端子に結合され、ベースが前記第2のpnpBJTのベースに結合され、エミッタが第4の電圧源に結合された第3のpnpBJTとを有し、
前記第2の電圧源、前記第3の電圧源、前記第4の電圧源の電圧レベルは等しい、
請求項7に記載の電圧制御回路。
【請求項12】
前記下限電圧クランピングモジュールは、
ドレインがグラウンドに結合され、ゲートが前記キャパシタの第2の端子に結合された第1のP型MOSFETと、
ドレインがグラウンドに結合され、前記下限電圧レベルを供給するように構成された第1の電圧源にゲートが結合されている第2のP型MOSFETと、
ソースが前記第1のP型MOSFETのソースに結合され、ドレインが第2の電圧源と前記第1のN型MOSFETのゲートとの間に結合された第1のN型MOSFETと、
ソースが前記第2のP型MOSFETのソースに結合され、ゲートが前記N型MOSFETのゲートに結合され、ドレインが第3の電圧源に結合された第2のN型MOSFETと、
ドレインが第4の電圧源に結合され、ゲートが前記第2のN型MOSFETのドレインに結合され、ソースが前記キャパシタの第2の端子に結合された第3のN型MOSFETとを有し、
前記第2の電圧源と前記第3の電圧源の電圧レベルは等しい、
請求項7に記載の電圧制御回路。
【請求項13】
前記下限電圧クランピングモジュールは、
コレクタがグラウンドに結合され、ベースが前記キャパシタの第2の端子に結合された第2のpnpBJTと、
コレクタがグラウンドに結合され、前記下限電圧レベルを供給するように構成された第1の電圧源にベースが結合された第2のpnpBJTと、
エミッタが前記第1のpnpBJTのエミッタに結合され、コレクタが第2の電圧源と前記第1のnpnBJTのベースとの間に結合された第1のnpnBJTと、
エミッタが前記第2のpnpBJTのエミッタに結合され、ベースが前記第1のnpnBJTのベースに結合され、コレクタが第3の電圧源に結合された第2のnpnBJTと、
コレクタが第4の電圧源に結合され、ゲートが前記第2のnpnBJTのコレクタに結合され、エミッタが前記キャパシタの第2の端子に結合され第3のnpnBJTとを有し、
前記第2の電圧源と前記第3の電圧源の電圧レベルは等しい、
請求項7に記載の電圧制御回路。
【請求項1】
入力信号に応じて増幅信号を発生するゲイン増幅モジュールと、
前記ゲイン増幅モジュールに結合し、前記増幅信号の電圧レベルを、所定範囲内にクランピングして、電圧クランピング信号を発生する電圧クランピングモジュールと、
前記電圧クランピングモジュールに結合し、選択信号と前記電圧クランピング信号とに応じて、出力信号を発生するゲイン制御モジュールとを有する、
電圧制御回路。
【請求項2】
前記電圧クランピングモジュールは、
第1の端子が前記ゲイン増幅モジュールに結合し、前記増幅信号を受けるキャパシタと、
一端子が前記キャパシタの第2の端子に結合し、前記増幅信号の電圧レベルを上限電圧レベル内に制限する上限電圧クランピングモジュールとを有する、
請求項1に記載の電圧制御回路。
【請求項3】
前記上限電圧クランピングモジュールは、
上記上限電圧レベルを供給するように構成された電圧源にゲートが結合され、ソースが前記キャパシタの第2の端子に結合されたP型金属酸化物半導体電界効果トランジスタ(MOSFET)と、
ドレインがP型MOSFETのドレインと、第1のN型MOSFETのゲートとの間に結合され、ソースがグラウンドに結合された第1のN型MOSFETと、
ゲートが前記第1のN型MOSFETのゲートに結合され、ソースがグラウンドに結合され、ドレインが前記P型MOSFETのソースに結合された第2のN型MOSFETと、
第1の端子が前記第1のN型MOSFETのゲートに結合され、第2の端子がグラウンドに結合された抵抗とを有する、
請求項2に記載の電圧制御回路。
【請求項4】
前記上限電圧クランピングモジュールは、
前記上限電圧レベルを供給するように構成された電圧源にゲートが結合され、エミッタが前記キャパシタの第2の端子に結合されたpnpバイポーラ接合トランジスタ(BJT)と、
コレクタが前記pnpBJTのコレクタと前記npnBJTのベースとの間に結合し、エミッタがグラウンドに結合した第1のnpnBJTと、
ベースが前記第1のnpnBJTのベースに結合され、エミッタがグラウンドに結合され、コレクタが前記pnpBJTのエミッタに結合した第2のnpnBJTと、
第1の端子が前記第1のnpnBJTのベースに結合され、第2の端子がグラウンドに結合された抵抗とを有する、
請求項2に記載の電圧制御回路。
【請求項5】
前記上限電圧クランピングモジュールは、
ドレインがグラウンドと前記第1のP型MOSFETのゲートとの間に結合した第1のP型MOSFETと、
ドレインがグラウンドに結合され、ゲートが前記第1のP型MOSFETのゲートに結合された第2のP型MOSFETと、
ソースが前記第1のP型MOSFETのソースに結合され、ゲートが前記キャパシタの第2の端子に結合され、ドレインがグラウンドに結合された第1のN型MOSFETと、
ソースが前記第2のP型MOSFETのソースに結合され、ドレインがグラウンドに結合され、ゲートが前記上限電圧レベルを供給するように構成された電圧源に結合された第2のN型MOSFETと、
ゲートが前記第2のP型MOSFETのドレインに結合され、ソースが前記キャパシタの第2の端子に結合され、ドレインがグラウンドに結合された第3のP型MOSFETとを有する、
請求項2に記載の電圧制御回路。
【請求項6】
前記上限電圧クランピングモジュールは、
コレクタがグラウンドと前記第1のpnpBJTのベースとの間に結合された第1のpnpBJTと、
コレクタがグラウンドに結合され、ベースが前記第1のpnpBJTのベースに結合された第2のpnpBJTと、
エミッタが前記第1のpnpBJTのエミッタに結合され、ベースが前記キャパシタの第2の端子に結合され、コレクタがグラウンドに結合された第1のnpnBJTと、
エミッタが前記第2のpnpBJTのエミッタに結合され、コレクタがグラウンドに結合され、ベースが前記上限電圧レベルを供給するように構成された電圧源に結合された第2のnpnBJTと、
ベースが前記第2のpnpBJTのドレインに結合され、エミッタが前記キャパシタの第2の端子に結合され、コレクタがグラウンドに結合された第3のpnpBJTとを有する、
請求項2に記載の電圧制御回路。
【請求項7】
前記電圧クランピングモジュールは、
第1の端子が前記ゲイン増幅モジュールに結合し、前記増幅信号を受けるキャパシタと、
一端子が前記キャパシタの第2の端子に結合し、前記増幅信号の電圧レベルを下限電圧レベル内に制限するように使われる下限電圧クランピングモジュールとを有する、
請求項1に記載の電圧制御回路。
【請求項8】
前記下限電圧クランピングモジュールは、
上記下限電圧レベルを供給するように構成された第1の電圧源にゲートが結合され、ソースが前記キャパシタの第2の端子に結合されたN型MOSFETと、
ドレインが前記N型MOSFETのドレインと、前記第1のP型MOSFETのゲートとの間に結合され、ソースが第2の電圧源に結合された第1のP型MOSFETと、
ドレインが前記N型MOSFETのソースに結合され、ゲートが前記第1のP型MOSFETのゲートに結合され、ソースが前記第1のP型MOSFETのソースに結合された第2のP型MOSFETと、
第1の端子が前記第1のP型MOSFETのゲートに結合され、第2の端子が前記第1のP型MOSFETのソースに結合された抵抗とを有する、
請求項7に記載の電圧制御回路。
【請求項9】
前記下限電圧クランピングモジュールは、
上記下限電圧レベルを供給するように構成された第1の電圧源にベースが結合され、エミッタが前記キャパシタの第2の端子に結合されたnpnBJTと、
コレクタが前記npnBJTのコレクタと前記第1のpnpBJTのベースとの間に結合され、エミッタが第2の電圧源に結合した第1のpnpBJTと、
コレクタが前記第1のnpnBJTのエミッタに結合され、ベースが前記第1のpnpBJTのベースに結合され、エミッタが前記第1のpnpBJTのミッタに結合された第2のpnpBJTと、
第1の端子が前記第1のpnpBJTのベースに結合され、第2の端子が前記第1のpnpBJTのエミッタに結合された抵抗とを有する、
請求項7に記載の電圧制御回路。
【請求項10】
前記下限電圧クランピングモジュールは、
ゲートが前記キャパシタの第2の端子に結合され、ソースがグラウンドに結合された第1のN型MOSFETと、
ソースが前記第1のN型MOSFETのソースに結合され、上記下限電圧レベルを供給するように構成された第1の電圧源にゲートが結合された第2のN型MOSFETと、
ドレインが前記第1のN型MOSFETのドレインと、前記第1のP型MOSFETのゲートとの間に結合され、ソースが第2の電圧源に結合された第1のP型MOSFETと、
ドレインが前記第2のN型MOSFETのドレインと、前記第2のP型MOSFETのゲートとの間に結合され、ソースが第3の電圧源に結合された第2のP型MOSFETと、
ドレインが前記キャパシタの第2の端子に結合され、ゲートが前記第2のP型MOSFETのゲートに結合され、ソースが第4の電圧源に結合された第3のP型MOSFETとを有し、
前記第2の電圧源、前記第3の電圧源、前記第4の電圧源の電圧レベルは等しい、
請求項7に記載の電圧制御回路。
【請求項11】
前記下限電圧クランピングモジュールは、
ベースが前記キャパシタの第2の端子に結合され、エミッタがグラウンドに結合された第1のnpnBJTと、
エミッタが前記第1のnpnBJTのエミッタに結合され、前記下限電圧レベルを供給するように構成された第1の電圧源にベースが結合された第2のnpnBJTと、
コレクタが前記第1のnpnBJTのコレクタと前記第1のpnpBJTのベースとの間に結合され、エミッタが第2の電圧源に結合した第1のpnpBJTと、
コレクタが前記第1のnpnBJTのコレクタと前記第2のpnpBJTのベースとの間に結合され、エミッタが第3の電圧源に結合された第2のpnpBJTと、
コレクタが前記キャパシタの第2の端子に結合され、ベースが前記第2のpnpBJTのベースに結合され、エミッタが第4の電圧源に結合された第3のpnpBJTとを有し、
前記第2の電圧源、前記第3の電圧源、前記第4の電圧源の電圧レベルは等しい、
請求項7に記載の電圧制御回路。
【請求項12】
前記下限電圧クランピングモジュールは、
ドレインがグラウンドに結合され、ゲートが前記キャパシタの第2の端子に結合された第1のP型MOSFETと、
ドレインがグラウンドに結合され、前記下限電圧レベルを供給するように構成された第1の電圧源にゲートが結合されている第2のP型MOSFETと、
ソースが前記第1のP型MOSFETのソースに結合され、ドレインが第2の電圧源と前記第1のN型MOSFETのゲートとの間に結合された第1のN型MOSFETと、
ソースが前記第2のP型MOSFETのソースに結合され、ゲートが前記N型MOSFETのゲートに結合され、ドレインが第3の電圧源に結合された第2のN型MOSFETと、
ドレインが第4の電圧源に結合され、ゲートが前記第2のN型MOSFETのドレインに結合され、ソースが前記キャパシタの第2の端子に結合された第3のN型MOSFETとを有し、
前記第2の電圧源と前記第3の電圧源の電圧レベルは等しい、
請求項7に記載の電圧制御回路。
【請求項13】
前記下限電圧クランピングモジュールは、
コレクタがグラウンドに結合され、ベースが前記キャパシタの第2の端子に結合された第2のpnpBJTと、
コレクタがグラウンドに結合され、前記下限電圧レベルを供給するように構成された第1の電圧源にベースが結合された第2のpnpBJTと、
エミッタが前記第1のpnpBJTのエミッタに結合され、コレクタが第2の電圧源と前記第1のnpnBJTのベースとの間に結合された第1のnpnBJTと、
エミッタが前記第2のpnpBJTのエミッタに結合され、ベースが前記第1のnpnBJTのベースに結合され、コレクタが第3の電圧源に結合された第2のnpnBJTと、
コレクタが第4の電圧源に結合され、ゲートが前記第2のnpnBJTのコレクタに結合され、エミッタが前記キャパシタの第2の端子に結合され第3のnpnBJTとを有し、
前記第2の電圧源と前記第3の電圧源の電圧レベルは等しい、
請求項7に記載の電圧制御回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2013−9372(P2013−9372A)
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願番号】特願2012−141809(P2012−141809)
【出願日】平成24年6月25日(2012.6.25)
【出願人】(503349464)普誠科技股▲ふん▼有限公司 (33)
【Fターム(参考)】
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願日】平成24年6月25日(2012.6.25)
【出願人】(503349464)普誠科技股▲ふん▼有限公司 (33)
【Fターム(参考)】
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