電波時計用受信回路
【課題】ローカル信号の周波数の微調整を可能にして、水晶発振器及び周波数選択フィルタの初期偏差や温度特性を補償し、また、微調整された安定した周波数の中間周波数信号を得ることによって、上記フィルタの通過帯域を狭くして、受信信号に対するノイズの影響を大幅に低減できる電波時計用受信回路を提供する。
【解決手段】複数の周波数から選択して外付けしたアンテナ１により受信する時刻情報を含む長波標準電波から復調信号を生成する電波時計用受信回路において、水晶発振回路５の基準周波数信号からローカル信号を生成する局部発振回路８をＰＬＬ回路６とＤＤＳ回路７で構成し、ＤＤＳ回路７によってローカル信号の周波数の微調整を行なう。
【解決手段】複数の周波数から選択して外付けしたアンテナ１により受信する時刻情報を含む長波標準電波から復調信号を生成する電波時計用受信回路において、水晶発振回路５の基準周波数信号からローカル信号を生成する局部発振回路８をＰＬＬ回路６とＤＤＳ回路７で構成し、ＤＤＳ回路７によってローカル信号の周波数の微調整を行なう。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の周波数の標準電波を受信して時刻修正を行なう、スーパーヘテロダイン方式による多周波数対応の電波時計用受信回路に関する。
【背景技術】
【０００２】
従来から、スーパーへテロダイン方式の電波時計用受信回路は知られている。時刻情報を含む標準電波は、送信地域毎に異なっており、例えば、我が国においては４０ｋＨｚまたは６０ｋＨｚに設定され、ドイツ（ＤＣＦ−７７）においては７７．５ｋＨｚに設定されている。そして、電波時計用受信回路は、これら送信波のうちの受信した所定周波数の信号と、水晶発振器で生成した周波数３２．７６８ｋＨｚの発振信号を基準信号源としてＰＬＬ（Phase Locked Loop：位相同期）回路からなる局部発振回路が出力する局部発振周波数の信号とを、ミキシング回路でミキシングした後、水晶フィルタを備えた中間周波数回路で中間周波数の信号を出力し、この中間周波数の信号を検波回路で復調するものである（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２１４０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、この従来のスーパーへテロダイン方式の電波時計用受信回路は、次のような問題を有している。第１に、水晶発振器の水晶振動子に起因して３２．７６８ｋＨｚの基準信号周波数の初期偏差及び温度特性が存在するが、これに対する対策がとられていない。第２に、中間周波数回路の水晶フィルタにも水晶振動子に起因する初期偏差及び温度特性が存在するが、これに対する対策がとられていない。第３に、前記第２の点に関連し、前記水晶フィルタにおいては、付加回路により数百ｐｐｍ程度の周波数補正は可能であるが、この付加回路による補正では、Ｑ値（周波数半値幅と等価）や通過損が大きく変化するという結果を招くので、有効な対策とはならない。第４に、スーパーへテロダイン方式においては、受信可能な全周波数に対して同じ中間周波数を作ることができる局部発振回路が理想であり、ＰＬＬ回路の出力周波数は、３２．７６８ｋＨｚ×Ｎ÷Ｒ（但し、Ｎは発振部側に設けたメインカウンタの分周数，Ｒは基準信号側に設けた基準カウンタの分周数）で表され、Ｎ及びＲの値を大きくすることで、全受信周波数に対してほぼ同じ中間周波数を得る局部発振回路とすることができるが、この場合にはＰＬＬ回路のロック時間が長くなるとともに、出力周波数の安定度が悪化するという結果を招くという問題が生じる。本発明は、このような問題を解決したスーパーヘテロダイン方式による多周波数対応の電波時計用受信回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この目的を達成するため本発明に係る電波時計用受信回路は、複数の周波数から選択して外付けしたアンテナにより受信する時刻情報を含む長波標準電波から復調信号を生成する電波時計用受信回路であって、受信する長波標準電波の周波数に応じて前記アンテナの同調容量値を切り替える同調周波数調整用の容量素子を備えた同調周波数調整回路と、この同調周波数調整回路で調整された同調容量値にしたがって受信した電波信号を増幅する増幅器と、外部の水晶発振回路から入力する基準周波数信号を逓倍し、ＤＤＳ（Direct Digital Synthesizer：デジタル直接合成発振器）回路によって前記逓倍した基準周波数信号からローカル信号を生成する局部発振回路と、前記増幅器で増幅された電波信号と前記局部発振回路で生成されたローカル信号とを合成して中間周波数信号を生成する周波数変換回路と、前記中間周波数信号を入力信号とし所定周波数以外のノイズを除去する一つの周波数選択フィルタ、例えば水晶フィルタやスイッチト・キャパシタ・フィルタを備えた中間周波数回路と、この中間周波数回路の出力信号を検波して時刻情報を含んだ復調信号を生成する検波回路とを有するものである。
【０００６】
局部発振回路における基準周波数信号を逓倍する動作は、ＶＣＯ（Voltage Controlled
Oscillator：電圧制御発振器）を備えたＰＬＬ回路で行ない、ＶＣＯは、入出力端子間に接続された帰還抵抗と、入力端子側から順に直列接続された偶数段の第１のインバータ回路列及び電流制御可能な第２のインバータ回路と、前記第１のインバータ回路列の入出力端間に接続された容量素子とを有すると好適である。
【発明の効果】
【０００７】
本発明に係る電波時計用受信回路によれば、局部発振回路にＤＤＳ回路を備えることにより、ローカル信号の周波数の微調整が可能になって、従来問題であった水晶発振器及び水晶フィルタの初期偏差や温度特性を補償することができ、また、微調整された安定した周波数の中間周波数信号を得ることができるので、周波数選択フィルタの通過帯域を狭くして、受信信号に対するノイズの影響を大幅に低減できるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】本発明の好適な実施形態を示すブロック図。
【図２】ＰＬＬ回路のブロック図。
【図３】ＰＬＬ回路におけるＶＣＯのより具体的な構成を示すブロック図。
【図４】ＤＤＳ回路のブロック図。
【発明を実施するための形態】
【０００９】
以下、本発明の好適な実施形態を図１〜図４に基づいて説明する。図１に示すように、電波時計用受信回路は、外付けしたアンテナ１と、制御手段２により制御されて前記アンテナ１を受信する電波信号の周波数に同調させる同調周波数調整回路３と、この同調周波数調整回路３の出力を増幅する増幅器４と、水晶発振回路５により生成されて外部から入力する基準周波数信号をＰＬＬ回路６で逓倍し、ＤＤＳ回路７によって前記逓倍した基準周波数信号から前記制御手段２で設定された周波数のローカル信号を生成する局部発振回路８と、前記増幅器４で増幅された電波信号と前記局部発振回路８で生成されたローカル信号とを合成して中間周波数信号を生成する周波数変換回路９と、前記中間周波数信号を入力信号とし所定周波数以外のノイズを除去する一つの周波数選択フィルタである外付けした一つの水晶フィルタ１０を備えた中間周波数回路１１と、この中間周波数回路１１の出力信号を検波して時刻情報を含んだ復調信号を生成する検波回路１２とから構成される。
【００１０】
図１に示すように、同調周波数調整回路３は、並列接続された複数の容量素子３１のそれぞれにスイッチ素子３２を接続してなり、各スイッチ素子３２を制御手段２によりオンオフ制御して、受信すべき長波標準電波の周波数に同調するようアンテナ１の同調容量値を切り替え、調整するものである。受信した電波信号は増幅器４によって増幅されて、周波数変換回路９に入力する。この周波数変換回路９には、局部発振回路８の出力も入力する。
【００１１】
局部発振回路８は、外部の水晶発振回路５で生成された３２．７６８ｋＨｚの基準周波数信号が入力されて、前記基準周波数信号を１６逓倍するＰＬＬ回路６と、このＰＬＬ回路６から出力された５２４．２８８ｋＨｚの出力信号からローカル信号を生成するＤＤＳ回路７からなる。
【００１２】
図２に示すように、ＰＬＬ回路６は、基準周波数信号と、詳細は後述するＶＣＯ６４の発振信号を１／１６分周する分周器６５の出力信号との位相を比較する位相比較回路６１と、この位相比較回路６１の出力に応じた電流を出力するチャージポンプ回路６２と、このチャージポンプ回路６２の出力信号の高周波成分を減衰させて低周波成分だけを出力するローパスフィルタ６３と、このローパスフィルタ６３の出力信号の電圧レベルに応じた周波数の発振信号を出力するＶＣＯ６４からなる。このような構成によって、前記ＰＬＬ回路６は、周波数３２．７６８ｋＨｚの基準周波数信号を１６逓倍して周波数５２４．２８８ｋＨｚの出力信号を得るものである。
【００１３】
ここで、ＶＣＯ６４の構成をより詳細に説明する。ＶＣＯ６４は、ローパスフィルタ６３の出力信号が入力する制御回路６４１を備えるとともに、直列に３段接続したインバータ６４２，６４３，６４４を備えている。前記入力端子側の２段のインバータ６４２，６４３が第１のインバータ回路列を構成し、前記最終段のインバータ６４４が第２のインバータ回路を構成する。前記最終段のインバータ６４４の出力端は、帰還抵抗６４５を介して前記１段目のインバータ６４２の入力端に接続し、前記１段目のインバータ６４２の入力端は、容量素子６４６を介して接地するとともに、容量素子６４７を介して前記最終段のインバータ６４４の入力端に接続している。前記帰還抵抗６４５と前記容量素子６４７によって時定数回路を構成する。前記制御回路６４１から出力される制御信号は、最終段のインバータ６４４に入力してこのインバータ６４４に流れる電流を制御し、主に容量素子６４７への充放電時間を調整して、出力周波数を変更する。このように構成することで、発振振幅が大きくなり（ＣＭＯＳレベル）、位相雑音を低くすることができるという効果がある。
【００１４】
図３に示すように、各インバータ６４２，６４３，６４４は、それぞれＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とＮチャネルＭＯＳトランジスタＮ１，Ｎ２，Ｎ３からなり、同一構成である。なお、インバータ６４４には、制御回路６４１から出力される制御信号である制御電圧をＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ３に印加するために、前記ＰチャネルＭＯＳトランジスタＰ３にはＰチャネルＭＯＳトランジスタＰ４を接続し、前記ＮチャネルＭＯＳトランジスタＮ３にはＮチャネルＭＯＳトランジスタＮ４を接続している。
【００１５】
図４に示すように、ＤＤＳ回路７は、加算器７１とラッチ７２で構成する位相アキュムレータ（アドレス演算器）７３と、１／４周期分の波形データが書き込まれたＳＩＮ波形メモリ７４と、ＤＡコンバータ７５と、ローパスフィルタ７６からなる。位相アキュムレータ７３は基準クロックに同期して周波数設定値Ｍを累積することで、周波数設定値Ｍに比例した速度のノコギリ波を生成する。このノコギリ波のデータが出力波形の位相に相当するため、前記ＳＩＮ波形メモリ７４のアドレスとして使用し、書き込まれている波形データを呼び出してＳＩＮ波形を得る。このＳＩＮ波形をＤＡコンバータ７５でアナログ変換し、この階段状の出力波形をローパスフィルタ７６でクロック成分を除去することにより、きれいなアナログ出力を得る。なお、前記周波数設定値Ｍは、制御手段２にデータ入力して設定する。
【００１６】
ここで、発振周波数は、加算器７１のビット数をｎとすると、
発振周波数＝周波数設定値Ｍ×クロック周波数÷２ｎ
と表されるので、例えば、クロック周波数を５２４．２８８ｋＨｚ、加算器７１のビット数を２１とすると、クロック周波数÷２ｎ＝０．２５（Ｈｚ）となり、周波数設定値Ｍを適宜設定することにより、周波数変更ステップが０．２５Ｈｚの所望の発振周波数をＤＤＳ回路７から出力することができる。
【００１７】
このようにして、上述の実施形態によれば、０．２５ＨｚのステップでＤＤＳ回路７の出力周波数を変更できるので、水晶発振器５の水晶振動子に起因する３２．７６８ｋＨｚの基準周波数の初期偏差及び温度特性を補償することができる。また、同様に、水晶フィルタ１０の水晶振動子に起因する初期偏差及び温度特性も補償することができる。
【００１８】
続いて、上述した実施形態の動作を説明する。まず、受信する標準電波の周波数、例えば４０ｋＨｚを制御手段２において指定し、この制御手段２の制御信号によって同調周波数調整回路３はアンテナ１の同調周波数を指定された周波数である４０ｋＨｚに設定する。これと並行して、制御手段２によって周波数設定値Ｍ、例えば２８４０００を設定し、制御手段２から局部発振回路８のＤＤＳ回路７に周波数設定値２８４０００を送る。
【００１９】
アンテナ１で受信された４０ｋＨｚの標準電波信号は、同調周波数調整回路３から増幅器４に送られて増幅され、周波数変換回路９に送られる。一方、水晶発振回路５からの周波数３２．７６８ｋＨｚの基準信号は、局部発振回路８のＰＬＬ回路６で１６逓倍した周波数５２４．２８８ｋＨｚのクロック信号としてＤＤＳ回路７に送られる。
【００２０】
ＤＤＳ回路７では、位相アキュムレータ７３で前記クロック信号と同期して、制御手段２で設定された周波数設定値２８４０００を累積することで、この周波数設定値２８４０００に比例した速度のノコギリ波状データを生成し、この生成したデータをアドレスとしてＳＩＮ波形メモリ７４の対応するＳＩＮ波形データを出力する。このＳＩＮ波形データは、ＡＤコンバータ７５でアナログ変換された後、ローパスフィルタ７６でクロック成分が除去されて、周波数７１ｋＨｚのきれいなアナログのローカル信号となって周波数変換回路９へ送られる。
【００２１】
周波数変換回路９では、増幅された標準電波信号と、局部発振回路８から出力されたローカル信号を周波数変換（ミキシング）して周波数３１ｋＨｚの中間周波数信号を生成し、中間周波数回路１１で中間周波数信号を抽出して検波回路１２へ送る。検波回路１２は抽出された中間周波数信号を検波して時刻情報を含んだ復調信号を生成して出力する。この復調信号は図示していない制御部に送られて時刻情報に変換され、この時刻情報が電波時計の時刻の修正に利用される。
【００２２】
なお、本発明は上述の実施形態に限定されるものではなく、例えばＰＬＬ回路６におけるＶＣＯ６４の構成は上述のものに限らないほか、ＰＬＬ回路６を備えなくてもよいものである。すなわち、外部の水晶発振回路５が、３２．７６８ｋＨｚの基本周波数ではなく、ＤＤＳ回路７に所望の動作をさせるに足りる周波数信号を供給する場合には、それを直接ＤＤＳ回路に入力すればよくＰＬＬ回路６は不要となる。また、中間周波数回路１１に外付けされる水晶フィルタ１０は、ＳＣＦ（スイッチト・キャパシタ・フィルタ）など所定周波数以外のノイズを除去する周波数選択機能を持つものをＩＣに内蔵することでも代替できる。さらに、ＤＤＳ回路７の出力周波数における周波数変更ステップは０．２５Ｈｚに限らず、クロック周波数と加算器７１のビット数によって、適宜設定可能である。
【符号の説明】
【００２３】
１ アンテナ
２ 制御手段
３ 同調周波数調整回路
４ 増幅器
５ 水晶発振回路
６ ＰＬＬ回路
７ ＤＤＳ回路
８ 局部発振回路
９ 周波数変換回路
１０ 水晶フィルタ
１１ 中間周波数回路
１２ 検波回路
【技術分野】
【０００１】
本発明は、複数の周波数の標準電波を受信して時刻修正を行なう、スーパーヘテロダイン方式による多周波数対応の電波時計用受信回路に関する。
【背景技術】
【０００２】
従来から、スーパーへテロダイン方式の電波時計用受信回路は知られている。時刻情報を含む標準電波は、送信地域毎に異なっており、例えば、我が国においては４０ｋＨｚまたは６０ｋＨｚに設定され、ドイツ（ＤＣＦ−７７）においては７７．５ｋＨｚに設定されている。そして、電波時計用受信回路は、これら送信波のうちの受信した所定周波数の信号と、水晶発振器で生成した周波数３２．７６８ｋＨｚの発振信号を基準信号源としてＰＬＬ（Phase Locked Loop：位相同期）回路からなる局部発振回路が出力する局部発振周波数の信号とを、ミキシング回路でミキシングした後、水晶フィルタを備えた中間周波数回路で中間周波数の信号を出力し、この中間周波数の信号を検波回路で復調するものである（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２１４０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、この従来のスーパーへテロダイン方式の電波時計用受信回路は、次のような問題を有している。第１に、水晶発振器の水晶振動子に起因して３２．７６８ｋＨｚの基準信号周波数の初期偏差及び温度特性が存在するが、これに対する対策がとられていない。第２に、中間周波数回路の水晶フィルタにも水晶振動子に起因する初期偏差及び温度特性が存在するが、これに対する対策がとられていない。第３に、前記第２の点に関連し、前記水晶フィルタにおいては、付加回路により数百ｐｐｍ程度の周波数補正は可能であるが、この付加回路による補正では、Ｑ値（周波数半値幅と等価）や通過損が大きく変化するという結果を招くので、有効な対策とはならない。第４に、スーパーへテロダイン方式においては、受信可能な全周波数に対して同じ中間周波数を作ることができる局部発振回路が理想であり、ＰＬＬ回路の出力周波数は、３２．７６８ｋＨｚ×Ｎ÷Ｒ（但し、Ｎは発振部側に設けたメインカウンタの分周数，Ｒは基準信号側に設けた基準カウンタの分周数）で表され、Ｎ及びＲの値を大きくすることで、全受信周波数に対してほぼ同じ中間周波数を得る局部発振回路とすることができるが、この場合にはＰＬＬ回路のロック時間が長くなるとともに、出力周波数の安定度が悪化するという結果を招くという問題が生じる。本発明は、このような問題を解決したスーパーヘテロダイン方式による多周波数対応の電波時計用受信回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この目的を達成するため本発明に係る電波時計用受信回路は、複数の周波数から選択して外付けしたアンテナにより受信する時刻情報を含む長波標準電波から復調信号を生成する電波時計用受信回路であって、受信する長波標準電波の周波数に応じて前記アンテナの同調容量値を切り替える同調周波数調整用の容量素子を備えた同調周波数調整回路と、この同調周波数調整回路で調整された同調容量値にしたがって受信した電波信号を増幅する増幅器と、外部の水晶発振回路から入力する基準周波数信号を逓倍し、ＤＤＳ（Direct Digital Synthesizer：デジタル直接合成発振器）回路によって前記逓倍した基準周波数信号からローカル信号を生成する局部発振回路と、前記増幅器で増幅された電波信号と前記局部発振回路で生成されたローカル信号とを合成して中間周波数信号を生成する周波数変換回路と、前記中間周波数信号を入力信号とし所定周波数以外のノイズを除去する一つの周波数選択フィルタ、例えば水晶フィルタやスイッチト・キャパシタ・フィルタを備えた中間周波数回路と、この中間周波数回路の出力信号を検波して時刻情報を含んだ復調信号を生成する検波回路とを有するものである。
【０００６】
局部発振回路における基準周波数信号を逓倍する動作は、ＶＣＯ（Voltage Controlled
Oscillator：電圧制御発振器）を備えたＰＬＬ回路で行ない、ＶＣＯは、入出力端子間に接続された帰還抵抗と、入力端子側から順に直列接続された偶数段の第１のインバータ回路列及び電流制御可能な第２のインバータ回路と、前記第１のインバータ回路列の入出力端間に接続された容量素子とを有すると好適である。
【発明の効果】
【０００７】
本発明に係る電波時計用受信回路によれば、局部発振回路にＤＤＳ回路を備えることにより、ローカル信号の周波数の微調整が可能になって、従来問題であった水晶発振器及び水晶フィルタの初期偏差や温度特性を補償することができ、また、微調整された安定した周波数の中間周波数信号を得ることができるので、周波数選択フィルタの通過帯域を狭くして、受信信号に対するノイズの影響を大幅に低減できるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】本発明の好適な実施形態を示すブロック図。
【図２】ＰＬＬ回路のブロック図。
【図３】ＰＬＬ回路におけるＶＣＯのより具体的な構成を示すブロック図。
【図４】ＤＤＳ回路のブロック図。
【発明を実施するための形態】
【０００９】
以下、本発明の好適な実施形態を図１〜図４に基づいて説明する。図１に示すように、電波時計用受信回路は、外付けしたアンテナ１と、制御手段２により制御されて前記アンテナ１を受信する電波信号の周波数に同調させる同調周波数調整回路３と、この同調周波数調整回路３の出力を増幅する増幅器４と、水晶発振回路５により生成されて外部から入力する基準周波数信号をＰＬＬ回路６で逓倍し、ＤＤＳ回路７によって前記逓倍した基準周波数信号から前記制御手段２で設定された周波数のローカル信号を生成する局部発振回路８と、前記増幅器４で増幅された電波信号と前記局部発振回路８で生成されたローカル信号とを合成して中間周波数信号を生成する周波数変換回路９と、前記中間周波数信号を入力信号とし所定周波数以外のノイズを除去する一つの周波数選択フィルタである外付けした一つの水晶フィルタ１０を備えた中間周波数回路１１と、この中間周波数回路１１の出力信号を検波して時刻情報を含んだ復調信号を生成する検波回路１２とから構成される。
【００１０】
図１に示すように、同調周波数調整回路３は、並列接続された複数の容量素子３１のそれぞれにスイッチ素子３２を接続してなり、各スイッチ素子３２を制御手段２によりオンオフ制御して、受信すべき長波標準電波の周波数に同調するようアンテナ１の同調容量値を切り替え、調整するものである。受信した電波信号は増幅器４によって増幅されて、周波数変換回路９に入力する。この周波数変換回路９には、局部発振回路８の出力も入力する。
【００１１】
局部発振回路８は、外部の水晶発振回路５で生成された３２．７６８ｋＨｚの基準周波数信号が入力されて、前記基準周波数信号を１６逓倍するＰＬＬ回路６と、このＰＬＬ回路６から出力された５２４．２８８ｋＨｚの出力信号からローカル信号を生成するＤＤＳ回路７からなる。
【００１２】
図２に示すように、ＰＬＬ回路６は、基準周波数信号と、詳細は後述するＶＣＯ６４の発振信号を１／１６分周する分周器６５の出力信号との位相を比較する位相比較回路６１と、この位相比較回路６１の出力に応じた電流を出力するチャージポンプ回路６２と、このチャージポンプ回路６２の出力信号の高周波成分を減衰させて低周波成分だけを出力するローパスフィルタ６３と、このローパスフィルタ６３の出力信号の電圧レベルに応じた周波数の発振信号を出力するＶＣＯ６４からなる。このような構成によって、前記ＰＬＬ回路６は、周波数３２．７６８ｋＨｚの基準周波数信号を１６逓倍して周波数５２４．２８８ｋＨｚの出力信号を得るものである。
【００１３】
ここで、ＶＣＯ６４の構成をより詳細に説明する。ＶＣＯ６４は、ローパスフィルタ６３の出力信号が入力する制御回路６４１を備えるとともに、直列に３段接続したインバータ６４２，６４３，６４４を備えている。前記入力端子側の２段のインバータ６４２，６４３が第１のインバータ回路列を構成し、前記最終段のインバータ６４４が第２のインバータ回路を構成する。前記最終段のインバータ６４４の出力端は、帰還抵抗６４５を介して前記１段目のインバータ６４２の入力端に接続し、前記１段目のインバータ６４２の入力端は、容量素子６４６を介して接地するとともに、容量素子６４７を介して前記最終段のインバータ６４４の入力端に接続している。前記帰還抵抗６４５と前記容量素子６４７によって時定数回路を構成する。前記制御回路６４１から出力される制御信号は、最終段のインバータ６４４に入力してこのインバータ６４４に流れる電流を制御し、主に容量素子６４７への充放電時間を調整して、出力周波数を変更する。このように構成することで、発振振幅が大きくなり（ＣＭＯＳレベル）、位相雑音を低くすることができるという効果がある。
【００１４】
図３に示すように、各インバータ６４２，６４３，６４４は、それぞれＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とＮチャネルＭＯＳトランジスタＮ１，Ｎ２，Ｎ３からなり、同一構成である。なお、インバータ６４４には、制御回路６４１から出力される制御信号である制御電圧をＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ３に印加するために、前記ＰチャネルＭＯＳトランジスタＰ３にはＰチャネルＭＯＳトランジスタＰ４を接続し、前記ＮチャネルＭＯＳトランジスタＮ３にはＮチャネルＭＯＳトランジスタＮ４を接続している。
【００１５】
図４に示すように、ＤＤＳ回路７は、加算器７１とラッチ７２で構成する位相アキュムレータ（アドレス演算器）７３と、１／４周期分の波形データが書き込まれたＳＩＮ波形メモリ７４と、ＤＡコンバータ７５と、ローパスフィルタ７６からなる。位相アキュムレータ７３は基準クロックに同期して周波数設定値Ｍを累積することで、周波数設定値Ｍに比例した速度のノコギリ波を生成する。このノコギリ波のデータが出力波形の位相に相当するため、前記ＳＩＮ波形メモリ７４のアドレスとして使用し、書き込まれている波形データを呼び出してＳＩＮ波形を得る。このＳＩＮ波形をＤＡコンバータ７５でアナログ変換し、この階段状の出力波形をローパスフィルタ７６でクロック成分を除去することにより、きれいなアナログ出力を得る。なお、前記周波数設定値Ｍは、制御手段２にデータ入力して設定する。
【００１６】
ここで、発振周波数は、加算器７１のビット数をｎとすると、
発振周波数＝周波数設定値Ｍ×クロック周波数÷２ｎ
と表されるので、例えば、クロック周波数を５２４．２８８ｋＨｚ、加算器７１のビット数を２１とすると、クロック周波数÷２ｎ＝０．２５（Ｈｚ）となり、周波数設定値Ｍを適宜設定することにより、周波数変更ステップが０．２５Ｈｚの所望の発振周波数をＤＤＳ回路７から出力することができる。
【００１７】
このようにして、上述の実施形態によれば、０．２５ＨｚのステップでＤＤＳ回路７の出力周波数を変更できるので、水晶発振器５の水晶振動子に起因する３２．７６８ｋＨｚの基準周波数の初期偏差及び温度特性を補償することができる。また、同様に、水晶フィルタ１０の水晶振動子に起因する初期偏差及び温度特性も補償することができる。
【００１８】
続いて、上述した実施形態の動作を説明する。まず、受信する標準電波の周波数、例えば４０ｋＨｚを制御手段２において指定し、この制御手段２の制御信号によって同調周波数調整回路３はアンテナ１の同調周波数を指定された周波数である４０ｋＨｚに設定する。これと並行して、制御手段２によって周波数設定値Ｍ、例えば２８４０００を設定し、制御手段２から局部発振回路８のＤＤＳ回路７に周波数設定値２８４０００を送る。
【００１９】
アンテナ１で受信された４０ｋＨｚの標準電波信号は、同調周波数調整回路３から増幅器４に送られて増幅され、周波数変換回路９に送られる。一方、水晶発振回路５からの周波数３２．７６８ｋＨｚの基準信号は、局部発振回路８のＰＬＬ回路６で１６逓倍した周波数５２４．２８８ｋＨｚのクロック信号としてＤＤＳ回路７に送られる。
【００２０】
ＤＤＳ回路７では、位相アキュムレータ７３で前記クロック信号と同期して、制御手段２で設定された周波数設定値２８４０００を累積することで、この周波数設定値２８４０００に比例した速度のノコギリ波状データを生成し、この生成したデータをアドレスとしてＳＩＮ波形メモリ７４の対応するＳＩＮ波形データを出力する。このＳＩＮ波形データは、ＡＤコンバータ７５でアナログ変換された後、ローパスフィルタ７６でクロック成分が除去されて、周波数７１ｋＨｚのきれいなアナログのローカル信号となって周波数変換回路９へ送られる。
【００２１】
周波数変換回路９では、増幅された標準電波信号と、局部発振回路８から出力されたローカル信号を周波数変換（ミキシング）して周波数３１ｋＨｚの中間周波数信号を生成し、中間周波数回路１１で中間周波数信号を抽出して検波回路１２へ送る。検波回路１２は抽出された中間周波数信号を検波して時刻情報を含んだ復調信号を生成して出力する。この復調信号は図示していない制御部に送られて時刻情報に変換され、この時刻情報が電波時計の時刻の修正に利用される。
【００２２】
なお、本発明は上述の実施形態に限定されるものではなく、例えばＰＬＬ回路６におけるＶＣＯ６４の構成は上述のものに限らないほか、ＰＬＬ回路６を備えなくてもよいものである。すなわち、外部の水晶発振回路５が、３２．７６８ｋＨｚの基本周波数ではなく、ＤＤＳ回路７に所望の動作をさせるに足りる周波数信号を供給する場合には、それを直接ＤＤＳ回路に入力すればよくＰＬＬ回路６は不要となる。また、中間周波数回路１１に外付けされる水晶フィルタ１０は、ＳＣＦ（スイッチト・キャパシタ・フィルタ）など所定周波数以外のノイズを除去する周波数選択機能を持つものをＩＣに内蔵することでも代替できる。さらに、ＤＤＳ回路７の出力周波数における周波数変更ステップは０．２５Ｈｚに限らず、クロック周波数と加算器７１のビット数によって、適宜設定可能である。
【符号の説明】
【００２３】
１ アンテナ
２ 制御手段
３ 同調周波数調整回路
４ 増幅器
５ 水晶発振回路
６ ＰＬＬ回路
７ ＤＤＳ回路
８ 局部発振回路
９ 周波数変換回路
１０ 水晶フィルタ
１１ 中間周波数回路
１２ 検波回路
【特許請求の範囲】
【請求項１】
複数の周波数から選択して外付けしたアンテナにより受信する時刻情報を含む長波標準電波から復調信号を生成する電波時計用受信回路であって、受信する長波標準電波の周波数に応じて前記アンテナの同調容量値を切り替える同調周波数調整用の容量素子を備えた同調周波数調整回路と、この同調周波数調整回路で調整された同調容量値にしたがって受信した電波信号を増幅する増幅器と、ＤＤＳ回路によって外部の水晶発振回路から入力する基準周波数信号に基づいたローカル信号を生成する局部発振回路と、前記増幅器で増幅された電波信号と前記局部発振回路で生成されたローカル信号とを合成して中間周波数信号を生成する周波数変換回路と、前記中間周波数信号を入力信号とし所定周波数以外のノイズを除去する一つの周波数選択フィルタを備えた中間周波数回路と、この中間周波数回路の出力信号を検波して時刻情報を含んだ復調信号を生成する検波回路とを有することを特徴とする電波時計用受信回路。
【請求項２】
前記局部発振回路は、前記基準周波数信号を逓倍するための電圧制御発振器を含むＰＬＬ回路を備え、前記電圧制御発振器は、入出力端子間に接続された帰還抵抗と、入力端子側から順に直列接続された偶数段の第１のインバータ回路列及び電流制御可能な第２のインバータ回路と、前記第１のインバータ回路列の入出力端間に接続された容量素子とを有することを特徴とする請求項１記載の電波時計用受信回路。
【請求項１】
複数の周波数から選択して外付けしたアンテナにより受信する時刻情報を含む長波標準電波から復調信号を生成する電波時計用受信回路であって、受信する長波標準電波の周波数に応じて前記アンテナの同調容量値を切り替える同調周波数調整用の容量素子を備えた同調周波数調整回路と、この同調周波数調整回路で調整された同調容量値にしたがって受信した電波信号を増幅する増幅器と、ＤＤＳ回路によって外部の水晶発振回路から入力する基準周波数信号に基づいたローカル信号を生成する局部発振回路と、前記増幅器で増幅された電波信号と前記局部発振回路で生成されたローカル信号とを合成して中間周波数信号を生成する周波数変換回路と、前記中間周波数信号を入力信号とし所定周波数以外のノイズを除去する一つの周波数選択フィルタを備えた中間周波数回路と、この中間周波数回路の出力信号を検波して時刻情報を含んだ復調信号を生成する検波回路とを有することを特徴とする電波時計用受信回路。
【請求項２】
前記局部発振回路は、前記基準周波数信号を逓倍するための電圧制御発振器を含むＰＬＬ回路を備え、前記電圧制御発振器は、入出力端子間に接続された帰還抵抗と、入力端子側から順に直列接続された偶数段の第１のインバータ回路列及び電流制御可能な第２のインバータ回路と、前記第１のインバータ回路列の入出力端間に接続された容量素子とを有することを特徴とする請求項１記載の電波時計用受信回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−３２２７５（Ｐ２０１２−３２２７５Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１０−１７２０２７（Ｐ２０１０−１７２０２７）
【出願日】平成２２年７月３０日（２０１０．７．３０）
【出願人】（３９０００９６６７）セイコーＮＰＣ株式会社 (161)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２２年７月３０日（２０１０．７．３０）
【出願人】（３９０００９６６７）セイコーＮＰＣ株式会社 (161)
【Ｆターム（参考）】
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