駆動回路、駆動方法、表示装置および電子機器
【課題】表示の欠陥を低減することができる駆動回路を得る。
【解決手段】複数の画素回路を線順次走査により駆動する駆動部を備える。上記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける第１の準備期間以外のタイミングで終了する第２の準備期間において第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む。
【解決手段】複数の画素回路を線順次走査により駆動する駆動部を備える。上記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける第１の準備期間以外のタイミングで終了する第２の準備期間において第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、有機ＥＬなどの発光素子を駆動する駆動回路、駆動方法、およびにそのような駆動回路を備えた表示装置、ならびに電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子であり、光源（バックライト）が必要ない。そのため、有機ＥＬ表示装置は、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。
【０００３】
有機ＥＬ表示装置の駆動方式としては、液晶表示装置と同様に、単純（パッシブ）マトリックス方式とアクティブマトリックス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、後者のアクティブマトリックス方式の開発が盛んに行われている（例えば特許文献１など）。この方式では、画素ごとに配した有機ＥＬ素子に流れる電流を、有機ＥＬ素子ごとに設けた画素回路内のトランジスタによって制御するようになっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３３１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、表示装置では、製造上、点欠陥（ドット落ち）や線欠陥が発生する場合がある。このような点欠陥や線欠陥は、ユーザにとって目立ちやすいものも多く、これらの欠陥が多い表示装置を購入したユーザは、不公平感を感じることとなる。よって、このような欠陥がより少ないことが望まれている。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、表示の欠陥を低減することができる駆動回路、駆動方法、表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の駆動回路は、複数の画素回路を線順次走査により駆動する駆動部を備えている。上記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける第１の準備期間外のタイミングで終了する第２の準備期間において第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込むものである。
【０００８】
本開示の駆動方法は、複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける第１の準備期間外のタイミングで終了する第２の準備期間において第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込むものである。
【０００９】
本開示の表示装置は、複数の画素回路と、複数の画素回路を線順次走査により駆動する駆動部とを備えている。上記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける第１の準備期間外のタイミングで終了する第２の準備期間において第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込むものである。
【００１０】
本開示の電子機器は、上記表示装置を備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置などが該当する。
【００１１】
本開示の駆動回路、駆動方法、表示装置および電子機器では、複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づいて第１の準備駆動が行われ、続く第２の準備期間において第１の電圧に基づいて第２の準備駆動が行われ、続く書込期間において輝度情報が書き込まれる。その際、第２の準備期間は、他の水平ラインにおける第１の準備期間外のタイミングで終了する。
【発明の効果】
【００１２】
本開示の駆動回路、駆動方法、表示装置および電子機器によれば、一の水平ラインにおける第２の準備期間が、他の水平ラインにおける第１の準備期間外のタイミングで終了するようにしたので、表示の欠陥を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る表示装置の一構成例を表すブロック図である。
【図２】図１に示した各画素の一構成例を表す回路図である。
【図３】図１に示したデータ線駆動回路の要部の一構成例を表すブロック図である。
【図４】図１に示した表示装置の一動作例を表すタイミング波形図である。
【図５】図１に示した表示装置における各行の一動作例を表す模式図である。
【図６】欠陥画素の一構成例を表す回路図である。
【図７】欠陥画素を含む場合の表示装置の一動作例を表す模式図である。
【図８】初期化期間およびＶth補正期間における各画素の状態を表す回路図である。
【図９】欠陥画素を含む場合の表示装置の一動作例を表すタイミング波形図である。
【図１０】欠陥画素を含む場合の表示装置の一動作例を表す他のタイミング波形図である。
【図１１】比較例に係る表示装置の一動作例を表す模式図である。
【図１２】比較例に係る表示装置の一動作例を表すタイミング波形図である。
【図１３】比較例に係る表示装置の一動作例を表す他のタイミング波形図である。
【図１４】比較例に係る表示装置における表示欠陥を表す説明図である。
【図１５】比較例に係る表示装置の他の動作例を表す模式図である。
【図１６】第１の実施の形態の変形例に係る表示装置の一動作例を表す模式図である。
【図１７】第２の実施の形態に係る表示装置の一動作例を表す模式図である。
【図１８】第２の実施の形態の変形例に係る表示装置の一動作例を表す模式図である。
【図１９】第２の実施の形態の他の変形例に係る表示装置の一動作例を表す模式図である。
【図２０】第２の実施の形態の他の変形例に係る表示装置の一動作例を表す模式図である。
【図２１】実施の形態に係る表示装置を適用したテレビジョン装置の外観構成を表す斜視図である。
【図２２】変形例に係る画素の一構成例を表す回路図である。
【発明を実施するための形態】
【００１４】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例
【００１５】
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る表示装置の一構成例を表すものである。表示装置１は、有機ＥＬ素子を用いた、アクティブマトリックス方式の表示装置である。なお、本開示の実施の形態に係る駆動回路および駆動方法は、本実施の形態により具現化されるので、併せて説明する。この表示装置１は、表示パネル１０および駆動回路２０を備えている。
【００１６】
表示パネル１０は、複数の画素１１がマトリックス状に配置された画素アレイ部１３を有しており、アクティブマトリックス駆動により画素表示を行うものである。ここでは、各画素１１は、赤色用の画素１１Ｒ、緑色用の画素１１Ｇおよび青色用の画素１１Ｂにより構成されている。なお、以下では、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの総称として、画素１１を適宜用いるものとする。
【００１７】
画素アレイ部１３は、行方向に延伸する複数の走査線ＷＳＬおよび複数の電源線ＤＳＬと、列方向に延伸する複数のデータ線ＤＴＬとを有している。これらの走査線ＷＳＬ、電源線ＤＳＬ、およびデータ線ＤＴＬの一端は、駆動回路２０に接続されている。上記した各画素１１は、走査線ＷＳＬとデータ線ＤＴＬとの交差部に配置されている。
【００１８】
図２は、画素１１の回路構成の一例を表すものである。画素１１は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ２と、有機ＥＬ素子１２と、容量素子Ｃｓ，Ｃsubとを備えている。すなわち、この例では、画素１１は、書込トランジスタＴｒ１、駆動トランジスタＴｒ２および容量素子Ｃｓを用いて構成されており、いわゆる「２Ｔｒ１Ｃ」の構成を有するものである。
【００１９】
書込トランジスタＴｒ１および駆動トランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor；薄膜トランジスタ）により構成されるものである。書込トランジスタＴｒ１は、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＴｒ２のゲートおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＴｒ２は、ゲートが書込トランジスタＴｒ１のドレインおよび容量素子Ｃｓの一端に接続され、ドレインが電源線ＤＳＬに接続され、ソースが容量素子Ｃｓの他端および有機ＥＬ素子１２のアノードに接続されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（いわゆるボトムゲート型）であってもよいし、スタガー構造（いわゆるトップゲート型）であってもよい。
【００２０】
容量素子Ｃｓは、一端が駆動トランジスタＴｒ２のゲートに接続され、他端は駆動トランジスタＴｒ２のソースに接続されている。有機ＥＬ素子１２は、各画素１１Ｒ、１１Ｇ、１１Ｂに対応する色の光を射出する発光素子であり、アノードが駆動トランジスタＴｒ２のソースおよび容量素子Ｃｓの他端に接続され、カソードは接地されている。容量素子Ｃsubは、一端が有機ＥＬ素子１２のアノードに接続され、他端は接地されている。
【００２１】
駆動回路２０は、外部から供給される映像信号Ｓdispおよび同期信号Ｓsyncに基づいて、表示パネル１０を駆動するものである。この駆動回路２０は、図１に示したように、映像信号処理回路２１と、タイミング生成回路２２と、走査線駆動回路２３と、データ線駆動回路２４と、電源線駆動回路２５とを備えている。
【００２２】
映像信号処理回路２１は、外部から供給されるデジタルの映像信号Ｓdispに対して所定の補正を行うと共に、補正した映像信号Ｓdisp2をデータ線駆動回路２４に出力するものである。この所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００２３】
タイミング生成回路２２は、外部から入力される同期信号Ｓsyncに基づいて、制御信号走査線駆動回路２３、データ線駆動回路２４および電源線駆動回路２５に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。
【００２４】
走査線駆動回路２３は、タイミング生成回路２２から供給された制御信号に従って複数の走査線ＷＳＬに対して走査線信号ＷＳを順次印加することにより、複数の画素１１を順次選択するものである。具体的には、走査線駆動回路２３は、書込トランジスタＴｒ１をオン状態に設定するときに印加する電圧Ｖonと、書込トランジスタＴｒ１をオフ状態に設定するときに印加する電圧Ｖoffとを選択的に出力することにより、上記した走査線信号ＷＳを生成するようになっている。
【００２５】
データ線駆動回路２４は、タイミング生成回路２２から供給された制御信号に従って、アナログの映像信号（輝度信号）を含むデータ線信号Ｓigを生成し、各データ線ＤＴＬに印加するものである。
【００２６】
図３は、データ線駆動回路２４の要部の一構成例を表すものである。データ線駆動回路２４は、Ｄ／Ａ（Digital/Analog）変換回路３１と、オフセット電圧生成部３２と、スイッチ部３３と、スイッチ制御回路３４とを有している。
【００２７】
Ｄ／Ａ変換回路３１は、映像信号Ｓdisp2に基づくデジタル信号をＤ／Ａ変換することにより、画素１１に供給するための画素電圧Ｖpixを生成するものである。オフセット電圧生成回路３２は、オフセット電圧Ｖofs（後述）を生成するものである。
【００２８】
スイッチ部３３は、Ｄ／Ａ変換回路３１から供給された画素電圧Ｖpixと、オフセット電圧生成回路３２から供給されたオフセット電圧Ｖofsとを、スイッチ制御回路３４からの指示に基づいて時分割的に選択し、データ線ＤＴＬに対して供給するものである。
【００２９】
スイッチ部３３は、インバータＩＶと、スイッチＳＷ１，ＳＷ２とを有している。インバータＩＶは、スイッチ制御回路３４から供給されたＳＷ制御信号を反転して出力するものである。スイッチＳＷ１は、スイッチ制御回路３４から供給されたＳＷ制御信号に基づいてオンオフするものであり、一端にはＤ／Ａ変換回路３１から画素電圧Ｖpixが供給され、他端はスイッチＳＷ２の他端と接続されるとともに、データ線ＤＴＬに接続されている。スイッチＳＷ２は、インバータＩＶの出力信号に基づいてオンオフするものであり、一端にはオフセット電圧生成回路３２からオフセット電圧Ｖofsが供給され、他端はスイッチＳＷ１の他端と接続されるとともに、データ線ＤＴＬに接続されている。
【００３０】
スイッチ制御回路３４は、スイッチ部３３のスイッチＳＷ１，ＳＷ２をオンオフ制御するためのＳＷ制御信号を生成し、スイッチ部３３に供給するものである。
【００３１】
この構成により、データ線駆動回路２４は、各データ線ＤＴＬに対して、オフセット電圧Ｖofsおよび画素電圧Ｖpixを時分割的に印加することにより、表示パネル１０の各画素１１を駆動する。具体的には、データ線駆動回路２４は、後述するように、初期化期間Ｐ１，Ｐ２（後述）およびＶth補正期間Ｐ３，Ｐ４（後述）では、データ線ＤＴＬに対してオフセット電圧Ｖofsを印加し、信号書込期間Ｐ５（後述）では、データ線ＤＴＬに対して画素電圧Ｖpixを印加する。
【００３２】
ここで、初期化期間Ｐ１，Ｐ２は、後述するように、オフセット電圧Ｖofsに基づいて、画素１１の駆動トランジスタＴｒ２のゲート−ソース電圧Ｖgsを駆動トランジスタＴｒ２のしきい値電圧Ｖthより大きくすることにより、画素１１を初期化する期間である。また、Ｖth補正期間Ｐ３，Ｐ４は、後述するように、オフセット電圧Ｖofsに基づいて、駆動トランジスタＴｒ２のしきい値電圧Ｖthを補正する期間である。そして、信号書込期間Ｐ５は、駆動トランジスタＴｒ２のゲート−ソース間に、画素電圧Ｖpixに応じた所定の電圧を設定する期間である。表示装置１では、後述するように、初期化期間Ｐ１，Ｐ２（後述）を、Ｖth補正期間Ｐ３，Ｐ４（後述）よりも短くしている。
【００３３】
電源線駆動回路２５は、タイミング生成回路２２から供給された制御信号に従って、複数の電源線ＤＳＬに対して電源線信号ＤＳを順次印加することにより、各有機ＥＬ素子１２の発光動作および消光動作の制御を行うものである。具体的には、電源線駆動回路２５は、後述するように、初期化期間Ｐ１，Ｐ２（後述）では、各電源線ＤＳＬに対してオフセット電圧Ｖofsよりも低い電圧Ｖiniを印加し、Ｖth補正期間Ｐ３，Ｐ４（後述）および信号書込期間Ｐ５（後述）では、オフセット電圧Ｖofsよりも高い電圧Ｖccpを印加するようになっている。
【００３４】
ここで、駆動回路２０は、本開示における「駆動部」の一具体例に対応する。初期化期間Ｐ１，Ｐ２は、本開示における「第１の準備期間」の一具体例に対応する。Ｖth補正期間Ｐ３，Ｐ４は、本開示における「第２の準備期間」の一具体例に対応する。信号書込期間Ｐ５は、本開示おける「書込期間」の一具体例に対応する。オフセット電圧Ｖofsは、本開示における「第１の電圧」の一具体例に対応する。電圧Ｖiniは、本開示における「第２の電圧」の一具体例に対応する。電圧Ｖccpは、本開示における「第３の電圧」の一具体例に対応する。
【００３５】
［動作および作用］
続いて、本実施の形態の表示装置１の動作および作用について説明する。
【００３６】
（全体動作概要）
まず、図１を参照して、表示装置１の全体動作概要を説明する。駆動回路２０は、表示パネル１０に対し、映像信号Ｓdispおよび同期信号Ｓsyncに基づく表示駆動を行う。具体的には、まず、映像信号処理回路２１は、映像信号Ｓdispに基づいて、ガンマ補正や、オーバードライブ補正などの補正を行うことにより映像信号Ｓdisp2を生成する。タイミング制御回路２２は、同期信号Ｓsyncに基づいて、走査線駆動回路２３、データ線駆動回路２４、および電源線駆動回路２５を制御する。走査線駆動回路２３は、走査線信号ＷＳを生成し、複数の走査線ＷＳＬに順次印加する。データ線駆動回路２４は、画素電圧Ｖpixおよびオフセット電圧Ｖofsを含むデータ線信号Ｓigを生成し、複数のデータ線ＤＴＬにそれぞれ印加する。電源線駆動回路２５は、電源線信号ＤＳを生成し、複数の電源線ＤＳＬに順次印加する。表示パネル１０は、駆動回路２０から供給された走査線信号ＷＳＬ、データ線信号Ｓig、および電源線信号ＤＳに基づいて、表示を行う。
【００３７】
（詳細動作）
次に、表示装置１の詳細動作を説明する。
【００３８】
図４は、表示装置１における表示動作のタイミング図を表すものである。この図は、着目した一画素に対する表示駆動の動作例を表すものである。図４において、（Ａ）は走査線信号ＷＳの波形を示し、（Ｂ）は電源線信号ＤＳの波形を示し、（Ｃ）は駆動トランジスタＴｒ２のゲート電圧Ｖｇの波形を示し、（Ｄ）は駆動トランジスタＴｒ２のソース電圧Ｖｓの波形を示し、（Ｅ）はデータ線信号Ｓigの波形を示す。図４（Ｃ）〜（Ｅ）では、同じ電圧軸を用いて各波形を示している。
【００３９】
表示装置１の各画素１１は、発光（発光期間Ｐ０）と消光（消光期間Ｐ１０）とを交互に繰り返すことにより表示動作を行う。具体的には、各画素１１は、消光期間Ｐ１０において、まず、複数（この例では２つ）の水平期間（１Ｈ）のそれぞれにおいて初期化を行い（初期化期間Ｐ１，Ｐ２）、続く複数（この例では２つ）の水平期間のそれぞれにおいて、駆動トランジスタＴｒ２のＶth補正を行う（Ｖth補正期間Ｐ３，Ｐ４）。そして、Ｖth補正期間Ｐ４に続く信号書込期間Ｐ５において、画素１１に画素電圧Ｖpixが書き込まれ、その後、画素１１は発光期間Ｐ９において発光する。すなわち、この例では、表示装置１は、水平期間４つ分の期間において、各画素１１に対して、初期化、Ｖth補正、および信号書込みを行う。以下に、その詳細を説明する。
【００４０】
まず、電源線駆動回路２５は、タイミングｔ０において、走査線信号ＷＳの電圧が電圧Ｖoffである期間に（図４（Ａ））、電源線信号ＤＳの電圧を電圧Ｖccpから電圧Ｖiniに下げる（図４（Ｂ））。これにより、駆動トランジスタＴｒ２のソース電圧Ｖｓが電圧Ｖiniに向かって下降し始め（図４（Ｄ））、これに応じて、駆動トランジスタＴｒ２のゲート電圧Ｖｇが下降し始める（図４（Ｃ））。そして、画素１１は消光し、消光期間Ｐ１０が開始する。
【００４１】
次に、駆動回路２０は、タイミングｔ１〜ｔ２の期間（初期化期間Ｐ１）において、画素１１に対する１回目の初期化を行う。具体的には、走査線駆動回路２３は、まず、タイミングｔ１において、データ線駆動回路２４がデータ線信号Ｓigとしてオフセット電圧Ｖofsを出力している期間に（図４（Ｅ））、走査線信号ＷＳの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオン状態になり、駆動トランジスタＴｒ２のゲート電圧Ｖｇはオフセット電圧Ｖofsになる（図４（Ｃ））。一方、駆動トランジスタＴｒ２のソース電圧Ｖｓは、引き続き電圧Ｖiniに向かって下降する（図４（Ｄ））。
【００４２】
次に、走査線駆動回路２３は、タイミングｔ２において、走査線信号ＷＳの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になる。その際、駆動トランジスタＴｒ２のゲートはフローティング状態になり、容量素子Ｃｓの両端間の電圧（電圧Ｖgs）は維持されるため、タイミングｔ２〜ｔ３の期間では、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、駆動トランジスタＴｒ２のソース電圧Ｖｓの変化に従って下降する（図４（Ｃ），（Ｄ））。
【００４３】
次に、駆動回路２０は、タイミングｔ３〜ｔ４の期間（初期化期間Ｐ２）において、画素１１に対する２回目の初期化を行う。その動作は、上述した初期化期間Ｐ１の場合と同様である。すなわち、走査線駆動回路２３は、まず、タイミングｔ３において、データ線駆動回路２４がデータ線信号Ｓigとしてオフセット電圧Ｖofsを出力している期間に（図４（Ｅ））、走査線信号ＷＳの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオン状態になり、駆動トランジスタＴｒ２のゲート電圧Ｖｇはオフセット電圧Ｖofsになる（図４（Ｃ））。一方、駆動トランジスタＴｒ２のソース電圧Ｖｓは、電圧Ｖiniに収束する（図４（Ｄ））。この最終状態における駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、図４に示したように、この駆動トランジスタＴｒ２のしきい値電圧Ｖthよりも大きくなる（Ｖgs＞Ｖth）。これにより、画素１１の初期化が完了する。
【００４４】
次に、走査線駆動回路２３は、タイミングｔ４において、走査線信号ＷＳの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になり、容量素子Ｃｓの両端間の電圧（電圧Ｖgs）は維持される。その際、駆動トランジスタＴｒ２のソース電圧Ｖｓは、タイミングｔ４において既に電圧Ｖiniに収束しており変化しないため（図４（Ｄ））、タイミングｔ４〜ｔ５の期間では、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、オフセット電圧Ｖofsにほぼ維持される（図４（Ｃ））。
【００４５】
次に、駆動回路２０は、タイミングｔ６〜ｔ７の期間（Ｖth補正期間Ｐ３）において、画素１１に対する１回目のＶth補正を行う。具体的には、まず、走査線駆動回路２３は、このＶth補正に先立ち、タイミングｔ５において、データ線駆動回路２４がデータ線信号Ｓigとしてオフセット電圧Ｖofsを出力している期間に（図４（Ｅ））、走査線信号ＷＳの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。次に、電源線駆動回路２５は、タイミングｔ６において、電源線信号ＤＳの電圧を電圧Ｖiniから電圧Ｖccpに上げる（図４（Ｂ））。これにより、タイミングｔ６〜ｔ７の期間では、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄが流れて素子容量Ｃsubが充電され、駆動トランジスタＴｒ２のソース電圧Ｖｓが上昇する（図４（Ｄ））。一方、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、書込トランジスタＴｒ１がオン状態であるため、オフセット電圧Ｖofsに維持される（図４（Ｃ））。このようにして、タイミングｔ６〜ｔ７の期間では、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、時間が経つにつれ小さくなる。
【００４６】
この動作はいわゆる負帰還動作である。すなわち、上述したように、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄが流れ、ゲート−ソース間電圧Ｖgsが小さくなると、ドレイン−ソース間の電流Ｉｄは減少することとなる。つまり、この負帰還動作により、駆動トランジスタＴｒ２のドレイン−ソース間の電流Ｉｄは０（ゼロ）に向かって収束していくことになる。言い換えれば、この負帰還動作により、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、駆動トランジスタＴｒ２のしきい値電圧Ｖthと等しくなる（Ｖgs＝Ｖth）ように収束していく。
【００４７】
次に、走査線駆動回路２３は、タイミングｔ７において、走査線信号ＷＳの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になり、容量素子Ｃｓの両端間の電圧（電圧Ｖgs）は維持されるため、タイミングｔ７〜ｔ８の期間では、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、駆動トランジスタＴｒ２のソース電圧Ｖｓの変化に従って上昇する（図４（Ｃ），（Ｄ））。
【００４８】
次に、駆動回路２０は、タイミングｔ８〜ｔ９の期間（Ｖth補正期間Ｐ４）において、画素１１に対する２回目のＶth補正を行う。その動作は、上述したＶth補正期間Ｐ３の場合と同様である。すなわち、走査線駆動回路２３は、タイミングｔ８において、データ線駆動回路２４がデータ線信号Ｓigとしてオフセット電圧Ｖofsを出力している期間に（図４（Ｅ））、走査線信号ＷＳの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。これにより、タイミングｔ８〜ｔ９の期間では、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄが流れて素子容量Ｃsubが充電され、駆動トランジスタＴｒ２のソース電圧Ｖｓが上昇する（図４（Ｄ））。そして、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、上述した負帰還動作により、駆動トランジスタＴｒ２のしきい値電圧Ｖthと等しくなる。すなわち、駆動トランジスタＴｒ２のソース電圧Ｖｓは、電圧（Ｖofs−Ｖth）に収束する。これにより、駆動トランジスタＴｒ２のＶth補正が完了する。
【００４９】
次に、走査線駆動回路２３は、タイミングｔ９において、走査線信号ＷＳの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になる。
【００５０】
次に、駆動回路２０は、タイミングｔ１０〜ｔ１１の期間（信号書込期間Ｐ５）において、画素１１に対する画素電圧Ｖpixの書込みを行う。具体的には、まず、データ線駆動回路２４は、この画素電圧Ｖpixの書込みに先立ち、データ線信号Ｓigの電圧をオフセット電圧Ｖofsから画素電圧Ｖpixに上げる（図４（Ｅ））。そして、走査線駆動回路２３は、タイミングｔ１０において、走査線信号ＷＳの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオン状態となるため、駆動トランジスタＴｒ２のゲート電圧Ｖｇが、画素電圧Ｖpixへ上昇する（図４（Ｃ））。このとき、駆動トランジスタＴｒ２のゲート−ソース電圧Ｖgsがしきい値電圧Ｖthより大きくなり（Ｖgs＞Ｖth）、ドレイン−ソース間に電流Ｉｄが流れるため、素子容量Ｃsubが充電され、駆動トランジスタＴｒ２ソース電圧Ｖｓが上昇する（図４（Ｄ））。以上の動作により、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、画素電圧Ｖpixに対応した電圧Ｖemiに設定される。これにより、画素電圧Ｖpixの書込みが終了する。
【００５１】
次に、走査線駆動回路２３は、タイミングｔ１１において、走査線信号ＷＳの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になり、駆動トランジスタＴｒ２のゲートがフローティングとなるため、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、電圧Ｖemiに維持される。このとき、ドレイン−ソース間に電流Ｉｄが流れるため、素子容量Ｃsubが充電され、駆動トランジスタＴｒ２のソース電圧Ｖｓが上昇し（図４（Ｄ））、これに伴って駆動トランジスタＴｒ２のゲート電圧Ｖｇも上昇する（図４（Ｅ））。そして、駆動トランジスタＴｒ２のソースに接続された有機ＥＬ素子１２のアノードの電圧が、この有機ＥＬ素子１２のしきい値電圧Ｖelよりも大きくなると、有機ＥＬ素子１２のアノード−カソード間に電流が流れ、有機ＥＬ素子１２が発光し、発光期間Ｐ９が開始する。
【００５２】
その後、表示装置１は、所定の期間が経過したのち、発光期間Ｐ９（Ｐ０）から消光期間Ｐ１０に移行する。そして、駆動回路２０は、この一連の動作を繰り返すように駆動する。
【００５３】
図５は、表示パネル１０における各行の画素１１の動作状態を表すものであり、（ｎ−４）行目からｎ行目の計５行の各画素１１の動作状態を示している。ここで、例えば、画素１１（ｎ）はｎ行目の画素１１を示し、画素１１（ｎ−１）は（ｎ−１）行目の画素１１を示している。
【００５４】
図５に示したように、表示装置１の各画素１１は、水平期間（１Ｈ）４つ分の期間において、初期化、Ｖth補正、および信号書込みを行う。具体的には、画素１１は、最初の水平期間のうちの初期化期間Ｐ１、および２番目の水平期間のうちの初期化期間Ｐ２において、初期化をそれぞれ行い、３番目の水平期間のうちのＶth補正期間Ｐ３、および最後の水平期間のうちのＶth補正期間Ｐ４において、Ｖth補正をそれぞれ行う。そして、画素１１には、その最後の水平期間のうちの、Ｖth補正期間Ｐ４に続く信号書込期間Ｐ５において、画素信号Ｖpixが書き込まれる。その後に、画素１１は、その画素信号Ｖpixに基づいて発光する。
【００５５】
表示装置１は、各画素１１におけるこれらの一連の動作を、行ごとに１水平期間ずつずらしながら行う。すなわち、表示装置１では、例えば、ｎ行目の画素１１（ｎ）が初期化期間Ｐ１において最初の初期化動作を行う際に、（ｎ−１）行目の画素１１（ｎ−１）が初期化期間Ｐ２において２回目の初期化動作を行う。同様に、例えば、ｎ行目の画素１１（ｎ）が初期化期間Ｐ２において２回目の初期化動作を行う際に、（ｎ−１）行目の画素１１（ｎ−１）がＶth補正期間Ｐ３において１回目のＶth補正動作を行う。
【００５６】
図５に示したように、表示装置１では、ある画素１１（例えば画素１１（ｎ））における初期化期間Ｐ１，Ｐ２は、他の画素１１（例えば画素１１（ｎ−２））におけるＶth補正期間Ｐ３，Ｐ４と、同じ水平期間に配置される。その際、同じ水平期間において、ある画素１１（例えば画素１１（ｎ））における初期化期間Ｐ１，Ｐ２は、他の画素１１（例えば画素１１（ｎ−２））におけるＶth補正期間Ｐ３，Ｐ４よりも短いため、早く終了する。
【００５７】
（表示欠陥について）
次に、表示装置における画素の欠陥について説明する。
【００５８】
図６は、点欠陥が生じた画素の一例を表すものである。有機ＥＬ素子を用いた表示装置では、図６に示したように、例えば、容量素子Ｃｓの両端間がショートすることにより、点欠陥が生じる。このような画素１１（以下、欠陥画素１１Ｓともいう）では、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが０Ｖになり、駆動トランジスタＴｒ２がオフ状態を維持するため、画素信号Ｖpixに応じた表示を行うことができず、点欠陥となる。
【００５９】
また、欠陥画素１１Ｓは、初期化動作やＶth補正動作をも正常に行うことができない。すなわち、例えば初期化期間Ｐ１，Ｐ２では、図４に示したように、駆動トランジスタＴｒ２のゲートには、オン状態になっている書込トランジスタＴｒ１を介して、データ線駆動回路２４からオフセット電圧Ｖofsが供給され、駆動トランジスタＴｒ２のソースには、オン状態になっている駆動トランジスタＴｒ２を介して、電源線駆動回路２５から電圧Ｖiniが供給される。よって、欠陥画素１１Ｓのように、容量素子Ｃｓの両端間がショートしている場合には、この初期化期間Ｐ１，Ｐ２において、オフセット電圧Ｖofsと電圧Ｖiniとが互いに近づき、オフセット電圧Ｖofsは低下し、電圧Ｖiniは上昇し、例えばほぼ等しい電圧値になってしまう。よって、欠陥画素１１Ｓは、正常に初期化動作を行うことができない。
【００６０】
また、初期化期間Ｐ１，Ｐ２において、上述したように低下したオフセット電圧Ｖofsは、以下に示すように、データ線ＤＴＬを介して他の画素１１にも供給される。
【００６１】
図７は、ｎ行目の画素１１（ｎ）が欠陥画素１１Ｓである場合の、（ｎ−４）行目からｎ行目の各画素１１の動作状態を表すものである。表示装置１では、例えば、タイミングｔ２０において、画素１１（ｎ）が初期化期間Ｐ１において１回目の初期化動作を行い、画素１１（ｎ−２）がＶth補正期間Ｐ３において１回目のＶth補正動作を行い、画素１１（ｎ−３）がＶth補正期間Ｐ４において２回目のＶth補正を行う。
【００６２】
図８は、図７に示したタイミングｔ２０における各行の画素１１の状態を表すものである。なお、この図では、説明の便宜上、書込トランジスタＴｒ１を、タイミングｔ２０におけるオンオフの状態を示すスイッチを用いて表している。
【００６３】
図７，８に示したように、タイミングｔ２０では、画素１１（ｎ），１１（ｎ−１）は初期化動作を行い、画素１１（ｎ−３），１１（ｎ−２）はＶth補正動作を行っているため、これらの画素１１（ｎ−３）〜１１（ｎ）の書込トランジスタＴｒ１は全てオン状態になる。これにより、欠陥画素１１Ｓ（画素１１（ｎ））に対する初期化動作により低下したオフセット電圧Ｖofsは、データ線ＤＴＬを介して、Ｖth補正動作を行う画素１１（ｎ−３），１１（ｎ−２）にも供給される。
【００６４】
次に、画素１１（ｎ−３）の動作について説明する。
【００６５】
図９は、画素１１（ｎ−３）および画素１１（ｎ）（欠陥画素１１Ｓ）の動作のタイミング図を表すものであり、（Ａ）は画素１１（ｎ−３）に供給される走査線信号ＷＳ（ｎ−３）の波形を示し、（Ｂ）は画素１１（ｎ−３）に供給される電源線信号ＤＳ（ｎ−３）の波形を示し、（Ｃ）は画素１１（ｎ）に供給される走査線信号ＷＳ（ｎ）の波形を示し、（Ｄ）は画素１１（ｎ）に供給される電源線信号ＤＳ（ｎ）の波形を示し、（Ｅ）は画素１１（ｎ−３）および画素１１（ｎ）に供給されるデータ線信号Ｓigの波形を示す。
【００６６】
図９に示したように、画素１１（ｎ）（欠陥画素１１Ｓ）の初期化期間Ｐ１，Ｐ２では、容量素子Ｃｓの両端間がショートしているため、データ線信号Ｓigのオフセット電圧Ｖofsが電圧Ｖiniに向かって電圧ΔＶだけ低下し（図９（Ｅ））、電源線信号ＤＳ（ｎ）の電圧Ｖiniがオフセット電圧Ｖofsに向かって上昇する（図９（Ｄ））。画素１１（ｎ−３）は、このようなデータ線信号Ｓigの電圧に基づいて、Ｖth補正動作を行う。
【００６７】
図１０は、画素１１（ｎ−３）の動作のタイミング図を表すものであり、（Ａ）は走査線信号ＷＳ（ｎ−３）の波形を示し、（Ｂ）は電源線信号ＤＳ（ｎ−３）の波形を示し、（Ｃ）は駆動トランジスタＴｒ２のゲート電圧Ｖｇの波形を示し、（Ｄ）は駆動トランジスタＴｒ２のソース電圧Ｖｓの波形を示し、（Ｅ）はデータ線信号Ｓigの波形を示す。
【００６８】
駆動回路２０は、図４に示したタイミング図と同様に画素１１（ｎ−３）を駆動する。すなわち、駆動回路２０は、タイミングｔ３１〜ｔ３２の期間（初期化期間Ｐ１）において画素１１（ｎ−３）に対する１回目の初期化を行い、タイミングｔ３３〜ｔ３４の期間（初期化期間Ｐ２）において画素１１（ｎ−３）に対する２回目の初期化動作を行い、タイミングｔ３６〜ｔ３７の期間（Ｖth補正期間Ｐ３）において画素１１（ｎ−３）に対する１回目のＶth補正動作を行うように駆動する。
【００６９】
次に、駆動回路２０は、タイミングｔ３８〜ｔ４０の期間（Ｖth補正期間Ｐ４）において、２回目のＶth補正を行う。具体的には、まず、走査線駆動回路２３は、走査線信号ＷＳ（ｎ−３）の電圧を電圧Ｖoffから電圧Ｖonに上げる（図１０（Ａ））。このとき、図９を用いて説明したように、データ線信号Ｓigのオフセット電圧Ｖofsは、タイミングｔ３８〜ｔ３９の期間において電圧ΔＶだけ低下する（図１０（Ｅ））。すなわち、タイミングｔ３８〜ｔ３９の期間では、欠陥画素１１Ｓ（画素１１（ｎ））においてオフセット電圧Ｖofsと電圧Ｖiniとが互いに近づくため、オフセット電圧Ｖofsが低下する。これにより、画素１１（ｎ−３）では、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄが流れて素子容量Ｃsubが充電され、駆動トランジスタＴｒ２のソース電圧Ｖｓが上昇する（図１０（Ｄ））。その後、タイミングｔ３９において、オフセット電圧Ｖofsが電圧ΔＶだけ上昇して元の電圧に戻ると、駆動トランジスタＴｒ２のソース電圧Ｖｓは、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが負帰還動作により駆動トランジスタＴｒ２のしきい値電圧Ｖthと等しくなるまで上昇する。これにより、駆動トランジスタＴｒ２のソース電圧Ｖｓは、電圧（Ｖofs−Ｖth）に収束し（図１０（Ｄ））、Ｖth補正が完了する。
【００７０】
その後、駆動回路２０は、タイミングｔ４１〜ｔ４２の期間（信号書込期間Ｐ５）において、図４に示したタイミング図と同様に、画素１１（ｎ−３）に対する画素電圧Ｖpixの書込みを行い、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、画素電圧Ｖpixに対応した電圧Ｖemiに設定される。そして、駆動回路２０が、タイミングｔ４２において、走査線信号ＷＳ（ｎ−３）の電圧を電圧Ｖonから電圧Ｖoffに下げた後、有機ＥＬ素子１２は、この電圧Ｖemiに対応した輝度で発光する。
【００７１】
表示装置１では、このように、後述する比較例に係る表示装置と異なり、画素の一部（例えば画素１１（ｎ））に点欠陥がある場合でも、他の画素（例えば画素１１（ｎ−３））における表示動作への影響を抑えることができる。
【００７２】
（比較例）
次に、比較例に係る表示装置１Ｒについて説明する。水平期間（１Ｈ）における、初期化期間Ｐ１，Ｐ２の終了タイミングが、本実施の形態の場合と異なるものである。すなわち、本実施の形態では、水平期間（１Ｈ）において、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間Ｐ３，Ｐ４よりも早く終了するようにしたが、本比較例では、水平期間（１Ｈ）において、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間Ｐ３，Ｐ４と同時に終了するようにしている。
【００７３】
図１１は、本比較例に係る表示装置１Ｒにおいて、画素１１（ｎ）が欠陥画素１１Ｓである場合の、（ｎ−４）行目からｎ行目の各画素１１の動作状態を表すものである。表示装置１Ｒは、本実施の形態に表示装置１の場合（図５，７）と同様に、水平期間（１Ｈ）４つ分の期間において、画素１１に対する初期化、Ｖth補正、および信号書込みを行うとともに、これらの一連の動作を、行ごとに１水平期間ずつずらしながら行う。その際、表示装置１Ｒでは、各水平期間（１Ｈ）において、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間Ｐ３，Ｐ４と同時に終了する。
【００７４】
図１１に示したように、タイミングｒ２０では、本実施の形態に表示装置１の場合（図７）と同様に、（ｎ−３）行目からｎ行目の画素１１（ｎ−３）〜１１（ｎ）は初期化動作またはＶth補正動作を行っているため、これらの画素の書込トランジスタＴｒ１は全てオン状態になる。これにより、欠陥画素１１Ｓ（画素１１（ｎ））において所望の値よりも低下したオフセット電圧Ｖofsは、データ線ＤＴＬを介して画素１１（ｎ−３）〜１１（ｎ−１）にも供給される。
【００７５】
図１２は、本比較例に係る表示装置１Ｒにおける、画素１１（ｎ−３）および画素１１（ｎ）（欠陥画素１１Ｓ）の動作のタイミング図を表すものであり、（Ａ）は走査線信号ＷＳ（ｎ−３）の波形を示し、（Ｂ）は電源線信号ＤＳ（ｎ−３）の波形を示し、（Ｃ）は走査線信号ＷＳ（ｎ）の波形を示し、（Ｄ）は電源線信号ＤＳ（ｎ）の波形を示し、（Ｅ）はデータ線信号Ｓigの波形を示す。
【００７６】
画素１１（ｎ）（欠陥画素１１Ｓ）の初期化期間Ｐ１，Ｐ２では、容量素子Ｃｓの両端間がショートしているため、本実施の形態に表示装置１の場合（図９）と同様に、データ線信号Ｓigのオフセット電圧Ｖofsが電圧Ｖiniに向かって電圧ΔＶだけ低下し（図１２（Ｅ））、電源線信号ＤＳ（ｎ）の電圧Ｖiniがオフセット電圧Ｖofsに向かって上昇する（図１２（Ｄ））。
【００７７】
図１３は、本比較例に係る表示装置１Ｒにおける、画素１１（ｎ−３）の動作のタイミング図を表すものであり、（Ａ）は走査線信号ＷＳ（ｎ−３）の波形を示し、（Ｂ）は電源線信号ＤＳ（ｎ−３）の波形を示し、（Ｃ）は駆動トランジスタＴｒ２のゲート電圧Ｖｇの波形を示し、（Ｄ）は駆動トランジスタＴｒ２のソース電圧Ｖｓの波形を示し、（Ｅ）はデータ線信号Ｓigの波形を示す。
【００７８】
表示装置１Ｒに係る駆動回路２０Ｒは、タイミングｒ３１〜ｒ３２の期間（初期化期間Ｐ１）において画素１１（ｎ−３）に対する１回目の初期化を行い、タイミングｒ３３〜ｒ３４の期間（初期化期間Ｐ２）において画素１１（ｎ−３）に対する２回目の初期化動作を行い、タイミングｒ３６〜ｒ３７の期間（Ｖth補正期間Ｐ３）において画素１１（ｎ−３）に対する１回目のＶth補正動作を行うように駆動する。これらの動作は、本実施の形態の場合とほぼ同様である。なお、表示装置１Ｒでは、初期化期間Ｐ１，Ｐ２の時間が、本実施の形態の場合に比べて長いものの、初期化期間Ｐ１，Ｐ２における動作自体は、本実施の形態の場合とほぼ同様である。
【００７９】
次に、駆動回路２０Ｒは、タイミングｒ３８〜ｒ４０の期間（Ｖth補正期間Ｐ４）において、２回目のＶth補正を行う。具体的には、まず、走査線駆動回路２３は、走査線信号ＷＳ（ｎ−３）の電圧を電圧Ｖoffから電圧Ｖonに上げる（図１３（Ａ））。このとき、図１２を用いて説明したように、データ線信号Ｓigのオフセット電圧Ｖofsは、タイミングｒ３８〜ｒ４０の期間において電圧ΔＶだけ低下する（図１３（Ｅ））。これにより、画素１１（ｎ−３）では、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄが流れて素子容量Ｃsubが充電され、駆動トランジスタＴｒ２のソース電圧Ｖｓは、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが負帰還動作により駆動トランジスタＴｒ２のしきい値電圧Ｖthと等しくなるまで上昇する。そして、駆動トランジスタＴｒ２のソース電圧Ｖｓは、電圧（Ｖofs−ΔＶ−Ｖth）に収束する。すなわち、本比較例に係る表示装置１Ｒでは、駆動トランジスタＴｒ２のソース電圧Ｖｓは、本実施の形態に係る表示装置１における収束電圧（Ｖofs−Ｖth）よりも電圧ΔＶだけ低い電圧に収束する（図１３（Ｄ））。
【００８０】
次に、走査線駆動回路２３は、タイミングｒ４０において、走査線信号ＷＳ（ｎ−３）の電圧を電圧Ｖonから電圧Ｖoffに下げる（図１３（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になる。このとき、図１２を用いて説明したように、データ線信号Ｓigのオフセット電圧Ｖofsは、電圧ΔＶだけ上昇して元の電圧に戻る（図１３（Ｅ））。
【００８１】
その後、駆動回路２０Ｒは、タイミングｒ４１〜ｒ４２の期間（信号書込期間Ｐ５）において、図１０に示したタイミング図と同様に、画素１１（ｎ−３）に対する画素電圧Ｖpixの書込みを行う。その際、タイミングｒ４１における駆動トランジスタＴｒ２のソース電圧Ｖｓ（＝Ｖofs−ΔＶ−Ｖth）が、本実施の形態に係る表示装置１におけるソース電圧Ｖｓ（＝Ｖofs−Ｖth）よりも低いため、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、本実施の形態に係る電圧Ｖemiよりも大きい電圧Ｖemirに設定される。そして、駆動回路２０Ｒが、タイミングｒ４２において、走査線信号ＷＳ（ｎ−３）の電圧を電圧Ｖonから電圧Ｖoffに下げた後、有機ＥＬ素子１２は、この電圧Ｖemirに対応した輝度で発光する。すなわち、本比較例に係る表示装置１Ｒでは、画素１１（ｎ−３）の有機ＥＬ素子１２は、所望の輝度よりも高い輝度で発光してしまうこととなる。
【００８２】
このように、本比較例に係る表示装置１Ｒでは、例えば、画素１１の一部に点欠陥がある場合に、他の画素における表示動作への影響を与えるおそれがある。すなわち、表示装置１Ｒでは、図１１等に示したように、水平期間（１Ｈ）において、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間Ｐ３，Ｐ４と同時に終了するようにしている。これにより、画素１１（ｎ−３）では、図１３に示したように、信号書込み期間Ｐ５の直前の、２回目のＶth補正期間Ｐ４において、Ｖth補正動作が終了したタイミングｒ４０における駆動トランジスタＴｒ２のソース電圧Ｖｓが低くなってしまい、Ｖth補正を正常に行うことができない。これにより、その直後の信号書込み期間Ｐ４において、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが大きい電圧Ｖemirに設定されるため、所望の輝度よりも高い輝度で発光してしまう。
【００８３】
この例では、ｎ行目の画素１１（ｎ）（欠陥画素１１Ｓ）は、（ｎ−３）行目の画素１１（ｎ−３）の表示動作へ影響を及ぼす旨を説明したが、同様に、（ｎ−２）行目の画素１１（ｎ−２）の表示動作へも影響を及ぼす。すなわち、図１１に示したように、画素１１（ｎ）における初期化期間Ｐ１でのオフセット電圧Ｖofsのずれが、画素１１（ｎ−３）におけるＶth補正期間Ｐ４での動作に影響を及ぼすのと同様に、画素１１（ｎ）における初期化期間Ｐ２でのオフセット電圧Ｖofsのずれが、画素１１（ｎ−２）におけるＶth補正期間Ｐ４での動作にも影響を及ぼすこととなる。
【００８４】
さらに、このオフセット電圧Ｖofsは、表示パネル１０における他の列の画素１１にも供給される。すなわち、オフセット電圧Ｖofsは、図３に示したように、データ線駆動回路２４のオフセット電圧生成回路３２が生成し、各列の画素１１に分配して供給する。よって、オフセット電圧Ｖofsは、表示パネル１０における他の列の、（ｎ−３）行目および（ｎ−２）行目の画素１１にも供給される。これにより、図１４に示したように、画素１１（ｎ）（欠陥画素１１Ｓ）の点欠陥に起因して、２行分の線欠陥が生じてしまう。
【００８５】
また、この例では、２つの初期化期間Ｐ１，Ｐ２を設けたが、より多くの初期化期間を設けた場合には、さらに表示の欠陥が増えるおそれがある。図１５は、比較例に係る表示装置１Ｒにおいて、４つの初期化期間を設けた場合の動作の一例を表すものである。この例では、ｎ行目の画素１１（ｎ）（欠陥画素１１Ｓ）は、４つの画素１１（ｎ−５）〜１１（ｎ−２）の表示動作へ影響を及ぼしている。この場合には、図１４に示したような線欠陥が４行分生じることとなる。このように、より多くの初期化期間を設けた場合には、その分だけ、多くの表示欠陥を生じてしまうこととなる。
【００８６】
一方、本実施の形態に係る表示装置１では、図５等に示したように、水平期間（１Ｈ）において、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間Ｐ３，Ｐ４よりも早く終了するようにしている。これにより、表示装置１に係る画素１１（ｎ−３）では、図１０に示したように、信号書込み期間Ｐ５の直前の、２回目のＶth補正期間Ｐ４において、オフセット電圧Ｖofsが電圧ΔＶだけ上昇して元の電圧に戻った後に、正常にＶth補正動作を行うことができるため、図１４のような線欠陥が生じるおそれを低減することができる。
【００８７】
このようにして、表示装置１では、画素１１の一部（例えば１１（ｎ））に点欠陥がある場合でも、他の画素（例えば１１（ｎ−３））における表示動作への影響を抑えることができる。
【００８８】
［効果］
以上のように本実施の形態では、初期化期間が、他の行におけるＶth補正期間よりも早く終了するようにしたので、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。
【００８９】
［変形例１−１］
上記実施の形態では、初期化期間を２つ設けたが、これに限定されるものではなく、例えば、３つ以上設けてもよいし、１つのみ設けてもよい。同様に、上記実施の形態では、Ｖth補正期間を２つ設けたが、これに限定されるものではなく、例えば、３つ以上設けてもよいし、１つのみ設けてもよい。以下に、本変形例の一例を説明する。
【００９０】
図１６は、初期化期間とＶth補正期間とを１つずつ設ける場合の動作例を表すものである。図１６（Ａ）は、水平期間（１Ｈ）において、初期化期間Ｑ１およびＶth補正期間Ｑ２が同時に開始する場合の例を示している。図１６（Ｂ）は、水平期間（１Ｈ）において、Ｖth補正期間Ｑ２が開始した後に初期化期間Ｑ１が開始する場合の例を示している。これらの場合でも、初期化期間Ｑ１が、他の行におけるＶth補正期間Ｑ２よりも早く終了するため、上記実施の形態の場合と同様に、正常にＶth補正動作を行うことができ、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。
【００９１】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る表示装置２について説明する。本実施の形態は、初期化期間と、他の行におけるＶth補正期間とを、互いに異なる水平期間に設けるものである。なお、上記第１の実施の形態に係る表示装置２と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００９２】
図１７は、表示装置２に係る表示パネル１０における各行の画素１１の動作状態を表すものであり、（ｎ−９）行目からｎ行目の計１０行の各画素１１の動作状態を示している。
【００９３】
表示装置２の各画素１１は、隣接する水平期間（１Ｈ）６つ分の期間のうち、１番目および３番目の水平期間において初期化を行い（初期化期間Ｐ１，Ｐ２）、４番目および６番目の水平期間においてＶth補正を行う（Ｖth補正期間Ｐ３，Ｐ４）。この例では、初期化期間Ｐ１，Ｐ２の長さは、Ｖth補正期間Ｐ３，Ｐ４の長さとほぼ同じにしている。そして、各画素１１には、Ｖth補正期間Ｐ４が設けられた水平期間、もしくは、Ｖth補正期間Ｐ４が設けられた水平期間の次の水平期間において、画素信号Ｖpixが書込まれ（信号書込期間Ｐ５）、その後に、各画素１１はその画素信号Ｖpixに基づいて発光する。すなわち、図１７に示したように、例えば、画素１１（ｎ−１）では、Ｖth補正期間Ｐ４が設けられた水平期間に信号書込期間Ｐ５を設け、画素１１（ｎ）では、Ｖth補正期間Ｐ４が設けられた水平期間の次の水平期間に信号書込期間Ｐ５を設けている。
【００９４】
表示装置２は、これらの一連の動作を、２行ごとに水平期間を２つずつずらしながら行う。すなわち、例えば、図１７に示したように、画素１１（ｎ−１），１１（ｎ）は、互いに同じ水平期間において、初期化を行い（初期化期間Ｐ１，Ｐ２）、Ｖth補正を行う（Ｖth補正期間Ｐ３，Ｐ４）。同様に、画素１１（ｎ−３），１１（ｎ−２））は、互いに同じ水平期間において、初期化を行い（初期化期間Ｐ１，Ｐ２）、Ｖth補正を行う（Ｖth補正期間Ｐ３，Ｐ４）。その際、画素１１（ｎ−１），１１（ｎ）が初期化期間Ｐ１において１回目の初期化動作を行う際に、画素１１（ｎ−３），１１（ｎ−２）が初期化期間Ｐ２において２回目の初期化動作を行い、画素１１（ｎ−１），１１（ｎ）がＶth補正期間Ｐ３において１回目のＶth補正を行う際に、画素１１（ｎ−３），１１（ｎ−２）がＶth補正期間Ｐ４において２回目のＶth補正を行う。
【００９５】
これにより、表示装置２では、図１７に示したように、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間と、互いに異なる水平期間に配置される。この場合、画素１１の一部に点欠陥があり、その欠陥画素１１Ｓに対する初期化動作の際（初期化期間Ｐ１，Ｐ２）にオフセット電圧Ｖofsがずれたとしても、この水平期間では、他のどの画素もＶth補正を行っていないため、このオフセット電圧Ｖofsのずれが他の画素のＶth補正に影響を及ぼすことはない。よって、表示装置２では、画素１１の一部に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。
【００９６】
以上のように本実施の形態では、初期化期間を、他の行におけるＶth補正期間と異なる水平期間に設けるようにしたので、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。
【００９７】
［変形例２−１］
上記実施の形態では、信号書込期間Ｐ５を、Ｖth補正期間Ｐ４が設けられた水平期間、もしくは、Ｖth補正期間Ｐ４が設けられた水平期間の次の水平期間に設けたが、その際、この信号書込期間Ｐ５を設ける水平期間を、フレームごとに変更するようにしてもよい。以下に、その詳細を説明する。
【００９８】
図１８は、本変形例に係る各行の画素１１の動作状態を表すものであり、（Ａ）はあるフレームにおける動作状態を示し、（Ｂ）は他のフレームにおける動作状態を示す。本変形例では、図１８に示したように、信号書込期間Ｐ５を設ける水平期間を、フレームごとに変更している。具体的には、例えば、画素１１（ｎ）は、図１８（Ａ）では、Ｖth補正期間Ｐ４が設けられた水平期間の次の水平期間において画素信号Ｖpixが書き込まれ（信号書込期間Ｐ５）、図１８（Ｂ）では、Ｖth補正期間Ｐ４が設けられた水平期間において画素信号Ｖpixが書き込まれる（信号書込期間Ｐ５）。
【００９９】
このように、本変形例では、信号書込期間Ｐ５を設ける水平期間を、フレームごとに変更している。これにより、本変形例に係る表示装置では、例えば、Ｖth補正期間Ｐ４においてＶth補正を行ってから、信号書込期間において画素信号Ｖpixが書き込まれるまでの時間が、その画素の発光輝度に影響を与える場合であっても、複数のフレームを表示することによって平均化されるため、画質の低下を抑えることができる。
【０１００】
［変形例２−２］
上記実施の形態では、初期化期間を２つ設けたが、これに限定されるものではなく、例えば、３つ以上設けてもよいし、１つのみ設けてもよい。同様に、上記実施の形態では、Ｖth補正期間を２つ設けたが、これに限定されるものではなく、例えば、３つ以上設けてもよいし、１つのみ設けてもよい。以下に、本変形例の一例を説明する。
【０１０１】
図１９は、初期化期間とＶth補正期間とを１つずつ設ける場合の動作例を表すものである。本変形例に係る各画素１１は、水平期間（１Ｈ）２つ分の期間のうち、最初の水平期間において初期化を行い（初期化期間Ｑ１）、最後の水平期間においてＶth補正を行う（Ｖth補正期間Ｑ２）。そして、各画素１１は、Ｖth補正期間Ｑ２が設けられた水平期間、もしくは、Ｖth補正期間Ｑ２が設けられた水平期間の次の水平期間において、画素信号Ｖpixが書き込まれ（信号書込期間Ｑ３）、その後にその画素信号Ｖpixに基づいて発光する。
【０１０２】
本変形例に係る表示装置は、これらの一連の動作を、２行ごとに水平期間を２つずつずらしながら行う。すなわち、例えば、図１９に示したように、画素１１（ｎ−３），１１（ｎ−２））は、互いに同じ水平期間において、初期化を行い（初期化期間Ｑ１）、その次の水平期間においてＶth補正を行う（Ｖth補正期間Ｑ２）。そして、画素１１（ｎ−１），１１（ｎ）は、その次の水平期間において初期化を行い（初期化期間Ｑ１）、さらにその次の水平期間においてＶth補正を行う（Ｖth補正期間Ｑ２）。
【０１０３】
これらの場合でも、初期化期間Ｑ１を、他の行におけるＶth補正期間Ｑ２と異なる水平期間に設けるようにしたので、上記実施の形態の場合と同様に、正常にＶth補正動作を行うことができ、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。
【０１０４】
［変形例２−３］
上記実施の形態では、隣接する水平期間（１Ｈ）６つ分の期間のうち、１番目および３番目の水平期間に初期化期間Ｐ１，Ｐ２を配置し、４番目および６番目の水平期間にＶth補正期間Ｐ３，Ｐ４を配置したが、これに限定されるものではない。また、上記実施の形態では、初期化期間Ｐ１，Ｐ２の長さを、Ｖth補正期間Ｐ３，Ｐ４の長さとほぼ同じにしたが、これに限定されるものではない。例えば、図２０に示したように、隣接する水平期間（１Ｈ）１０個分の期間のうちの、１番目および５番目の水平期間に初期化期間Ｐ１，Ｐ２を配置し、６番目および１０番目の水平期間にＶth補正期間Ｐ３，Ｐ４を配置してもよいし、初期化期間Ｐ１，Ｐ２の長さを、Ｖth補正期間Ｐ３，Ｐ４の長さよりも短くしてもよい。
【０１０５】
＜３．適用例＞
次に、上記実施の形態および変形例で説明した表示装置の適用例について説明する。
【０１０６】
図２１は、上記実施の形態等の表示装置が適用されるテレビジョン装置の外観を表すものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有しており、この映像表示画面部５１０は、上記実施の形態等に係る表示装置により構成されている。
【０１０７】
上記実施の形態等の表示装置は、このようなテレビジョン装置の他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、携帯型ゲーム機、あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の表示装置は、映像を表示するあらゆる分野の電子機器に適用することが可能である。
【０１０８】
以上、いくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１０９】
例えば、上記の各実施の形態では、画素１１は、書込トランジスタＴｒ１、駆動トランジスタＴｒ２および容量素子Ｃｓを用いて構成された、いわゆる「２Ｔｒ１Ｃ」の構成としたが、これに限定されるものではなく、これに代えて、例えば、図２２に示したように、さらにトランジスタＴｒ３〜Ｔｒ５を用いて構成された、いわゆる「５Ｔｒ１Ｃ」の構成としてもよい。トランジスタＴｒ３は、オフセット電圧Ｖofsを駆動トランジスタＴｒ２にゲートに供給するためのものである。すなわち、上記実施の形態では、書込トランジスタＴｒ１を介してオフセット電圧Ｖofsを駆動トランジスタＴｒ２のゲートに供給したが、本変形例では、トランジスタＴｒ３を介してオフセット電圧Ｖofsを駆動トランジスタTr２のゲートに供給する。トランジスタＴｒ４は、電圧Ｖccpを駆動トランジスタＴｒ２のドレインに供給するためのものであり、トランジスタＴｒ５は、電圧Ｖiniを駆動トランジスタＴｒ２のドレインに供給するためのものである。すなわち、上記実施の形態では、電源線駆動回路２５が、電源線ＤＳＬを介して、電圧Ｖccpおよび電圧Ｖiniを含む電源線信号ＤＳをトランジスタＴｒ２のドレインに供給したが、本変形例では、トランジスタＴｒ４を介して電圧Ｖccpを駆動トランジスタＴｒ２のドレインに供給するとともに、トランジスタＴｒ５を介して電圧Ｖiniを駆動トランジスタＴｒ２のドレインに供給する。
【０１１０】
例えば、上記の各実施の形態では、表示素子として有機ＥＬ素子を用いたが、これに限定されるものではなく、これに代えて、例えば、無機ＥＬ素子を用いてもよい。
【０１１１】
なお、本技術は以下のような構成とすることができる。
【０１１２】
（１）複数の画素回路を線順次走査により駆動する駆動部を備え、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
駆動回路。
【０１１３】
（２）各画素回路における前記第１の準備期間と前記第２の準備期間とは、互いに異なる水平期間に属している
前記（１）に記載の駆動回路。
【０１１４】
（３）一の水平ラインにおける第２の準備期間と、他の一の水平ラインにおける第１の準備期間とが、同じ水平期間に属し、
各水平期間において、前記他の一の水平ラインにおける第１の準備期間は、前記一の水平ラインにおける第２の準備期間よりも先に終了する
前記（２）に記載の駆動回路。
【０１１５】
（４）前記他の一の水平ラインにおける第１の準備期間は、前記一の水平ラインにおける第２の準備期間よりも短い
前記（３）に記載の駆動回路。
【０１１６】
（５）１の水平ラインにおける第１の準備期間と、他の水平ラインにおける第２の準備期間とが、互いに異なる水平期間に属する
前記（２）に記載の駆動回路。
【０１１７】
（６）前記第１の準備期間は、前記第２の準備期間と同じ長さである
前記（５）に記載の駆動回路。
【０１１８】
（７）各画素回路における前記第２の準備期間は複数あり、
複数の前記第２の準備期間は、互いに異なる水平期間に属し、
複数の前記第２の準備期間のうちの最後の期間は、他の水平ラインにおける前記第１の準備期間以外のタイミングで終了する
前記（１）から（６）のいずれかに記載の駆動回路。
【０１１９】
（８）各画素回路における前記第１の準備期間は複数ある
前記（１）から（７）のいずれかに記載の駆動回路。
【０１２０】
（９）前記画素回路は、発光素子と、ソースに前記発光素子が接続されたトランジスタと、前記トランジスタのゲートとソースとの間に挿入された容量素子とを有し、
前記駆動部は、
前記第１の準備期間において、前記トランジスタのゲートに前記第１の電圧を印加するとともに、前記トランジスタのドレインに前記第１の電圧よりも低い第２の電圧を印加し、
前記第２の準備期間において、前記トランジスタのゲートに前記第１の電圧を印加するとともに、前記トランジスタのドレインに前記第１の電圧よりも高い第３の電圧を印加する
前記（１）から（８）のいずれかに記載の駆動回路。
【０１２１】
（１０）前記発光素子はエレクトロルミネッセンス素子である
前記（９）に記載の駆動回路。
【０１２２】
（１１）複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
駆動方法。
【０１２３】
（１２）複数の画素回路と、
前記複数の画素回路を線順次走査により駆動する駆動部と
を備え、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
表示装置。
【０１２４】
（１３）表示装置と、
前記表示装置を利用した動作制御を行う制御部と
を備え、
前記表示装置は、
複数の画素回路と、
前記複数の画素回路を線順次走査により駆動する駆動部と
を有し、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
電子機器。
【符号の説明】
【０１２５】
１…表示装置、１０…表示パネル、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１１Ｓ…欠陥画素、１２…有機ＥＬ素子、１３…画素アレイ部、２０…駆動回路、２１…映像信号処理回路、２２…タイミング生成回路、２３…走査線駆動回路、２４…データ線駆動回路、２５…電源線駆動回路、３１…Ｄ／Ａ変換回路、３２…オフセット電圧生成回路、３３…スイッチ部、３４…スイッチ制御回路、Ｃｓ，Ｃsub…容量素子、ＤＳ…電源線信号、ＤＳＬ…電源線、ＤＴＬ…データ線、ＩＶ…インバータ、Ｐ０，Ｐ９…発光期間、Ｐ１，Ｐ２，Ｑ１…初期化期間、Ｐ３，Ｐ４，Ｑ２…Ｖth補正期間、Ｐ５，Ｑ３…信号書込期間、Ｐ１０…消光期間、Ｓdisp，Ｓdisp2…映像信号、Ｓig…データ線信号、Ｓsync…同期信号、ＳＷ１，ＳＷ２…スイッチ、Ｔｒ１…書込トランジスタ、Ｔｒ２…駆動トランジスタ、Ｔｒ３〜Ｔｒ５…トランジスタ、Ｖccp，Ｖemi，Ｖini，Ｖon，Ｖoff…電圧、Ｖｇ…ゲート電圧、Ｖgs…ゲート−ソース間電圧、Ｖpix…画素電圧、Ｖｓ…ソース電圧、Ｖth…しきい値電圧、ＷＳ…走査線信号、ＷＳＬ…走査線。
【技術分野】
【０００１】
本開示は、有機ＥＬなどの発光素子を駆動する駆動回路、駆動方法、およびにそのような駆動回路を備えた表示装置、ならびに電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子であり、光源（バックライト）が必要ない。そのため、有機ＥＬ表示装置は、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。
【０００３】
有機ＥＬ表示装置の駆動方式としては、液晶表示装置と同様に、単純（パッシブ）マトリックス方式とアクティブマトリックス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、後者のアクティブマトリックス方式の開発が盛んに行われている（例えば特許文献１など）。この方式では、画素ごとに配した有機ＥＬ素子に流れる電流を、有機ＥＬ素子ごとに設けた画素回路内のトランジスタによって制御するようになっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３３１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、表示装置では、製造上、点欠陥（ドット落ち）や線欠陥が発生する場合がある。このような点欠陥や線欠陥は、ユーザにとって目立ちやすいものも多く、これらの欠陥が多い表示装置を購入したユーザは、不公平感を感じることとなる。よって、このような欠陥がより少ないことが望まれている。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、表示の欠陥を低減することができる駆動回路、駆動方法、表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の駆動回路は、複数の画素回路を線順次走査により駆動する駆動部を備えている。上記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける第１の準備期間外のタイミングで終了する第２の準備期間において第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込むものである。
【０００８】
本開示の駆動方法は、複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける第１の準備期間外のタイミングで終了する第２の準備期間において第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込むものである。
【０００９】
本開示の表示装置は、複数の画素回路と、複数の画素回路を線順次走査により駆動する駆動部とを備えている。上記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける第１の準備期間外のタイミングで終了する第２の準備期間において第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込むものである。
【００１０】
本開示の電子機器は、上記表示装置を備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置などが該当する。
【００１１】
本開示の駆動回路、駆動方法、表示装置および電子機器では、複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づいて第１の準備駆動が行われ、続く第２の準備期間において第１の電圧に基づいて第２の準備駆動が行われ、続く書込期間において輝度情報が書き込まれる。その際、第２の準備期間は、他の水平ラインにおける第１の準備期間外のタイミングで終了する。
【発明の効果】
【００１２】
本開示の駆動回路、駆動方法、表示装置および電子機器によれば、一の水平ラインにおける第２の準備期間が、他の水平ラインにおける第１の準備期間外のタイミングで終了するようにしたので、表示の欠陥を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る表示装置の一構成例を表すブロック図である。
【図２】図１に示した各画素の一構成例を表す回路図である。
【図３】図１に示したデータ線駆動回路の要部の一構成例を表すブロック図である。
【図４】図１に示した表示装置の一動作例を表すタイミング波形図である。
【図５】図１に示した表示装置における各行の一動作例を表す模式図である。
【図６】欠陥画素の一構成例を表す回路図である。
【図７】欠陥画素を含む場合の表示装置の一動作例を表す模式図である。
【図８】初期化期間およびＶth補正期間における各画素の状態を表す回路図である。
【図９】欠陥画素を含む場合の表示装置の一動作例を表すタイミング波形図である。
【図１０】欠陥画素を含む場合の表示装置の一動作例を表す他のタイミング波形図である。
【図１１】比較例に係る表示装置の一動作例を表す模式図である。
【図１２】比較例に係る表示装置の一動作例を表すタイミング波形図である。
【図１３】比較例に係る表示装置の一動作例を表す他のタイミング波形図である。
【図１４】比較例に係る表示装置における表示欠陥を表す説明図である。
【図１５】比較例に係る表示装置の他の動作例を表す模式図である。
【図１６】第１の実施の形態の変形例に係る表示装置の一動作例を表す模式図である。
【図１７】第２の実施の形態に係る表示装置の一動作例を表す模式図である。
【図１８】第２の実施の形態の変形例に係る表示装置の一動作例を表す模式図である。
【図１９】第２の実施の形態の他の変形例に係る表示装置の一動作例を表す模式図である。
【図２０】第２の実施の形態の他の変形例に係る表示装置の一動作例を表す模式図である。
【図２１】実施の形態に係る表示装置を適用したテレビジョン装置の外観構成を表す斜視図である。
【図２２】変形例に係る画素の一構成例を表す回路図である。
【発明を実施するための形態】
【００１４】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例
【００１５】
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る表示装置の一構成例を表すものである。表示装置１は、有機ＥＬ素子を用いた、アクティブマトリックス方式の表示装置である。なお、本開示の実施の形態に係る駆動回路および駆動方法は、本実施の形態により具現化されるので、併せて説明する。この表示装置１は、表示パネル１０および駆動回路２０を備えている。
【００１６】
表示パネル１０は、複数の画素１１がマトリックス状に配置された画素アレイ部１３を有しており、アクティブマトリックス駆動により画素表示を行うものである。ここでは、各画素１１は、赤色用の画素１１Ｒ、緑色用の画素１１Ｇおよび青色用の画素１１Ｂにより構成されている。なお、以下では、画素１１Ｒ、画素１１Ｇ、画素１１Ｂの総称として、画素１１を適宜用いるものとする。
【００１７】
画素アレイ部１３は、行方向に延伸する複数の走査線ＷＳＬおよび複数の電源線ＤＳＬと、列方向に延伸する複数のデータ線ＤＴＬとを有している。これらの走査線ＷＳＬ、電源線ＤＳＬ、およびデータ線ＤＴＬの一端は、駆動回路２０に接続されている。上記した各画素１１は、走査線ＷＳＬとデータ線ＤＴＬとの交差部に配置されている。
【００１８】
図２は、画素１１の回路構成の一例を表すものである。画素１１は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ２と、有機ＥＬ素子１２と、容量素子Ｃｓ，Ｃsubとを備えている。すなわち、この例では、画素１１は、書込トランジスタＴｒ１、駆動トランジスタＴｒ２および容量素子Ｃｓを用いて構成されており、いわゆる「２Ｔｒ１Ｃ」の構成を有するものである。
【００１９】
書込トランジスタＴｒ１および駆動トランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor；薄膜トランジスタ）により構成されるものである。書込トランジスタＴｒ１は、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＴｒ２のゲートおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＴｒ２は、ゲートが書込トランジスタＴｒ１のドレインおよび容量素子Ｃｓの一端に接続され、ドレインが電源線ＤＳＬに接続され、ソースが容量素子Ｃｓの他端および有機ＥＬ素子１２のアノードに接続されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（いわゆるボトムゲート型）であってもよいし、スタガー構造（いわゆるトップゲート型）であってもよい。
【００２０】
容量素子Ｃｓは、一端が駆動トランジスタＴｒ２のゲートに接続され、他端は駆動トランジスタＴｒ２のソースに接続されている。有機ＥＬ素子１２は、各画素１１Ｒ、１１Ｇ、１１Ｂに対応する色の光を射出する発光素子であり、アノードが駆動トランジスタＴｒ２のソースおよび容量素子Ｃｓの他端に接続され、カソードは接地されている。容量素子Ｃsubは、一端が有機ＥＬ素子１２のアノードに接続され、他端は接地されている。
【００２１】
駆動回路２０は、外部から供給される映像信号Ｓdispおよび同期信号Ｓsyncに基づいて、表示パネル１０を駆動するものである。この駆動回路２０は、図１に示したように、映像信号処理回路２１と、タイミング生成回路２２と、走査線駆動回路２３と、データ線駆動回路２４と、電源線駆動回路２５とを備えている。
【００２２】
映像信号処理回路２１は、外部から供給されるデジタルの映像信号Ｓdispに対して所定の補正を行うと共に、補正した映像信号Ｓdisp2をデータ線駆動回路２４に出力するものである。この所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００２３】
タイミング生成回路２２は、外部から入力される同期信号Ｓsyncに基づいて、制御信号走査線駆動回路２３、データ線駆動回路２４および電源線駆動回路２５に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。
【００２４】
走査線駆動回路２３は、タイミング生成回路２２から供給された制御信号に従って複数の走査線ＷＳＬに対して走査線信号ＷＳを順次印加することにより、複数の画素１１を順次選択するものである。具体的には、走査線駆動回路２３は、書込トランジスタＴｒ１をオン状態に設定するときに印加する電圧Ｖonと、書込トランジスタＴｒ１をオフ状態に設定するときに印加する電圧Ｖoffとを選択的に出力することにより、上記した走査線信号ＷＳを生成するようになっている。
【００２５】
データ線駆動回路２４は、タイミング生成回路２２から供給された制御信号に従って、アナログの映像信号（輝度信号）を含むデータ線信号Ｓigを生成し、各データ線ＤＴＬに印加するものである。
【００２６】
図３は、データ線駆動回路２４の要部の一構成例を表すものである。データ線駆動回路２４は、Ｄ／Ａ（Digital/Analog）変換回路３１と、オフセット電圧生成部３２と、スイッチ部３３と、スイッチ制御回路３４とを有している。
【００２７】
Ｄ／Ａ変換回路３１は、映像信号Ｓdisp2に基づくデジタル信号をＤ／Ａ変換することにより、画素１１に供給するための画素電圧Ｖpixを生成するものである。オフセット電圧生成回路３２は、オフセット電圧Ｖofs（後述）を生成するものである。
【００２８】
スイッチ部３３は、Ｄ／Ａ変換回路３１から供給された画素電圧Ｖpixと、オフセット電圧生成回路３２から供給されたオフセット電圧Ｖofsとを、スイッチ制御回路３４からの指示に基づいて時分割的に選択し、データ線ＤＴＬに対して供給するものである。
【００２９】
スイッチ部３３は、インバータＩＶと、スイッチＳＷ１，ＳＷ２とを有している。インバータＩＶは、スイッチ制御回路３４から供給されたＳＷ制御信号を反転して出力するものである。スイッチＳＷ１は、スイッチ制御回路３４から供給されたＳＷ制御信号に基づいてオンオフするものであり、一端にはＤ／Ａ変換回路３１から画素電圧Ｖpixが供給され、他端はスイッチＳＷ２の他端と接続されるとともに、データ線ＤＴＬに接続されている。スイッチＳＷ２は、インバータＩＶの出力信号に基づいてオンオフするものであり、一端にはオフセット電圧生成回路３２からオフセット電圧Ｖofsが供給され、他端はスイッチＳＷ１の他端と接続されるとともに、データ線ＤＴＬに接続されている。
【００３０】
スイッチ制御回路３４は、スイッチ部３３のスイッチＳＷ１，ＳＷ２をオンオフ制御するためのＳＷ制御信号を生成し、スイッチ部３３に供給するものである。
【００３１】
この構成により、データ線駆動回路２４は、各データ線ＤＴＬに対して、オフセット電圧Ｖofsおよび画素電圧Ｖpixを時分割的に印加することにより、表示パネル１０の各画素１１を駆動する。具体的には、データ線駆動回路２４は、後述するように、初期化期間Ｐ１，Ｐ２（後述）およびＶth補正期間Ｐ３，Ｐ４（後述）では、データ線ＤＴＬに対してオフセット電圧Ｖofsを印加し、信号書込期間Ｐ５（後述）では、データ線ＤＴＬに対して画素電圧Ｖpixを印加する。
【００３２】
ここで、初期化期間Ｐ１，Ｐ２は、後述するように、オフセット電圧Ｖofsに基づいて、画素１１の駆動トランジスタＴｒ２のゲート−ソース電圧Ｖgsを駆動トランジスタＴｒ２のしきい値電圧Ｖthより大きくすることにより、画素１１を初期化する期間である。また、Ｖth補正期間Ｐ３，Ｐ４は、後述するように、オフセット電圧Ｖofsに基づいて、駆動トランジスタＴｒ２のしきい値電圧Ｖthを補正する期間である。そして、信号書込期間Ｐ５は、駆動トランジスタＴｒ２のゲート−ソース間に、画素電圧Ｖpixに応じた所定の電圧を設定する期間である。表示装置１では、後述するように、初期化期間Ｐ１，Ｐ２（後述）を、Ｖth補正期間Ｐ３，Ｐ４（後述）よりも短くしている。
【００３３】
電源線駆動回路２５は、タイミング生成回路２２から供給された制御信号に従って、複数の電源線ＤＳＬに対して電源線信号ＤＳを順次印加することにより、各有機ＥＬ素子１２の発光動作および消光動作の制御を行うものである。具体的には、電源線駆動回路２５は、後述するように、初期化期間Ｐ１，Ｐ２（後述）では、各電源線ＤＳＬに対してオフセット電圧Ｖofsよりも低い電圧Ｖiniを印加し、Ｖth補正期間Ｐ３，Ｐ４（後述）および信号書込期間Ｐ５（後述）では、オフセット電圧Ｖofsよりも高い電圧Ｖccpを印加するようになっている。
【００３４】
ここで、駆動回路２０は、本開示における「駆動部」の一具体例に対応する。初期化期間Ｐ１，Ｐ２は、本開示における「第１の準備期間」の一具体例に対応する。Ｖth補正期間Ｐ３，Ｐ４は、本開示における「第２の準備期間」の一具体例に対応する。信号書込期間Ｐ５は、本開示おける「書込期間」の一具体例に対応する。オフセット電圧Ｖofsは、本開示における「第１の電圧」の一具体例に対応する。電圧Ｖiniは、本開示における「第２の電圧」の一具体例に対応する。電圧Ｖccpは、本開示における「第３の電圧」の一具体例に対応する。
【００３５】
［動作および作用］
続いて、本実施の形態の表示装置１の動作および作用について説明する。
【００３６】
（全体動作概要）
まず、図１を参照して、表示装置１の全体動作概要を説明する。駆動回路２０は、表示パネル１０に対し、映像信号Ｓdispおよび同期信号Ｓsyncに基づく表示駆動を行う。具体的には、まず、映像信号処理回路２１は、映像信号Ｓdispに基づいて、ガンマ補正や、オーバードライブ補正などの補正を行うことにより映像信号Ｓdisp2を生成する。タイミング制御回路２２は、同期信号Ｓsyncに基づいて、走査線駆動回路２３、データ線駆動回路２４、および電源線駆動回路２５を制御する。走査線駆動回路２３は、走査線信号ＷＳを生成し、複数の走査線ＷＳＬに順次印加する。データ線駆動回路２４は、画素電圧Ｖpixおよびオフセット電圧Ｖofsを含むデータ線信号Ｓigを生成し、複数のデータ線ＤＴＬにそれぞれ印加する。電源線駆動回路２５は、電源線信号ＤＳを生成し、複数の電源線ＤＳＬに順次印加する。表示パネル１０は、駆動回路２０から供給された走査線信号ＷＳＬ、データ線信号Ｓig、および電源線信号ＤＳに基づいて、表示を行う。
【００３７】
（詳細動作）
次に、表示装置１の詳細動作を説明する。
【００３８】
図４は、表示装置１における表示動作のタイミング図を表すものである。この図は、着目した一画素に対する表示駆動の動作例を表すものである。図４において、（Ａ）は走査線信号ＷＳの波形を示し、（Ｂ）は電源線信号ＤＳの波形を示し、（Ｃ）は駆動トランジスタＴｒ２のゲート電圧Ｖｇの波形を示し、（Ｄ）は駆動トランジスタＴｒ２のソース電圧Ｖｓの波形を示し、（Ｅ）はデータ線信号Ｓigの波形を示す。図４（Ｃ）〜（Ｅ）では、同じ電圧軸を用いて各波形を示している。
【００３９】
表示装置１の各画素１１は、発光（発光期間Ｐ０）と消光（消光期間Ｐ１０）とを交互に繰り返すことにより表示動作を行う。具体的には、各画素１１は、消光期間Ｐ１０において、まず、複数（この例では２つ）の水平期間（１Ｈ）のそれぞれにおいて初期化を行い（初期化期間Ｐ１，Ｐ２）、続く複数（この例では２つ）の水平期間のそれぞれにおいて、駆動トランジスタＴｒ２のＶth補正を行う（Ｖth補正期間Ｐ３，Ｐ４）。そして、Ｖth補正期間Ｐ４に続く信号書込期間Ｐ５において、画素１１に画素電圧Ｖpixが書き込まれ、その後、画素１１は発光期間Ｐ９において発光する。すなわち、この例では、表示装置１は、水平期間４つ分の期間において、各画素１１に対して、初期化、Ｖth補正、および信号書込みを行う。以下に、その詳細を説明する。
【００４０】
まず、電源線駆動回路２５は、タイミングｔ０において、走査線信号ＷＳの電圧が電圧Ｖoffである期間に（図４（Ａ））、電源線信号ＤＳの電圧を電圧Ｖccpから電圧Ｖiniに下げる（図４（Ｂ））。これにより、駆動トランジスタＴｒ２のソース電圧Ｖｓが電圧Ｖiniに向かって下降し始め（図４（Ｄ））、これに応じて、駆動トランジスタＴｒ２のゲート電圧Ｖｇが下降し始める（図４（Ｃ））。そして、画素１１は消光し、消光期間Ｐ１０が開始する。
【００４１】
次に、駆動回路２０は、タイミングｔ１〜ｔ２の期間（初期化期間Ｐ１）において、画素１１に対する１回目の初期化を行う。具体的には、走査線駆動回路２３は、まず、タイミングｔ１において、データ線駆動回路２４がデータ線信号Ｓigとしてオフセット電圧Ｖofsを出力している期間に（図４（Ｅ））、走査線信号ＷＳの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオン状態になり、駆動トランジスタＴｒ２のゲート電圧Ｖｇはオフセット電圧Ｖofsになる（図４（Ｃ））。一方、駆動トランジスタＴｒ２のソース電圧Ｖｓは、引き続き電圧Ｖiniに向かって下降する（図４（Ｄ））。
【００４２】
次に、走査線駆動回路２３は、タイミングｔ２において、走査線信号ＷＳの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になる。その際、駆動トランジスタＴｒ２のゲートはフローティング状態になり、容量素子Ｃｓの両端間の電圧（電圧Ｖgs）は維持されるため、タイミングｔ２〜ｔ３の期間では、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、駆動トランジスタＴｒ２のソース電圧Ｖｓの変化に従って下降する（図４（Ｃ），（Ｄ））。
【００４３】
次に、駆動回路２０は、タイミングｔ３〜ｔ４の期間（初期化期間Ｐ２）において、画素１１に対する２回目の初期化を行う。その動作は、上述した初期化期間Ｐ１の場合と同様である。すなわち、走査線駆動回路２３は、まず、タイミングｔ３において、データ線駆動回路２４がデータ線信号Ｓigとしてオフセット電圧Ｖofsを出力している期間に（図４（Ｅ））、走査線信号ＷＳの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオン状態になり、駆動トランジスタＴｒ２のゲート電圧Ｖｇはオフセット電圧Ｖofsになる（図４（Ｃ））。一方、駆動トランジスタＴｒ２のソース電圧Ｖｓは、電圧Ｖiniに収束する（図４（Ｄ））。この最終状態における駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、図４に示したように、この駆動トランジスタＴｒ２のしきい値電圧Ｖthよりも大きくなる（Ｖgs＞Ｖth）。これにより、画素１１の初期化が完了する。
【００４４】
次に、走査線駆動回路２３は、タイミングｔ４において、走査線信号ＷＳの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になり、容量素子Ｃｓの両端間の電圧（電圧Ｖgs）は維持される。その際、駆動トランジスタＴｒ２のソース電圧Ｖｓは、タイミングｔ４において既に電圧Ｖiniに収束しており変化しないため（図４（Ｄ））、タイミングｔ４〜ｔ５の期間では、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、オフセット電圧Ｖofsにほぼ維持される（図４（Ｃ））。
【００４５】
次に、駆動回路２０は、タイミングｔ６〜ｔ７の期間（Ｖth補正期間Ｐ３）において、画素１１に対する１回目のＶth補正を行う。具体的には、まず、走査線駆動回路２３は、このＶth補正に先立ち、タイミングｔ５において、データ線駆動回路２４がデータ線信号Ｓigとしてオフセット電圧Ｖofsを出力している期間に（図４（Ｅ））、走査線信号ＷＳの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。次に、電源線駆動回路２５は、タイミングｔ６において、電源線信号ＤＳの電圧を電圧Ｖiniから電圧Ｖccpに上げる（図４（Ｂ））。これにより、タイミングｔ６〜ｔ７の期間では、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄが流れて素子容量Ｃsubが充電され、駆動トランジスタＴｒ２のソース電圧Ｖｓが上昇する（図４（Ｄ））。一方、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、書込トランジスタＴｒ１がオン状態であるため、オフセット電圧Ｖofsに維持される（図４（Ｃ））。このようにして、タイミングｔ６〜ｔ７の期間では、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、時間が経つにつれ小さくなる。
【００４６】
この動作はいわゆる負帰還動作である。すなわち、上述したように、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄが流れ、ゲート−ソース間電圧Ｖgsが小さくなると、ドレイン−ソース間の電流Ｉｄは減少することとなる。つまり、この負帰還動作により、駆動トランジスタＴｒ２のドレイン−ソース間の電流Ｉｄは０（ゼロ）に向かって収束していくことになる。言い換えれば、この負帰還動作により、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、駆動トランジスタＴｒ２のしきい値電圧Ｖthと等しくなる（Ｖgs＝Ｖth）ように収束していく。
【００４７】
次に、走査線駆動回路２３は、タイミングｔ７において、走査線信号ＷＳの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になり、容量素子Ｃｓの両端間の電圧（電圧Ｖgs）は維持されるため、タイミングｔ７〜ｔ８の期間では、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、駆動トランジスタＴｒ２のソース電圧Ｖｓの変化に従って上昇する（図４（Ｃ），（Ｄ））。
【００４８】
次に、駆動回路２０は、タイミングｔ８〜ｔ９の期間（Ｖth補正期間Ｐ４）において、画素１１に対する２回目のＶth補正を行う。その動作は、上述したＶth補正期間Ｐ３の場合と同様である。すなわち、走査線駆動回路２３は、タイミングｔ８において、データ線駆動回路２４がデータ線信号Ｓigとしてオフセット電圧Ｖofsを出力している期間に（図４（Ｅ））、走査線信号ＷＳの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。これにより、タイミングｔ８〜ｔ９の期間では、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄが流れて素子容量Ｃsubが充電され、駆動トランジスタＴｒ２のソース電圧Ｖｓが上昇する（図４（Ｄ））。そして、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、上述した負帰還動作により、駆動トランジスタＴｒ２のしきい値電圧Ｖthと等しくなる。すなわち、駆動トランジスタＴｒ２のソース電圧Ｖｓは、電圧（Ｖofs−Ｖth）に収束する。これにより、駆動トランジスタＴｒ２のＶth補正が完了する。
【００４９】
次に、走査線駆動回路２３は、タイミングｔ９において、走査線信号ＷＳの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になる。
【００５０】
次に、駆動回路２０は、タイミングｔ１０〜ｔ１１の期間（信号書込期間Ｐ５）において、画素１１に対する画素電圧Ｖpixの書込みを行う。具体的には、まず、データ線駆動回路２４は、この画素電圧Ｖpixの書込みに先立ち、データ線信号Ｓigの電圧をオフセット電圧Ｖofsから画素電圧Ｖpixに上げる（図４（Ｅ））。そして、走査線駆動回路２３は、タイミングｔ１０において、走査線信号ＷＳの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオン状態となるため、駆動トランジスタＴｒ２のゲート電圧Ｖｇが、画素電圧Ｖpixへ上昇する（図４（Ｃ））。このとき、駆動トランジスタＴｒ２のゲート−ソース電圧Ｖgsがしきい値電圧Ｖthより大きくなり（Ｖgs＞Ｖth）、ドレイン−ソース間に電流Ｉｄが流れるため、素子容量Ｃsubが充電され、駆動トランジスタＴｒ２ソース電圧Ｖｓが上昇する（図４（Ｄ））。以上の動作により、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、画素電圧Ｖpixに対応した電圧Ｖemiに設定される。これにより、画素電圧Ｖpixの書込みが終了する。
【００５１】
次に、走査線駆動回路２３は、タイミングｔ１１において、走査線信号ＷＳの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になり、駆動トランジスタＴｒ２のゲートがフローティングとなるため、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、電圧Ｖemiに維持される。このとき、ドレイン−ソース間に電流Ｉｄが流れるため、素子容量Ｃsubが充電され、駆動トランジスタＴｒ２のソース電圧Ｖｓが上昇し（図４（Ｄ））、これに伴って駆動トランジスタＴｒ２のゲート電圧Ｖｇも上昇する（図４（Ｅ））。そして、駆動トランジスタＴｒ２のソースに接続された有機ＥＬ素子１２のアノードの電圧が、この有機ＥＬ素子１２のしきい値電圧Ｖelよりも大きくなると、有機ＥＬ素子１２のアノード−カソード間に電流が流れ、有機ＥＬ素子１２が発光し、発光期間Ｐ９が開始する。
【００５２】
その後、表示装置１は、所定の期間が経過したのち、発光期間Ｐ９（Ｐ０）から消光期間Ｐ１０に移行する。そして、駆動回路２０は、この一連の動作を繰り返すように駆動する。
【００５３】
図５は、表示パネル１０における各行の画素１１の動作状態を表すものであり、（ｎ−４）行目からｎ行目の計５行の各画素１１の動作状態を示している。ここで、例えば、画素１１（ｎ）はｎ行目の画素１１を示し、画素１１（ｎ−１）は（ｎ−１）行目の画素１１を示している。
【００５４】
図５に示したように、表示装置１の各画素１１は、水平期間（１Ｈ）４つ分の期間において、初期化、Ｖth補正、および信号書込みを行う。具体的には、画素１１は、最初の水平期間のうちの初期化期間Ｐ１、および２番目の水平期間のうちの初期化期間Ｐ２において、初期化をそれぞれ行い、３番目の水平期間のうちのＶth補正期間Ｐ３、および最後の水平期間のうちのＶth補正期間Ｐ４において、Ｖth補正をそれぞれ行う。そして、画素１１には、その最後の水平期間のうちの、Ｖth補正期間Ｐ４に続く信号書込期間Ｐ５において、画素信号Ｖpixが書き込まれる。その後に、画素１１は、その画素信号Ｖpixに基づいて発光する。
【００５５】
表示装置１は、各画素１１におけるこれらの一連の動作を、行ごとに１水平期間ずつずらしながら行う。すなわち、表示装置１では、例えば、ｎ行目の画素１１（ｎ）が初期化期間Ｐ１において最初の初期化動作を行う際に、（ｎ−１）行目の画素１１（ｎ−１）が初期化期間Ｐ２において２回目の初期化動作を行う。同様に、例えば、ｎ行目の画素１１（ｎ）が初期化期間Ｐ２において２回目の初期化動作を行う際に、（ｎ−１）行目の画素１１（ｎ−１）がＶth補正期間Ｐ３において１回目のＶth補正動作を行う。
【００５６】
図５に示したように、表示装置１では、ある画素１１（例えば画素１１（ｎ））における初期化期間Ｐ１，Ｐ２は、他の画素１１（例えば画素１１（ｎ−２））におけるＶth補正期間Ｐ３，Ｐ４と、同じ水平期間に配置される。その際、同じ水平期間において、ある画素１１（例えば画素１１（ｎ））における初期化期間Ｐ１，Ｐ２は、他の画素１１（例えば画素１１（ｎ−２））におけるＶth補正期間Ｐ３，Ｐ４よりも短いため、早く終了する。
【００５７】
（表示欠陥について）
次に、表示装置における画素の欠陥について説明する。
【００５８】
図６は、点欠陥が生じた画素の一例を表すものである。有機ＥＬ素子を用いた表示装置では、図６に示したように、例えば、容量素子Ｃｓの両端間がショートすることにより、点欠陥が生じる。このような画素１１（以下、欠陥画素１１Ｓともいう）では、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが０Ｖになり、駆動トランジスタＴｒ２がオフ状態を維持するため、画素信号Ｖpixに応じた表示を行うことができず、点欠陥となる。
【００５９】
また、欠陥画素１１Ｓは、初期化動作やＶth補正動作をも正常に行うことができない。すなわち、例えば初期化期間Ｐ１，Ｐ２では、図４に示したように、駆動トランジスタＴｒ２のゲートには、オン状態になっている書込トランジスタＴｒ１を介して、データ線駆動回路２４からオフセット電圧Ｖofsが供給され、駆動トランジスタＴｒ２のソースには、オン状態になっている駆動トランジスタＴｒ２を介して、電源線駆動回路２５から電圧Ｖiniが供給される。よって、欠陥画素１１Ｓのように、容量素子Ｃｓの両端間がショートしている場合には、この初期化期間Ｐ１，Ｐ２において、オフセット電圧Ｖofsと電圧Ｖiniとが互いに近づき、オフセット電圧Ｖofsは低下し、電圧Ｖiniは上昇し、例えばほぼ等しい電圧値になってしまう。よって、欠陥画素１１Ｓは、正常に初期化動作を行うことができない。
【００６０】
また、初期化期間Ｐ１，Ｐ２において、上述したように低下したオフセット電圧Ｖofsは、以下に示すように、データ線ＤＴＬを介して他の画素１１にも供給される。
【００６１】
図７は、ｎ行目の画素１１（ｎ）が欠陥画素１１Ｓである場合の、（ｎ−４）行目からｎ行目の各画素１１の動作状態を表すものである。表示装置１では、例えば、タイミングｔ２０において、画素１１（ｎ）が初期化期間Ｐ１において１回目の初期化動作を行い、画素１１（ｎ−２）がＶth補正期間Ｐ３において１回目のＶth補正動作を行い、画素１１（ｎ−３）がＶth補正期間Ｐ４において２回目のＶth補正を行う。
【００６２】
図８は、図７に示したタイミングｔ２０における各行の画素１１の状態を表すものである。なお、この図では、説明の便宜上、書込トランジスタＴｒ１を、タイミングｔ２０におけるオンオフの状態を示すスイッチを用いて表している。
【００６３】
図７，８に示したように、タイミングｔ２０では、画素１１（ｎ），１１（ｎ−１）は初期化動作を行い、画素１１（ｎ−３），１１（ｎ−２）はＶth補正動作を行っているため、これらの画素１１（ｎ−３）〜１１（ｎ）の書込トランジスタＴｒ１は全てオン状態になる。これにより、欠陥画素１１Ｓ（画素１１（ｎ））に対する初期化動作により低下したオフセット電圧Ｖofsは、データ線ＤＴＬを介して、Ｖth補正動作を行う画素１１（ｎ−３），１１（ｎ−２）にも供給される。
【００６４】
次に、画素１１（ｎ−３）の動作について説明する。
【００６５】
図９は、画素１１（ｎ−３）および画素１１（ｎ）（欠陥画素１１Ｓ）の動作のタイミング図を表すものであり、（Ａ）は画素１１（ｎ−３）に供給される走査線信号ＷＳ（ｎ−３）の波形を示し、（Ｂ）は画素１１（ｎ−３）に供給される電源線信号ＤＳ（ｎ−３）の波形を示し、（Ｃ）は画素１１（ｎ）に供給される走査線信号ＷＳ（ｎ）の波形を示し、（Ｄ）は画素１１（ｎ）に供給される電源線信号ＤＳ（ｎ）の波形を示し、（Ｅ）は画素１１（ｎ−３）および画素１１（ｎ）に供給されるデータ線信号Ｓigの波形を示す。
【００６６】
図９に示したように、画素１１（ｎ）（欠陥画素１１Ｓ）の初期化期間Ｐ１，Ｐ２では、容量素子Ｃｓの両端間がショートしているため、データ線信号Ｓigのオフセット電圧Ｖofsが電圧Ｖiniに向かって電圧ΔＶだけ低下し（図９（Ｅ））、電源線信号ＤＳ（ｎ）の電圧Ｖiniがオフセット電圧Ｖofsに向かって上昇する（図９（Ｄ））。画素１１（ｎ−３）は、このようなデータ線信号Ｓigの電圧に基づいて、Ｖth補正動作を行う。
【００６７】
図１０は、画素１１（ｎ−３）の動作のタイミング図を表すものであり、（Ａ）は走査線信号ＷＳ（ｎ−３）の波形を示し、（Ｂ）は電源線信号ＤＳ（ｎ−３）の波形を示し、（Ｃ）は駆動トランジスタＴｒ２のゲート電圧Ｖｇの波形を示し、（Ｄ）は駆動トランジスタＴｒ２のソース電圧Ｖｓの波形を示し、（Ｅ）はデータ線信号Ｓigの波形を示す。
【００６８】
駆動回路２０は、図４に示したタイミング図と同様に画素１１（ｎ−３）を駆動する。すなわち、駆動回路２０は、タイミングｔ３１〜ｔ３２の期間（初期化期間Ｐ１）において画素１１（ｎ−３）に対する１回目の初期化を行い、タイミングｔ３３〜ｔ３４の期間（初期化期間Ｐ２）において画素１１（ｎ−３）に対する２回目の初期化動作を行い、タイミングｔ３６〜ｔ３７の期間（Ｖth補正期間Ｐ３）において画素１１（ｎ−３）に対する１回目のＶth補正動作を行うように駆動する。
【００６９】
次に、駆動回路２０は、タイミングｔ３８〜ｔ４０の期間（Ｖth補正期間Ｐ４）において、２回目のＶth補正を行う。具体的には、まず、走査線駆動回路２３は、走査線信号ＷＳ（ｎ−３）の電圧を電圧Ｖoffから電圧Ｖonに上げる（図１０（Ａ））。このとき、図９を用いて説明したように、データ線信号Ｓigのオフセット電圧Ｖofsは、タイミングｔ３８〜ｔ３９の期間において電圧ΔＶだけ低下する（図１０（Ｅ））。すなわち、タイミングｔ３８〜ｔ３９の期間では、欠陥画素１１Ｓ（画素１１（ｎ））においてオフセット電圧Ｖofsと電圧Ｖiniとが互いに近づくため、オフセット電圧Ｖofsが低下する。これにより、画素１１（ｎ−３）では、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄが流れて素子容量Ｃsubが充電され、駆動トランジスタＴｒ２のソース電圧Ｖｓが上昇する（図１０（Ｄ））。その後、タイミングｔ３９において、オフセット電圧Ｖofsが電圧ΔＶだけ上昇して元の電圧に戻ると、駆動トランジスタＴｒ２のソース電圧Ｖｓは、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが負帰還動作により駆動トランジスタＴｒ２のしきい値電圧Ｖthと等しくなるまで上昇する。これにより、駆動トランジスタＴｒ２のソース電圧Ｖｓは、電圧（Ｖofs−Ｖth）に収束し（図１０（Ｄ））、Ｖth補正が完了する。
【００７０】
その後、駆動回路２０は、タイミングｔ４１〜ｔ４２の期間（信号書込期間Ｐ５）において、図４に示したタイミング図と同様に、画素１１（ｎ−３）に対する画素電圧Ｖpixの書込みを行い、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、画素電圧Ｖpixに対応した電圧Ｖemiに設定される。そして、駆動回路２０が、タイミングｔ４２において、走査線信号ＷＳ（ｎ−３）の電圧を電圧Ｖonから電圧Ｖoffに下げた後、有機ＥＬ素子１２は、この電圧Ｖemiに対応した輝度で発光する。
【００７１】
表示装置１では、このように、後述する比較例に係る表示装置と異なり、画素の一部（例えば画素１１（ｎ））に点欠陥がある場合でも、他の画素（例えば画素１１（ｎ−３））における表示動作への影響を抑えることができる。
【００７２】
（比較例）
次に、比較例に係る表示装置１Ｒについて説明する。水平期間（１Ｈ）における、初期化期間Ｐ１，Ｐ２の終了タイミングが、本実施の形態の場合と異なるものである。すなわち、本実施の形態では、水平期間（１Ｈ）において、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間Ｐ３，Ｐ４よりも早く終了するようにしたが、本比較例では、水平期間（１Ｈ）において、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間Ｐ３，Ｐ４と同時に終了するようにしている。
【００７３】
図１１は、本比較例に係る表示装置１Ｒにおいて、画素１１（ｎ）が欠陥画素１１Ｓである場合の、（ｎ−４）行目からｎ行目の各画素１１の動作状態を表すものである。表示装置１Ｒは、本実施の形態に表示装置１の場合（図５，７）と同様に、水平期間（１Ｈ）４つ分の期間において、画素１１に対する初期化、Ｖth補正、および信号書込みを行うとともに、これらの一連の動作を、行ごとに１水平期間ずつずらしながら行う。その際、表示装置１Ｒでは、各水平期間（１Ｈ）において、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間Ｐ３，Ｐ４と同時に終了する。
【００７４】
図１１に示したように、タイミングｒ２０では、本実施の形態に表示装置１の場合（図７）と同様に、（ｎ−３）行目からｎ行目の画素１１（ｎ−３）〜１１（ｎ）は初期化動作またはＶth補正動作を行っているため、これらの画素の書込トランジスタＴｒ１は全てオン状態になる。これにより、欠陥画素１１Ｓ（画素１１（ｎ））において所望の値よりも低下したオフセット電圧Ｖofsは、データ線ＤＴＬを介して画素１１（ｎ−３）〜１１（ｎ−１）にも供給される。
【００７５】
図１２は、本比較例に係る表示装置１Ｒにおける、画素１１（ｎ−３）および画素１１（ｎ）（欠陥画素１１Ｓ）の動作のタイミング図を表すものであり、（Ａ）は走査線信号ＷＳ（ｎ−３）の波形を示し、（Ｂ）は電源線信号ＤＳ（ｎ−３）の波形を示し、（Ｃ）は走査線信号ＷＳ（ｎ）の波形を示し、（Ｄ）は電源線信号ＤＳ（ｎ）の波形を示し、（Ｅ）はデータ線信号Ｓigの波形を示す。
【００７６】
画素１１（ｎ）（欠陥画素１１Ｓ）の初期化期間Ｐ１，Ｐ２では、容量素子Ｃｓの両端間がショートしているため、本実施の形態に表示装置１の場合（図９）と同様に、データ線信号Ｓigのオフセット電圧Ｖofsが電圧Ｖiniに向かって電圧ΔＶだけ低下し（図１２（Ｅ））、電源線信号ＤＳ（ｎ）の電圧Ｖiniがオフセット電圧Ｖofsに向かって上昇する（図１２（Ｄ））。
【００７７】
図１３は、本比較例に係る表示装置１Ｒにおける、画素１１（ｎ−３）の動作のタイミング図を表すものであり、（Ａ）は走査線信号ＷＳ（ｎ−３）の波形を示し、（Ｂ）は電源線信号ＤＳ（ｎ−３）の波形を示し、（Ｃ）は駆動トランジスタＴｒ２のゲート電圧Ｖｇの波形を示し、（Ｄ）は駆動トランジスタＴｒ２のソース電圧Ｖｓの波形を示し、（Ｅ）はデータ線信号Ｓigの波形を示す。
【００７８】
表示装置１Ｒに係る駆動回路２０Ｒは、タイミングｒ３１〜ｒ３２の期間（初期化期間Ｐ１）において画素１１（ｎ−３）に対する１回目の初期化を行い、タイミングｒ３３〜ｒ３４の期間（初期化期間Ｐ２）において画素１１（ｎ−３）に対する２回目の初期化動作を行い、タイミングｒ３６〜ｒ３７の期間（Ｖth補正期間Ｐ３）において画素１１（ｎ−３）に対する１回目のＶth補正動作を行うように駆動する。これらの動作は、本実施の形態の場合とほぼ同様である。なお、表示装置１Ｒでは、初期化期間Ｐ１，Ｐ２の時間が、本実施の形態の場合に比べて長いものの、初期化期間Ｐ１，Ｐ２における動作自体は、本実施の形態の場合とほぼ同様である。
【００７９】
次に、駆動回路２０Ｒは、タイミングｒ３８〜ｒ４０の期間（Ｖth補正期間Ｐ４）において、２回目のＶth補正を行う。具体的には、まず、走査線駆動回路２３は、走査線信号ＷＳ（ｎ−３）の電圧を電圧Ｖoffから電圧Ｖonに上げる（図１３（Ａ））。このとき、図１２を用いて説明したように、データ線信号Ｓigのオフセット電圧Ｖofsは、タイミングｒ３８〜ｒ４０の期間において電圧ΔＶだけ低下する（図１３（Ｅ））。これにより、画素１１（ｎ−３）では、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄが流れて素子容量Ｃsubが充電され、駆動トランジスタＴｒ２のソース電圧Ｖｓは、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが負帰還動作により駆動トランジスタＴｒ２のしきい値電圧Ｖthと等しくなるまで上昇する。そして、駆動トランジスタＴｒ２のソース電圧Ｖｓは、電圧（Ｖofs−ΔＶ−Ｖth）に収束する。すなわち、本比較例に係る表示装置１Ｒでは、駆動トランジスタＴｒ２のソース電圧Ｖｓは、本実施の形態に係る表示装置１における収束電圧（Ｖofs−Ｖth）よりも電圧ΔＶだけ低い電圧に収束する（図１３（Ｄ））。
【００８０】
次に、走査線駆動回路２３は、タイミングｒ４０において、走査線信号ＷＳ（ｎ−３）の電圧を電圧Ｖonから電圧Ｖoffに下げる（図１３（Ａ））。これにより、書込トランジスタＴｒ１がオフ状態になる。このとき、図１２を用いて説明したように、データ線信号Ｓigのオフセット電圧Ｖofsは、電圧ΔＶだけ上昇して元の電圧に戻る（図１３（Ｅ））。
【００８１】
その後、駆動回路２０Ｒは、タイミングｒ４１〜ｒ４２の期間（信号書込期間Ｐ５）において、図１０に示したタイミング図と同様に、画素１１（ｎ−３）に対する画素電圧Ｖpixの書込みを行う。その際、タイミングｒ４１における駆動トランジスタＴｒ２のソース電圧Ｖｓ（＝Ｖofs−ΔＶ−Ｖth）が、本実施の形態に係る表示装置１におけるソース電圧Ｖｓ（＝Ｖofs−Ｖth）よりも低いため、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは、本実施の形態に係る電圧Ｖemiよりも大きい電圧Ｖemirに設定される。そして、駆動回路２０Ｒが、タイミングｒ４２において、走査線信号ＷＳ（ｎ−３）の電圧を電圧Ｖonから電圧Ｖoffに下げた後、有機ＥＬ素子１２は、この電圧Ｖemirに対応した輝度で発光する。すなわち、本比較例に係る表示装置１Ｒでは、画素１１（ｎ−３）の有機ＥＬ素子１２は、所望の輝度よりも高い輝度で発光してしまうこととなる。
【００８２】
このように、本比較例に係る表示装置１Ｒでは、例えば、画素１１の一部に点欠陥がある場合に、他の画素における表示動作への影響を与えるおそれがある。すなわち、表示装置１Ｒでは、図１１等に示したように、水平期間（１Ｈ）において、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間Ｐ３，Ｐ４と同時に終了するようにしている。これにより、画素１１（ｎ−３）では、図１３に示したように、信号書込み期間Ｐ５の直前の、２回目のＶth補正期間Ｐ４において、Ｖth補正動作が終了したタイミングｒ４０における駆動トランジスタＴｒ２のソース電圧Ｖｓが低くなってしまい、Ｖth補正を正常に行うことができない。これにより、その直後の信号書込み期間Ｐ４において、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが大きい電圧Ｖemirに設定されるため、所望の輝度よりも高い輝度で発光してしまう。
【００８３】
この例では、ｎ行目の画素１１（ｎ）（欠陥画素１１Ｓ）は、（ｎ−３）行目の画素１１（ｎ−３）の表示動作へ影響を及ぼす旨を説明したが、同様に、（ｎ−２）行目の画素１１（ｎ−２）の表示動作へも影響を及ぼす。すなわち、図１１に示したように、画素１１（ｎ）における初期化期間Ｐ１でのオフセット電圧Ｖofsのずれが、画素１１（ｎ−３）におけるＶth補正期間Ｐ４での動作に影響を及ぼすのと同様に、画素１１（ｎ）における初期化期間Ｐ２でのオフセット電圧Ｖofsのずれが、画素１１（ｎ−２）におけるＶth補正期間Ｐ４での動作にも影響を及ぼすこととなる。
【００８４】
さらに、このオフセット電圧Ｖofsは、表示パネル１０における他の列の画素１１にも供給される。すなわち、オフセット電圧Ｖofsは、図３に示したように、データ線駆動回路２４のオフセット電圧生成回路３２が生成し、各列の画素１１に分配して供給する。よって、オフセット電圧Ｖofsは、表示パネル１０における他の列の、（ｎ−３）行目および（ｎ−２）行目の画素１１にも供給される。これにより、図１４に示したように、画素１１（ｎ）（欠陥画素１１Ｓ）の点欠陥に起因して、２行分の線欠陥が生じてしまう。
【００８５】
また、この例では、２つの初期化期間Ｐ１，Ｐ２を設けたが、より多くの初期化期間を設けた場合には、さらに表示の欠陥が増えるおそれがある。図１５は、比較例に係る表示装置１Ｒにおいて、４つの初期化期間を設けた場合の動作の一例を表すものである。この例では、ｎ行目の画素１１（ｎ）（欠陥画素１１Ｓ）は、４つの画素１１（ｎ−５）〜１１（ｎ−２）の表示動作へ影響を及ぼしている。この場合には、図１４に示したような線欠陥が４行分生じることとなる。このように、より多くの初期化期間を設けた場合には、その分だけ、多くの表示欠陥を生じてしまうこととなる。
【００８６】
一方、本実施の形態に係る表示装置１では、図５等に示したように、水平期間（１Ｈ）において、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間Ｐ３，Ｐ４よりも早く終了するようにしている。これにより、表示装置１に係る画素１１（ｎ−３）では、図１０に示したように、信号書込み期間Ｐ５の直前の、２回目のＶth補正期間Ｐ４において、オフセット電圧Ｖofsが電圧ΔＶだけ上昇して元の電圧に戻った後に、正常にＶth補正動作を行うことができるため、図１４のような線欠陥が生じるおそれを低減することができる。
【００８７】
このようにして、表示装置１では、画素１１の一部（例えば１１（ｎ））に点欠陥がある場合でも、他の画素（例えば１１（ｎ−３））における表示動作への影響を抑えることができる。
【００８８】
［効果］
以上のように本実施の形態では、初期化期間が、他の行におけるＶth補正期間よりも早く終了するようにしたので、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。
【００８９】
［変形例１−１］
上記実施の形態では、初期化期間を２つ設けたが、これに限定されるものではなく、例えば、３つ以上設けてもよいし、１つのみ設けてもよい。同様に、上記実施の形態では、Ｖth補正期間を２つ設けたが、これに限定されるものではなく、例えば、３つ以上設けてもよいし、１つのみ設けてもよい。以下に、本変形例の一例を説明する。
【００９０】
図１６は、初期化期間とＶth補正期間とを１つずつ設ける場合の動作例を表すものである。図１６（Ａ）は、水平期間（１Ｈ）において、初期化期間Ｑ１およびＶth補正期間Ｑ２が同時に開始する場合の例を示している。図１６（Ｂ）は、水平期間（１Ｈ）において、Ｖth補正期間Ｑ２が開始した後に初期化期間Ｑ１が開始する場合の例を示している。これらの場合でも、初期化期間Ｑ１が、他の行におけるＶth補正期間Ｑ２よりも早く終了するため、上記実施の形態の場合と同様に、正常にＶth補正動作を行うことができ、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。
【００９１】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る表示装置２について説明する。本実施の形態は、初期化期間と、他の行におけるＶth補正期間とを、互いに異なる水平期間に設けるものである。なお、上記第１の実施の形態に係る表示装置２と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００９２】
図１７は、表示装置２に係る表示パネル１０における各行の画素１１の動作状態を表すものであり、（ｎ−９）行目からｎ行目の計１０行の各画素１１の動作状態を示している。
【００９３】
表示装置２の各画素１１は、隣接する水平期間（１Ｈ）６つ分の期間のうち、１番目および３番目の水平期間において初期化を行い（初期化期間Ｐ１，Ｐ２）、４番目および６番目の水平期間においてＶth補正を行う（Ｖth補正期間Ｐ３，Ｐ４）。この例では、初期化期間Ｐ１，Ｐ２の長さは、Ｖth補正期間Ｐ３，Ｐ４の長さとほぼ同じにしている。そして、各画素１１には、Ｖth補正期間Ｐ４が設けられた水平期間、もしくは、Ｖth補正期間Ｐ４が設けられた水平期間の次の水平期間において、画素信号Ｖpixが書込まれ（信号書込期間Ｐ５）、その後に、各画素１１はその画素信号Ｖpixに基づいて発光する。すなわち、図１７に示したように、例えば、画素１１（ｎ−１）では、Ｖth補正期間Ｐ４が設けられた水平期間に信号書込期間Ｐ５を設け、画素１１（ｎ）では、Ｖth補正期間Ｐ４が設けられた水平期間の次の水平期間に信号書込期間Ｐ５を設けている。
【００９４】
表示装置２は、これらの一連の動作を、２行ごとに水平期間を２つずつずらしながら行う。すなわち、例えば、図１７に示したように、画素１１（ｎ−１），１１（ｎ）は、互いに同じ水平期間において、初期化を行い（初期化期間Ｐ１，Ｐ２）、Ｖth補正を行う（Ｖth補正期間Ｐ３，Ｐ４）。同様に、画素１１（ｎ−３），１１（ｎ−２））は、互いに同じ水平期間において、初期化を行い（初期化期間Ｐ１，Ｐ２）、Ｖth補正を行う（Ｖth補正期間Ｐ３，Ｐ４）。その際、画素１１（ｎ−１），１１（ｎ）が初期化期間Ｐ１において１回目の初期化動作を行う際に、画素１１（ｎ−３），１１（ｎ−２）が初期化期間Ｐ２において２回目の初期化動作を行い、画素１１（ｎ−１），１１（ｎ）がＶth補正期間Ｐ３において１回目のＶth補正を行う際に、画素１１（ｎ−３），１１（ｎ−２）がＶth補正期間Ｐ４において２回目のＶth補正を行う。
【００９５】
これにより、表示装置２では、図１７に示したように、初期化期間Ｐ１，Ｐ２が、他の行におけるＶth補正期間と、互いに異なる水平期間に配置される。この場合、画素１１の一部に点欠陥があり、その欠陥画素１１Ｓに対する初期化動作の際（初期化期間Ｐ１，Ｐ２）にオフセット電圧Ｖofsがずれたとしても、この水平期間では、他のどの画素もＶth補正を行っていないため、このオフセット電圧Ｖofsのずれが他の画素のＶth補正に影響を及ぼすことはない。よって、表示装置２では、画素１１の一部に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。
【００９６】
以上のように本実施の形態では、初期化期間を、他の行におけるＶth補正期間と異なる水平期間に設けるようにしたので、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。
【００９７】
［変形例２−１］
上記実施の形態では、信号書込期間Ｐ５を、Ｖth補正期間Ｐ４が設けられた水平期間、もしくは、Ｖth補正期間Ｐ４が設けられた水平期間の次の水平期間に設けたが、その際、この信号書込期間Ｐ５を設ける水平期間を、フレームごとに変更するようにしてもよい。以下に、その詳細を説明する。
【００９８】
図１８は、本変形例に係る各行の画素１１の動作状態を表すものであり、（Ａ）はあるフレームにおける動作状態を示し、（Ｂ）は他のフレームにおける動作状態を示す。本変形例では、図１８に示したように、信号書込期間Ｐ５を設ける水平期間を、フレームごとに変更している。具体的には、例えば、画素１１（ｎ）は、図１８（Ａ）では、Ｖth補正期間Ｐ４が設けられた水平期間の次の水平期間において画素信号Ｖpixが書き込まれ（信号書込期間Ｐ５）、図１８（Ｂ）では、Ｖth補正期間Ｐ４が設けられた水平期間において画素信号Ｖpixが書き込まれる（信号書込期間Ｐ５）。
【００９９】
このように、本変形例では、信号書込期間Ｐ５を設ける水平期間を、フレームごとに変更している。これにより、本変形例に係る表示装置では、例えば、Ｖth補正期間Ｐ４においてＶth補正を行ってから、信号書込期間において画素信号Ｖpixが書き込まれるまでの時間が、その画素の発光輝度に影響を与える場合であっても、複数のフレームを表示することによって平均化されるため、画質の低下を抑えることができる。
【０１００】
［変形例２−２］
上記実施の形態では、初期化期間を２つ設けたが、これに限定されるものではなく、例えば、３つ以上設けてもよいし、１つのみ設けてもよい。同様に、上記実施の形態では、Ｖth補正期間を２つ設けたが、これに限定されるものではなく、例えば、３つ以上設けてもよいし、１つのみ設けてもよい。以下に、本変形例の一例を説明する。
【０１０１】
図１９は、初期化期間とＶth補正期間とを１つずつ設ける場合の動作例を表すものである。本変形例に係る各画素１１は、水平期間（１Ｈ）２つ分の期間のうち、最初の水平期間において初期化を行い（初期化期間Ｑ１）、最後の水平期間においてＶth補正を行う（Ｖth補正期間Ｑ２）。そして、各画素１１は、Ｖth補正期間Ｑ２が設けられた水平期間、もしくは、Ｖth補正期間Ｑ２が設けられた水平期間の次の水平期間において、画素信号Ｖpixが書き込まれ（信号書込期間Ｑ３）、その後にその画素信号Ｖpixに基づいて発光する。
【０１０２】
本変形例に係る表示装置は、これらの一連の動作を、２行ごとに水平期間を２つずつずらしながら行う。すなわち、例えば、図１９に示したように、画素１１（ｎ−３），１１（ｎ−２））は、互いに同じ水平期間において、初期化を行い（初期化期間Ｑ１）、その次の水平期間においてＶth補正を行う（Ｖth補正期間Ｑ２）。そして、画素１１（ｎ−１），１１（ｎ）は、その次の水平期間において初期化を行い（初期化期間Ｑ１）、さらにその次の水平期間においてＶth補正を行う（Ｖth補正期間Ｑ２）。
【０１０３】
これらの場合でも、初期化期間Ｑ１を、他の行におけるＶth補正期間Ｑ２と異なる水平期間に設けるようにしたので、上記実施の形態の場合と同様に、正常にＶth補正動作を行うことができ、画素に点欠陥がある場合でも、他の画素における表示動作への影響を抑えることができる。
【０１０４】
［変形例２−３］
上記実施の形態では、隣接する水平期間（１Ｈ）６つ分の期間のうち、１番目および３番目の水平期間に初期化期間Ｐ１，Ｐ２を配置し、４番目および６番目の水平期間にＶth補正期間Ｐ３，Ｐ４を配置したが、これに限定されるものではない。また、上記実施の形態では、初期化期間Ｐ１，Ｐ２の長さを、Ｖth補正期間Ｐ３，Ｐ４の長さとほぼ同じにしたが、これに限定されるものではない。例えば、図２０に示したように、隣接する水平期間（１Ｈ）１０個分の期間のうちの、１番目および５番目の水平期間に初期化期間Ｐ１，Ｐ２を配置し、６番目および１０番目の水平期間にＶth補正期間Ｐ３，Ｐ４を配置してもよいし、初期化期間Ｐ１，Ｐ２の長さを、Ｖth補正期間Ｐ３，Ｐ４の長さよりも短くしてもよい。
【０１０５】
＜３．適用例＞
次に、上記実施の形態および変形例で説明した表示装置の適用例について説明する。
【０１０６】
図２１は、上記実施の形態等の表示装置が適用されるテレビジョン装置の外観を表すものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有しており、この映像表示画面部５１０は、上記実施の形態等に係る表示装置により構成されている。
【０１０７】
上記実施の形態等の表示装置は、このようなテレビジョン装置の他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、携帯型ゲーム機、あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の表示装置は、映像を表示するあらゆる分野の電子機器に適用することが可能である。
【０１０８】
以上、いくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１０９】
例えば、上記の各実施の形態では、画素１１は、書込トランジスタＴｒ１、駆動トランジスタＴｒ２および容量素子Ｃｓを用いて構成された、いわゆる「２Ｔｒ１Ｃ」の構成としたが、これに限定されるものではなく、これに代えて、例えば、図２２に示したように、さらにトランジスタＴｒ３〜Ｔｒ５を用いて構成された、いわゆる「５Ｔｒ１Ｃ」の構成としてもよい。トランジスタＴｒ３は、オフセット電圧Ｖofsを駆動トランジスタＴｒ２にゲートに供給するためのものである。すなわち、上記実施の形態では、書込トランジスタＴｒ１を介してオフセット電圧Ｖofsを駆動トランジスタＴｒ２のゲートに供給したが、本変形例では、トランジスタＴｒ３を介してオフセット電圧Ｖofsを駆動トランジスタTr２のゲートに供給する。トランジスタＴｒ４は、電圧Ｖccpを駆動トランジスタＴｒ２のドレインに供給するためのものであり、トランジスタＴｒ５は、電圧Ｖiniを駆動トランジスタＴｒ２のドレインに供給するためのものである。すなわち、上記実施の形態では、電源線駆動回路２５が、電源線ＤＳＬを介して、電圧Ｖccpおよび電圧Ｖiniを含む電源線信号ＤＳをトランジスタＴｒ２のドレインに供給したが、本変形例では、トランジスタＴｒ４を介して電圧Ｖccpを駆動トランジスタＴｒ２のドレインに供給するとともに、トランジスタＴｒ５を介して電圧Ｖiniを駆動トランジスタＴｒ２のドレインに供給する。
【０１１０】
例えば、上記の各実施の形態では、表示素子として有機ＥＬ素子を用いたが、これに限定されるものではなく、これに代えて、例えば、無機ＥＬ素子を用いてもよい。
【０１１１】
なお、本技術は以下のような構成とすることができる。
【０１１２】
（１）複数の画素回路を線順次走査により駆動する駆動部を備え、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
駆動回路。
【０１１３】
（２）各画素回路における前記第１の準備期間と前記第２の準備期間とは、互いに異なる水平期間に属している
前記（１）に記載の駆動回路。
【０１１４】
（３）一の水平ラインにおける第２の準備期間と、他の一の水平ラインにおける第１の準備期間とが、同じ水平期間に属し、
各水平期間において、前記他の一の水平ラインにおける第１の準備期間は、前記一の水平ラインにおける第２の準備期間よりも先に終了する
前記（２）に記載の駆動回路。
【０１１５】
（４）前記他の一の水平ラインにおける第１の準備期間は、前記一の水平ラインにおける第２の準備期間よりも短い
前記（３）に記載の駆動回路。
【０１１６】
（５）１の水平ラインにおける第１の準備期間と、他の水平ラインにおける第２の準備期間とが、互いに異なる水平期間に属する
前記（２）に記載の駆動回路。
【０１１７】
（６）前記第１の準備期間は、前記第２の準備期間と同じ長さである
前記（５）に記載の駆動回路。
【０１１８】
（７）各画素回路における前記第２の準備期間は複数あり、
複数の前記第２の準備期間は、互いに異なる水平期間に属し、
複数の前記第２の準備期間のうちの最後の期間は、他の水平ラインにおける前記第１の準備期間以外のタイミングで終了する
前記（１）から（６）のいずれかに記載の駆動回路。
【０１１９】
（８）各画素回路における前記第１の準備期間は複数ある
前記（１）から（７）のいずれかに記載の駆動回路。
【０１２０】
（９）前記画素回路は、発光素子と、ソースに前記発光素子が接続されたトランジスタと、前記トランジスタのゲートとソースとの間に挿入された容量素子とを有し、
前記駆動部は、
前記第１の準備期間において、前記トランジスタのゲートに前記第１の電圧を印加するとともに、前記トランジスタのドレインに前記第１の電圧よりも低い第２の電圧を印加し、
前記第２の準備期間において、前記トランジスタのゲートに前記第１の電圧を印加するとともに、前記トランジスタのドレインに前記第１の電圧よりも高い第３の電圧を印加する
前記（１）から（８）のいずれかに記載の駆動回路。
【０１２１】
（１０）前記発光素子はエレクトロルミネッセンス素子である
前記（９）に記載の駆動回路。
【０１２２】
（１１）複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
駆動方法。
【０１２３】
（１２）複数の画素回路と、
前記複数の画素回路を線順次走査により駆動する駆動部と
を備え、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
表示装置。
【０１２４】
（１３）表示装置と、
前記表示装置を利用した動作制御を行う制御部と
を備え、
前記表示装置は、
複数の画素回路と、
前記複数の画素回路を線順次走査により駆動する駆動部と
を有し、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
電子機器。
【符号の説明】
【０１２５】
１…表示装置、１０…表示パネル、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１１Ｓ…欠陥画素、１２…有機ＥＬ素子、１３…画素アレイ部、２０…駆動回路、２１…映像信号処理回路、２２…タイミング生成回路、２３…走査線駆動回路、２４…データ線駆動回路、２５…電源線駆動回路、３１…Ｄ／Ａ変換回路、３２…オフセット電圧生成回路、３３…スイッチ部、３４…スイッチ制御回路、Ｃｓ，Ｃsub…容量素子、ＤＳ…電源線信号、ＤＳＬ…電源線、ＤＴＬ…データ線、ＩＶ…インバータ、Ｐ０，Ｐ９…発光期間、Ｐ１，Ｐ２，Ｑ１…初期化期間、Ｐ３，Ｐ４，Ｑ２…Ｖth補正期間、Ｐ５，Ｑ３…信号書込期間、Ｐ１０…消光期間、Ｓdisp，Ｓdisp2…映像信号、Ｓig…データ線信号、Ｓsync…同期信号、ＳＷ１，ＳＷ２…スイッチ、Ｔｒ１…書込トランジスタ、Ｔｒ２…駆動トランジスタ、Ｔｒ３〜Ｔｒ５…トランジスタ、Ｖccp，Ｖemi，Ｖini，Ｖon，Ｖoff…電圧、Ｖｇ…ゲート電圧、Ｖgs…ゲート−ソース間電圧、Ｖpix…画素電圧、Ｖｓ…ソース電圧、Ｖth…しきい値電圧、ＷＳ…走査線信号、ＷＳＬ…走査線。
【特許請求の範囲】
【請求項１】
複数の画素回路を線順次走査により駆動する駆動部を備え、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
駆動回路。
【請求項２】
各画素回路における前記第１の準備期間と前記第２の準備期間とは、互いに異なる水平期間に属している
請求項１に記載の駆動回路。
【請求項３】
一の水平ラインにおける第２の準備期間と、他の一の水平ラインにおける第１の準備期間とが、同じ水平期間に属し、
各水平期間において、前記他の一の水平ラインにおける第１の準備期間は、前記一の水平ラインにおける第２の準備期間よりも先に終了する
請求項２に記載の駆動回路。
【請求項４】
前記他の一の水平ラインにおける第１の準備期間は、前記一の水平ラインにおける第２の準備期間よりも短い
請求項３に記載の駆動回路。
【請求項５】
１の水平ラインにおける第１の準備期間と、他の水平ラインにおける第２の準備期間とが、互いに異なる水平期間に属する
請求項２に記載の駆動回路。
【請求項６】
前記第１の準備期間は、前記第２の準備期間と同じ長さである
請求項５に記載の駆動回路。
【請求項７】
各画素回路における前記第２の準備期間は複数あり、
複数の前記第２の準備期間は、互いに異なる水平期間に属し、
複数の前記第２の準備期間のうちの最後の期間は、他の水平ラインにおける前記第１の準備期間以外のタイミングで終了する
請求項１に記載の駆動回路。
【請求項８】
各画素回路における前記第１の準備期間は複数ある
請求項１に記載の駆動回路。
【請求項９】
前記画素回路は、発光素子と、ソースに前記発光素子が接続されたトランジスタと、前記トランジスタのゲートとソースとの間に挿入された容量素子とを有し、
前記駆動部は、
前記第１の準備期間において、前記トランジスタのゲートに前記第１の電圧を印加するとともに、前記トランジスタのドレインに前記第１の電圧よりも低い第２の電圧を印加し、
前記第２の準備期間において、前記トランジスタのゲートに前記第１の電圧を印加するとともに、前記トランジスタのドレインに前記第１の電圧よりも高い第３の電圧を印加する
請求項１に記載の駆動回路。
【請求項１０】
前記発光素子はエレクトロルミネッセンス素子である
請求項９に記載の駆動回路。
【請求項１１】
複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
駆動方法。
【請求項１２】
複数の画素回路と、
前記複数の画素回路を線順次走査により駆動する駆動部と
を備え、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
表示装置。
【請求項１３】
表示装置と、
前記表示装置を利用した動作制御を行う制御部と
を備え、
前記表示装置は、
複数の画素回路と、
前記複数の画素回路を線順次走査により駆動する駆動部と
を有し、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
電子機器。
【請求項１】
複数の画素回路を線順次走査により駆動する駆動部を備え、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
駆動回路。
【請求項２】
各画素回路における前記第１の準備期間と前記第２の準備期間とは、互いに異なる水平期間に属している
請求項１に記載の駆動回路。
【請求項３】
一の水平ラインにおける第２の準備期間と、他の一の水平ラインにおける第１の準備期間とが、同じ水平期間に属し、
各水平期間において、前記他の一の水平ラインにおける第１の準備期間は、前記一の水平ラインにおける第２の準備期間よりも先に終了する
請求項２に記載の駆動回路。
【請求項４】
前記他の一の水平ラインにおける第１の準備期間は、前記一の水平ラインにおける第２の準備期間よりも短い
請求項３に記載の駆動回路。
【請求項５】
１の水平ラインにおける第１の準備期間と、他の水平ラインにおける第２の準備期間とが、互いに異なる水平期間に属する
請求項２に記載の駆動回路。
【請求項６】
前記第１の準備期間は、前記第２の準備期間と同じ長さである
請求項５に記載の駆動回路。
【請求項７】
各画素回路における前記第２の準備期間は複数あり、
複数の前記第２の準備期間は、互いに異なる水平期間に属し、
複数の前記第２の準備期間のうちの最後の期間は、他の水平ラインにおける前記第１の準備期間以外のタイミングで終了する
請求項１に記載の駆動回路。
【請求項８】
各画素回路における前記第１の準備期間は複数ある
請求項１に記載の駆動回路。
【請求項９】
前記画素回路は、発光素子と、ソースに前記発光素子が接続されたトランジスタと、前記トランジスタのゲートとソースとの間に挿入された容量素子とを有し、
前記駆動部は、
前記第１の準備期間において、前記トランジスタのゲートに前記第１の電圧を印加するとともに、前記トランジスタのドレインに前記第１の電圧よりも低い第２の電圧を印加し、
前記第２の準備期間において、前記トランジスタのゲートに前記第１の電圧を印加するとともに、前記トランジスタのドレインに前記第１の電圧よりも高い第３の電圧を印加する
請求項１に記載の駆動回路。
【請求項１０】
前記発光素子はエレクトロルミネッセンス素子である
請求項９に記載の駆動回路。
【請求項１１】
複数の画素回路を線順次走査により駆動する際、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
駆動方法。
【請求項１２】
複数の画素回路と、
前記複数の画素回路を線順次走査により駆動する駆動部と
を備え、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
表示装置。
【請求項１３】
表示装置と、
前記表示装置を利用した動作制御を行う制御部と
を備え、
前記表示装置は、
複数の画素回路と、
前記複数の画素回路を線順次走査により駆動する駆動部と
を有し、
前記駆動部は、一の水平ラインに属する複数の画素回路に対し、第１の準備期間において第１の電圧に基づく第１の準備駆動を行ったのち、他の水平ラインにおける前記第１の準備期間外のタイミングで終了する第２の準備期間において前記第１の電圧に基づく第２の準備駆動を行い、続く書込期間において輝度情報を書き込む
電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１３−９２６７４（Ｐ２０１３−９２６７４Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３５０４５（Ｐ２０１１−２３５０４５）
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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