高周波回路
【目的】 高周波回路モジュールを小型化する。
【構成】 多層基板の材料として、アルミナまたはバリウムを含むガラスセラミックを用いる。多層基板の構造は厚さ１５０μｍ、縦横７ｍｍ角の４層の平板１〜４で構成し、それぞれの層間はスルーホール１２で結線している。第１層表面１５には高誘電体内蔵ＧａＡｓ−ＭＭＩＣ１１とチップ部品１３とマイクロストリップ線路２５が設けられている。第２層表面１６、第４層表面１８にはほぼ全面に接地導体１４が配置されている。第３層表面１７には、ストリップ線路からなる導体線路２１が配置されていて、それぞれの導体線路２１間は、接地導体２２によって分離されている。第４層裏面１９には、印刷抵抗素子によりバイアス抵抗が形成されている。
【構成】 多層基板の材料として、アルミナまたはバリウムを含むガラスセラミックを用いる。多層基板の構造は厚さ１５０μｍ、縦横７ｍｍ角の４層の平板１〜４で構成し、それぞれの層間はスルーホール１２で結線している。第１層表面１５には高誘電体内蔵ＧａＡｓ−ＭＭＩＣ１１とチップ部品１３とマイクロストリップ線路２５が設けられている。第２層表面１６、第４層表面１８にはほぼ全面に接地導体１４が配置されている。第３層表面１７には、ストリップ線路からなる導体線路２１が配置されていて、それぞれの導体線路２１間は、接地導体２２によって分離されている。第４層裏面１９には、印刷抵抗素子によりバイアス抵抗が形成されている。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、各種通信機器に用いられる半導体素子を含む高周波回路に関するものである。
【０００２】
【従来の技術】近年、情報通信の果たす役割は極めて大きく、移動通信システムに対する需要は急速に高まってきている。こうした状況の中で、携帯電話やコードレス電話では、システムの小型化に対する要求から、使用される高周波回路の小型化が極めて重要になりつつある。従来から、高周波半導体素子であるシリコン・バイポーラ・トランジスタやガリウム砒素電界効果トランジスタやＭＯＳＦＥＴ等の能動素子と受動素子を用いたモジュールがその優れた高周波特性を生かして使われている。
【０００３】図３に従来の高周波回路モジュールの例として、高出力増幅器を示す。このモジュールの大きさは１２×１７ｍｍであり、アルミナセラミック基板３３上に設けた半導体素子３１、チップ部品１３、ストリップ線路３２，端子３４および導体線路３５等により構成されている。半導体素子３１として例えばＧａＡｓを用いた高出力電界効果トランジスタ（ＦＥＴ）を用い、半導体素子３１であるＦＥＴの前後にチップ部品１３として例えばインピーダンス整合回路を設けている。
【０００４】半導体素子３１であるＦＥＴのバイアス点は、要求される動作電流、動作電圧、歪特性により決定される。また、第２高調波を減衰させるために終端開放の長さが線路内波長の４分の１の導体線路３５を上記ＦＥＴのドレインバイアスの線路として用いている。この導体線路３５は、線路内波長の４分の１と長いため、モジュールの小型化に際して大きな問題となっている。また、この導体線路３５は、線路長が長いため、他の線路と電磁界的に結合しやすく発振等の問題を引き起こす原因となっている。
【０００５】
【発明が解決しようとする課題】上記のように従来のモジュールでは、インピーダンス整合回路であるチップ部品１３とバイアス回路である導体線路３５とが大きな面積を占めている。これらは、チップコンデンサ、チップ抵抗、インダクタンスであり、これらの占める面積を小さくすることでモジュールのサイズを小さくできる。
【０００６】チップコンデンサについては、コンデンサを集積回路内に内蔵することにより、大幅な小型化が期待できる。しかしながら、従来より半導体基板上にキャパシタを形成するために用いられてきた窒化珪素膜あるいは酸化珪素膜のような誘電体では誘電率が小さいため（７未満）、キャパシタがそのチップ面積に占める割合が非常に大きくなり、バイパスキャパシタ等の大きな容量値をもつキャパシタは従来の構成では、集積化が困難であった。
【０００７】また、チップ抵抗は、必要な動作特性に応じて調整する必要があるため、半導体素子に内蔵することができず小型化の妨げとなっている。さらに、終端開放の長さが線路内波長の４分の１の導体線路やインダクタンスからなるフィルタを半導体基板上に形成すると、チップ面積に占める割合が大きく、しかも、半導体基板上に形成した導体線路は配線抵抗が大きいため、Ｑ値が低く、しかも、他の導体線路に隣接することになるので電磁界的な結合が起こりやすい等の問題があった。また、回路を高密度に集積するためにモジュール基板上や内部に複数の導体線路を隣接して配置した場合、相互に電磁界的に結合し、発振等の問題を引き起こす原因となっている。
【０００８】この発明の目的は、小型化できる高周波回路を提供することである。
【０００９】
【課題を解決するための手段】上記課題を解決するために、請求項１記載の高周波回路は、アルミナまたはバリウムを含む平板を２枚以上重ねた多層基板と、能動素子およびチタン酸バリウムとチタン酸ストロンチウムとの混晶薄膜からなる高誘電体薄膜を容量絶縁膜とする容量素子（例えば、バイパスキャパシタやカップリングキャパシタ）を含む集積回路が形成され多層基板の主面に設置された半導体基板とを備えた構成としている。
【００１０】アルミナを含む多層基板は、その熱伝導性の良さと誘電正接の低さが特徴であり、高出力の電力増幅器等の用途に適している。また、バリウムを含む基板は、誘電率が高いという特徴を有する。多層基板として低温焼成基板を用いれば、この低温焼成基板は焼成温度が低いためＣｕやＡｇ等の融点の低い導電材料を用いることができる。
【００１１】請求項２記載の高周波回路は、請求項１記載の高周波回路において、多層基板の反対主面に例えばＲｕＯ2 により印刷抵抗素子が形成されている。これは、レーザ照射により印刷抵抗素子の一部を切断することで半導体の動作電流調整のための抵抗値の変更ができるようにするためである。また、印刷抵抗素子を多層基板の反対主面に形成したのは、多層基板の一主面に設けた半導体基板やワイヤーをレーザ照射時に発生する熱や飛散物質から防ぐためである。
【００１２】請求項３記載の高周波回路は、請求項１記載の高周波回路において、多層基板を構成する一平板の表面上に２本以上の導体線路が形成されるとともに一平板の表面上の導体線路間に接地金属導体が形成され、かつ一平板を挾む上下の他の平板上のほぼ全面に接地導体層が形成されている。請求項４記載の高周波回路は、多層基板を構成する一平板の表面上にフィルタが形成され、かつ一平板を挾む上下の他の平板上のほぼ全面に接地導体層が形成されている。
【００１３】
【作用】請求項１の構成によれば、従来キャパシタ形成用絶縁膜として用いられていた酸化珪素膜の代わりに、例えば誘電率３００を有するチタン酸バリウムとチタン酸ストロンチウムの化合物（ＢＳＴＯ）を用いることで、同一膜圧でキャパシタの占める面積は５０分の１になり、その結果チップ面積を大幅に減らすことができる。
【００１４】また、多層基板の材料としては、アルミナまたはバリウムを含む低温焼成基板を用いているが、この低温焼成基板は、焼成温度が低いためＣｕやＡｇ等の融点の低い導電材料を用いることができる。このＣｕやＡｇは導電率が極めて高いので損失が少ない回路を作ることができる。請求項２〜４記載の構成によれば、請求項１の多層基板を用い、この多層基板の反対主面に印刷抵抗素子を配置し、多層基板の内層に導体線路やフィルタを配置することにより、モジュールを小型化することができる。
【００１５】特に、導体線路やフィルタについては、多層基板の内層に設置し、かつ接地導体層がほぼ全面に形成された平板間に挟み込むことにより、モジュールに占める面積を小さくすることができるとともに、外部からの電磁界的な影響を遮断することができる。このように、電磁界的な影響を遮断することにより、例えばフィルタの通過周波数の安定性やＱ値を向上させることができる。
【００１６】また、裏面に例えばバイアス抵抗として印刷抵抗素子を配置したことにより、抵抗調整のためにレーザトリミングを行い印刷抵抗素子を削るときに生ずる熱や飛散物質から多層基板の主面に配置した半導体基板（ＩＣチップ）やワイヤーに悪影響を及ぼすのを防ぐことができる。また、内層に複数の導体線路がある場合、その導体線路の間に接地金属導体を設置したので、導体線路間の結合を阻止することができる。
【００１７】そして、この発明によれば、以上のような構成を実施することにより、従来例に比べて高周波回路を約２５％の大きさに小型化することができる。
【００１８】
【実施例】以下に、この発明の第１の実施例について図を参照しながら説明する。図１は、この発明の第１の実施例の高周波回路として、多層基板を用いた高出力増幅器を示している。この回路で多層基板を構成する平板として用いられているアルミナ基板は、アルミナ９７％の平板を１６００度で焼成したもので、厚さ１５０μｍ、７ｍｍ角の大きさである。このアルミナ基板は熱伝導率がきわめて優れているという特徴を有する。このアルミナ基板（セラミックス焼成基板）からなる４枚の平板１〜４を用い、これらを積層することで多層基板を形成しており、それぞれの層間はスルーホール１２で結線している。
【００１９】この高周波回路としての高出力増幅器は、３個のＦＥＴ，高誘電体カップリングキャパシタ，抵抗，高誘電体バイパスキャパシタによって構成されたＧａＡｓ−ＭＭＩＣ（モノリシックマイクロ波ＩＣ）と、チップ部品によって構成された入出力段間整合回路とのハイブリッド構成となっている。この高出力増幅器は、平板１の表面、つまり第１層表面１５には高誘電体内蔵ＧａＡｓ−ＭＭＩＣ１１、チップキャパシタおよびチップ抵抗等のチップ部品１３とマイクロストリップ線路２５が配置されている。すなわち、この第１層表面１５には、熱的に放熱が不可欠である半導体素子、調整が必要な整合回路等を配置している。
【００２０】また、平板２，４の表面、つまり第２層表面１６および第４層表面１８には、厚さ１８μｍの接地導体層（Ｗ；タングステン）１４をほぼ全面にわたって配置した。さらに、平板３の表面、つまり第３層表面１７には、厚さ１８μｍ、幅２００μｍのストリップ線路を用いたバイアス電源線路兼終端開放の長さが線路内波長の４分の１の２本の導体線路２１が配置されていて、それぞれの導体線路２１，２１間は、直径１００μｍのスルーホールによって第２層表面１６、第４層表面１８の接地導体層１４にそれぞれ接続した接地導体（接地線路）２２によって分離している。これにより、複数の導体線路２１，２１が電磁界的な結合を気にせずに隣接して配置することができるようになった。また、垂直方向に対しては、第２層表面１６と第４層表面１８の接地導体層１４によって挟まれた構造になっているため、外部と電磁界的に遮断され高周波的な不要結合を阻止している。また、ストリップ線路からなる導体線路２１は、第１層表面１５に形成したマイクロストリップ線路２５に比べて波長の短縮効果により、回路が小型化される利点を持っている。
【００２１】平板４の裏面、つまり第４層裏面１９には、印刷抵抗素子（ＲｕＯ2 からなる）によりバイアス抵抗が形成されている。このバイアス抵抗は回路を実際に動作させた時の動作電流をモニタしながらその一部をレーザでトリミングすることにより、回路の動作を調整することができる。裏面に、印刷抵抗素子を集中配置することにより、ＩＣやあるいはＩＣのダイスボンディングパッドやワイヤー２０等をこのレーザによるトリミング時に発生する熱あるいは飛散物質等の影響から防ぐことができる。
【００２２】以上の構成をとることにより、従来のモジュールの約２５パーセントに面積を低減することができる。この実施例では、高誘電体内蔵ＧａＡｓＩＣを用いているが、高誘電体内蔵のＧａＡｓ以外の半導体、例えばＳｉ等の他の半導体でも同様な構成の回路を作ることができる。
【００２３】この実施例では、アルミナ９７％の高温焼成基板を用いているが、アルミナを含みかつＢａやＭｇやＺｎやＺｒ等を含む低温焼成基板でも同様な構成の回路を作ることができる。このような、低温焼成基板では、導電体としてＡｇやＣｕ等の導電率が高く、かつ熱膨張率が低い材料が使えるという特長を有している。図２R>２は、この発明の第２の実施例の高周波回路として、ガラスセラミック多層基板を用いた携帯電話用小信号増幅器を示している。
【００２４】この回路で多層基板を構成する平板として用いられている基板は、バリウムを含むガラス複合材料を８００度で低温焼成した厚さ１５０μｍ、縦横１０ｍｍのものである。この基板は、熱膨張率が小さいセラミックスであるため表層に厚膜抵抗体の形成が可能、アルミナ基板に比べて低温で焼成するため導電率の小さい配線材料（Ａｇ、Ｃｕ）の利用が可能等の特徴を有する。この実施例では、基板を４枚用いた多層基板を用いている。
【００２５】この実施例では、上記のバリウムを含むガラス複合材料を８００度で低温焼成した４枚の平板１′〜４′を用い、これらを積層することで多層基板を形成しており、それぞれの層間はスルーホール１２で結線している。この携帯電話用小信号増幅器において、平板１′の表面、つまり第１層表面１５′には高誘電体内蔵ＧａＡｓ−ＭＭＩＣ１１、チップキャパシタおよびチップ抵抗等のチップ部品１３′とマイクロストリップ線路２５を配置し、この回路の主要部を形成している。
【００２６】つまり、熱的に放熱が不可欠である半導体部品、調整が必要な整合回路等がこの第１層表面１５′に配置されている。また、平板２′，４′の表面、つまり第２層表面１６′、第４層表面１７′には接地導体層１４がほぼ全面に配置されている。さらに、平板３′の表面、つまり第３層表面１７には、長さが線路波長の８分の１の終端短絡並列導体線路による２個のフィルタ２３，２３が配置されていて、それぞれのフィルタ２３，２３間は、スルーホール１２によって第２層表面１６、第４層表面１８の接地導体層１４に接続した接地導体（接地線路）２４によって分離している。垂直方向に対しては、第２層表面１６と第４層表面１８の接地導体層１４，１４によって挟まれた構造になっているため、外部と電磁界的に遮断され高周波的な不要結合を阻止している。また、フィルタ２３を構成するストリップ線路は、第１層表面１５に設置したマイクロストリップ線路２５に比べて波長の短縮効果により、回路が小型化される利点を持っている。
【００２７】以上の構成をとることにより、従来のモジュールの約２５パーセントに面積を低減することができた。また、この実施例では、高誘電体内蔵ＧａＡｓＩＣを用いているが、高誘電体内蔵のＧａＡｓ以外の半導体、例えばＳｉ等の他の半導体でも同様な構成の回路を作ることができる。この実施例では、フィルタ２３として、長さが線路波長の８分の１の終端短絡並列導体線路を用いているが、導体線路長さが線路波長の４分の１の終端開放導体線路、長さが線路波長の４分の１の終端短絡導体線路、長さが線路波長の２分の１の終端開放導体線路、長さが線路波長の２分の１の終端短絡導体線路、長さが線路波長の３／８の終端開放並列導体線路、幅が異なる導体線路を組み合わせたいわゆるステップインピーダンス型フィルタ、導体線路を断線させた構造をもつ直接結合型フィルタ、分布結合型帯域通過フィルタ、線路波長の４分の１の導体直線線路をリング状に構成したいわゆるハイブリッドリング型フィルタ、ラットレース型フィルタ、あるいは前記導体線路をスロットラインで置き換えた線路を単体または並列に用いた構成等でも優れた性質が得られる。
【００２８】この実施例では、バリウムを含むガラスセラミック低温焼成基板を用いているが、アルミナ等を含む低温焼成基板でも同様な構成の回路を作ることができる。なお、多層基板としては、その用途に分けて、高出力アンプ等の高熱を発する回路にはアルミナを含む多層基板を用い、損失が重要な回路には低温焼成基板を用いることが好ましい。
【００２９】
【発明の効果】請求項１の高周波回路によれば、チタン酸バリウムとチタン酸ストロンチウムの化合物を用いることで、同一膜圧でキャパシタの占める面積は５０分の１になり、その結果チップ面積を大幅に減らすことができる。請求項２〜４記載の高周波回路によれば、多層基板の反対主面に印刷抵抗素子を配置し、多層基板の内層に導体線路（ストリップ線路）やフィルタを配置することにより、モジュールを小型化することができる。
【００３０】特に、導体線路やフィルタについては、多層基板の内層に設置し、かつ接地導体層がほぼ全面に形成された平板間に挟み込めば、モジュールに占める面積を小さくすることができるとともに、外部からの電磁界的な影響から遮断することができ、電磁界的な影響を遮断することにより、フィルタの通過周波数の安定性やＱ値を向上させることができる。
【００３１】また、裏面に印刷抵抗素子を配置すれば、抵抗調整のためにレーザトリミングを行い印刷抵抗素子を削るときに生ずる熱や飛散物質から多層基板の主面に配置した半導体基板（ＩＣチップ）やワイヤーに悪影響を及ぼすのを防ぐことができる。また、内層に複数の導体線路がある場合、その導体線路の間に接地導体を設置すれば、導体線路間の結合を阻止することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例における多層基板の構成を示す図である。
【図２】この発明の第２の実施例における多層基板の構成を示す図である。
【図３】従来例におけるモジュールの構成を示す図である。
【符号の説明】
１〜４ 平板
１１ 高誘電体内蔵ＧａＡｓ−ＭＭＩＣ
１２ スルーホール
１３ チップ部品
１４ 接地導体
１５ 第１層表面
１６ 第２層表面
１７ 第３層表面
１８ 第４層表面
１９ 第４層裏面
２０ ワイヤー
２１ 導体線路
２２ 接地導体
２３ 導体線路
２４ 接地導体
２５ マイクロストリップ線路
【０００１】
【産業上の利用分野】この発明は、各種通信機器に用いられる半導体素子を含む高周波回路に関するものである。
【０００２】
【従来の技術】近年、情報通信の果たす役割は極めて大きく、移動通信システムに対する需要は急速に高まってきている。こうした状況の中で、携帯電話やコードレス電話では、システムの小型化に対する要求から、使用される高周波回路の小型化が極めて重要になりつつある。従来から、高周波半導体素子であるシリコン・バイポーラ・トランジスタやガリウム砒素電界効果トランジスタやＭＯＳＦＥＴ等の能動素子と受動素子を用いたモジュールがその優れた高周波特性を生かして使われている。
【０００３】図３に従来の高周波回路モジュールの例として、高出力増幅器を示す。このモジュールの大きさは１２×１７ｍｍであり、アルミナセラミック基板３３上に設けた半導体素子３１、チップ部品１３、ストリップ線路３２，端子３４および導体線路３５等により構成されている。半導体素子３１として例えばＧａＡｓを用いた高出力電界効果トランジスタ（ＦＥＴ）を用い、半導体素子３１であるＦＥＴの前後にチップ部品１３として例えばインピーダンス整合回路を設けている。
【０００４】半導体素子３１であるＦＥＴのバイアス点は、要求される動作電流、動作電圧、歪特性により決定される。また、第２高調波を減衰させるために終端開放の長さが線路内波長の４分の１の導体線路３５を上記ＦＥＴのドレインバイアスの線路として用いている。この導体線路３５は、線路内波長の４分の１と長いため、モジュールの小型化に際して大きな問題となっている。また、この導体線路３５は、線路長が長いため、他の線路と電磁界的に結合しやすく発振等の問題を引き起こす原因となっている。
【０００５】
【発明が解決しようとする課題】上記のように従来のモジュールでは、インピーダンス整合回路であるチップ部品１３とバイアス回路である導体線路３５とが大きな面積を占めている。これらは、チップコンデンサ、チップ抵抗、インダクタンスであり、これらの占める面積を小さくすることでモジュールのサイズを小さくできる。
【０００６】チップコンデンサについては、コンデンサを集積回路内に内蔵することにより、大幅な小型化が期待できる。しかしながら、従来より半導体基板上にキャパシタを形成するために用いられてきた窒化珪素膜あるいは酸化珪素膜のような誘電体では誘電率が小さいため（７未満）、キャパシタがそのチップ面積に占める割合が非常に大きくなり、バイパスキャパシタ等の大きな容量値をもつキャパシタは従来の構成では、集積化が困難であった。
【０００７】また、チップ抵抗は、必要な動作特性に応じて調整する必要があるため、半導体素子に内蔵することができず小型化の妨げとなっている。さらに、終端開放の長さが線路内波長の４分の１の導体線路やインダクタンスからなるフィルタを半導体基板上に形成すると、チップ面積に占める割合が大きく、しかも、半導体基板上に形成した導体線路は配線抵抗が大きいため、Ｑ値が低く、しかも、他の導体線路に隣接することになるので電磁界的な結合が起こりやすい等の問題があった。また、回路を高密度に集積するためにモジュール基板上や内部に複数の導体線路を隣接して配置した場合、相互に電磁界的に結合し、発振等の問題を引き起こす原因となっている。
【０００８】この発明の目的は、小型化できる高周波回路を提供することである。
【０００９】
【課題を解決するための手段】上記課題を解決するために、請求項１記載の高周波回路は、アルミナまたはバリウムを含む平板を２枚以上重ねた多層基板と、能動素子およびチタン酸バリウムとチタン酸ストロンチウムとの混晶薄膜からなる高誘電体薄膜を容量絶縁膜とする容量素子（例えば、バイパスキャパシタやカップリングキャパシタ）を含む集積回路が形成され多層基板の主面に設置された半導体基板とを備えた構成としている。
【００１０】アルミナを含む多層基板は、その熱伝導性の良さと誘電正接の低さが特徴であり、高出力の電力増幅器等の用途に適している。また、バリウムを含む基板は、誘電率が高いという特徴を有する。多層基板として低温焼成基板を用いれば、この低温焼成基板は焼成温度が低いためＣｕやＡｇ等の融点の低い導電材料を用いることができる。
【００１１】請求項２記載の高周波回路は、請求項１記載の高周波回路において、多層基板の反対主面に例えばＲｕＯ2 により印刷抵抗素子が形成されている。これは、レーザ照射により印刷抵抗素子の一部を切断することで半導体の動作電流調整のための抵抗値の変更ができるようにするためである。また、印刷抵抗素子を多層基板の反対主面に形成したのは、多層基板の一主面に設けた半導体基板やワイヤーをレーザ照射時に発生する熱や飛散物質から防ぐためである。
【００１２】請求項３記載の高周波回路は、請求項１記載の高周波回路において、多層基板を構成する一平板の表面上に２本以上の導体線路が形成されるとともに一平板の表面上の導体線路間に接地金属導体が形成され、かつ一平板を挾む上下の他の平板上のほぼ全面に接地導体層が形成されている。請求項４記載の高周波回路は、多層基板を構成する一平板の表面上にフィルタが形成され、かつ一平板を挾む上下の他の平板上のほぼ全面に接地導体層が形成されている。
【００１３】
【作用】請求項１の構成によれば、従来キャパシタ形成用絶縁膜として用いられていた酸化珪素膜の代わりに、例えば誘電率３００を有するチタン酸バリウムとチタン酸ストロンチウムの化合物（ＢＳＴＯ）を用いることで、同一膜圧でキャパシタの占める面積は５０分の１になり、その結果チップ面積を大幅に減らすことができる。
【００１４】また、多層基板の材料としては、アルミナまたはバリウムを含む低温焼成基板を用いているが、この低温焼成基板は、焼成温度が低いためＣｕやＡｇ等の融点の低い導電材料を用いることができる。このＣｕやＡｇは導電率が極めて高いので損失が少ない回路を作ることができる。請求項２〜４記載の構成によれば、請求項１の多層基板を用い、この多層基板の反対主面に印刷抵抗素子を配置し、多層基板の内層に導体線路やフィルタを配置することにより、モジュールを小型化することができる。
【００１５】特に、導体線路やフィルタについては、多層基板の内層に設置し、かつ接地導体層がほぼ全面に形成された平板間に挟み込むことにより、モジュールに占める面積を小さくすることができるとともに、外部からの電磁界的な影響を遮断することができる。このように、電磁界的な影響を遮断することにより、例えばフィルタの通過周波数の安定性やＱ値を向上させることができる。
【００１６】また、裏面に例えばバイアス抵抗として印刷抵抗素子を配置したことにより、抵抗調整のためにレーザトリミングを行い印刷抵抗素子を削るときに生ずる熱や飛散物質から多層基板の主面に配置した半導体基板（ＩＣチップ）やワイヤーに悪影響を及ぼすのを防ぐことができる。また、内層に複数の導体線路がある場合、その導体線路の間に接地金属導体を設置したので、導体線路間の結合を阻止することができる。
【００１７】そして、この発明によれば、以上のような構成を実施することにより、従来例に比べて高周波回路を約２５％の大きさに小型化することができる。
【００１８】
【実施例】以下に、この発明の第１の実施例について図を参照しながら説明する。図１は、この発明の第１の実施例の高周波回路として、多層基板を用いた高出力増幅器を示している。この回路で多層基板を構成する平板として用いられているアルミナ基板は、アルミナ９７％の平板を１６００度で焼成したもので、厚さ１５０μｍ、７ｍｍ角の大きさである。このアルミナ基板は熱伝導率がきわめて優れているという特徴を有する。このアルミナ基板（セラミックス焼成基板）からなる４枚の平板１〜４を用い、これらを積層することで多層基板を形成しており、それぞれの層間はスルーホール１２で結線している。
【００１９】この高周波回路としての高出力増幅器は、３個のＦＥＴ，高誘電体カップリングキャパシタ，抵抗，高誘電体バイパスキャパシタによって構成されたＧａＡｓ−ＭＭＩＣ（モノリシックマイクロ波ＩＣ）と、チップ部品によって構成された入出力段間整合回路とのハイブリッド構成となっている。この高出力増幅器は、平板１の表面、つまり第１層表面１５には高誘電体内蔵ＧａＡｓ−ＭＭＩＣ１１、チップキャパシタおよびチップ抵抗等のチップ部品１３とマイクロストリップ線路２５が配置されている。すなわち、この第１層表面１５には、熱的に放熱が不可欠である半導体素子、調整が必要な整合回路等を配置している。
【００２０】また、平板２，４の表面、つまり第２層表面１６および第４層表面１８には、厚さ１８μｍの接地導体層（Ｗ；タングステン）１４をほぼ全面にわたって配置した。さらに、平板３の表面、つまり第３層表面１７には、厚さ１８μｍ、幅２００μｍのストリップ線路を用いたバイアス電源線路兼終端開放の長さが線路内波長の４分の１の２本の導体線路２１が配置されていて、それぞれの導体線路２１，２１間は、直径１００μｍのスルーホールによって第２層表面１６、第４層表面１８の接地導体層１４にそれぞれ接続した接地導体（接地線路）２２によって分離している。これにより、複数の導体線路２１，２１が電磁界的な結合を気にせずに隣接して配置することができるようになった。また、垂直方向に対しては、第２層表面１６と第４層表面１８の接地導体層１４によって挟まれた構造になっているため、外部と電磁界的に遮断され高周波的な不要結合を阻止している。また、ストリップ線路からなる導体線路２１は、第１層表面１５に形成したマイクロストリップ線路２５に比べて波長の短縮効果により、回路が小型化される利点を持っている。
【００２１】平板４の裏面、つまり第４層裏面１９には、印刷抵抗素子（ＲｕＯ2 からなる）によりバイアス抵抗が形成されている。このバイアス抵抗は回路を実際に動作させた時の動作電流をモニタしながらその一部をレーザでトリミングすることにより、回路の動作を調整することができる。裏面に、印刷抵抗素子を集中配置することにより、ＩＣやあるいはＩＣのダイスボンディングパッドやワイヤー２０等をこのレーザによるトリミング時に発生する熱あるいは飛散物質等の影響から防ぐことができる。
【００２２】以上の構成をとることにより、従来のモジュールの約２５パーセントに面積を低減することができる。この実施例では、高誘電体内蔵ＧａＡｓＩＣを用いているが、高誘電体内蔵のＧａＡｓ以外の半導体、例えばＳｉ等の他の半導体でも同様な構成の回路を作ることができる。
【００２３】この実施例では、アルミナ９７％の高温焼成基板を用いているが、アルミナを含みかつＢａやＭｇやＺｎやＺｒ等を含む低温焼成基板でも同様な構成の回路を作ることができる。このような、低温焼成基板では、導電体としてＡｇやＣｕ等の導電率が高く、かつ熱膨張率が低い材料が使えるという特長を有している。図２R>２は、この発明の第２の実施例の高周波回路として、ガラスセラミック多層基板を用いた携帯電話用小信号増幅器を示している。
【００２４】この回路で多層基板を構成する平板として用いられている基板は、バリウムを含むガラス複合材料を８００度で低温焼成した厚さ１５０μｍ、縦横１０ｍｍのものである。この基板は、熱膨張率が小さいセラミックスであるため表層に厚膜抵抗体の形成が可能、アルミナ基板に比べて低温で焼成するため導電率の小さい配線材料（Ａｇ、Ｃｕ）の利用が可能等の特徴を有する。この実施例では、基板を４枚用いた多層基板を用いている。
【００２５】この実施例では、上記のバリウムを含むガラス複合材料を８００度で低温焼成した４枚の平板１′〜４′を用い、これらを積層することで多層基板を形成しており、それぞれの層間はスルーホール１２で結線している。この携帯電話用小信号増幅器において、平板１′の表面、つまり第１層表面１５′には高誘電体内蔵ＧａＡｓ−ＭＭＩＣ１１、チップキャパシタおよびチップ抵抗等のチップ部品１３′とマイクロストリップ線路２５を配置し、この回路の主要部を形成している。
【００２６】つまり、熱的に放熱が不可欠である半導体部品、調整が必要な整合回路等がこの第１層表面１５′に配置されている。また、平板２′，４′の表面、つまり第２層表面１６′、第４層表面１７′には接地導体層１４がほぼ全面に配置されている。さらに、平板３′の表面、つまり第３層表面１７には、長さが線路波長の８分の１の終端短絡並列導体線路による２個のフィルタ２３，２３が配置されていて、それぞれのフィルタ２３，２３間は、スルーホール１２によって第２層表面１６、第４層表面１８の接地導体層１４に接続した接地導体（接地線路）２４によって分離している。垂直方向に対しては、第２層表面１６と第４層表面１８の接地導体層１４，１４によって挟まれた構造になっているため、外部と電磁界的に遮断され高周波的な不要結合を阻止している。また、フィルタ２３を構成するストリップ線路は、第１層表面１５に設置したマイクロストリップ線路２５に比べて波長の短縮効果により、回路が小型化される利点を持っている。
【００２７】以上の構成をとることにより、従来のモジュールの約２５パーセントに面積を低減することができた。また、この実施例では、高誘電体内蔵ＧａＡｓＩＣを用いているが、高誘電体内蔵のＧａＡｓ以外の半導体、例えばＳｉ等の他の半導体でも同様な構成の回路を作ることができる。この実施例では、フィルタ２３として、長さが線路波長の８分の１の終端短絡並列導体線路を用いているが、導体線路長さが線路波長の４分の１の終端開放導体線路、長さが線路波長の４分の１の終端短絡導体線路、長さが線路波長の２分の１の終端開放導体線路、長さが線路波長の２分の１の終端短絡導体線路、長さが線路波長の３／８の終端開放並列導体線路、幅が異なる導体線路を組み合わせたいわゆるステップインピーダンス型フィルタ、導体線路を断線させた構造をもつ直接結合型フィルタ、分布結合型帯域通過フィルタ、線路波長の４分の１の導体直線線路をリング状に構成したいわゆるハイブリッドリング型フィルタ、ラットレース型フィルタ、あるいは前記導体線路をスロットラインで置き換えた線路を単体または並列に用いた構成等でも優れた性質が得られる。
【００２８】この実施例では、バリウムを含むガラスセラミック低温焼成基板を用いているが、アルミナ等を含む低温焼成基板でも同様な構成の回路を作ることができる。なお、多層基板としては、その用途に分けて、高出力アンプ等の高熱を発する回路にはアルミナを含む多層基板を用い、損失が重要な回路には低温焼成基板を用いることが好ましい。
【００２９】
【発明の効果】請求項１の高周波回路によれば、チタン酸バリウムとチタン酸ストロンチウムの化合物を用いることで、同一膜圧でキャパシタの占める面積は５０分の１になり、その結果チップ面積を大幅に減らすことができる。請求項２〜４記載の高周波回路によれば、多層基板の反対主面に印刷抵抗素子を配置し、多層基板の内層に導体線路（ストリップ線路）やフィルタを配置することにより、モジュールを小型化することができる。
【００３０】特に、導体線路やフィルタについては、多層基板の内層に設置し、かつ接地導体層がほぼ全面に形成された平板間に挟み込めば、モジュールに占める面積を小さくすることができるとともに、外部からの電磁界的な影響から遮断することができ、電磁界的な影響を遮断することにより、フィルタの通過周波数の安定性やＱ値を向上させることができる。
【００３１】また、裏面に印刷抵抗素子を配置すれば、抵抗調整のためにレーザトリミングを行い印刷抵抗素子を削るときに生ずる熱や飛散物質から多層基板の主面に配置した半導体基板（ＩＣチップ）やワイヤーに悪影響を及ぼすのを防ぐことができる。また、内層に複数の導体線路がある場合、その導体線路の間に接地導体を設置すれば、導体線路間の結合を阻止することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例における多層基板の構成を示す図である。
【図２】この発明の第２の実施例における多層基板の構成を示す図である。
【図３】従来例におけるモジュールの構成を示す図である。
【符号の説明】
１〜４ 平板
１１ 高誘電体内蔵ＧａＡｓ−ＭＭＩＣ
１２ スルーホール
１３ チップ部品
１４ 接地導体
１５ 第１層表面
１６ 第２層表面
１７ 第３層表面
１８ 第４層表面
１９ 第４層裏面
２０ ワイヤー
２１ 導体線路
２２ 接地導体
２３ 導体線路
２４ 接地導体
２５ マイクロストリップ線路
【特許請求の範囲】
【請求項１】 アルミナまたはバリウムを含む平板を２枚以上重ねた多層基板と、能動素子およびチタン酸バリウムとチタン酸ストロンチウムとの混晶薄膜を容量絶縁膜とする容量素子を含む集積回路が形成され前記多層基板の一主面に設置された半導体基板とを備えた高周波回路。
【請求項２】 多層基板の反対主面に印刷抵抗素子が形成されている請求項１記載の高周波回路。
【請求項３】 多層基板を構成する一平板の表面上に２本以上の導体線路が形成されるとともに前記一平板の表面上の前記導体線路間に接地金属導体が形成され、かつ前記一平板を挾む上下の他の平板上のほぼ全面に接地導体層が形成されている請求項１記載の高周波回路。
【請求項４】 多層基板を構成する一平板の表面上にフィルタが形成され、かつ前記一平板を挾む上下の他の平板上のほぼ全面に接地導体層が形成されている請求項１記載の高周波回路。
【請求項１】 アルミナまたはバリウムを含む平板を２枚以上重ねた多層基板と、能動素子およびチタン酸バリウムとチタン酸ストロンチウムとの混晶薄膜を容量絶縁膜とする容量素子を含む集積回路が形成され前記多層基板の一主面に設置された半導体基板とを備えた高周波回路。
【請求項２】 多層基板の反対主面に印刷抵抗素子が形成されている請求項１記載の高周波回路。
【請求項３】 多層基板を構成する一平板の表面上に２本以上の導体線路が形成されるとともに前記一平板の表面上の前記導体線路間に接地金属導体が形成され、かつ前記一平板を挾む上下の他の平板上のほぼ全面に接地導体層が形成されている請求項１記載の高周波回路。
【請求項４】 多層基板を構成する一平板の表面上にフィルタが形成され、かつ前記一平板を挾む上下の他の平板上のほぼ全面に接地導体層が形成されている請求項１記載の高周波回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開平７−１０６８１１
【公開日】平成７年（１９９５）４月２１日
【国際特許分類】
【出願番号】特願平５−２４３０２９
【出願日】平成５年（１９９３）９月２９日
【出願人】（０００００５８４３）松下電子工業株式会社 (43)
【公開日】平成７年（１９９５）４月２１日
【国際特許分類】
【出願日】平成５年（１９９３）９月２９日
【出願人】（０００００５８４３）松下電子工業株式会社 (43)
[ Back to top ]