【課題】平面寸法が異なる複数の半導体チップを、接着性を有する絶縁フィルムを介して積み重ねた状態で同一の封止体内に収める構成を有する半導体装置の信頼性を向上させる。
【解決手段】平面寸法が異なる複数の半導体チップ２Ｍ１，２Ｍ２，２Ｃを、ＤＡＦ５ａ〜５ｃを介して積み重ねた状態で同一の封止体４内に収める構成を有する半導体装置１Ａにおいて、制御回路が形成された最上の半導体チップ２Ｃの裏面のＤＡＦ５ｃの厚さを、メモリ回路が形成された下層の半導体チップ２Ｍ１，２Ｍ２の裏面のＤＡＦ５ａ，５ｂの各々よりも厚くした。これにより、最上の半導体チップ２Ｃと配線基板３とを接続するボンディングワイヤが下層の半導体チップ２Ｍ２の主面角部に接触する不良を低減できる。 （もっと読む）

【課題】液晶パネルにＣＯＧ実装される液晶駆動用の半導体チップにおいて、１つのチップで複数のＩＴＯ配線パターンのバリエーションに対応できる半導体集積回路、および、そのような半導体集積回路を用いた液晶表示装置を提供することにある。
【解決手段】液晶パネルのコモン電極にコモン駆動電圧を出力する複数のコモン駆動電圧出力端子（ＣＯＭ１〜ＣＯＭ１８）と、セグメント電極にセグメント駆動電圧を出力する複数のセグメント駆動電圧出力端子（ＳＥＧ１〜ＳＥＧ８０
）と、上記コモン駆動電圧とセグメント駆動電圧を形成し出力する駆動回路とを備えた半導体チップ（３）において、上記複数のセグメント駆動端子とコモン駆動端子が半導体チップの１つの長辺に沿って配置されると共に、短辺に内部回路と接続されていないダミー端子（Ｄｕｍｍｙ１〜Ｄｕｍｍｙ２７）と、該ダミー端子を静電破壊から守る保護手段とが設けられている。 （もっと読む）

【課題】半導体チップのサイズを縮小化することのできる技術を提供する。
【解決手段】まず、絶縁膜９上にパッド１０およびパッド以外の配線１１ａ、１１ｂを設ける。このパッド１０および配線１１ａ、１１ｂ上を含む絶縁膜９上に表面保護膜１２を形成し、表面保護膜１２に開口部１３を設ける。開口部１３はパッド１０上に形成されており、パッド１０の表面を露出する。この開口部１３を含む表面保護膜１２上にバンプ電極８を形成する。ここで、バンプ電極８の大きさに比べてパッド１０の大きさを充分小さくなるように構成する。これにより、バンプ電極８の直下であって、パッド１０と同層に配線１１ａ、１１ｂが配置されるようにする。すなわち、パッド１０を小さくすることにより形成されたバンプ電極８下のスペースに配線１１ａ、１１ｂを配置する。 （もっと読む）

【課題】ＭＩＳトランジスタを覆う絶縁膜により当該ＭＩＳトランジスタでのキャリアのモビリティを制御することができ、かつ製造が容易な半導体装置を得ること。
【解決手段】半導体基板１０に複数のＭＩＳトランジスタ２０Ｎ，２０Ｐ，３０Ｐが配置され、半導体基板の上面および複数のＭＩＳトランジスタの各々がテンサイルストレス膜４０Ｔにより覆われた半導体装置５０を構成するにあたり、ＭＩＳトランジスタの集積密度が相対的に高い高密度領域ＨＤに配置された複数の第１類ＭＩＳトランジスタ２０Ｎ，２０Ｐそれぞれのゲート電極１６上ではテンサイルストレス膜の膜厚を実質的に一定にし、ＭＩＳトランジスタの集積密度が相対的に低い低密度領域ＬＤに配置された複数の第２類ＭＩＳトランジスタのうちのＰチャネルＭＩＳトランジスタ３０Ｐのゲート電極上でテンサイルストレス膜の膜厚を最も薄くする。 （もっと読む）

【課題】チャネルストップ注入層が活性領域に形成されることを防止して、トランジスタ特性の低下を防止した半導体装置を提供する。
【解決手段】ランダムロジック部ＲＰはボディコンタクト部ＢＤを有するのに対し、ＳＲＡＭ部ＳＰはボディコンタクト部ＢＤを有していない。また、ＳＲＡＭ部ＳＰの周辺回路ＰＰは、ランダムロジック部にはＰＴＩ構造を採用し、そのＭＯＳトランジスタはＰＤＳＯＩ−ＭＯＳトランジスタとしてボディ固定される構成となっている。 （もっと読む）

【課題】出力信号のリンギングを抑制することのできる出力回路を提供する。
【解決手段】ドライブトランジスタ（１）は、内部信号に応答して第１の電源ノード（３００）上の電圧を出力ノード（６）へ伝達する。比較回路（４９０）は、内部信号出力タイミングを規定するクロック信号（φｃｋ）に応答して活性化されて、第１の電源ノード（３００）上の電圧と基準電圧（Ｖｒｅｆ）とを比較する。トランジスタ素子（４９２）が、比較手段の出力信号に応答して第２の電源ノード（Ｖｃｃ）と第１の電源ノードとの間に電流の流れを生じさせる。このとき、第１の電源ノードの電位上昇時間は、クロック信号の遷移時間よりも長い。 （もっと読む）

【課題】半導体装置の組み立てにおける生産効率の向上を図る。
【解決手段】ダイシングテープとして熱硬化性テープ１９を採用し、パッケージダイシング後、熱硬化性テープ１９を加熱し、その後、個片化されたＣＳＰ７を反転コレット２３でピックアップすることにより、熱硬化性テープ１９は所定温度に加熱されて粘着力がゼロになっているため、ＣＳＰ７の熱硬化性テープ１９からの剥離を行わずに反転コレット２３で上方にピックアップすることができる。これにより、剥離帯電が発生しないため、除電処理を行わなくて済み、その結果、半導体装置（ＣＳＰ７）の組み立てにおける生産効率の向上を図れる。 （もっと読む）

【課題】リードフレームのアイランドと、アイランド上に搭載されるチップとを絶縁することのできる技術を提供する。
【解決手段】リードフレーム５のアイランド５ａ上に第１絶縁ペースト材６ａを載せて、ここにｎ型の導電性を示す基板からなるダミーチップ４を貼り付け、続いてダミーチップ４上に第２絶縁ペースト材６ｂを載せた後、ここにｐ型の導電性を示す基板からなり、集積回路が形成されたチップ３を集積回路が形成された回路形成面を上にして貼り付け、続いてチップ３の回路形成面に形成されたボンディングパッド７と、リードフレーム５のアイランド５ａ及びリード５ｂとをワイヤ８で接続する。 （もっと読む）

【課題】インバータのレイアウト面積の増加を防止しながら、電源電圧などの電源変動があっても安定して動作させる。
【解決手段】ＣＭＯＳ構成からなるインバータ１は、ＰチャネルＭＯＳのトランジスタ２，３、およびＮチャネルＭＯＳのトランジスタ４からなり、これら電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続されている。これにより、ＰチャネルＭＯＳトランジスタのＯＮ抵抗が大きくなり、電源電圧ＶＣＣに依存しないほぼ一定のロジックレベルのインバータを実現することができる。 （もっと読む）

【課題】バックアップ処理を容易にするとともに、バックアップ時の消費電力を削減し、ＳＤＲＡＭを高速動作させる。
【解決手段】プロセッサＭＰＵと、セルフリフレッシュ機能を有するＳＤＲＡＭと、ＳＤＲＡＭ制御手段を内蔵するメモリコントローラとを含むメモリ制御システムにおいて、前記ＳＤＲＡＭがバックアップ状態であるか否かを検知して前記メモリコントローラに通知する電源監視手段を備え、前記メモリコントローラが、前記電源監視手段からの通知に基づいてシステムパワーオン時における前記ＳＤＲＡＭのクロック無効化期間を選択することを特徴とする。 （もっと読む）