【課題】インバータのレイアウト面積の増加を防止しながら、電源電圧などの電源変動があっても安定して動作させる。
【解決手段】ＣＭＯＳ構成からなるインバータ１は、ＰチャネルＭＯＳのトランジスタ２，３、およびＮチャネルＭＯＳのトランジスタ４からなり、これら電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続されている。これにより、ＰチャネルＭＯＳトランジスタのＯＮ抵抗が大きくなり、電源電圧ＶＣＣに依存しないほぼ一定のロジックレベルのインバータを実現することができる。 （もっと読む）

【課題】バックアップ処理を容易にするとともに、バックアップ時の消費電力を削減し、ＳＤＲＡＭを高速動作させる。
【解決手段】プロセッサＭＰＵと、セルフリフレッシュ機能を有するＳＤＲＡＭと、ＳＤＲＡＭ制御手段を内蔵するメモリコントローラとを含むメモリ制御システムにおいて、前記ＳＤＲＡＭがバックアップ状態であるか否かを検知して前記メモリコントローラに通知する電源監視手段を備え、前記メモリコントローラが、前記電源監視手段からの通知に基づいてシステムパワーオン時における前記ＳＤＲＡＭのクロック無効化期間を選択することを特徴とする。 （もっと読む）

【課題】半導体チップに形成する抵抗素子の占有面積を充分に縮小できる技術を提供する。また、抵抗値の調整を容易に行なうことができる技術を提供する。
【解決手段】ｐ型不純物を導入した半導体基板１２の内部にｎ型半導体領域よりなるウェル抵抗５を形成する。このウェル抵抗５上には、溝に絶縁膜を埋め込んだ絶縁領域４が形成されており、絶縁領域４上に複数のポリシリコン抵抗９ａ〜９ｃが形成されている。つまり、ウェル抵抗５上に絶縁領域４を介して複数のポリシリコン抵抗９ａ〜９ｃが形成されている。 （もっと読む）

【課題】入力データの値に係わらず、演算処理中の時刻毎の消費電力を一定にする。
【解決手段】ＩＣカードチップ（１）は、暗号鍵を用いて暗号化アルゴリズムを実行し、秘密情報を暗号化する暗号コプロセッサ（７）を有する。暗号コプロセッサは、２線２相符号化回路（２０）と、複数の２線２相式論理回路（７０）を有する２線２相式組合せ論理回路（２２）とを備える。２線２相符号化回路は、１線１相符号を用いた入力データ（ＳＩ）を、ビット単位で、有効データとされる論理値１（１，０）又は論理値０（０，１）とを規定する２線２相符号に変換する。２線２相式論理回路は、全ての入力コネクタに無効データであるクリア（１，１）が入力される休止相から、全ての入力コネクタに有効データが入力される稼動相に遷移するときのみ、入力コネクタに入力された論理値を、所定の論理関数により一定回数だけ反転させて、出力コネクタに有効データを確定する。 （もっと読む）

【課題】画素データを転送するホスト装置によるダミーサイクルの挿入を最小限に抑えて画素データに対する階調補正を行う。
【解決手段】外部から順次転送される画素データの階調を補正可能な補正回路（７０）は、画素データを動作クロック（ＷＣＬＫ）に同期してシフトするシフト回路（７１）、シフト回路の途中のシフト出力を逐次複数画素分並列にラッチする並列ラッチ回路（７２）、シフト回路のシフト動作に同期しながら、並列ラッチ回路がラッチする複数画素分の画素データを用いた演算を行ってシフト回路の中間シフト出力を補正する演算回路（７３〜７５）、及び並列ラッチ回路でラッチした、前記表示サイズに応じた転送方向の同一ライン上にない画素データを用いて前記演算回路で補正結果が得られる期間には、演算回路の出力に代えてシフト回路の最終シフト段の出力を選択するセレクタ（７６）を有する。 （もっと読む）

【課題】微細化をはかりつつ、メモリセルのしきい値電圧の変動が抑制された不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１００の製造方法は、分離領域を形成する工程と、第１絶縁膜を形成する工程と、第１導電膜を形成する工程と、第１導電膜上に第２絶縁膜を形成する工程と、第２絶縁膜をパターニングして、第１活性領域上に位置する第１導電膜の上面を露出すると共に、第２活性領域上に位置する第１導電膜の上面を覆う絶縁膜パターンを形成する工程と、第１導電膜パターンＳＧを形成すると共に、第２活性領域上に位置する第２導電膜を除去する工程と、電荷を蓄積可能な第３絶縁膜２１を形成する工程と、第２導電膜パターンＭＧを形成する工程と、第３導電膜パターンＴＧ１、ＴＧ２を形成する工程と、不純物領域を形成する工程とを備える。 （もっと読む）

【課題】ハードウェア処理回路（アクセラレータ）によりデータ処理を行う構成において、データに対する複数のアクセスによる処理効率の悪さを改善できる技術を提供する。
【解決手段】本ネットワークデータ処理装置１００のネットワークデータ処理アクセラレータ１０６において、暗復号、メッセージ認証、及びチェックサムの各処理に対応する処理部（１１４，１１６，１１８）を有し、各処理の組み合わせを含むデータ処理において、バスＩ/Ｆ部１１２等を介したメモリ１０３等に対する同一データのアクセスを１度にまとめ、また、各処理のデータ処理単位の最小公倍数を用いてパイプライン処理する。 （もっと読む）

【課題】ワイヤを容易にカットすることができ、適切な形状のバンプ電極を得ることができ、キャピラリからワイヤを容易に引き出すことができる半導体装置の製造方法を得る。
【解決手段】本発明に係る半導体装置の製造方法は、キャピラリに通したワイヤにより、パッド上に、一部がキャピラリ内に食い込んだ状態でバンプ電極を形成する工程と、キャピラリを３０μｍ〜４５μｍだけ上昇させる工程と、キャピラリを上昇させた後に、キャピラリを３５μｍ〜５５μｍだけ横方向に移動させてワイヤを細らせる工程と、ワイヤを細らせた後に、キャピラリを上昇させてキャピラリからワイヤを引き出す工程と、キャピラリからワイヤを引き出した後に、クランパでワイヤを挟んで上方向に引っ張ることでワイヤをカットする工程とを有する。 （もっと読む）

【課題】被洗浄物表面に金属不純物やパーティクルあるいは純水中の不純物が付着するのを抑制し、清浄な洗浄を行うことで、半導体装置の特性や歩留りを向上できる洗浄乾燥装置を得る。
【解決手段】本発明に係る洗浄乾燥装置は、洗浄液で被洗浄物表面を酸化する処理を行う第１の処理槽と、該第１の処理槽で酸化された被洗浄物表面を希釈塩酸水溶液で洗浄する処理を行う第２の処理槽と、該第２の処理槽で洗浄された被洗浄物表面を乾燥する処理を行う乾燥処理部とを備えたものである。 （もっと読む）

【課題】２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供する。
【解決手段】データ線シフト回路５８は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線ＮＩＯＸおよび偶数番目の内部スペアデータ線ＳＩＯＸと偶数番目の外部データ線ＥＩＯＸとの接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線ＮＩＯＸおよび奇数番目の内部スペアデータ線ＳＩＯＸと奇数番目の外部データ線ＥＩＯＸとの接続を行なう。 （もっと読む）