【課題】バッテリー電圧が低下した場合もしくはアンテナでの負荷不整合が生じた場合での電力付加効率の低下を軽減する。
【解決手段】ＲＦ電力増幅回路２の送信出力Ｐoutは方向性結合器３の主線路３１を介してアンテナに供給され、方向性結合器３の副線路３２の検出電圧はＲＦ検波回路４の入力に供給され、ＲＦ検波回路４の出力のパワー検波電圧Ｖdetは誤差増幅器７の反転入力−に供給され、ＲＦ多段増幅器の各段のトランジスタにバイアス回路２４のバイアス電圧が供給される。誤差増幅器７の非反転入力＋に送信パワーレベル信号Ｖrampが供給され、誤差増幅器７の出力の自動パワー制御電圧Ｖapcがバイアス回路２４の入力に供給される。制御回路８、９の第１と第２の入力端子＋、−にＶrampとＶdetが供給され、その出力が増幅器７の非反転入力＋に供給され、ＶrampよりもＶdetが低くなると制御回路８、９の出力はＶapcが低下するように誤差増幅器７を制御する。 （もっと読む）

【課題】レイアウト面積が小さな半導体記憶装置を提供する。
【解決手段】このＭＲＡＭでは、メモリブロックＭＢ１用のＤＬドライバ１０をトランジスタ２０，２１で構成し、メモリブロックＭＢ２内のアクセストランジスタ１９のサイズを適正化し、空いた領域にドライバトランジスタ２１を配置する。また、メモリブロックＭＢ２用のＤＬドライバ１４をトランジスタ２２，２３で構成し、メモリブロックＭＢ１内のアクセストランジスタ１９のサイズを適正化し、空いた領域にドライバトランジスタ２３を配置する。したがって、レイアウト面積が小さくなる。 （もっと読む）

【課題】小型化の進んだ回路セルでも回路信頼性の低下を防止できる回路レイアウトの設計方法を提供する。
【解決手段】ゲート電極１に電位差の大きい電源電位あるいは基準電位からのノイズの影響が及んで誤動作を起こしてしまうことを防ぐために、ゲート電極１に接続するプラグ５と電源電位あるいは基準電位が供給されるプラグ６との間は、プラグ５に電源電位あるいは基準電位からのノイズの影響が及ばない十分な距離だけ離間させるために、配線４下にて等間隔で配置されているプラグ６のうち、プラグ５（５Ａ）と十分離間していない配置位置６Ａに配置されるプラグ６のみを平面レイアウトの設計時に消去する。 （もっと読む）

【課題】ループプログラムを自動判別し、命令バッファに対するサイズ可変のロック制御による低電力化を行うことのできるデータプロセッサを提供する
【解決手段】データプロセッサ（１）の命令バッファ（２６）はフェッチされた命令を蓄積するメモリ部(４０)を制御するバッファ制御部(４４)を有し、バッファ制御部は、フェッチした条件分岐命令の実行履歴が条件成立を示唆するとき、フェッチした条件分岐命令の分岐方向が命令実行順とは逆方向であって、前記条件分岐命令による分岐元から分岐先までの命令アドレスの差分が命令バッファの記憶容量に納まる範囲であるとき、前記条件分岐命令による分岐元から分岐先までの命令列を命令バッファに保持する。保持した命令列の命令実行が繰り返される間は当該命令列の命令を命令バッファから命令デコーダに供給し、当該命令列の命令実行から抜けるとき当該命令列の保持を解除する。 （もっと読む）

【課題】ＩＧＢＴの特性を向上できる技術、特に、定常損失、ターンオフ時間およびターンオフ損失を低減できるＩＧＢＴを容易かつ安定した製造工程で製造できる技術を提供する。
【解決手段】ベース層２、開口部５を備えた埋め込み絶縁膜３、開口部５下でベース層２と接続する表面半導体層４、表面半導体層４に形成されたｐ型チャネル形成層７、ｎ^＋型ソース層８、ｐ^＋型エミッタ層、表面半導体層４上にゲート絶縁膜１０を介して形成されたゲート電極１１、ｎ^＋型バッファ層１８およびｐ型コレクタ層１９等を有するＩＧＢＴにおいて、表面半導体層４の厚さを２０ｎｍ〜１００ｎｍ程度とする。 （もっと読む）

【課題】スプリアス特性の向上が実現可能なＰＬＬ回路およびそれを搭載した通信用半導体集積回路装置を提供する。
【解決手段】例えば、ＰＬＬ回路を含む高周波ＩＣチップＲＦ＿ＣＰ３において、ＰＬＬ回路内に複数の電圧制御発振回路ブロックＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３を設ける。そして、ループフィルタの一部となる２次のループフィルタＦＬＴ＿Ａを位相検出等を行うシンセサイザブロックＳＹＮに配置し、他の一部となる１次のループフィルタＦＬＴ＿ＢをＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれに配置する。さらに、ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれにおいては、インダクタＬ１，Ｌ２をＲＦ＿ＣＰ３の内側でなく外側（外周の一辺）に近くなるような向きにレイアウトする。 （もっと読む）

【課題】一般的にはクロックの停止ができないスキャン時に、部分的に動作クロックを停止することで、テスト電力が大きくなることを回避する手段を提供する。
【解決手段】クロックツリーを制御するゲーテッドクロックセルにスキャン電力制御端子及び付随する機能を追加する。またゲーテッドクロックの集合であるスキャンテスト制御回路３０００にスキャン電力制御回路３００３を追加し、スキャン電力制御端子つきゲーテッドクロックセルの動作を制御可能にする。スキャンテスト中スキャン電力制御回路３００３を用いて特定のスキャン電力制御端子つきゲーテッドクロックセルを止める（動かす）ことでテスト分割なしでスキャンテストを行うことが可能となる。 （もっと読む）

【課題】極端紫外(Extreme Ultra Violet：ＥＵＶ)リソグラフィ技術を用いた半導体装置の生産効率を向上する。
【解決手段】吸収体パターンと、多層膜と、基板と、を少なくとも構成要素とするホールパターン形成用のＥＵＶリソグラフィ用マスク（反射型マスク）において、前記マスクの吸収体の膜厚を、前記マスク上のホール部における非所望の吸収体残り（黒欠陥）による露光余裕の減少と、同面積の吸収体の欠損（白欠陥）による露光余裕の減少とが同程度となる吸収体膜厚とする。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】 ＬＣＤドライバＩＣには通常の低耐圧ＭＩＳＦＥＴとともに、高耐圧ＭＩＳＦＥＴが搭載される。通常のＭＩＳＦＥＴよりゲート酸化膜が厚いため、必然的に電極高さが高くなる。そのためゲート・コンタクトの深さが浅く、通常部とのプロセス上の両立が必要となる。
【解決手段】本願発明は高耐圧ＭＩＳＦＥＴのたとえばチャネル幅方向において、厚膜ゲート酸化領域の境界をゲート電極端より内側に納めたものである。これにより低くなったゲート電極部にゲート・コンタクトを配置し、厚膜境界がゲート電極端より内側でかつ、ゲート・コンタクトとチャネル端との間にくることとなる。 （もっと読む）