【課題】ＩＧＢＴの特性を向上できる技術、特に、定常損失、ターンオフ時間およびターンオフ損失を低減できるＩＧＢＴを容易かつ安定した製造工程で製造できる技術を提供する。
【解決手段】ベース層２、開口部５を備えた埋め込み絶縁膜３、開口部５下でベース層２と接続する表面半導体層４、表面半導体層４に形成されたｐ型チャネル形成層７、ｎ^＋型ソース層８、ｐ^＋型エミッタ層、表面半導体層４上にゲート絶縁膜１０を介して形成されたゲート電極１１、ｎ^＋型バッファ層１８およびｐ型コレクタ層１９等を有するＩＧＢＴにおいて、表面半導体層４の厚さを２０ｎｍ〜１００ｎｍ程度とする。 （もっと読む）

【課題】スプリアス特性の向上が実現可能なＰＬＬ回路およびそれを搭載した通信用半導体集積回路装置を提供する。
【解決手段】例えば、ＰＬＬ回路を含む高周波ＩＣチップＲＦ＿ＣＰ３において、ＰＬＬ回路内に複数の電圧制御発振回路ブロックＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３を設ける。そして、ループフィルタの一部となる２次のループフィルタＦＬＴ＿Ａを位相検出等を行うシンセサイザブロックＳＹＮに配置し、他の一部となる１次のループフィルタＦＬＴ＿ＢをＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれに配置する。さらに、ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれにおいては、インダクタＬ１，Ｌ２をＲＦ＿ＣＰ３の内側でなく外側（外周の一辺）に近くなるような向きにレイアウトする。 （もっと読む）

【課題】一般的にはクロックの停止ができないスキャン時に、部分的に動作クロックを停止することで、テスト電力が大きくなることを回避する手段を提供する。
【解決手段】クロックツリーを制御するゲーテッドクロックセルにスキャン電力制御端子及び付随する機能を追加する。またゲーテッドクロックの集合であるスキャンテスト制御回路３０００にスキャン電力制御回路３００３を追加し、スキャン電力制御端子つきゲーテッドクロックセルの動作を制御可能にする。スキャンテスト中スキャン電力制御回路３００３を用いて特定のスキャン電力制御端子つきゲーテッドクロックセルを止める（動かす）ことでテスト分割なしでスキャンテストを行うことが可能となる。 （もっと読む）

【課題】極端紫外(Extreme Ultra Violet：ＥＵＶ)リソグラフィ技術を用いた半導体装置の生産効率を向上する。
【解決手段】吸収体パターンと、多層膜と、基板と、を少なくとも構成要素とするホールパターン形成用のＥＵＶリソグラフィ用マスク（反射型マスク）において、前記マスクの吸収体の膜厚を、前記マスク上のホール部における非所望の吸収体残り（黒欠陥）による露光余裕の減少と、同面積の吸収体の欠損（白欠陥）による露光余裕の減少とが同程度となる吸収体膜厚とする。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】 ＬＣＤドライバＩＣには通常の低耐圧ＭＩＳＦＥＴとともに、高耐圧ＭＩＳＦＥＴが搭載される。通常のＭＩＳＦＥＴよりゲート酸化膜が厚いため、必然的に電極高さが高くなる。そのためゲート・コンタクトの深さが浅く、通常部とのプロセス上の両立が必要となる。
【解決手段】本願発明は高耐圧ＭＩＳＦＥＴのたとえばチャネル幅方向において、厚膜ゲート酸化領域の境界をゲート電極端より内側に納めたものである。これにより低くなったゲート電極部にゲート・コンタクトを配置し、厚膜境界がゲート電極端より内側でかつ、ゲート・コンタクトとチャネル端との間にくることとなる。 （もっと読む）

【課題】Ａｌを含む金属配線の形成において、サイドエッチ量を低減した微細な金属配線を形成でき、金属配線上に形成するビアホールが金属膜を突き抜けるのを抑制することができる半導体装置の製造方法を提供する。
【解決手段】基板上に第一ＴｉＮ膜３、Ａｌを含む金属膜４、第二ＴｉＮ膜５を順次積層した金属配線層６を形成する工程と、前記金属配線層６の上にストッパー膜７、シリコン酸化膜８を順次積層したハードマスク層１２を形成する工程と、前記ハードマスク層１２を選択的にエッチングして前記金属配線層６の上にハードマスク１２ａを形成する工程と、前記ハードマスク１２ａをマスクとしてエッチングし金属配線６ａを形成する工程と、前記ハードマスク１２ａおよび前記金属配線６ａの上に層間絶縁膜１４を形成する工程と、前記ストッパー膜７をエッチングストッパとして前記層間絶縁膜１４にビアホール１７ａを形成する工程とを含む。 （もっと読む）

【課題】抵抗値のレベル変化によってデータを記憶する記憶素子を備えた不揮発性半導体記憶装置において、センスアンプ１０の入力信号のオフセットを低減させる。
【解決手段】センスアンプ１０は、記憶素子に定電圧を印加するためのトランジスタ２９，３０と、記憶素子を流れる電流を電圧に変換するための負荷トランジスタ２７，２８と、ノードＮ２７，Ｎ２８の電位差を検出する差動増幅回路４１とを含む。トランジスタ２７〜３０をバイポーラトランジスタで構成することによって、ＭＯＳトランジスタを用いた場合に比べてトランジスタの特性のばらつきを抑えることができるので、オフセットを低減させることができる。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に順に形成したメモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１を覆うようにして、第１保護膜ｐｔ１を形成する。その後、メモリゲート電極ＭＧ１の側方下部の主面ｓ１にイオン注入ｄｐ０１を施してｎ型イオン注入領域ｎ１を形成する。続いて、熱処理によってｎ型イオン注入領域ｎ１を拡散および活性化させることで、ｎ型メモリエクステンション領域を形成する。イオン注入ｄｐ０１では、メモリゲート電極ＭＧ１およびその側壁に形成した第１保護膜ｐｔ１がイオン注入マスクとなり、メモリゲート電極ＭＧ１から、第１保護膜ｐｔ１の厚さ分だけ離れた位置に、ｎ型イオン注入領域ｎ１を形成する。 （もっと読む）

【課題】アプリケーションプログラムやそれを実行可能なデータプロセッサの数が増加しても、利用者の志向に容易に答え、所要の処理が開始されるまでの待ち時間を短縮する。
【解決手段】本発明のデータ処理システム（１）は、非接触インタフェース回路（２）とデータプロセッサ（３＿１，３＿２，３＿３）とインタフェース制御回路（４）を有する。インタフェース制御回路は、使用するアプリケーションプログラムとそれを実行するデータプロセッサを指定する制御データが設定されるレジスタ（６）を有する。インタフェース制御回路は、非接触インタフェース回路に入力された信号が制御データによる指定を満足するか判別し、満足した条件に従って非接触インタフェース回路とデータプロセッサとをインタフェースさせる。また、データ処理システムは、非接触インタフェース回路に入力された信号に応答して使用するアプリケーションプログラムのリストを返信する。 （もっと読む）