【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置ＳＭ１のパッケージＰＡ内には、パワーＭＯＳ・ＦＥＴが形成された半導体チップ４ＰＨ，４ＰＬと、その動作を制御する制御回路が形成された半導体チップ４Ｄとが内包されており、半導体チップ４ＰＨ，４ＰＬ，４Ｄは、それぞれダイパッド７Ｄ１，７Ｄ２，７Ｄ３上に搭載されている。ハイサイド側の半導体チップ４ＰＨのソース電極用のボンディングパッド１２Ｓ１，１２Ｓ２は、金属板８Ａを通じてダイパッド７Ｄ２に電気的に接続されている。ダイパッド７Ｄ２の上面には、半導体チップ４ＰＬを搭載する領域に形成されたメッキ層９ｂと、金属板８Ａが接合される領域に形成されたメッキ層９ｃとが設けられており、メッキ層９ｂとメッキ層９ｃとは、メッキ層が形成されていない領域を間に介して離間されている。 （もっと読む）

【課題】バーンイン処理においては、以下のような問題が発生することが、本願発明者らによって、明らかにされた。すなわち、大電流・高発熱の超高速ＳＲＡＭのバーンイン時に、デバイス温度が上昇して熱暴走し、デバイスが焼損してしまうというものである。これらの超高速ＳＲＡＭ製品は狭ピッチＢＧＡのためバーンイン・ソケットに変換基板を使っているが、この部分で熱伝導が悪いことが、熱暴走の原因である。パッケージの上方に放熱構造体を取り付ける等の方法を検討したが、デバイス上面に傷・汚れが残り、また作業性も悪く、量産に不向きであることが明らかとなった。
【解決手段】本願発明はソケット・ピッチ変換基板を用いた半導体集積回路装置の製造工程におけるバーンイン処理において、バーンイン・ボードとバーンイン・ソケット間に熱伝導シートを介在させるものである。 （もっと読む）

【課題】チップへの回路セルの実装率を保ちつつ、微細化の進んだ半導体素子および配線の均等性を保つことのできる技術を提供する。
【解決手段】ＮＡＮＤ回路セルを形成するｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３のそれぞれのゲート電極４を同一ノードとし、同じ入力信号に従って同時にオン・オフ動作を行う構成とする。ｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３は隣接して配置し、電気的には直列に接続された構造とする。また、ＮＡＮＤ回路セルを形成ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４のそれぞれのゲート電極４を同一ノードとし、同じ入力信号に従って同時にオン・オフ動作を行う構成とする。ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４は隣接して配置し、電気的には直列に接続された構造とする。 （もっと読む）

【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現する。
【解決手段】メモリ用ｎＭＩＳのメモリゲート電極ＭＧの高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さよりも２０〜１００ｎｍ高く形成することにより、メモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさとする。また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。 （もっと読む）

【課題】バッテリー電圧が低下した場合もしくはアンテナでの負荷不整合が生じた場合での電力付加効率の低下を軽減する。
【解決手段】ＲＦ電力増幅回路２の送信出力Ｐoutは方向性結合器３の主線路３１を介してアンテナに供給され、方向性結合器３の副線路３２の検出電圧はＲＦ検波回路４の入力に供給され、ＲＦ検波回路４の出力のパワー検波電圧Ｖdetは誤差増幅器７の反転入力−に供給され、ＲＦ多段増幅器の各段のトランジスタにバイアス回路２４のバイアス電圧が供給される。誤差増幅器７の非反転入力＋に送信パワーレベル信号Ｖrampが供給され、誤差増幅器７の出力の自動パワー制御電圧Ｖapcがバイアス回路２４の入力に供給される。制御回路８、９の第１と第２の入力端子＋、−にＶrampとＶdetが供給され、その出力が増幅器７の非反転入力＋に供給され、ＶrampよりもＶdetが低くなると制御回路８、９の出力はＶapcが低下するように誤差増幅器７を制御する。 （もっと読む）

【課題】レイアウト面積が小さな半導体記憶装置を提供する。
【解決手段】このＭＲＡＭでは、メモリブロックＭＢ１用のＤＬドライバ１０をトランジスタ２０，２１で構成し、メモリブロックＭＢ２内のアクセストランジスタ１９のサイズを適正化し、空いた領域にドライバトランジスタ２１を配置する。また、メモリブロックＭＢ２用のＤＬドライバ１４をトランジスタ２２，２３で構成し、メモリブロックＭＢ１内のアクセストランジスタ１９のサイズを適正化し、空いた領域にドライバトランジスタ２３を配置する。したがって、レイアウト面積が小さくなる。 （もっと読む）

【課題】小型化の進んだ回路セルでも回路信頼性の低下を防止できる回路レイアウトの設計方法を提供する。
【解決手段】ゲート電極１に電位差の大きい電源電位あるいは基準電位からのノイズの影響が及んで誤動作を起こしてしまうことを防ぐために、ゲート電極１に接続するプラグ５と電源電位あるいは基準電位が供給されるプラグ６との間は、プラグ５に電源電位あるいは基準電位からのノイズの影響が及ばない十分な距離だけ離間させるために、配線４下にて等間隔で配置されているプラグ６のうち、プラグ５（５Ａ）と十分離間していない配置位置６Ａに配置されるプラグ６のみを平面レイアウトの設計時に消去する。 （もっと読む）

【課題】ループプログラムを自動判別し、命令バッファに対するサイズ可変のロック制御による低電力化を行うことのできるデータプロセッサを提供する
【解決手段】データプロセッサ（１）の命令バッファ（２６）はフェッチされた命令を蓄積するメモリ部(４０)を制御するバッファ制御部(４４)を有し、バッファ制御部は、フェッチした条件分岐命令の実行履歴が条件成立を示唆するとき、フェッチした条件分岐命令の分岐方向が命令実行順とは逆方向であって、前記条件分岐命令による分岐元から分岐先までの命令アドレスの差分が命令バッファの記憶容量に納まる範囲であるとき、前記条件分岐命令による分岐元から分岐先までの命令列を命令バッファに保持する。保持した命令列の命令実行が繰り返される間は当該命令列の命令を命令バッファから命令デコーダに供給し、当該命令列の命令実行から抜けるとき当該命令列の保持を解除する。 （もっと読む）

【課題】アライメント時においてマスク設計等に制約がありアライメント・マークが隣接して配置されている場合、本来合せるべきアライメント・マークと間違えて違うマークをアライメントしてしまうことがある。オート・アライメントの場合は装置側での判断ができず、間違ったアライメント・マークのままアライメント終了し、露光される。現像後、合わせ検査を全数について行えば次工程に進むことなく検出されるが、ロットから数枚程度の抜き取り検査では検出されず次工程に進み製品不良となる。
【解決手段】本願発明は半導体装置等の露光における位置あわせにおいて、ターゲットのサーチ範囲を隣接するターゲットを含まないように限定することで、不所望なターゲットをサーチ対象ターゲットと誤認しないようにしたものである。 （もっと読む）

【課題】ＳＰＳＴスイッチなどにおいて信号の損失や端子間の干渉を抑制した半導体スイッチを提供する。
【解決手段】シャントＦＥＴ１，２は、第１配線Ｌ１を挟むように配置されている。また、２分割されたシャントＦＥＴ１，２は、シャントＦＥＴ１とシャントＦＥＴ２にそれぞれグランド端子ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２が接続されている。シャントＦＥＴ１，２のドレイン（もしくはソース）は、第１配線Ｌ１の２つの側面ＳＩＤＥ１，ＳＩＤＥ２で接続され、シャントＦＥＴ１，２のソース（もしくはドレイン）は、それぞれグランド端子ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２に接続されている。シャントＦＥＴ１，２の間に第１配線Ｌ１があることで、第１配線Ｌ１と接続される端子Ｔ２が、シリーズＦＥＴ３が配置される領域の端よりも中心に近い位置に配線することができる。 （もっと読む）