半導体装置およびその製造方法
【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現する。
【解決手段】メモリ用ｎＭＩＳのメモリゲート電極ＭＧの高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さよりも２０〜１００ｎｍ高く形成することにより、メモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさとする。また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。
【解決手段】メモリ用ｎＭＩＳのメモリゲート電極ＭＧの高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さよりも２０〜１００ｎｍ高く形成することにより、メモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさとする。また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造のメモリセルにより構成される不揮発性メモリを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００３−３０９１９３号公報（特許文献１）には、第１ゲート電極（コントロールゲート電極）と、絶縁膜および電荷蓄積領域を介して配置された第２ゲート電極（メモリゲート電極）とを有する不揮発性のメモリセルトランジスタにおいて、第１ゲート電極の基板表面からの高さが第２ゲート電極の基板表面からの高さまたは周辺回路に形成されたトランジスタのゲート電極の基板表面からの高さよりも低く加工された構造のメモリセルトランジスタが記載されている。
【０００３】
また、例えば特開２００２−２３１８２９号公報（特許文献２）には、選択ゲート電極の側面にゲート分離絶縁膜を介して制御ゲート電極が側壁状に形成され、制御ゲート電極と選択ゲート電極とは所定の高低差を有する不揮発性のメモリセルが開示されている。
【特許文献１】特開２００３−３０９１９３号公報
【特許文献２】特開２００２−２３１８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
【０００５】
そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ型メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【０００６】
ＭＯＮＯＳ型メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。さらにこの構造のメモリセルの場合、ＥＥＰＲＯＭのメモリセルと比べてディスターブの影響を受け易いので、選択ゲート電極を設けた２トランジスタ構成のスプリットゲート構造のメモリセルも提案されている。
【０００７】
しかしながら、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルについては、以下に説明する種々の技術的課題が存在する。
【０００８】
スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルには、選択ゲート電極の側面に絶縁膜を介して、サイドウォール形状のメモリゲート電極が自己整合により設けられたメモリセルがある。この場合、製造工程におけるフォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するメモリゲート電極のゲート長をフォトリソグラフィの最小解像寸法以下にできることから、フォトマスクを用いてメモリゲート電極を形成するメモリセルに比べて、より微細なメモリセルを実現することができる。
【０００９】
本発明者らは上記構造のメモリセルのさらなる微細化を検討しており、例えば現在１５０ｎｍである選択ゲート電極およびメモリゲート電極の基板表面からの高さを、さらに低い１００ｎｍ程度とするメモリセルの開発を行っている。しかし、選択ゲート電極およびメモリゲート電極の基板表面からの高さが低くなると、メモリゲート電極の側面に形成されるスペーサの幅が狭くなり、メモリゲート電極とソース領域との距離が短くなってディスターブ特性が劣化するという問題が生じてしまう。
【００１０】
また、周辺回路に形成されるトランジスタのさらなる微細化も検討しており、特に、シェアードコンタクト部における非導通不良を低減するために、ゲート電極の基板表面からの高さを低くすることが望まれている。ところで、周辺回路に形成されるトランジスタのゲート電極はメモリセルを構成する選択ゲート電極と同時に形成されている。このため、選択ゲート電極およびメモリゲート電極の基板表面からの高さを低くすることは、周辺回路に形成されるトランジスタのゲート電極の基板表面からの高さも低くなるので、シェアードコンタクト部における非導通不良が低減できることからも好ましい。しかし、前述したように、選択ゲート電極およびメモリゲート電極の基板表面からの高さを低くするとメモリセルのディスターブ特性が劣化することから、選択ゲート電極およびメモリゲート電極の基板表面からの高さを低くすることができず、従って、周辺回路に形成されるトランジスタのゲート電極の基板表面からの高さも低くすることができない。
【００１１】
また、選択ゲート電極とメモリゲート電極との間には絶縁膜が設けられてはいるが、選択ゲート電極およびメモリゲート電極の表面に自己整合法によりシリサイド層を形成すると、シリサイド層が絶縁膜を乗り越えて成長し、選択ゲート電極とメモリゲート電極とが短絡不良を生ずることがある。その対策として、本発明者らはメモリゲート電極を過剰にエッチンングして、メモリゲート電極の基板表面からの高さを選択ゲート電極および絶縁膜の基板表面からの高さよりも低くすることを検討した。しかし、メモリゲート電極を過剰にエッチングすると、基板に過剰なエッチングが入るまたはメモリゲート電極にダメージが入るため、外観異常やメモリセルの諸特性にばらつきが生じるなどの新たな問題が生じてしまう。
【００１２】
本発明の目的は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１５】
この実施の形態は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置であって、メモリ領域の第１領域に形成された選択用電界効果トランジスタと、メモリ領域の第２領域に形成されたメモリ用電界効果トランジスタと、周辺回路領域に形成された周辺用電界効果トランジスタとを有し、選択用電界効果トランジスタの選択ゲート電極とメモリ用電界効果トランジスタのメモリゲート電極との間に電荷を蓄積する機能を有する電荷蓄積層を含む絶縁膜が形成されており、選択ゲート電極の半導体基板の主面からの高さがメモリゲート電極の半導体基板の主面からの高さよりも５〜１００ｎｍ低く、周辺用電界効果トランジスタのゲート電極の半導体基板の主面からの高さが、選択ゲート電極の半導体基板の主面からの高さと同じかまたは低く形成されている。
【００１６】
また、この実施の形態は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを形成する半導体装置の製造方法であって、半導体基板の主面に第１絶縁膜を形成した後、第１絶縁膜上に第１導体膜および第３絶縁膜を順次堆積する工程、メモリ領域の第３絶縁膜および第１導体膜を順次エッチングして、第１領域に第１絶縁膜を介して第１導体膜からなる選択用電界効果トランジスタの選択ゲート電極を形成する工程、半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を形成した後、第２絶縁膜上に第２導体膜を形成する工程、メモリ領域の第２導体膜をエッチングして、第２領域に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を介して第２導体膜からなるメモリ用電界効果トランジスタのメモリゲート電極を形成する工程、第３絶縁膜を除去する工程、周辺回路領域の第１導体膜を加工して周辺用電界効果トランジスタのゲート電極を形成する工程、半導体基板の主面上に第４絶縁膜を形成した後、第４絶縁膜をエッチングして、選択用電界効果トランジスタの選択ゲート電極、メモリ用電界効果トランジスタのメモリゲート電極および周辺用電界効果トランジスタのゲート電極の側面にサイドウォールをそれぞれ形成する工程を有する。
【００１７】
また、この実施の形態は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを形成する半導体装置の製造方法であって、半導体基板の主面に第１絶縁膜を形成した後、第１絶縁膜上に第１導体膜および第３絶縁膜を順次堆積する工程、メモリ領域の第３絶縁膜および第１導体膜を順次エッチングして、第１領域に第１絶縁膜を介して第１導体膜からなる選択用電界効果トランジスタの選択ゲート電極を形成する工程、半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を形成した後、第２絶縁膜上に第２導体膜を形成する工程、メモリ領域の第２導体膜をエッチングして、第２領域に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を介して第２導体膜からなるメモリ用電界効果トランジスタのメモリゲート電極を形成する工程、周辺回路領域の第１導体膜の上面の第３絶縁膜を除去する工程、周辺回路領域の第１導体膜を加工して周辺用電界効果トランジスタのゲート電極を形成する工程、半導体基板の主面上に第４絶縁膜を形成した後、第４絶縁膜をエッチングして、選択用電界効果トランジスタの選択ゲート電極、メモリ用電界効果トランジスタのメモリゲート電極および周辺用電界効果トランジスタのゲート電極の側面にサイドウォールをそれぞれ形成する工程を有する。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、以下の実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２３】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
（実施の形態１）
本発明の実施の形態１である不揮発性メモリセルの構造の一例を図１および図２によって説明する。図１はチャネルをメモリゲート電極に対して交差する方向に沿って切断したメモリセルの要部断面図、図２は図１に示したメモリセルの一部を拡大して示す要部断面図、ならびに周辺回路領域に形成されたｎＭＩＳの要部断面図である。ここでは、スプリットゲート構造のサイドウォール方式メモリゲート電極乗り上げ型のメモリセルを例示している。
【００２５】
ここで、図２のメモリ領域は、図２８に示す不揮発性メモリセルの平面レイアウト図のＡ−Ａ’断面図である。また、図２の周辺回路領域として、本実施の形態ではＳＲＡＭのメモリセルを例示している。図２９に示すＳＲＡＭの平面レイアウト図のＢ−Ｂ’断面図が、図２の周辺回路領域である。すなわち、図３０の負荷用ＭＩＳ・ＦＥＴ（Ｑｐ１）のゲート電極と負荷用ＭＩＳ・ＦＥＴ（Ｑｐ２）のソース領域とを、１つのコンタクトホールで接続している断面図である。このようなコンタクトホールを、後述ではシェアードコンタクトホールと称する。
【００２６】
図３０は、ＳＲＡＭのメモリセルを示す等価回路図である。図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ，データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳ・ＦＥＴ（Ｑｄ１，Ｑｄ２）、一対の負荷用ＭＩＳ・ＦＥＴ（Ｑｐ１，Ｑｐ２）および一対の転送用ＭＩＳ・ＦＥＴ（Ｑｔ１，Ｑｔ２）により構成されている。駆動用ＭＩＳ・ＦＥＴ（Ｑｄ１，Ｑｄ２）および転送用ＭＩＳ・ＦＥＴ（Ｑｔ１，Ｑｔ２）はｎチャネル型ＭＩＳ・ＦＥＴで構成され、負荷用ＭＩＳ・ＦＥＴ（Ｑｐ１，Ｑｐ２）はｐチャネル型ＭＩＳ・ＦＥＴで構成されている。
【００２７】
メモリセルＭＣを構成する上記６個のＭＩＳ・ＦＥＴのうち、駆動用ＭＩＳ・ＦＥＴ（Ｑｄ１）および負荷用ＭＩＳ・ＦＥＴ（Ｑｐ１）は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳ・ＦＥＴ（Ｑｄ２）および負荷用ＭＩＳ・ＦＥＴ（Ｑｐ２）は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（蓄積ノードＡ，Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳ・ＦＥＴ（Ｑｔ１）のソース、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳ・ＦＥＴ（Ｑｔ２）のソース、ドレイン領域の一方に接続されている。
【００２８】
さらに、転送用ＭＩＳ・ＦＥＴ（Ｑｔ１）のソース、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳ・ＦＥＴ（Ｑｔ２）のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳ・ＦＥＴ（Ｑｐ１，Ｑｐ２）の各ソース領域）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳ・ＦＥＴ（Ｑｄ１，Ｑｄ２）の各ソース領域）は基準電圧（Ｖｓｓ）に接続されている。
【００２９】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳ・ＦＥＴ（Ｑｄ２）がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ”）になる。従って、駆動用ＭＩＳ・ＦＥＴ（Ｑｄ１）がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ，Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００３０】
転送用ＭＩＳ・ＦＥＴ（Ｑｔ１，Ｑｔ２）のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳ・ＦＥＴ（Ｑｔ１，Ｑｔ２）の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳ・ＦＥＴ（Ｑｔ１，Ｑｔ２）がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ，バーＤＬ）とが電気的に接続されるので、蓄積ノードＡ，Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ，／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００３１】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳ・ＦＥＴＱｔ１，Ｑｔ２をＯＮにしてデータ線ＤＬ，／ＤＬの情報を蓄積ノードＡ，Ｂに伝達する。
【００３２】
次に、メモリ領域に形成されたメモリセルＭＣ１の構造について説明する。
【００３３】
半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域にはメモリセルＭＣ１の選択用ｎＭＩＳ（第１電界効果トランジスタ）Ｑｎｃとメモリ用ｎＭＩＳ（第２電界効果トランジスタ）Ｑｎｍとが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄと、そのｎ−型の半導体領域２ａｄよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。また、このメモリセルＭＣ１のソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｓと、そのｎ−型の半導体領域２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ構造）。ｎ−型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣ１のチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣ１のチャネル領域側からｎ−型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。
【００３４】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極（第１ゲート電極）ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極（第２ゲート電極）ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣ１は半導体基板１に形成された素子分離部を介して隣接している。選択ゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばｎ型の低抵抗多結晶シリコンからなり、選択ゲート電極ＣＧのゲート長は、例えば８０〜１２０ｎｍ程度、メモリゲート電極ＭＧのゲート長は、例えば５０〜１００ｎｍ程度である。また、選択ゲート電極ＣＧの半導体基板１の主面からの高さは１００〜１５０ｎｍ程度であり、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも５〜１００ｎｍ程度高く形成されている。
【００３５】
さらに、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面には、例えばコバルトシリサイド等のようなシリサイド層３が形成されている。シリサイド層３の厚さは、例えば２０ｎｍ程度である。ＭＯＮＯＳ型メモリセルでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。このシリサイド層３は、ソース領域Ｓｒｍまたはドレイン領域Ｄｒｍを構成するｎ＋型の半導体領域２ｂの上面にも形成されている。
【００３６】
選択ゲート電極ＣＧと半導体基板１の主面との間には、例えば厚さ１〜５ｎｍ程度の薄い酸化シリコンからなるゲート絶縁膜（第１絶縁膜）４が設けられている。従って素子分離部上およびゲート絶縁膜４を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜４の下方の半導体基板１の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。この半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
【００３７】
メモリゲート電極ＭＧは選択ゲート電極ＣＧの側面に設けられており、ゲート絶縁膜として、絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔからなる積層膜（第２絶縁膜；以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。また絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図１では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
【００３８】
電荷蓄積層ＣＳＬは、例えば窒化シリコンからなり、その厚さは、例えば５〜２０ｎｍ程度である。絶縁膜６ｂ，６ｔは、例えば酸化シリコン等からなり、絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ程度、絶縁膜６ｔの厚さは、例えば４〜１５ｎｍ程度である。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成することもできる。さらに、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に設けられた絶縁膜６ｂの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの上面の半導体基板１の主面の高さとほぼ同じに形成され、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に設けられた絶縁膜６ｔおよび電荷蓄積層ＣＳＬの半導体基板１の主面からの高さは、メモリゲート電極ＭＧの上面の半導体基板１の主面からの高さとほぼ同じに形成されている。
【００３９】
選択ゲート電極ＣＧの片側面（メモリゲート電極ＭＧと反対側の側面、ドレイン領域Ｄｒｍ側の側面）およびメモリゲート電極ＭＧの片側面（選択ゲート電極ＣＧと反対側の側面、ソース領域Ｓｒｍ側の側面）にはそれぞれサイドウォールＳＷ１が形成されている。サイドウォールＳＷ１は、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなる積層膜（第４絶縁膜）により構成される。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ、酸化シリコン膜７ｔの厚さは、例えば５０ｎｍである。しかし、メモリゲート電極ＭＧの半導体基板１の主面からの高さが選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高いことから、メモリゲート電極ＭＧの片側面に設けられたサイドウォールＳＷ１の幅と選択ゲート電極ＣＧの片側面に設けられたサイドウォールＳＷ１の幅とは互いに異なる。すなわち、メモリゲート電極ＭＧの片側面に設けられたサイドウォールＳＷ１の幅が、選択ゲート電極ＣＧの片側面に設けられたサイドウォールＳＷ１の幅よりも大きくなり、メモリゲート電極ＭＧの片側面に設けられたサイドウォールＳＷ１の幅は、例えば５０ｎｍ、選択ゲート電極ＣＧの片側面に設けられたサイドウォールＳＷ１の幅は、例えば４０ｎｍとなる。
【００４０】
さらに、メモリゲート電極ＭＧの選択ゲート電極ＣＧ側の片側面で、かつ選択ゲート電極ＣＧの上面には、メモリゲート電極ＭＧのサイドウォールＳＷ１と同一層の酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなる積層膜により構成されるサイドウォールＳＷ２が形成されている。選択ゲート電極ＣＧの上面に設けられたサイドウォールＳＷ２の幅は、例えば１５ｎｍである。従って、このサイドウォールＳＷ２と、前述した絶縁膜６ｔおよび電荷蓄積層ＣＳＬとが壁となり、選択ゲート電極ＣＧの上面に形成されるシリサイド層３とメモリゲート電極ＭＧの上面に形成されるシリサイド層３との短絡を抑制することができる。
【００４１】
上記絶縁膜６ｂの下方、ｐ型の半導体領域５とソース領域Ｓｒｍとの間の半導体基板１の主面には、例えばヒ素またはリンが導入されてｎ型の半導体領域８が形成されている。この半導体領域８は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域８によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。メモリセルＭＣ１は、例えば窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる積層膜により構成される層間絶縁膜９により覆われており、層間絶縁膜９にはドレイン領域Ｄｒｍに達するコンタクトホールＣＮＴが形成されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介してメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向に延在する第１層配線Ｍ１が接続されている。
【００４２】
次に、周辺回路領域に形成された周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）の構造について説明する。周辺用第１ｎＭＩＳ（Ｑ１）と周辺用第２ｎＭＩＳ（Ｑ２）とはほぼ同じ構造を有している。しかし、周辺用第１ｎＭＩＳ（Ｑ１）の一方のソース・ドレイン領域ＳＤに達するコンタクトホールＣ１、および周辺用第１ｎＭＩＳ（Ｑ１）の他方のソース・ドレイン領域ＳＤと周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２とに達する共通のコンタクトホール（シェアードコンタクトホール）Ｃ２が形成されており、シェアードコンタクトホールＣ２に埋め込まれたプラグＰＬＧを介して周辺用第１ｎＭＩＳ（Ｑ１）の一方のソース・ドレイン領域ＳＤと周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２とが電気的に接続されている。図２には、周辺回路領域に隣接して形成された周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）におけるシェアードコンタクト部の要部断面図を示している。
【００４３】
半導体基板１の主面には、素子分離部ＳＧＩによって周囲を規定された活性領域が形成されており、この活性領域の主面に周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（第３電界効果トランジスタ）Ｑ２が配置されている。
【００４４】
半導体基板１の主面には、選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４と同一層の絶縁膜からなる周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）のゲート絶縁膜４が形成されている。従って、ゲート絶縁膜４の厚さは、例えば１〜５ｎｍ程度である。さらにその上には、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の導体膜からなる周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極（第３ゲート電極）Ｇ２が形成されている。ゲート電極Ｇ１，Ｇ２の厚さは、例えば１００〜１５０ｎｍ程度であり、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さと同じかまたはそれよりも低く形成されている。ゲート電極Ｇ１，Ｇ２のゲート長は、例えば６５ｎｍ程度である。
【００４５】
さらにゲート電極Ｇ１，Ｇ２の側面には、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの側面およびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの側面に形成されたサイドウォールＳＷ１，ＳＷ２と同一層の絶縁膜からなるサイドウォールＳＷ３が形成されている。しかし、ゲート電極Ｇ１，Ｇ２は、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の導体膜から形成されており、またゲート電極Ｇ１，Ｇ２の半導体基板１の主面からの高さは、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さと同じかまたはそれよりも低いことから、サイドウォールＳＷ３の幅は、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの側面に形成されたサイドウォールＳＷ１の幅と同じかまたはそれよりも小さくなり、例えば３５ｎｍ以下である。
【００４６】
周辺用第１ｎＭＩＳ（Ｑ１）のソース・ドレイン領域ＳＤは、相対的に低濃度のｎ−型の半導体領域１０と、そのｎ−型の半導体領域１０よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域１１とを有するＬＤＤ構造からなる。ｎ−型の半導体領域１０は、周辺用第１ｎＭＩＳ（Ｑ１）のチャネル領域側に配置され、ｎ＋型の半導体領域１１は、周辺用第１ｎＭＩＳ（Ｑ１）のチャネル領域側からｎ−型の半導体領域１０分だけ離れた位置に配置されている。図示は省略するが、周辺用第２ｎＭＩＳ（Ｑ２）も同様に、ソース・ドレイン領域ＳＤは、相対的に低濃度のｎ−型の半導体領域１０と、そのｎ−型の半導体領域１０よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域１１とを有するＬＤＤ構造からなる。
【００４７】
周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）は層間絶縁膜９により覆われている。層間絶縁膜９には周辺用第１ｎＭＩＳ（Ｑ１）の一方のソール・ドレイン領域ＳＤに達するコンタクトホールＣ１が形成されている。また、層間絶縁膜９には周辺用第１ｎＭＩＳ（Ｑ１）の他方のソース・ドレイン領域ＳＤと周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２との両者に達するシェアードコンタクトホールＣ２が形成されている。コンタクトホールＣ１に埋め込まれたプラグＰＬＧを介して、周辺用第１ｎＭＩＳ（Ｑ１）の一方のソース・ドレイン領域ＳＤには第１層配線Ｍ１が電気的に接続されている。また、シェアードコンタクトホールＣ２に埋め込まれたプラグＰＬＧを介して、周辺用第１ｎＭＩＳ（Ｑ１）の他方のソース・ドレイン領域ＳＤと周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２とが電気的に接続されている。
【００４８】
このように、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの半導体基板１の主面からの高さと選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さとを互いに異なる高さとし、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの半導体基板１の主面からの高さを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高い独自の高さに設定することにより、メモリセルＭＣ１のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさに形成することができる。
【００４９】
また、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を大きく形成しても、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さをメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの半導体基板１の主面からの高さよりも低い独自の高さに設定することにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面（ドレイン領域Ｄｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、メモリ用ＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅よりも小さく形成することができる。従って、選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧの半導体基板１の主面からの高さと同じかまたはそれよりも低く形成されたゲート電極Ｇ２を有する周辺回路領域に形成される周辺用第２ｎＭＩＳ（Ｑ２）では、ゲート電極Ｇ２の両側面に形成されるサイドウォールＳＷ３の幅を選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧの片側面（ドレイン領域Ｄｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅と同じかまたは小さく形成することができる。その結果、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐことができるので、ソース・ドレイン領域ＳＤとプラグＰＬＧとの非導通不良を低減することができる。
【００５０】
これらのことから、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を相対的に大きくすることにより、所望するメモリセルＭＣ１のディスターブ特性を得ることができ、さらに、周辺回路領域に形成される周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面に形成されるサイドウォールＳＷ３の幅を相対的に小さくすることにより、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防いで、シェアードコンタクトホールＣ２における非導通不良を低減することができる。
【００５１】
次に、半導体装置の製造方法の第１例（選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さと周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の半導体基板１の主面からの高さとが同じ場合）を図３〜図１６を用いて説明する。図３〜図１６は半導体装置の製造工程中にけるメモリ領域および周辺回路領域の要部断面図であり、前記図２に示したメモリセルＭＣ１、ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）の要部断面図と同じ箇所を示す。
【００５２】
まず、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。
【００５３】
次に、図３に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷおよびｐウェルＰＷを形成する。続いて半導体基板１の主面にｐ型不純物、例えばボロンをイオン注入法により導入する。これにより半導体基板１の主面に、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域５を形成し、周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）のチャネル形成用のｐ型の半導体領域５を形成する。選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域と周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）のチャネル形成用の半導体領域とを異なる工程で形成してもよい。
【００５４】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜４を形成する。続いて、半導体基板１の主面上に、例えば低抵抗多結晶シリコンからなる導体膜ＰＯＬ、および例えば酸化シリコンまたは窒化シリコンからなる絶縁膜（第３絶縁膜）１２をＣＶＤ（Chemical Vapor Deposition）法により堆積する。導体膜ＰＯＬの厚さは、例えば１４０ｎｍ程度、絶縁膜１２の厚さは、例えば２０〜１００ｎｍ程度である。その後、メモリ領域の絶縁膜１２および導体膜ＰＯＬをリソグラフィ技術およびドライエッチング技術により順次パターニングすることにより、導体膜ＰＯＬからなる選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを形成する。選択ゲート電極ＣＧのゲート長Ｌｃｇは、例えば１００ｎｍ程度である。
【００５５】
次に、図４に示すように、絶縁膜１２および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ、ならびにレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域８を形成する。
【００５６】
次に、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜６ｔを順次形成する。絶縁膜６ｂは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜６ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば４〜１５ｎｍ程度を例示することができる。また、電荷蓄積層ＣＳＬは、シリコンナノドットで形成してもよい。
【００５７】
次に、半導体基板１の主面上に低抵抗多結晶シリコンからなるメモリゲート形成用の導体膜を堆積する。この導体膜はＣＶＤ法により形成され、その厚さは、例えば５０〜１００ｎｍ程度である。続いて、リソグラフィ技術およびドライエッチング技術により、この導体膜を異方性のドライエッチング法でエッチバックすることにより、図５に示すように、絶縁膜１２および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜の両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１３を形成する。
【００５８】
次に、図６に示すように、レジストパターンをマスクとして、そこから露出するサイドウォール１３をエッチングして、絶縁膜１２および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜の片側面のみにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ（サイドウォール１３）を形成する。メモリゲート電極ＭＧのゲート長Ｌｍｇは、例えば６５ｎｍ程度である。
【００５９】
次に、図７に示すように、絶縁膜１２および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜とメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとの間、および半導体基板１とメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００６０】
次に、図８に示すように、半導体基板１の主面上にハードマスクとして使用できる有機材料、例えばＢＡＲＣ（Bottom Anti Reflective Coating）膜１４を塗布法により堆積する。続いて、図９に示すように、ドライエッチング法により、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面および周辺回路領域の導体膜ＰＯＬの上面の絶縁膜１２を除去する。このとき、絶縁膜１２上に形成されているＢＡＲＣは薄いので、絶縁膜１２に対するエッチングを行うとＢＡＲＣが膜減りし、続いて絶縁膜１２が選択的に除去される。その後、半導体基板１の主面上に残存しているＢＡＲＣ膜１４および絶縁膜６ｔを除去する。
【００６１】
次に、図１０に示すように、周辺回路領域の導体膜ＰＯＬをリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導体膜ＰＯＬからなる周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２を形成する。活性領域におけるゲート電極Ｇ１，Ｇ２のゲート長Ｌｇは、例えば１００ｎｍ程度である。続いて、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜１５をＣＶＤ法により堆積する。
【００６２】
次に、図１１に示すように、絶縁膜１５を異方性のドライエッチング法でエッチバックすることにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１の両側面および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面にそれぞれサイドウォール１６を形成する。サイドウォール１６のスペーサ長は、例えば６ｎｍ程度である。これにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１６によって覆うことができる。
【００６３】
次に、図１２に示すように、その端部が選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。
【００６４】
続いて、上記レジストパターンを除去した後、その端部が選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。なお、ここでは、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成したが、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
【００６５】
続いて、周辺回路領域の周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２およびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域１０を周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２に対して自己整合的に形成する。このｎ−型の半導体領域１０は前述のｎ−型の半導体領域２ａｓまたはｎ−型の半導体領域２ａｄと同時に形成することもできる。
【００６６】
次に、図１３に示すように、半導体基板１の主面上に、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔをＣＶＤ法により順次堆積し、これらを異方性のドライエッチング法でエッチバックすることにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の片側面およびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの選択ゲート電極ＣＧと反対側の片側面にサイドウォールＳＷ１を形成し、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの選択ゲート電極ＣＧ側の片側面で、かつ選択ゲート電極ＣＧの上面にサイドウォールＳＷ２を形成し、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１の両側面および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面にサイドウォールＳＷ３を形成する。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ程度、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ程度および酸化シリコン膜７ｔの厚さは、例えば５０ｎｍ程度である。
【００６７】
次に、図１４に示すように、サイドウォールＳＷ１をマスクとしてｎ型不純物、例えばヒ素およびリンをメモリ領域の半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに対して自己整合的に形成する。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。続いて、サイドウォールＳＷ３をマスクとしてｎ型不純物、例えばヒ素およびリンを周辺回路領域の半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域１１を周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２に対して自己整合的に形成する。これにより、ｎ−型の半導体領域１０とｎ＋型の半導体領域１１とからなるソース・ドレイン領域ＳＤが形成される。このｎ＋型の半導体領域１１は前述のｎ＋型の半導体領域２ｂと同時に形成することもできる。
【００６８】
次に、図１５に示すように、メモリ領域では選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面、ならびにｎ＋型の半導体領域２ｂの表面に、周辺回路領域では周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の上面、ならびにｎ＋型の半導体領域１１の表面に、シリサイド層、例えばコバルトシリサイド（ＣｏＳｉ２）層１７を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。まず、半導体基板１の主面上にスパッタリング法によりコバルト膜を堆積する。続いて、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、コバルト膜と選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを構成する多結晶シリコン、コバルト膜とメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧを構成する多結晶シリコン、コバルト膜と周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１を構成する多結晶シリコン、コバルト膜と周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２を構成する多結晶シリコン、およびコバルト膜と半導体基板１（ｎ＋型の半導体領域２ｂ，１１）を構成する単結晶シリコンとを反応させてコバルトシリサイド層１７を形成する。その後、未反応のコバルト膜を除去する。
【００６９】
コバルトシリサイド層１７を形成することにより、コバルトシリサイド層１７と、その上部に形成されるプラグ等との接触抵抗を低減することができ、またメモリ領域では選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができ、周辺回路領域では周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２、ソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
【００７０】
また、本実施の形態１によるメモリセルＭＣ１では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ上にサイドウォールＳＷ２が形成されており、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に、選択ゲート電極ＣＧの上面よりも５〜１００ｎｍ程度高く絶縁膜６ｔおよび電荷蓄積層ＣＳＬからなる壁が形成されているので、自己整合法によりコバルトシリサイド層１７を形成しても、これらサイドウォールＳＷ２および壁を越えてコバルトシリサイド層１７は形成されず、選択ゲート電極ＣＧの上面に形成されたコバルトシリサイド層１７とメモリゲート電極ＭＧの上面に形成されたコバルトシリサイド層１７との接触を防ぐことができる。
【００７１】
また、シリサイド層１７として、コバルトシリサイドに代えてニッケルシリサイド（ＮｉＳｉ）を用いても良い。この場合、コバルトシリサイドと同様の効果が得られると共に、更に接触抵抗を低減することができる。
【００７２】
次に、図１６に示すように、半導体基板１の主面上に、例えば窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる層間絶縁膜９をＣＶＤ法により形成する。続いて層間絶縁膜９にコンタクトホールＣＮＴ，Ｃ１，Ｃ２を形成した後、コンタクトホールＣＮＴ、Ｃ１，Ｃ２内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜９上に、例えば銅またはアルミニウムを主成分とする第１層配線Ｍ１を形成することによって、前記図２に示すメモリセルＭＣ１、ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）が略完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
【００７３】
このように、本実施の形態１によれば、選択ゲート電極ＣＧ、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１、及び、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さをメモリゲート電極ＭＧよりも低くすることができる。これによって、メモリ領域に形成されるメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を相対的に大きくすることにより、所望するメモリセルＭＣ１のディスターブ特性を得ることができる。さらに、周辺回路領域に形成される周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面に形成されるサイドウォールＳＷ３の幅を相対的に小さくすることにより、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防いで、シェアードコンタクトホールＣ２における非導通不良を低減することができる。
【００７４】
（実施の形態２）
本実施の形態２による半導体装置の製造方法の第２例（選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の半導体基板１の主面からの高さが低い場合）を図１７〜図１９を用いて説明する。
【００７５】
図１７は、本発明の実施の形態２によるメモリ領域に形成されたメモリセルの要部断面図、ならびに周辺回路領域に形成された周辺用第１ｎＭＩＳおよび周辺用第２ｎＭＩＳの要部断面図である。
【００７６】
図１８および図１９は、半導体装置の製造工程中にけるメモリ領域および周辺回路領域の要部断面図であり、前記図２に示したメモリセルＭＣ１、ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）の要部断面図と同じ箇所を示す。
【００７７】
まず、前述した本実施の形態１による半導体装置の製造方法の第１例と同様にして、前述した図７に示したように、半導体基板１の主面のメモリ領域に選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のゲート電極ＭＧを形成する。ここまでの工程は、前述した本実施の形態１の半導体装置の製造方法の第１例と同様であるため、その説明は省略する。
【００７８】
次に、図１８に示すように、半導体基板１の主面上にハードマスクとして使用できる有機材料、例えばＢＡＲＣ（Bottom Anti Reflective Coating）膜１４およびレジスト膜１８を塗布法により順次堆積し、メモリ領域のみにレジスト膜１８を残す。
【００７９】
次に、図１９に示すように、ドライエッチング法により、周辺回路領域のＢＡＲＣ膜１４を所定の厚さとした後（または周辺回路領域のＢＡＲＣ膜１４を除去し、さらに導体膜ＰＯＬの上面の絶縁膜１２を所定の厚さとした後）、レジスト膜１８を除去して、さらにドライエッチング法により、ＢＡＲＣ膜１４および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面および周辺回路領域の導体膜ＰＯＬの上面の絶縁膜１２を除去する。
【００８０】
ここで、周辺回路領域のＢＡＲＣ膜１４を除去し、さらに導体膜ＰＯＬの上面の絶縁膜１２を所定の厚さとした後に、レジスト膜１８を除去して、さらにドライエッチング法により、ＢＡＲＣ膜１４および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面および周辺回路領域の導体膜ＰＯＬの上面の絶縁膜１２を除去してもよい。
【００８１】
このとき、周辺回路領域のＢＡＲＣ膜１４の厚さがメモリ領域のＢＡＲＣ膜１４の厚さよりも薄く加工されているので、周辺回路領域の導体膜ＰＯＬの上面の絶縁膜１２がメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面の絶縁膜１２よりも早くエッチング除去される。そこで、周辺回路領域の導体膜ＰＯＬを露出させた後、ドライエッチング法により周辺回路領域の導体膜ＰＯＬを所望する厚さまでエッチングする。その後、メモリ領域の半導体基板１の主面上に残存しているＢＡＲＣ膜１４および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面の絶縁膜１２を除去する。
【００８２】
その後は、前述した本実施の形態１による半導体装置の製造方法の第１例と同様の製造過程を用いて、メモリセルＭＣ１、周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）、第１層配線Ｍ１等を形成することによって、メモリセルＭＣ１ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）が略完成する。
【００８３】
図１７の破線に示すように、本実施の形態２の効果としては、実施の形態１と比較して、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１、および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを、選択ゲート電極ＣＧの高さよりも低くすることができる。従って、サイドウォールＳＷ３の幅を更に小さくすることができるので、シェアードコンタクトホールＣ２における非導通不良を、実施の形態１よりも更に低減することができる。
【００８４】
（実施の形態３）
本発明の実施の形態３によるメモリセルの構造の一例を図２０によって説明する。図２０はチャネルをメモリゲート電極に対して交差する方向に沿って切断したメモリセルの一部を拡大して示す要部断面図である。ここでは、スプリットゲート構造のサイドウォール方式メモリゲート電極乗り上げ型のメモリセルを例示している。周辺回路領域に形成されるｎＭＩＳの構造は、前述した実施の形態１において説明した周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）と同様であるので、ここでの説明は省略する。
【００８５】
メモリセルＭＣ２は、前述した実施の形態１によるメモリセルＭＣ１と同様に、選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とから構成されている。選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとは隣接して延在しており、選択ゲート電極ＣＧの半導体基板１の主面からの高さがメモリゲート電極ＭＧの半導体基板１の主面からの高さよりも低く形成されている。また、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁は絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬによりなされている。選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に設けられた絶縁膜６ｂの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの上面の半導体基板１の主面の高さと同じに形成され、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に設けられた絶縁膜６ｔおよび電荷蓄積層ＣＳＬの半導体基板１の主面からの高さは、メモリゲート電極ＭＧの上面の半導体基板１の主面からの高さと同じに形成されている。また、ドレイン領域Ｄｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄと、そのｎ−型の半導体領域２ａｄよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有し、ソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｓと、そのｎ−型の半導体領域２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している。また、選択ゲート電極ＣＧの片側面（メモリゲート電極ＭＧと反対側の側面、ドレイン領域Ｄｒｍ側の側面）およびメモリゲート電極ＭＧの片側面（選択ゲート電極ＣＧと反対側の側面、ソース領域Ｓｒｍ側の側面）にはそれぞれサイドウォールＳＷ１が形成されている。
【００８６】
しかし、前述した実施の形態１のメモリセルＭＣ１では、メモリゲート電極ＭＧの選択ゲート電極ＣＧ側の側面で、かつ選択ゲート電極ＣＧの上面に、メモリゲート電極ＭＧのサイドウォールＳＷ１と同一層の酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなるサイドウォールＳＷ２を形成し、このサイドウォールＳＷ２、ならびに絶縁膜６ｔおよび電荷蓄積層ＣＳＬにより選択ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁したが、本実施の形態３によるメモリセルＭＣ２では、選択ゲート電極ＣＧの全上面に絶縁膜１２が形成されており、この絶縁膜１２、ならびに絶縁膜６ｔおよび電荷蓄積層ＣＳＬにより選択ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁している。
【００８７】
さらに、シリサイド層３は、メモリ領域ではメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面、およびソース領域Ｓｒｍまたはドレイン領域Ｄｒｍを構成するｎ＋型の半導体領域２ｂの上面に形成されており、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面には形成されていない。従って、シリサイド層３を介した選択ゲート電極ＣＧとメモリゲート電極ＭＧとの短絡は生じない。
【００８８】
このように、選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧの全上面に絶縁膜１２を形成することによっても、前述した実施の形態１と同様に、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの半導体基板１の主面からの高さを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く形成することができ、また、周辺回路領域に形成される周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２を選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一の導体膜および同一の製造工程で形成することにより、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の半導体基板１の主面からの高さを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さと同じかまたはそれよりも低く形成することができる。
【００８９】
これにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を相対的に大きくすることにより、所望するメモリセルＭＣ２のディスターブ特性を得ることができ、同時に、周辺回路領域に形成される周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を相対的に小さくすることにより、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防いで、シェアードコンタクトホールＣ２における非導通不良を低減することができる。
【００９０】
次に、本実施の形態３による半導体装置の製造方法の一例を図２１〜図２７を用いて説明する。図２１〜図２７は半導体装置の製造工程中にけるメモリ領域および周辺回路領域の要部断面図であり、前記図２０に示したメモリセルＭＣ２、ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）の要部断面図と同じ箇所を示す。
【００９１】
まず、前述した本実施の形態１による半導体装置の製造方法の第１例と同様にして、前述した図７に示したように、半導体基板１の主面のメモリ領域に選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のゲート電極ＭＧを形成する。ここまでの製造過程は、前述した本実施の形態１の半導体装置の製造方法の第１例と同様であるため、その説明は省略する。
【００９２】
次に、図２１に示すように、ドライエッチング法により、周辺回路領域の導体膜ＰＯＬの上面の絶縁膜１２を除去する。この後、さらに周辺回路領域の露出した導体膜ＰＯＬをエッチングすることにより、周辺回路領域の導体膜ＰＯＬの厚さをメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧの厚さよりも薄く加工することもできる。次に、図２２に示すように、周辺回路領域の導体膜ＰＯＬをリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導体膜ＰＯＬからなる周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２を形成する。活性領域におけるゲート電極Ｇ１，Ｇ２のゲート長Ｌｇは、例えば１００ｎｍ程度である。
【００９３】
次に、図２３に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１の両側面および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面にそれぞれサイドウォール１６を形成する。サイドウォール１６のスペーサ長は、例えば６ｎｍ程度である。これにより、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１６によって覆うことができる。
【００９４】
次に、図２４に示すように、前述した実施の形態１と同様にして、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに対して自己整合的に形成し、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧに対して自己整合的に形成し、半導体基板１の主面にｎ−型の半導体領域１０を周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２に対して自己整合的に形成する。
【００９５】
次に、図２５に示すように、半導体基板１の主面上に、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔをＣＶＤ法により順次堆積し、これらを異方性のドライエッチング法でエッチバックすることにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１の両側面および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面に酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなるサイドウォールＳＷ１，ＳＷ３を形成する。
【００９６】
次に、図２６に示すように、前述した実施の形態１と同様にして、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに対して自己整合的に形成する。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。続いて、半導体基板１の主面にｎ＋型の半導体領域１１を周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２に対して自己整合的に形成する。これにより、ｎ−型の半導体領域１０とｎ＋型の半導体領域１１とからなるソース・ドレイン領域ＳＤが形成される。
【００９７】
次に、図２７に示すように、前述した実施の形態１と同様にして、メモリ領域ではメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面、ならびにｎ＋型の半導体領域２ｂの表面に、周辺回路領域では周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の上面、ならびにｎ＋型の半導体領域１１の表面に、シリサイド層、例えばコバルトシリサイド層１７を自己整合法、例えばサリサイドプロセスにより形成する。
【００９８】
その後は、前述した本実施の形態１による半導体装置の製造方法の第１例と同様の製造過程を用いて、第１層配線Ｍ１等を形成することによって、メモリセルＭＣ２ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）が略完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
【００９９】
このように、本実施の形態３によれば、前述した実施の形態１と同様の効果が得られる。
【０１００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０１】
本発明は、絶縁膜を介して隣接して形成される第１ゲート電極と第２ゲート電極とを備える半導体素子、特に２トランジスタ構成のスプリットゲート構造のメモリセルを有する半導体装置に利用することができる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態１によるチャネルをメモリゲート電極に対して交差する方向に沿って切断したメモリセルの要部断面図である。
【図２】本発明の実施の形態１によるメモリ領域に形成されたメモリセルの要部断面図、ならびに周辺回路領域に形成された周辺用第１ｎＭＩＳおよび周辺用第２ｎＭＩＳの要部断面図である。
【図３】本発明の実施の形態１の第１例による半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】本発明の実施の形態２によるメモリ領域に形成されたメモリセルの要部断面図、ならびに周辺回路領域に形成された周辺用第１ｎＭＩＳおよび周辺用第２ｎＭＩＳの要部断面図である。
【図１８】本発明の実施の形態２よる半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】本発明の実施の形態３によるメモリ領域に形成されたメモリセルの要部断面図、ならびに周辺回路領域に形成された周辺用第１ｎＭＩＳおよび周辺用第２ｎＭＩＳの要部断面図である。
【図２１】本発明の実施の形態３による半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】本実施の形態で示す不揮発性メモリセルの平面レイアウト図である。
【図２９】本実施の形態で示すＳＲＡＭの平面レイアウト図である。
【図３０】図２９に示すＳＲＡＭの等価回路図である。
【符号の説明】
【０１０３】
１ 半導体基板
２ａｄ 半導体領域
２ａｓ 半導体領域
２ｂ 半導体領域
３ シリサイド層
４ ゲート絶縁膜（第１絶縁膜）
５ 半導体領域
６ｂ 絶縁膜
６ｔ 絶縁膜
７ｂ，７ｔ 酸化シリコン膜
７ｍ 窒化シリコン膜
８ 半導体領域
９ 層間絶縁膜
９ａ 窒化シリコン膜
９ｂ 酸化シリコン膜
１０ 半導体領域
１１ 半導体領域
１２ 絶縁膜（第３絶縁膜）
１３ サイドウォール
１４ ＢＡＲＣ膜
１５ 絶縁膜
１６ サイドウォール
１７ コバルトシリサイド層
１８ レジスト膜
Ａ，Ｂ 蓄積ノード
Ｃ１ コンタクトホール
Ｃ２ シェアードコンタクトホール
ＣＧ 選択ゲート電極（第１ゲート電極）
ＣＮＴ コンタクトホール
ＣＳＬ 電荷蓄積層
ＤＬ，／ＤＬ データ線
Ｄｒｍ ドレイン領域
Ｇ１ ゲート電極
Ｇ２ ゲート電極（第３ゲート電極）
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｍ１ 第１層配線
ＭＣ，ＭＣ１，ＭＣ２ メモリセル
ＭＧ メモリゲート電極（第２ゲート電極）
ＮＷ 埋め込みｎウェル
ＰＬＧ プラグ
ＰＯＬ 導体膜
ＰＷ ｐウェル
Ｑ１ 周辺用第１ｎＭＩＳ
Ｑ２ 周辺用第２ｎＭＩＳ（第３電界効果トランジスタ）
Ｑｎｃ 選択用ｎＭＩＳ（第１電界効果トランジスタ）
Ｑｎｍ メモリ用ｎＭＩＳ（第２電界効果トランジスタ）
Ｑｄ１，Ｑｄ２ 駆動用ＭＩＳ・ＦＥＴ
Ｑｐ１，Ｑｐ２ 負荷用ＭＩＳ・ＦＥＴ
Ｑｔ１，Ｑｔ２ 転送用ＭＩＳ・ＦＥＴ
ＳＤ ソース・ドレイン領域
ＳＧＩ 素子分離部
Ｓｒｍ ソース領域
ＳＷ１ サイドウォール（第１サイドウォール）
ＳＷ２ サイドウォール（第２サイドウォール）
ＳＷ３ サイドウォール（第３サイドウォール）
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造のメモリセルにより構成される不揮発性メモリを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００３−３０９１９３号公報（特許文献１）には、第１ゲート電極（コントロールゲート電極）と、絶縁膜および電荷蓄積領域を介して配置された第２ゲート電極（メモリゲート電極）とを有する不揮発性のメモリセルトランジスタにおいて、第１ゲート電極の基板表面からの高さが第２ゲート電極の基板表面からの高さまたは周辺回路に形成されたトランジスタのゲート電極の基板表面からの高さよりも低く加工された構造のメモリセルトランジスタが記載されている。
【０００３】
また、例えば特開２００２−２３１８２９号公報（特許文献２）には、選択ゲート電極の側面にゲート分離絶縁膜を介して制御ゲート電極が側壁状に形成され、制御ゲート電極と選択ゲート電極とは所定の高低差を有する不揮発性のメモリセルが開示されている。
【特許文献１】特開２００３−３０９１９３号公報
【特許文献２】特開２００２−２３１８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
【０００５】
そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ型メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【０００６】
ＭＯＮＯＳ型メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。さらにこの構造のメモリセルの場合、ＥＥＰＲＯＭのメモリセルと比べてディスターブの影響を受け易いので、選択ゲート電極を設けた２トランジスタ構成のスプリットゲート構造のメモリセルも提案されている。
【０００７】
しかしながら、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルについては、以下に説明する種々の技術的課題が存在する。
【０００８】
スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルには、選択ゲート電極の側面に絶縁膜を介して、サイドウォール形状のメモリゲート電極が自己整合により設けられたメモリセルがある。この場合、製造工程におけるフォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するメモリゲート電極のゲート長をフォトリソグラフィの最小解像寸法以下にできることから、フォトマスクを用いてメモリゲート電極を形成するメモリセルに比べて、より微細なメモリセルを実現することができる。
【０００９】
本発明者らは上記構造のメモリセルのさらなる微細化を検討しており、例えば現在１５０ｎｍである選択ゲート電極およびメモリゲート電極の基板表面からの高さを、さらに低い１００ｎｍ程度とするメモリセルの開発を行っている。しかし、選択ゲート電極およびメモリゲート電極の基板表面からの高さが低くなると、メモリゲート電極の側面に形成されるスペーサの幅が狭くなり、メモリゲート電極とソース領域との距離が短くなってディスターブ特性が劣化するという問題が生じてしまう。
【００１０】
また、周辺回路に形成されるトランジスタのさらなる微細化も検討しており、特に、シェアードコンタクト部における非導通不良を低減するために、ゲート電極の基板表面からの高さを低くすることが望まれている。ところで、周辺回路に形成されるトランジスタのゲート電極はメモリセルを構成する選択ゲート電極と同時に形成されている。このため、選択ゲート電極およびメモリゲート電極の基板表面からの高さを低くすることは、周辺回路に形成されるトランジスタのゲート電極の基板表面からの高さも低くなるので、シェアードコンタクト部における非導通不良が低減できることからも好ましい。しかし、前述したように、選択ゲート電極およびメモリゲート電極の基板表面からの高さを低くするとメモリセルのディスターブ特性が劣化することから、選択ゲート電極およびメモリゲート電極の基板表面からの高さを低くすることができず、従って、周辺回路に形成されるトランジスタのゲート電極の基板表面からの高さも低くすることができない。
【００１１】
また、選択ゲート電極とメモリゲート電極との間には絶縁膜が設けられてはいるが、選択ゲート電極およびメモリゲート電極の表面に自己整合法によりシリサイド層を形成すると、シリサイド層が絶縁膜を乗り越えて成長し、選択ゲート電極とメモリゲート電極とが短絡不良を生ずることがある。その対策として、本発明者らはメモリゲート電極を過剰にエッチンングして、メモリゲート電極の基板表面からの高さを選択ゲート電極および絶縁膜の基板表面からの高さよりも低くすることを検討した。しかし、メモリゲート電極を過剰にエッチングすると、基板に過剰なエッチングが入るまたはメモリゲート電極にダメージが入るため、外観異常やメモリセルの諸特性にばらつきが生じるなどの新たな問題が生じてしまう。
【００１２】
本発明の目的は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１５】
この実施の形態は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置であって、メモリ領域の第１領域に形成された選択用電界効果トランジスタと、メモリ領域の第２領域に形成されたメモリ用電界効果トランジスタと、周辺回路領域に形成された周辺用電界効果トランジスタとを有し、選択用電界効果トランジスタの選択ゲート電極とメモリ用電界効果トランジスタのメモリゲート電極との間に電荷を蓄積する機能を有する電荷蓄積層を含む絶縁膜が形成されており、選択ゲート電極の半導体基板の主面からの高さがメモリゲート電極の半導体基板の主面からの高さよりも５〜１００ｎｍ低く、周辺用電界効果トランジスタのゲート電極の半導体基板の主面からの高さが、選択ゲート電極の半導体基板の主面からの高さと同じかまたは低く形成されている。
【００１６】
また、この実施の形態は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを形成する半導体装置の製造方法であって、半導体基板の主面に第１絶縁膜を形成した後、第１絶縁膜上に第１導体膜および第３絶縁膜を順次堆積する工程、メモリ領域の第３絶縁膜および第１導体膜を順次エッチングして、第１領域に第１絶縁膜を介して第１導体膜からなる選択用電界効果トランジスタの選択ゲート電極を形成する工程、半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を形成した後、第２絶縁膜上に第２導体膜を形成する工程、メモリ領域の第２導体膜をエッチングして、第２領域に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を介して第２導体膜からなるメモリ用電界効果トランジスタのメモリゲート電極を形成する工程、第３絶縁膜を除去する工程、周辺回路領域の第１導体膜を加工して周辺用電界効果トランジスタのゲート電極を形成する工程、半導体基板の主面上に第４絶縁膜を形成した後、第４絶縁膜をエッチングして、選択用電界効果トランジスタの選択ゲート電極、メモリ用電界効果トランジスタのメモリゲート電極および周辺用電界効果トランジスタのゲート電極の側面にサイドウォールをそれぞれ形成する工程を有する。
【００１７】
また、この実施の形態は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを形成する半導体装置の製造方法であって、半導体基板の主面に第１絶縁膜を形成した後、第１絶縁膜上に第１導体膜および第３絶縁膜を順次堆積する工程、メモリ領域の第３絶縁膜および第１導体膜を順次エッチングして、第１領域に第１絶縁膜を介して第１導体膜からなる選択用電界効果トランジスタの選択ゲート電極を形成する工程、半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を形成した後、第２絶縁膜上に第２導体膜を形成する工程、メモリ領域の第２導体膜をエッチングして、第２領域に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を介して第２導体膜からなるメモリ用電界効果トランジスタのメモリゲート電極を形成する工程、周辺回路領域の第１導体膜の上面の第３絶縁膜を除去する工程、周辺回路領域の第１導体膜を加工して周辺用電界効果トランジスタのゲート電極を形成する工程、半導体基板の主面上に第４絶縁膜を形成した後、第４絶縁膜をエッチングして、選択用電界効果トランジスタの選択ゲート電極、メモリ用電界効果トランジスタのメモリゲート電極および周辺用電界効果トランジスタのゲート電極の側面にサイドウォールをそれぞれ形成する工程を有する。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、以下の実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２３】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
（実施の形態１）
本発明の実施の形態１である不揮発性メモリセルの構造の一例を図１および図２によって説明する。図１はチャネルをメモリゲート電極に対して交差する方向に沿って切断したメモリセルの要部断面図、図２は図１に示したメモリセルの一部を拡大して示す要部断面図、ならびに周辺回路領域に形成されたｎＭＩＳの要部断面図である。ここでは、スプリットゲート構造のサイドウォール方式メモリゲート電極乗り上げ型のメモリセルを例示している。
【００２５】
ここで、図２のメモリ領域は、図２８に示す不揮発性メモリセルの平面レイアウト図のＡ−Ａ’断面図である。また、図２の周辺回路領域として、本実施の形態ではＳＲＡＭのメモリセルを例示している。図２９に示すＳＲＡＭの平面レイアウト図のＢ−Ｂ’断面図が、図２の周辺回路領域である。すなわち、図３０の負荷用ＭＩＳ・ＦＥＴ（Ｑｐ１）のゲート電極と負荷用ＭＩＳ・ＦＥＴ（Ｑｐ２）のソース領域とを、１つのコンタクトホールで接続している断面図である。このようなコンタクトホールを、後述ではシェアードコンタクトホールと称する。
【００２６】
図３０は、ＳＲＡＭのメモリセルを示す等価回路図である。図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ，データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳ・ＦＥＴ（Ｑｄ１，Ｑｄ２）、一対の負荷用ＭＩＳ・ＦＥＴ（Ｑｐ１，Ｑｐ２）および一対の転送用ＭＩＳ・ＦＥＴ（Ｑｔ１，Ｑｔ２）により構成されている。駆動用ＭＩＳ・ＦＥＴ（Ｑｄ１，Ｑｄ２）および転送用ＭＩＳ・ＦＥＴ（Ｑｔ１，Ｑｔ２）はｎチャネル型ＭＩＳ・ＦＥＴで構成され、負荷用ＭＩＳ・ＦＥＴ（Ｑｐ１，Ｑｐ２）はｐチャネル型ＭＩＳ・ＦＥＴで構成されている。
【００２７】
メモリセルＭＣを構成する上記６個のＭＩＳ・ＦＥＴのうち、駆動用ＭＩＳ・ＦＥＴ（Ｑｄ１）および負荷用ＭＩＳ・ＦＥＴ（Ｑｐ１）は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳ・ＦＥＴ（Ｑｄ２）および負荷用ＭＩＳ・ＦＥＴ（Ｑｐ２）は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（蓄積ノードＡ，Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳ・ＦＥＴ（Ｑｔ１）のソース、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳ・ＦＥＴ（Ｑｔ２）のソース、ドレイン領域の一方に接続されている。
【００２８】
さらに、転送用ＭＩＳ・ＦＥＴ（Ｑｔ１）のソース、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳ・ＦＥＴ（Ｑｔ２）のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳ・ＦＥＴ（Ｑｐ１，Ｑｐ２）の各ソース領域）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳ・ＦＥＴ（Ｑｄ１，Ｑｄ２）の各ソース領域）は基準電圧（Ｖｓｓ）に接続されている。
【００２９】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳ・ＦＥＴ（Ｑｄ２）がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ”）になる。従って、駆動用ＭＩＳ・ＦＥＴ（Ｑｄ１）がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ，Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００３０】
転送用ＭＩＳ・ＦＥＴ（Ｑｔ１，Ｑｔ２）のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳ・ＦＥＴ（Ｑｔ１，Ｑｔ２）の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳ・ＦＥＴ（Ｑｔ１，Ｑｔ２）がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ，バーＤＬ）とが電気的に接続されるので、蓄積ノードＡ，Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ，／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００３１】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳ・ＦＥＴＱｔ１，Ｑｔ２をＯＮにしてデータ線ＤＬ，／ＤＬの情報を蓄積ノードＡ，Ｂに伝達する。
【００３２】
次に、メモリ領域に形成されたメモリセルＭＣ１の構造について説明する。
【００３３】
半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域にはメモリセルＭＣ１の選択用ｎＭＩＳ（第１電界効果トランジスタ）Ｑｎｃとメモリ用ｎＭＩＳ（第２電界効果トランジスタ）Ｑｎｍとが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄと、そのｎ−型の半導体領域２ａｄよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。また、このメモリセルＭＣ１のソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｓと、そのｎ−型の半導体領域２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ構造）。ｎ−型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣ１のチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣ１のチャネル領域側からｎ−型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。
【００３４】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極（第１ゲート電極）ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極（第２ゲート電極）ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣ１は半導体基板１に形成された素子分離部を介して隣接している。選択ゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばｎ型の低抵抗多結晶シリコンからなり、選択ゲート電極ＣＧのゲート長は、例えば８０〜１２０ｎｍ程度、メモリゲート電極ＭＧのゲート長は、例えば５０〜１００ｎｍ程度である。また、選択ゲート電極ＣＧの半導体基板１の主面からの高さは１００〜１５０ｎｍ程度であり、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも５〜１００ｎｍ程度高く形成されている。
【００３５】
さらに、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面には、例えばコバルトシリサイド等のようなシリサイド層３が形成されている。シリサイド層３の厚さは、例えば２０ｎｍ程度である。ＭＯＮＯＳ型メモリセルでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。このシリサイド層３は、ソース領域Ｓｒｍまたはドレイン領域Ｄｒｍを構成するｎ＋型の半導体領域２ｂの上面にも形成されている。
【００３６】
選択ゲート電極ＣＧと半導体基板１の主面との間には、例えば厚さ１〜５ｎｍ程度の薄い酸化シリコンからなるゲート絶縁膜（第１絶縁膜）４が設けられている。従って素子分離部上およびゲート絶縁膜４を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜４の下方の半導体基板１の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。この半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
【００３７】
メモリゲート電極ＭＧは選択ゲート電極ＣＧの側面に設けられており、ゲート絶縁膜として、絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔからなる積層膜（第２絶縁膜；以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。また絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図１では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
【００３８】
電荷蓄積層ＣＳＬは、例えば窒化シリコンからなり、その厚さは、例えば５〜２０ｎｍ程度である。絶縁膜６ｂ，６ｔは、例えば酸化シリコン等からなり、絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ程度、絶縁膜６ｔの厚さは、例えば４〜１５ｎｍ程度である。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成することもできる。さらに、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に設けられた絶縁膜６ｂの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの上面の半導体基板１の主面の高さとほぼ同じに形成され、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に設けられた絶縁膜６ｔおよび電荷蓄積層ＣＳＬの半導体基板１の主面からの高さは、メモリゲート電極ＭＧの上面の半導体基板１の主面からの高さとほぼ同じに形成されている。
【００３９】
選択ゲート電極ＣＧの片側面（メモリゲート電極ＭＧと反対側の側面、ドレイン領域Ｄｒｍ側の側面）およびメモリゲート電極ＭＧの片側面（選択ゲート電極ＣＧと反対側の側面、ソース領域Ｓｒｍ側の側面）にはそれぞれサイドウォールＳＷ１が形成されている。サイドウォールＳＷ１は、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなる積層膜（第４絶縁膜）により構成される。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ、酸化シリコン膜７ｔの厚さは、例えば５０ｎｍである。しかし、メモリゲート電極ＭＧの半導体基板１の主面からの高さが選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高いことから、メモリゲート電極ＭＧの片側面に設けられたサイドウォールＳＷ１の幅と選択ゲート電極ＣＧの片側面に設けられたサイドウォールＳＷ１の幅とは互いに異なる。すなわち、メモリゲート電極ＭＧの片側面に設けられたサイドウォールＳＷ１の幅が、選択ゲート電極ＣＧの片側面に設けられたサイドウォールＳＷ１の幅よりも大きくなり、メモリゲート電極ＭＧの片側面に設けられたサイドウォールＳＷ１の幅は、例えば５０ｎｍ、選択ゲート電極ＣＧの片側面に設けられたサイドウォールＳＷ１の幅は、例えば４０ｎｍとなる。
【００４０】
さらに、メモリゲート電極ＭＧの選択ゲート電極ＣＧ側の片側面で、かつ選択ゲート電極ＣＧの上面には、メモリゲート電極ＭＧのサイドウォールＳＷ１と同一層の酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなる積層膜により構成されるサイドウォールＳＷ２が形成されている。選択ゲート電極ＣＧの上面に設けられたサイドウォールＳＷ２の幅は、例えば１５ｎｍである。従って、このサイドウォールＳＷ２と、前述した絶縁膜６ｔおよび電荷蓄積層ＣＳＬとが壁となり、選択ゲート電極ＣＧの上面に形成されるシリサイド層３とメモリゲート電極ＭＧの上面に形成されるシリサイド層３との短絡を抑制することができる。
【００４１】
上記絶縁膜６ｂの下方、ｐ型の半導体領域５とソース領域Ｓｒｍとの間の半導体基板１の主面には、例えばヒ素またはリンが導入されてｎ型の半導体領域８が形成されている。この半導体領域８は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域８によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。メモリセルＭＣ１は、例えば窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる積層膜により構成される層間絶縁膜９により覆われており、層間絶縁膜９にはドレイン領域Ｄｒｍに達するコンタクトホールＣＮＴが形成されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介してメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向に延在する第１層配線Ｍ１が接続されている。
【００４２】
次に、周辺回路領域に形成された周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）の構造について説明する。周辺用第１ｎＭＩＳ（Ｑ１）と周辺用第２ｎＭＩＳ（Ｑ２）とはほぼ同じ構造を有している。しかし、周辺用第１ｎＭＩＳ（Ｑ１）の一方のソース・ドレイン領域ＳＤに達するコンタクトホールＣ１、および周辺用第１ｎＭＩＳ（Ｑ１）の他方のソース・ドレイン領域ＳＤと周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２とに達する共通のコンタクトホール（シェアードコンタクトホール）Ｃ２が形成されており、シェアードコンタクトホールＣ２に埋め込まれたプラグＰＬＧを介して周辺用第１ｎＭＩＳ（Ｑ１）の一方のソース・ドレイン領域ＳＤと周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２とが電気的に接続されている。図２には、周辺回路領域に隣接して形成された周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）におけるシェアードコンタクト部の要部断面図を示している。
【００４３】
半導体基板１の主面には、素子分離部ＳＧＩによって周囲を規定された活性領域が形成されており、この活性領域の主面に周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（第３電界効果トランジスタ）Ｑ２が配置されている。
【００４４】
半導体基板１の主面には、選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４と同一層の絶縁膜からなる周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）のゲート絶縁膜４が形成されている。従って、ゲート絶縁膜４の厚さは、例えば１〜５ｎｍ程度である。さらにその上には、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の導体膜からなる周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極（第３ゲート電極）Ｇ２が形成されている。ゲート電極Ｇ１，Ｇ２の厚さは、例えば１００〜１５０ｎｍ程度であり、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さと同じかまたはそれよりも低く形成されている。ゲート電極Ｇ１，Ｇ２のゲート長は、例えば６５ｎｍ程度である。
【００４５】
さらにゲート電極Ｇ１，Ｇ２の側面には、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの側面およびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの側面に形成されたサイドウォールＳＷ１，ＳＷ２と同一層の絶縁膜からなるサイドウォールＳＷ３が形成されている。しかし、ゲート電極Ｇ１，Ｇ２は、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の導体膜から形成されており、またゲート電極Ｇ１，Ｇ２の半導体基板１の主面からの高さは、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さと同じかまたはそれよりも低いことから、サイドウォールＳＷ３の幅は、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの側面に形成されたサイドウォールＳＷ１の幅と同じかまたはそれよりも小さくなり、例えば３５ｎｍ以下である。
【００４６】
周辺用第１ｎＭＩＳ（Ｑ１）のソース・ドレイン領域ＳＤは、相対的に低濃度のｎ−型の半導体領域１０と、そのｎ−型の半導体領域１０よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域１１とを有するＬＤＤ構造からなる。ｎ−型の半導体領域１０は、周辺用第１ｎＭＩＳ（Ｑ１）のチャネル領域側に配置され、ｎ＋型の半導体領域１１は、周辺用第１ｎＭＩＳ（Ｑ１）のチャネル領域側からｎ−型の半導体領域１０分だけ離れた位置に配置されている。図示は省略するが、周辺用第２ｎＭＩＳ（Ｑ２）も同様に、ソース・ドレイン領域ＳＤは、相対的に低濃度のｎ−型の半導体領域１０と、そのｎ−型の半導体領域１０よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域１１とを有するＬＤＤ構造からなる。
【００４７】
周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）は層間絶縁膜９により覆われている。層間絶縁膜９には周辺用第１ｎＭＩＳ（Ｑ１）の一方のソール・ドレイン領域ＳＤに達するコンタクトホールＣ１が形成されている。また、層間絶縁膜９には周辺用第１ｎＭＩＳ（Ｑ１）の他方のソース・ドレイン領域ＳＤと周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２との両者に達するシェアードコンタクトホールＣ２が形成されている。コンタクトホールＣ１に埋め込まれたプラグＰＬＧを介して、周辺用第１ｎＭＩＳ（Ｑ１）の一方のソース・ドレイン領域ＳＤには第１層配線Ｍ１が電気的に接続されている。また、シェアードコンタクトホールＣ２に埋め込まれたプラグＰＬＧを介して、周辺用第１ｎＭＩＳ（Ｑ１）の他方のソース・ドレイン領域ＳＤと周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２とが電気的に接続されている。
【００４８】
このように、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの半導体基板１の主面からの高さと選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さとを互いに異なる高さとし、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの半導体基板１の主面からの高さを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高い独自の高さに設定することにより、メモリセルＭＣ１のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさに形成することができる。
【００４９】
また、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を大きく形成しても、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さをメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの半導体基板１の主面からの高さよりも低い独自の高さに設定することにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面（ドレイン領域Ｄｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、メモリ用ＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅よりも小さく形成することができる。従って、選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧの半導体基板１の主面からの高さと同じかまたはそれよりも低く形成されたゲート電極Ｇ２を有する周辺回路領域に形成される周辺用第２ｎＭＩＳ（Ｑ２）では、ゲート電極Ｇ２の両側面に形成されるサイドウォールＳＷ３の幅を選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧの片側面（ドレイン領域Ｄｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅と同じかまたは小さく形成することができる。その結果、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐことができるので、ソース・ドレイン領域ＳＤとプラグＰＬＧとの非導通不良を低減することができる。
【００５０】
これらのことから、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を相対的に大きくすることにより、所望するメモリセルＭＣ１のディスターブ特性を得ることができ、さらに、周辺回路領域に形成される周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面に形成されるサイドウォールＳＷ３の幅を相対的に小さくすることにより、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防いで、シェアードコンタクトホールＣ２における非導通不良を低減することができる。
【００５１】
次に、半導体装置の製造方法の第１例（選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さと周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の半導体基板１の主面からの高さとが同じ場合）を図３〜図１６を用いて説明する。図３〜図１６は半導体装置の製造工程中にけるメモリ領域および周辺回路領域の要部断面図であり、前記図２に示したメモリセルＭＣ１、ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）の要部断面図と同じ箇所を示す。
【００５２】
まず、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。
【００５３】
次に、図３に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷおよびｐウェルＰＷを形成する。続いて半導体基板１の主面にｐ型不純物、例えばボロンをイオン注入法により導入する。これにより半導体基板１の主面に、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域５を形成し、周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）のチャネル形成用のｐ型の半導体領域５を形成する。選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域と周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）のチャネル形成用の半導体領域とを異なる工程で形成してもよい。
【００５４】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜４を形成する。続いて、半導体基板１の主面上に、例えば低抵抗多結晶シリコンからなる導体膜ＰＯＬ、および例えば酸化シリコンまたは窒化シリコンからなる絶縁膜（第３絶縁膜）１２をＣＶＤ（Chemical Vapor Deposition）法により堆積する。導体膜ＰＯＬの厚さは、例えば１４０ｎｍ程度、絶縁膜１２の厚さは、例えば２０〜１００ｎｍ程度である。その後、メモリ領域の絶縁膜１２および導体膜ＰＯＬをリソグラフィ技術およびドライエッチング技術により順次パターニングすることにより、導体膜ＰＯＬからなる選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを形成する。選択ゲート電極ＣＧのゲート長Ｌｃｇは、例えば１００ｎｍ程度である。
【００５５】
次に、図４に示すように、絶縁膜１２および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ、ならびにレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域８を形成する。
【００５６】
次に、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜６ｔを順次形成する。絶縁膜６ｂは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜６ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば４〜１５ｎｍ程度を例示することができる。また、電荷蓄積層ＣＳＬは、シリコンナノドットで形成してもよい。
【００５７】
次に、半導体基板１の主面上に低抵抗多結晶シリコンからなるメモリゲート形成用の導体膜を堆積する。この導体膜はＣＶＤ法により形成され、その厚さは、例えば５０〜１００ｎｍ程度である。続いて、リソグラフィ技術およびドライエッチング技術により、この導体膜を異方性のドライエッチング法でエッチバックすることにより、図５に示すように、絶縁膜１２および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜の両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１３を形成する。
【００５８】
次に、図６に示すように、レジストパターンをマスクとして、そこから露出するサイドウォール１３をエッチングして、絶縁膜１２および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜の片側面のみにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ（サイドウォール１３）を形成する。メモリゲート電極ＭＧのゲート長Ｌｍｇは、例えば６５ｎｍ程度である。
【００５９】
次に、図７に示すように、絶縁膜１２および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜とメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとの間、および半導体基板１とメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００６０】
次に、図８に示すように、半導体基板１の主面上にハードマスクとして使用できる有機材料、例えばＢＡＲＣ（Bottom Anti Reflective Coating）膜１４を塗布法により堆積する。続いて、図９に示すように、ドライエッチング法により、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面および周辺回路領域の導体膜ＰＯＬの上面の絶縁膜１２を除去する。このとき、絶縁膜１２上に形成されているＢＡＲＣは薄いので、絶縁膜１２に対するエッチングを行うとＢＡＲＣが膜減りし、続いて絶縁膜１２が選択的に除去される。その後、半導体基板１の主面上に残存しているＢＡＲＣ膜１４および絶縁膜６ｔを除去する。
【００６１】
次に、図１０に示すように、周辺回路領域の導体膜ＰＯＬをリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導体膜ＰＯＬからなる周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２を形成する。活性領域におけるゲート電極Ｇ１，Ｇ２のゲート長Ｌｇは、例えば１００ｎｍ程度である。続いて、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜１５をＣＶＤ法により堆積する。
【００６２】
次に、図１１に示すように、絶縁膜１５を異方性のドライエッチング法でエッチバックすることにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１の両側面および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面にそれぞれサイドウォール１６を形成する。サイドウォール１６のスペーサ長は、例えば６ｎｍ程度である。これにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１６によって覆うことができる。
【００６３】
次に、図１２に示すように、その端部が選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。
【００６４】
続いて、上記レジストパターンを除去した後、その端部が選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。なお、ここでは、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成したが、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
【００６５】
続いて、周辺回路領域の周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２およびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域１０を周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２に対して自己整合的に形成する。このｎ−型の半導体領域１０は前述のｎ−型の半導体領域２ａｓまたはｎ−型の半導体領域２ａｄと同時に形成することもできる。
【００６６】
次に、図１３に示すように、半導体基板１の主面上に、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔをＣＶＤ法により順次堆積し、これらを異方性のドライエッチング法でエッチバックすることにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の片側面およびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの選択ゲート電極ＣＧと反対側の片側面にサイドウォールＳＷ１を形成し、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの選択ゲート電極ＣＧ側の片側面で、かつ選択ゲート電極ＣＧの上面にサイドウォールＳＷ２を形成し、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１の両側面および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面にサイドウォールＳＷ３を形成する。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ程度、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ程度および酸化シリコン膜７ｔの厚さは、例えば５０ｎｍ程度である。
【００６７】
次に、図１４に示すように、サイドウォールＳＷ１をマスクとしてｎ型不純物、例えばヒ素およびリンをメモリ領域の半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに対して自己整合的に形成する。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。続いて、サイドウォールＳＷ３をマスクとしてｎ型不純物、例えばヒ素およびリンを周辺回路領域の半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域１１を周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２に対して自己整合的に形成する。これにより、ｎ−型の半導体領域１０とｎ＋型の半導体領域１１とからなるソース・ドレイン領域ＳＤが形成される。このｎ＋型の半導体領域１１は前述のｎ＋型の半導体領域２ｂと同時に形成することもできる。
【００６８】
次に、図１５に示すように、メモリ領域では選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面、ならびにｎ＋型の半導体領域２ｂの表面に、周辺回路領域では周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の上面、ならびにｎ＋型の半導体領域１１の表面に、シリサイド層、例えばコバルトシリサイド（ＣｏＳｉ２）層１７を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。まず、半導体基板１の主面上にスパッタリング法によりコバルト膜を堆積する。続いて、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、コバルト膜と選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを構成する多結晶シリコン、コバルト膜とメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧを構成する多結晶シリコン、コバルト膜と周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１を構成する多結晶シリコン、コバルト膜と周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２を構成する多結晶シリコン、およびコバルト膜と半導体基板１（ｎ＋型の半導体領域２ｂ，１１）を構成する単結晶シリコンとを反応させてコバルトシリサイド層１７を形成する。その後、未反応のコバルト膜を除去する。
【００６９】
コバルトシリサイド層１７を形成することにより、コバルトシリサイド層１７と、その上部に形成されるプラグ等との接触抵抗を低減することができ、またメモリ領域では選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができ、周辺回路領域では周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２、ソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
【００７０】
また、本実施の形態１によるメモリセルＭＣ１では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ上にサイドウォールＳＷ２が形成されており、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に、選択ゲート電極ＣＧの上面よりも５〜１００ｎｍ程度高く絶縁膜６ｔおよび電荷蓄積層ＣＳＬからなる壁が形成されているので、自己整合法によりコバルトシリサイド層１７を形成しても、これらサイドウォールＳＷ２および壁を越えてコバルトシリサイド層１７は形成されず、選択ゲート電極ＣＧの上面に形成されたコバルトシリサイド層１７とメモリゲート電極ＭＧの上面に形成されたコバルトシリサイド層１７との接触を防ぐことができる。
【００７１】
また、シリサイド層１７として、コバルトシリサイドに代えてニッケルシリサイド（ＮｉＳｉ）を用いても良い。この場合、コバルトシリサイドと同様の効果が得られると共に、更に接触抵抗を低減することができる。
【００７２】
次に、図１６に示すように、半導体基板１の主面上に、例えば窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる層間絶縁膜９をＣＶＤ法により形成する。続いて層間絶縁膜９にコンタクトホールＣＮＴ，Ｃ１，Ｃ２を形成した後、コンタクトホールＣＮＴ、Ｃ１，Ｃ２内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜９上に、例えば銅またはアルミニウムを主成分とする第１層配線Ｍ１を形成することによって、前記図２に示すメモリセルＭＣ１、ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）が略完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
【００７３】
このように、本実施の形態１によれば、選択ゲート電極ＣＧ、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１、及び、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さをメモリゲート電極ＭＧよりも低くすることができる。これによって、メモリ領域に形成されるメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を相対的に大きくすることにより、所望するメモリセルＭＣ１のディスターブ特性を得ることができる。さらに、周辺回路領域に形成される周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面に形成されるサイドウォールＳＷ３の幅を相対的に小さくすることにより、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防いで、シェアードコンタクトホールＣ２における非導通不良を低減することができる。
【００７４】
（実施の形態２）
本実施の形態２による半導体装置の製造方法の第２例（選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の半導体基板１の主面からの高さが低い場合）を図１７〜図１９を用いて説明する。
【００７５】
図１７は、本発明の実施の形態２によるメモリ領域に形成されたメモリセルの要部断面図、ならびに周辺回路領域に形成された周辺用第１ｎＭＩＳおよび周辺用第２ｎＭＩＳの要部断面図である。
【００７６】
図１８および図１９は、半導体装置の製造工程中にけるメモリ領域および周辺回路領域の要部断面図であり、前記図２に示したメモリセルＭＣ１、ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）の要部断面図と同じ箇所を示す。
【００７７】
まず、前述した本実施の形態１による半導体装置の製造方法の第１例と同様にして、前述した図７に示したように、半導体基板１の主面のメモリ領域に選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のゲート電極ＭＧを形成する。ここまでの工程は、前述した本実施の形態１の半導体装置の製造方法の第１例と同様であるため、その説明は省略する。
【００７８】
次に、図１８に示すように、半導体基板１の主面上にハードマスクとして使用できる有機材料、例えばＢＡＲＣ（Bottom Anti Reflective Coating）膜１４およびレジスト膜１８を塗布法により順次堆積し、メモリ領域のみにレジスト膜１８を残す。
【００７９】
次に、図１９に示すように、ドライエッチング法により、周辺回路領域のＢＡＲＣ膜１４を所定の厚さとした後（または周辺回路領域のＢＡＲＣ膜１４を除去し、さらに導体膜ＰＯＬの上面の絶縁膜１２を所定の厚さとした後）、レジスト膜１８を除去して、さらにドライエッチング法により、ＢＡＲＣ膜１４および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面および周辺回路領域の導体膜ＰＯＬの上面の絶縁膜１２を除去する。
【００８０】
ここで、周辺回路領域のＢＡＲＣ膜１４を除去し、さらに導体膜ＰＯＬの上面の絶縁膜１２を所定の厚さとした後に、レジスト膜１８を除去して、さらにドライエッチング法により、ＢＡＲＣ膜１４および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面および周辺回路領域の導体膜ＰＯＬの上面の絶縁膜１２を除去してもよい。
【００８１】
このとき、周辺回路領域のＢＡＲＣ膜１４の厚さがメモリ領域のＢＡＲＣ膜１４の厚さよりも薄く加工されているので、周辺回路領域の導体膜ＰＯＬの上面の絶縁膜１２がメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面の絶縁膜１２よりも早くエッチング除去される。そこで、周辺回路領域の導体膜ＰＯＬを露出させた後、ドライエッチング法により周辺回路領域の導体膜ＰＯＬを所望する厚さまでエッチングする。その後、メモリ領域の半導体基板１の主面上に残存しているＢＡＲＣ膜１４および選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面の絶縁膜１２を除去する。
【００８２】
その後は、前述した本実施の形態１による半導体装置の製造方法の第１例と同様の製造過程を用いて、メモリセルＭＣ１、周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）、第１層配線Ｍ１等を形成することによって、メモリセルＭＣ１ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）が略完成する。
【００８３】
図１７の破線に示すように、本実施の形態２の効果としては、実施の形態１と比較して、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１、および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを、選択ゲート電極ＣＧの高さよりも低くすることができる。従って、サイドウォールＳＷ３の幅を更に小さくすることができるので、シェアードコンタクトホールＣ２における非導通不良を、実施の形態１よりも更に低減することができる。
【００８４】
（実施の形態３）
本発明の実施の形態３によるメモリセルの構造の一例を図２０によって説明する。図２０はチャネルをメモリゲート電極に対して交差する方向に沿って切断したメモリセルの一部を拡大して示す要部断面図である。ここでは、スプリットゲート構造のサイドウォール方式メモリゲート電極乗り上げ型のメモリセルを例示している。周辺回路領域に形成されるｎＭＩＳの構造は、前述した実施の形態１において説明した周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）と同様であるので、ここでの説明は省略する。
【００８５】
メモリセルＭＣ２は、前述した実施の形態１によるメモリセルＭＣ１と同様に、選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とから構成されている。選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとは隣接して延在しており、選択ゲート電極ＣＧの半導体基板１の主面からの高さがメモリゲート電極ＭＧの半導体基板１の主面からの高さよりも低く形成されている。また、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁は絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬによりなされている。選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に設けられた絶縁膜６ｂの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの上面の半導体基板１の主面の高さと同じに形成され、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に設けられた絶縁膜６ｔおよび電荷蓄積層ＣＳＬの半導体基板１の主面からの高さは、メモリゲート電極ＭＧの上面の半導体基板１の主面からの高さと同じに形成されている。また、ドレイン領域Ｄｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄと、そのｎ−型の半導体領域２ａｄよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有し、ソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｓと、そのｎ−型の半導体領域２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している。また、選択ゲート電極ＣＧの片側面（メモリゲート電極ＭＧと反対側の側面、ドレイン領域Ｄｒｍ側の側面）およびメモリゲート電極ＭＧの片側面（選択ゲート電極ＣＧと反対側の側面、ソース領域Ｓｒｍ側の側面）にはそれぞれサイドウォールＳＷ１が形成されている。
【００８６】
しかし、前述した実施の形態１のメモリセルＭＣ１では、メモリゲート電極ＭＧの選択ゲート電極ＣＧ側の側面で、かつ選択ゲート電極ＣＧの上面に、メモリゲート電極ＭＧのサイドウォールＳＷ１と同一層の酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなるサイドウォールＳＷ２を形成し、このサイドウォールＳＷ２、ならびに絶縁膜６ｔおよび電荷蓄積層ＣＳＬにより選択ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁したが、本実施の形態３によるメモリセルＭＣ２では、選択ゲート電極ＣＧの全上面に絶縁膜１２が形成されており、この絶縁膜１２、ならびに絶縁膜６ｔおよび電荷蓄積層ＣＳＬにより選択ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁している。
【００８７】
さらに、シリサイド層３は、メモリ領域ではメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面、およびソース領域Ｓｒｍまたはドレイン領域Ｄｒｍを構成するｎ＋型の半導体領域２ｂの上面に形成されており、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面には形成されていない。従って、シリサイド層３を介した選択ゲート電極ＣＧとメモリゲート電極ＭＧとの短絡は生じない。
【００８８】
このように、選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧの全上面に絶縁膜１２を形成することによっても、前述した実施の形態１と同様に、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの半導体基板１の主面からの高さを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く形成することができ、また、周辺回路領域に形成される周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２を選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一の導体膜および同一の製造工程で形成することにより、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の半導体基板１の主面からの高さを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの半導体基板１の主面からの高さと同じかまたはそれよりも低く形成することができる。
【００８９】
これにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を相対的に大きくすることにより、所望するメモリセルＭＣ２のディスターブ特性を得ることができ、同時に、周辺回路領域に形成される周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を相対的に小さくすることにより、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防いで、シェアードコンタクトホールＣ２における非導通不良を低減することができる。
【００９０】
次に、本実施の形態３による半導体装置の製造方法の一例を図２１〜図２７を用いて説明する。図２１〜図２７は半導体装置の製造工程中にけるメモリ領域および周辺回路領域の要部断面図であり、前記図２０に示したメモリセルＭＣ２、ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）の要部断面図と同じ箇所を示す。
【００９１】
まず、前述した本実施の形態１による半導体装置の製造方法の第１例と同様にして、前述した図７に示したように、半導体基板１の主面のメモリ領域に選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のゲート電極ＭＧを形成する。ここまでの製造過程は、前述した本実施の形態１の半導体装置の製造方法の第１例と同様であるため、その説明は省略する。
【００９２】
次に、図２１に示すように、ドライエッチング法により、周辺回路領域の導体膜ＰＯＬの上面の絶縁膜１２を除去する。この後、さらに周辺回路領域の露出した導体膜ＰＯＬをエッチングすることにより、周辺回路領域の導体膜ＰＯＬの厚さをメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）のゲート電極ＣＧの厚さよりも薄く加工することもできる。次に、図２２に示すように、周辺回路領域の導体膜ＰＯＬをリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導体膜ＰＯＬからなる周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２を形成する。活性領域におけるゲート電極Ｇ１，Ｇ２のゲート長Ｌｇは、例えば１００ｎｍ程度である。
【００９３】
次に、図２３に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１の両側面および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面にそれぞれサイドウォール１６を形成する。サイドウォール１６のスペーサ長は、例えば６ｎｍ程度である。これにより、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１６によって覆うことができる。
【００９４】
次に、図２４に示すように、前述した実施の形態１と同様にして、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに対して自己整合的に形成し、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧに対して自己整合的に形成し、半導体基板１の主面にｎ−型の半導体領域１０を周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２に対して自己整合的に形成する。
【００９５】
次に、図２５に示すように、半導体基板１の主面上に、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔをＣＶＤ法により順次堆積し、これらを異方性のドライエッチング法でエッチバックすることにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの片側面、周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１の両側面および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の両側面に酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなるサイドウォールＳＷ１，ＳＷ３を形成する。
【００９６】
次に、図２６に示すように、前述した実施の形態１と同様にして、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに対して自己整合的に形成する。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。続いて、半導体基板１の主面にｎ＋型の半導体領域１１を周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２に対して自己整合的に形成する。これにより、ｎ−型の半導体領域１０とｎ＋型の半導体領域１１とからなるソース・ドレイン領域ＳＤが形成される。
【００９７】
次に、図２７に示すように、前述した実施の形態１と同様にして、メモリ領域ではメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面、ならびにｎ＋型の半導体領域２ｂの表面に、周辺回路領域では周辺用第１ｎＭＩＳ（Ｑ１）のゲート電極Ｇ１および周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の上面、ならびにｎ＋型の半導体領域１１の表面に、シリサイド層、例えばコバルトシリサイド層１７を自己整合法、例えばサリサイドプロセスにより形成する。
【００９８】
その後は、前述した本実施の形態１による半導体装置の製造方法の第１例と同様の製造過程を用いて、第１層配線Ｍ１等を形成することによって、メモリセルＭＣ２ならびに周辺回路領域に形成される周辺用第１ｎＭＩＳ（Ｑ１）および周辺用第２ｎＭＩＳ（Ｑ２）が略完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
【００９９】
このように、本実施の形態３によれば、前述した実施の形態１と同様の効果が得られる。
【０１００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０１】
本発明は、絶縁膜を介して隣接して形成される第１ゲート電極と第２ゲート電極とを備える半導体素子、特に２トランジスタ構成のスプリットゲート構造のメモリセルを有する半導体装置に利用することができる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態１によるチャネルをメモリゲート電極に対して交差する方向に沿って切断したメモリセルの要部断面図である。
【図２】本発明の実施の形態１によるメモリ領域に形成されたメモリセルの要部断面図、ならびに周辺回路領域に形成された周辺用第１ｎＭＩＳおよび周辺用第２ｎＭＩＳの要部断面図である。
【図３】本発明の実施の形態１の第１例による半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】本発明の実施の形態２によるメモリ領域に形成されたメモリセルの要部断面図、ならびに周辺回路領域に形成された周辺用第１ｎＭＩＳおよび周辺用第２ｎＭＩＳの要部断面図である。
【図１８】本発明の実施の形態２よる半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】本発明の実施の形態３によるメモリ領域に形成されたメモリセルの要部断面図、ならびに周辺回路領域に形成された周辺用第１ｎＭＩＳおよび周辺用第２ｎＭＩＳの要部断面図である。
【図２１】本発明の実施の形態３による半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】本実施の形態で示す不揮発性メモリセルの平面レイアウト図である。
【図２９】本実施の形態で示すＳＲＡＭの平面レイアウト図である。
【図３０】図２９に示すＳＲＡＭの等価回路図である。
【符号の説明】
【０１０３】
１ 半導体基板
２ａｄ 半導体領域
２ａｓ 半導体領域
２ｂ 半導体領域
３ シリサイド層
４ ゲート絶縁膜（第１絶縁膜）
５ 半導体領域
６ｂ 絶縁膜
６ｔ 絶縁膜
７ｂ，７ｔ 酸化シリコン膜
７ｍ 窒化シリコン膜
８ 半導体領域
９ 層間絶縁膜
９ａ 窒化シリコン膜
９ｂ 酸化シリコン膜
１０ 半導体領域
１１ 半導体領域
１２ 絶縁膜（第３絶縁膜）
１３ サイドウォール
１４ ＢＡＲＣ膜
１５ 絶縁膜
１６ サイドウォール
１７ コバルトシリサイド層
１８ レジスト膜
Ａ，Ｂ 蓄積ノード
Ｃ１ コンタクトホール
Ｃ２ シェアードコンタクトホール
ＣＧ 選択ゲート電極（第１ゲート電極）
ＣＮＴ コンタクトホール
ＣＳＬ 電荷蓄積層
ＤＬ，／ＤＬ データ線
Ｄｒｍ ドレイン領域
Ｇ１ ゲート電極
Ｇ２ ゲート電極（第３ゲート電極）
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｍ１ 第１層配線
ＭＣ，ＭＣ１，ＭＣ２ メモリセル
ＭＧ メモリゲート電極（第２ゲート電極）
ＮＷ 埋め込みｎウェル
ＰＬＧ プラグ
ＰＯＬ 導体膜
ＰＷ ｐウェル
Ｑ１ 周辺用第１ｎＭＩＳ
Ｑ２ 周辺用第２ｎＭＩＳ（第３電界効果トランジスタ）
Ｑｎｃ 選択用ｎＭＩＳ（第１電界効果トランジスタ）
Ｑｎｍ メモリ用ｎＭＩＳ（第２電界効果トランジスタ）
Ｑｄ１，Ｑｄ２ 駆動用ＭＩＳ・ＦＥＴ
Ｑｐ１，Ｑｐ２ 負荷用ＭＩＳ・ＦＥＴ
Ｑｔ１，Ｑｔ２ 転送用ＭＩＳ・ＦＥＴ
ＳＤ ソース・ドレイン領域
ＳＧＩ 素子分離部
Ｓｒｍ ソース領域
ＳＷ１ サイドウォール（第１サイドウォール）
ＳＷ２ サイドウォール（第２サイドウォール）
ＳＷ３ サイドウォール（第３サイドウォール）
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
半導体基板の主面のメモリ領域の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有し、前記半導体基板の主面の周辺回路領域に第３電界効果トランジスタを有する半導体装置であって、
前記第１領域に形成された第１絶縁膜と、前記第１領域に前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜と、前記第２領域に前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲート電極とを有し、
前記第１ゲート電極の前記半導体基板の主面からの高さが、前記第２ゲート電極の前記半導体基板の主面からの高さよりも低く、
前記第３電界効果トランジスタの第３ゲート電極の前記半導体基板の主面からの高さが、前記第１ゲート電極の前記半導体基板の主面からの高さと同じか、または前記第１ゲート電極の前記半導体基板の主面からの高さよりも低いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１ゲート電極の前記半導体基板の主面からの高さが、前記第２ゲート電極の前記半導体基板の主面からの高さよりも５〜１００ｎｍ低いことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第２ゲート電極の前記第１ゲート電極と反対側の片側面に第１サイドウォールが形成され、前記第３ゲート電極の両側面に第３サイドウォールが形成され、前記第１サイドウォールの幅が前記第３サイドウォールの幅よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記第２ゲート電極の前記第１ゲート電極側の片側面で、かつ前記第１ゲート電極の上面に第２サイドウォールが形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記第１ゲート電極の前記第２サイドウォールが形成されていない上面および前記第２ゲート電極の上面にはシリサイド層が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記第１ゲート電極の全上面には第３絶縁膜が形成されており、前記第１ゲート電極と前記第３絶縁膜とからなる積層膜の前記半導体基板の主面からの高さが、前記第２ゲート電極の前記半導体基板の主面からの高さと同じ、もしくは高いことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記第２ゲート電極の上面にシリサイド層が形成されていることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、前記第３絶縁膜は酸化シリコン膜または窒化シリコン膜であることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記第３ゲート電極の前記半導体基板の主面からの高さは２００ｎｍ以下であることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記第３ゲート電極の両側面に第３サイドウォールが形成され、前記第３ゲート電極と前記半導体基板に形成された半導体領域とに達するシェアードコンタクトホールが形成され、前記シェアードコンタクトホールの内部に埋め込まれた導体膜により前記第３ゲート電極と前記半導体領域とが電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、前記第１ゲート電極の前記第２ゲート電極と反対側の前記半導体基板に前記不揮発性メモリセルのドレイン領域が形成され、前記第２ゲート電極の前記第１ゲート電極と反対側の前記半導体基板に前記不揮発性メモリセルのソース領域が形成されていることを特徴とする半導体装置。
【請求項１２】
半導体基板の主面のメモリ領域の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有し、前記半導体基板の主面の周辺回路領域に第３電界効果トランジスタを有する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）前記第１領域および前記周辺回路領域の前記半導体基板の主面に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上に第１導体膜および第３絶縁膜を順次堆積する工程、
（ｃ）前記メモリ領域の前記第３絶縁膜および前記第１導体膜を順次エッチングして、前記第１領域に前記第１絶縁膜を介して前記第１導体膜からなる前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜上に第２導体膜を堆積する工程、
（ｆ）前記第２導体膜を異方性エッチングして、前記第２領域に前記第２絶縁膜を介して前記第２導体膜からなる前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｇ）前記第３絶縁膜を除去する工程、
（ｈ）前記周辺回路領域の前記第１導体膜をエッチングして、前記周辺回路領域に前記第１絶縁膜を介して前記第１導体膜からなる前記第３電界効果トランジスタの第３ゲート電極を形成する工程、
（ｉ）前記（ｈ）工程の後、前記半導体基板の主面上に第４絶縁膜を堆積する工程、
（ｊ）前記第４絶縁膜をエッチングして、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極の側面にそれぞれサイドウォールを形成する工程。
【請求項１３】
半導体基板の主面のメモリ領域の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有し、前記半導体基板の主面の周辺回路領域に第３電界効果トランジスタを有する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）前記第１領域および前記周辺回路領域の前記半導体基板の主面に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上に第１導体膜および第３絶縁膜を順次堆積する工程、
（ｃ）前記メモリ領域の前記第３絶縁膜および前記第１導体膜を順次エッチングして、前記第１領域に前記第１絶縁膜を介して前記第１導体膜からなる前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜上に第２導体膜を堆積する工程、
（ｆ）前記第２導体膜を異方性エッチングして、前記第２領域に前記第２絶縁膜を介して前記第２導体膜からなる前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｇ）前記周辺回路領域の前記第１導体膜の上面に設けられた前記第３絶縁膜を除去する工程、
（ｈ）前記周辺回路領域の前記第１導体膜をエッチングして、前記周辺回路領域に前記第１絶縁膜を介して前記第１導体膜からなる前記第３電界効果トランジスタの第３ゲート電極を形成する工程、
（ｉ）前記（ｈ）工程の後、前記半導体基板の主面上に第４絶縁膜を堆積する工程、
（ｊ）前記第４絶縁膜をエッチングして、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極の側面にそれぞれサイドウォールを形成する工程。
【請求項１４】
請求項１２または１３記載の半導体装置の製造方法において、前記第２ゲート電極の前記第１ゲート電極と反対側の片側面に形成されるサイドウォールの幅が、前記第３ゲート電極の両側面に形成されるサイドウォールの幅よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２または１３記載の半導体装置の製造方法において、前記第４絶縁膜は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる積層膜であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２または１３記載の半導体装置の製造方法において、前記（ｇ）工程の後、前記（ｈ）工程の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｋ）前記周辺回路領域の前記第１導体膜の前記半導体基板の主面からの高さを前記第１ゲート電極の前記半導体基板の主面からの高さよりも低く加工する工程。
【請求項１７】
請求項１２記載の半導体装置の製造方法において、前記（ｊ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｌ）前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極の上面に自己整合法によりそれぞれシリサイド層を形成する工程。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、前記（ｊ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｍ）前記第２ゲート電極および前記第３ゲート電極の上面に自己整合法によりそれぞれシリサイド層を形成する工程。
【請求項１９】
請求項１２または１３記載の半導体装置の製造方法において、前記（ｊ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｎ）前記半導体基板の主面上に層間絶縁膜を形成する工程、
（ｏ）前記第３ゲート電極および前記半導体基板に形成された半導体領域の両者に達するシェアードコンタクトホールを前記層間絶縁膜に形成する工程、
（ｐ）前記シェアードコンタクトホールの内部に導体膜を埋め込む工程。
【請求項２０】
請求項１２または１３記載の半導体装置の製造方法において、前記（ｈ）工程の後、前記（ｉ）工程の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｑ）前記第１ゲート電極の前記第２ゲート電極と反対側の前記半導体基板および前記第２ゲート電極の前記第１ゲート電極と反対側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第１および第２ゲート電極に対して相対的に低濃度の半導体領域を自己整合的に形成する工程。
【請求項２１】
請求項１２または１３記載の半導体装置の製造方法において、前記（ｊ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｒ）前記第１ゲート電極の前記第２ゲート電極と反対側の前記半導体基板および前記第２ゲート電極の前記第１ゲート電極と反対側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第１および第２ゲート電極に対して相対的に高濃度の半導体領域を自己整合的に形成する工程。
【請求項１】
半導体基板の主面のメモリ領域の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有し、前記半導体基板の主面の周辺回路領域に第３電界効果トランジスタを有する半導体装置であって、
前記第１領域に形成された第１絶縁膜と、前記第１領域に前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜と、前記第２領域に前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲート電極とを有し、
前記第１ゲート電極の前記半導体基板の主面からの高さが、前記第２ゲート電極の前記半導体基板の主面からの高さよりも低く、
前記第３電界効果トランジスタの第３ゲート電極の前記半導体基板の主面からの高さが、前記第１ゲート電極の前記半導体基板の主面からの高さと同じか、または前記第１ゲート電極の前記半導体基板の主面からの高さよりも低いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１ゲート電極の前記半導体基板の主面からの高さが、前記第２ゲート電極の前記半導体基板の主面からの高さよりも５〜１００ｎｍ低いことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第２ゲート電極の前記第１ゲート電極と反対側の片側面に第１サイドウォールが形成され、前記第３ゲート電極の両側面に第３サイドウォールが形成され、前記第１サイドウォールの幅が前記第３サイドウォールの幅よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記第２ゲート電極の前記第１ゲート電極側の片側面で、かつ前記第１ゲート電極の上面に第２サイドウォールが形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記第１ゲート電極の前記第２サイドウォールが形成されていない上面および前記第２ゲート電極の上面にはシリサイド層が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記第１ゲート電極の全上面には第３絶縁膜が形成されており、前記第１ゲート電極と前記第３絶縁膜とからなる積層膜の前記半導体基板の主面からの高さが、前記第２ゲート電極の前記半導体基板の主面からの高さと同じ、もしくは高いことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記第２ゲート電極の上面にシリサイド層が形成されていることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、前記第３絶縁膜は酸化シリコン膜または窒化シリコン膜であることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記第３ゲート電極の前記半導体基板の主面からの高さは２００ｎｍ以下であることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記第３ゲート電極の両側面に第３サイドウォールが形成され、前記第３ゲート電極と前記半導体基板に形成された半導体領域とに達するシェアードコンタクトホールが形成され、前記シェアードコンタクトホールの内部に埋め込まれた導体膜により前記第３ゲート電極と前記半導体領域とが電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、前記第１ゲート電極の前記第２ゲート電極と反対側の前記半導体基板に前記不揮発性メモリセルのドレイン領域が形成され、前記第２ゲート電極の前記第１ゲート電極と反対側の前記半導体基板に前記不揮発性メモリセルのソース領域が形成されていることを特徴とする半導体装置。
【請求項１２】
半導体基板の主面のメモリ領域の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有し、前記半導体基板の主面の周辺回路領域に第３電界効果トランジスタを有する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）前記第１領域および前記周辺回路領域の前記半導体基板の主面に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上に第１導体膜および第３絶縁膜を順次堆積する工程、
（ｃ）前記メモリ領域の前記第３絶縁膜および前記第１導体膜を順次エッチングして、前記第１領域に前記第１絶縁膜を介して前記第１導体膜からなる前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜上に第２導体膜を堆積する工程、
（ｆ）前記第２導体膜を異方性エッチングして、前記第２領域に前記第２絶縁膜を介して前記第２導体膜からなる前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｇ）前記第３絶縁膜を除去する工程、
（ｈ）前記周辺回路領域の前記第１導体膜をエッチングして、前記周辺回路領域に前記第１絶縁膜を介して前記第１導体膜からなる前記第３電界効果トランジスタの第３ゲート電極を形成する工程、
（ｉ）前記（ｈ）工程の後、前記半導体基板の主面上に第４絶縁膜を堆積する工程、
（ｊ）前記第４絶縁膜をエッチングして、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極の側面にそれぞれサイドウォールを形成する工程。
【請求項１３】
半導体基板の主面のメモリ領域の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有し、前記半導体基板の主面の周辺回路領域に第３電界効果トランジスタを有する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）前記第１領域および前記周辺回路領域の前記半導体基板の主面に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上に第１導体膜および第３絶縁膜を順次堆積する工程、
（ｃ）前記メモリ領域の前記第３絶縁膜および前記第１導体膜を順次エッチングして、前記第１領域に前記第１絶縁膜を介して前記第１導体膜からなる前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜上に第２導体膜を堆積する工程、
（ｆ）前記第２導体膜を異方性エッチングして、前記第２領域に前記第２絶縁膜を介して前記第２導体膜からなる前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｇ）前記周辺回路領域の前記第１導体膜の上面に設けられた前記第３絶縁膜を除去する工程、
（ｈ）前記周辺回路領域の前記第１導体膜をエッチングして、前記周辺回路領域に前記第１絶縁膜を介して前記第１導体膜からなる前記第３電界効果トランジスタの第３ゲート電極を形成する工程、
（ｉ）前記（ｈ）工程の後、前記半導体基板の主面上に第４絶縁膜を堆積する工程、
（ｊ）前記第４絶縁膜をエッチングして、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極の側面にそれぞれサイドウォールを形成する工程。
【請求項１４】
請求項１２または１３記載の半導体装置の製造方法において、前記第２ゲート電極の前記第１ゲート電極と反対側の片側面に形成されるサイドウォールの幅が、前記第３ゲート電極の両側面に形成されるサイドウォールの幅よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２または１３記載の半導体装置の製造方法において、前記第４絶縁膜は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる積層膜であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２または１３記載の半導体装置の製造方法において、前記（ｇ）工程の後、前記（ｈ）工程の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｋ）前記周辺回路領域の前記第１導体膜の前記半導体基板の主面からの高さを前記第１ゲート電極の前記半導体基板の主面からの高さよりも低く加工する工程。
【請求項１７】
請求項１２記載の半導体装置の製造方法において、前記（ｊ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｌ）前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極の上面に自己整合法によりそれぞれシリサイド層を形成する工程。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、前記（ｊ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｍ）前記第２ゲート電極および前記第３ゲート電極の上面に自己整合法によりそれぞれシリサイド層を形成する工程。
【請求項１９】
請求項１２または１３記載の半導体装置の製造方法において、前記（ｊ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｎ）前記半導体基板の主面上に層間絶縁膜を形成する工程、
（ｏ）前記第３ゲート電極および前記半導体基板に形成された半導体領域の両者に達するシェアードコンタクトホールを前記層間絶縁膜に形成する工程、
（ｐ）前記シェアードコンタクトホールの内部に導体膜を埋め込む工程。
【請求項２０】
請求項１２または１３記載の半導体装置の製造方法において、前記（ｈ）工程の後、前記（ｉ）工程の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｑ）前記第１ゲート電極の前記第２ゲート電極と反対側の前記半導体基板および前記第２ゲート電極の前記第１ゲート電極と反対側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第１および第２ゲート電極に対して相対的に低濃度の半導体領域を自己整合的に形成する工程。
【請求項２１】
請求項１２または１３記載の半導体装置の製造方法において、前記（ｊ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｒ）前記第１ゲート電極の前記第２ゲート電極と反対側の前記半導体基板および前記第２ゲート電極の前記第１ゲート電極と反対側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第１および第２ゲート電極に対して相対的に高濃度の半導体領域を自己整合的に形成する工程。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１０−６７６４５（Ｐ２０１０−６７６４５Ａ）
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願番号】特願２００８−２３０１０１（Ｐ２００８−２３０１０１）
【出願日】平成２０年９月８日（２００８．９．８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願日】平成２０年９月８日（２００８．９．８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]