【課題】フラッシュメモリー素子の製造方法を提供する。
【解決手段】半導体基板上にゲートを形成する段階と、半導体基板上に第１絶縁膜及び第２絶縁膜を順次に積層して形成して、第１蝕刻工程としてゲート側壁に第１絶縁膜パターン及び第２絶縁膜パターンを形成する段階と、半導体基板にソース及びドレイン領域を形成する段階と、第２絶縁膜パターンを除去して、半導体基板上に第３絶縁膜を形成する段階と、第３絶縁膜に第２蝕刻工程を進行して、ゲート側壁に第１絶縁膜パターン及び第３絶縁膜パターンで形成されたスペーサを形成する段階及びゲート及びスペーサが形成された半導体基板上に層間絶縁膜を形成する段階を含む。それで、層間絶縁膜の形成時にボイドの発生を防止する。 （もっと読む）

【課題】ブレークダウン電圧の特性が向上されて、インパクトイオン化現象の発生を抑えた半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、第２導電型の半導体基板１０と、半導体基板１０に形成されたゲート電極５０と、ゲート電極５０の両側に形成された第１導電型のドリフト領域２０と、第１導電型のドリフト領域２０に形成されたソース領域３０及びドレーン領域４０と、及びゲート電極５０とドレーン領域４０の間のドリフト領域２０に形成されたＳＴＩ領域６０が含まれて、ドリフト領域２０は、ＳＴＩ領域６０下部のドーピングプロファイルが下側方向にいくほど不純物の濃度が減少していくようになっては、また増加した後、減少する。 （もっと読む）

【課題】製造工程を改善することで製造効率を向上できるとともに、集積度を向上させることで半導体素子の価格を低下できるＭＩＭキャパシタ及びその製造方法を提供する。
【解決手段】半導体基板１１０上に形成される下部金属層１４０と、下部金属層１４０上に形成される上部金属層１６０と、下部金属層１４０と上部金属層１６０との間に形成される誘電層１５０と、上部金属層１６０上に形成される第１ボンディングメタル層１７０及び下部金属層１４０上に形成される第２ボンディングメタル層１８０と、上部金属層１６０と第１ボンディングメタル層１７０との間に形成され、上部金属層１６０と第１ボンディングメタル層１７０とを直接接続させる第１接続配線１７２と、下部金属層１４０と第２ボンディングメタル層１８０との間に形成され、下部金属層１４０と第２ボンディングメタル層１８０とを直接接続させる第２接続配線１８２とを備えてＭＩＭキャパシタ１００を構成する。 （もっと読む）

【課題】ＴＥＧを通した標準セルライブラリーの性能を測定して検証するにおいて、内蔵された回路を使用することで、標準セルの性能を効果的に改善するための測定装置を提供する。
【解決手段】外部から入力されるイネーブル信号によって活性化され、測定結果値を出力するリングオシレータブロックと；前記各リングオシレータブロックから出力される測定結果値のうち一つまたはそれ以上を選択的に出力するデコーダーと；前記デコーダーの出力を定められた区間の間に受けて、その入力値の最大値と最小値との平均を出力するスタティスティックスアシスタと；を含んで標準セルライブラリーの性能改善のための測定装置を構成する。 （もっと読む）

【課題】本発明は、ＮＯＲフラッシュデバイス及びその製造方法を提供する。
【解決手段】バックエンドオブライン（ＢＥＯＬ）構造を有するＮＯＲフラッシュデバイスにおいて、ＢＥＯＬ構造は導電領域を有する基板と、基板上に形成された第１層間絶縁膜と、導電領域に形成される第１金属ラインと、該第１金属ラインと第１層間絶縁膜を覆う第２層間絶縁膜と、第２層間絶縁膜を貫通する第１コンタクト及び第１コンタクトを通じて第１金属ラインと連結される第２金属ラインを具備して、第１コンタクト、第１及び第２金属ラインのうちで少なくとも一つは銅であり、第１及び第２層間絶縁膜のうちで少なくとも一つは、低誘電物質を含む。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体基板上に下部金属配線を形成する段階と、下部金属配線を含む半導体基板上に、ダマシンホールを持つ層間絶縁膜を形成する段階と、ダマシンホールの下側部分に露出された下部金属配線及びダマシンホールの側面部分に露出された層間絶縁膜上に拡散防止膜を形成する段階と、不活性気体を用いたプラズマ方式で、ダマシンホールの下側部分の下部金属配線上に形成された拡散防止膜を選択的に除去する段階と、を含む半導体素子の製造方法とした。したがって、ビアに残存する残余物をパンチスルーによって除去し、接触抵抗を下げ、サイドカバレッジ（ｓｉｄｅ ｃｏｖｅｒａｇｅ）を向上させることによって、上部金属配線のギャップ・フィル特性を改善させ、不良率の改善によって歩留まりを向上させる効果を奏する。 （もっと読む）

【課題】半導体素子において、特に、金属絶縁体金属（ＭＩＭ：ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）キャパシタを製造する方法を提供する。
【解決手段】ＭＩＭキャパシタを持つ金属膜において、エッチング時に発生するブリッジによるエラーを熱処理により解決し、かつ、ＭＩＭ構造の電極形成のためのエッチング時に発生する異常現象により後続の下部電極（Ｂｏｔｔｏｍ Ｅｌｅｃｔｒｏｄｅ）エッチング工程に誘発されるエラーを防止する。 （もっと読む）

【課題】ドライバ設計方法が開示される。
【解決手段】ドライバの設計方法は、マッチングステージでの電流変化を利用して複数のトランジスタのミスマッチした特性差によって生じるオフセットを導出するステップと、特性差を減らすように、オフセットの導出結果を利用してトランジスタの大きさを決定し、測定されたマッチング情報及び決定されたトランジスタの大きさを利用してシミュレーションによって求めたドライバのシミュレーション収率が目標収率に近似するまで大きさを再決定するステップと、最終的に決定された大きさを反映してドライバを製作し、製作されたドライバのテスト収率を求めるステップ及びテスト収率が目標収率にならない場合、測定されたマッチング情報を調整してシミュレーションによって求めたドライバの調整収率がテスト収率に近似するまでマッチング情報を調整するステップと、を備える。 （もっと読む）

【課題】本発明は、素子性能を向上させて工程を単純化させることができる半導体素子の製造方法を提供できる。
【解決手段】本発明による半導体素子の製造方法は、半導体基板にウェルを形成する段階と、半導体基板にゲートオキサイドを形成する段階と、ゲートオキサイドの上にゲートを形成する段階と、ゲート下部にポケット(pocket)を形成する段階と、半導体基板に対して第１スパイクアニール(spike anneal)を行なう段階と、半導体基板に深いソース／ドレインインプラント工程を行なう段階及び半導体基板に対して第２スパイクアニールを行なう段階と、を含む方法とする。 （もっと読む）

【課題】 低いジッター成分を持つ周波数シンセサイザと電力消耗が最小化された周波数シンセサイザを提供することを課題とする。
【解決手段】基準信号と比較信号が入力されて周波数と位相の差を検出し、これによって、アップ信号、又はダウン信号を発生させる位相比較器と、前記アップ信号又はダウン信号によって、電圧を充電又は放電して制御信号を出力する電荷ポンピング回路と、前記ポンピング回路より出力される制御信号によって、周波数を持つ信号を発振出力信号と出力する電圧制御発振器と、前記電圧制御発振器と連結されて、デューティサイクルを補正するデューティサイクル補正回路と、及び前記発振出力信号の周波数を分割して、前記位相比較器に前記比較信号を提供するフィードバッグディバイダーが含まれる。 （もっと読む）