プログラマブルロジックデバイス（ＰＬＤ）は、遅延回路およびボディバイアスジェネレータを含む。遅延回路は、ＰＬＤにおけるユーザー回路のインプリメントの遅延を表すように構成された遅延回路を有する。ボディバイアスジェネレータは、ユーザー回路内のトランジスタのボディバイアスを調整するように構成される。ボディバイアスジェネレータは、遅延回路の信号伝播遅延から引き出されたレベルに応答し、トランジスタのボディバイアスを調整する。
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プログラマブルロジックデバイス（ＰＬＤ）は、構成回路網を備える。構成回路網は、構成デバイスから、シリアル構成データを受信するように適合される。構成回路網は、構成データを保存するために、入力バッファを使用せずに、ＰＬＤの機能をプログラミングするように、さらに適合される。また、データ処理システムは、データ変換回路を備えるＰＬＤと、シリアル構成データをＰＬＤに提供する構成デバイスとを備える。データ変換回路は、シリアル構成データをパラレル構成データに変換する。パラレル構成データは、構成デバイスを失速させないで、ＰＬＤの機能をプログラミングするために使用される。
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マスクプログラム可能なロジックデバイス（ＭＰＬＤ）に対するユーザーのロジック設計は、互換性を有するユーザープログラム可能なロジックデバイス（ＵＰＬＤ）上で設計されＭＰＬＤに移行され得る、または直接ＭＰＬＤ上で設計され得る。設計がＵＰＬＤ上でなされる場合には、目標のＭＰＬＤの制約（例えば、デバイスの間の差異）が考慮され、その結果、移行は成功する。設計が直接ＭＰＬＤ上でなされる場合には、その設計を試験のためにＵＰＬＤに移行することをユーザーが意図するときに、互換性を有するＵＰＬＤの制約が考慮される。これは、ロジック設計のＵＰＬＤとＭＰＬＤとの間で行き返りの移行が意図される場合にのみ、特徴の一致が使用され得ることを意味する。移行を助長するためにデバイスのペアの間の固定されたマッピングが生成され得る。
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