【課題】考えられるシリアルデータ通信速度（１０〜１２Ｇｂｐｓを含む）の広い範囲をサポートできるプログラマブルロジックデバイス（「ＰＬＤ」）を設計すること。
【解決手段】プログラマブルロジックデバイス（「ＰＬＤ」）上の高速シリアルデータトランシーバ回路網は、第一の比較的低い最大データレートまでのデータレートで動作可能な幾つかのチャネル、および、第二の比較的高い最大データレートまでのデータレートで動作可能な他のチャネルを含む。比較的低速なチャネルは、比較的低速な位相ロックループ（「ＰＬＬ」）回路網によって供給され、比較的低いデータレートで送信されるデータを扱うのに典型的に必要とされる他の回路コンポーネントを有する。比較的高速なチャネルは、比較的高速なＰＬＬ回路網によって供給され、比較的高いデータレートで送信されるデータを扱うのに典型的に必要とされる他の回路コンポーネントを有する。 （もっと読む）

【課題】金属酸化物半導体トランジスタ内のラッチアップの防止を行う能動ラッチアップ防止回路網を備える集積回路を提供すること。
【解決手段】ボディ端子をそれぞれが有する金属酸化物半導体トランジスタと、電力供給信号を集積回路に供給する入出力ピンと、ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、該電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網とを備える、集積回路。 （もっと読む）

【課題】ｎチャネル金属酸化物半導体トランジスタと、ボディバイアス回路網と集積回路とを備える集積回路を提供すること。
【解決手段】集積回路であって、ボディ端子を有するｎチャネル金属酸化物半導体トランジスタと、マイナスボディバイアス電圧を該ボディ端子へ印加する調整可能なチャージポンプベースのボディバイアス回路網とを備える、集積回路。上記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントをさらに備える。 （もっと読む）

【課題】調整可能なｐチャネル金属酸化物半導体トランジスタボディバイアス生成回路網を備える集積回路を提供すること。
【解決手段】ボディバイアス経路を介してボディバイアス信号を受けるボディ端子を有する、ｐチャネル金属酸化物半導体トランジスタと、該ボディバイアス信号を該ボディバイアス経路に供給する調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網であって、該調整可能なｐチャネル金属酸化物半導体トランジスタボディバイアス生成回路網は、高電力供給端子と該ボディバイアス経路との間に結合されたｐチャネル制御トランジスタと、該ｐチャネル金属酸化物半導体トランジスタがラッチアップするのを防止するために、該ボディバイアス経路に接続された能動ラッチアップ防止回路とを含む、調整可能なｐチャネル金属酸化物半導体トランジスタボディバイアス生成回路網とを備える、集積回路。 （もっと読む）

【課題】コンピュータ支援設計（ＣＡＤ）ソフトウェアのパラレル化を提供する。
【解決手段】コンピュータを備えるコンピュータ支援設計（ＣＡＤ）ソフトウェアのパラレル化を提供するシステムであって、該コンピュータは、該タスクのセットの各タスクをパラレルに実行されるように割り当てることと、該タスクのセットの各タスクを実行することとを行うように構成される、システム。本発明のコンセプトの一局面は、ＰＬＤ ＣＡＤソフトウェアのようなＣＡＤソフトウェアをパラレル化する方法に関する。一実施形態において、本発明に従う方法は、独立性を有するタスクのセットを同定することと、このタスクのセットの各タスクをパラレルに実行されるように割り当てることとを含む。この方法は、このタスクのセットの各タスクを実行することをさらに含む。 （もっと読む）

【課題】リソースの使用を低減するよう構成されるマルチプライヤ回路を備えたプログラマブルロジックデバイスの提供。
【解決手段】専用のマルチプライヤ回路を有するプログラマブルロジックデバイスにおいて、通常はデバイスの検査に使用されるスキャンチェーンレジスタのいくつかがマルチプライヤの入力に近接して配置される。スキャンチェーンレジスタは入力レジスタとＡＮＤ演算され、１および０のテンプレートでロードできる。これにより、例えば最も重要でないビットに０がロードされ残りのビットに１がロードされた場合にサブセット乗算が可能になる。マルチプライヤは他の構成要素と共にブロック構成され、有限インパルス応答（ＦＩＲ）フィルタとして構成可能になる。この構成においてフィルタ係数をロードするためスキャンチェーンレジスタを使用し得、デバイス上の限られたロジックおよびルーティングリソースの使用を回避する。 （もっと読む）

【課題】プログラマブルロジックデバイスのための特殊処理ブロックを提供すること。
【解決手段】プログラマブルロジックデバイスのための特殊処理ブロックは、個々の乗算を計算せずに両方の乗算の部分積を加算して、２つの乗算の合計を実行する基本処理ユニットを組み入れる。そのような基本処理ユニットは、従来の別々の乗算器および加算器より少ない領域を消費する。特殊処理ブロックは、ブロックが様々なデジタル信号処理動作のために構成されることを可能にするために、ループバック機能とともに、入力および出力段を更に有する。 （もっと読む）

【課題】ＰＬＤのＤＳＰブロックの改善された丸めおよび飽和能力を提供すること。
【解決手段】プログラマブルロジックデバイスのための特殊処理ブロックは、乗算およびその和を実行する回路網、およびその結果を丸める回路網を含む。丸め回路網は、直近への丸めおよび直近への丸め−偶数の演算を選択可能なように実行する。さらに、丸めが生じるビット位置は好適に選択可能である。特殊処理ブロックはまた、好適には、オーバーフローおよびアンダーフローを防ぐために飽和回路を含み、飽和が生じるビット位置もまた好適に選択可能である。丸め位置および飽和位置の両方の選択可能性は、出力データワード幅の制御を提供する。丸めおよび飽和回路網は、タイミングの必要性に基づき、異なる位置において選択可能なように位置され得る。 （もっと読む）

【課題】好適なロックロスを検出しクロック信号のスイッチオーバーを実行する回路を提供すること。
【解決手段】１局面では、実施形態はクロックロスセンスおよびスイッチオーバーの回路と、クロックスイッチオーバーが１次信号のロスと追加のスイッチコマンドシグナリングとに応答する方法を提供する。別の局面では、実施形態は、クロックロスセンス回路と、カウンタおよびリセット信号を用いて１次クロック信号および２次クロック信号を比較する方法とを提供する。１つの局面においては、１次クロック信号のロスを素早く簡単に決定するためにカウンタおよびエッジセンサを使用するクロックロスセンス回路を提供する。また、別の局面では、本発明による実施形態は、クロックロス信号および追加のスイッチコマンド信号の双方に応答するクロックスイッチオーバー回路を提供する。 （もっと読む）

【課題】プログラマブルデバイスをプログラミングするためのシステムおよび方法を提供すること。
【解決手段】本発明は、例えば、プログラマブルデバイスコアと、第１のシーケンスに配置される第１のセットのピンを含む第１のＩ／Ｏバンクと、第２のセットのピンを含む第２のＩ／Ｏバンクであって、該第２のセットのピンは、該第１のシーケンスの対称的反射に配置される、第２のＩ／Ｏバンクと、を備える、プログラマブルデバイスを提供する。 （もっと読む）