【課題】ＳＩＭＤアレイプロセッサの各処理要素（ＰＥ）中で条件付き実行をサポートさせる。
【解決手段】汎用フラグ（ＡＣＦ）（５７１又は５６１）は、階層１，２または３ビットエンコーディングを使用して定義され、エンコードされる。加えられた各ビットは、前の機能性のスーパーセットを提供する。ＡＣＦの生成（５７８又は５６８）は、プログラマによって指定することができる。プログラマが、条件を転送するための処理要素の間の通信インターフェースを使用して、異なるプロセッサ中で生成された条件に基づいて１つのプロセッサ中の条件付き実行を指定することを可能にして、多数のＰＥは、条件情報を同時に生成することができる。多数のプロセッサアレイ中の各プロセッサは、異なるユニットをそれらのＡＣＦに基づいて条件付きで独立に動作させることができる。 （もっと読む）

回路は、位相検出回路と、クロック信号生成回路と、第１の分周器と、第２の分周器とを含む。位相検出回路は、入力クロック信号をフィードバック信号と比較して、制御信号を生成する。クロック信号生成回路は、制御信号に応答して、周期的出力信号を生成する。第１の分周器は、周期的出力信号の周波数を第１の値によって分割して、第１の分周信号を生成する。第２の分周器は、周期的出力信号の周波数を第２の値によって分割して、第２の分周信号を生成する。第１および第２の分周信号は、異なる時間間隔の間に、フィードバック信号として位相検出回路に経路指定される。
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【課題】動的プログラム可能なモード切替えディバイスドライバアーキテクチャの提供。
【解決手段】
ディバイスドライバは、オペレーティングシステムインタフェースオブジェクトと、コンピュータインタフェースオブジェクトと、オペレーティングシステムインタフェースオブジェクトの各々によってコール可能な処理ルーチンのディバイスドライバライブラリとを有する。ディバイスドライバライブラリはプログラミング値の生成とコンピュータインタフェースへの適用を定義する実行コンテキストの選択を作動可能化する。ハードウェアインタフェースの状態は、個別のコンテキストにおいて仮想化および維持され、実質的にディバイスドライバ専用のコンテキスト切換えを介して、選択されたオペレーティングシステム事象に応答してハードウェアインタフェースの状態のアプリケーション特有の動的変更を可能にする。 （もっと読む）

回路は、回路と少なくとも１つの外部デバイスとの間で信号を送るように構成可能である信号パッドを有する、モジュールを含むことができる。モジュールはまた、信号パッド間に交互配置される、未使用パッドも有することができる。回路は、回路と少なくとも１つの外部デバイスとの間で可変信号を送るように構成可能である信号パッドを有する、モジュールを含むことができる。モジュールはまた、少なくとも１つの外部デバイスと回路との間で、実質的に一定の電圧を送るように構成可能である電圧パッドも有することができる。信号パッドは、電圧パッド間に交互配置することができる。これらの特徴の１つ以上を伴うモジュールは、ワイヤボンドパッケージおよびフリップチップパッケージの両方において、モジュール内での異なる入力／出力利用率の設定の融通性を伴って、理想的な性能を達成することができる。
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【課題】ＰＥとコントローラＳＰとを組み合わせて単一のデバイスにし、１組の実行ユニットを共用できるようにして実現コストを削減する。
【解決手段】高度並列データ処理システムは、ｎ個の処理要素［ユニットＰＥ０、ＰＥ１、ＰＥ２］及びコントローラシーケンスプロセッサ(ＳＰ)［ユニット１５０］を含み、少なくとも１つのＰＥがコントローラＳＰと組み合わされ、２つの動作モードを支援する動的併合プロセッサ(ＤＰ)を形成する。その第１動作モードにおいて、ＤＰは、アレイ中のＰＥの１つとして動作し、単一命令複数データ(SIMD)命令の実行に加わる。第２動作モードにおいて、ＤＰは、ＰＥのアレイに対する制御要素として動作し、非アレイ命令を実行する。これらの２つの動作モードを支援するために、ＤＰは、複数の実行ユニット及び２つの汎用レジスタファイルを含む。 （もっと読む）

【課題】待ち時間不確実性を減少したトランシーバシステムを提供すること。
【解決手段】トランシーバシステムは、ワードアライナを備え、０のワードアライナ待ち時間不確実性を有し、ワードアライナに結合されるビットスリッパをさらに備えている。該トランシーバーシステムは、ワードアライナによるワード整列およびビットスリッパによるビットスリップに起因する全遅延が回復クロックのすべての位相に対して一定であるように、ビットスリッパがビットをスリップさせる、トランシーバシステムである。 （もっと読む）

【課題】高速シリアルデジタルデータ信号送信器ドライバ回路網を提供すること。
【解決手段】約１０Ｇｂｐｓの範囲のシリアルビットレートを有する高速シリアルデータ信号を出力するための送信器ドライバ回路網であって、メインドライバステージとポストタップドライバステージとだけを有するＨツリードライバ回路網を備えている、回路網であって、該Ｈツリードライバ回路網の一部分を形成する少なくとも１つのトランジスタが、さらに、該回路網に対する静電放電保護を提供する、回路網。 （もっと読む）

【課題】高速シリアルデータ形式からパラレルデータ形式への良好かつ効率的なデータ変換、およびその逆のプロセスを提供すること。
【解決手段】約１０Ｇｂｐｓの範囲におけるシリアルビットレートを有する高速シリアルデータ信号を受信するためのレシーバ回路網であって、２ステージ、連続時間、線形の等化器であって、直列に接続された２つのステージのみを有する、等化器を備える、回路網であって、該ステージのそれぞれは、変更可能なＤＣゲインのパラメータ、ならびに周波数に関して位置が変更可能な極および／または零点を有し、各ステージの該ＤＣゲインのパラメータ、ならびに該極および／または零点の位置は、プログラムによって変更可能である、回路網。 （もっと読む）

【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】好適なＰＬＤを提供する。
【解決手段】ＰＬＤと論理セルの中の一個とから成る装置であって、ＰＬＤはアレイの行と列とに配列された複数のＣＬＢとアレイのＣＬＢを互いに接続する複数のＣＬＢ間ラインを含み、複数のＣＬＢの各々は論理セルの第一スライスと論理セルの第二スライスを有し、アレイに於ける一つの行のＣＬＢの論理セルの第一スライスと論理セルの第二スライスは夫々第一搬送チエインと第二搬送チェインによって互いに接続されて居り、上記論理セルのなかの一個は、上記一個の論理セルに与えられる入力のセットに論理機能を移植するための一個以上のルックアップテーブルと、搬入信号を受信し、第一搬送チェインの一部を成す搬出信号を生成するように構成された算術論理回路と、第一出力レジスタと、第二出力レジスタとを含み、論理セルによって生成される出力のセットは第一出力レジスタと第二出力レジスタの間に分割される、装置。 （もっと読む）