集積回路インダクターは、直列に接続されている上部ループ形状のライン部分と下部ループ形状のライン部分とを有し得る。上部部分および下部部分は、４５°曲がりを有し得、６角形または８角形のループを形成する。各ループ部分は、１つ以上のターンを有し得る。金属ルーティング層の介在する金属フリー領域が、容量性カップリングを低減させるために、２つの層の間に形成され得る。各ループ部分は、ビアによって並列にショートされた２つ以上の金属ラインのセットを有し得る。上部ループおよび下部ループは、容量性カップリングを低減させるために、横にオフセットされ、または入れ子にされ得る。
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離散フーリエ変換を行う回路。回路は、固定論理デバイス内に提供することができる、またはプログラム可能論理デバイス等のプログラム可能集積回路デバイス内に構成することができる。回路は、離散フーリエ変換演算の入力値の仮数を加算するための浮動小数点加算段と、浮動小数点加算段の出力を回転因子で乗算するための固定小数点段と、を含む。固定小数点段は、複数のセットの回転因子を記憶するためのメモリを含み、それらのセットはそれぞれ、異なる量だけシフトされた個別の回転因子のコピーと、浮動小数点段の出力の指数間の差分を判定し、その差分をセットのそれぞれ内のその個別の回転因子のそれらのコピーから選択するためのインデックスとして使用するための回路と、を含む。
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【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互換性を持つように集積回路の各Ｉ／Ｏを個別に再構成する回路を提供する。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。 （もっと読む）

【課題】高速と低速の両方で柔軟な入出力を実現する方法および装置を提供すること。
【解決手段】高速入力、高速出力、中低速の入力、中低速の出力を有する入出力構造が提供される。入力回路と出力回路の一方が選択され、もう一方が選択解除される。高速入出力回路は、例えば制御ライン入力に対してクリア信号のみを有して比較的単純であり、集積回路のコア内部の低速回路構成にインターフェースすることができる。中低速入力および出力回路は、例えば制御ライン入力としてプリセット、イネーブルおよびクリアを有してより柔軟であり、ＪＴＡＧバウンダリ・テストを支援することができる。これらの並列の高速回路および低速回路はユーザによって選択可能であり、したがって、アプリケーションの要件によって、入出力構造は速度と機能の間で最適化される。 （もっと読む）

ローカルデバイスにおいて使用するためのインターフェースは、少なくとも３つのデータ転送速度にプログラマブルに構成可能な送信機部分と、少なくとも３つのデータ転送速度にプログラマブルに構成可能な受信機部分と、少なくとも３つのデータ転送速度のうちの最も可用性のある１つである単一のデータ転送速度において、遠隔デバイスと通信するために、送信機部分および受信機部分を構成するように、送信機部分および受信機部分に動作可能に接続されている自動速度交渉モジュールとを含む。データ転送速度は、送信機データパス幅および受信機データパス幅を調節し、送信機データパスおよび受信機データパスの周波数を調節し、オーバーサンプリングすることによって、調節することができる。
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集積回路（「ＩＣ」）は、入力データ信号からデータ情報を再生するためのクロック・データ再生（「ＣＤＲ」）回路を含んでもよい。ＣＤＲ回路は、参照クロックループと、データループとを含んでもよい。ＣＤＲ回路によって出力される時刻変更（再生）データ信号は、その信号に含有される通信変更要求について、ＩＣ上の他の制御回路によって監視される。そのような要求に応答して、制御回路は、ＣＤＲ回路の動作パラメータ（例えば、上述のループのうちのいずれか一方で使用される周波数分割ファクター）を変更することができる。これは、オートスピードネゴシエーションを採用するＩＣサポート通信プロトコルに役立つことができる。
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装置は、プロセッサを含む。プロセッサは、２つのメモリを含む。第１のメモリは、一式の命令を格納する。第２のメモリは、第１のメモリにおける一式の命令より長い別の一式の命令を格納する。第１のメモリおける一式の命令おける命令は、第２のメモリおける一式の命令おける対応する命令に対するポインタとして使用される。一実施形態において、集積回路（ＩＣ）は、プロセッサを含み、プロセッサは、第２の一式の命令をアドレス指定する第１の一式の命令を格納する第１のメモリと、第２の一式の命令を格納する第２のメモリとを含み、第２のメモリは、経時的に、命令のスケジューリングを可能にするために、サイクルオフセットを含む。
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集積回路（ＩＣ）内のデューティサイクルの歪みを補正するための回路および方法が、開示される。ＩＣは、クロック信号を受信するように連結されるスプリッタ回路を含む。クロック信号は、２つの異なるクロック信号に分割される。クロック信号のうちの１つは、他方の反転したバージョンである。遅延回路は、クロック信号の各々に連結される。遅延回路の各々は、対応するクロック信号の遅延したバージョンを発生させる。補正器回路は、クロック信号の遅延したバージョンの両方を受信するように連結される。補正器回路は、補正されたデューティサイクルを有するクロック出力信号を発生させる。
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