オートスピードネゴシエーションおよび他の可能な特徴を有するクロック・データ再生回路
集積回路（「ＩＣ」）は、入力データ信号からデータ情報を再生するためのクロック・データ再生（「ＣＤＲ」）回路を含んでもよい。ＣＤＲ回路は、参照クロックループと、データループとを含んでもよい。ＣＤＲ回路によって出力される時刻変更（再生）データ信号は、その信号に含有される通信変更要求について、ＩＣ上の他の制御回路によって監視される。そのような要求に応答して、制御回路は、ＣＤＲ回路の動作パラメータ（例えば、上述のループのうちのいずれか一方で使用される周波数分割ファクター）を変更することができる。これは、オートスピードネゴシエーションを採用するＩＣサポート通信プロトコルに役立つことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、とりわけ、クロック・データ再生（「ＣＤＲ」）回路に関し、特に、集積回路（「ＩＣ」）素子上に含まれ得るＣＤＲ回路に関する。本発明を採用し得る例示的なＩＣは、プログラム可能論理素子（「ＰＬＤ」）、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）、プログラム可能マイクロコントローラ、および同等物等のプログラム可能（または構成可能）ＩＣを含む。
【背景技術】
【０００２】
送受信機回路の中の重要なブロックは、送受信機の受信機部分の中に存在するＣＤＲ回路である。ＣＤＲは、受信した高速シリアルデータ信号から高速クロック情報および高速データ情報を抽出するために使用される。例えば、送受信機は、より大型のシステムの中の１つのＩＣ上にあってもよく、高速シリアルデータ信号は、そのＩＣによって、システムの中の別のＩＣから受信されてもよい。
【０００３】
ＣＤＲは、その周波数を最初に調整するために、特定の周波数（高速シリアルデータ信号の公称周波数、ビットレート、またはデータ転送速度に対する既知の関係を有する）における参照クロック信号を使用する（参照クロック信号は、高速シリアルデータ信号に対して既知の周波数関係を有するが、典型的には、これら２つの信号の間には必要な位相関係がない）。
【０００４】
上記の初期周波数調整後、次いで、ＣＤＲは、ＣＤＲをデータと周波数・位相整合させるために、（高速シリアルデータ信号の中の）データストリームを使用する。そのような周波数・位相整合は、ＣＤＲが、高速シリアルデータ信号からデータ情報を再生するために（および、おそらく、さらに処理するためにも）好適である位相および周波数を有する再生されたクロック信号を出力することを可能にする。（再生されたデータは、いわゆる時刻変更（ｒｅｔｉｍｅｄ）データ信号に含有されてもよい。）
ＣＤＲ回路は、比較的汎用の素子に含むために必要とされてもよい。例えば、ＰＬＤ、ＦＰＧＡ、プログラム可能マイクロコントローラ、および同等物のようなＩＣは、広範囲の用途のうちのいずれかで使用するために設計されてもよい。ＩＣの製造業者は、ＩＣの種々のユーザが、そのようなユーザによって構築されているより大型のシステムにＩＣを入れることを希望する場合がある、全ての用途の全ての仕様を知っているわけではない。ＩＣ製造業者が、広範囲の用途の要件を満たすことができるＩＣを提供できることが望ましく、このことがＩＣの売上高を増加させる（ＩＣの単位原価を低下させるのに役立つことができる）からである。そのような状況において、ＣＤＲ回路が、多くの高速シリアルデータ通信（信号伝達）プロトコル、規格、または仕様のうちのいずれかをサポートできることが望ましくあり得る。これらのプロトコルのそれぞれは、特定の周波数で作動するデータストリームからデータおよびクロック信号情報を抽出することをＣＤＲに要求する。
【０００５】
かなり広く使用されている高速シリアルインターフェース（「ＨＳＳＩ」）プロトコルの例は、いわゆる周辺構成要素インターフェースエクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ Ｅｘｐｒｅｓｓ／「ＰＣＩＥ」）である。Ｇｅｎ１、Ｇｅｎ２、およびＧｅｎ３といった、３つの異なるＰＣＩＥ規格がある。これらの規格は、それぞれ、２．５ギガビット／秒（「Ｇｂｐｓ」）、５．０Ｇｂｐｓ、および８．０Ｇｂｐｓで作動するデータを必要とする。一般に、ＰＣＩＥは、これら３つの速度規格の間のいわゆるオートスピードネゴシエーションを含むことができる。これは、伝送機が、これらの測定のうちの特定の１つで通信することを希望すると信号伝達してもよく、受信機が、その速度に切り替える（受信機がその速度で動作することができると仮定する）ことによって応答しなければならないことを意味する。（特に、上記で記述される種々の種類の汎用回路の中の）ＣＤＲ回路の望ましい属性は、ＰＣＩＥの特徴を示すようなオートスピードネゴシエーションをサポートする能力である。（オートスピードネゴシエーションはまた、オートネゴシエーションと呼ばれることもある。）複数の異なるＨＳＳＩプロトコルのうちのいずれかをサポートするために、データ転送速度（周波数）の広帯域の中の任意の周波数で動作することができる、ＣＤＲ回路も所望される。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明のある可能な側面によれば、集積回路（「ＩＣ」）は、入力データ信号からクロックおよびデータ情報を再生するためのクロック・データ再生（「ＣＤＲ」）回路を含んでもよい。ＣＤＲ回路は、複数の異なる方法のうちのいずれかにおいて機能する第１の制御信号によって制御可能である回路要素を含んでもよい。例えば、回路要素は、複数の異なるスケールファクターのうちのいずれかの選択可能な１つによって、ＣＤＲ回路の中の信号の周波数をスケーリングする（例えば、乗算または除算する）ことができてもよい。制御信号は、所与の時に回路要素が採用するスケールファクターに影響を及ぼしてもよい（すなわち、スケールファクターの選択を少なくとも部分的に制御する）。ＩＣ上の他の制御回路は、再生されたデータ情報の中の通信変更要求の発生を検出するために、ＣＤＲ回路が入力シリアルデータ信号から再生するデータ情報を監視してもよい。制御回路は、ＣＤＲ回路がどのように動作するかを変更するように、上述の制御信号を変更することによって、そのような変更要求に応答してもよい。
【０００７】
本発明のある他の可能な側面によれば、ＩＣは、ＣＤＲ回路と、制御回路とを含んでもよい。ＣＤＲ回路は、参照クロックループと、データループとを含んでもよい。これらのループのそれぞれは、それぞれのループの中で再循環する（フィードバックする）信号の周波数をスケーリングする（例えば、乗算または除算する）ためのそれぞれの周波数スケーリング回路を含んでもよい。各ループで採用されるスケールファクターは、他のループで行われるスケールファクター選択とは少なくとも部分的に無関係に選択可能であってもよい。上述の制御回路は、各ループで行われ、採用されるスケールファクター選択を制御するための少なくとも部分的に別個の制御信号を提供してもよい。制御回路は、これらの制御信号の生成の基礎を、ＣＤＲ回路が作用する入力シリアルデータ信号からＣＤＲ回路が再生する、データ情報の中で生じる通信変更要求に、少なくとも部分的に置く。
【０００８】
本発明のなおも他の可能な側面によれば、ＩＣは、閉ループ系列で相互に連結される、電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を順に含む、位相同期ループ（「ＰＬＬ」）回路を含んでもよい。ＩＣはさらに、制御可能な可変量の電荷ポンプ電流を電荷ポンプ回路に供給するための回路を含んでもよい。
【０００９】
本発明のなおもさらなる可能な側面によれば、集積回路は、閉ループ系列で相互に連結される、電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を順に含む、位相同期ループ回路を含んでもよい。ＩＣは、調節される電圧を電荷ポンプ回路に印加するための制御可能な可変電圧調節器回路をさらに含んでもよく、調節される電圧は、制御可能に可変である。
【００１０】
本発明のさらなる特徴、その性質および種々の利点が、添付の図面および以下の詳細な説明から明白となるであろう。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明のある可能な側面による、回路の例示的実施形態の簡略化した概略ブロック図である。
【図２】図２は、本発明のある可能な側面による、いくつかの例示的なシリアルデータ信号通信プロトコルをサポートする際に使用するためのいくつかの回路動作パラメータの例示的な値を示す、チャートである。
【図３】図３は、本発明のある可能な側面による、より広範な回路の例示的実施形態の簡略化した概略ブロック図である。
【図４】図４は、本発明のある可能な側面による、回路の種々の例示的な動作条件下でのいくつかの制御信号の例示的な値を示す、チャートである。
【図５】図５は、ある他の制御信号について、図４と同様である。
【図６】図６は、本発明のある可能な側面による、回路の例示的実施形態の簡略化した概略ブロック図である。
【図７】図７は、ある他の回路について、図６と同様である。
【図８】図８は、本発明のある可能な側面による、なおもさらなる回路の例示的実施形態の簡略化した概略ブロック図である。
【図９】図９は、本発明のあるさらなる可能な側面による、さらなる回路の例示的実施形態の簡略化した概略ブロック図である。
【図１０】図１０は、本発明のある可能な側面による、図９に示された種類の回路の例示的な動作モードを示す、チャートである。
【図１１】図１１は、本発明のある可能な側面による、ある回路動作パラメータの種々の値の例示的実施例を示す、チャートである。
【図１２】図１２は、本発明のなおもさらなる可能な側面による、なおもさらなる回路の例示的実施形態の簡略化したブロック図である。
【図１３】図１３は、本発明の可能な側面による、図１２に示された種類の回路がどのように動作してもよいかという例示的実施例を示す、チャートである。
【発明を実施するための形態】
【００１２】
本発明による例示的なＣＤＲおよび関連回路は、（１）非常に低いジッターおよび広い同調範囲を有する１０ＧＨｚ電圧制御発振器（「ＶＣＯ」）、（２）高電荷ポンプ電流設定を有する高帯域幅オプション、（３）オートスピードネゴシエーションのためのＰＣＩＥスイッチ、（４）クイックパスインターコネクト（Ｑｕｉｃｋ Ｐａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ（「ＱＰＩ」）として知られている、Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ規格をサポートする能力、（５）多重レベル電力供給サポート（例えば、（ａ）高いＶＣＣ（１．０Ｖ等）、高いＶＣＣＥＨ（３．０Ｖ等）、および高電流を必要とする１０Ｇｂｐｓ等の高速、または（ｂ）低いＶＣＣ（０．７７Ｖまたは０．８５Ｖ等）、低いＶＣＣＥＨ（２．５Ｖ等）、および低電流によってサポートされることができる６Ｇｂｐｓ等の低速について）、および（６）上記の２つの速度等級をサポートする制御可能（例えば、プログラム可能）電荷ポンプ調節器等の特徴をサポートすることができる（典型的には、ＶＣＣが、ＩＣ用の一般電力供給、特に、ＩＣ上の回路のデジタル部分である一方で、ＶＣＣＥＨは、ＩＣ上のあるアナログ回路用（例えば、ＩＣ上の他の回路にサービス提供する電圧調節器用）の電力供給電圧であってもよい）。
【００１３】
本発明による、例示的なＣＤＲおよび関連回路は、受信した高速シリアルデータ信号のデータ転送速度において、６２２メガビット／秒（Ｍｂｐｓ）から１２．５Ｇｂｐｓまでの連続マルチレート動作を提供することができる。そのような例示的な回路は、ＣＤＲ周波数を調整するために、約５０ＭＨｚと６４４ＭＨｚとの間の周波数を有する参照クロック信号を使用する。ＶＣＯは、データ転送速度の半分で動作し、動作についての単一の「ギア」を有する。ＶＣＯは、約１ＧＨｚから約６．２５ＧＨｚまでの連続同調範囲をサポートする。ＶＣＯから下流にある制御可能なスケーラ（例えば、除算器）は、ＣＤＲのデータ範囲を拡張する。例示的な除算器設定は、１、２、４、および８である。第２の制御可能なスケーラ（例えば、除算器）が、ＣＤＲの位相周波数検出器フィードバックループ（または参照クロックループ）の中で提供される。この第２の除算器に対する例示的な設定は、１、４、５、８、１０、１２、１６、２０、および２５である。これら２つのスケーラから入手可能な選択の種々の組み合わせは、ＩＣのユーザに利用可能なオプションのより長いリスト（例えば、１、４、５、８、１０、１２、１６、２０、２５、３２、または４０による全体的な除算）を作製することができる。
【００１４】
本発明による、例示的なＣＤＲおよび関連回路は、ＰＣＩＥ Ｇｅｎ２オートネゴシエーションおよびＰＣＩＥ Ｇｅｎ３オートネゴシエーションのためのオプションをサポートすることができる。データループ（すなわち、位相検出器（「ＰＤ」）ループ）は、ＰＣＩＥ Ｇｅｎ２オートスピードネゴシエーションについては、５Ｇｂｐｓから２．５Ｇｂｐｓまで、および逆もまた同様に、動的に変化することができる。ＰＣＩＥ Ｇｅｎ３オートスピードネゴシエーションについては、データループは、８Ｇｂｐｓから５Ｇｂｐｓまで、および逆もまた同様に、動的に変化することができる。ＰＣＩＥ Ｇｅｎ３からＰＣＩＥ Ｇｅｎ１までのデータ転送速度、およびその逆もまた、動的に可能である。これらのオートネゴシエーション能力は、ＣＤＲを再プログラムし、それをリセットし、それを呼び戻して、受信した（「ＲＸ」）信号にロックする必要性を回避する。
【００１５】
本発明のある可能な側面によるＣＤＲ回路１０の例示的実施形態が、図１に示されている。ＣＤＲ回路１０は、２つのループを含む。これらのループのうちの１つ（参照クロックループと呼ばれることもある）は、それらが記述された順番で閉ループ系列の中で相互に連結される、位相周波数検出器（「ＰＦＤ」）３０、電荷ポンプ（「ＣＰ」）およびループフィルタ（「ＬＦ」）３２、電圧制御発振器（「ＶＣＯ」）およびＬカウンタ３４、ＰＦＤマルチプレクサ（「Ｍｕｘ」）４２、およびＭカウンタ５０を含む（「Ｌ」および「Ｍ」は、本明細書の論議を容易にするために使用される恣意的な指定にすぎない）。ＣＤＲ回路１０は、参照クロック信号ＲＥＦＣＬＫを使用してその周波数を調整するために、この参照クロックループを使用する。ＶＣＯ３４が、ＲＥＦＣＬＫの周波数に対する所望の関係を有する発振周波数に落ち着くと、ＣＤＲ回路１０は、それらが記述された順番で閉ループ系列の中で相互に連結される、位相検出器（「ＰＤ」）６０、ＣＰおよびＬＦ３２、ＶＣＯおよびＬカウンタ３４、およびＰＤ ｍｕｘ４４を含む、その他方のループ（データループと呼ばれることもある）の使用に自動的に進む。データループの使用は、ＣＤＲ回路１０が、受信した高速シリアルデータ信号（ＲＸＰ／ＲＸＮ）からクロック（ＣＬＫ０／９０／１８０／２７０）およびデータ（ＤＥＶＥＮ／ＤＥＶＥＮＢ、ＤＯＤＤ／ＤＯＤＤＢ）情報を再生することを可能にする。
【００１６】
ここで、図１の上述の要素をより詳細に検討すると、（例えば、ＣＤＲ回路１０を含むＩＣの外部にあるソースからの）参照クロック信号ＲＥＦＣＬＫは、周波数スケーラ（例えば、除算器）回路２０に印加される。この回路は、制御可能（選択可能）な周波数スケールファクターによって、ＲＥＦＬＣＬＫ信号の周波数をスケーリングする（例えば、除算する）ことができる。図１に示された例示的実施形態では、このファクターの利用可能な選択肢は、１（実際の周波数分割がない）、２、および４である。回路２０によって実際に選択および採用されるファクターは、Ｍ＿ＳＥＬ［１：０］選択制御信号の値（論理状態）によって制御される。ＣＤＲ回路１０がプログラマブルＩＣ（ＰＬＤ、または本明細書で以前に記述された他の種類のプログラマブルＩＣ等）に含まれる場合において、Ｍ＿ＳＥＬ信号は、ＩＣのプログラム可能な素子構成メモリに由来してもよい（そのようなメモリは時には、構成ランダムアクセスメモリ（「ＣＲＡＭ」）と呼ばれてもよい）。そのようなプログラマブルＩＣの典型的な使用は、初期構成（または再構成）段階を含み、その間に、所望の値がＣＲＡＭにプログラム可能である。これらのＣＲＡＭ値は、ＩＣの後続のユーザモードまたは通常動作モードの動作のための特定の一組の動作特性をＩＣに与える。Ｍ＿ＳＥＬ信号は、そのようなＣＲＡＭ制御信号（すなわち、ＩＣに最初にプログラムされ、その後、ＩＣの通常ユーザモード動作を制御する）の実施例である。
【００１７】
周波数スケーラ（例えば、除算器）回路２０によって出力される参照クロック信号は、さらなる周波数スケーラ（例えば、除算器）回路２２に印加される。この後者の回路は、随意で、ＤＩＶ２制御信号の論理状態に応じて、２というさらなるファクターで参照クロック信号を割る。ＤＩＶ２信号は、（上述の信号Ｍ＿ＳＥＬ［１：０］のような）別の選択可能な（例えば、プログラム可能に決定された）信号となり得る。
【００１８】
回路要素２０および２２は、ＩＣに印加された際に、ＲＥＦＣＬＫ周波数が高すぎる場合、（例えば）ＲＥＦＣＬＫ信号の周波数が低減されることを可能にするＲＥＦＣＬＫ信号プリスケーラである。
【００１９】
回路２２によって出力される参照クロック信号は、位相周波数検出器（「ＰＦＤ」）３０への２つの入力のうちの１つに印加される。ＰＦＤ３０への他方の入力は、以前に（および以下でも）説明されたように、ＣＤＲ１０の参照クロックループからフィードバックされる信号である。ＰＦＤ３０は、それに印加された２つの信号の位相および周波数を比較する。要素２２からの参照クロック信号とのより良好な位相および周波数合致を生じさせるために、フィードバック信号の周波数が増加する必要があることをＰＦＤ３０が検出した場合、ＰＦＤ３０は、そのＵＰＰＦ出力リード線に「ＵＰ」パルスを出力する。他方で、要素２２からの参照クロック信号とのより良好な位相および周波数合致を生じるために、フィードバック信号の周波数が減少する必要があることをＰＦＤ３０が検出した場合、ＰＦＤ３０は、ＤＮＰＦリード線に「ＤＯＷＮ」パルスを出力する。
【００２０】
電荷ポンプ（「ＣＰ」）およびループフィルタ（「ＬＦ」）３２は、ＰＦＤ３０の上述の出力信号を受信する。回路３２のループフィルタ部分は、それが受信するＵＰおよびＤＯＷＮパルスの積分器の役割を果たす。例えば、ループフィルタ回路は、ＵＰパルスの発生がＤＯＷＮパルスの発生よりも有意に多い（頻繁である）場合、回路３４のＶＣＯ部分の発振の周波数を増加させることに適切な方式で、ループフィルタが、回路３２の電荷ポンプ部分に要素３２の出力３３を変化させるように、アナログ低域通過フィルタ回路のように動作してもよい。逆に、ＤＯＷＮパルスの発生がＵＰパルスの発生よりも有意に多い（頻繁である）場合、ループフィルタは、ＶＣＯ周波数を減少させることに適切な方式で、回路３２の電荷ポンプ部分に出力３３を変化させる。上述のフィルタリングの反応性は、参照クロックループの反応性および安定性の程度を決定する。以降でさらに説明されるように、要素３２が参照クロックループの中で、またはデータループの中で動作しているかに応じて、異なるフィルタ値が使用されてもよい。
【００２１】
要素３４のＶＣＯ部分は、（その名前が暗示するように）電圧制御発振器を含む。上記で論議されたように、このＶＣＯの発振の周波数は、要素３２の出力信号３３によって（ＶＣＯの制御可能な動作周波数範囲内に）制御される。ＶＣＯによる振動信号出力は、１（実際の周波数分割がない）、２、４、および８といった４つの異なるスケールファクターによるパラレル周波数スケーリング（例えば、除算）を（例えば、回路３４のＬカウンタ部分によって）受ける。言い換えれば、回路３４のＬカウンタ部分は、（１）ＶＣＯ出力信号周波数、（２）２で割られたＶＣＯ出力信号周波数、（３）４で割られたＶＣＯ出力信号周波数、および（４）８で割られたＶＣＯ出力信号周波数を有する出力信号を生成する。ＰＦＤ ｍｕｘ回路４２は、これらの４つの異なるようにスケーリングされた信号のうちのいずれか１つを選択（および出力）するように制御可能である。
【００２２】
ここで、ＰＦＤ ｍｕｘ４２によって行われる選択（およびまた、ＰＤ ｍｕｘ４４によって行われる（おそらく異なる）選択）の制御についてさらに論議する。図１は、選択制御信号ＣＲＵ＿Ｌ＿ＰＦＤ［１：０］、ＣＲＵ＿Ｌ＿ＰＤ［１：０］、ＰＣＩＥ＿Ｌ、ＰＣＩＥ＿Ｍ、およびＱＰＩ＿ＳＷを受信するサブ回路４０の一部としてＰＦＤ ｍｕｘ４２およびＰＤ ｍｕｘ４４を示す。これらの信号は、ｍｕｘ４２および４４の各々によって行われる選択を制御するために、種々の組み合わせで使用することができる。例えば、ＣＲＵ＿Ｌ＿ＰＦＤ［１：０］信号は、ｍｕｘ４２によって行われる選択を少なくとも部分的に制御するための（例えば、Ｍ＿ＳＥＬ［１：０］およびＤＩＶ２のような、ある他の構成制御信号について以前に説明されているように、ＣＲＡＭからの）プログラム可能信号となり得る。ＣＲＵ＿Ｌ＿ＰＤ［１：０］は、ｍｕｘ４４によって行われる選択を少なくとも部分的に制御するための（例えば、ＣＲＡＭからの）同様のプログラム可能信号となり得る。
【００２３】
他方で、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍは、好ましくは、ＰＣＩＥオートスピードネゴシエーションをサポートするＩＣの通常またはユーザモード動作中に変更の可能性があるより動的な信号である。例えば、ＣＤＲ１０を含むことに加えて、ＩＣが、ＣＤＲ回路１０によって再生されたデータを受信および処理する「コア」または他の信号処理回路（図１には示されていないが、図３の１２０で示される）を含むことを仮定すると、次いで、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍは、再生されたデータのうちのあるものに基づいて（典型的には少なくともある程度）生成される比較的動的な（時間変動）信号であってもよい。したがって、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍは、上述のコア回路の中のいくつかのメモリまたはレジスタに由来してもよいが、これらの信号記憶要素は、好ましくは、より静的なＣＲＡＭではなく、むしろ、ＩＣの通常またはユーザモード動作の経過中にそのコンテンツをより動的に修正することができる要素である。ＱＰＩ＿ＳＷは、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍについて上記で説明された一般的種類の別の信号である。この信号は、ＱＰＩ通信プロトコルの一部であるオプションをサポートすることに役立つように使用される。これは、本明細書の以降においてさらに論議される。
【００２４】
ｍｕｘ４２の出力は、Ｍカウンタ回路５０に印加される。この回路は、ファクター１、４、５、８、１０、１２、１６、２０、または２５のうちのいずれか１つによって、（ｍｕｘ４２からの）その入力の周波数をスケーリングする（例えば、除算する）ことができる。いくつかの信号が、使用するために回路５０によって選択される周波数分割ファクターを制御するためにその回路に印加される。これらの選択制御信号は、ＣＲＵ＿Ｍ［３：０］、ＰＣＩＥ＿Ｍ、およびＦＲＥＱ＿１００＿１２５を含む。ＣＲＵ＿Ｍ［３：０］およびＦＲＥＱ＿１００＿１２５は、典型的には、（例えば、前述の信号ＣＲＵ＿Ｌ＿ＰＦＤ（１：０）のような）（例えば、ＣＲＡＭからの）プログラム可能な選択制御信号である。ＰＣＩＥ＿Ｍは（再度）、以前の段落で説明されたより動的な信号のうちの１つである。
【００２５】
回路５０の出力信号は、参照クロックループを完成させるためにＰＦＤ３０にフィードバックされる。
【００２６】
参照クロックループの安定性は、同様に前述のＵＰＰＦおよびＤＮＰＦ信号パルスを受信するロック検出器回路７０によって監視される。例えば、ＵＰＰＦおよびＤＮＰＦ信号パルスの発生の周波数が、十分に長い期間にわたってほぼ同じになる場合、このことは、回路７０によって検出することができ、回路７０は、次に、ＶＣＯ３４が（例えば、高速シリアルデータ入力信号ＲＸＰ／ＲＸＮからデータ情報を再生するために）データループにおいて使用することに適切である周波数で振動していることを示すＰＦＤＭＯＤＥ＿ＬＯＣＫ信号を出力することができる。
【００２７】
他の可能な用途において、ＰＦＤＭＯＤＥ＿ＬＯＣＫ信号は、論理および構成情報回路８０に印加される。ＰＤＦＭＯＤＥ＿ＬＯＣＫ信号のアサーションに続く短い遅延後に、回路８０は、そのＬＣＫ２ＲＥＦ出力信号をアサートしてもよい。他の可能な用途において、ＬＣＫ２ＲＥＦ信号は、ＣＰおよびＬＦ回路３２に印加される。その回路は、その参照クロックループを使用することから、そのデータループを使用することにＣＤＲ１０を切り替えさせることによって、ＬＣＫ２ＲＥＦ信号に応答することができる。例えば、これは、ＣＰおよびＬＦ回路３２が、ＰＦＤ３０からのＵＰＰＦおよびＤＮＰＦ信号にもはや応答しなくなり、代わりに、ＰＤ６０からのＵＰＰおよびＤＮＰ信号に（略同様の方法で）応答することを意味し得る。回路３２はまた、その回路のＬＦ部分によって使用されるフィルタパラメータを変更することによって、ＬＣＫ２ＲＥＦのアサーションに応答してもよい。ＬＦ動作パラメータのそのような変更は、回路３２がＶＣＯ３４の発振周波数の所与の量の変化を生じさせるように、ＵＰパルスの数または発生がＤＯＷＮパルスよりも優勢となるほど強く（またはその逆も同様）増加させされるように行われてもよい。データループの結果として生じるより優れた安定性は、再生されたクロック等のより優れた安定性のために望ましくてもよい。
【００２８】
ここで、データループをより詳細に検討すると、ｍｕｘ回路４４は、そのループの要素である。Ｍｕｘ回路４４は、特に、それが行う周波数分割ファクター選択がどのように制御されるかに関して、すでに大部分が説明されている。ここで、選択される周波数分割ファクターにかかわらず、ｍｕｘ回路４４は、好ましくは、共通の周波数を有するが、９０度だけ相互から等しく離間した位相を有する４つの信号を常に出力することがさらに留意される。したがって、回路４４の出力のうちの１つが、受信したシリアルデータ信号ＲＸＰ／ＲＸＮの位相に対して０度の位相を有すると仮定される場合、回路４４の３つの他の出力は、ＲＸＰ／ＲＸＮに対して、それぞれ、９０度、１８０度、および２７０度の位相を有する。これら４つの信号は、時には、ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、およびＣＬＫ２７０と呼ばれてもよい。これらの信号は、データループを閉じるようにＰＤ６０に印加される。それらはまた、ＣＤＲのいわゆる再生されたクロックとして、ＣＤＲ１０から出力することもできる。
【００２９】
以前に記述されたように、ＰＤ６０は、ｍｕｘ４４の出力の位相を、受信した高速シリアルデータ信号ＲＸＰ／ＲＸＮの位相と比較する。ＰＤ６０は、ＵＰＰまたはＤＮＰパルスを生成して、ｍｕｘ４４出力の位相をＲＸＰ／ＲＸＮの位相と良好に合致させるために、ＶＣＯ３４の周波数が増加または減少するべきかを示す。これらのＵＰＰおよびＤＮＰパルスは、パルスＵＰＰＦおよびＤＮＰＦの前述の使用と同様に、これらのパルスを使用するＣＰおよびＬＦ３２に印加される。したがって、ＣＰおよびＬＦ３２は、ＶＣＯ３４の周波数に影響を及ぼし続けて、回路３４および４４の出力を位相においてＲＸＰ／ＲＸＮと同期または整合した状態を保持する。
【００３０】
ＰＤ６０はまた、ＲＸＰ／ＲＸＮからデータ情報の各連続ビットを再生するために適切である時にＲＸＰ／ＲＸＮをサンプリングするために、ｍｕｘ４４の出力を使用する。結果として生じる再生または時刻変更データは、２対の相補信号として出力される（すなわち、シリアル入力データＲＸＰ／ＲＸＮの中の各連続「偶数」ビット位置におけるデータビットについてはＤＥＶＥＮおよびＤＥＶＥＮＢ、ならびにＲＸＰ／ＲＸＮの中の各連続「奇数」ビット位置におけるデータビットについてはＤＯＤＤおよびＤＯＤＤＢ）。ＣＤＲ１０は、並行して各連続ビット対（１つの「偶数」および１つの「奇数」）の中に２つのビットを効果的に出力することが、この論議から留意されるであろう。これは、そのビットレートがＶＣＯ３４の発振の周波数の２倍であるシリアルデータ信号からデータを再生することを可能にする、いわゆるハーフレートアーキテクチャをＣＤＲ１０に与える。（以前に記述された）これの一実施例のみとして、ＣＤＲ１０は、６．２５ＧＨｚで振動して、１２．５Ｇｂｐｓデータ転送速度を有するデータ信号ＲＸＰ／ＲＸＮからデータを再生することができる。
【００３１】
データループの論議を完了するために、ＶＣＯおよびＬカウンタ回路３４は、ＣＰおよびＬＦ回路３２の制御下で動作し続け、ここで、動作Ｌカウンタ出力選択が（ｍｕｘ４２ではなく）ｍｕｘ４４によって行われる。
【００３２】
図２は、ＣＤＲ１０がサポートすることができる多くの通信プロトコル、およびこれらのプロトコルをサポートするために動作するために、どのようにＣＤＲの種々の部品が制御されるかといういくつかの実施例を示す。「仕様」という表題を有する図２の列は、図２の対象となる通信プロトコルを識別する。図２の各行は、その行において識別されるプロトコルをサポートするために使用される種々のＣＤＲ１０動作パラメータを特定する。ＰＣＩＥは、１００ＭＨｚ（図２の行１−３）または１２５ＭＨｚ（図２の行４−６）のいずれか一方の周波数を有する（ＰＦＤ３０に実際に印加されるような）ＲＥＦＣＬＫ信号によって動作することができる。要素２０および２２から上流では、元のＲＥＦＣＬＫ信号周波数がより高くてもよい。しかし、もしそうであれば、要素２０／２２は、その周波数を１００ＭＨｚまたは１２５ＭＨｚまで割るために使用される。
【００３３】
以前に記述されたように、ＰＣＩＥ Ｇｅｎ１（図２の行１または４）のデータ転送速度は、２．５Ｇｂｐｓ（図２の右側の列）である。１００ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ１（図２の行１）をサポートするために、Ｍカウンタ５０は、２５で割るように設定され、ｍｕｘ４２は、Ｌカウンタ３４の１で割った出力を選択するように制御され、ｍｕｘ４４は、Ｌカウンタ３４の２で割った出力を選択するように制御され、ＶＣＯ３４の結果として生じる周波数（図２のＦＶＣＯ列）は、２５００ＭＨｚであり、再生されたクロック信号周波数（図２のＦＰＬＬ列、およびＣＬＫ０／ＣＬＫ９０／ＣＬＫ１８０／ＣＬＫ２７０信号の周波数）は、１２５０ＭＨｚである。これは、図２の行１に全て示されている。
【００３４】
１２５ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ１（図２の行４）をサポートするために、Ｍカウンタ５０は、２０で周波数を割るように設定され、残りのＣＤＲ１０動作パラメータは、行１と同じである。
【００３５】
１００ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ２（図２の行２）をサポートするために、Ｍカウンタ５０は、２５で周波数を割るように設定され、ｍｕｘ４２および４４の両方は、Ｌカウンタ３４の１で割った出力を選択するように制御され、ＶＣＯ３４は、２５００ＭＨｚで振動し、再生されたクロック信号周波数もまた、２５００ＭＨｚであり、サポートされたＲＸＰ／ＲＸＮシリアルデータ転送速度は、５０００Ｍｂｐｓである。
【００３６】
１２５ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ２（図２の行５）をサポートするために、Ｍカウンタ５０は、２０で周波数を割るように設定されるが、残りのＣＤＲ１０動作パラメータは、行２と同じである。
【００３７】
１００ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ３（図２の行３）をサポートするために、Ｍカウンタ５０は、２０で周波数を割るように設定され、ｍｕｘ４２は、Ｌカウンタ３４の２で割った出力を選択するように制御され、ｍｕｘ４４は、Ｌカウンタ３４の１で割った出力を選択するように制御され、ＶＣＯ３４は、４０００ＭＨｚで振動し、再生されたクロック信号周波数は、４０００ＭＨｚであり、サポートされたＲＸＰ／ＲＸＮシリアルデータ転送速度は、８０００Ｍｂｐｓである。
【００３８】
１２５ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ３（図２の行６）をサポートするために、Ｍカウンタ５０は、１６で周波数を割るように設定されるが、残りのＣＤＲ１０動作パラメータは、行３と同じである。
【００３９】
ここでＱＰＩを参照すると、この規格は、（１）６４００ＭＨｚのシリアルデータ転送速度（ＲＸＰ／ＲＸＮ）、または（２）３２００ＭＨｚのシリアルデータ転送速度（ＲＸＰ／ＲＸＮ）といった２つのオプションを有する。両方の場合、１３３．３３ＭＨｚの（要素２０／２２による任意の周波数分割後の）ＲＥＦＣＬＫ信号周波数を採用する。両方のオプションは、１２であるＭカウンタ５０周波数分割ファクター、およびＬカウンタ３４の２で割った出力のｍｕｘ４２選択を使用する。しかしながら、６４００Ｍｂｐｓオプションが、ｍｕｘ４４の１で割る選択を使用する一方で、３２００Ｍｂｐｓオプションは、そのｍｕｘの２で割る選択を使用する。両方のオプションで、ＶＣＯ３４の周波数（「ＦＶＣＯ」）は、３２００ＭＨｚである。６４００Ｍｂｐｓオプションでは、再生されたクロック信号周波数（「ＦＰＬＬ」（または位相同期ループの周波数））が、３２００ＭＨｚである一方で、３２００Ｍｂｐｓオプションでは、再生されたクロック信号周波数は、１６００ＭＨｚである。
【００４０】
図３は、図２によって図示される種々の通信プロトコル（または同様に種々の種類の他のプロトコル）をサポートするために、どのようにＣＤＲ１０を制御することができるかというさらなる側面を示す。図３は、ＣＤＲ１０が、典型的には、ＩＣ１００の回路の一部であることを示す。本明細書のいくつかの場所で以前に記述されたような構成ランダムアクセスメモリ（「ＣＲＡＭ」）１１０もまた、ＩＣ１００に含まれてもよい。ＩＣ１００はまた、いわゆる利用回路１２０（また、そのＩＣ１００の素子の種類に応じて、コア回路、プログラム可能コア回路、プログラム可能論理コア回路等の他の名前で呼ばれてもよい）を含んでもよい。
【００４１】
ＩＣ１００が図３に示される構成を有すると仮定して、ＲＸＰ、ＲＸＮ、およびＲＥＦＣＬＫのような信号は、ＩＣ１００を含むより大型のシステムの中の１つ以上の他のＩＣ等の外部ソースから、ＩＣ１００の入力ピン、端子、またはパッド１０２／１０４に印加されてもよい。ＩＣ１００（特に、ＩＣ１００のＣＲＡＭ１１０）を最初にプログラムまたは構成する（あるいは再プログラムまたは再構成する）ための信号は、ＩＣの１つ以上の他の入力ピン１０６に印加されてもよい。そのようにプログラムされた後、ＣＲＡＭ１１０は、ＣＤＲ１０を（おそらく、利用回路１２０の１つ以上の側面も）特定の方法で動作させるための特定の値を有する制御信号を出力する。ＣＲＡＭ１１０がＣＤＲ１０に出力する、そのような制御信号の実施例は、上記の信号ＣＲＵ＿Ｌ＿ＰＤ［１：０］、Ｍ＿ＳＥＬ［１：０］、ＤＩＶ２、ＣＲＵ＿Ｍ［３：０］、ＣＲＵ＿Ｌ＿ＰＦＤ［１：０］、ＦＲＥＱ＿１００＿１２５等である。本明細書で以前に言われているように、ＣＲＡＭ１１０からのこれらの信号は、ＩＣ１００が最初にプログラムされたときに最初に設定され、（もし変更されるとしても）ＩＣを再プログラムすることのみによって変更することができ、それは、典型的にはあまり頻繁に行われない（もし行うことができるとしても、ＩＣ１０である素子の種類に応じて）ので、静的（すなわち、経時的に一定）または少なくとも比較的静的（すなわち、比較的低い頻度で変更される可能性がある）である。
【００４２】
図３はさらに、ＣＤＲ１０の前述の出力信号が、典型的には、利用回路１２０に印加されることを示す。そのようなＣＤＲ１０出力信号の実施例は、ＬＣＫ２ＲＥＦ、ＰＦＤＭＯＤＥ＿ＬＯＣＫ、ＤＥＶＥＮ、ＤＥＶＥＮＢ、ＤＯＤＤ、ＤＯＤＤＢ、ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０等である。これらは、当然ながら、動的（すなわち、時間変動）または少なくとも比較的動的な信号である（例えば、大部分についてＣＲＡＭ１１０の前述の出力信号と比較して）。利用回路１２０は、ＩＣ１００が何をすることをユーザが所望するにかに応じて、種々の方法のうちのいずれかで、これらの信号の「ユーザモード」利用を行う。例えば、利用回路１２０は、例えば、シリアル出力ピン１２２ａ／ｂまたはパラレル出力ピン１２４ａ−ｎを介してＩＣ１００からそれぞれ出力することができる、さらなるシリアル出力信号ＴＸＰ／ＴＸＮおよび／またはパラレル出力信号ＰＯＵＴ１−ＰＯＵＴＮを生成するように、いくつかの方法のうちのいずれかで（おそらくＩＣ１００に入力される他の信号と組み合わせて）ＣＤＲ１０によって出力される時刻変更データ（ＤＥＶＥＮ等）を処理してもよい。
【００４３】
図３はなおもさらに、利用回路１２０が、ＣＤＲの動作のある側面を制御するための付加的な信号をＣＤＲ１０に印加することを示す。例えば、これらのさらなるＣＤＲ１０制御信号は、ＰＣＩＥ＿Ｌ、ＰＣＩＥ＿Ｍ、ＱＰＩ＿ＳＷ等を含むことができる。これらの信号はまた、ＩＣ１００の通常またはユーザモード中に、それらの値が変化することができるため、動的（すなわち、時間変動またはおそらく時間変動）として適切に特徴付けられる。これらの信号が極度に急速または頻繁に変化することは典型的ではないが、それらは、ＣＲＡＭ１１０のより静的な出力信号よりも容易かつ急速に変化することができる。また、以下でさらに詳述されるように、それらは、ＩＣ１００またはそのＣＲＡＭ１１０を再プログラムまたは再構成する必要なく変更することができる。
【００４４】
利用回路１２０が行ってもよい、例えば、時刻変更データＤＥＶＥＮ等の処理の中には、時刻変更データからＰＣＩＥオートスピードネゴシエーションコマンドまたは他の情報を抽出することがある。例えば、ＣＤＲ１０は、最初にＰＣＩＥ Ｇｅｎ１通信に従事してもよく、ＲＸＰ／ＲＸＮがその通信の一部として受信する、シリアルデータ信号のうちのいくつかは、そのデータの伝送機が、より速いＰＣＩＥ Ｇｅｎ２（またはさらに速いＰＣＩＥ Ｇｅｎ３）通信に変更したいことを示してもよい。利用回路１２０は、そのようなＰＣＩＥオートスピードネゴシエーション変更要求の（ＣＤＲ１０からの時刻変更データＤＥＶＥＮ等の中の）存在を検出する。利用回路１２０は、ＣＤＲ１０を要求された新しいＰＣＩＥサブプロトコルに切り替えさせる（例えば、要求された変更に応じて、ＰＣＩＥ Ｇｅｎ１からＰＣＩＥ Ｇｅｎ２またはＰＣＩＥ Ｇｅｎ３へ）ために必要とされる方式で、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍ信号の一方または両方の値を変更することによって、そのような要求に応答する。
【００４５】
より具体的には、回路が最初にＰＣＩＥ Ｇｅｎ１を行っており、オートスピードネゴシエーション変更がＰＣＩＥ Ｇｅｎ２に要求された場合、利用回路１２０は、（（１）どの周波数分割ファクターをＭカウンタ５０が使用するか、および（２）どのＬカウンタ３４出力をｍｕｘ４２が選択するか（ＭおよびＬ（ＰＦＤ）が図２のＧｅｎ１およびＧｅｎ２について同じであるため）を（部分的に）制御するために使用される）ＰＣＩＥ＿Ｍ信号の状態を変更する必要はない。しかしながら、利用回路１２０は、どのＬカウンタ３４出力をｍｕｘ４４が選択するか（Ｌ（ＰＤ）が図２のＧｅｎ１およびＧｅｎ２について異なるため）を（部分的に）制御するために、その信号が使用されるため、ＰＣＩＥ＿Ｌ信号の状態を変更する必要がある。
【００４６】
別の実施例として、要求がＧｅｎ１からＧｅｎ３への変更に対するものである場合、これらのＣＤＲ１０動作パラメータの全てが、Ｇｅｎ１からＧｅｎ３へＣＤＲ１０を切り替えるために変化する必要があるため、利用回路１２０は、ＰＣＩＥ＿Ｌ（図２のＬ（ＰＤ）のための制御）およびＰＣＩＥ＿Ｍ（図２のＭおよびＬ（ＰＦＤ）のための制御）の両方の状態を変更する。
【００４７】
ＰＣＩＥ Ｇｅｎ変更の全ての他の組み合わせ／方向も可能である（すなわち、Ｇｅｎ２からＧｅｎ３に、Ｇｅｎ２からＧｅｎ１に、Ｇｅｎ３からＧｅｎ１に、およびＧｅｎ３からＧｅｎ２に）。各場合において、利用回路１２０は、時刻変更データＤＥＶＥＮ等の一部として要求された変更を検出し、次いで、ＰＣＩＥ＿Ｌおよび／またはＰＣＩＥ＿Ｍの状態に任意の適切な変更を行う。ＣＤＲ１０は、図２のパラメータ値の対応する水平線または行に示されるような要求された新しい動作モードに切り替わることによって、その制御信号へのそのような変更に応答する。したがって、回路は、任意のＰＣＩＥオートスピードネゴシエーション変更要求に自動的かつ動的に応答することができる。ＩＣおよびそのＣＤＲ１０を任意のＰＣＩＥ Ｇｅｎから任意の他のＰＣＩＥ Ｇｅｎに切り替えさせるために、ＩＣ１００またはそのＣＲＡＭ１１０を再プログラムする必要はない。ＰＣＩＥ Ｇｅｎ１とＰＣＩＥ Ｇｅｎ２との間の変更は、ＣＤＲ１０をその参照クロックループの使用に戻す必要なく達成することができる。しかしながら、ＰＣＩＥ Ｇｅｎ１とＰＣＩＥ Ｇｅｎ３との間、およびＰＣＩＥ Ｇｅｎ２とＰＣＩＥ Ｇｅｎ３との間の変更は、その参照クロックループの使用に短期間戻るようにＣＤＲ１０に要求してもよい。
【００４８】
ＱＰＩでは、利用回路１２０は、ＱＰＩ＿ＳＷ信号を制御して、図２の行７および８に示される２つの形態のＱＰＩの間のオートスピードネゴシエーション変更要求に応答するために、同様に動作することができる。この目的で、ＱＰＩ＿ＳＷ信号は、ｍｕｘ４４によって行われるＬカウンタ３４出力選択を（部分的に）制御するという点で、ＰＣＩＥ＿Ｌ信号のようである。
【００４９】
完全性のために、図４および５は、ｍｕｘ４４（図４）およびｍｕｘ４２（図５）によって行われる選択を制御するために使用することができる例示的な制御信号デコーダ論理を示す。このデコーダ論理は、図１のサブシステム４０の一部である選択制御回路によって実装することができる。図４では、例えば、ＣＲＵ＿Ｌ＿ＰＤ信号が、ＣＲＡＭ１１０（図３）に由来することができる一方で、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍ信号は、利用／制御回路１２０からのより動的な信号となり得る。同様に、図５では、ＣＲＵ＿Ｌ＿ＰＦＤ信号が、ＣＲＡＭ１１０に由来することができる一方で、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍは、図４と同じである。ＰＣＩＥ通信プロトコルのうちのいずれかを使用することが所望される場合、ＣＲＵ＿Ｌ＿ＰＤおよびＣＲＵ＿Ｌ＿ＰＦＤ信号は、全て０に設定される。図４は、（ＣＦＵ＿Ｌ＿ＰＤの条件下で）ＰＣＩＥ Ｇｅｎ１を実装することに適切であるように、ｍｕｘ４４にＬカウンタ３４の２で割った出力を選択させるように、ＰＣＩＥ＿Ｍ＝０とＰＣＩＥ＿Ｌ＝１との組み合わせが復号されることを示す。図４はさらに、ＰＣＩＥ Ｇｅｎ２を実装することに適切であるように、ｍｕｘ４４にＬカウンタ３４のバイパス（または１で割る）出力を選択させるように、ＰＣＩＥ＿Ｍ＝０およびＰＣＩＥ＿Ｌ＝０が復号されることを示す。図４はなおもさらに、ｍｕｘ４４に、ＰＣＩＥ Ｇｅｎ３を実装することに適切でもあるＬカウンタ３４のバイパス出力を選択させるように、ＰＣＩＥ＿Ｍ＝１およびＰＣＩＥ＿Ｌ＝１も復号されることを示す。
【００５０】
ここで図５を参照すると、その図は、ＰＣＩＥ Ｇｅｎ１を実装することに適切であるように、ｍｕｘ４２にＬカウンタ３４のバイパス（または１で割る）出力を選択させるように、ＰＣＩＥ＿Ｍ＝０、ＰＣＩＥ＿Ｌ＝１、およびＣＲＵ＿Ｌ＿ＰＦＤ＝００が復号されることを示す。図５はさらに、ＰＣＩＥ Ｇｅｎ２を実装することに適切であるように、ｍｕｘ４２にＬカウンタ３４のバイパス出力を選択させるように、ＰＣＩＥ＿Ｍ＝０、ＰＣＩＥ＿Ｌ＝０、およびＣＲＵ＿Ｌ＿ＰＦＤ＝００も復号されることを示す。図５はなおもさらに、ＰＣＩＥ Ｇｅｎ３を実装するのに適切であるように、ｍｕｘ４２にＬカウンタ３４の２で割った出力を選択させるように、ＰＣＩＥ＿Ｍ＝１、ＰＣＩＥ＿Ｌ＝１、およびＣＲＵ＿Ｌ＿ＰＦＤ＝００が復号されることを示す。
【００５１】
図４および５のそれぞれの下の３行では、「ＤＣ」は「気にかけない」を表し、ＣＲＵ＿Ｌ＿ＰＤおよびＣＲＵ＿Ｌ＿ＰＦＤ信号のうちのいずれかが非ゼロ（すなわち、２進数の１）値を含む時に、ＰＣＩＥ＿ＭおよびＰＣＩＥ＿Ｌが無視されることを意味する。それが起こる時に、ユーザは、何らかの非ＰＣＩＥ通信プロトコル（または少なくともＣＤＲ回路１０の中でＰＣＩＥのような条件を使用しないプロトコル）を選んでいる。そのような場合において、ＰＣＩＥ＿ＭおよびＰＣＩＥ＿Ｌ信号は、全く使用されず、ＣＲＵ＿Ｌ＿ＰＤおよびＣＲＵ＿Ｌ＿ＰＦＤ信号のみが、それぞれｍｕｘ４４および４２によって行われる選択を制御するために復号される。例えば、図４は、ＣＲＵ＿Ｌ＿ＰＤ＝０１が、ｍｕｘ４４にＬカウンタ３４の２で割った出力を選択させるように復号され、ＣＲＵ＿Ｌ＿ＰＤ＝１０が、ｍｕｘ４４にＬカウンタ３４の４で割った出力を選択させるように復号され、ＣＲＵ＿Ｌ＿ＰＤ＝１１が、ｍｕｘ４４にＬカウンタ３４の８で割った出力を選択させるように復号されることを示す。図５は、ＣＲＵ＿Ｌ＿ＰＦＤの同様の値が、ｍｕｘ４２にＬカウンタ３４の同様の出力を選択させるように復号されることを示す。
【００５２】
図６および７は、要素３４、４２、および４４の部分の例示的な構造および動作を含む、図４および５に示されるものを実装するための論理の例示的実施形態を示す。例えば、図６および７の両方は、回路３４のＬカウンタ部分が、直列に接続された、３つの２で割る周波数分割器１５０ａ−ｃとして構築されてもよいことを示す（同じ回路要素１５０ａ−ｃが図６および７の両方に示されている）。ＡＮＤゲート１６０ａ−ｆのそれぞれは（その順に）、（上から下への順に）図４の水平行のうちのそれぞれ１つの中の論理を実装する。（ＡＮＤゲート入力における小さい白丸は、ＡＮＤゲートの回路の残りの部分によって見られるとき、その入力の論理反転を示す。）ＯＲゲート１６２ａは、ＡＮＤゲート１６０ａおよび１６０ｄの出力を論理的に組み合わせる（すなわち、ＯＲゲート１６２ａの出力は、ＡＮＤゲート１６０ａまたは１６０ｄのいずれか一方の出力がアサートされる時はいつでもアサートされる）。ＯＲゲート１６２ｂは、ＡＮＤゲート１６０ｂおよび１６０ｃの出力を論理的に組み合わせる。ＡＮＤゲート１５２ａ−ｄのそれぞれへの１つの入力は、（１）Ｌカウンタ３４の１で割ったまたはバイパス出力、（２）Ｌカウンタ３４の２で割った出力、（３）Ｌカウンタ３４の４で割った出力、および（４）Ｌカウンタ３４の８で割った出力のうちのそれぞれ１つである。ＡＮＤゲート１５２ａへの他方の入力は、ＯＲゲート１６２ｂの出力である。ＡＮＤゲート１５２ｂの他方の入力は、ＯＲゲート１６２ａの出力である。ＡＮＤゲート１５２ｃへの他方の入力は、ＡＮＤゲート１６２ｅの出力である。ＡＮＤゲート１５２ｄへの他方の入力は、ＡＮＤゲート１６２ｆの出力である。ＯＲゲート１５４は、ＡＮＤゲート１５２のうちのどれが現在有効になっているかという出力を伝える。
【００５３】
図７は、図５に示されているものを別として、図６と同様である。ＡＮＤゲート１７０ａ−ｆの各々は、（図５および７の両方において上から下への順で）図５のそれぞれの行の中の論理を実装する。ＯＲゲート１７２ａは、ＡＮＤゲート１７０ａおよび１７０ｂの出力を論理的に組み合わせる。ＯＲゲート１７２ｂは、ＡＮＤゲート１７０ｃおよび１７０ｄの出力を論理的に組み合わせる。ＡＮＤゲート１５６ａ−ｄのそれぞれへの１つの入力は、Ｌカウンタ３４の１／２／４／８で割った出力のうちのそれぞれ１つである。ＡＮＤゲート１５６ａ−ｄへの他の入力は、示されるようにＯＲゲート１７２ａ−ｂまたはＡＮＤゲート１７０ｅ−ｆに由来する。ＯＲゲート１５８は、ＡＮＤゲート１５６のうちのどれが現在有効になっているかという出力を伝える。
【００５４】
図８は、特に、オートスピードネゴシエーションの状況で、どのように利用／制御回路１２０がＣＤＲ回路１０からの時刻変更データ信号（ＤＥＶＥＮ／ＤＥＶＥＮＢ、ＤＯＤＤ／ＤＯＤＤＢ）を使用し得るかという例示的実施形態をより詳細に示す。図８に示されるように、時刻変更データの初期の処理は、時刻変更データの中の連続データワードを識別し、組み立てるための回路２１０の使用を含む。例えば、これは、（シリアルよりもむしろ）パラレル形態で各連続データを回路２１０から出力することを含んでもよい。これは、利用および制御回路１２０の中のさらなる利用回路２２０によって、任意の所望の目的でのデータの使用を容易にすることができる。回路１２０の中にはまた、（時刻変更データの中の）通信変更要求の発生について回路２１０によって出力される時刻変更データを監視する通信変更要求検出回路２３０がある。例えば、そのような通信変更要求は、例えば、ＲＸＰ／ＲＸＮをＩＣ１００に送信している他のシステム構成要素が、その通信の速度（データ転送速度）を変更したいときに、オートスピードネゴシエーションの一部として生じることができる。次いで、他のシステム構成要素は、ＲＸＰ／ＲＸＮデータストリームの中に通信変更要求データを含む。回路２３０は、ＣＤＲ１０から下流で、この変更要求データを検出し、次いで、回路２３０は、その通信変更要求を通信変更要求復号回路２４０に伝える。回路２４０は、要求された通信変更を復号し、要求された新しい通信モード（特に、新しい通信速度）をサポートするようにＣＤＲ１０の動作を変更することに適切であるＱＰＩ＿ＳＷ、ＰＣＩＥ＿Ｌ、およびＰＣＩＥ＿Ｍのような制御信号の値を出力する。他の補助信号もまた、（例えば、新しい通信モードにそのデータグループを使用し始めるまで、ＣＤＲ１０をその参照クロックループの使用に一時的に再び切り替えさせるために）回路２４０から必要とされ（したがって、それによって生成され）てもよい。
【００５５】
前述の内容のうちのいくつかを手短に要約すると、（実施例として）ＰＣＩＥオートスピードネゴシエーションについて、動的信号ＰＣＩＥ＿ＭおよびＰＣＩＥ＿Ｌの値は、ＲＸＰ／ＲＸＮ、ＣＤＲ１０等を介して受信された通信変更要求に応じて、自動的に変化する。これは、ＰＤおよびＰＦＤ ｍｕｘ回路４４および４２におけるＬカウンタ出力選択設定を変更することができる。この自動カウンタ選択設定変更は、自動的に、ＣＤＲ１０が異なるデータ転送速度に再ロックすることを可能にする。本発明は、同様に、（データ転送速度が、図２の行７および８に示されるように３．２Ｇｂｐｓから６．４Ｇｂｐｓの間で変化することができる）ＱＰＩ等の他の通信プロトコルにおいてオートスピードネゴシエーションを可能にする。
【００５６】
ここで、本発明のいくつかの他の可能な側面を参照する。
【００５７】
着信（受信）シリアルデータ信号についてのより広い範囲のデータ転送速度をサポートする必要性があることと同時に、より広い範囲の発信（伝送）シリアルデータ信号ビットレートについての同様の必要性がある。そのような伝送シリアルデータ信号は、いわゆる伝送機位相同期ループ（「ＴＸＰＬＬ」）回路によって時間測定されてもよい。広い帯域幅を有するＴＸＰＬＬ回路は、広い範囲のＴＸビットレートをサポートすることに役立つ。
【００５８】
ＴＸＰＬＬは、例えば、本明細書で以前に説明されたようなＣＤＲ回路の一部となり得る。図９は、（前述のＣＤＲ１０の一部として）そのようなＴＸＰＬＬの例示的実施形態を示す。図１と同じである図９の要素は、両方の図中の同じ参照番号を有し、一般に、これらの共通要素は、再び説明される必要がない。参照番号１０は、今度はＴＸＰＬＬに対する一般参照番号として、図９において再び使用される。図９は、ＴＸＣＬＫにおいて、ＴＸＰＬＬ回路がタップされて、伝送機回路からのシリアルデータを時間測定するための信号（ＴＸＣＬＫ）を提供し得ることを示す。
【００５９】
ＰＬＬ帯域幅は、ＶＣＯ利得（以下の式では「Ｋｖｃｏ」）、電荷ポンプ電流（以下の式では「Ｉｃｐ」）、ループフィルタ閾値設定（以下の式では「Ｒ」）、およびＭカウンタ設定（以下の式では「Ｍ」）の一次関数である（ＶＣＯ利得は、ＶＣＯ出力周波数対ＶＣＯ制御電圧のプロットの傾きである）。有用な概算として、ＰＬＬ帯域幅（「ＢＷ」）は、Ｋｖｃｏ＊Ｉｃｐ＊Ｒ／Ｍに比例する。
【００６０】
しばしば非常に厳密である送受信機仕様は、低い伝送機ジッター（ランダムジッターまたはＲＪとも呼ばれる）のための要件である。例えば、高いデータ転送速度で、（ＴＸＰＬＬジッターの関数である）伝送機における許容最大ジッターは、１．４ピコ秒（「ｐｓ」）未満であってもよい。本発明に従ってＴＸＰＬＬ帯域幅を増加させることは、内部ＰＬＬ雑音を抑制する傾向があり、それは次に、ＰＬＬ出力におけるジッターを低減する傾向がある。（逆に、減少したＰＬＬ ＢＷは、ＰＬＬが使用する参照クロック（「ＲＥＦＣＬＫ」）信号の雑音を抑制することに役立つ。しかしＲＥＦＣＬＫ信号は、非常に「クリーン」である（すなわち、雑音を含まない）傾向があり、それは、この論議において真であると仮定される。）
本発明によれば、ＰＬＬ帯域幅は、高いＢＷが必要とされるときに、公称値のうちのいくつかの選択可能な倍数のうちの任意のものを用いて、電荷ポンプ回路３２で使用されるような電荷ポンプ電流（Ｉｃｐ）を慎重に（制御可能に）増加させることによって（特に、図９のようなＴＸＰＬＬ用途に対して）増加させられる。これを行うための例示的な回路が、図９に示され、図１０によってさらに図示されている。図９に示されるように、ＰＬＬ（特にＴＸＰＬＬ）回路１０は、制御可能に可変の電荷ポンプ電流源回路３１０によって増強されてもよい。回路３１０は、電荷ポンプ３２によって使用される電荷ポンプ電流（Ｉｃｐ）を供給する。回路３１０が供給するＩｃｐの量は、ＣＲＡＭ要素１１０（例えば、図３のＣＲＡＭ１１０の部分）によって制御されてもよい。いくつかの（３つの）ＣＲＡＭビットの種々の値に応じて回路３１０が供給してもよいＩｃｐの種々の値の実施例が、図１０に示されている。例えば、Ｉｃｐは、関連ＣＲＡＭ設定が０００であるときに、４０マイクロアンペアのいわゆる「公称」値を有してもよい。ＣＲＡＭ設定を００１に変更することにより、Ｉｃｐを２倍にさせる（すなわち、公称値の２倍、または８０マイクロアンペアまで）。ＣＲＡＭ設定を０１０に変更することにより、Ｉｃｐを公称値の４倍にさせる。図１０に示される他のＣＲＡＭ設定は、１０×４０マイクロアンペア（または４００マイクロアンペアの）の例示的な最大値まで、公称Ｉｃｐの他の倍数を生成する。本明細書で以前に提供されたＰＬＬ帯域幅の式は、増加するＩｃｐがそのような帯域幅を増加させることを実証する。そのような制御可能なＩｃｐ増加／減少は、好ましくは、電荷ポンプ３２のＵＰおよびＤＯＷＮ部分の両方における電流源において採用される。
【００６１】
（ＩＣ上の受信機または伝送機回路に関与し得る）本発明の他の可能な側面によれば、ＶＣＯ３４の周波数範囲は、例えば、１ＧＨｚから６．２５ＧＨｚまでの広い連続範囲に拡張されてもよい。したがって、ＶＣＯ３４は、単独で１ＧＨｚから６．２５ＧＨｚまでの周波数をサポートする「単一のギア」と呼ばれてもよいものを有する。Ｌカウンタ（また、要素３４の一部）が、周波数範囲をさらに拡張するために、ＶＣＯの後に追加される。Ｌカウンタは、データ転送速度の非常に広く連続的な（すなわち、間隙または穴がない）範囲内の任意のデータ転送速度に対する便利な周波数においてＶＣＯを動作させるように設定することができる。この点は、図１１によって図示されている。具体的には、図１１は、０．６２２Ｇｂｐｓから１２．５Ｇｂｐｓまでの範囲内で任意のデータ転送速度をサポートできることを示す。これは、２０以上のスケールファクターによって分離される下限と上限との間に延在する範囲である（すなわち、１２．５Ｇｂｐｓは、０．６２２Ｇｂｐｓの２０倍以上である）。また、この範囲全体がサポートされる（すなわち、サポートは連続的であり、範囲の中にはどこにもサポートされていないデータ転送速度の間隙がない）。
【００６２】
本発明のなおも他の可能な側面によれば、ＣＤＲ回路の構造は、電荷ポンプ回路３２用の制御可能な可変電圧調節器の出力電圧を含んでもよい。これは、例えば、ＩＣを異なる速度等級カテゴリに仕分けするために使用することができる。（ＩＣの全ては、同じ動作速度をサポートできることを目的としていてもよいが、実際に製造されると、いくつかは、他よりも速く動作することができてもよい。より速いＩＣには、より高速の等級を与えることができ、より低速の等級およびより低い販売価格が与えられなければならないより遅いＩＣよりも、高い価格で販売することができる。）
前述の内容の例示として、電荷ポンプ電圧調節器３３０に使用される電力供給３２０（図１２）は、３．０Ｖ電力供給であってもよい。（本開示の一部を形成する種々の図に図示されるほとんどの他の回路要素と少なくとも違って、電力供給３２０は、他の図示された回路要素を含むＩＣの回路の一部でなくてもよい（少なくともその本源においてはそうではない）ことに留意されたい。当然ながら、ＩＣは、典型的には、本外部源からＩＣ上の電力使用回路へ電力を運ぶための端子および導体を少なくとも含むため、これらの端子および導体は時には、「電力供給回路」と呼ばれてもよい。また、図１２は、回路要素３２が一部である（図１および９のような）ループ回路の他の要素の図示を省略することによって、おおいに簡略化されていることにも留意されたい。そのような電力供給３２０を用いて、電荷ポンプ電圧調節器３３０は、電荷ポンプおよびループフィルタ回路３２のコア回路用の電力供給を提供する１．８Ｖの公称調節出力電圧を生成してもよい。（上記で参照した「コア回路」は、典型的には、電荷ポンプ回路およびループフィルタ回路のアナログ部品を含む。）
本発明によれば、電圧調節器３３０は、制御可能に可変の出力（調節された）電圧を有してもよい。例えば、上述の例示的な場合において、調節された出力電圧は、１．８Ｖとなり得るか、またはより高速の動作をサポートするように、（例えば、公称量の５０％以上となり得る最大値までのいくつかの異なる量のうちのいずれかによって）その公称電圧から高めることができる。より高い可能な電荷ポンプ調節器電圧は、より広い電荷ポンプ動的電圧範囲を提供し、高速動作をサポートするのに役立つ。
【００６３】
低速動作について、電力供給３２０は、電力を節約するように（例えば、３．０Ｖから２．５Ｖまで）低減することができる。デジタル電力供給（示されていないが、ＩＣの回路のデジタル部品に使用される）もまた、電力を節約するように（例えば、１．０Ｖから０．８５Ｖまで）低減することができる。電荷ポンプ調節器３３０用の電力供給３２０が低減されるときに、要素３３０の調節された出力電圧も低減される。しかし本発明によれば、低い電圧を有する電力供給３２０が採用される場合でさえも、調節される電圧を高めるためのオプションがある。電荷ポンプ調節器３３０は、例えば、（ＣＲＡＭ１１０によって）プログラム可能に制御された昇圧を使用して、高い出力電圧を提供することができる。結果として、調節器３３０用の２．５Ｖ電力供給３２０を用いても、回路は、広い出力（調節された）電圧を提供し、その結果として、６ＧＨｚを上回るＶＣＯ３４出力を生成するように、広い電荷ポンプ３２の動的電圧を提供することができる。
【００６４】
図１３は、調節された昇圧のいくつかの選択可能な値のうちのどれが調節器３３０によって実装されてもよいかを、いくつかのＣＲＡＭ１１０要素によって出力される値がどのように決定してもよいかという実施例を示す。
【００６５】
前述の内容は、本発明の原理を例示するにすぎず、本発明の範囲および精神から逸脱することなく、当業者によって種々の修正を行うことができると理解されるであろう。例えば、本明細書で論議されている種々の本発明の側面は、ある実施形態で一緒に全て使用することができ、または他の実施形態は、本発明の側面のうちの１つだけ、または（全てより少ないが）それ以上を採用してもよい。本発明の側面のうちの（全てより少ないが）複数が採用される場合、それは本発明の側面の任意の組み合わせの採用を伴うことができる。本開示の全体を通して、可能な修正の別の実施例として、特定のパラメータ値が記述される。大抵の場合、これらの値は実施例にすぎず、所望であれば、他の好適なパラメータ値を代わりに使用することができる。
【技術分野】
【０００１】
本発明は、とりわけ、クロック・データ再生（「ＣＤＲ」）回路に関し、特に、集積回路（「ＩＣ」）素子上に含まれ得るＣＤＲ回路に関する。本発明を採用し得る例示的なＩＣは、プログラム可能論理素子（「ＰＬＤ」）、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）、プログラム可能マイクロコントローラ、および同等物等のプログラム可能（または構成可能）ＩＣを含む。
【背景技術】
【０００２】
送受信機回路の中の重要なブロックは、送受信機の受信機部分の中に存在するＣＤＲ回路である。ＣＤＲは、受信した高速シリアルデータ信号から高速クロック情報および高速データ情報を抽出するために使用される。例えば、送受信機は、より大型のシステムの中の１つのＩＣ上にあってもよく、高速シリアルデータ信号は、そのＩＣによって、システムの中の別のＩＣから受信されてもよい。
【０００３】
ＣＤＲは、その周波数を最初に調整するために、特定の周波数（高速シリアルデータ信号の公称周波数、ビットレート、またはデータ転送速度に対する既知の関係を有する）における参照クロック信号を使用する（参照クロック信号は、高速シリアルデータ信号に対して既知の周波数関係を有するが、典型的には、これら２つの信号の間には必要な位相関係がない）。
【０００４】
上記の初期周波数調整後、次いで、ＣＤＲは、ＣＤＲをデータと周波数・位相整合させるために、（高速シリアルデータ信号の中の）データストリームを使用する。そのような周波数・位相整合は、ＣＤＲが、高速シリアルデータ信号からデータ情報を再生するために（および、おそらく、さらに処理するためにも）好適である位相および周波数を有する再生されたクロック信号を出力することを可能にする。（再生されたデータは、いわゆる時刻変更（ｒｅｔｉｍｅｄ）データ信号に含有されてもよい。）
ＣＤＲ回路は、比較的汎用の素子に含むために必要とされてもよい。例えば、ＰＬＤ、ＦＰＧＡ、プログラム可能マイクロコントローラ、および同等物のようなＩＣは、広範囲の用途のうちのいずれかで使用するために設計されてもよい。ＩＣの製造業者は、ＩＣの種々のユーザが、そのようなユーザによって構築されているより大型のシステムにＩＣを入れることを希望する場合がある、全ての用途の全ての仕様を知っているわけではない。ＩＣ製造業者が、広範囲の用途の要件を満たすことができるＩＣを提供できることが望ましく、このことがＩＣの売上高を増加させる（ＩＣの単位原価を低下させるのに役立つことができる）からである。そのような状況において、ＣＤＲ回路が、多くの高速シリアルデータ通信（信号伝達）プロトコル、規格、または仕様のうちのいずれかをサポートできることが望ましくあり得る。これらのプロトコルのそれぞれは、特定の周波数で作動するデータストリームからデータおよびクロック信号情報を抽出することをＣＤＲに要求する。
【０００５】
かなり広く使用されている高速シリアルインターフェース（「ＨＳＳＩ」）プロトコルの例は、いわゆる周辺構成要素インターフェースエクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ Ｅｘｐｒｅｓｓ／「ＰＣＩＥ」）である。Ｇｅｎ１、Ｇｅｎ２、およびＧｅｎ３といった、３つの異なるＰＣＩＥ規格がある。これらの規格は、それぞれ、２．５ギガビット／秒（「Ｇｂｐｓ」）、５．０Ｇｂｐｓ、および８．０Ｇｂｐｓで作動するデータを必要とする。一般に、ＰＣＩＥは、これら３つの速度規格の間のいわゆるオートスピードネゴシエーションを含むことができる。これは、伝送機が、これらの測定のうちの特定の１つで通信することを希望すると信号伝達してもよく、受信機が、その速度に切り替える（受信機がその速度で動作することができると仮定する）ことによって応答しなければならないことを意味する。（特に、上記で記述される種々の種類の汎用回路の中の）ＣＤＲ回路の望ましい属性は、ＰＣＩＥの特徴を示すようなオートスピードネゴシエーションをサポートする能力である。（オートスピードネゴシエーションはまた、オートネゴシエーションと呼ばれることもある。）複数の異なるＨＳＳＩプロトコルのうちのいずれかをサポートするために、データ転送速度（周波数）の広帯域の中の任意の周波数で動作することができる、ＣＤＲ回路も所望される。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明のある可能な側面によれば、集積回路（「ＩＣ」）は、入力データ信号からクロックおよびデータ情報を再生するためのクロック・データ再生（「ＣＤＲ」）回路を含んでもよい。ＣＤＲ回路は、複数の異なる方法のうちのいずれかにおいて機能する第１の制御信号によって制御可能である回路要素を含んでもよい。例えば、回路要素は、複数の異なるスケールファクターのうちのいずれかの選択可能な１つによって、ＣＤＲ回路の中の信号の周波数をスケーリングする（例えば、乗算または除算する）ことができてもよい。制御信号は、所与の時に回路要素が採用するスケールファクターに影響を及ぼしてもよい（すなわち、スケールファクターの選択を少なくとも部分的に制御する）。ＩＣ上の他の制御回路は、再生されたデータ情報の中の通信変更要求の発生を検出するために、ＣＤＲ回路が入力シリアルデータ信号から再生するデータ情報を監視してもよい。制御回路は、ＣＤＲ回路がどのように動作するかを変更するように、上述の制御信号を変更することによって、そのような変更要求に応答してもよい。
【０００７】
本発明のある他の可能な側面によれば、ＩＣは、ＣＤＲ回路と、制御回路とを含んでもよい。ＣＤＲ回路は、参照クロックループと、データループとを含んでもよい。これらのループのそれぞれは、それぞれのループの中で再循環する（フィードバックする）信号の周波数をスケーリングする（例えば、乗算または除算する）ためのそれぞれの周波数スケーリング回路を含んでもよい。各ループで採用されるスケールファクターは、他のループで行われるスケールファクター選択とは少なくとも部分的に無関係に選択可能であってもよい。上述の制御回路は、各ループで行われ、採用されるスケールファクター選択を制御するための少なくとも部分的に別個の制御信号を提供してもよい。制御回路は、これらの制御信号の生成の基礎を、ＣＤＲ回路が作用する入力シリアルデータ信号からＣＤＲ回路が再生する、データ情報の中で生じる通信変更要求に、少なくとも部分的に置く。
【０００８】
本発明のなおも他の可能な側面によれば、ＩＣは、閉ループ系列で相互に連結される、電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を順に含む、位相同期ループ（「ＰＬＬ」）回路を含んでもよい。ＩＣはさらに、制御可能な可変量の電荷ポンプ電流を電荷ポンプ回路に供給するための回路を含んでもよい。
【０００９】
本発明のなおもさらなる可能な側面によれば、集積回路は、閉ループ系列で相互に連結される、電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を順に含む、位相同期ループ回路を含んでもよい。ＩＣは、調節される電圧を電荷ポンプ回路に印加するための制御可能な可変電圧調節器回路をさらに含んでもよく、調節される電圧は、制御可能に可変である。
【００１０】
本発明のさらなる特徴、その性質および種々の利点が、添付の図面および以下の詳細な説明から明白となるであろう。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明のある可能な側面による、回路の例示的実施形態の簡略化した概略ブロック図である。
【図２】図２は、本発明のある可能な側面による、いくつかの例示的なシリアルデータ信号通信プロトコルをサポートする際に使用するためのいくつかの回路動作パラメータの例示的な値を示す、チャートである。
【図３】図３は、本発明のある可能な側面による、より広範な回路の例示的実施形態の簡略化した概略ブロック図である。
【図４】図４は、本発明のある可能な側面による、回路の種々の例示的な動作条件下でのいくつかの制御信号の例示的な値を示す、チャートである。
【図５】図５は、ある他の制御信号について、図４と同様である。
【図６】図６は、本発明のある可能な側面による、回路の例示的実施形態の簡略化した概略ブロック図である。
【図７】図７は、ある他の回路について、図６と同様である。
【図８】図８は、本発明のある可能な側面による、なおもさらなる回路の例示的実施形態の簡略化した概略ブロック図である。
【図９】図９は、本発明のあるさらなる可能な側面による、さらなる回路の例示的実施形態の簡略化した概略ブロック図である。
【図１０】図１０は、本発明のある可能な側面による、図９に示された種類の回路の例示的な動作モードを示す、チャートである。
【図１１】図１１は、本発明のある可能な側面による、ある回路動作パラメータの種々の値の例示的実施例を示す、チャートである。
【図１２】図１２は、本発明のなおもさらなる可能な側面による、なおもさらなる回路の例示的実施形態の簡略化したブロック図である。
【図１３】図１３は、本発明の可能な側面による、図１２に示された種類の回路がどのように動作してもよいかという例示的実施例を示す、チャートである。
【発明を実施するための形態】
【００１２】
本発明による例示的なＣＤＲおよび関連回路は、（１）非常に低いジッターおよび広い同調範囲を有する１０ＧＨｚ電圧制御発振器（「ＶＣＯ」）、（２）高電荷ポンプ電流設定を有する高帯域幅オプション、（３）オートスピードネゴシエーションのためのＰＣＩＥスイッチ、（４）クイックパスインターコネクト（Ｑｕｉｃｋ Ｐａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ（「ＱＰＩ」）として知られている、Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ規格をサポートする能力、（５）多重レベル電力供給サポート（例えば、（ａ）高いＶＣＣ（１．０Ｖ等）、高いＶＣＣＥＨ（３．０Ｖ等）、および高電流を必要とする１０Ｇｂｐｓ等の高速、または（ｂ）低いＶＣＣ（０．７７Ｖまたは０．８５Ｖ等）、低いＶＣＣＥＨ（２．５Ｖ等）、および低電流によってサポートされることができる６Ｇｂｐｓ等の低速について）、および（６）上記の２つの速度等級をサポートする制御可能（例えば、プログラム可能）電荷ポンプ調節器等の特徴をサポートすることができる（典型的には、ＶＣＣが、ＩＣ用の一般電力供給、特に、ＩＣ上の回路のデジタル部分である一方で、ＶＣＣＥＨは、ＩＣ上のあるアナログ回路用（例えば、ＩＣ上の他の回路にサービス提供する電圧調節器用）の電力供給電圧であってもよい）。
【００１３】
本発明による、例示的なＣＤＲおよび関連回路は、受信した高速シリアルデータ信号のデータ転送速度において、６２２メガビット／秒（Ｍｂｐｓ）から１２．５Ｇｂｐｓまでの連続マルチレート動作を提供することができる。そのような例示的な回路は、ＣＤＲ周波数を調整するために、約５０ＭＨｚと６４４ＭＨｚとの間の周波数を有する参照クロック信号を使用する。ＶＣＯは、データ転送速度の半分で動作し、動作についての単一の「ギア」を有する。ＶＣＯは、約１ＧＨｚから約６．２５ＧＨｚまでの連続同調範囲をサポートする。ＶＣＯから下流にある制御可能なスケーラ（例えば、除算器）は、ＣＤＲのデータ範囲を拡張する。例示的な除算器設定は、１、２、４、および８である。第２の制御可能なスケーラ（例えば、除算器）が、ＣＤＲの位相周波数検出器フィードバックループ（または参照クロックループ）の中で提供される。この第２の除算器に対する例示的な設定は、１、４、５、８、１０、１２、１６、２０、および２５である。これら２つのスケーラから入手可能な選択の種々の組み合わせは、ＩＣのユーザに利用可能なオプションのより長いリスト（例えば、１、４、５、８、１０、１２、１６、２０、２５、３２、または４０による全体的な除算）を作製することができる。
【００１４】
本発明による、例示的なＣＤＲおよび関連回路は、ＰＣＩＥ Ｇｅｎ２オートネゴシエーションおよびＰＣＩＥ Ｇｅｎ３オートネゴシエーションのためのオプションをサポートすることができる。データループ（すなわち、位相検出器（「ＰＤ」）ループ）は、ＰＣＩＥ Ｇｅｎ２オートスピードネゴシエーションについては、５Ｇｂｐｓから２．５Ｇｂｐｓまで、および逆もまた同様に、動的に変化することができる。ＰＣＩＥ Ｇｅｎ３オートスピードネゴシエーションについては、データループは、８Ｇｂｐｓから５Ｇｂｐｓまで、および逆もまた同様に、動的に変化することができる。ＰＣＩＥ Ｇｅｎ３からＰＣＩＥ Ｇｅｎ１までのデータ転送速度、およびその逆もまた、動的に可能である。これらのオートネゴシエーション能力は、ＣＤＲを再プログラムし、それをリセットし、それを呼び戻して、受信した（「ＲＸ」）信号にロックする必要性を回避する。
【００１５】
本発明のある可能な側面によるＣＤＲ回路１０の例示的実施形態が、図１に示されている。ＣＤＲ回路１０は、２つのループを含む。これらのループのうちの１つ（参照クロックループと呼ばれることもある）は、それらが記述された順番で閉ループ系列の中で相互に連結される、位相周波数検出器（「ＰＦＤ」）３０、電荷ポンプ（「ＣＰ」）およびループフィルタ（「ＬＦ」）３２、電圧制御発振器（「ＶＣＯ」）およびＬカウンタ３４、ＰＦＤマルチプレクサ（「Ｍｕｘ」）４２、およびＭカウンタ５０を含む（「Ｌ」および「Ｍ」は、本明細書の論議を容易にするために使用される恣意的な指定にすぎない）。ＣＤＲ回路１０は、参照クロック信号ＲＥＦＣＬＫを使用してその周波数を調整するために、この参照クロックループを使用する。ＶＣＯ３４が、ＲＥＦＣＬＫの周波数に対する所望の関係を有する発振周波数に落ち着くと、ＣＤＲ回路１０は、それらが記述された順番で閉ループ系列の中で相互に連結される、位相検出器（「ＰＤ」）６０、ＣＰおよびＬＦ３２、ＶＣＯおよびＬカウンタ３４、およびＰＤ ｍｕｘ４４を含む、その他方のループ（データループと呼ばれることもある）の使用に自動的に進む。データループの使用は、ＣＤＲ回路１０が、受信した高速シリアルデータ信号（ＲＸＰ／ＲＸＮ）からクロック（ＣＬＫ０／９０／１８０／２７０）およびデータ（ＤＥＶＥＮ／ＤＥＶＥＮＢ、ＤＯＤＤ／ＤＯＤＤＢ）情報を再生することを可能にする。
【００１６】
ここで、図１の上述の要素をより詳細に検討すると、（例えば、ＣＤＲ回路１０を含むＩＣの外部にあるソースからの）参照クロック信号ＲＥＦＣＬＫは、周波数スケーラ（例えば、除算器）回路２０に印加される。この回路は、制御可能（選択可能）な周波数スケールファクターによって、ＲＥＦＬＣＬＫ信号の周波数をスケーリングする（例えば、除算する）ことができる。図１に示された例示的実施形態では、このファクターの利用可能な選択肢は、１（実際の周波数分割がない）、２、および４である。回路２０によって実際に選択および採用されるファクターは、Ｍ＿ＳＥＬ［１：０］選択制御信号の値（論理状態）によって制御される。ＣＤＲ回路１０がプログラマブルＩＣ（ＰＬＤ、または本明細書で以前に記述された他の種類のプログラマブルＩＣ等）に含まれる場合において、Ｍ＿ＳＥＬ信号は、ＩＣのプログラム可能な素子構成メモリに由来してもよい（そのようなメモリは時には、構成ランダムアクセスメモリ（「ＣＲＡＭ」）と呼ばれてもよい）。そのようなプログラマブルＩＣの典型的な使用は、初期構成（または再構成）段階を含み、その間に、所望の値がＣＲＡＭにプログラム可能である。これらのＣＲＡＭ値は、ＩＣの後続のユーザモードまたは通常動作モードの動作のための特定の一組の動作特性をＩＣに与える。Ｍ＿ＳＥＬ信号は、そのようなＣＲＡＭ制御信号（すなわち、ＩＣに最初にプログラムされ、その後、ＩＣの通常ユーザモード動作を制御する）の実施例である。
【００１７】
周波数スケーラ（例えば、除算器）回路２０によって出力される参照クロック信号は、さらなる周波数スケーラ（例えば、除算器）回路２２に印加される。この後者の回路は、随意で、ＤＩＶ２制御信号の論理状態に応じて、２というさらなるファクターで参照クロック信号を割る。ＤＩＶ２信号は、（上述の信号Ｍ＿ＳＥＬ［１：０］のような）別の選択可能な（例えば、プログラム可能に決定された）信号となり得る。
【００１８】
回路要素２０および２２は、ＩＣに印加された際に、ＲＥＦＣＬＫ周波数が高すぎる場合、（例えば）ＲＥＦＣＬＫ信号の周波数が低減されることを可能にするＲＥＦＣＬＫ信号プリスケーラである。
【００１９】
回路２２によって出力される参照クロック信号は、位相周波数検出器（「ＰＦＤ」）３０への２つの入力のうちの１つに印加される。ＰＦＤ３０への他方の入力は、以前に（および以下でも）説明されたように、ＣＤＲ１０の参照クロックループからフィードバックされる信号である。ＰＦＤ３０は、それに印加された２つの信号の位相および周波数を比較する。要素２２からの参照クロック信号とのより良好な位相および周波数合致を生じさせるために、フィードバック信号の周波数が増加する必要があることをＰＦＤ３０が検出した場合、ＰＦＤ３０は、そのＵＰＰＦ出力リード線に「ＵＰ」パルスを出力する。他方で、要素２２からの参照クロック信号とのより良好な位相および周波数合致を生じるために、フィードバック信号の周波数が減少する必要があることをＰＦＤ３０が検出した場合、ＰＦＤ３０は、ＤＮＰＦリード線に「ＤＯＷＮ」パルスを出力する。
【００２０】
電荷ポンプ（「ＣＰ」）およびループフィルタ（「ＬＦ」）３２は、ＰＦＤ３０の上述の出力信号を受信する。回路３２のループフィルタ部分は、それが受信するＵＰおよびＤＯＷＮパルスの積分器の役割を果たす。例えば、ループフィルタ回路は、ＵＰパルスの発生がＤＯＷＮパルスの発生よりも有意に多い（頻繁である）場合、回路３４のＶＣＯ部分の発振の周波数を増加させることに適切な方式で、ループフィルタが、回路３２の電荷ポンプ部分に要素３２の出力３３を変化させるように、アナログ低域通過フィルタ回路のように動作してもよい。逆に、ＤＯＷＮパルスの発生がＵＰパルスの発生よりも有意に多い（頻繁である）場合、ループフィルタは、ＶＣＯ周波数を減少させることに適切な方式で、回路３２の電荷ポンプ部分に出力３３を変化させる。上述のフィルタリングの反応性は、参照クロックループの反応性および安定性の程度を決定する。以降でさらに説明されるように、要素３２が参照クロックループの中で、またはデータループの中で動作しているかに応じて、異なるフィルタ値が使用されてもよい。
【００２１】
要素３４のＶＣＯ部分は、（その名前が暗示するように）電圧制御発振器を含む。上記で論議されたように、このＶＣＯの発振の周波数は、要素３２の出力信号３３によって（ＶＣＯの制御可能な動作周波数範囲内に）制御される。ＶＣＯによる振動信号出力は、１（実際の周波数分割がない）、２、４、および８といった４つの異なるスケールファクターによるパラレル周波数スケーリング（例えば、除算）を（例えば、回路３４のＬカウンタ部分によって）受ける。言い換えれば、回路３４のＬカウンタ部分は、（１）ＶＣＯ出力信号周波数、（２）２で割られたＶＣＯ出力信号周波数、（３）４で割られたＶＣＯ出力信号周波数、および（４）８で割られたＶＣＯ出力信号周波数を有する出力信号を生成する。ＰＦＤ ｍｕｘ回路４２は、これらの４つの異なるようにスケーリングされた信号のうちのいずれか１つを選択（および出力）するように制御可能である。
【００２２】
ここで、ＰＦＤ ｍｕｘ４２によって行われる選択（およびまた、ＰＤ ｍｕｘ４４によって行われる（おそらく異なる）選択）の制御についてさらに論議する。図１は、選択制御信号ＣＲＵ＿Ｌ＿ＰＦＤ［１：０］、ＣＲＵ＿Ｌ＿ＰＤ［１：０］、ＰＣＩＥ＿Ｌ、ＰＣＩＥ＿Ｍ、およびＱＰＩ＿ＳＷを受信するサブ回路４０の一部としてＰＦＤ ｍｕｘ４２およびＰＤ ｍｕｘ４４を示す。これらの信号は、ｍｕｘ４２および４４の各々によって行われる選択を制御するために、種々の組み合わせで使用することができる。例えば、ＣＲＵ＿Ｌ＿ＰＦＤ［１：０］信号は、ｍｕｘ４２によって行われる選択を少なくとも部分的に制御するための（例えば、Ｍ＿ＳＥＬ［１：０］およびＤＩＶ２のような、ある他の構成制御信号について以前に説明されているように、ＣＲＡＭからの）プログラム可能信号となり得る。ＣＲＵ＿Ｌ＿ＰＤ［１：０］は、ｍｕｘ４４によって行われる選択を少なくとも部分的に制御するための（例えば、ＣＲＡＭからの）同様のプログラム可能信号となり得る。
【００２３】
他方で、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍは、好ましくは、ＰＣＩＥオートスピードネゴシエーションをサポートするＩＣの通常またはユーザモード動作中に変更の可能性があるより動的な信号である。例えば、ＣＤＲ１０を含むことに加えて、ＩＣが、ＣＤＲ回路１０によって再生されたデータを受信および処理する「コア」または他の信号処理回路（図１には示されていないが、図３の１２０で示される）を含むことを仮定すると、次いで、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍは、再生されたデータのうちのあるものに基づいて（典型的には少なくともある程度）生成される比較的動的な（時間変動）信号であってもよい。したがって、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍは、上述のコア回路の中のいくつかのメモリまたはレジスタに由来してもよいが、これらの信号記憶要素は、好ましくは、より静的なＣＲＡＭではなく、むしろ、ＩＣの通常またはユーザモード動作の経過中にそのコンテンツをより動的に修正することができる要素である。ＱＰＩ＿ＳＷは、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍについて上記で説明された一般的種類の別の信号である。この信号は、ＱＰＩ通信プロトコルの一部であるオプションをサポートすることに役立つように使用される。これは、本明細書の以降においてさらに論議される。
【００２４】
ｍｕｘ４２の出力は、Ｍカウンタ回路５０に印加される。この回路は、ファクター１、４、５、８、１０、１２、１６、２０、または２５のうちのいずれか１つによって、（ｍｕｘ４２からの）その入力の周波数をスケーリングする（例えば、除算する）ことができる。いくつかの信号が、使用するために回路５０によって選択される周波数分割ファクターを制御するためにその回路に印加される。これらの選択制御信号は、ＣＲＵ＿Ｍ［３：０］、ＰＣＩＥ＿Ｍ、およびＦＲＥＱ＿１００＿１２５を含む。ＣＲＵ＿Ｍ［３：０］およびＦＲＥＱ＿１００＿１２５は、典型的には、（例えば、前述の信号ＣＲＵ＿Ｌ＿ＰＦＤ（１：０）のような）（例えば、ＣＲＡＭからの）プログラム可能な選択制御信号である。ＰＣＩＥ＿Ｍは（再度）、以前の段落で説明されたより動的な信号のうちの１つである。
【００２５】
回路５０の出力信号は、参照クロックループを完成させるためにＰＦＤ３０にフィードバックされる。
【００２６】
参照クロックループの安定性は、同様に前述のＵＰＰＦおよびＤＮＰＦ信号パルスを受信するロック検出器回路７０によって監視される。例えば、ＵＰＰＦおよびＤＮＰＦ信号パルスの発生の周波数が、十分に長い期間にわたってほぼ同じになる場合、このことは、回路７０によって検出することができ、回路７０は、次に、ＶＣＯ３４が（例えば、高速シリアルデータ入力信号ＲＸＰ／ＲＸＮからデータ情報を再生するために）データループにおいて使用することに適切である周波数で振動していることを示すＰＦＤＭＯＤＥ＿ＬＯＣＫ信号を出力することができる。
【００２７】
他の可能な用途において、ＰＦＤＭＯＤＥ＿ＬＯＣＫ信号は、論理および構成情報回路８０に印加される。ＰＤＦＭＯＤＥ＿ＬＯＣＫ信号のアサーションに続く短い遅延後に、回路８０は、そのＬＣＫ２ＲＥＦ出力信号をアサートしてもよい。他の可能な用途において、ＬＣＫ２ＲＥＦ信号は、ＣＰおよびＬＦ回路３２に印加される。その回路は、その参照クロックループを使用することから、そのデータループを使用することにＣＤＲ１０を切り替えさせることによって、ＬＣＫ２ＲＥＦ信号に応答することができる。例えば、これは、ＣＰおよびＬＦ回路３２が、ＰＦＤ３０からのＵＰＰＦおよびＤＮＰＦ信号にもはや応答しなくなり、代わりに、ＰＤ６０からのＵＰＰおよびＤＮＰ信号に（略同様の方法で）応答することを意味し得る。回路３２はまた、その回路のＬＦ部分によって使用されるフィルタパラメータを変更することによって、ＬＣＫ２ＲＥＦのアサーションに応答してもよい。ＬＦ動作パラメータのそのような変更は、回路３２がＶＣＯ３４の発振周波数の所与の量の変化を生じさせるように、ＵＰパルスの数または発生がＤＯＷＮパルスよりも優勢となるほど強く（またはその逆も同様）増加させされるように行われてもよい。データループの結果として生じるより優れた安定性は、再生されたクロック等のより優れた安定性のために望ましくてもよい。
【００２８】
ここで、データループをより詳細に検討すると、ｍｕｘ回路４４は、そのループの要素である。Ｍｕｘ回路４４は、特に、それが行う周波数分割ファクター選択がどのように制御されるかに関して、すでに大部分が説明されている。ここで、選択される周波数分割ファクターにかかわらず、ｍｕｘ回路４４は、好ましくは、共通の周波数を有するが、９０度だけ相互から等しく離間した位相を有する４つの信号を常に出力することがさらに留意される。したがって、回路４４の出力のうちの１つが、受信したシリアルデータ信号ＲＸＰ／ＲＸＮの位相に対して０度の位相を有すると仮定される場合、回路４４の３つの他の出力は、ＲＸＰ／ＲＸＮに対して、それぞれ、９０度、１８０度、および２７０度の位相を有する。これら４つの信号は、時には、ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、およびＣＬＫ２７０と呼ばれてもよい。これらの信号は、データループを閉じるようにＰＤ６０に印加される。それらはまた、ＣＤＲのいわゆる再生されたクロックとして、ＣＤＲ１０から出力することもできる。
【００２９】
以前に記述されたように、ＰＤ６０は、ｍｕｘ４４の出力の位相を、受信した高速シリアルデータ信号ＲＸＰ／ＲＸＮの位相と比較する。ＰＤ６０は、ＵＰＰまたはＤＮＰパルスを生成して、ｍｕｘ４４出力の位相をＲＸＰ／ＲＸＮの位相と良好に合致させるために、ＶＣＯ３４の周波数が増加または減少するべきかを示す。これらのＵＰＰおよびＤＮＰパルスは、パルスＵＰＰＦおよびＤＮＰＦの前述の使用と同様に、これらのパルスを使用するＣＰおよびＬＦ３２に印加される。したがって、ＣＰおよびＬＦ３２は、ＶＣＯ３４の周波数に影響を及ぼし続けて、回路３４および４４の出力を位相においてＲＸＰ／ＲＸＮと同期または整合した状態を保持する。
【００３０】
ＰＤ６０はまた、ＲＸＰ／ＲＸＮからデータ情報の各連続ビットを再生するために適切である時にＲＸＰ／ＲＸＮをサンプリングするために、ｍｕｘ４４の出力を使用する。結果として生じる再生または時刻変更データは、２対の相補信号として出力される（すなわち、シリアル入力データＲＸＰ／ＲＸＮの中の各連続「偶数」ビット位置におけるデータビットについてはＤＥＶＥＮおよびＤＥＶＥＮＢ、ならびにＲＸＰ／ＲＸＮの中の各連続「奇数」ビット位置におけるデータビットについてはＤＯＤＤおよびＤＯＤＤＢ）。ＣＤＲ１０は、並行して各連続ビット対（１つの「偶数」および１つの「奇数」）の中に２つのビットを効果的に出力することが、この論議から留意されるであろう。これは、そのビットレートがＶＣＯ３４の発振の周波数の２倍であるシリアルデータ信号からデータを再生することを可能にする、いわゆるハーフレートアーキテクチャをＣＤＲ１０に与える。（以前に記述された）これの一実施例のみとして、ＣＤＲ１０は、６．２５ＧＨｚで振動して、１２．５Ｇｂｐｓデータ転送速度を有するデータ信号ＲＸＰ／ＲＸＮからデータを再生することができる。
【００３１】
データループの論議を完了するために、ＶＣＯおよびＬカウンタ回路３４は、ＣＰおよびＬＦ回路３２の制御下で動作し続け、ここで、動作Ｌカウンタ出力選択が（ｍｕｘ４２ではなく）ｍｕｘ４４によって行われる。
【００３２】
図２は、ＣＤＲ１０がサポートすることができる多くの通信プロトコル、およびこれらのプロトコルをサポートするために動作するために、どのようにＣＤＲの種々の部品が制御されるかといういくつかの実施例を示す。「仕様」という表題を有する図２の列は、図２の対象となる通信プロトコルを識別する。図２の各行は、その行において識別されるプロトコルをサポートするために使用される種々のＣＤＲ１０動作パラメータを特定する。ＰＣＩＥは、１００ＭＨｚ（図２の行１−３）または１２５ＭＨｚ（図２の行４−６）のいずれか一方の周波数を有する（ＰＦＤ３０に実際に印加されるような）ＲＥＦＣＬＫ信号によって動作することができる。要素２０および２２から上流では、元のＲＥＦＣＬＫ信号周波数がより高くてもよい。しかし、もしそうであれば、要素２０／２２は、その周波数を１００ＭＨｚまたは１２５ＭＨｚまで割るために使用される。
【００３３】
以前に記述されたように、ＰＣＩＥ Ｇｅｎ１（図２の行１または４）のデータ転送速度は、２．５Ｇｂｐｓ（図２の右側の列）である。１００ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ１（図２の行１）をサポートするために、Ｍカウンタ５０は、２５で割るように設定され、ｍｕｘ４２は、Ｌカウンタ３４の１で割った出力を選択するように制御され、ｍｕｘ４４は、Ｌカウンタ３４の２で割った出力を選択するように制御され、ＶＣＯ３４の結果として生じる周波数（図２のＦＶＣＯ列）は、２５００ＭＨｚであり、再生されたクロック信号周波数（図２のＦＰＬＬ列、およびＣＬＫ０／ＣＬＫ９０／ＣＬＫ１８０／ＣＬＫ２７０信号の周波数）は、１２５０ＭＨｚである。これは、図２の行１に全て示されている。
【００３４】
１２５ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ１（図２の行４）をサポートするために、Ｍカウンタ５０は、２０で周波数を割るように設定され、残りのＣＤＲ１０動作パラメータは、行１と同じである。
【００３５】
１００ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ２（図２の行２）をサポートするために、Ｍカウンタ５０は、２５で周波数を割るように設定され、ｍｕｘ４２および４４の両方は、Ｌカウンタ３４の１で割った出力を選択するように制御され、ＶＣＯ３４は、２５００ＭＨｚで振動し、再生されたクロック信号周波数もまた、２５００ＭＨｚであり、サポートされたＲＸＰ／ＲＸＮシリアルデータ転送速度は、５０００Ｍｂｐｓである。
【００３６】
１２５ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ２（図２の行５）をサポートするために、Ｍカウンタ５０は、２０で周波数を割るように設定されるが、残りのＣＤＲ１０動作パラメータは、行２と同じである。
【００３７】
１００ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ３（図２の行３）をサポートするために、Ｍカウンタ５０は、２０で周波数を割るように設定され、ｍｕｘ４２は、Ｌカウンタ３４の２で割った出力を選択するように制御され、ｍｕｘ４４は、Ｌカウンタ３４の１で割った出力を選択するように制御され、ＶＣＯ３４は、４０００ＭＨｚで振動し、再生されたクロック信号周波数は、４０００ＭＨｚであり、サポートされたＲＸＰ／ＲＸＮシリアルデータ転送速度は、８０００Ｍｂｐｓである。
【００３８】
１２５ＭＨｚのＲＥＦＣＬＫを有するＰＣＩＥ Ｇｅｎ３（図２の行６）をサポートするために、Ｍカウンタ５０は、１６で周波数を割るように設定されるが、残りのＣＤＲ１０動作パラメータは、行３と同じである。
【００３９】
ここでＱＰＩを参照すると、この規格は、（１）６４００ＭＨｚのシリアルデータ転送速度（ＲＸＰ／ＲＸＮ）、または（２）３２００ＭＨｚのシリアルデータ転送速度（ＲＸＰ／ＲＸＮ）といった２つのオプションを有する。両方の場合、１３３．３３ＭＨｚの（要素２０／２２による任意の周波数分割後の）ＲＥＦＣＬＫ信号周波数を採用する。両方のオプションは、１２であるＭカウンタ５０周波数分割ファクター、およびＬカウンタ３４の２で割った出力のｍｕｘ４２選択を使用する。しかしながら、６４００Ｍｂｐｓオプションが、ｍｕｘ４４の１で割る選択を使用する一方で、３２００Ｍｂｐｓオプションは、そのｍｕｘの２で割る選択を使用する。両方のオプションで、ＶＣＯ３４の周波数（「ＦＶＣＯ」）は、３２００ＭＨｚである。６４００Ｍｂｐｓオプションでは、再生されたクロック信号周波数（「ＦＰＬＬ」（または位相同期ループの周波数））が、３２００ＭＨｚである一方で、３２００Ｍｂｐｓオプションでは、再生されたクロック信号周波数は、１６００ＭＨｚである。
【００４０】
図３は、図２によって図示される種々の通信プロトコル（または同様に種々の種類の他のプロトコル）をサポートするために、どのようにＣＤＲ１０を制御することができるかというさらなる側面を示す。図３は、ＣＤＲ１０が、典型的には、ＩＣ１００の回路の一部であることを示す。本明細書のいくつかの場所で以前に記述されたような構成ランダムアクセスメモリ（「ＣＲＡＭ」）１１０もまた、ＩＣ１００に含まれてもよい。ＩＣ１００はまた、いわゆる利用回路１２０（また、そのＩＣ１００の素子の種類に応じて、コア回路、プログラム可能コア回路、プログラム可能論理コア回路等の他の名前で呼ばれてもよい）を含んでもよい。
【００４１】
ＩＣ１００が図３に示される構成を有すると仮定して、ＲＸＰ、ＲＸＮ、およびＲＥＦＣＬＫのような信号は、ＩＣ１００を含むより大型のシステムの中の１つ以上の他のＩＣ等の外部ソースから、ＩＣ１００の入力ピン、端子、またはパッド１０２／１０４に印加されてもよい。ＩＣ１００（特に、ＩＣ１００のＣＲＡＭ１１０）を最初にプログラムまたは構成する（あるいは再プログラムまたは再構成する）ための信号は、ＩＣの１つ以上の他の入力ピン１０６に印加されてもよい。そのようにプログラムされた後、ＣＲＡＭ１１０は、ＣＤＲ１０を（おそらく、利用回路１２０の１つ以上の側面も）特定の方法で動作させるための特定の値を有する制御信号を出力する。ＣＲＡＭ１１０がＣＤＲ１０に出力する、そのような制御信号の実施例は、上記の信号ＣＲＵ＿Ｌ＿ＰＤ［１：０］、Ｍ＿ＳＥＬ［１：０］、ＤＩＶ２、ＣＲＵ＿Ｍ［３：０］、ＣＲＵ＿Ｌ＿ＰＦＤ［１：０］、ＦＲＥＱ＿１００＿１２５等である。本明細書で以前に言われているように、ＣＲＡＭ１１０からのこれらの信号は、ＩＣ１００が最初にプログラムされたときに最初に設定され、（もし変更されるとしても）ＩＣを再プログラムすることのみによって変更することができ、それは、典型的にはあまり頻繁に行われない（もし行うことができるとしても、ＩＣ１０である素子の種類に応じて）ので、静的（すなわち、経時的に一定）または少なくとも比較的静的（すなわち、比較的低い頻度で変更される可能性がある）である。
【００４２】
図３はさらに、ＣＤＲ１０の前述の出力信号が、典型的には、利用回路１２０に印加されることを示す。そのようなＣＤＲ１０出力信号の実施例は、ＬＣＫ２ＲＥＦ、ＰＦＤＭＯＤＥ＿ＬＯＣＫ、ＤＥＶＥＮ、ＤＥＶＥＮＢ、ＤＯＤＤ、ＤＯＤＤＢ、ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０等である。これらは、当然ながら、動的（すなわち、時間変動）または少なくとも比較的動的な信号である（例えば、大部分についてＣＲＡＭ１１０の前述の出力信号と比較して）。利用回路１２０は、ＩＣ１００が何をすることをユーザが所望するにかに応じて、種々の方法のうちのいずれかで、これらの信号の「ユーザモード」利用を行う。例えば、利用回路１２０は、例えば、シリアル出力ピン１２２ａ／ｂまたはパラレル出力ピン１２４ａ−ｎを介してＩＣ１００からそれぞれ出力することができる、さらなるシリアル出力信号ＴＸＰ／ＴＸＮおよび／またはパラレル出力信号ＰＯＵＴ１−ＰＯＵＴＮを生成するように、いくつかの方法のうちのいずれかで（おそらくＩＣ１００に入力される他の信号と組み合わせて）ＣＤＲ１０によって出力される時刻変更データ（ＤＥＶＥＮ等）を処理してもよい。
【００４３】
図３はなおもさらに、利用回路１２０が、ＣＤＲの動作のある側面を制御するための付加的な信号をＣＤＲ１０に印加することを示す。例えば、これらのさらなるＣＤＲ１０制御信号は、ＰＣＩＥ＿Ｌ、ＰＣＩＥ＿Ｍ、ＱＰＩ＿ＳＷ等を含むことができる。これらの信号はまた、ＩＣ１００の通常またはユーザモード中に、それらの値が変化することができるため、動的（すなわち、時間変動またはおそらく時間変動）として適切に特徴付けられる。これらの信号が極度に急速または頻繁に変化することは典型的ではないが、それらは、ＣＲＡＭ１１０のより静的な出力信号よりも容易かつ急速に変化することができる。また、以下でさらに詳述されるように、それらは、ＩＣ１００またはそのＣＲＡＭ１１０を再プログラムまたは再構成する必要なく変更することができる。
【００４４】
利用回路１２０が行ってもよい、例えば、時刻変更データＤＥＶＥＮ等の処理の中には、時刻変更データからＰＣＩＥオートスピードネゴシエーションコマンドまたは他の情報を抽出することがある。例えば、ＣＤＲ１０は、最初にＰＣＩＥ Ｇｅｎ１通信に従事してもよく、ＲＸＰ／ＲＸＮがその通信の一部として受信する、シリアルデータ信号のうちのいくつかは、そのデータの伝送機が、より速いＰＣＩＥ Ｇｅｎ２（またはさらに速いＰＣＩＥ Ｇｅｎ３）通信に変更したいことを示してもよい。利用回路１２０は、そのようなＰＣＩＥオートスピードネゴシエーション変更要求の（ＣＤＲ１０からの時刻変更データＤＥＶＥＮ等の中の）存在を検出する。利用回路１２０は、ＣＤＲ１０を要求された新しいＰＣＩＥサブプロトコルに切り替えさせる（例えば、要求された変更に応じて、ＰＣＩＥ Ｇｅｎ１からＰＣＩＥ Ｇｅｎ２またはＰＣＩＥ Ｇｅｎ３へ）ために必要とされる方式で、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍ信号の一方または両方の値を変更することによって、そのような要求に応答する。
【００４５】
より具体的には、回路が最初にＰＣＩＥ Ｇｅｎ１を行っており、オートスピードネゴシエーション変更がＰＣＩＥ Ｇｅｎ２に要求された場合、利用回路１２０は、（（１）どの周波数分割ファクターをＭカウンタ５０が使用するか、および（２）どのＬカウンタ３４出力をｍｕｘ４２が選択するか（ＭおよびＬ（ＰＦＤ）が図２のＧｅｎ１およびＧｅｎ２について同じであるため）を（部分的に）制御するために使用される）ＰＣＩＥ＿Ｍ信号の状態を変更する必要はない。しかしながら、利用回路１２０は、どのＬカウンタ３４出力をｍｕｘ４４が選択するか（Ｌ（ＰＤ）が図２のＧｅｎ１およびＧｅｎ２について異なるため）を（部分的に）制御するために、その信号が使用されるため、ＰＣＩＥ＿Ｌ信号の状態を変更する必要がある。
【００４６】
別の実施例として、要求がＧｅｎ１からＧｅｎ３への変更に対するものである場合、これらのＣＤＲ１０動作パラメータの全てが、Ｇｅｎ１からＧｅｎ３へＣＤＲ１０を切り替えるために変化する必要があるため、利用回路１２０は、ＰＣＩＥ＿Ｌ（図２のＬ（ＰＤ）のための制御）およびＰＣＩＥ＿Ｍ（図２のＭおよびＬ（ＰＦＤ）のための制御）の両方の状態を変更する。
【００４７】
ＰＣＩＥ Ｇｅｎ変更の全ての他の組み合わせ／方向も可能である（すなわち、Ｇｅｎ２からＧｅｎ３に、Ｇｅｎ２からＧｅｎ１に、Ｇｅｎ３からＧｅｎ１に、およびＧｅｎ３からＧｅｎ２に）。各場合において、利用回路１２０は、時刻変更データＤＥＶＥＮ等の一部として要求された変更を検出し、次いで、ＰＣＩＥ＿Ｌおよび／またはＰＣＩＥ＿Ｍの状態に任意の適切な変更を行う。ＣＤＲ１０は、図２のパラメータ値の対応する水平線または行に示されるような要求された新しい動作モードに切り替わることによって、その制御信号へのそのような変更に応答する。したがって、回路は、任意のＰＣＩＥオートスピードネゴシエーション変更要求に自動的かつ動的に応答することができる。ＩＣおよびそのＣＤＲ１０を任意のＰＣＩＥ Ｇｅｎから任意の他のＰＣＩＥ Ｇｅｎに切り替えさせるために、ＩＣ１００またはそのＣＲＡＭ１１０を再プログラムする必要はない。ＰＣＩＥ Ｇｅｎ１とＰＣＩＥ Ｇｅｎ２との間の変更は、ＣＤＲ１０をその参照クロックループの使用に戻す必要なく達成することができる。しかしながら、ＰＣＩＥ Ｇｅｎ１とＰＣＩＥ Ｇｅｎ３との間、およびＰＣＩＥ Ｇｅｎ２とＰＣＩＥ Ｇｅｎ３との間の変更は、その参照クロックループの使用に短期間戻るようにＣＤＲ１０に要求してもよい。
【００４８】
ＱＰＩでは、利用回路１２０は、ＱＰＩ＿ＳＷ信号を制御して、図２の行７および８に示される２つの形態のＱＰＩの間のオートスピードネゴシエーション変更要求に応答するために、同様に動作することができる。この目的で、ＱＰＩ＿ＳＷ信号は、ｍｕｘ４４によって行われるＬカウンタ３４出力選択を（部分的に）制御するという点で、ＰＣＩＥ＿Ｌ信号のようである。
【００４９】
完全性のために、図４および５は、ｍｕｘ４４（図４）およびｍｕｘ４２（図５）によって行われる選択を制御するために使用することができる例示的な制御信号デコーダ論理を示す。このデコーダ論理は、図１のサブシステム４０の一部である選択制御回路によって実装することができる。図４では、例えば、ＣＲＵ＿Ｌ＿ＰＤ信号が、ＣＲＡＭ１１０（図３）に由来することができる一方で、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍ信号は、利用／制御回路１２０からのより動的な信号となり得る。同様に、図５では、ＣＲＵ＿Ｌ＿ＰＦＤ信号が、ＣＲＡＭ１１０に由来することができる一方で、ＰＣＩＥ＿ＬおよびＰＣＩＥ＿Ｍは、図４と同じである。ＰＣＩＥ通信プロトコルのうちのいずれかを使用することが所望される場合、ＣＲＵ＿Ｌ＿ＰＤおよびＣＲＵ＿Ｌ＿ＰＦＤ信号は、全て０に設定される。図４は、（ＣＦＵ＿Ｌ＿ＰＤの条件下で）ＰＣＩＥ Ｇｅｎ１を実装することに適切であるように、ｍｕｘ４４にＬカウンタ３４の２で割った出力を選択させるように、ＰＣＩＥ＿Ｍ＝０とＰＣＩＥ＿Ｌ＝１との組み合わせが復号されることを示す。図４はさらに、ＰＣＩＥ Ｇｅｎ２を実装することに適切であるように、ｍｕｘ４４にＬカウンタ３４のバイパス（または１で割る）出力を選択させるように、ＰＣＩＥ＿Ｍ＝０およびＰＣＩＥ＿Ｌ＝０が復号されることを示す。図４はなおもさらに、ｍｕｘ４４に、ＰＣＩＥ Ｇｅｎ３を実装することに適切でもあるＬカウンタ３４のバイパス出力を選択させるように、ＰＣＩＥ＿Ｍ＝１およびＰＣＩＥ＿Ｌ＝１も復号されることを示す。
【００５０】
ここで図５を参照すると、その図は、ＰＣＩＥ Ｇｅｎ１を実装することに適切であるように、ｍｕｘ４２にＬカウンタ３４のバイパス（または１で割る）出力を選択させるように、ＰＣＩＥ＿Ｍ＝０、ＰＣＩＥ＿Ｌ＝１、およびＣＲＵ＿Ｌ＿ＰＦＤ＝００が復号されることを示す。図５はさらに、ＰＣＩＥ Ｇｅｎ２を実装することに適切であるように、ｍｕｘ４２にＬカウンタ３４のバイパス出力を選択させるように、ＰＣＩＥ＿Ｍ＝０、ＰＣＩＥ＿Ｌ＝０、およびＣＲＵ＿Ｌ＿ＰＦＤ＝００も復号されることを示す。図５はなおもさらに、ＰＣＩＥ Ｇｅｎ３を実装するのに適切であるように、ｍｕｘ４２にＬカウンタ３４の２で割った出力を選択させるように、ＰＣＩＥ＿Ｍ＝１、ＰＣＩＥ＿Ｌ＝１、およびＣＲＵ＿Ｌ＿ＰＦＤ＝００が復号されることを示す。
【００５１】
図４および５のそれぞれの下の３行では、「ＤＣ」は「気にかけない」を表し、ＣＲＵ＿Ｌ＿ＰＤおよびＣＲＵ＿Ｌ＿ＰＦＤ信号のうちのいずれかが非ゼロ（すなわち、２進数の１）値を含む時に、ＰＣＩＥ＿ＭおよびＰＣＩＥ＿Ｌが無視されることを意味する。それが起こる時に、ユーザは、何らかの非ＰＣＩＥ通信プロトコル（または少なくともＣＤＲ回路１０の中でＰＣＩＥのような条件を使用しないプロトコル）を選んでいる。そのような場合において、ＰＣＩＥ＿ＭおよびＰＣＩＥ＿Ｌ信号は、全く使用されず、ＣＲＵ＿Ｌ＿ＰＤおよびＣＲＵ＿Ｌ＿ＰＦＤ信号のみが、それぞれｍｕｘ４４および４２によって行われる選択を制御するために復号される。例えば、図４は、ＣＲＵ＿Ｌ＿ＰＤ＝０１が、ｍｕｘ４４にＬカウンタ３４の２で割った出力を選択させるように復号され、ＣＲＵ＿Ｌ＿ＰＤ＝１０が、ｍｕｘ４４にＬカウンタ３４の４で割った出力を選択させるように復号され、ＣＲＵ＿Ｌ＿ＰＤ＝１１が、ｍｕｘ４４にＬカウンタ３４の８で割った出力を選択させるように復号されることを示す。図５は、ＣＲＵ＿Ｌ＿ＰＦＤの同様の値が、ｍｕｘ４２にＬカウンタ３４の同様の出力を選択させるように復号されることを示す。
【００５２】
図６および７は、要素３４、４２、および４４の部分の例示的な構造および動作を含む、図４および５に示されるものを実装するための論理の例示的実施形態を示す。例えば、図６および７の両方は、回路３４のＬカウンタ部分が、直列に接続された、３つの２で割る周波数分割器１５０ａ−ｃとして構築されてもよいことを示す（同じ回路要素１５０ａ−ｃが図６および７の両方に示されている）。ＡＮＤゲート１６０ａ−ｆのそれぞれは（その順に）、（上から下への順に）図４の水平行のうちのそれぞれ１つの中の論理を実装する。（ＡＮＤゲート入力における小さい白丸は、ＡＮＤゲートの回路の残りの部分によって見られるとき、その入力の論理反転を示す。）ＯＲゲート１６２ａは、ＡＮＤゲート１６０ａおよび１６０ｄの出力を論理的に組み合わせる（すなわち、ＯＲゲート１６２ａの出力は、ＡＮＤゲート１６０ａまたは１６０ｄのいずれか一方の出力がアサートされる時はいつでもアサートされる）。ＯＲゲート１６２ｂは、ＡＮＤゲート１６０ｂおよび１６０ｃの出力を論理的に組み合わせる。ＡＮＤゲート１５２ａ−ｄのそれぞれへの１つの入力は、（１）Ｌカウンタ３４の１で割ったまたはバイパス出力、（２）Ｌカウンタ３４の２で割った出力、（３）Ｌカウンタ３４の４で割った出力、および（４）Ｌカウンタ３４の８で割った出力のうちのそれぞれ１つである。ＡＮＤゲート１５２ａへの他方の入力は、ＯＲゲート１６２ｂの出力である。ＡＮＤゲート１５２ｂの他方の入力は、ＯＲゲート１６２ａの出力である。ＡＮＤゲート１５２ｃへの他方の入力は、ＡＮＤゲート１６２ｅの出力である。ＡＮＤゲート１５２ｄへの他方の入力は、ＡＮＤゲート１６２ｆの出力である。ＯＲゲート１５４は、ＡＮＤゲート１５２のうちのどれが現在有効になっているかという出力を伝える。
【００５３】
図７は、図５に示されているものを別として、図６と同様である。ＡＮＤゲート１７０ａ−ｆの各々は、（図５および７の両方において上から下への順で）図５のそれぞれの行の中の論理を実装する。ＯＲゲート１７２ａは、ＡＮＤゲート１７０ａおよび１７０ｂの出力を論理的に組み合わせる。ＯＲゲート１７２ｂは、ＡＮＤゲート１７０ｃおよび１７０ｄの出力を論理的に組み合わせる。ＡＮＤゲート１５６ａ−ｄのそれぞれへの１つの入力は、Ｌカウンタ３４の１／２／４／８で割った出力のうちのそれぞれ１つである。ＡＮＤゲート１５６ａ−ｄへの他の入力は、示されるようにＯＲゲート１７２ａ−ｂまたはＡＮＤゲート１７０ｅ−ｆに由来する。ＯＲゲート１５８は、ＡＮＤゲート１５６のうちのどれが現在有効になっているかという出力を伝える。
【００５４】
図８は、特に、オートスピードネゴシエーションの状況で、どのように利用／制御回路１２０がＣＤＲ回路１０からの時刻変更データ信号（ＤＥＶＥＮ／ＤＥＶＥＮＢ、ＤＯＤＤ／ＤＯＤＤＢ）を使用し得るかという例示的実施形態をより詳細に示す。図８に示されるように、時刻変更データの初期の処理は、時刻変更データの中の連続データワードを識別し、組み立てるための回路２１０の使用を含む。例えば、これは、（シリアルよりもむしろ）パラレル形態で各連続データを回路２１０から出力することを含んでもよい。これは、利用および制御回路１２０の中のさらなる利用回路２２０によって、任意の所望の目的でのデータの使用を容易にすることができる。回路１２０の中にはまた、（時刻変更データの中の）通信変更要求の発生について回路２１０によって出力される時刻変更データを監視する通信変更要求検出回路２３０がある。例えば、そのような通信変更要求は、例えば、ＲＸＰ／ＲＸＮをＩＣ１００に送信している他のシステム構成要素が、その通信の速度（データ転送速度）を変更したいときに、オートスピードネゴシエーションの一部として生じることができる。次いで、他のシステム構成要素は、ＲＸＰ／ＲＸＮデータストリームの中に通信変更要求データを含む。回路２３０は、ＣＤＲ１０から下流で、この変更要求データを検出し、次いで、回路２３０は、その通信変更要求を通信変更要求復号回路２４０に伝える。回路２４０は、要求された通信変更を復号し、要求された新しい通信モード（特に、新しい通信速度）をサポートするようにＣＤＲ１０の動作を変更することに適切であるＱＰＩ＿ＳＷ、ＰＣＩＥ＿Ｌ、およびＰＣＩＥ＿Ｍのような制御信号の値を出力する。他の補助信号もまた、（例えば、新しい通信モードにそのデータグループを使用し始めるまで、ＣＤＲ１０をその参照クロックループの使用に一時的に再び切り替えさせるために）回路２４０から必要とされ（したがって、それによって生成され）てもよい。
【００５５】
前述の内容のうちのいくつかを手短に要約すると、（実施例として）ＰＣＩＥオートスピードネゴシエーションについて、動的信号ＰＣＩＥ＿ＭおよびＰＣＩＥ＿Ｌの値は、ＲＸＰ／ＲＸＮ、ＣＤＲ１０等を介して受信された通信変更要求に応じて、自動的に変化する。これは、ＰＤおよびＰＦＤ ｍｕｘ回路４４および４２におけるＬカウンタ出力選択設定を変更することができる。この自動カウンタ選択設定変更は、自動的に、ＣＤＲ１０が異なるデータ転送速度に再ロックすることを可能にする。本発明は、同様に、（データ転送速度が、図２の行７および８に示されるように３．２Ｇｂｐｓから６．４Ｇｂｐｓの間で変化することができる）ＱＰＩ等の他の通信プロトコルにおいてオートスピードネゴシエーションを可能にする。
【００５６】
ここで、本発明のいくつかの他の可能な側面を参照する。
【００５７】
着信（受信）シリアルデータ信号についてのより広い範囲のデータ転送速度をサポートする必要性があることと同時に、より広い範囲の発信（伝送）シリアルデータ信号ビットレートについての同様の必要性がある。そのような伝送シリアルデータ信号は、いわゆる伝送機位相同期ループ（「ＴＸＰＬＬ」）回路によって時間測定されてもよい。広い帯域幅を有するＴＸＰＬＬ回路は、広い範囲のＴＸビットレートをサポートすることに役立つ。
【００５８】
ＴＸＰＬＬは、例えば、本明細書で以前に説明されたようなＣＤＲ回路の一部となり得る。図９は、（前述のＣＤＲ１０の一部として）そのようなＴＸＰＬＬの例示的実施形態を示す。図１と同じである図９の要素は、両方の図中の同じ参照番号を有し、一般に、これらの共通要素は、再び説明される必要がない。参照番号１０は、今度はＴＸＰＬＬに対する一般参照番号として、図９において再び使用される。図９は、ＴＸＣＬＫにおいて、ＴＸＰＬＬ回路がタップされて、伝送機回路からのシリアルデータを時間測定するための信号（ＴＸＣＬＫ）を提供し得ることを示す。
【００５９】
ＰＬＬ帯域幅は、ＶＣＯ利得（以下の式では「Ｋｖｃｏ」）、電荷ポンプ電流（以下の式では「Ｉｃｐ」）、ループフィルタ閾値設定（以下の式では「Ｒ」）、およびＭカウンタ設定（以下の式では「Ｍ」）の一次関数である（ＶＣＯ利得は、ＶＣＯ出力周波数対ＶＣＯ制御電圧のプロットの傾きである）。有用な概算として、ＰＬＬ帯域幅（「ＢＷ」）は、Ｋｖｃｏ＊Ｉｃｐ＊Ｒ／Ｍに比例する。
【００６０】
しばしば非常に厳密である送受信機仕様は、低い伝送機ジッター（ランダムジッターまたはＲＪとも呼ばれる）のための要件である。例えば、高いデータ転送速度で、（ＴＸＰＬＬジッターの関数である）伝送機における許容最大ジッターは、１．４ピコ秒（「ｐｓ」）未満であってもよい。本発明に従ってＴＸＰＬＬ帯域幅を増加させることは、内部ＰＬＬ雑音を抑制する傾向があり、それは次に、ＰＬＬ出力におけるジッターを低減する傾向がある。（逆に、減少したＰＬＬ ＢＷは、ＰＬＬが使用する参照クロック（「ＲＥＦＣＬＫ」）信号の雑音を抑制することに役立つ。しかしＲＥＦＣＬＫ信号は、非常に「クリーン」である（すなわち、雑音を含まない）傾向があり、それは、この論議において真であると仮定される。）
本発明によれば、ＰＬＬ帯域幅は、高いＢＷが必要とされるときに、公称値のうちのいくつかの選択可能な倍数のうちの任意のものを用いて、電荷ポンプ回路３２で使用されるような電荷ポンプ電流（Ｉｃｐ）を慎重に（制御可能に）増加させることによって（特に、図９のようなＴＸＰＬＬ用途に対して）増加させられる。これを行うための例示的な回路が、図９に示され、図１０によってさらに図示されている。図９に示されるように、ＰＬＬ（特にＴＸＰＬＬ）回路１０は、制御可能に可変の電荷ポンプ電流源回路３１０によって増強されてもよい。回路３１０は、電荷ポンプ３２によって使用される電荷ポンプ電流（Ｉｃｐ）を供給する。回路３１０が供給するＩｃｐの量は、ＣＲＡＭ要素１１０（例えば、図３のＣＲＡＭ１１０の部分）によって制御されてもよい。いくつかの（３つの）ＣＲＡＭビットの種々の値に応じて回路３１０が供給してもよいＩｃｐの種々の値の実施例が、図１０に示されている。例えば、Ｉｃｐは、関連ＣＲＡＭ設定が０００であるときに、４０マイクロアンペアのいわゆる「公称」値を有してもよい。ＣＲＡＭ設定を００１に変更することにより、Ｉｃｐを２倍にさせる（すなわち、公称値の２倍、または８０マイクロアンペアまで）。ＣＲＡＭ設定を０１０に変更することにより、Ｉｃｐを公称値の４倍にさせる。図１０に示される他のＣＲＡＭ設定は、１０×４０マイクロアンペア（または４００マイクロアンペアの）の例示的な最大値まで、公称Ｉｃｐの他の倍数を生成する。本明細書で以前に提供されたＰＬＬ帯域幅の式は、増加するＩｃｐがそのような帯域幅を増加させることを実証する。そのような制御可能なＩｃｐ増加／減少は、好ましくは、電荷ポンプ３２のＵＰおよびＤＯＷＮ部分の両方における電流源において採用される。
【００６１】
（ＩＣ上の受信機または伝送機回路に関与し得る）本発明の他の可能な側面によれば、ＶＣＯ３４の周波数範囲は、例えば、１ＧＨｚから６．２５ＧＨｚまでの広い連続範囲に拡張されてもよい。したがって、ＶＣＯ３４は、単独で１ＧＨｚから６．２５ＧＨｚまでの周波数をサポートする「単一のギア」と呼ばれてもよいものを有する。Ｌカウンタ（また、要素３４の一部）が、周波数範囲をさらに拡張するために、ＶＣＯの後に追加される。Ｌカウンタは、データ転送速度の非常に広く連続的な（すなわち、間隙または穴がない）範囲内の任意のデータ転送速度に対する便利な周波数においてＶＣＯを動作させるように設定することができる。この点は、図１１によって図示されている。具体的には、図１１は、０．６２２Ｇｂｐｓから１２．５Ｇｂｐｓまでの範囲内で任意のデータ転送速度をサポートできることを示す。これは、２０以上のスケールファクターによって分離される下限と上限との間に延在する範囲である（すなわち、１２．５Ｇｂｐｓは、０．６２２Ｇｂｐｓの２０倍以上である）。また、この範囲全体がサポートされる（すなわち、サポートは連続的であり、範囲の中にはどこにもサポートされていないデータ転送速度の間隙がない）。
【００６２】
本発明のなおも他の可能な側面によれば、ＣＤＲ回路の構造は、電荷ポンプ回路３２用の制御可能な可変電圧調節器の出力電圧を含んでもよい。これは、例えば、ＩＣを異なる速度等級カテゴリに仕分けするために使用することができる。（ＩＣの全ては、同じ動作速度をサポートできることを目的としていてもよいが、実際に製造されると、いくつかは、他よりも速く動作することができてもよい。より速いＩＣには、より高速の等級を与えることができ、より低速の等級およびより低い販売価格が与えられなければならないより遅いＩＣよりも、高い価格で販売することができる。）
前述の内容の例示として、電荷ポンプ電圧調節器３３０に使用される電力供給３２０（図１２）は、３．０Ｖ電力供給であってもよい。（本開示の一部を形成する種々の図に図示されるほとんどの他の回路要素と少なくとも違って、電力供給３２０は、他の図示された回路要素を含むＩＣの回路の一部でなくてもよい（少なくともその本源においてはそうではない）ことに留意されたい。当然ながら、ＩＣは、典型的には、本外部源からＩＣ上の電力使用回路へ電力を運ぶための端子および導体を少なくとも含むため、これらの端子および導体は時には、「電力供給回路」と呼ばれてもよい。また、図１２は、回路要素３２が一部である（図１および９のような）ループ回路の他の要素の図示を省略することによって、おおいに簡略化されていることにも留意されたい。そのような電力供給３２０を用いて、電荷ポンプ電圧調節器３３０は、電荷ポンプおよびループフィルタ回路３２のコア回路用の電力供給を提供する１．８Ｖの公称調節出力電圧を生成してもよい。（上記で参照した「コア回路」は、典型的には、電荷ポンプ回路およびループフィルタ回路のアナログ部品を含む。）
本発明によれば、電圧調節器３３０は、制御可能に可変の出力（調節された）電圧を有してもよい。例えば、上述の例示的な場合において、調節された出力電圧は、１．８Ｖとなり得るか、またはより高速の動作をサポートするように、（例えば、公称量の５０％以上となり得る最大値までのいくつかの異なる量のうちのいずれかによって）その公称電圧から高めることができる。より高い可能な電荷ポンプ調節器電圧は、より広い電荷ポンプ動的電圧範囲を提供し、高速動作をサポートするのに役立つ。
【００６３】
低速動作について、電力供給３２０は、電力を節約するように（例えば、３．０Ｖから２．５Ｖまで）低減することができる。デジタル電力供給（示されていないが、ＩＣの回路のデジタル部品に使用される）もまた、電力を節約するように（例えば、１．０Ｖから０．８５Ｖまで）低減することができる。電荷ポンプ調節器３３０用の電力供給３２０が低減されるときに、要素３３０の調節された出力電圧も低減される。しかし本発明によれば、低い電圧を有する電力供給３２０が採用される場合でさえも、調節される電圧を高めるためのオプションがある。電荷ポンプ調節器３３０は、例えば、（ＣＲＡＭ１１０によって）プログラム可能に制御された昇圧を使用して、高い出力電圧を提供することができる。結果として、調節器３３０用の２．５Ｖ電力供給３２０を用いても、回路は、広い出力（調節された）電圧を提供し、その結果として、６ＧＨｚを上回るＶＣＯ３４出力を生成するように、広い電荷ポンプ３２の動的電圧を提供することができる。
【００６４】
図１３は、調節された昇圧のいくつかの選択可能な値のうちのどれが調節器３３０によって実装されてもよいかを、いくつかのＣＲＡＭ１１０要素によって出力される値がどのように決定してもよいかという実施例を示す。
【００６５】
前述の内容は、本発明の原理を例示するにすぎず、本発明の範囲および精神から逸脱することなく、当業者によって種々の修正を行うことができると理解されるであろう。例えば、本明細書で論議されている種々の本発明の側面は、ある実施形態で一緒に全て使用することができ、または他の実施形態は、本発明の側面のうちの１つだけ、または（全てより少ないが）それ以上を採用してもよい。本発明の側面のうちの（全てより少ないが）複数が採用される場合、それは本発明の側面の任意の組み合わせの採用を伴うことができる。本開示の全体を通して、可能な修正の別の実施例として、特定のパラメータ値が記述される。大抵の場合、これらの値は実施例にすぎず、所望であれば、他の好適なパラメータ値を代わりに使用することができる。
【特許請求の範囲】
【請求項１】
クロック・データ再生（「ＣＤＲ」）回路であって、該ＣＤＲ回路は、入力シリアルデータ信号に作用して該入力信号からデータ情報を再生すること、および時刻変更データ信号の中に該再生されたデータ情報を出力することのためのものであり、該ＣＤＲ回路は、複数の異なる方法のうちの任意のもので実行するように第１の制御信号によって制御可能である第１の回路要素を含む、ＣＤＲ回路と、
利用回路であって、該利用回路は、該時刻変更データ信号の中の通信変更要求を検出するために該時刻変更データ信号を監視すること、およびそのような通信変更要求の検出に応じて該第１の制御信号を変更することのためのものである、利用回路と
を含む、集積回路。
【請求項２】
前記第１の回路要素は、複数の異なる周波数スケールファクターのうちの任意の１つによって、印加された信号の周波数をスケーリングするための回路を含み、前記第１の制御信号は、該第１の回路要素が該周波数スケールファクターのうちのどの１つを採用するかについて影響を及ぼす、請求項１に記載の集積回路。
【請求項３】
前記ＣＤＲ回路は、参照クロックループと、データループとを含み、前記第１の回路要素は、該参照クロックループの中のフィードバック信号に作用する、請求項２に記載の集積回路。
【請求項４】
前記ＣＤＲ回路は、参照クロックループと、データループとを含み、前記第１の回路要素は、該データループの中のフィードバック信号に作用する、請求項２に記載の集積回路。
【請求項５】
前記ＣＤＲ回路は、複数の異なる周波数スケールファクターのうちの任意の１つによって、前記参照クロックループの中のフィードバック信号の周波数をスケーリングするための第２の回路をさらに含み、該第２の回路は、第２の制御信号によって少なくとも部分的に制御可能であり、該第２の制御信号は、該第２の回路が該複数の周波数スケールファクターのうちのどの１つを採用するかについて影響を及ぼし、前記利用回路は、通信変更要求の検出に応じて該第２の制御信号を変更することができる、請求項４に記載の集積回路。
【請求項６】
前記利用回路は、前記第２の制御信号を変更することなく前記第１の制御信号を変更することができる、請求項５に記載の集積回路。
【請求項７】
前記利用回路は、前記第１の制御信号を変更することなく前記第２の制御信号を変更することができる、請求項５に記載の集積回路。
【請求項８】
前記第１の制御信号の変化は、前記第２の回路の動作に影響を及ぼさない、請求項５に記載の集積回路。
【請求項９】
前記第２の制御信号の変化は、前記第１の回路要素の動作に影響を及ぼさない、請求項５に記載の集積回路。
【請求項１０】
入力シリアルデータ信号に作用して該入力信号からデータ情報を再生するためのクロック・データ再生（「ＣＤＲ」）回路であって、該ＣＤＲ回路は、参照クロックループと、データループとを含み、該参照クロックループは、第１の複数の異なる周波数分割ファクターのうちの任意の選択可能な１つによって、該参照クロックループの中の第１のフィードバック信号の周波数を割るための第１の回路を含み、該データループは、第２の複数の異なる周波数分割ファクターのうちの任意の選択可能な１つによって、該データループの中の第２のフィードバック信号の周波数を割るための第２の回路を含む、ＣＤＲ回路と、
第１および第２の制御信号を生成するための制御回路であって、該第１および第２の制御信号は、該第１および第２の回路が、該第１および第２の複数の周波数分割ファクターのうちのどの１つをそれぞれ使用するかについてそれぞれ影響を及ぼすために、該第１および第２の回路にそれぞれ印加される、制御回路と
を含む、集積回路。
【請求項１１】
前記制御回路は、前記第１および第２の制御信号のうちのいずれか一方を、これらの制御信号のうちの他方を変更することなく、変更することができる、請求項１０に記載の集積回路。
【請求項１２】
前記ＣＤＲ回路は、時刻変更データ信号として前記再生されたデータ情報を出力し、前記制御回路は、通信変更要求について該時刻変更データ信号を監視し、およびそのような通信変更要求に応じて、前記第１および第２の制御信号のうちの少なくとも１つを変更する、請求項１０に記載の集積回路。
【請求項１３】
閉ループ系列において相互に連結される電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を含む位相同期ループ（「ＰＬＬ」）回路と、
制御可能な可変量の電荷ポンプ電流を該電荷ポンプ回路に供給するための回路と
を含む、集積回路（「ＩＣ」）。
【請求項１４】
前記供給するための回路を制御して、該供給するための回路が前記電荷ポンプ回路に供給する前記電荷ポンプ電流の量を決定するためのプログラマブル回路をさらに含む、請求項１３に記載の集積回路。
【請求項１５】
前記供給するための回路は、電荷ポンプ電流の公称量の制御可能な数の倍数を前記電荷ポンプ回路に供給する、請求項１３に記載の集積回路。
【請求項１６】
閉ループ系列において相互に連結される電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を含む位相同期ループ回路と、
調節される電圧を該電荷ポンプ回路に供給するための制御可能可変電圧調節器回路であって、該調節される電圧は制御可能に可変である、電圧調節器回路と
を含む、集積回路（「ＩＣ」）。
【請求項１７】
電力供給電圧を有する電力供給信号を、前記制御可能可変調節器回路に供給するための電力供給回路であって、該制御可能可変調節器回路は、該電力供給電圧に対して該調節される電圧を制御可能に変化させることが可能である、電力供給回路をさらに含む、請求項１６に記載の集積回路。
【請求項１８】
前記制御可能可変電圧調節器回路によって供給される前記調節される電圧を制御するためのプログラマブル回路要素をさらに含む、請求項１６に記載の集積回路。
【請求項１】
クロック・データ再生（「ＣＤＲ」）回路であって、該ＣＤＲ回路は、入力シリアルデータ信号に作用して該入力信号からデータ情報を再生すること、および時刻変更データ信号の中に該再生されたデータ情報を出力することのためのものであり、該ＣＤＲ回路は、複数の異なる方法のうちの任意のもので実行するように第１の制御信号によって制御可能である第１の回路要素を含む、ＣＤＲ回路と、
利用回路であって、該利用回路は、該時刻変更データ信号の中の通信変更要求を検出するために該時刻変更データ信号を監視すること、およびそのような通信変更要求の検出に応じて該第１の制御信号を変更することのためのものである、利用回路と
を含む、集積回路。
【請求項２】
前記第１の回路要素は、複数の異なる周波数スケールファクターのうちの任意の１つによって、印加された信号の周波数をスケーリングするための回路を含み、前記第１の制御信号は、該第１の回路要素が該周波数スケールファクターのうちのどの１つを採用するかについて影響を及ぼす、請求項１に記載の集積回路。
【請求項３】
前記ＣＤＲ回路は、参照クロックループと、データループとを含み、前記第１の回路要素は、該参照クロックループの中のフィードバック信号に作用する、請求項２に記載の集積回路。
【請求項４】
前記ＣＤＲ回路は、参照クロックループと、データループとを含み、前記第１の回路要素は、該データループの中のフィードバック信号に作用する、請求項２に記載の集積回路。
【請求項５】
前記ＣＤＲ回路は、複数の異なる周波数スケールファクターのうちの任意の１つによって、前記参照クロックループの中のフィードバック信号の周波数をスケーリングするための第２の回路をさらに含み、該第２の回路は、第２の制御信号によって少なくとも部分的に制御可能であり、該第２の制御信号は、該第２の回路が該複数の周波数スケールファクターのうちのどの１つを採用するかについて影響を及ぼし、前記利用回路は、通信変更要求の検出に応じて該第２の制御信号を変更することができる、請求項４に記載の集積回路。
【請求項６】
前記利用回路は、前記第２の制御信号を変更することなく前記第１の制御信号を変更することができる、請求項５に記載の集積回路。
【請求項７】
前記利用回路は、前記第１の制御信号を変更することなく前記第２の制御信号を変更することができる、請求項５に記載の集積回路。
【請求項８】
前記第１の制御信号の変化は、前記第２の回路の動作に影響を及ぼさない、請求項５に記載の集積回路。
【請求項９】
前記第２の制御信号の変化は、前記第１の回路要素の動作に影響を及ぼさない、請求項５に記載の集積回路。
【請求項１０】
入力シリアルデータ信号に作用して該入力信号からデータ情報を再生するためのクロック・データ再生（「ＣＤＲ」）回路であって、該ＣＤＲ回路は、参照クロックループと、データループとを含み、該参照クロックループは、第１の複数の異なる周波数分割ファクターのうちの任意の選択可能な１つによって、該参照クロックループの中の第１のフィードバック信号の周波数を割るための第１の回路を含み、該データループは、第２の複数の異なる周波数分割ファクターのうちの任意の選択可能な１つによって、該データループの中の第２のフィードバック信号の周波数を割るための第２の回路を含む、ＣＤＲ回路と、
第１および第２の制御信号を生成するための制御回路であって、該第１および第２の制御信号は、該第１および第２の回路が、該第１および第２の複数の周波数分割ファクターのうちのどの１つをそれぞれ使用するかについてそれぞれ影響を及ぼすために、該第１および第２の回路にそれぞれ印加される、制御回路と
を含む、集積回路。
【請求項１１】
前記制御回路は、前記第１および第２の制御信号のうちのいずれか一方を、これらの制御信号のうちの他方を変更することなく、変更することができる、請求項１０に記載の集積回路。
【請求項１２】
前記ＣＤＲ回路は、時刻変更データ信号として前記再生されたデータ情報を出力し、前記制御回路は、通信変更要求について該時刻変更データ信号を監視し、およびそのような通信変更要求に応じて、前記第１および第２の制御信号のうちの少なくとも１つを変更する、請求項１０に記載の集積回路。
【請求項１３】
閉ループ系列において相互に連結される電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を含む位相同期ループ（「ＰＬＬ」）回路と、
制御可能な可変量の電荷ポンプ電流を該電荷ポンプ回路に供給するための回路と
を含む、集積回路（「ＩＣ」）。
【請求項１４】
前記供給するための回路を制御して、該供給するための回路が前記電荷ポンプ回路に供給する前記電荷ポンプ電流の量を決定するためのプログラマブル回路をさらに含む、請求項１３に記載の集積回路。
【請求項１５】
前記供給するための回路は、電荷ポンプ電流の公称量の制御可能な数の倍数を前記電荷ポンプ回路に供給する、請求項１３に記載の集積回路。
【請求項１６】
閉ループ系列において相互に連結される電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を含む位相同期ループ回路と、
調節される電圧を該電荷ポンプ回路に供給するための制御可能可変電圧調節器回路であって、該調節される電圧は制御可能に可変である、電圧調節器回路と
を含む、集積回路（「ＩＣ」）。
【請求項１７】
電力供給電圧を有する電力供給信号を、前記制御可能可変調節器回路に供給するための電力供給回路であって、該制御可能可変調節器回路は、該電力供給電圧に対して該調節される電圧を制御可能に変化させることが可能である、電力供給回路をさらに含む、請求項１６に記載の集積回路。
【請求項１８】
前記制御可能可変電圧調節器回路によって供給される前記調節される電圧を制御するためのプログラマブル回路要素をさらに含む、請求項１６に記載の集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公表番号】特表２０１３−５１９３１２（Ｐ２０１３−５１９３１２Ａ）
【公表日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１２−５５２０９６（Ｐ２０１２−５５２０９６）
【出願日】平成２３年２月４日（２０１１．２．４）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２３６９３
【国際公開番号】ＷＯ２０１１／０９７４４２
【国際公開日】平成２３年８月１１日（２０１１．８．１１）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
【公表日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２３年２月４日（２０１１．２．４）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２３６９３
【国際公開番号】ＷＯ２０１１／０９７４４２
【国際公開日】平成２３年８月１１日（２０１１．８．１１）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
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