【課題】供給電圧及び電力消費を調整すること。
【解決手段】プログラム可能なロジックデバイス（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ）｛ピーエルデー（ＰＬＤ）｝は該ピーエルデー内の回路の少なくとも１部分（ブロック、サブブロック、又は領域の様な）の供給電圧を制御する回路を有する。該回路は又該ピーエルデー内のノイズをフイルターする。該供給電圧を制御することは、速度及び電力消費の様な、種々の性能特性をトレードオフすることを可能にする。 （もっと読む）

【課題】好適なＰＬＤを提供すること。
【解決手段】ＰＬＤと論理セルの中の一個とから成る装置であって、ＰＬＤはアレイの行と列とに配列された複数のＣＬＢとアレイのＣＬＢを互いに接続する複数のＣＬＢ間ラインを含み、複数のＣＬＢの各々は論理セルの第一スライスと論理セルの第二スライスを有し、アレイに於ける一つの行のＣＬＢの論理セルの第一スライスと論理セルの第二スライスは夫々第一搬送チエインと第二搬送チェインによって互いに接続されて居り、上記論理セルのなかの一個は、上記一個の論理セルに与えられる入力のセットに論理機能を移植するための一個以上のルックアップテーブルと、搬入信号を受信し、第一搬送チェインの一部を成す搬出信号を生成するように構成された算術論理回路と、第一出力レジスタと、第二出力レジスタとを含み、論理セルによって生成される出力のセットは第一出力レジスタと第二出力レジスタの間に分割される、装置。 （もっと読む）

【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】複合条件に基づくサブワード並列実行をサポートする。
【解決手段】汎用フラグ（ＡＣＦ）は階層を使用して定義され、エンコードされる。加えられた各ビットは、前の機能性のスーパーセットを提供する。条件の組合せを用いて、複合条件に基づく条件付き分岐の順次シリーズを回避することができ、次いで複合条件を条件付き実行のために使用することができる。フラグの数を変えることによって、条件付きオペレーションの並列性は、例えばＶＬＩＷ実行での単一の処理からオクタル処理まで、かつ処理要素のアレイにわたって広範に変化することができる。異なるプロセッサ中で生成された条件に基づいて１つのプロセッサ中の条件付き実行を指定することを可能にして、多数のＰＥは、条件情報を同時に生成することができる。多数のプロセッサアレイ中の各プロセッサは、異なるユニットをそれらのＡＣＦに基づいて条件付きで独立に動作させることができる。 （もっと読む）

【課題】プログラマブルロジック集積回路装置（「ＰＬＤ」）を提供すること。
【解決手段】プログラマブルロジック集積回路装置は、プログラマブルロジックと、より汎用プログラマブルロジックで実現するにはあまりにも非効率的なタスクを実行するか或いは実行するのを少なくとも支援し、加えて/或いはプログラマブルロジックで実現するには許容不可能に或いは少なくとも好ましくなくゆっくりと動作するタスクを実行するか或いは実行するのを少なくとも支援しする専用（少なくとも部分的にハード配線化された）プロセッサオブジェクト（又は少なくとも高機能化された機能ユニット）とを含む。プロセッサオブジェクトは、演算部と、命令を検索し、或いは少なくとも検索するのを支援することで演算部を制御或いは少なくとも部分的に制御するプログラムシーケンサとを含む。 （もっと読む）

【課題】スペクトルバンドを入力ポート（１２）と出力ポート（１５）との間に選択的に方向付ける波長ルータを提供する。
【解決手段】上記ルータは、上記入力ポートと上記出力ポートとの間に配置された自由空間光学縦列と、経路設定メカニズム（３０）とを含む。上記自由空間光学縦列は、エアスペースエレメント（２０、２５）を含み得るか、または、モノリシック構成であり得る。上記光学縦列は、回折格子などの分散エレメント（２５）を含み、該入力ポートからの光が該分散エレメントと２回当たった後に上記出力ポートに到達するような構成にされる。上記経路設定メカニズム（３０）は、ルーティングエレメントを１つ以上含み、上記光学縦列中の残りのエレメント（３７）と協働して、上記スペクトルバンドのサブセットを所望の出力ポートに結合させる光路を提供する。 （もっと読む）

【課題】正確で高速なデータ送信を維持するために、信号振幅の減少や、変化の急峻さの減少などのロスを補償する回路網を提供すること。
【解決手段】デジタルデータ信号を受け取るイコライジング回路網（１０）は、フィードフォワードイコライザ（「ＦＦＥ」）（３０）、および、決定フィードバックイコライザ（「ＤＦＥ」）（９０）の双方を含む。ＦＦＥ回路網（３０）は、ＤＦＥ回路網（９０）に、ＤＦＥ回路網（９０）の適切なスタートアップに、少なくとも最低限で十分な信号を与えるために使われ得る。したがって、イコライジングのタスクの負担が重ければ重いほど、タスクはＦＦＥ回路網（３０）から、ＤＦＥ回路網（９０）へとシフトされ得る。 （もっと読む）

【課題】シリアルデータ信号において、シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路を提供すること。
【解決手段】シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路であって、該回路は、各次のビットのデータ値を示す方向に回路要素内に第１の電流を流す第１の回路と、１つのビットが、該１つのビットの直前にあるビットと同一のデータ値を有する条件に応答して、該第１の電流とは反対の方向に該回路要素内において流れるように第２の電流を流す第２の回路と、該回路要素における正味の電流の量および方向に基づいて、シリアルデータ出力信号を生成する第３の回路とを備える、回路。 （もっと読む）

【課題】プログラマブルロジックデバイス用のデジタル適応回路網および方法を提供すること。
【解決手段】本発明は、着信データ信号の等化を制御する方法を提供する。該方法は、該データ信号の中の２つの連続する異なる値を有するビットを検出することと、該２つのビット間の該着信データ信号における遷移が、比較的遅いか、あるいは比較的早いかを決定することと、該遷移が、比較的遅い場合、該着信データ信号の該等化を増加させることとを包含する。 （もっと読む）