高速送信器ドライバ回路のための構成可能なエンファシス
【課題】シリアルデータ信号において、シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路を提供すること。
【解決手段】シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路であって、該回路は、各次のビットのデータ値を示す方向に回路要素内に第１の電流を流す第１の回路と、１つのビットが、該１つのビットの直前にあるビットと同一のデータ値を有する条件に応答して、該第１の電流とは反対の方向に該回路要素内において流れるように第２の電流を流す第２の回路と、該回路要素における正味の電流の量および方向に基づいて、シリアルデータ出力信号を生成する第３の回路とを備える、回路。
【解決手段】シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路であって、該回路は、各次のビットのデータ値を示す方向に回路要素内に第１の電流を流す第１の回路と、１つのビットが、該１つのビットの直前にあるビットと同一のデータ値を有する条件に応答して、該第１の電流とは反対の方向に該回路要素内において流れるように第２の電流を流す第２の回路と、該回路要素における正味の電流の量および方向に基づいて、シリアルデータ出力信号を生成する第３の回路とを備える、回路。
【発明の詳細な説明】
【背景技術】
【０００１】
（背景）
本開示は、１つの回路またはシステム構成要素から別の回路またはシステム構成要素にデジタル（例えば、バイナリ）信号を伝送する際に使用する回路に関する。本開示の典型的な（しかし、必ずしもそれだけではない）用途は、印刷回路基板（「ＰＣＢ」）上の１つの集積回路（「ＩＣ」）から、そのＰＣＢ上の別のＩＣへ、またはいわゆるバックプレーン（「ＢＰ」）回路構造を介して第１のＰＣＢに接続された別のＰＣＢ上の別のＩＣに高速シリアルデータ信号を伝送する回路にある。本開示のいくつかの局面が、異なる用途の範囲において使用するように構成可能である（例えば、プログラム可能である）回路に関し得るので、本開示の回路は、汎用ＩＣまたは比較的汎用なＩＣ（例えば、プログラマブルロジックデバイス（「ＰＬＤ」、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）、プログラマブルマイクロコントローラなど）に提供され得る。
【０００２】
１つの回路構成要素（例えば、第１のＩＣ）によって別の回路構成要素（例えば、第２のＩＣ）に伝送される必要がある高速シリアルデータ信号（例えば、１秒当たり１ギガビット（「１Ｇｂｐｓ」）を超えるバイナリデジット（「ビット」）を典型的に有する（しかし必ずしも有するわけではない）シリアルデータ信号）は、伝送（送信器、「ＴＸ」）構成要素から受信（受信器、「ＲＸ」）構成要素まで伝送媒体を通って進行する際に、典型的に、いくらかの減衰（損失、歪み）を受ける。このような減衰は、伝送される信号の高周波数成分に対して指数関数的に大きくなる傾向がある。減衰が、受信器に対して、その受信器が受信する信号からのデータを正確に解釈する（回復する）ことを困難にする。
【０００３】
上記の信号伝送減衰の悪影響を低減するために、信号を送信する直前に、しばしばプレエンファシスと呼ばれる高速シリアルデータ信号を与えることが公知である。例えば、このようなプレエンファシスは、信号が送信器から発せられる際に高速シリアルデータ信号において、直前のビットとは異なるバイナリデータ値（例えば、バイナリ１またはバイナリ０）を有する信号内の各データビットに、いくらかの余分なエネルギー（例えば、より大きな電圧）を与え得る。高速シリアルデータ信号は、その最大周波数成分を、バイナリ値におけるこのような変化を伝えるために必要とし、これらの周波数成分は、最大の伝送損失（減衰）を受けるので、バイナリ値の変化に余分なエネルギーを与えることは、特に影響を受けやすい伝送損失を（先に）補償する。それゆえ、信号は、より良い条件で受信器に到達し、受信器は、結果として、その信号に含まれるデータを正確に復元することが良好に可能である。
【０００４】
典型的に、送信器回路が、起こり得るビットレートの範囲（例えば、回路のユーザによって選択可能（構成可能、プログラム可能）である（このような範囲における）ビットレート）にわたり動作することが可能である場合には、１種類のプレエンファシスのみが、使用のために選択されるビットレートにかかわらず使用するために利用可能であり得る。この種類のプレエンファシスは、特定のビットレート閾値までのビットレートに対して良好に作用し得る。しかし、その閾値よりも大きいビットレートに対しては同様に作用しない場合がある。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示の特定の起こり得る局面に従って、シリアルデータ信号内において、各ビットのデータ値が、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路は、各次のビットのデータ値を示す方向において回路要素内に第１の電流を流す第１の回路を含み得る。上記回路は、１つのビットが、該１つのビットの直前のビットと同一のデータ値を有する条件に応答して、該第１の電流とは反対の方向において該回路要素内に第２の電流を流す第２の回路をさらに含み得る。上記回路は、該回路要素における正味の電流の流れの量および方向に基づいて、シリアルデータ出力信号を生成するための第３の回路をさらに含み得る。
【０００６】
本開示の起こり得る特定の他の局面に従って、シリアルデータ信号内の各ビットにプレエンファシスを与える方法であって、各ビットのデータ値は、該シリアルデータ信号内の直前のビットのデータ値とは異なり、該方法は、１つのビットが、該１つのビットの直前にあるビットと異なるデータ値を有する場合には、該１つのビットのデータ値を示し、該１つのビットの直前にあるビットのデータ値に関連することなしに生成される第１の電流に基づいて、該１つのビットに対応するシリアルデータ出力信号ビットを生成することを含み得る。上記方法は、さらに、１つのビットが、１つのビットの直前にあるビットと同一のデータ値を有する場合には、第２の電流によって低減された該第１の電流に基づいて、該１つのビットに対応するシリアルデータ出力信号ビットを生成することを含み得る。
【０００７】
（上記の「ポストタップ」動作の場合のように）直前のビットを用いることの代替として、直後の（次の）ビットがほぼ同様のやり方（いわゆる「プレタップ」動作）で使用され得る。
【０００８】
例えば、本発明は以下の項目を提供する。
（項目１）
シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路であって、該回路は、
各次のビットのデータ値を示す方向に回路要素内に第１の電流を流す第１の回路と、
１つのビットが、該１つのビットの直前にあるビットと同一のデータ値を有する条件に応答して、該第１の電流とは反対の方向に該回路要素内において流れるように第２の電流を流す第２の回路と、
該回路要素における正味の電流の量および方向に基づいて、シリアルデータ出力信号を生成する第３の回路と
を備える、回路。
（項目２）
上記回路要素はレジスタを備える、上記項目のいずれかに記載の回路。
（項目３）
上記第１の回路は、
第１の電流を提供する第１の電流ソース回路と、
各次のビットのデータ値に応答して、ビットのデータ値が第１のバイナリ値を有する場合に、第１の方向に該レジスタを通って流れるように該第１の電流を方向付け、そして、該ビットのデータ値が第２のバイナリ値を有する場合に、該第１の方向とは反対の第２の方向に該レジスタを通って流れるように該第１の電流を方向付ける、第１のスイッチング回路と
を備える、上記項目のいずれかに記載の回路。
（項目４）
上記第２の回路は、
第２の電流を提供する第２の電流ソース回路と、
各次のビットのデータ値および各次のビットの直前のビットのデータ値に応答して、１つのビットのデータ値が該１つのビットの直前のビットのデータ値と異なる場合には、該第２の電流が上記レジスタを流れることを防ぎ、そうでない場合には、該レジスタを通る上記第１の電流の流れの方向とは反対の方向に、該レジスタを通って流れるように該第２の電流を方向付ける第２のスイッチング回路と
を備える、上記項目のいずれかに記載の回路。
（項目５）
上記第３の回路は、
上記レジスタにわたる電圧差を示す出力接続を備える、上記項目のいずれかに記載の回路。
（項目６）
オプションで使用可能な第４の回路をさらに備え、該第４の回路は、上記１つのビットが、該１つのビットの直前のビットとは異なるデータ値を有する条件に応答して、第３の電流を、上記回路要素中の上記第１の電流の流れと同一の方向に該回路要素中を流れさせる、上記項目のいずれかに記載の回路。
（項目７）
上記オプションで使用可能な第４の回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、上記項目のいずれかに記載の回路。
（項目８）
上記第２の電流を提供する電流ソース回路をさらに備え、上記オプションで使用可能な第４の回路は、
第３の電流を生成するために該電流ソース回路から電流を経路指定するスイッチング回路をさらに備える、上記項目のいずれかに記載の回路。
（項目９）
上記第１の電流は上記第２の電流よりも大きい大きさを有する、上記項目のいずれかに記載の回路。
（項目１０）
シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える方法であって、該方法は、
１つのビットが、該１つのビットの直前にあるビットと異なるデータ値を有する場合には、該１つのビットのデータ値を示し、該１つのビットの直前にあるビットのデータ値に関連することなしに生成される第１の電流に基づいて、該１つのビットに対応するシリアルデータ出力信号ビットを生成することと、
該１つのビットが、該１つのビットの直前にあるビットと同一のデータ値を有する場合には、第２の電流によって低減された該第１の電流に基づいて、該１つのビットに対応する該シリアルデータ出力信号ビットを生成することと
を包含する、方法。
（項目１１）
上記第２の電流は上記第１の電流の大きさよりも小さい大きさを有する、上記項目のいずれかに記載の方法。
（項目１２）
上記第１の電流は、電流要素における上記第１の電流の流れの方向によって上記１つのビットのデータ値を示す、上記項目のいずれかに記載の方法。
（項目１３）
上記第１の電流は、上記第２の電流によって低減される場合には、該第２の電流は、上記回路要素内の該第１の電流の流れの方向とは反対の方向で該回路要素内に流れるようにされる、上記項目のいずれかに記載の方法。
（項目１４）
シリアルデータ信号にプレエンファシスを与える回路であって、
該シリアルデータ信号内の各連続ビットに応答して、該連続ビットを示す第１の電流の流れを引き起こす第１の回路と、
遅延ビットの連続を生成するために、該各連続ビットを１単位間隔（「ＵＩ」）だけ遅延させる遅延回路と、
各連続遅延ビットに応答して、該各連続遅延ビットを示す第２の電流の流れを引き起こす第２の回路と、
該第１の電流の流れおよび該第２の電流の流れを（１）組み合わせることと、（２）組み合わせないこととの間で選択を行う回路であって、該電流の流れが組み合わされる場合には、該シリアルデータ出力信号内の連続ビットが、該組み合わされた電流の流れに基づき、そして、該電流の流れが組み合わされない場合には、該シリアルデータ出力信号内の連続ビットは、該第１の電流の流れおよび該第２の電流の流れのうちの１つのみに基づく、回路と
を備える、回路。
（項目１５）
上記選択を行う回路は、上記各連続ビットのデータ値と、同時に発生する遅延ビットのデータ値とに応答し、該データ値が同一のバイナリ値を有する場合には、該選択する回路が、上記第１の電流の流れおよび上記第２の電流の流れを組み合わせることを選択し、該データ値が異なるバイナリ値を有する場合には、該選択する回路が、該第１の電流の流れおよび該第２の電流の流れを組み合わせないことを選択する、上記項目のいずれかに記載の回路。
（項目１６）
上記組み合わせることは、上記第１の電流の流れおよび上記第２の電流の流れのうちの一方を、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方から減算することである、上記項目のいずれかに記載の回路。
（項目１７）
上記第１の電流の流れおよび上記第２の電流の流れのうちの一方は、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方よりも大きい、上記項目のいずれかに記載の回路。
（項目１８）
上記電流の流れが組み合わされない場合に、上記シリアルデータ出力信号内の連続ビットが基づく、上記第１の電流の流れおよび上記第２の電流の流れのうちの一方は、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方よりも大きい、上記項目のいずれかに記載の回路。
（項目１９）
オプションで使用可能な回路をさらに備え、該オプションで使用可能な回路は、上記選択を行う回路が常に組み合わせることを選択するように選択を行うように該回路の動作を修正する、上記項目のいずれかに記載の回路。
（項目２０）
上記オプションで使用可能な回路が、上記選択を行う回路が常に組み合わせることを選択するようにさせる場合には、該組み合わせることは、上記シリアルデータ信号内のビットが同時発生した遅延ビットとは異なるデータ値を有する場合に上記第１の電流の流れおよび上記第２の電流の流れを加算し、そうでない場合には、該組み合わせることは、該第１の電流の流れおよび該第２の電流の流れを互いに減算する、上記項目のいずれかに記載の回路。
（項目２１）
上記オプションで使用可能な回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、上記項目のいずれかに記載の回路。
（項目２２）
シリアルデータ信号を伝送する回路であって、
直前のビットと同一のデータ値を有するビットにデエンファシスを与える回路と、
直前のビットと異なるデータ値を有するビットにプレエンファシスを選択的に与える回路と、
該シリアルデータ信号は閾値ビットレートよりも小さいビットレートを有する場合にのみ、該プレエンファシスを選択的に与える回路を有効にする回路と
を備える、回路。
（項目２３）
上記デエンファシスを与える回路は、
上記ビットおよび上記直前のビットが同一のデータ値を有する場合には、第１の電流の流れおよび第２の電流の流れを互いから減算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第１の電流および該第２の電流を経路指定する回路を備える、上記項目のいずれかに記載の回路。
（項目２４）
上記選択的にプレエンファシスを与える回路は、
上記ビットおよび上記直前のビットが異なるデータ値を有する場合に、第１の電流の流れおよび第２の電流の流れを互いに加算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第１の電流および該第２の電流を経路指定する回路を備える、上記項目のいずれかに記載の回路。
（項目２５）
上記有効にする回路は、上記シリアルデータレートが上記閾値ビットレートよりも小さいビットレートを有するときを示すようにプログラム可能である、回路要素を備える、上記項目のいずれかに記載の回路。
（項目２６）
シリアルデータ信号を伝送する回路であって、
デエンファシスを有する該シリアルデータ信号内の選択されたビットを伝送する回路と、
プレエンファシスを有する該シリアルデータ信号内の選択されたビットを選択的に伝送する回路と、
該シリアルデータ信号が閾値ビットレートよりも小さいビットレートを有する場合にのみ該選択的に伝送する回路を有効にする回路と
を備える、回路。
（項目２７）
上記デエンファシスを有する上記シリアルデータ信号内の選択されたビットを伝送する回路は、直前のビットと同一のデータ値を有するビットにおいて動作する、上記項目のいずれかに記載の回路。
（項目２８）
上記プレエンファシスを有する上記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、直前のビットと異なるデータ値を有するビットにおいて動作する、上記項目のいずれかに記載の回路。
（項目２９）
上記デエンファシスを有する上記シリアルデータ信号内の選択されたビットを伝送する回路は、上記ビットおよび上記直前のビットのデータ値をそれぞれ示す第１の電流と第２の電流とを減算することによって動作する、上記項目のいずれかに記載の回路。
（項目３０）
上記プレエンファシスを有する上記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、上記ビットおよび上記直前のビットのデータ値をそれぞれ示す第１の電流と第２の電流とを加算することによって動作する、上記項目のいずれかに記載の回路。
【０００９】
（摘要）
プレエンファシスは、２つのモードのうちのどちらかで動作することが可能であり得る。第１のモードにおいて、１つのビットは直前のビットと同一の値を有する場合には、１つのビットに対する出力信号は、第２の電流によって低減された第１の電流に基づく。そうでない場合には、１つのビットに対する出力信号は、第２の電流に関連することなしに第１の電流に基づく。第２のモードは、１つのビットが直前のビットと同一の値を有する場合には第１のモードと類似し得るが、そうでない場合には、１つのビットに対する出力信号は、第２の電流によって増大された第１の電流に基づく。（上記の「ポストタップ」動作の場合のように）直前のビットを使用することに対する代替案として、直後の（次の）ビットが、ほぼ同一のやり方（いわゆる「プレタップ」動作）で使用され得る。
【００１０】
本開示のさらなる特徴、その性質および様々な利点が、添付の図面および以下の詳細な説明からより明らかになる。
【図面の簡単な説明】
【００１１】
【図１】図１は、送信器と受信器回路との間で概略的に描かれた伝送媒体の通過前後での代表的な信号波形部分の簡略化された図である。
【図２】図２は、例示的な公知のドライバ回路の簡略化された概略図である。
【図３】図３は、図２の回路を制御するために使用され得る例示的な公知の回路の簡略化された概略的なブロック図である。
【図４】図４は、図２の回路の特定の動作条件を示す。
【図５】図５は、図４に示される動作条件に関連する特徴を含む簡略化された信号波形を示す。
【図６】図６は、図２の回路の別の特定の動作条件を示す。
【図７】図７は、図６に示される動作条件に関連する特徴のさらなる識別を用いて、図５に示されていることを繰り返している。
【図８】図８は、図２の回路のなお別の特定の動作条件を示す。
【図９】図９は、図８に示される動作条件に関連する特徴のさらなる識別を用いて、図７に示されていることを繰り返している。
【図１０】図１０は、示されているさらなる寄生回路特徴および電流を用いて、図６に示されていることを繰り返している。
【図１１】図１１は、示されているさらなる寄生回路特徴および電流を用いて、図８に示されていることを繰り返している。
【図１２】図１２は、図２と類似しているが、本開示の特定の起こり得る局面に従う例示的な実施形態に対するものである。
【図１３】図１３は、本開示の特定の起こり得る局面に従う図１２の回路を用いて（または図１５の回路を用いて）使用され得る回路の例示的な実施形態の簡略化された概略的なブロック図である。
【図１４】図１４は、本開示の特定の起こり得る局面に従う図１２の回路の様々な動作条件を例示する表である。
【図１５】図１５は、図２と類似しているが、本開示の特定の起こり得る局面に従う例示的な実施形態に対するものである。
【図１６】図１６は、本開示の特定の起こり得る局面に従う図１５の回路の様々な動作条件を例示する表である。
【図１７】図１７は、本開示の特定の起こり得る局面に従う回路の例示的な実施形態の簡略化された概略的なブロック図である。
【図１８Ａ】図１８ａ−ｃは、全体として、本開示に従う特定の起こり得る方法の例示的な実施形態の簡略化されたフロー図である。図１８ａ−ｃは、時々、全体的に図１８として称され得る。
【図１８Ｂ】図１８ａ−ｃは、全体として、本開示に従う特定の起こり得る方法の例示的な実施形態の簡略化されたフロー図である。図１８ａ−ｃは、時々、全体的に図１８として称され得る。
【図１８Ｃ】図１８ａ−ｃは、全体として、本開示に従う特定の起こり得る方法の例示的な実施形態の簡略化されたフロー図である。図１８ａ−ｃは、時々、全体的に図１８として称され得る。
【図１９】図１９は、ほぼ図１３と類似しているが、本開示に従う別の例示的な実施形態に対するものである。
【発明を実施するための形態】
【００１２】
図１は、送信器（「ＴＸ」）高速シリアルデータ信号の例を（左に）示しており、これは、いわゆるプレエンファシス（ＴＸイコライゼーション、プレディストーション）が与えられている。文字を付された間隔ｉ〜ｓのそれぞれは、ＴＸデータ信号における１つの単位間隔（ＵＩ：ｕｎｉｔ ｉｎｔｅｒｖａｌ）を表す。ＵＩは、データ信号における任意の１ビットの時間持続時間である。間隔ｊにおけるビットは、間隔ｉにおけるビットの直後（時間において）に来る、間隔ｋにおけるビットは、間隔ｊにおけるビットの直後（時間において）に来る、等がいえる。これを別の方法で述べると、ビットｉが最初に送信され、その後ビットｊが送信され、その後ビットｋが送信される、等がいえる。（図１の左および右に）示されている波形のそれぞれにおいて、垂直軸は、信号電圧であり（大きな電圧ほど垂直軸に沿って高い）、水平軸は、電圧の伝送の時間である（遅い時間の伝送ほど水平軸に沿って右に離れている）。
【００１３】
左のＴＸデータ波形において、高い値のビットｊ（例えば、バイナリデータ値１を有するビット）が、低い値のビットｉ（例えば、バイナリデータ値０を有するビット）の直後に続いているということに留意されたい。特定の公知のＴＸイコライゼーションスキームに従い、ビットｊは、プレエンファシス（例えば、既に高い値のビットの直後に続く別の高い値のビット（例えば、ビットｋ）よりも幾分高い電圧）を与えられる。同様に、高い値のビットｋの直後に続く低い値のビットｌは、プレエンファシス（例えば、既に低い値のビットの直後に続く別の低い値のビット（例えば、ビットｑ）よりも幾分低い電圧）を与えられる。換言すると、異なる値のビットの直後に続くＴＸデータ波形における各ビットは、同じ値のビットの直後に続くビットに対するプレエンファシスを与えられる。このようにして、ビットｊ、ｌ、ｍ、ｎ、ｏ、ｐは、プレエンファシスを与えられる。ビットｋ、ｑ、ｒは、プレエンファシスを与えられない。
【００１４】
図１に示されているＴＸデータ波形は、当然ながら、システムにおける送信器回路によって生成される。送信器回路は、この信号の様々なビットに、上述したように、適切なプレエンファシスを与える。
【００１５】
図１は、左におけるＴＸデータ波形が、送信チャネル回路１０を通過し、右におけるＲＸデータ波形として出現することを示している。ＲＸデータ信号は、システムにおける受信器回路が受信する（見る）対象である。図１は、送信チャネル１０が、自らが送信する信号の減衰を引き起こすことを示している（ＲＸデータ波形をＴＸデータ波形に対して比較のこと）。例えば、ＲＸデータ信号の全電圧スイング（ｏｖｅｒａｌｌ ｖｏｌｔａｇｅ ｓｗｉｎｇ）（最高の電圧および最低の電圧の差異）は、ＴＸデータ信号の全電圧スイングよりも小さい。そして、異なる値のビットの直後に続くビットは、ＴＸデータにおいて与えられる余分な（ｅｘｔｒａ）エンファシスを（ＲＸデータにおいて）もはや示していないということに、本質的に留意されるべきである。しかしながら、余分な開始エンファシス（プレエンファシス」）がないと、これらのビットは、ＲＸデータにおいて相違がいっそう僅かになり得る。よって、ＴＸプレエンファシスは、受信器回路が、自身が受信した信号から全データを正確に復元することを容易にするために役立つ。
【００１６】
要約すると、図１によって示されているＴＸイコライゼーションの目的は、ＴＸデータ信号にプレディストーションを行い、（例えば、伝送チャネル１０において）ダウンストリームの伝送チャネル損失を補償することである。このようなＴＸイコライゼーションは、プレエンファシスとも称される。プレエンファシスは、データ信号における低周波数成分の振幅を、その信号における高周波数成分に対して低減する傾向がある。これを達成するための典型的な方法は、１つのいわゆるプレカーサータップ（ｐｒｅ−ｃｕｒｓｏｒ ｔａｐ）または１つのいわゆるポストカーサータップ（ｐｏｓｔ−ｃｕｒｓｏｒ ｔａｐ）を含むＴＸ出力信号ドライバ回路を用いることによる（このようなドライバ回路の例は、本願明細書において、後で示され、記載されている）。
【００１７】
このようなプレエンファシスの結果は、受信器におけるデータ信号は、よりバランスの取れた高周波数成分および低周波数成分を有するということである。これは、シンボル間干渉（「ＩＳＩ」：ｉｎｔｅｒ−ｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ）効果を低減することに役立つ（ＩＳＩは、受信器回路が、あるビットを、直前の先行するビットおよび／または直後に続くビットから正確に区別することを困難にする）。また、受信された信号における、よりバランスの取れた高周波数成分および低周波数成分は、信号により広いアイオープニング（ｅｙｅ ｏｐｅｎｉｎｇ）を与える。（データ信号の「アイ（ｅｙｅ）」は、１つの単位間隔上に、データ信号における複数のビットのトレースを重ねることによりプロットされ得る。信号のアイは、このようなプロットにおける、これらのビットのうちのどのビットのトレースの一部分も通過しないエリアをいう。この「開いた」エリアまたはアイが（例えば、高さおよび幅の観点で）大きいほど、受信器回路が、信号から全データビットを復元することがより容易になる傾向がある）。
【００１８】
図２は、図１の左に示されているタイプのプレエンファシスを送信される高速データ信号に与えるために用いられ得る公知のＴＸドライバ回路１００の例を示している。回路１００は、Ｈ−ブリッジまたはＨ−ツリーをベースとしたＴＸドライバ回路と称され得るタイプである。回路１００は、いわゆるメインタップ回路要素１１０、１１２ａ、１１２ｂ、１１４ａ、１１４ｂ、１１６を含む。また、回路１００は、いわゆるポストタップ回路要素１２０、１２２ａ、１２２ｂ、１２４ａ、１２４ｂ、１２６を含む。回路１００のさらなる要素は、レジスタ１３０である。
【００１９】
（回路要素１２０、１２２ａ、１２２ｂ、１２４ａ、１２４ｂ、１２６が上で言及され、多くの以後の例において、「ポストタップ」回路要素等として言及されるが、これらの要素または同様の要素は、代替的に「プレタップ」回路要素であり得るということが理解されるべきである。この議論を過度に複雑化することを回避するために、概して、遥かに後まで、回路は、ポストタップオペレーションを用いるということが想定される。しかしながら、ポストタップオペレーションが完全に議論された後に、代替として、プレタップもまた、徹底的な考察を与えられ得る）。
【００２０】
第１に、メインタップ回路要素を考察する。要素１１０は、ある量の電流ＩをＶｈというラベルを付されたノードに供給する電流ソース回路である。要素１１６は、Ｖｌというラベルを付されたノードからある量の電流Ｉを引き込む電流シンク回路である（最も正確には、電流シンク回路を記載していると考えられるが、１１６等の要素は、議論を単純化および一般化するためだけの目的で、電流ソース回路と称される場合があり得る）。要素１１２ａは、制御可能に閉鎖可能であり、回路１００のノードＶｈおよび第１の出力ノードＶｏｐにわたって（これらの間に）接続された動作可能な電気スイッチ回路（例えば、トランジスタスイッチ）である。要素１１４ａは、１１２ａと同様の別のスイッチ要素であり、これは、ノードＶｈおよび第２の出力ノードＶｏｎにわたって（これらの間に）接続されている。要素１１２ｂおよび１１４ｂは、１１２ａと同様のほかのスイッチ要素である。スイッチ１１２ｂは、ノードＶｏｎおよびＶｌの間に接続される。スイッチ１１４ｂは、ノードＶｏｐおよびＶｌの間に接続される。
【００２１】
ここでポストタップ回路に移る。要素１２０は、ある量の電流ＩｐをノードＶｔｐに供給する電流ソース回路である。要素１２６は、ノードＶｔｎからある量の電流Ｉｐを引き込む電流シンク（またはソース）回路である。要素１２２ａ、１２２ｂ、１２４ａ、１２４ｂの全ては、上述した要素１１２ａと同様のスイッチ要素である。スイッチ１２２ａは、ノードＶｔｐおよびＶｏｎの間に接続される。スイッチ１２２ｂは、ノードＶｏｐおよびＶｔｎの間に接続される。スイッチ１２４ａは、ノードＶｔｐおよびＶｏｐの間に接続される。スイッチ１２４ｂは、ノードＶｏｎおよびＶｔｎの間に接続される。
【００２２】
レジスタ１３０は、ノードＶｏｐおよびＶｏｎの間に接続される。ノードＶｏｐおよびＶｏｎは、ＴＸドライバ回路１００によるＴＸデータ信号の出力の相補的成分（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｃｏｎｓｔｉｔｕｅｎｔｓ）を提供する。換言すると、回路１００の出力信号は、実際には、２つの相補的信号ＶｏｐおよびＶｏｎである。これらの信号のうちのいずれかが、比較的高い電圧を有する場合に、他方の信号が、比較的低い電圧を有するので、これらの信号は相補的である。このような相補的または差動的な信号伝達は、いわゆるシングルエンド信号伝達（２つの相補的な信号ではなく、唯１つの信号）の代替として、当業者には周知である。よって、本明細書中では、概して、なんらかの特定の実施形態において、相補的な信号、信号伝達、回路、または、シングルエンドの信号、信号伝達、回路のいずれが、言及または利用されているかについては、必ずしも特別に区別しない。また、概して、相補的な信号が用いられている場合に存在する２つの相補的な信号成分については、必ずしも別々に言及しない。代替的に、このような相補的成分の両方は、集約的に、単一信号として称され得る。
【００２３】
図２におけるスイッチ１１２，１１４，１２２，１２４は、以下の相関に従って、代替的に、スイッチＳ１，Ｓ０，Ｓｐ１，Ｓｐ０として称され得るということに留意されたい。１１２ａおよび１１２ｂ＝Ｓ１、１１４ａおよび１１４ｂ＝Ｓ０、１２２ａおよび１２２ｂ＝Ｓｐ１、１２４ａおよび１２４ｂ＝Ｓｐ０。これは、示されたスイッチの対（例えば、１１２ａおよび１１２ｂ）は、回路１００においてタンデムで（すなわち、同時に同じ態様で）制御されるからである。よって、このような各対における両方のスイッチに対して、単純化された参照（例えば、Ｓ１）を有することが、より便利である。
【００２４】
図２におけるスイッチを制御するための回路１５０の例示的な公知の構成が、図３に示されている。示されているように、伝送されるべきシリアルデータ信号は、この回路に適用される。示されているように、任意の所与のＵＩにおいて、この信号によって表されるビットは、Ｄ０で示される。この信号は、遅延回路要素１６０に適用され、この遅延回路要素は、適用された信号を、１つのＵＩの持続時間に等しい量の時間Ｔだけ、遅延させる。この目的のために、遅延回路要素１６０は、シリアルデータ信号のビットレートに等しい周波数を有するクロック信号によってクロックされ得る。このように、各ＵＩの間に、遅延要素１６０は、直前の先行するＵＩの間に受信したデータビットを出力する。任意の所与のＵＩにおいて、遅延要素１６０によって出力されたビットは、Ｄ１と称され得る。ここでもまた、Ｄ１の各インスタンスは、直前の先行するＵＩにおけるＤ０のインスタンスと等しい。再び図１を参照すると、例えば、Ｄ１が現在ビットｊを表している場合、Ｄ０は、同時に（同じ時間に）ビットｋを表している。別の同様の例として、Ｄ１が現在ビットｋを表している場合、Ｄ０は、現在ビットｌを表している。
【００２５】
図３は、Ｄ０が図２におけるスイッチＳ１を制御するために用いられることを示している。例えば、Ｄ０がバイナリ１である場合、これは、スイッチＳ１の両方を閉じ得る。そして逆に、Ｄ０がバイナリ０である場合、これは、スイッチＳ１の両方を開き得る（ロジックは反転され得る（すなわち、Ｄ０＝１は、スイッチＳ１を開くということを引き起こし得る。しかしながら、バイナリ１がスイッチを閉じるということが、本明細書中に示され記載される例示的実施形態の全てにおける全てのスイッチに対して想定され得る例としては適している）。図３は、インバータ回路１５２によって論理的に反転されることをさらに示している。インバータ１５２の出力信号は、図２におけるスイッチＳ０を制御するために用いられる。これは、スイッチＳ１が閉じられる場合は常に、スイッチＳ０が開かれ、そして、スイッチＳ１が開かれる場合は常に、スイッチＳ０が閉じられるということを意味する。
【００２６】
ここで遅延要素１６０の出力信号（Ｄ１）に移ると、図３は、Ｄ１が、図２におけるスイッチＳｐ１を制御するために用いられるということを示している。ここでもまた、ロジックは同じである。すなわち、Ｄ１のバイナリ１の値は、スイッチＳｐ１を閉じ、Ｄ１のバイナリ０の値は、スイッチＳｐ１を開く。また、Ｄ１は、インバータ回路１６２によって反転され、そして、このインバータの出力信号は、図２におけるスイッチＳｐ０を制御する。このように、スイッチＳｐ１がＤ１の値によって閉じられる場合は常に、それの反転されたＤ１の値は、スイッチＳｐ０を開く。逆に、スイッチＳｐ１が開かれる場合は常に、スイッチＳｐ０が閉じられる。
【００２７】
図２および図３に示されている回路のオペレーションは、
Ｙ［ｎ］＝Ｃ０＊Ｘ［ｎ］＋Ｃ１＊Ｘ［ｎ−１］
という関係によって支配されることを特徴とし得る。ここで、Ｘ［ｎ］は、現在の入力ビットであり、Ｘ［ｎ−１］は、先行する入力ビットであり、そして、Ｙ［ｎ］は、現在の出力ビットである。また、伝達関数は、ｚドメインにおいて、
Ｈ（ｚ）＝Ｙ（ｚ）／Ｘ（ｚ）＝Ｃ０＋Ｃ１＊ｚ−１
として表され得る。ここで、Ｈ（ｚ）は、周波数ドメインにおける高域通過フィルタを表す。フィルタは、入力信号の低周波数成分における信号エネルギーを減衰する。Ｃ０およびＣ１は、それぞれ、ＩおよびＩｐによって制御される。高域通過フィルタを作るためには、Ｃ１は、Ｃ０とは異なる（すなわち、負の）符合を有する必要がある（回路１００のメイン部分およびポストタップ部分における様々なスイッチの相対的接続性、および、Ｄ０およびＤ１の真の形および相補の形が、どのようにして適用され、これらの様々なスイッチを制御するかに起因する）。ｚ−１は、ｚドメインにおけるＵＩ遅延を意味する。Ｉは、通常、Ｉｐの２倍よりも大きいということに留意されたい。
【００２８】
図４は、図２の繰り返しであるが、回路の特定の動作状態の間に回路において存在する電流の流れを示すラインによって拡張されている。この動作状態は、両方がバイナリ１に等しいＤ０およびＤ１に対応している。データのこの状態は、スイッチＳ１およびＳｐ１を閉じ、そして、スイッチＳ０およびＳｐ０を開く。（図４およびその後の同様の図面において、閉じられるスイッチは、開かれるスイッチと異なって図示されていない。しかしながら、電流が閉じられたスイッチを通って流れるように示されているという事実は、これらのスイッチが閉じられることをグラフィカルに示すためには十分である）。ソース１１０からの電流Ｉは、ソース１１０を通過することによって開始するそれ以後の鎖線によって、接地（電流シンク１１６および１２６の下端）までトレースされ得る。同様に、ソース１２０からの電流Ｉｐは、ソース１２０を通過することによって開始するそれ以後の単純な（すなわち、鎖線ではない）破線によって、接地までトレースされ得る。これらの様々な電流の流れをトレースすることにより、以下の関係が、回路１００のこの動作状態に当てはまることを見ることができる。
Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎ＝（Ｉ−Ｉｐ）Ｒ
ここで、Ｒは、レジスタ１３０の抵抗である。Ｖｏｕｔは、相補的なデータ出力信号ＶｏｐおよびＶｏｎを、図１の左に示されている単一のＴＸデータ信号波形と直接的に比較可能な１つの信号値に組み合わせるのに都合のよい方法であるということに留意されたい。また、この動作状態において、Ｖｔｐは、Ｖｌにほぼ等しく、そして、ＶｔｎはＶｈにほぼ等しいということに留意されたい。
【００２９】
図５における領域Ａは、図４に関連して上述されたデータ状態の種類が、どのようにしてＶｏｕｔが「基本値」、「基本電圧レベル」または「基本レベル」の（Ｉ−Ｉｐ）＊Ｒを有するかを示している。「基本レベル」により、領域Ａにおいて、Ｖｏｕｔが余分なエンファシス（プレエンファシス）をなんら保有しないことが意味されている。図５（およびその後の同様の図面）における水平の破線は、任意の都合の良い基準電圧レベル（例えば、ＴＸデータ出力信号の差動または相補的形式の共通モード電圧）に対応し得る。差動信号または相補的な信号の共通モード電圧は、このような差動信号または相補的な信号の２つの相補的成分の間の中間の電圧である。このような共通モード電圧は、任意の電圧値を有し得る。しかしながら、便宜上、本明細書においては、図５およびその後の同様の図面における破線の基準電圧は、０ボルトであると想定され得る。「基本電圧レベル」を有する、図５における領域ＡでのＶｏｕｔの議論を続けると、領域Ａにおいて、Ｖｏｕｔおよび破線の基準電圧の間の電圧差の大きさ（絶対値）は、Ｖｏｕｔが基準電圧を下回った直後のもの（図５における領域Ａの右側）ほどは大きくないということがわかる。次の段落においてより詳細に議論されるように、（破線の基準電圧を下回る降下の直後の）このより大きな電圧差の大きさは、余分なエンファシスまたはプレエンファシスの領域である。Ｖｏｕｔが、（例えば、領域Ａにおいて）このようなプレエンファシスを有しない場合、Ｖｏｕｔは、その「基本レベル」にあると称され得る。Ｖｏｕｔのこの基本的なレベルに対して用いられ得る別の用語は、「デエンファシスレベル（ｄｅ−ｅｍｐｈａｓｉｓ ｌｅｖｅｌ）」または「デエンファシス（ｄｅ−ｅｍｐｈａｓｉｓ）」であり得る。
【００３０】
図６は、図４の繰り返しであるが、Ｄ０＝０およびＤ１＝１の場合に、回路１００がどのようにして動作するかを示している。データのこの状態は、スイッチＳ０およびＳｐ１を閉じ、Ｓ１およびＳｐ０を開く。また、これは、（上述された図５と同様に）図７における領域Ｂに対応している。要素１１０から接地まで流れる様々な電流の流れ（鎖線）、および、要素１２０から接地まで流れる様々な電流の流れ（単純な破線）をトレースすることにより、以下の関係が、回路１００のこの動作状態に当てはまることを見ることができる。
Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎ＝−１＊（Ｉ＋Ｉｐ）Ｒ
また、この動作状態において、ＶｔｐがほぼＶｈに等しく、そして、ＶｔｎがほぼＶｌに等しいということに留意されたい。
【００３１】
図７における領域Ｂは、図６に対して上述されたデータ状態の種類が、どのようにしてＶｏｕｔが「エンファシスが行われた値」、「エンファシスが行われた電圧値」、「エンファシスが行われたレベル」、「プレエンファシスのレベル」または「プレエンファシス」の−（Ｉ＋Ｉｐ）＊Ｒを有するかを示している。「エンファシスが行われたレベル」により、（移行Ｐの右の）領域Ｂにおいて、Ｖｏｕｔが余分なエンファシス（プレエンファシス）を有することが意味されている。このプレエンファシスの大きさの測定は、領域ＡおよびＢにおける（破線の基準電圧に対する）Ｖｏｕｔの絶対値の間の差によって与えられる。基準に対する絶対値におけるこの差は、Ｉｐの２倍である。
【００３２】
図８は、ここでもまた、図２および図４の繰り返しであるが、Ｄ０＝０およびＤ１＝１の場合に、回路１００がどのようにして動作するかを示している。データのこの状態は、スイッチＳ０およびＳｐ１を閉じ、そして、スイッチＳ１およびＳｐ０を開く。また、これは、（上述された図５および図７と同様に）図９における領域Ｃに対応している。要素１１０から接地までの様々な電流の流れ（鎖線）、および、要素１２０から接地までの様々な電流の流れ（単純な破線）をトレースすることにより、以下の関係が、回路１００のこの動作状態に当てはまるということを見ることができる。
Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎ＝−１＊（Ｉ−Ｉｐ）Ｒ
また、この動作状態において、ＶｔｐはほぼＶｈに等しく、そして、ＶｔｎはほぼＶｌに等しいということに留意されたい。
【００３３】
図９における領域Ｃは、図８に対して上述されたデータ状態の種類が、どのようにしてＶｏｕｔが基本値−（Ｉ＋Ｉｐ）＊Ｒにシフトすることを引き起こすかを示している。ここでもまた、基本値により、（領域Ａと同様に）領域Ｃにおいて、Ｖｏｕｔは、（領域ＢにおいてＶｏｕｔが保有していたように）余分なエンファシス（プレエンファシス）をなんら保有しないことが意味されている。
【００３４】
図４〜９等のなんらかの図面において示されているわけではないが、当業者であれば、回路１００のさらに別の動作状態、すなわち、Ｄ０＝１およびＤ１＝０である状態が、存在することを理解することができる。示され、記載されたことから、当業者であれば、この動作状態において、スイッチＳ１およびＳｐ０が閉じられ、そして、スイッチＳ０およびＳｐ１が開かれることを理解することができる。当業者であれば、この動作状態は、Ｖｏｕｔが（Ｉ＋Ｉｐ）＊Ｒに等しくなること（すなわち、図５、７、９等における、（Ｉ＋Ｉｐ）＊Ｒに等しい量だけ水平の破線の上方に存在する値を有すること）を引き起こすということを理解することができる。これは、ここでもまた、プレエンファシスの効果を示すＶｏｕｔの状態である。
【００３５】
上述した公知の回路およびプレエンファシスの一部のさらなる特徴（または特徴付け）は、以下の通りである。この回路において、ＴＸ出力電圧スイング（最大の電圧の偏位）は、以下の関係によって与えられる。
ＶＯＤ＝２＊（Ｉ＋Ｉｐ）＊Ｒ
ＴＸイコライゼーション比は、以下の関係によって与えられる。
ＲＥＱ＝２＊［（Ｉ＋Ｉｐ）Ｒ−（Ｉ−Ｉｐ）Ｒ］／ＶＯＤ
＝２＊Ｉｐ／（Ｉ＋Ｉｐ）
総ドライバ電流は、以下の関係によって与えられる。
Ｉｔｏｔａｌ＝Ｉ＋Ｉｐ
この公知のアーキテクチャの利点は、これが、所与のＲＥＱに対する最も電力効率の良いアーキテクチャであるということである。しかしながら、本開示は、このアーキテクチャの制限を扱い、このことは、次の段落において記載される。
【００３６】
図１０は、Ｄ０およびＤ１が１１から０１に移行する（すなわち、Ｄ０が１から０に変化し、他方でＤ１が１のままである（図７におけるＢにおいて示される状態に類似））場合に、ＶｔｐがＶｌからＶｈに跳躍する必要があるということを示している。これは、例えば、図４において、Ｖｔｐが閉じたスイッチ１２２ａおよび１１２ｂを介してＶｌに直接的に接続され、他方で、図６において、Ｖｔｐが閉じたスイッチ１２２ａおよび１１４ａを介してＶｈに直接的に接続されるという事実を比較することによって見ることができる。また、Ｖｔｎは、電圧変化を突然に逆転させる必要がある（すなわち、図４（スイッチ１１２ａおよび１２２ｂが閉じられている）に示されているＶｈから、図６（スイッチ１２２ｂおよび１１４ｂが閉じられている）に示されているＶｌに逆転させる必要がある）。
【００３７】
電流ソース１２０および１２６のそれぞれは、それのなんらかの寄生キャパシタンス１８０または１８６にそれぞれ必然的に関連付けられている。このような寄生キャパシタンスＣｐは、上で必要とされたＶｔｐおよびＶｔｎの高速の移行を制限するか、または、それに対して不都合なものである。Ｉｐからの電流の部分は、Ｃｐを放電するために必要とされる。これは、レジスタＲ（１３０）にわたる正味の電流の流れが少なく、そして、これが、プレンエンファシスのランプアップにつながる（すなわち、図７においてＰによって識別された移行またはランプは、実際には、図示されているほどには、または、所望のようには、急峻でも、強くもない）ということを意味している。要約すると、ＶｔｐおよびＶｔｎのメモリ効果（またはＶｔｐおよびＶｔｎに関連する寄生キャパシタンス）に起因して、より高いデータレートにおいて、ＴＸイコライゼーションに対して不利な性能上のインパクトが存在する。
【００３８】
Ｄ０およびＤ１が、（例えば、図９における領域Ｃのように）０１から００に移行する場合、Ｖｔｐは、ＶｈからＶｌに跳躍する必要がある（図６（Ｖｔｐは、閉じたスイッチ１２２ａおよび１１４ａを介して、Ｖｈに接続される）を、図８（Ｖｔｐは、閉じたスイッチ１２４ａおよび１１４ｂを介して、Ｖｌに接続される）と比較のこと）。また、Ｖｔｎは、ＶｌからＶｈまでの突然の逆の電圧変化を必要とする（ここでもまた、図６（Ｖｔｎは、閉じたスイッチ１２２ｂおよび１１４ｂを介して、Ｖｌに接続される）を、図８（Ｖｔｎは、閉じたスイッチ１１４ａおよび１２４ｂを介して、Ｖｈに接続される）と比較されたい）。しかしながら、この場合において、寄生キャパシタンスＣｐ（１８０および１８６）への充電電流は、実際には、Ｒ（１３０）にわたる電流を低減することに役立つ。Ｒにわたる低減された電流は、図９におけるランプまたは移行Ｑを生成するために必要とされるものである。よって、この場合において、寄生キャパシタンスＣｐは、ランプＱの所望の急峻性に対して不利な効果を有しない。
【００３９】
本開示に従うと、ドライバ回路が動作しているシリアルデータ信号のデータレート（ビットレート）が、所定の閾値のデータレートよりも大きいか、または、所定の閾値のデータレートよりも小さいかに応じて、回路１００にアーキテクチャが類似しているものであり得るＴＸドライバ回路は、２つの異なるモードにおいて動作され得る。このような閾値データレートの例は、６Ｇｂｐｓであり得る。しかしながら、これは、単なる例であり、この閾値は、本開示に従うその他の実施形態においては、６Ｇｂｐｓよりも大きいか、または、６Ｇｂｐｓよりも小さいものであり得ることが、強調される。本明細書中では、便宜上、上述した「第１の」モードは、データレートが上述した閾値データレートよりも大きい場合に用いられるモードであり、そして、上述した「第２の」モードは、データレートが閾値データレートよりも小さい場合に用いられるモードである。いわゆる第１のモードが、示され、記載される。その後、いわゆる第２のモードが、示され、記載される。
【００４０】
図１２は、本開示に従うドライバ回路２００の例示的な実施形態を示している。ドライバ２００のアーキテクチャ（全体または一般的な回路配置）は、ドライバ１００のアーキテクチャと同じものであり得る。そして、これの結果、図１２における各要素は、図２における対応する要素の参照番号から１００だけ増加された参照番号を有する。このように、ドライバ２００のアーキテクチャは、ドライバ１００のアーキテクチャと同じなので、このアーキテクチャの先の方の（ドライバ１００の文脈における）記載は、ドライバ２００に対してもまた、当てはまる。よって、本明細書中では、ドライバ２００に対して、この記載の全てを必ずしも繰り返さない。動作の相違および制御の相違のみが、以下で議論される。
【００４１】
図１２は、電流ソース２１０および２１６のそれぞれに関連付けられた電流をＩ＋Ｉｐとして示しており、そして、電流ソース２２０および２２６のそれぞれに関連付けられた電流を２＊Ｉｐとして示しているということに留意されたい。ＩおよびＩｐの値は、それらが図２においてそうであったように、図１２において同じであり得る。ドライバ回路２００は、ここで記載されている第１のモードにおいて動作する場合に、これらの電流ソース強度を有し得る。後で記載される第２のモードにおいて、全ての電流ソース強度は、図２におけるものと同じであり得る（第１のモードおよび第２のモードの間における、この（またはその他のなんらかの）態様における、変化する電流ソースの強度は、オプションであるが、この特定の変化は、第１のモードおよび第２のモードにおける回路の性能の間の比較を本明細書中で議論することを容易にするという利点を有する）。
【００４２】
回路１００と比較して回路２００の基本的なアーキテクチャに影響を与えるものではないが、ポストタップスイッチ２２２ｂおよび２２４ｂは、ここでは、図１２においてはＳｐ２およびＳｐ３というラベルを付されていることに留意されたい。これは、スイッチ２２２ｂは、必要に応じて、スイッチ２２２ａとは別に制御され得るということを意味し、そして、スイッチ２２４ｂは、必要に応じて、スイッチ２２４ａとは別に制御され得るということを意味する。換言すると、ドライバ２００、スイッチ２２２ａおよび２２２ｂは、もはや、必ずしも（ドライバ１００においてそうであったように）タンデムに制御されず、そして、スイッチ２２４ａおよび２２４ｂもまた、必ずしも（ドライバ１００においてそうであったように）タンデムに制御されない。
【００４３】
図１３は、ドライバ２００を介して伝送されるべきシリアルデータ信号に基づいて、ドライバ２００を制御するための回路２５０の例示的な実施形態を示している。回路２５０は、先に記載された回路１５０（図３）となんらかの類似性を有し得るので、図３における要素に類似している図１３における要素は、（ここでもまた）図３における類似した要素の参照番号から１００だけ増加された参照番号を有する。図３および図１３の間で、このような要素および動作の類似性が存在する範囲で、図３の先の方の記載は、図１３に対しても適用され、それ故、図１３に対しては、記載が必ずしも明示的に繰り返されないということが、理解されるべきである。以下では、回路２５０が回路１５０とはどのようにして異なっているのかについて、もっぱら焦点を当てる。
【００４４】
回路２５０は、スイッチＳｐ０、Ｓｐ１、Ｓｐ２、Ｓｐ３のそれぞれの別々の制御のための電位を含む。特に、スイッチＳｐ０は、マルチプレクサ回路（「ｍｕｘ」）２７０の出力信号によって制御され、スイッチＳｐ１は、ｍｕｘ２７２の出力信号によって制御され、スイッチＳｐ２は、遅延回路２６０の出力Ｄ１によって制御され、スイッチＳｐ３は、インバータ回路２６２（遅延要素２６０の出力信号のロジックの反転である出力信号を生成する）の出力信号によって制御される。
【００４５】
ｍｕｘ２７０は、２つの選択可能な入力を有する。これらの選択可能な入力のうちの１つは、インバータ２５２によるロジックの反転の後のＤ０（すなわち、回路２５０に適用されるシリアルデータ信号）である。ｍｕｘ２７０に対するその他の選択可能な入力は、インバータ２６２の出力信号である。また、ｍｕｘ２７０は、選択制御入力（すなわち、図１３における「モード制御」というラベルを付された信号）を有する。このモード制御信号のバイナリロジック状態は、その２つの選択可能な入力のうちのいずれをｍｕｘ２７０がその出力信号として選択するかを決定する。例えば、議論されている例示的な実施形態において、モード制御信号は、回路の第１の動作モードにおいては、ロジック１であり得、そして、回路の第２の動作モードにおいては、ロジック０であり得る。ロジック１の選択制御信号値は、ｍｕｘ２７０が、Ｄ０のロジックの反転を出力することを引き起こす（逆に、ロジック０の選択制御信号値は、ｍｕｘ２７０が、インバータ２６２の出力信号を出力することを引き起こす）。
【００４６】
また、ｍｕｘ２７２は、２つの選択可能な入力（すなわち、Ｄ０およびＤ１のそれぞれ）を有する。ｍｕｘ２７２の選択制御入力信号は、ここでもまた、モード制御信号である。このように、（現在議論されている第１のモードにおけるように）モード制御が１である場合、ｍｕｘ２７２は、その出力信号としてＤ０を選択する。（逆に、モード制御がロジック０である場合、ｍｕｘ２７２は、その出力信号としてＤ１を選択する）。
【００４７】
図１４は、図１２におけるスイッチＳ０、Ｓ１、Ｓｐ０、Ｓｐ１、Ｓｐ２、Ｓｐ３のそれぞれが、現在記載されている第１のモード（すなわち、モード制御がロジック１である場合）においてＤ０およびＤ１の値の可能な各組み合わせに対応して、回路２５０によってどのようにして制御されるのかを示す表である。例えば、この表の第１のラインは、Ｄ０が１であり、かつ、Ｄ１が１である場合に、回路２５０が、図１２における回路２００を制御することにより、スイッチＳ１、Ｓｐ１、Ｓｐ２を閉じ、そして、スイッチＳ０、Ｓｐ０、Ｓｐ３を開くということを示している。これは、Ｖｏｕｔ（すなわち、図１２におけるＶｏｐとＶｏｎとの差）が、（Ｉ−Ｉｐ）＊Ｒに等しいということを引き起こす。図１４の表における最後の（最も右の）列は、図１２におけるドライバ２００のポストタップ部分（すなわち、要素２２０，２２２，２２４，２２６）が、Ｖｏｕｔに対して有効に寄与しているかを示している。図１４における第１のラインにおいて指定されている状態のもとで、最後の列における「はい」は、ポストタップ回路が、Ｖｏｕｔに寄与しているということを示す。これは、これらの状態のもとで、スイッチＳｐ１およびＳｐ２が閉じられるという事実から見ることができ、これは、ソース２２０からシンク２２６までのドライバ２００およびレジスタ２３０を介する「完成した」回路パスが存在するということを意味する。
【００４８】
ここで第２の例に移ると、図１４における第２のラインは、Ｄ０が０であり、かつ、Ｄ１が１である場合に、回路２５０が、回路２００を制御することにより、スイッチＳ０、Ｓｐ０、Ｓｐ２を閉じ、そして、スイッチＳ１、Ｓｐ１、Ｓｐ３を開くということを示している。回路２００におけるレジスタ２３０の１つの側におけるポストタップスイッチ（Ｓｐ０およびＳｐ２）の両方は閉じられるので、ポストタップ電流（２＊Ｉｐに等しい）は、レジスタ２３０を完全にバイパスすることができ、そして、それを行う（すなわち、この全ポストタップ電流は、レジスタを通って流れずに、ソース２２０からシンク２２６に流れ得る）。よって、ポストタップ電流は、Ｖｏｕｔの結果電圧に寄与せず、その値（−（Ｉ＋Ｉｐ）＊Ｒ）は、メインタップ回路要素２１０、２１２、２１４、２１６における電流だけの結果である。よって、「いいえ」が、図１４の第２のラインにおける最後の列に存在する。
【００４９】
図１４の第２のラインにおいて示されている状態が、この図面における第１のラインにおいて示されている状態を有するＵＩの直後に続くＵＩにおいて生じ得るということは明らかであり得る。このようなＵＩのシーケンスが生じたと想定した場合、図１４は、その左側に沿って、図１４の表における第１のラインからこの表の第２のラインに移動する矢印ＰＲＥ１によって、Ｖｏｕｔが、「プレエンファシス移行」と称され得るもの、または、「プレエンファシスランプ」と称され得るものを有すること（例えば、図７における移行またはランプＰに類似）を引き起こすということを示している。しかしながら、図７における移行Ｐとは異なり、図１４におけるランプＰＲＥ１は、エンドポイントのＶｏｕｔ値（すなわち、−（Ｉ＋Ｉｐ）＊Ｒ）の決定に対し、ドライバ２００のポストタップ部分が電流に実質的に寄与することなしに生じる。ＰＲＥ１における移行は、そのエンドポイントのＶｏｕｔは、図７における破線の基準のような基準電圧からの余分のまたはプレエンファシス距離を含むので、「プレエンファシス」ランプまたは移行と称される。このプレエンファシス電圧距離は、Ｖｏｕｔのより基本的なレベル（すなわち、異なるデータ値を有するビットの直後に続くものではない任意のビットに対するＶｏｕｔのレベル）の基準電圧からの距離よりも大きいので、「余分（ｅｘｔｒａ）」である。任意の所与の方向におけるプレンファシスは、１ビットまたは１つのＵＩよりも長くは続かないということに留意されたい。
【００５０】
図１４における第３のラインは、Ｄ０およびＤ１の両方が０である場合に、回路２５０が、回路２００を制御することにより、スイッチＳ０、Ｓｐ０、Ｓｐ３を閉じ、そして、スイッチＳ１、Ｓｐ１、Ｓｐ２を開くということを示している。図１４における第２のラインと比較すると、この第３のラインの状態は、ポストタップ電流２＊Ｉｐが、再び、レジスタ２３０を介して流れることを引き起こす。しかしながら、このレジスタ２３０を介するポストタップ電流の流れは、レジスタを介するメインタップ電流の流れ（Ｉ＋Ｉｐ）の方向とは反対である。これは、図１４のライン３におけるＶｏｕｔが、ライン２におけるＶｏｕｔに対して２＊Ｉｐ＊Ｒだけ上昇することを引き起こす。この比較は、ライン３が、（全く可能であるように）ライン２のＵＩの直後に続くＵＩを表すことを想定している。この想定を続けると、図１４における矢印ＤＥ１は、ライン２からライン３のＶｏｕｔにおける「デエンファシス移行」または「デエンファシスランプ」と称され得るものを示す。用語「デエンファシス」は、これが、余分なまたはプレエンファシス電圧（エネルギー）を含むＶｏｕｔのレベルから、このような余分な電圧を含まない（そして、このことから、本明細書中のある箇所では、より「基本的」な電圧であると称されていた）Ｖｏｕｔのレベルまでの移行またはランプであるので、（ここでもまた）用いられている。ＤＥ１は、図９における移行またはランプＱのようなものである。
【００５１】
図１４における第４のラインは、Ｄ０が１であり、かつ、Ｄ１が０である場合に、回路２５０が、回路２００を制御することにより、回路２５０が、回路２００を制御することにより、スイッチＳ１、Ｓｐ１、Ｓｐ３を閉じ、そして、スイッチＳ０、Ｓｐ０、Ｓｐ２を開くということを示している。スイッチＳｐ１およびＳｐ３の両方が閉じられるという事実は、ポストタップ電流（２＊Ｉｐ）の全てが、レジスタ２３０をバイパスするということを意味する。換言すると、ポストタップ回路は、図１４のライン４においてＶｏｕｔをそのエンドポイント電圧（（Ｉ＋Ｉｐ）＊Ｒ）に駆動するために、有意に寄与しない。よって、このラインに対する「いいえ」が、この図面の右側の列において存在する。
【００５２】
図１４におけるライン４が、ライン３のＵＩの直後に続くＵＩにおいて生じたと想定した場合、図１４における矢印ＰＲＥ２は、この電圧が−（Ｉ−Ｉｐ）＊Ｒから（Ｉ＋Ｉｐ）＊Ｒに移行した際に、Ｖｏｕｔにおいて別の「プレエンファシス移行」または「プレエンファシスランプ」が生じることを示している。前と同様に、このような「プレエンファシス」ランプまたは移行は、余分なまたはプレエンファシス電圧を含むＶｏｕｔで終端するものである（この場合、図１４のライン１におけるもののような、関連するより「基本的」な電圧レベル（Ｉ−Ｉｐ）＊Ｒよりも大きい）。
【００５３】
図１４における５番目のラインは、１番目のラインの繰り返しである。５番目のラインが、４番目のラインの直後にＵＩにおいて起こった場合には、矢印ＤＥ２は、その電圧が（Ｉ＋Ｉｐ）＊Ｒから（Ｉ−Ｉｐ）＊Ｒまで下がる場合のＶｏｕｔにおける別の「デエンファシス移行」または「デエンファシスランプ」の発生を示す。前述のデエンファシスランプＤＥ１の場合のように、これは、レジスタ２３０を通る使用に再び切り換えられたポストタップ電流２＊Ｉｐの結果であるが、レジスタを通る電流の流れの方向はメインタップ電流の流れの方向と反対である。このことは、メインタップ電流Ｉ＋Ｉｐからポストタップ電流２＊Ｉｐを減算することをもたらす。このことは、２＊Ｉｐ＊Ｒに等しいＶｏｕｔにおいて、ライン４における（Ｉ＋Ｉｐ）＊Ｒの「プレエンファシス」Ｖｏｕｔレベルから、ライン５におけるより基本的なまたは「デエンファシス」な（Ｉ−Ｉｐ）＊Ｒのレベルまでの減少を生成する。
【００５４】
図１４における矢印ＰＲＥ３は、２つの連続的なＵＩにおいて発生し得る別のデータシーケンスの可能性を示す。これはライン２からライン４への移行である。移行ＰＲＥ３は、別の「プレエンファシス移行」または「プレエンファシスランプ」である。なぜならば、Ｖｏｕｔ（（Ｉ＋Ｉｐ）＊Ｒ）の端部点の値は、余分な電圧またはプレエンファシス電圧（すなわち、関連するより基本的なデエンファシス電圧（０ボルトのラインと同一の側に存在するが、０ボルトのラインにいくぶん近い）よりも、図５、７または９の０ボルト破線の基準レベルから遠い）を含むからである。図１４の矢印ＰＲＥ４は、なお別の「プレエンファシス移行」または「プレエンファシスランプ」を示し、これは、ＰＲＥ３とは反対方向の移行またはランプであるが、そのほかはＰＲＥ３に類似している。図１４の右側の列における「いいえ」という入力は、ランプＰＲＥ３およびＰＲＥ４の両方が、ポストタップ回路からのいかなる寄与も必要とせずに端部点電圧に達することを示していることに留意されたい。同じことがランプＰＲＥ１およびＰＲＥ２に対しても真であることが既に示されている。従って、本開示に従うと、回路２００のポストタップ部分は、いかなるプレエンファシス移行またはランプを駆動するためにも使用されない。回路２００のポストタップ部分は、ＤＥ１またはＤＥ２のようにデエンファシス移行またはランプを駆動するためにのみ使用される。
【００５５】
プレエンファシスＶｏｕｔランプＰＲＥ１の全体のサイズ（大きさ、絶対値）は、プレエンファシスＶｏｕｔランプＰＲＥ２の全体のサイズと同一である。プレエンファシスＶｏｕｔランプＰＲＥ３およびＰＲＥ４は、それぞれ、全体のサイズ（大きさ、絶対値）においてＰＲＥ１およびＰＲＥ２ランプよりも２＊Ｉｐ＊Ｒだけ大きい。ＤＥ１およびＤＥ２ランプの全てのサイズ（大きさ、絶対値）は、２＊Ｉｐ＊Ｒである。
【００５６】
ドライバ２００の動作のいわゆる第１のモードの前述の論議から、負荷レジスタ２３０（Ｒ）は、メインタップ電流、またはメインタップ電流とポストタップ電流との間の電流差のいずれかをとることが理解される。Ｒを経由する加算電流の流れはない。ポストタップ回路は、いかなるプレエンファシスランプを駆動するためにも有効に使用されない。このことは、プレエンファシスランプの所望の高速度におけるポストタップ回路寄生キャパシタンスの悪影響を防ぐ。ポストタップ回路は、デエンファシスランプを駆動するためにのみ使用され、その間に、ポストタップ回路の寄生キャパシタンスは、所望の高速ランプを達成することに役立つ。
【００５７】
ここで、（より低いシリアルデータビットレートを有するシリアルデータ信号に対して使用される）ドライバ回路２００を動作する第２のモードを参照する。図１５は、回路２００を再び示すが、要素２１０、２１６、２２０、および２２６における電流の値が異なる。これらの異なる値は、図２の場合と同一である。回路２００を動作する第２のモードは、図２の回路に対して前述したモードと類似であるので、図１５において示されるように、図２の電流値を用いることは、回路２００を動作する第２のモードの以下の論議において図１５を用いることを容易にする。これらの図２および図１５の電流値は、また、図１４における回路２００を動作する第１のモードに対して示される条件と同一の全てのシリアルデータ信号条件のもとでＶｏｕｔの同一の値を生成する。これらの図２／図１５の電流値は、また、結果として、回路２００の動作の第１のモードと第２のモードとの比較を容易にする。図１５に示される回路は図１２に示される回路と同一であるが、参照番号２００’は、時々、区別がなされる必要がある場合に図１５に示される回路に対して使用され得る。他方、参照番号２００は、図１２および図１５の回路（この回路は同一の回路であるか、同一の回路であり得るので）に対して一般的であることが理解される。また、回路２５０は、好適には、回路２００を動作する第１のモード（図１２および１４）または回路２００を動作する第２のモード（図１５および１６）のいずれかで回路２００（図１２または図１５）を制御するために使用されることが理解される。（前述したように、第１の動作モードと第２の動作モードとを変化させる場合に、電流ソース２１０、２１６、２２０および２２６の強度を（例えば、図１２と図１５との間で）変化させることは、オプションの可能性である。所望される場合には、行われ得る。所望されない場合には、動作モードは、電流ソースの強度において影響または変化を与えないように選択および／または変化され得る）。
【００５８】
（例えば、上記の第１のモードが典型的に使用される場合のビットレートと比較して低いビットレートを有するシリアルデータ信号に対して）第２のモードで回路２００を動作することが所望される場合には、図１３のモード制御信号はロジック０に設定される。このことは、ｍｕｘ２７０にインバータ２６２の出力信号を出力させ、ｍｕｘ２７２にＤ１を出力させる。結果として、回路２００のスイッチＳｐ１およびＳｐ２は、回路２５０から同一の制御信号を受信するので、第２のモードの選択（モード制御がロジック０に等しい）は、スイッチＳｐ１およびＳｐ２をタンデムに動作させる。同様に、スイッチＳｐ０およびＳｐ３は、回路２５０から同一の制御信号を受信するので、第２のモードの選択は、スイッチＳｐ０およびＳｐ３をタンデムに動作させる。このことは、第２のモードにおいて、回路２００は、図３の回路１５０によって制御される場合の図２の回路１００に同一に動作することを意味する。
【００５９】
図１６は、（図１５に示される電流ソースを用いて）回路２００の動作が第２のモードである点を除いて図１４とほぼ類似している。図１６のプレエンファシスランプＰＲＥ１’〜ＰＲＥ４’のそれぞれが、図１４において、対応するように番号付けされたプレエンファシスランプＰＲＥ１〜ＰＲＥ４にほぼ類似している。しかし、図１６において、各プレエンファシスランプが、回路１００に対してより完全に上記で説明されたメインタップおよびポストタップの両方を用いて生成されるが、図１４においては、メインタップのみがプレエンファシスランプに対して使用される。従って（既に説明されたように）、図１４が使用されるシリアルデータ信号ビットレートに対して、これらのプレエンファシスランプは、図１４のプロトコルを用いると、図１６のプロトコルが代わりに使用される場合よりも、より速く（鋭く、強く）なり得る。
【００６０】
図１６のデエンファシスランプＤＥ１’およびＤＥ２’のそれぞれは、対応するように番号付けされた図１４のデエンファシスランプＤＥ１およびＤＥ２にほぼ類似し得る。
【００６１】
図１７は、本開示に従って、２００および２５０のような回路を含み得る集積回路（「ＩＣ」）上にあるより大きなコンテキストの例示的な実施形態を示す。従って、例えば、図１７は、ＩＣ３００に対して（例えば、図１の１０のような通信チャネル上に）駆動されるシリアルデータ信号が最初にプレドライバ回路３１０に適用され得ることを示す。回路３１０は、（例えば、図１３の場合のような）構成可能ロジック回路２５０への適用のためのシリアルデータ信号を強化および調整し得る。ＩＣ３００上のプログラム可能メモリ回路３２０は、上記のモード制御信号を生成し、このモード制御信号は、回路２５０が上記の第１のモードまたは上記の第２のモードで動作するように回路２００を制御するかを決定するために使用される。例えば、メモリ要素３２０は、ＩＣ３００が、次の「通常モード」または「ユーザモード」動作のために最初に初期化される場合にはロジック１またはロジック０のいずれかにプログラムされる、いわゆる構成ランダムアクセスメモリ（「ＣＲＡＭ」）要素である（例えば、このような初期化が行われるまでシリアルデータ信号は処理されず、このような初期化の後、ＩＣ３００は、通常モードに入り、その後シリアルデータ信号を処理し得る）。
【００６２】
回路２５０は、ドライバ回路２００における様々なスイッチへの適用のために、図１３に示される６個の出力信号（「Ｓ１へ」、「Ｓ０へ」、「Ｓｐ０へ」、「Ｓｐ１へ」、「Ｓｐ２へ」、そして「Ｓｐ３へ」）を生成する。これらの信号は、モード制御信号によって選択されるモードに従う、入力シリアルデータ信号に基づいている。ドライバ２００は、適切なプレエンファシスを有するシリアルデータ信号を出力することによって回路２５０からのこれらの信号に応答する。
【００６３】
本開示の特定の起こり得る方法の局面の例示的な実施形態が図１８ａ−ｃ（時に全体で図１８と称される）に示される。４００において、シリアルデータ信号のビットレータが閾値シリアルデータビットレートより大きいか、または小さいかに関する決定が為される。この決定の結果が、「より小さい」である場合には、制御は４００から４５０に進み、これは上述の「第２のモード」に従う継続した動作を引き起こす。他方、本決定の結果が「より大きい」である場合には、制御は４００から４１０に進む。このことは、前述の「第１のモード」に従う継続した動作を引き起こす。
【００６４】
４１０において、ビットのデータ値が直前のビットのデータ値と同一であるか否かに関して決定がなされる。この決定の結果が「はい」である場合に、制御４１０から４２０に進む。他方、この決定の結果が「いいえ」である場合に、制御は４１０から４３０に進む。
【００６５】
４２０において、シリアルデータ出力信号は、第２の電流によって低減された第１の電流に基づいて生成される。制御は、４４０に進み、その後、次に続くシリアルデータビットに対する継続した動作のために４１０に戻る。
【００６６】
代替的に、４３０において、シリアルデータ出力信号は、第２の電流に関連することなしに、第１の電流に基づいて生成される。その後、制御は、４４０に進み、その後、次に続くシリアルデータビットにおける継続した動作のために４１０に戻る。
【００６７】
ここで、「第２のモード」を考慮すると、４５０において、ビットのデータ値が、直前のビットのデータ値と同一であるか否かに関する決定がなされる。この決定の結果が「はい」の場合には、制御は、４５０から４６０に進む。他方、この結果が「いいえ」の場合には、制御は、４５０から４７０に進む。
【００６８】
４６０において、シリアルデータ出力信号は、第２の電流によって低減された第１の電流に基づいて生成される。その後、制御は、４８０に進み、その後、次に続くシリアルデータビットにおける継続した動作のために４５０に戻る。
【００６９】
代替的に、４７０において、シリアルデータ出力信号は、第２の電流によって増大された第１の電流に基づいて生成される。制御は、４８０に進み、その後、次に続くシリアルデータビットにおける継続した動作のために４５０に戻る。
【００７０】
結果として、本発明は、大部分がポストタップ回路に関して例示的に説明されてきたが、本発明は、プレタップ回路にも等しく適用可能である。ポストタップ回路は、直前の（前の）入力ビットに基づいて電流出力を選択的に修正する。プレタップ回路は、直後の（後の、次の）入力ビットに基づいて現在の出力ビットを選択的に修正する。現在のビットに対する修正の性質は、これらの修正が、ポストタップに基づくかまたはプレタップに基づくかにかかわらず基本的に同一であり得（基本的に類似の回路によって達成され得る）、本開示に従って、同一の原理が、より高速の復元のための高データレートにおいてレジスタ（２３０など）を通る電流を加算することを避けるためにいずれの場合においても採用される。
【００７１】
プレタップの代替案のさらなる例示として、図１９は、プレタップの場合における回路２００／２００’を制御する回路２５０’の例示的な実施形態を示す。図１９に示されるように、メインタップ信号は、ここで、遅延回路要素２６０の出力信号であり、プレタップ信号は、遅延回路要素２６０に対するシリアルデータ入力である。回路２００／２００’におけるメインタップスイッチＳ０およびＳ１は、反転された信号および反転されていない信号によって、それぞれ制御される（インバータ２５２は、反転したメインタップ信号を生成する）。前のように、これらのスイッチ（Ｓ０およびＳ１）は、レジスタ２３０を通るより大きな（メインタップ）電流の切り替えを制御する。レジスタ２３０を通る（または少なくとも関連する）より小さなプレエンファシス／デエンファシス電流スイッチＳｐ０、Ｓｐ１、Ｓｐ２およびＳｐ３は、どの「モード」で回路２５０が動作しているかに依存して様々に制御される。例えば、高データレートの「第１のモード」において、モード制御信号は、ｍｕｘ２７０’に、スイッチＳｐ０を制御する出力として反転したメインタップ信号を選択させる。同様に、第１のモードにおいて、モード制御信号は、ｍｕｘ２７２’に、スイッチＳｐ１を制御するために反転していないプレタップ信号を選択させる。他方、低データレートの「第２のモード」において、モード制御信号は、ｍｕｘ２７０’に、スイッチＳｐ０を制御する出力として反転したプレタップ信号を選択させ、同様に、モード制御は、ｍｕｘ２７２’に、スイッチＳｐ１を制御するために反転していないプレタップ信号を選択させる。全ての場合（すなわち、第１のモードおよび第２のモードの両方）において、スイッチＳｐ２は、プレタップ信号によって制御され、スイッチＳｐ３は、反転したプレタップ信号によって制御される。（プレタップ信号は、インバータ２６２によって反転される）。
【００７２】
本開示の目的のために、図１９に示されるようなプレタップ回路は、前述のポストタップ回路と同様に動作することが本議論（および本明細書の前述の議論）から理解される。特に、以下の声明は、プレタップの場合およびポストタップの場合の両方に対して真であり、その声明とは（１）低データレートの「第２のモード」において、２つの連続するビットが異なる場合には、これらのビットによって制御される電流は、回路２００’のレジスタ２３０に加算されるが、これらの２つのビットが同一の場合には、これらのビットによって制御される電流が回路２００’のレジスタ２３０において減算される。（２）高データレートの「第１のモード」において、２つの連続するビットが異なる場合には、より大きなメインタップ電流のみが、回路２００のレジスタ２３０を通って流れる（より小さいポストタップまたはプレタップ電流はレジスタ２３０から分流される）が、これらの２つのビットが同一の場合には、これらのビットによって制御される電流が回路２００のレジスタ２３０において減算される。
【００７３】
前述の特定の局面をいくらか要約して（そしていくつかの点で拡張して）、本開示の特定の局面は、各ビットのデータ値が、シリアルデータ信号内の直前のビット（例えば、Ｄ１）のデータ値とは異なるシリアルデータ信号内の各ビット（例えば、Ｄ０）にプレエンファシスを与える回路（例えば、２００、２５０）に関する。ここで要約される回路は、各次のビットのデータ値を示す方向において、第１の電流（例えば、Ｉ＋Ｉｐ）を回路要素内で流す第１の回路（例えば、２１０、Ｓ０、Ｓ１、２１６、２５２）を含み得る。ここで要約される回路は、１つのビット（例えば、Ｄ０）が、１つのビットの直前のビットと同一のデータ値を有する条件に応答して、第１の電流とは反対の方向において該回路要素内に第２の電流を流す第２の回路（例えば、２２０、Ｓｐ０、Ｓｐ１、Ｓｐ２、Ｓｐ３、２２６、２６２、２７０、２７２）をさらに含み得る。ここで要約される回路は、該回路要素における正味の電流の流れ（例えば、（Ｉ＋Ｉｐ）−２＊Ｉｐ）の量および方向に基づいて、シリアルデータ出力信号（例えば、Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎ）を生成するための第３の回路をさらに含み得る。
【００７４】
上記で要約された回路において、上述の回路要素はレジスタ（例えば、２３０）を備え得る。さらに、上記で要約された回路において、第１の回路は、第１の電流（例えば、Ｉ＋Ｉｐ）を提供する第１の電流ソース回路（例えば、２１０、２１６）と、（２）ビットのデータ値が第１のバイナリ値を有する場合に、第１の方向にレジスタを通って流れるように第１の電流を方向付けるため、そして、ビットのデータ値が第２のバイナリ値を有する場合に、第１の方向の反対の第２の方向にレジスタを通って流れるように、第１の電流を方向付けるために、各次のビットのデータ値に応答する第１のスイッチング回路（例えば、Ｓ０、Ｓ１）とを含み得る。なお、さらに、上記で要約された回路において、第２の回路は、（１）第２の電流（例えば、２＊Ｉｐ）を提供する第２の電流ソース回路（２２０、２２６）と、（２）各次のビットおよび各次のビットの直前のビットのデータ値に応答して、１つのビットのデータ値が１つのビットの直前のビットのデータ値と異なる（例えば、Ｓｐ０およびＳｐ２の両方が閉じているか、またはＳｐ１およびＳｐ３の両方が閉じている）場合には、第２の電流が前記レジスタを流れることを防ぐ（例えば、Ｓｐ０およびＳｐ２の両方が閉じているか、またはＳｐ１およびＳｐ３の両方が閉じている）ことと、そうでない場合には、レジスタを通る第１の電流の流れの方向とは反対の方向に、レジスタを通って流れるように第２の電流を方向付ける（例えば、Ｓｐ１およびＳｐ２の両方が閉じているか、またはＳｐ０およびＳｐ３の両方が閉じている）こととを行う第２のスイッチング回路とを含み得る。
【００７５】
上記で要約された回路において、上述の第３の回路は、レジスタにわたる電圧差を示す出力接続（例えば、ＶｏｐおよびＶｏｎから外側に延びる矢印）を含み得る。
【００７６】
上記で要約された回路は、オプションで使用可能な第４の回路（例えば、０とラベルされ、モード制御が０のときに選択されるｍｕｘ２７０および２７２の入力）をさらに備え、第４の回路は、１つのビットが、１つのビットの直前のビットとは異なるデータ値を有する条件に応答して、第３の電流（例えば、図１２の２＊Ｉｐ、または可能性としては図１５のＩｐに修正される）を、回路要素中の前記第１の電流の流れと同一の方向で回路要素（例えば、２３０）中を流す。このような回路は、オプションで使用可能な第４の回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素（例えば、３２０）をなおさらに備え得る。あるいは、またはさらに、このような回路は、第２の電流（例えば、図１２の２＊Ｉｐまたは可能性としては図１５のＩｐに修正される）を提供する電流ソース回路（例えば、２２０、２２６）をさらに備え得、オプションで使用可能な第４の回路は、第３の電流を生成するために電流ソース回路から電流を経路指定するスイッチング回路（例えば、Ｓｐ０、Ｓｐ１、Ｓｐ２、およびＳｐ３）をさらに備え得る。
【００７７】
上記で要約された回路において、上述の電流（例えば、Ｉ＋Ｉｐ）は、上述の第２の電流（例えば、２＊Ｉｐ）よりも大きい大きさを有し得る。
【００７８】
他の局面のうちの特定の局面において、本開示は、各ビットのデータ値が、シリアルデータ信号内の直前のビット（例えば、Ｄ１）のデータ値とは異なるシリアルデータ信号内の各ビット（例えば、Ｄ０）にプレエンファシスを与える方法（例えば、図１８におけるような）に関し得る。このような方法において、１つのビットが、１つのビットの直前にあるビットと異なるデータ値を有する場合（例えば、図１８の４１０からの「いいえ」の結果）には、上記方法は、１つのビットのデータ値を示し（例えば、２３０を通るＩ＋Ｉｐの流れの方向はＤ０のデータ値を示す）、１つのビットの直前にあるビットのデータ値に関連することなしに（例えば、システム内の他の電流は２３０から分流される）生成される第１の電流（例えば、Ｉ＋Ｉｐ）に基づいて、１つのビットに対応するシリアルデータ出力信号ビット（例えば、Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎ）を生成する（例えば、図１８の４３０）ことを含み得る。さらにこのような方法において、１つのビットが、１つのビットの直前にあるビットと同一のデータ値を有する場合（例えば、図１８の４１０からの「はい」の結果）には、第２の電流によって低減された該第１の電流に基づいて、１つのビットに対応するシリアルデータ出力信号ビットを生成することを含み得る（例えば、２３０を流れる２＊Ｉｐは、２３０を通るＩ＋Ｉｐの流れの方向とは反対である）。
【００７９】
上記で要約された方法において、第２の電流は第１の電流の大きさよりも小さい大きさを有し得る（例えば、２＊ＩｐはＩ＋Ｉｐよりも小さい）。
【００８０】
上記で要約された方法において、第１の電流（例えば、Ｉ＋Ｉｐ）は、回路要素（例えば、２３０）における前記第１の電流の流れの方向によって１つのビット（例えば、Ｄ０）のデータ値を示し得る。
【００８１】
さらにこのような方法において、第１の電流（例えば、Ｉ＋Ｉｐ）は、第２の電流（例えば、２＊Ｉｐ）によって低減され、第２の電流は、回路要素内の第１の電流の流れの方向とは反対の方向で回路要素内を流れるようにされ得る。
【００８２】
本開示の特定の他の起こり得る局面を要約すると、シリアルデータ信号にプレエンファシスを与える回路（例えば、２００、２００’、２５０、２５０’）は、シリアルデータ信号内の各連続ビット（例えば、Ｄ０、またはプレタップ信号）に応答して、各連続ビットを示す第１の電流の流れ（例えば、２３０を通るＩ＋Ｉｐの流れの方向、あるいはＳｐ２またはＳｐ３を通る２＊Ｉｐの経路指定）を引き起こす第１の回路を含み得る。ここで要約される回路は、遅延ビットの連続（例えば、Ｄ１、またはメインタップ信号）を生成するために、該連続ビットを１単位間隔（「ＵＩ」）だけ遅延させる遅延回路（例えば、２６０）を含み得る。ここで要約される回路は、なお、さらに、各連続遅延ビットに応答して、各連続遅延ビットを示す第２の電流の流れ（例えば、Ｓｐ２またはＳｐ３を通る２＊Ｉｐの経路指定、あるいは２３０を通るＩ＋Ｉｐの流れの方向）を引き起こす第２の回路を含み得る。ここで要約される回路は、なお、さらに、電流の流れが組み合わされる場合に、シリアルデータ出力信号（例えば、Ｖｏｕｔ＝Ｖｏｐ−Ｖｉｎ）内の連続ビットが、（例えば、２３０において）組み合わされた電流の流れに基づくように、そして、電流の流れが組み合わされない場合には、シリアルデータ出力信号内の連続ビットが、（例えば、２３０において）該第１の電流の流れおよび該第２の電流の流れのうちの１つのみに基づくように、該第１の電流の流れおよび該第２の電流の流れを（１）（例えば、２３０において）組み合わせることと、（２）（例えば、２３０において）組み合わせないこととの間で選択を行う回路を含み得る。
【００８３】
ここで要約されるような回路において、選択を行う回路は、データ値が同一のバイナリ値を有する場合には、選択する回路が、（例えば、２３０において）第１の電流の流れおよび前記第２の電流の流れを組み合わせることを選択し、データ値が異なるバイナリ値を有する場合には、選択する回路が、第１の電流の流れおよび第２の電流の流れを組み合わせない（例えば、これらの電流の流れのうちの１つが２３０を通って流れることを可能にするが、これらの電流の流れのうちのもう一方は２３０を通って流れることを防がれる）ことを選択するように、各連続ビットのデータ値と、同時に発生する遅延ビットのデータ値とに応答し得る（例えば、Ｓｐ０、Ｓｐ１、Ｓｐ２およびＳｐ３はＤ０およびＤ１に様々に応答し、Ｓｐ０、Ｓｐ１、Ｓｐ２およびＳｐ３は、プレタップ信号およびメインタップ信号に様々に応答する）。
【００８４】
ここで要約されるような回路において、組み合わせることは、第１の電流の流れおよび第２の電流の流れのうちの一方を、第１の電流の流れおよび第２の電流の流れのうちのもう一方から減算することであり得る（例えば、Ｉ＋Ｉｐは、２３０を通って１つの方向に流れるが、２＊Ｉｐは、２３０を通って反対の方向に流れ、このことは、結果として、これらの電流のうちの１つをもう１つから減算する）。
【００８５】
ここで要約されるような回路において、第１の電流の流れおよび第２の電流の流れのうちの一方は、第１の電流の流れおよび第２の電流の流れのうちのもう一方よりも大きくあり得る（例えば、Ｉ＋Ｉｐが２＊Ｉｐよりも大きい）。
【００８６】
ここで要約されるような回路において、電流の流れが組み合わされない場合に、シリアルデータ出力信号における連続ビットが基づく、第１の電流の流れおよび第２の電流の流れのうちの一方は、第１の電流の流れおよび第２の電流の流れのうちのもう一方よりも大きくあり得る（例えば、Ｉ＋Ｉｐが２＊Ｉｐよりも大きい）。
【００８７】
ここで要約されるような回路は、選択を行う回路が常に組み合わせる（例えば、０に等しいモード制御が、Ｓｐ０を常にＳｐ３とタンデムで動作させ、Ｓｐ１を常にＳｐ２とタンデムで動作させる）ことを選択するように選択を行う回路の動作を修正するオプションで使用可能な回路（例えば、０とラベルされ、モード制御が０のときに選択されるｍｕｘ２７０および２７２の入力）をさらに含み得る。このような回路において、オプションで使用可能な回路が、選択を行う回路が常に組み合わせることを選択するようにさせる場合には、組み合わせることは、シリアルデータ信号内のビットが同時発生した遅延ビットとは異なるデータ値を有する場合に第１の電流の流れと第２の電流の流れとを加算し得（例えば、２３０において、Ｉ＋Ｉｐが２＊Ｉｐに加算されるか、または電流ソースが図１５のように修正される場合には、２３０において、ＩがＩｐに加算される）、そうでない場合には、組み合わせることは、第１の電流の流れと第２の電流の流れとを互いに減算し得る（例えば、２３０において、Ｉ＋Ｉｐが２＊Ｉｐから減算されるか、または電流ソースが図１５のように修正される場合には、２３０において、ＩがＩｐから減算される）。あるいは、またはさらに、このような回路は、オプションで使用可能な回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素（例えば、３２０）をさらに含み得る。
【００８８】
本開示のなお他の起こり得る特定の局面を要約すると、シリアルデータ信号を伝送する回路は、直前のビットと同一のデータ値を有するビットにデエンファシスを与える回路を含み得る。このことは、例えば、図１４のＤＥ１およびＤＥ２ならびに図１６のＤＥ１’およびＤＥ２’のようなＶｏｕｔ移行を引き起こす回路をいい得る。この場合には、「デエンファシス」は、（１）ビットが直前のビットと異なる場合にＶｏｕｔがあるビット（Ｄ０）に対して有していた値から、（２）ビットＤ０がＤ１になり、次のビットＤ０がビットＤ１と同一のデータ値を有する場合にＶｏｕｔが有している値までの、Ｖｏｕｔの絶対値における減少をいう。ここで要約される回路は、直前のビットと異なるデータ値を有するビットにプレエンファシスを選択的に与える回路をさらに含み得る。このことは、例えば、図１６におけるＰＲＥ１’、ＰＲＥ２’、ＰＲＥ３’およびＰＲＥ４’のようなＶｏｕｔ移行を引き起こす回路をいい得る。この場合には、「プレエンファシス」は、Ｖｏｕｔの結果生じる絶対値が、ビット（Ｄ０）およびその直前のビット（Ｄ１）によってそれぞれ制御される電流の加算（例えば、ＩおよびＩｐ）によって増加される。ここで要約される回路は、シリアルデータ信号が閾値ビットレートよりも小さいビットレートを有する場合にのみ、プレエンファシスを選択的に与える回路を有効にする回路をさらに含み得る。これは、例えば、モード制御信号によって制御される回路要素をいい得、これはビットレートが閾値ビットレートを超える場合にこの段落で言及した種類のプレエンファシスをオフにし、モード制御信号は、結果としてロジック１に設定される。
【００８９】
本開示のさらに他の起こり得る局面を要約すると、シリアルデータ信号を伝送する回路であって、デエンファシスを有するシリアルデータ信号内の選択されたビットを伝送する回路を含み得る。このことは、例えば、図１４のＤＥ１およびＤＥ２ならびに図１６のＤＥ１’およびＤＥ２’のようなＶｏｕｔ移行を引き起こす回路をいい得る。（さらなる議論については直前の段落の対応する部分を参照されたい）。この段落において要約される回路は、プレエンファシスを有するシリアルデータ信号内の選択されたビットを選択的に伝送する回路をさらに含み得る。これは、例えば、図１６におけるＰＲＥ１’、ＰＲＥ２’、ＰＲＥ３’およびＰＲＥ４’のようなＶｏｕｔ移行を引き起こす回路をいい得る。（さらなる議論については直前の段落の対応する部分を参照されたい）。この段落で要約される回路は、シリアルデータ信号は閾値ビットレートよりも小さいビットレートを有する場合にのみ選択的に伝送する該回路を有効にする回路をさらに含み得る。これは、例えば、モード制御信号によって制御された回路要素をいい得る。（さらなる議論については直前の段落の対応する部分を参照されたい）。
【００９０】
前述は本開示の原理の単なる例示であることと、様々な修正が本開示の範囲および精神から逸脱することなしに当業者によってなされ得ることとが理解される。例えば、図１３または図１９に示される特定の制御論理が単なる例示であり、図１３または図１９に示されるものと基本的かつ論理的に均等な他の回路が必要に応じて代わりに使用され得る。
【符号の説明】
【００９１】
１００ ドライバ
２００ ドライバ回路
２１０、２１６、２２０、２２６ 電流ソース
２２２ａ、２２４ａ スイッチ
２２２ｂ、２２４ｂ ポストタップスイッチ
【背景技術】
【０００１】
（背景）
本開示は、１つの回路またはシステム構成要素から別の回路またはシステム構成要素にデジタル（例えば、バイナリ）信号を伝送する際に使用する回路に関する。本開示の典型的な（しかし、必ずしもそれだけではない）用途は、印刷回路基板（「ＰＣＢ」）上の１つの集積回路（「ＩＣ」）から、そのＰＣＢ上の別のＩＣへ、またはいわゆるバックプレーン（「ＢＰ」）回路構造を介して第１のＰＣＢに接続された別のＰＣＢ上の別のＩＣに高速シリアルデータ信号を伝送する回路にある。本開示のいくつかの局面が、異なる用途の範囲において使用するように構成可能である（例えば、プログラム可能である）回路に関し得るので、本開示の回路は、汎用ＩＣまたは比較的汎用なＩＣ（例えば、プログラマブルロジックデバイス（「ＰＬＤ」、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）、プログラマブルマイクロコントローラなど）に提供され得る。
【０００２】
１つの回路構成要素（例えば、第１のＩＣ）によって別の回路構成要素（例えば、第２のＩＣ）に伝送される必要がある高速シリアルデータ信号（例えば、１秒当たり１ギガビット（「１Ｇｂｐｓ」）を超えるバイナリデジット（「ビット」）を典型的に有する（しかし必ずしも有するわけではない）シリアルデータ信号）は、伝送（送信器、「ＴＸ」）構成要素から受信（受信器、「ＲＸ」）構成要素まで伝送媒体を通って進行する際に、典型的に、いくらかの減衰（損失、歪み）を受ける。このような減衰は、伝送される信号の高周波数成分に対して指数関数的に大きくなる傾向がある。減衰が、受信器に対して、その受信器が受信する信号からのデータを正確に解釈する（回復する）ことを困難にする。
【０００３】
上記の信号伝送減衰の悪影響を低減するために、信号を送信する直前に、しばしばプレエンファシスと呼ばれる高速シリアルデータ信号を与えることが公知である。例えば、このようなプレエンファシスは、信号が送信器から発せられる際に高速シリアルデータ信号において、直前のビットとは異なるバイナリデータ値（例えば、バイナリ１またはバイナリ０）を有する信号内の各データビットに、いくらかの余分なエネルギー（例えば、より大きな電圧）を与え得る。高速シリアルデータ信号は、その最大周波数成分を、バイナリ値におけるこのような変化を伝えるために必要とし、これらの周波数成分は、最大の伝送損失（減衰）を受けるので、バイナリ値の変化に余分なエネルギーを与えることは、特に影響を受けやすい伝送損失を（先に）補償する。それゆえ、信号は、より良い条件で受信器に到達し、受信器は、結果として、その信号に含まれるデータを正確に復元することが良好に可能である。
【０００４】
典型的に、送信器回路が、起こり得るビットレートの範囲（例えば、回路のユーザによって選択可能（構成可能、プログラム可能）である（このような範囲における）ビットレート）にわたり動作することが可能である場合には、１種類のプレエンファシスのみが、使用のために選択されるビットレートにかかわらず使用するために利用可能であり得る。この種類のプレエンファシスは、特定のビットレート閾値までのビットレートに対して良好に作用し得る。しかし、その閾値よりも大きいビットレートに対しては同様に作用しない場合がある。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示の特定の起こり得る局面に従って、シリアルデータ信号内において、各ビットのデータ値が、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路は、各次のビットのデータ値を示す方向において回路要素内に第１の電流を流す第１の回路を含み得る。上記回路は、１つのビットが、該１つのビットの直前のビットと同一のデータ値を有する条件に応答して、該第１の電流とは反対の方向において該回路要素内に第２の電流を流す第２の回路をさらに含み得る。上記回路は、該回路要素における正味の電流の流れの量および方向に基づいて、シリアルデータ出力信号を生成するための第３の回路をさらに含み得る。
【０００６】
本開示の起こり得る特定の他の局面に従って、シリアルデータ信号内の各ビットにプレエンファシスを与える方法であって、各ビットのデータ値は、該シリアルデータ信号内の直前のビットのデータ値とは異なり、該方法は、１つのビットが、該１つのビットの直前にあるビットと異なるデータ値を有する場合には、該１つのビットのデータ値を示し、該１つのビットの直前にあるビットのデータ値に関連することなしに生成される第１の電流に基づいて、該１つのビットに対応するシリアルデータ出力信号ビットを生成することを含み得る。上記方法は、さらに、１つのビットが、１つのビットの直前にあるビットと同一のデータ値を有する場合には、第２の電流によって低減された該第１の電流に基づいて、該１つのビットに対応するシリアルデータ出力信号ビットを生成することを含み得る。
【０００７】
（上記の「ポストタップ」動作の場合のように）直前のビットを用いることの代替として、直後の（次の）ビットがほぼ同様のやり方（いわゆる「プレタップ」動作）で使用され得る。
【０００８】
例えば、本発明は以下の項目を提供する。
（項目１）
シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路であって、該回路は、
各次のビットのデータ値を示す方向に回路要素内に第１の電流を流す第１の回路と、
１つのビットが、該１つのビットの直前にあるビットと同一のデータ値を有する条件に応答して、該第１の電流とは反対の方向に該回路要素内において流れるように第２の電流を流す第２の回路と、
該回路要素における正味の電流の量および方向に基づいて、シリアルデータ出力信号を生成する第３の回路と
を備える、回路。
（項目２）
上記回路要素はレジスタを備える、上記項目のいずれかに記載の回路。
（項目３）
上記第１の回路は、
第１の電流を提供する第１の電流ソース回路と、
各次のビットのデータ値に応答して、ビットのデータ値が第１のバイナリ値を有する場合に、第１の方向に該レジスタを通って流れるように該第１の電流を方向付け、そして、該ビットのデータ値が第２のバイナリ値を有する場合に、該第１の方向とは反対の第２の方向に該レジスタを通って流れるように該第１の電流を方向付ける、第１のスイッチング回路と
を備える、上記項目のいずれかに記載の回路。
（項目４）
上記第２の回路は、
第２の電流を提供する第２の電流ソース回路と、
各次のビットのデータ値および各次のビットの直前のビットのデータ値に応答して、１つのビットのデータ値が該１つのビットの直前のビットのデータ値と異なる場合には、該第２の電流が上記レジスタを流れることを防ぎ、そうでない場合には、該レジスタを通る上記第１の電流の流れの方向とは反対の方向に、該レジスタを通って流れるように該第２の電流を方向付ける第２のスイッチング回路と
を備える、上記項目のいずれかに記載の回路。
（項目５）
上記第３の回路は、
上記レジスタにわたる電圧差を示す出力接続を備える、上記項目のいずれかに記載の回路。
（項目６）
オプションで使用可能な第４の回路をさらに備え、該第４の回路は、上記１つのビットが、該１つのビットの直前のビットとは異なるデータ値を有する条件に応答して、第３の電流を、上記回路要素中の上記第１の電流の流れと同一の方向に該回路要素中を流れさせる、上記項目のいずれかに記載の回路。
（項目７）
上記オプションで使用可能な第４の回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、上記項目のいずれかに記載の回路。
（項目８）
上記第２の電流を提供する電流ソース回路をさらに備え、上記オプションで使用可能な第４の回路は、
第３の電流を生成するために該電流ソース回路から電流を経路指定するスイッチング回路をさらに備える、上記項目のいずれかに記載の回路。
（項目９）
上記第１の電流は上記第２の電流よりも大きい大きさを有する、上記項目のいずれかに記載の回路。
（項目１０）
シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える方法であって、該方法は、
１つのビットが、該１つのビットの直前にあるビットと異なるデータ値を有する場合には、該１つのビットのデータ値を示し、該１つのビットの直前にあるビットのデータ値に関連することなしに生成される第１の電流に基づいて、該１つのビットに対応するシリアルデータ出力信号ビットを生成することと、
該１つのビットが、該１つのビットの直前にあるビットと同一のデータ値を有する場合には、第２の電流によって低減された該第１の電流に基づいて、該１つのビットに対応する該シリアルデータ出力信号ビットを生成することと
を包含する、方法。
（項目１１）
上記第２の電流は上記第１の電流の大きさよりも小さい大きさを有する、上記項目のいずれかに記載の方法。
（項目１２）
上記第１の電流は、電流要素における上記第１の電流の流れの方向によって上記１つのビットのデータ値を示す、上記項目のいずれかに記載の方法。
（項目１３）
上記第１の電流は、上記第２の電流によって低減される場合には、該第２の電流は、上記回路要素内の該第１の電流の流れの方向とは反対の方向で該回路要素内に流れるようにされる、上記項目のいずれかに記載の方法。
（項目１４）
シリアルデータ信号にプレエンファシスを与える回路であって、
該シリアルデータ信号内の各連続ビットに応答して、該連続ビットを示す第１の電流の流れを引き起こす第１の回路と、
遅延ビットの連続を生成するために、該各連続ビットを１単位間隔（「ＵＩ」）だけ遅延させる遅延回路と、
各連続遅延ビットに応答して、該各連続遅延ビットを示す第２の電流の流れを引き起こす第２の回路と、
該第１の電流の流れおよび該第２の電流の流れを（１）組み合わせることと、（２）組み合わせないこととの間で選択を行う回路であって、該電流の流れが組み合わされる場合には、該シリアルデータ出力信号内の連続ビットが、該組み合わされた電流の流れに基づき、そして、該電流の流れが組み合わされない場合には、該シリアルデータ出力信号内の連続ビットは、該第１の電流の流れおよび該第２の電流の流れのうちの１つのみに基づく、回路と
を備える、回路。
（項目１５）
上記選択を行う回路は、上記各連続ビットのデータ値と、同時に発生する遅延ビットのデータ値とに応答し、該データ値が同一のバイナリ値を有する場合には、該選択する回路が、上記第１の電流の流れおよび上記第２の電流の流れを組み合わせることを選択し、該データ値が異なるバイナリ値を有する場合には、該選択する回路が、該第１の電流の流れおよび該第２の電流の流れを組み合わせないことを選択する、上記項目のいずれかに記載の回路。
（項目１６）
上記組み合わせることは、上記第１の電流の流れおよび上記第２の電流の流れのうちの一方を、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方から減算することである、上記項目のいずれかに記載の回路。
（項目１７）
上記第１の電流の流れおよび上記第２の電流の流れのうちの一方は、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方よりも大きい、上記項目のいずれかに記載の回路。
（項目１８）
上記電流の流れが組み合わされない場合に、上記シリアルデータ出力信号内の連続ビットが基づく、上記第１の電流の流れおよび上記第２の電流の流れのうちの一方は、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方よりも大きい、上記項目のいずれかに記載の回路。
（項目１９）
オプションで使用可能な回路をさらに備え、該オプションで使用可能な回路は、上記選択を行う回路が常に組み合わせることを選択するように選択を行うように該回路の動作を修正する、上記項目のいずれかに記載の回路。
（項目２０）
上記オプションで使用可能な回路が、上記選択を行う回路が常に組み合わせることを選択するようにさせる場合には、該組み合わせることは、上記シリアルデータ信号内のビットが同時発生した遅延ビットとは異なるデータ値を有する場合に上記第１の電流の流れおよび上記第２の電流の流れを加算し、そうでない場合には、該組み合わせることは、該第１の電流の流れおよび該第２の電流の流れを互いに減算する、上記項目のいずれかに記載の回路。
（項目２１）
上記オプションで使用可能な回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、上記項目のいずれかに記載の回路。
（項目２２）
シリアルデータ信号を伝送する回路であって、
直前のビットと同一のデータ値を有するビットにデエンファシスを与える回路と、
直前のビットと異なるデータ値を有するビットにプレエンファシスを選択的に与える回路と、
該シリアルデータ信号は閾値ビットレートよりも小さいビットレートを有する場合にのみ、該プレエンファシスを選択的に与える回路を有効にする回路と
を備える、回路。
（項目２３）
上記デエンファシスを与える回路は、
上記ビットおよび上記直前のビットが同一のデータ値を有する場合には、第１の電流の流れおよび第２の電流の流れを互いから減算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第１の電流および該第２の電流を経路指定する回路を備える、上記項目のいずれかに記載の回路。
（項目２４）
上記選択的にプレエンファシスを与える回路は、
上記ビットおよび上記直前のビットが異なるデータ値を有する場合に、第１の電流の流れおよび第２の電流の流れを互いに加算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第１の電流および該第２の電流を経路指定する回路を備える、上記項目のいずれかに記載の回路。
（項目２５）
上記有効にする回路は、上記シリアルデータレートが上記閾値ビットレートよりも小さいビットレートを有するときを示すようにプログラム可能である、回路要素を備える、上記項目のいずれかに記載の回路。
（項目２６）
シリアルデータ信号を伝送する回路であって、
デエンファシスを有する該シリアルデータ信号内の選択されたビットを伝送する回路と、
プレエンファシスを有する該シリアルデータ信号内の選択されたビットを選択的に伝送する回路と、
該シリアルデータ信号が閾値ビットレートよりも小さいビットレートを有する場合にのみ該選択的に伝送する回路を有効にする回路と
を備える、回路。
（項目２７）
上記デエンファシスを有する上記シリアルデータ信号内の選択されたビットを伝送する回路は、直前のビットと同一のデータ値を有するビットにおいて動作する、上記項目のいずれかに記載の回路。
（項目２８）
上記プレエンファシスを有する上記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、直前のビットと異なるデータ値を有するビットにおいて動作する、上記項目のいずれかに記載の回路。
（項目２９）
上記デエンファシスを有する上記シリアルデータ信号内の選択されたビットを伝送する回路は、上記ビットおよび上記直前のビットのデータ値をそれぞれ示す第１の電流と第２の電流とを減算することによって動作する、上記項目のいずれかに記載の回路。
（項目３０）
上記プレエンファシスを有する上記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、上記ビットおよび上記直前のビットのデータ値をそれぞれ示す第１の電流と第２の電流とを加算することによって動作する、上記項目のいずれかに記載の回路。
【０００９】
（摘要）
プレエンファシスは、２つのモードのうちのどちらかで動作することが可能であり得る。第１のモードにおいて、１つのビットは直前のビットと同一の値を有する場合には、１つのビットに対する出力信号は、第２の電流によって低減された第１の電流に基づく。そうでない場合には、１つのビットに対する出力信号は、第２の電流に関連することなしに第１の電流に基づく。第２のモードは、１つのビットが直前のビットと同一の値を有する場合には第１のモードと類似し得るが、そうでない場合には、１つのビットに対する出力信号は、第２の電流によって増大された第１の電流に基づく。（上記の「ポストタップ」動作の場合のように）直前のビットを使用することに対する代替案として、直後の（次の）ビットが、ほぼ同一のやり方（いわゆる「プレタップ」動作）で使用され得る。
【００１０】
本開示のさらなる特徴、その性質および様々な利点が、添付の図面および以下の詳細な説明からより明らかになる。
【図面の簡単な説明】
【００１１】
【図１】図１は、送信器と受信器回路との間で概略的に描かれた伝送媒体の通過前後での代表的な信号波形部分の簡略化された図である。
【図２】図２は、例示的な公知のドライバ回路の簡略化された概略図である。
【図３】図３は、図２の回路を制御するために使用され得る例示的な公知の回路の簡略化された概略的なブロック図である。
【図４】図４は、図２の回路の特定の動作条件を示す。
【図５】図５は、図４に示される動作条件に関連する特徴を含む簡略化された信号波形を示す。
【図６】図６は、図２の回路の別の特定の動作条件を示す。
【図７】図７は、図６に示される動作条件に関連する特徴のさらなる識別を用いて、図５に示されていることを繰り返している。
【図８】図８は、図２の回路のなお別の特定の動作条件を示す。
【図９】図９は、図８に示される動作条件に関連する特徴のさらなる識別を用いて、図７に示されていることを繰り返している。
【図１０】図１０は、示されているさらなる寄生回路特徴および電流を用いて、図６に示されていることを繰り返している。
【図１１】図１１は、示されているさらなる寄生回路特徴および電流を用いて、図８に示されていることを繰り返している。
【図１２】図１２は、図２と類似しているが、本開示の特定の起こり得る局面に従う例示的な実施形態に対するものである。
【図１３】図１３は、本開示の特定の起こり得る局面に従う図１２の回路を用いて（または図１５の回路を用いて）使用され得る回路の例示的な実施形態の簡略化された概略的なブロック図である。
【図１４】図１４は、本開示の特定の起こり得る局面に従う図１２の回路の様々な動作条件を例示する表である。
【図１５】図１５は、図２と類似しているが、本開示の特定の起こり得る局面に従う例示的な実施形態に対するものである。
【図１６】図１６は、本開示の特定の起こり得る局面に従う図１５の回路の様々な動作条件を例示する表である。
【図１７】図１７は、本開示の特定の起こり得る局面に従う回路の例示的な実施形態の簡略化された概略的なブロック図である。
【図１８Ａ】図１８ａ−ｃは、全体として、本開示に従う特定の起こり得る方法の例示的な実施形態の簡略化されたフロー図である。図１８ａ−ｃは、時々、全体的に図１８として称され得る。
【図１８Ｂ】図１８ａ−ｃは、全体として、本開示に従う特定の起こり得る方法の例示的な実施形態の簡略化されたフロー図である。図１８ａ−ｃは、時々、全体的に図１８として称され得る。
【図１８Ｃ】図１８ａ−ｃは、全体として、本開示に従う特定の起こり得る方法の例示的な実施形態の簡略化されたフロー図である。図１８ａ−ｃは、時々、全体的に図１８として称され得る。
【図１９】図１９は、ほぼ図１３と類似しているが、本開示に従う別の例示的な実施形態に対するものである。
【発明を実施するための形態】
【００１２】
図１は、送信器（「ＴＸ」）高速シリアルデータ信号の例を（左に）示しており、これは、いわゆるプレエンファシス（ＴＸイコライゼーション、プレディストーション）が与えられている。文字を付された間隔ｉ〜ｓのそれぞれは、ＴＸデータ信号における１つの単位間隔（ＵＩ：ｕｎｉｔ ｉｎｔｅｒｖａｌ）を表す。ＵＩは、データ信号における任意の１ビットの時間持続時間である。間隔ｊにおけるビットは、間隔ｉにおけるビットの直後（時間において）に来る、間隔ｋにおけるビットは、間隔ｊにおけるビットの直後（時間において）に来る、等がいえる。これを別の方法で述べると、ビットｉが最初に送信され、その後ビットｊが送信され、その後ビットｋが送信される、等がいえる。（図１の左および右に）示されている波形のそれぞれにおいて、垂直軸は、信号電圧であり（大きな電圧ほど垂直軸に沿って高い）、水平軸は、電圧の伝送の時間である（遅い時間の伝送ほど水平軸に沿って右に離れている）。
【００１３】
左のＴＸデータ波形において、高い値のビットｊ（例えば、バイナリデータ値１を有するビット）が、低い値のビットｉ（例えば、バイナリデータ値０を有するビット）の直後に続いているということに留意されたい。特定の公知のＴＸイコライゼーションスキームに従い、ビットｊは、プレエンファシス（例えば、既に高い値のビットの直後に続く別の高い値のビット（例えば、ビットｋ）よりも幾分高い電圧）を与えられる。同様に、高い値のビットｋの直後に続く低い値のビットｌは、プレエンファシス（例えば、既に低い値のビットの直後に続く別の低い値のビット（例えば、ビットｑ）よりも幾分低い電圧）を与えられる。換言すると、異なる値のビットの直後に続くＴＸデータ波形における各ビットは、同じ値のビットの直後に続くビットに対するプレエンファシスを与えられる。このようにして、ビットｊ、ｌ、ｍ、ｎ、ｏ、ｐは、プレエンファシスを与えられる。ビットｋ、ｑ、ｒは、プレエンファシスを与えられない。
【００１４】
図１に示されているＴＸデータ波形は、当然ながら、システムにおける送信器回路によって生成される。送信器回路は、この信号の様々なビットに、上述したように、適切なプレエンファシスを与える。
【００１５】
図１は、左におけるＴＸデータ波形が、送信チャネル回路１０を通過し、右におけるＲＸデータ波形として出現することを示している。ＲＸデータ信号は、システムにおける受信器回路が受信する（見る）対象である。図１は、送信チャネル１０が、自らが送信する信号の減衰を引き起こすことを示している（ＲＸデータ波形をＴＸデータ波形に対して比較のこと）。例えば、ＲＸデータ信号の全電圧スイング（ｏｖｅｒａｌｌ ｖｏｌｔａｇｅ ｓｗｉｎｇ）（最高の電圧および最低の電圧の差異）は、ＴＸデータ信号の全電圧スイングよりも小さい。そして、異なる値のビットの直後に続くビットは、ＴＸデータにおいて与えられる余分な（ｅｘｔｒａ）エンファシスを（ＲＸデータにおいて）もはや示していないということに、本質的に留意されるべきである。しかしながら、余分な開始エンファシス（プレエンファシス」）がないと、これらのビットは、ＲＸデータにおいて相違がいっそう僅かになり得る。よって、ＴＸプレエンファシスは、受信器回路が、自身が受信した信号から全データを正確に復元することを容易にするために役立つ。
【００１６】
要約すると、図１によって示されているＴＸイコライゼーションの目的は、ＴＸデータ信号にプレディストーションを行い、（例えば、伝送チャネル１０において）ダウンストリームの伝送チャネル損失を補償することである。このようなＴＸイコライゼーションは、プレエンファシスとも称される。プレエンファシスは、データ信号における低周波数成分の振幅を、その信号における高周波数成分に対して低減する傾向がある。これを達成するための典型的な方法は、１つのいわゆるプレカーサータップ（ｐｒｅ−ｃｕｒｓｏｒ ｔａｐ）または１つのいわゆるポストカーサータップ（ｐｏｓｔ−ｃｕｒｓｏｒ ｔａｐ）を含むＴＸ出力信号ドライバ回路を用いることによる（このようなドライバ回路の例は、本願明細書において、後で示され、記載されている）。
【００１７】
このようなプレエンファシスの結果は、受信器におけるデータ信号は、よりバランスの取れた高周波数成分および低周波数成分を有するということである。これは、シンボル間干渉（「ＩＳＩ」：ｉｎｔｅｒ−ｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ）効果を低減することに役立つ（ＩＳＩは、受信器回路が、あるビットを、直前の先行するビットおよび／または直後に続くビットから正確に区別することを困難にする）。また、受信された信号における、よりバランスの取れた高周波数成分および低周波数成分は、信号により広いアイオープニング（ｅｙｅ ｏｐｅｎｉｎｇ）を与える。（データ信号の「アイ（ｅｙｅ）」は、１つの単位間隔上に、データ信号における複数のビットのトレースを重ねることによりプロットされ得る。信号のアイは、このようなプロットにおける、これらのビットのうちのどのビットのトレースの一部分も通過しないエリアをいう。この「開いた」エリアまたはアイが（例えば、高さおよび幅の観点で）大きいほど、受信器回路が、信号から全データビットを復元することがより容易になる傾向がある）。
【００１８】
図２は、図１の左に示されているタイプのプレエンファシスを送信される高速データ信号に与えるために用いられ得る公知のＴＸドライバ回路１００の例を示している。回路１００は、Ｈ−ブリッジまたはＨ−ツリーをベースとしたＴＸドライバ回路と称され得るタイプである。回路１００は、いわゆるメインタップ回路要素１１０、１１２ａ、１１２ｂ、１１４ａ、１１４ｂ、１１６を含む。また、回路１００は、いわゆるポストタップ回路要素１２０、１２２ａ、１２２ｂ、１２４ａ、１２４ｂ、１２６を含む。回路１００のさらなる要素は、レジスタ１３０である。
【００１９】
（回路要素１２０、１２２ａ、１２２ｂ、１２４ａ、１２４ｂ、１２６が上で言及され、多くの以後の例において、「ポストタップ」回路要素等として言及されるが、これらの要素または同様の要素は、代替的に「プレタップ」回路要素であり得るということが理解されるべきである。この議論を過度に複雑化することを回避するために、概して、遥かに後まで、回路は、ポストタップオペレーションを用いるということが想定される。しかしながら、ポストタップオペレーションが完全に議論された後に、代替として、プレタップもまた、徹底的な考察を与えられ得る）。
【００２０】
第１に、メインタップ回路要素を考察する。要素１１０は、ある量の電流ＩをＶｈというラベルを付されたノードに供給する電流ソース回路である。要素１１６は、Ｖｌというラベルを付されたノードからある量の電流Ｉを引き込む電流シンク回路である（最も正確には、電流シンク回路を記載していると考えられるが、１１６等の要素は、議論を単純化および一般化するためだけの目的で、電流ソース回路と称される場合があり得る）。要素１１２ａは、制御可能に閉鎖可能であり、回路１００のノードＶｈおよび第１の出力ノードＶｏｐにわたって（これらの間に）接続された動作可能な電気スイッチ回路（例えば、トランジスタスイッチ）である。要素１１４ａは、１１２ａと同様の別のスイッチ要素であり、これは、ノードＶｈおよび第２の出力ノードＶｏｎにわたって（これらの間に）接続されている。要素１１２ｂおよび１１４ｂは、１１２ａと同様のほかのスイッチ要素である。スイッチ１１２ｂは、ノードＶｏｎおよびＶｌの間に接続される。スイッチ１１４ｂは、ノードＶｏｐおよびＶｌの間に接続される。
【００２１】
ここでポストタップ回路に移る。要素１２０は、ある量の電流ＩｐをノードＶｔｐに供給する電流ソース回路である。要素１２６は、ノードＶｔｎからある量の電流Ｉｐを引き込む電流シンク（またはソース）回路である。要素１２２ａ、１２２ｂ、１２４ａ、１２４ｂの全ては、上述した要素１１２ａと同様のスイッチ要素である。スイッチ１２２ａは、ノードＶｔｐおよびＶｏｎの間に接続される。スイッチ１２２ｂは、ノードＶｏｐおよびＶｔｎの間に接続される。スイッチ１２４ａは、ノードＶｔｐおよびＶｏｐの間に接続される。スイッチ１２４ｂは、ノードＶｏｎおよびＶｔｎの間に接続される。
【００２２】
レジスタ１３０は、ノードＶｏｐおよびＶｏｎの間に接続される。ノードＶｏｐおよびＶｏｎは、ＴＸドライバ回路１００によるＴＸデータ信号の出力の相補的成分（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｃｏｎｓｔｉｔｕｅｎｔｓ）を提供する。換言すると、回路１００の出力信号は、実際には、２つの相補的信号ＶｏｐおよびＶｏｎである。これらの信号のうちのいずれかが、比較的高い電圧を有する場合に、他方の信号が、比較的低い電圧を有するので、これらの信号は相補的である。このような相補的または差動的な信号伝達は、いわゆるシングルエンド信号伝達（２つの相補的な信号ではなく、唯１つの信号）の代替として、当業者には周知である。よって、本明細書中では、概して、なんらかの特定の実施形態において、相補的な信号、信号伝達、回路、または、シングルエンドの信号、信号伝達、回路のいずれが、言及または利用されているかについては、必ずしも特別に区別しない。また、概して、相補的な信号が用いられている場合に存在する２つの相補的な信号成分については、必ずしも別々に言及しない。代替的に、このような相補的成分の両方は、集約的に、単一信号として称され得る。
【００２３】
図２におけるスイッチ１１２，１１４，１２２，１２４は、以下の相関に従って、代替的に、スイッチＳ１，Ｓ０，Ｓｐ１，Ｓｐ０として称され得るということに留意されたい。１１２ａおよび１１２ｂ＝Ｓ１、１１４ａおよび１１４ｂ＝Ｓ０、１２２ａおよび１２２ｂ＝Ｓｐ１、１２４ａおよび１２４ｂ＝Ｓｐ０。これは、示されたスイッチの対（例えば、１１２ａおよび１１２ｂ）は、回路１００においてタンデムで（すなわち、同時に同じ態様で）制御されるからである。よって、このような各対における両方のスイッチに対して、単純化された参照（例えば、Ｓ１）を有することが、より便利である。
【００２４】
図２におけるスイッチを制御するための回路１５０の例示的な公知の構成が、図３に示されている。示されているように、伝送されるべきシリアルデータ信号は、この回路に適用される。示されているように、任意の所与のＵＩにおいて、この信号によって表されるビットは、Ｄ０で示される。この信号は、遅延回路要素１６０に適用され、この遅延回路要素は、適用された信号を、１つのＵＩの持続時間に等しい量の時間Ｔだけ、遅延させる。この目的のために、遅延回路要素１６０は、シリアルデータ信号のビットレートに等しい周波数を有するクロック信号によってクロックされ得る。このように、各ＵＩの間に、遅延要素１６０は、直前の先行するＵＩの間に受信したデータビットを出力する。任意の所与のＵＩにおいて、遅延要素１６０によって出力されたビットは、Ｄ１と称され得る。ここでもまた、Ｄ１の各インスタンスは、直前の先行するＵＩにおけるＤ０のインスタンスと等しい。再び図１を参照すると、例えば、Ｄ１が現在ビットｊを表している場合、Ｄ０は、同時に（同じ時間に）ビットｋを表している。別の同様の例として、Ｄ１が現在ビットｋを表している場合、Ｄ０は、現在ビットｌを表している。
【００２５】
図３は、Ｄ０が図２におけるスイッチＳ１を制御するために用いられることを示している。例えば、Ｄ０がバイナリ１である場合、これは、スイッチＳ１の両方を閉じ得る。そして逆に、Ｄ０がバイナリ０である場合、これは、スイッチＳ１の両方を開き得る（ロジックは反転され得る（すなわち、Ｄ０＝１は、スイッチＳ１を開くということを引き起こし得る。しかしながら、バイナリ１がスイッチを閉じるということが、本明細書中に示され記載される例示的実施形態の全てにおける全てのスイッチに対して想定され得る例としては適している）。図３は、インバータ回路１５２によって論理的に反転されることをさらに示している。インバータ１５２の出力信号は、図２におけるスイッチＳ０を制御するために用いられる。これは、スイッチＳ１が閉じられる場合は常に、スイッチＳ０が開かれ、そして、スイッチＳ１が開かれる場合は常に、スイッチＳ０が閉じられるということを意味する。
【００２６】
ここで遅延要素１６０の出力信号（Ｄ１）に移ると、図３は、Ｄ１が、図２におけるスイッチＳｐ１を制御するために用いられるということを示している。ここでもまた、ロジックは同じである。すなわち、Ｄ１のバイナリ１の値は、スイッチＳｐ１を閉じ、Ｄ１のバイナリ０の値は、スイッチＳｐ１を開く。また、Ｄ１は、インバータ回路１６２によって反転され、そして、このインバータの出力信号は、図２におけるスイッチＳｐ０を制御する。このように、スイッチＳｐ１がＤ１の値によって閉じられる場合は常に、それの反転されたＤ１の値は、スイッチＳｐ０を開く。逆に、スイッチＳｐ１が開かれる場合は常に、スイッチＳｐ０が閉じられる。
【００２７】
図２および図３に示されている回路のオペレーションは、
Ｙ［ｎ］＝Ｃ０＊Ｘ［ｎ］＋Ｃ１＊Ｘ［ｎ−１］
という関係によって支配されることを特徴とし得る。ここで、Ｘ［ｎ］は、現在の入力ビットであり、Ｘ［ｎ−１］は、先行する入力ビットであり、そして、Ｙ［ｎ］は、現在の出力ビットである。また、伝達関数は、ｚドメインにおいて、
Ｈ（ｚ）＝Ｙ（ｚ）／Ｘ（ｚ）＝Ｃ０＋Ｃ１＊ｚ−１
として表され得る。ここで、Ｈ（ｚ）は、周波数ドメインにおける高域通過フィルタを表す。フィルタは、入力信号の低周波数成分における信号エネルギーを減衰する。Ｃ０およびＣ１は、それぞれ、ＩおよびＩｐによって制御される。高域通過フィルタを作るためには、Ｃ１は、Ｃ０とは異なる（すなわち、負の）符合を有する必要がある（回路１００のメイン部分およびポストタップ部分における様々なスイッチの相対的接続性、および、Ｄ０およびＤ１の真の形および相補の形が、どのようにして適用され、これらの様々なスイッチを制御するかに起因する）。ｚ−１は、ｚドメインにおけるＵＩ遅延を意味する。Ｉは、通常、Ｉｐの２倍よりも大きいということに留意されたい。
【００２８】
図４は、図２の繰り返しであるが、回路の特定の動作状態の間に回路において存在する電流の流れを示すラインによって拡張されている。この動作状態は、両方がバイナリ１に等しいＤ０およびＤ１に対応している。データのこの状態は、スイッチＳ１およびＳｐ１を閉じ、そして、スイッチＳ０およびＳｐ０を開く。（図４およびその後の同様の図面において、閉じられるスイッチは、開かれるスイッチと異なって図示されていない。しかしながら、電流が閉じられたスイッチを通って流れるように示されているという事実は、これらのスイッチが閉じられることをグラフィカルに示すためには十分である）。ソース１１０からの電流Ｉは、ソース１１０を通過することによって開始するそれ以後の鎖線によって、接地（電流シンク１１６および１２６の下端）までトレースされ得る。同様に、ソース１２０からの電流Ｉｐは、ソース１２０を通過することによって開始するそれ以後の単純な（すなわち、鎖線ではない）破線によって、接地までトレースされ得る。これらの様々な電流の流れをトレースすることにより、以下の関係が、回路１００のこの動作状態に当てはまることを見ることができる。
Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎ＝（Ｉ−Ｉｐ）Ｒ
ここで、Ｒは、レジスタ１３０の抵抗である。Ｖｏｕｔは、相補的なデータ出力信号ＶｏｐおよびＶｏｎを、図１の左に示されている単一のＴＸデータ信号波形と直接的に比較可能な１つの信号値に組み合わせるのに都合のよい方法であるということに留意されたい。また、この動作状態において、Ｖｔｐは、Ｖｌにほぼ等しく、そして、ＶｔｎはＶｈにほぼ等しいということに留意されたい。
【００２９】
図５における領域Ａは、図４に関連して上述されたデータ状態の種類が、どのようにしてＶｏｕｔが「基本値」、「基本電圧レベル」または「基本レベル」の（Ｉ−Ｉｐ）＊Ｒを有するかを示している。「基本レベル」により、領域Ａにおいて、Ｖｏｕｔが余分なエンファシス（プレエンファシス）をなんら保有しないことが意味されている。図５（およびその後の同様の図面）における水平の破線は、任意の都合の良い基準電圧レベル（例えば、ＴＸデータ出力信号の差動または相補的形式の共通モード電圧）に対応し得る。差動信号または相補的な信号の共通モード電圧は、このような差動信号または相補的な信号の２つの相補的成分の間の中間の電圧である。このような共通モード電圧は、任意の電圧値を有し得る。しかしながら、便宜上、本明細書においては、図５およびその後の同様の図面における破線の基準電圧は、０ボルトであると想定され得る。「基本電圧レベル」を有する、図５における領域ＡでのＶｏｕｔの議論を続けると、領域Ａにおいて、Ｖｏｕｔおよび破線の基準電圧の間の電圧差の大きさ（絶対値）は、Ｖｏｕｔが基準電圧を下回った直後のもの（図５における領域Ａの右側）ほどは大きくないということがわかる。次の段落においてより詳細に議論されるように、（破線の基準電圧を下回る降下の直後の）このより大きな電圧差の大きさは、余分なエンファシスまたはプレエンファシスの領域である。Ｖｏｕｔが、（例えば、領域Ａにおいて）このようなプレエンファシスを有しない場合、Ｖｏｕｔは、その「基本レベル」にあると称され得る。Ｖｏｕｔのこの基本的なレベルに対して用いられ得る別の用語は、「デエンファシスレベル（ｄｅ−ｅｍｐｈａｓｉｓ ｌｅｖｅｌ）」または「デエンファシス（ｄｅ−ｅｍｐｈａｓｉｓ）」であり得る。
【００３０】
図６は、図４の繰り返しであるが、Ｄ０＝０およびＤ１＝１の場合に、回路１００がどのようにして動作するかを示している。データのこの状態は、スイッチＳ０およびＳｐ１を閉じ、Ｓ１およびＳｐ０を開く。また、これは、（上述された図５と同様に）図７における領域Ｂに対応している。要素１１０から接地まで流れる様々な電流の流れ（鎖線）、および、要素１２０から接地まで流れる様々な電流の流れ（単純な破線）をトレースすることにより、以下の関係が、回路１００のこの動作状態に当てはまることを見ることができる。
Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎ＝−１＊（Ｉ＋Ｉｐ）Ｒ
また、この動作状態において、ＶｔｐがほぼＶｈに等しく、そして、ＶｔｎがほぼＶｌに等しいということに留意されたい。
【００３１】
図７における領域Ｂは、図６に対して上述されたデータ状態の種類が、どのようにしてＶｏｕｔが「エンファシスが行われた値」、「エンファシスが行われた電圧値」、「エンファシスが行われたレベル」、「プレエンファシスのレベル」または「プレエンファシス」の−（Ｉ＋Ｉｐ）＊Ｒを有するかを示している。「エンファシスが行われたレベル」により、（移行Ｐの右の）領域Ｂにおいて、Ｖｏｕｔが余分なエンファシス（プレエンファシス）を有することが意味されている。このプレエンファシスの大きさの測定は、領域ＡおよびＢにおける（破線の基準電圧に対する）Ｖｏｕｔの絶対値の間の差によって与えられる。基準に対する絶対値におけるこの差は、Ｉｐの２倍である。
【００３２】
図８は、ここでもまた、図２および図４の繰り返しであるが、Ｄ０＝０およびＤ１＝１の場合に、回路１００がどのようにして動作するかを示している。データのこの状態は、スイッチＳ０およびＳｐ１を閉じ、そして、スイッチＳ１およびＳｐ０を開く。また、これは、（上述された図５および図７と同様に）図９における領域Ｃに対応している。要素１１０から接地までの様々な電流の流れ（鎖線）、および、要素１２０から接地までの様々な電流の流れ（単純な破線）をトレースすることにより、以下の関係が、回路１００のこの動作状態に当てはまるということを見ることができる。
Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎ＝−１＊（Ｉ−Ｉｐ）Ｒ
また、この動作状態において、ＶｔｐはほぼＶｈに等しく、そして、ＶｔｎはほぼＶｌに等しいということに留意されたい。
【００３３】
図９における領域Ｃは、図８に対して上述されたデータ状態の種類が、どのようにしてＶｏｕｔが基本値−（Ｉ＋Ｉｐ）＊Ｒにシフトすることを引き起こすかを示している。ここでもまた、基本値により、（領域Ａと同様に）領域Ｃにおいて、Ｖｏｕｔは、（領域ＢにおいてＶｏｕｔが保有していたように）余分なエンファシス（プレエンファシス）をなんら保有しないことが意味されている。
【００３４】
図４〜９等のなんらかの図面において示されているわけではないが、当業者であれば、回路１００のさらに別の動作状態、すなわち、Ｄ０＝１およびＤ１＝０である状態が、存在することを理解することができる。示され、記載されたことから、当業者であれば、この動作状態において、スイッチＳ１およびＳｐ０が閉じられ、そして、スイッチＳ０およびＳｐ１が開かれることを理解することができる。当業者であれば、この動作状態は、Ｖｏｕｔが（Ｉ＋Ｉｐ）＊Ｒに等しくなること（すなわち、図５、７、９等における、（Ｉ＋Ｉｐ）＊Ｒに等しい量だけ水平の破線の上方に存在する値を有すること）を引き起こすということを理解することができる。これは、ここでもまた、プレエンファシスの効果を示すＶｏｕｔの状態である。
【００３５】
上述した公知の回路およびプレエンファシスの一部のさらなる特徴（または特徴付け）は、以下の通りである。この回路において、ＴＸ出力電圧スイング（最大の電圧の偏位）は、以下の関係によって与えられる。
ＶＯＤ＝２＊（Ｉ＋Ｉｐ）＊Ｒ
ＴＸイコライゼーション比は、以下の関係によって与えられる。
ＲＥＱ＝２＊［（Ｉ＋Ｉｐ）Ｒ−（Ｉ−Ｉｐ）Ｒ］／ＶＯＤ
＝２＊Ｉｐ／（Ｉ＋Ｉｐ）
総ドライバ電流は、以下の関係によって与えられる。
Ｉｔｏｔａｌ＝Ｉ＋Ｉｐ
この公知のアーキテクチャの利点は、これが、所与のＲＥＱに対する最も電力効率の良いアーキテクチャであるということである。しかしながら、本開示は、このアーキテクチャの制限を扱い、このことは、次の段落において記載される。
【００３６】
図１０は、Ｄ０およびＤ１が１１から０１に移行する（すなわち、Ｄ０が１から０に変化し、他方でＤ１が１のままである（図７におけるＢにおいて示される状態に類似））場合に、ＶｔｐがＶｌからＶｈに跳躍する必要があるということを示している。これは、例えば、図４において、Ｖｔｐが閉じたスイッチ１２２ａおよび１１２ｂを介してＶｌに直接的に接続され、他方で、図６において、Ｖｔｐが閉じたスイッチ１２２ａおよび１１４ａを介してＶｈに直接的に接続されるという事実を比較することによって見ることができる。また、Ｖｔｎは、電圧変化を突然に逆転させる必要がある（すなわち、図４（スイッチ１１２ａおよび１２２ｂが閉じられている）に示されているＶｈから、図６（スイッチ１２２ｂおよび１１４ｂが閉じられている）に示されているＶｌに逆転させる必要がある）。
【００３７】
電流ソース１２０および１２６のそれぞれは、それのなんらかの寄生キャパシタンス１８０または１８６にそれぞれ必然的に関連付けられている。このような寄生キャパシタンスＣｐは、上で必要とされたＶｔｐおよびＶｔｎの高速の移行を制限するか、または、それに対して不都合なものである。Ｉｐからの電流の部分は、Ｃｐを放電するために必要とされる。これは、レジスタＲ（１３０）にわたる正味の電流の流れが少なく、そして、これが、プレンエンファシスのランプアップにつながる（すなわち、図７においてＰによって識別された移行またはランプは、実際には、図示されているほどには、または、所望のようには、急峻でも、強くもない）ということを意味している。要約すると、ＶｔｐおよびＶｔｎのメモリ効果（またはＶｔｐおよびＶｔｎに関連する寄生キャパシタンス）に起因して、より高いデータレートにおいて、ＴＸイコライゼーションに対して不利な性能上のインパクトが存在する。
【００３８】
Ｄ０およびＤ１が、（例えば、図９における領域Ｃのように）０１から００に移行する場合、Ｖｔｐは、ＶｈからＶｌに跳躍する必要がある（図６（Ｖｔｐは、閉じたスイッチ１２２ａおよび１１４ａを介して、Ｖｈに接続される）を、図８（Ｖｔｐは、閉じたスイッチ１２４ａおよび１１４ｂを介して、Ｖｌに接続される）と比較のこと）。また、Ｖｔｎは、ＶｌからＶｈまでの突然の逆の電圧変化を必要とする（ここでもまた、図６（Ｖｔｎは、閉じたスイッチ１２２ｂおよび１１４ｂを介して、Ｖｌに接続される）を、図８（Ｖｔｎは、閉じたスイッチ１１４ａおよび１２４ｂを介して、Ｖｈに接続される）と比較されたい）。しかしながら、この場合において、寄生キャパシタンスＣｐ（１８０および１８６）への充電電流は、実際には、Ｒ（１３０）にわたる電流を低減することに役立つ。Ｒにわたる低減された電流は、図９におけるランプまたは移行Ｑを生成するために必要とされるものである。よって、この場合において、寄生キャパシタンスＣｐは、ランプＱの所望の急峻性に対して不利な効果を有しない。
【００３９】
本開示に従うと、ドライバ回路が動作しているシリアルデータ信号のデータレート（ビットレート）が、所定の閾値のデータレートよりも大きいか、または、所定の閾値のデータレートよりも小さいかに応じて、回路１００にアーキテクチャが類似しているものであり得るＴＸドライバ回路は、２つの異なるモードにおいて動作され得る。このような閾値データレートの例は、６Ｇｂｐｓであり得る。しかしながら、これは、単なる例であり、この閾値は、本開示に従うその他の実施形態においては、６Ｇｂｐｓよりも大きいか、または、６Ｇｂｐｓよりも小さいものであり得ることが、強調される。本明細書中では、便宜上、上述した「第１の」モードは、データレートが上述した閾値データレートよりも大きい場合に用いられるモードであり、そして、上述した「第２の」モードは、データレートが閾値データレートよりも小さい場合に用いられるモードである。いわゆる第１のモードが、示され、記載される。その後、いわゆる第２のモードが、示され、記載される。
【００４０】
図１２は、本開示に従うドライバ回路２００の例示的な実施形態を示している。ドライバ２００のアーキテクチャ（全体または一般的な回路配置）は、ドライバ１００のアーキテクチャと同じものであり得る。そして、これの結果、図１２における各要素は、図２における対応する要素の参照番号から１００だけ増加された参照番号を有する。このように、ドライバ２００のアーキテクチャは、ドライバ１００のアーキテクチャと同じなので、このアーキテクチャの先の方の（ドライバ１００の文脈における）記載は、ドライバ２００に対してもまた、当てはまる。よって、本明細書中では、ドライバ２００に対して、この記載の全てを必ずしも繰り返さない。動作の相違および制御の相違のみが、以下で議論される。
【００４１】
図１２は、電流ソース２１０および２１６のそれぞれに関連付けられた電流をＩ＋Ｉｐとして示しており、そして、電流ソース２２０および２２６のそれぞれに関連付けられた電流を２＊Ｉｐとして示しているということに留意されたい。ＩおよびＩｐの値は、それらが図２においてそうであったように、図１２において同じであり得る。ドライバ回路２００は、ここで記載されている第１のモードにおいて動作する場合に、これらの電流ソース強度を有し得る。後で記載される第２のモードにおいて、全ての電流ソース強度は、図２におけるものと同じであり得る（第１のモードおよび第２のモードの間における、この（またはその他のなんらかの）態様における、変化する電流ソースの強度は、オプションであるが、この特定の変化は、第１のモードおよび第２のモードにおける回路の性能の間の比較を本明細書中で議論することを容易にするという利点を有する）。
【００４２】
回路１００と比較して回路２００の基本的なアーキテクチャに影響を与えるものではないが、ポストタップスイッチ２２２ｂおよび２２４ｂは、ここでは、図１２においてはＳｐ２およびＳｐ３というラベルを付されていることに留意されたい。これは、スイッチ２２２ｂは、必要に応じて、スイッチ２２２ａとは別に制御され得るということを意味し、そして、スイッチ２２４ｂは、必要に応じて、スイッチ２２４ａとは別に制御され得るということを意味する。換言すると、ドライバ２００、スイッチ２２２ａおよび２２２ｂは、もはや、必ずしも（ドライバ１００においてそうであったように）タンデムに制御されず、そして、スイッチ２２４ａおよび２２４ｂもまた、必ずしも（ドライバ１００においてそうであったように）タンデムに制御されない。
【００４３】
図１３は、ドライバ２００を介して伝送されるべきシリアルデータ信号に基づいて、ドライバ２００を制御するための回路２５０の例示的な実施形態を示している。回路２５０は、先に記載された回路１５０（図３）となんらかの類似性を有し得るので、図３における要素に類似している図１３における要素は、（ここでもまた）図３における類似した要素の参照番号から１００だけ増加された参照番号を有する。図３および図１３の間で、このような要素および動作の類似性が存在する範囲で、図３の先の方の記載は、図１３に対しても適用され、それ故、図１３に対しては、記載が必ずしも明示的に繰り返されないということが、理解されるべきである。以下では、回路２５０が回路１５０とはどのようにして異なっているのかについて、もっぱら焦点を当てる。
【００４４】
回路２５０は、スイッチＳｐ０、Ｓｐ１、Ｓｐ２、Ｓｐ３のそれぞれの別々の制御のための電位を含む。特に、スイッチＳｐ０は、マルチプレクサ回路（「ｍｕｘ」）２７０の出力信号によって制御され、スイッチＳｐ１は、ｍｕｘ２７２の出力信号によって制御され、スイッチＳｐ２は、遅延回路２６０の出力Ｄ１によって制御され、スイッチＳｐ３は、インバータ回路２６２（遅延要素２６０の出力信号のロジックの反転である出力信号を生成する）の出力信号によって制御される。
【００４５】
ｍｕｘ２７０は、２つの選択可能な入力を有する。これらの選択可能な入力のうちの１つは、インバータ２５２によるロジックの反転の後のＤ０（すなわち、回路２５０に適用されるシリアルデータ信号）である。ｍｕｘ２７０に対するその他の選択可能な入力は、インバータ２６２の出力信号である。また、ｍｕｘ２７０は、選択制御入力（すなわち、図１３における「モード制御」というラベルを付された信号）を有する。このモード制御信号のバイナリロジック状態は、その２つの選択可能な入力のうちのいずれをｍｕｘ２７０がその出力信号として選択するかを決定する。例えば、議論されている例示的な実施形態において、モード制御信号は、回路の第１の動作モードにおいては、ロジック１であり得、そして、回路の第２の動作モードにおいては、ロジック０であり得る。ロジック１の選択制御信号値は、ｍｕｘ２７０が、Ｄ０のロジックの反転を出力することを引き起こす（逆に、ロジック０の選択制御信号値は、ｍｕｘ２７０が、インバータ２６２の出力信号を出力することを引き起こす）。
【００４６】
また、ｍｕｘ２７２は、２つの選択可能な入力（すなわち、Ｄ０およびＤ１のそれぞれ）を有する。ｍｕｘ２７２の選択制御入力信号は、ここでもまた、モード制御信号である。このように、（現在議論されている第１のモードにおけるように）モード制御が１である場合、ｍｕｘ２７２は、その出力信号としてＤ０を選択する。（逆に、モード制御がロジック０である場合、ｍｕｘ２７２は、その出力信号としてＤ１を選択する）。
【００４７】
図１４は、図１２におけるスイッチＳ０、Ｓ１、Ｓｐ０、Ｓｐ１、Ｓｐ２、Ｓｐ３のそれぞれが、現在記載されている第１のモード（すなわち、モード制御がロジック１である場合）においてＤ０およびＤ１の値の可能な各組み合わせに対応して、回路２５０によってどのようにして制御されるのかを示す表である。例えば、この表の第１のラインは、Ｄ０が１であり、かつ、Ｄ１が１である場合に、回路２５０が、図１２における回路２００を制御することにより、スイッチＳ１、Ｓｐ１、Ｓｐ２を閉じ、そして、スイッチＳ０、Ｓｐ０、Ｓｐ３を開くということを示している。これは、Ｖｏｕｔ（すなわち、図１２におけるＶｏｐとＶｏｎとの差）が、（Ｉ−Ｉｐ）＊Ｒに等しいということを引き起こす。図１４の表における最後の（最も右の）列は、図１２におけるドライバ２００のポストタップ部分（すなわち、要素２２０，２２２，２２４，２２６）が、Ｖｏｕｔに対して有効に寄与しているかを示している。図１４における第１のラインにおいて指定されている状態のもとで、最後の列における「はい」は、ポストタップ回路が、Ｖｏｕｔに寄与しているということを示す。これは、これらの状態のもとで、スイッチＳｐ１およびＳｐ２が閉じられるという事実から見ることができ、これは、ソース２２０からシンク２２６までのドライバ２００およびレジスタ２３０を介する「完成した」回路パスが存在するということを意味する。
【００４８】
ここで第２の例に移ると、図１４における第２のラインは、Ｄ０が０であり、かつ、Ｄ１が１である場合に、回路２５０が、回路２００を制御することにより、スイッチＳ０、Ｓｐ０、Ｓｐ２を閉じ、そして、スイッチＳ１、Ｓｐ１、Ｓｐ３を開くということを示している。回路２００におけるレジスタ２３０の１つの側におけるポストタップスイッチ（Ｓｐ０およびＳｐ２）の両方は閉じられるので、ポストタップ電流（２＊Ｉｐに等しい）は、レジスタ２３０を完全にバイパスすることができ、そして、それを行う（すなわち、この全ポストタップ電流は、レジスタを通って流れずに、ソース２２０からシンク２２６に流れ得る）。よって、ポストタップ電流は、Ｖｏｕｔの結果電圧に寄与せず、その値（−（Ｉ＋Ｉｐ）＊Ｒ）は、メインタップ回路要素２１０、２１２、２１４、２１６における電流だけの結果である。よって、「いいえ」が、図１４の第２のラインにおける最後の列に存在する。
【００４９】
図１４の第２のラインにおいて示されている状態が、この図面における第１のラインにおいて示されている状態を有するＵＩの直後に続くＵＩにおいて生じ得るということは明らかであり得る。このようなＵＩのシーケンスが生じたと想定した場合、図１４は、その左側に沿って、図１４の表における第１のラインからこの表の第２のラインに移動する矢印ＰＲＥ１によって、Ｖｏｕｔが、「プレエンファシス移行」と称され得るもの、または、「プレエンファシスランプ」と称され得るものを有すること（例えば、図７における移行またはランプＰに類似）を引き起こすということを示している。しかしながら、図７における移行Ｐとは異なり、図１４におけるランプＰＲＥ１は、エンドポイントのＶｏｕｔ値（すなわち、−（Ｉ＋Ｉｐ）＊Ｒ）の決定に対し、ドライバ２００のポストタップ部分が電流に実質的に寄与することなしに生じる。ＰＲＥ１における移行は、そのエンドポイントのＶｏｕｔは、図７における破線の基準のような基準電圧からの余分のまたはプレエンファシス距離を含むので、「プレエンファシス」ランプまたは移行と称される。このプレエンファシス電圧距離は、Ｖｏｕｔのより基本的なレベル（すなわち、異なるデータ値を有するビットの直後に続くものではない任意のビットに対するＶｏｕｔのレベル）の基準電圧からの距離よりも大きいので、「余分（ｅｘｔｒａ）」である。任意の所与の方向におけるプレンファシスは、１ビットまたは１つのＵＩよりも長くは続かないということに留意されたい。
【００５０】
図１４における第３のラインは、Ｄ０およびＤ１の両方が０である場合に、回路２５０が、回路２００を制御することにより、スイッチＳ０、Ｓｐ０、Ｓｐ３を閉じ、そして、スイッチＳ１、Ｓｐ１、Ｓｐ２を開くということを示している。図１４における第２のラインと比較すると、この第３のラインの状態は、ポストタップ電流２＊Ｉｐが、再び、レジスタ２３０を介して流れることを引き起こす。しかしながら、このレジスタ２３０を介するポストタップ電流の流れは、レジスタを介するメインタップ電流の流れ（Ｉ＋Ｉｐ）の方向とは反対である。これは、図１４のライン３におけるＶｏｕｔが、ライン２におけるＶｏｕｔに対して２＊Ｉｐ＊Ｒだけ上昇することを引き起こす。この比較は、ライン３が、（全く可能であるように）ライン２のＵＩの直後に続くＵＩを表すことを想定している。この想定を続けると、図１４における矢印ＤＥ１は、ライン２からライン３のＶｏｕｔにおける「デエンファシス移行」または「デエンファシスランプ」と称され得るものを示す。用語「デエンファシス」は、これが、余分なまたはプレエンファシス電圧（エネルギー）を含むＶｏｕｔのレベルから、このような余分な電圧を含まない（そして、このことから、本明細書中のある箇所では、より「基本的」な電圧であると称されていた）Ｖｏｕｔのレベルまでの移行またはランプであるので、（ここでもまた）用いられている。ＤＥ１は、図９における移行またはランプＱのようなものである。
【００５１】
図１４における第４のラインは、Ｄ０が１であり、かつ、Ｄ１が０である場合に、回路２５０が、回路２００を制御することにより、回路２５０が、回路２００を制御することにより、スイッチＳ１、Ｓｐ１、Ｓｐ３を閉じ、そして、スイッチＳ０、Ｓｐ０、Ｓｐ２を開くということを示している。スイッチＳｐ１およびＳｐ３の両方が閉じられるという事実は、ポストタップ電流（２＊Ｉｐ）の全てが、レジスタ２３０をバイパスするということを意味する。換言すると、ポストタップ回路は、図１４のライン４においてＶｏｕｔをそのエンドポイント電圧（（Ｉ＋Ｉｐ）＊Ｒ）に駆動するために、有意に寄与しない。よって、このラインに対する「いいえ」が、この図面の右側の列において存在する。
【００５２】
図１４におけるライン４が、ライン３のＵＩの直後に続くＵＩにおいて生じたと想定した場合、図１４における矢印ＰＲＥ２は、この電圧が−（Ｉ−Ｉｐ）＊Ｒから（Ｉ＋Ｉｐ）＊Ｒに移行した際に、Ｖｏｕｔにおいて別の「プレエンファシス移行」または「プレエンファシスランプ」が生じることを示している。前と同様に、このような「プレエンファシス」ランプまたは移行は、余分なまたはプレエンファシス電圧を含むＶｏｕｔで終端するものである（この場合、図１４のライン１におけるもののような、関連するより「基本的」な電圧レベル（Ｉ−Ｉｐ）＊Ｒよりも大きい）。
【００５３】
図１４における５番目のラインは、１番目のラインの繰り返しである。５番目のラインが、４番目のラインの直後にＵＩにおいて起こった場合には、矢印ＤＥ２は、その電圧が（Ｉ＋Ｉｐ）＊Ｒから（Ｉ−Ｉｐ）＊Ｒまで下がる場合のＶｏｕｔにおける別の「デエンファシス移行」または「デエンファシスランプ」の発生を示す。前述のデエンファシスランプＤＥ１の場合のように、これは、レジスタ２３０を通る使用に再び切り換えられたポストタップ電流２＊Ｉｐの結果であるが、レジスタを通る電流の流れの方向はメインタップ電流の流れの方向と反対である。このことは、メインタップ電流Ｉ＋Ｉｐからポストタップ電流２＊Ｉｐを減算することをもたらす。このことは、２＊Ｉｐ＊Ｒに等しいＶｏｕｔにおいて、ライン４における（Ｉ＋Ｉｐ）＊Ｒの「プレエンファシス」Ｖｏｕｔレベルから、ライン５におけるより基本的なまたは「デエンファシス」な（Ｉ−Ｉｐ）＊Ｒのレベルまでの減少を生成する。
【００５４】
図１４における矢印ＰＲＥ３は、２つの連続的なＵＩにおいて発生し得る別のデータシーケンスの可能性を示す。これはライン２からライン４への移行である。移行ＰＲＥ３は、別の「プレエンファシス移行」または「プレエンファシスランプ」である。なぜならば、Ｖｏｕｔ（（Ｉ＋Ｉｐ）＊Ｒ）の端部点の値は、余分な電圧またはプレエンファシス電圧（すなわち、関連するより基本的なデエンファシス電圧（０ボルトのラインと同一の側に存在するが、０ボルトのラインにいくぶん近い）よりも、図５、７または９の０ボルト破線の基準レベルから遠い）を含むからである。図１４の矢印ＰＲＥ４は、なお別の「プレエンファシス移行」または「プレエンファシスランプ」を示し、これは、ＰＲＥ３とは反対方向の移行またはランプであるが、そのほかはＰＲＥ３に類似している。図１４の右側の列における「いいえ」という入力は、ランプＰＲＥ３およびＰＲＥ４の両方が、ポストタップ回路からのいかなる寄与も必要とせずに端部点電圧に達することを示していることに留意されたい。同じことがランプＰＲＥ１およびＰＲＥ２に対しても真であることが既に示されている。従って、本開示に従うと、回路２００のポストタップ部分は、いかなるプレエンファシス移行またはランプを駆動するためにも使用されない。回路２００のポストタップ部分は、ＤＥ１またはＤＥ２のようにデエンファシス移行またはランプを駆動するためにのみ使用される。
【００５５】
プレエンファシスＶｏｕｔランプＰＲＥ１の全体のサイズ（大きさ、絶対値）は、プレエンファシスＶｏｕｔランプＰＲＥ２の全体のサイズと同一である。プレエンファシスＶｏｕｔランプＰＲＥ３およびＰＲＥ４は、それぞれ、全体のサイズ（大きさ、絶対値）においてＰＲＥ１およびＰＲＥ２ランプよりも２＊Ｉｐ＊Ｒだけ大きい。ＤＥ１およびＤＥ２ランプの全てのサイズ（大きさ、絶対値）は、２＊Ｉｐ＊Ｒである。
【００５６】
ドライバ２００の動作のいわゆる第１のモードの前述の論議から、負荷レジスタ２３０（Ｒ）は、メインタップ電流、またはメインタップ電流とポストタップ電流との間の電流差のいずれかをとることが理解される。Ｒを経由する加算電流の流れはない。ポストタップ回路は、いかなるプレエンファシスランプを駆動するためにも有効に使用されない。このことは、プレエンファシスランプの所望の高速度におけるポストタップ回路寄生キャパシタンスの悪影響を防ぐ。ポストタップ回路は、デエンファシスランプを駆動するためにのみ使用され、その間に、ポストタップ回路の寄生キャパシタンスは、所望の高速ランプを達成することに役立つ。
【００５７】
ここで、（より低いシリアルデータビットレートを有するシリアルデータ信号に対して使用される）ドライバ回路２００を動作する第２のモードを参照する。図１５は、回路２００を再び示すが、要素２１０、２１６、２２０、および２２６における電流の値が異なる。これらの異なる値は、図２の場合と同一である。回路２００を動作する第２のモードは、図２の回路に対して前述したモードと類似であるので、図１５において示されるように、図２の電流値を用いることは、回路２００を動作する第２のモードの以下の論議において図１５を用いることを容易にする。これらの図２および図１５の電流値は、また、図１４における回路２００を動作する第１のモードに対して示される条件と同一の全てのシリアルデータ信号条件のもとでＶｏｕｔの同一の値を生成する。これらの図２／図１５の電流値は、また、結果として、回路２００の動作の第１のモードと第２のモードとの比較を容易にする。図１５に示される回路は図１２に示される回路と同一であるが、参照番号２００’は、時々、区別がなされる必要がある場合に図１５に示される回路に対して使用され得る。他方、参照番号２００は、図１２および図１５の回路（この回路は同一の回路であるか、同一の回路であり得るので）に対して一般的であることが理解される。また、回路２５０は、好適には、回路２００を動作する第１のモード（図１２および１４）または回路２００を動作する第２のモード（図１５および１６）のいずれかで回路２００（図１２または図１５）を制御するために使用されることが理解される。（前述したように、第１の動作モードと第２の動作モードとを変化させる場合に、電流ソース２１０、２１６、２２０および２２６の強度を（例えば、図１２と図１５との間で）変化させることは、オプションの可能性である。所望される場合には、行われ得る。所望されない場合には、動作モードは、電流ソースの強度において影響または変化を与えないように選択および／または変化され得る）。
【００５８】
（例えば、上記の第１のモードが典型的に使用される場合のビットレートと比較して低いビットレートを有するシリアルデータ信号に対して）第２のモードで回路２００を動作することが所望される場合には、図１３のモード制御信号はロジック０に設定される。このことは、ｍｕｘ２７０にインバータ２６２の出力信号を出力させ、ｍｕｘ２７２にＤ１を出力させる。結果として、回路２００のスイッチＳｐ１およびＳｐ２は、回路２５０から同一の制御信号を受信するので、第２のモードの選択（モード制御がロジック０に等しい）は、スイッチＳｐ１およびＳｐ２をタンデムに動作させる。同様に、スイッチＳｐ０およびＳｐ３は、回路２５０から同一の制御信号を受信するので、第２のモードの選択は、スイッチＳｐ０およびＳｐ３をタンデムに動作させる。このことは、第２のモードにおいて、回路２００は、図３の回路１５０によって制御される場合の図２の回路１００に同一に動作することを意味する。
【００５９】
図１６は、（図１５に示される電流ソースを用いて）回路２００の動作が第２のモードである点を除いて図１４とほぼ類似している。図１６のプレエンファシスランプＰＲＥ１’〜ＰＲＥ４’のそれぞれが、図１４において、対応するように番号付けされたプレエンファシスランプＰＲＥ１〜ＰＲＥ４にほぼ類似している。しかし、図１６において、各プレエンファシスランプが、回路１００に対してより完全に上記で説明されたメインタップおよびポストタップの両方を用いて生成されるが、図１４においては、メインタップのみがプレエンファシスランプに対して使用される。従って（既に説明されたように）、図１４が使用されるシリアルデータ信号ビットレートに対して、これらのプレエンファシスランプは、図１４のプロトコルを用いると、図１６のプロトコルが代わりに使用される場合よりも、より速く（鋭く、強く）なり得る。
【００６０】
図１６のデエンファシスランプＤＥ１’およびＤＥ２’のそれぞれは、対応するように番号付けされた図１４のデエンファシスランプＤＥ１およびＤＥ２にほぼ類似し得る。
【００６１】
図１７は、本開示に従って、２００および２５０のような回路を含み得る集積回路（「ＩＣ」）上にあるより大きなコンテキストの例示的な実施形態を示す。従って、例えば、図１７は、ＩＣ３００に対して（例えば、図１の１０のような通信チャネル上に）駆動されるシリアルデータ信号が最初にプレドライバ回路３１０に適用され得ることを示す。回路３１０は、（例えば、図１３の場合のような）構成可能ロジック回路２５０への適用のためのシリアルデータ信号を強化および調整し得る。ＩＣ３００上のプログラム可能メモリ回路３２０は、上記のモード制御信号を生成し、このモード制御信号は、回路２５０が上記の第１のモードまたは上記の第２のモードで動作するように回路２００を制御するかを決定するために使用される。例えば、メモリ要素３２０は、ＩＣ３００が、次の「通常モード」または「ユーザモード」動作のために最初に初期化される場合にはロジック１またはロジック０のいずれかにプログラムされる、いわゆる構成ランダムアクセスメモリ（「ＣＲＡＭ」）要素である（例えば、このような初期化が行われるまでシリアルデータ信号は処理されず、このような初期化の後、ＩＣ３００は、通常モードに入り、その後シリアルデータ信号を処理し得る）。
【００６２】
回路２５０は、ドライバ回路２００における様々なスイッチへの適用のために、図１３に示される６個の出力信号（「Ｓ１へ」、「Ｓ０へ」、「Ｓｐ０へ」、「Ｓｐ１へ」、「Ｓｐ２へ」、そして「Ｓｐ３へ」）を生成する。これらの信号は、モード制御信号によって選択されるモードに従う、入力シリアルデータ信号に基づいている。ドライバ２００は、適切なプレエンファシスを有するシリアルデータ信号を出力することによって回路２５０からのこれらの信号に応答する。
【００６３】
本開示の特定の起こり得る方法の局面の例示的な実施形態が図１８ａ−ｃ（時に全体で図１８と称される）に示される。４００において、シリアルデータ信号のビットレータが閾値シリアルデータビットレートより大きいか、または小さいかに関する決定が為される。この決定の結果が、「より小さい」である場合には、制御は４００から４５０に進み、これは上述の「第２のモード」に従う継続した動作を引き起こす。他方、本決定の結果が「より大きい」である場合には、制御は４００から４１０に進む。このことは、前述の「第１のモード」に従う継続した動作を引き起こす。
【００６４】
４１０において、ビットのデータ値が直前のビットのデータ値と同一であるか否かに関して決定がなされる。この決定の結果が「はい」である場合に、制御４１０から４２０に進む。他方、この決定の結果が「いいえ」である場合に、制御は４１０から４３０に進む。
【００６５】
４２０において、シリアルデータ出力信号は、第２の電流によって低減された第１の電流に基づいて生成される。制御は、４４０に進み、その後、次に続くシリアルデータビットに対する継続した動作のために４１０に戻る。
【００６６】
代替的に、４３０において、シリアルデータ出力信号は、第２の電流に関連することなしに、第１の電流に基づいて生成される。その後、制御は、４４０に進み、その後、次に続くシリアルデータビットにおける継続した動作のために４１０に戻る。
【００６７】
ここで、「第２のモード」を考慮すると、４５０において、ビットのデータ値が、直前のビットのデータ値と同一であるか否かに関する決定がなされる。この決定の結果が「はい」の場合には、制御は、４５０から４６０に進む。他方、この結果が「いいえ」の場合には、制御は、４５０から４７０に進む。
【００６８】
４６０において、シリアルデータ出力信号は、第２の電流によって低減された第１の電流に基づいて生成される。その後、制御は、４８０に進み、その後、次に続くシリアルデータビットにおける継続した動作のために４５０に戻る。
【００６９】
代替的に、４７０において、シリアルデータ出力信号は、第２の電流によって増大された第１の電流に基づいて生成される。制御は、４８０に進み、その後、次に続くシリアルデータビットにおける継続した動作のために４５０に戻る。
【００７０】
結果として、本発明は、大部分がポストタップ回路に関して例示的に説明されてきたが、本発明は、プレタップ回路にも等しく適用可能である。ポストタップ回路は、直前の（前の）入力ビットに基づいて電流出力を選択的に修正する。プレタップ回路は、直後の（後の、次の）入力ビットに基づいて現在の出力ビットを選択的に修正する。現在のビットに対する修正の性質は、これらの修正が、ポストタップに基づくかまたはプレタップに基づくかにかかわらず基本的に同一であり得（基本的に類似の回路によって達成され得る）、本開示に従って、同一の原理が、より高速の復元のための高データレートにおいてレジスタ（２３０など）を通る電流を加算することを避けるためにいずれの場合においても採用される。
【００７１】
プレタップの代替案のさらなる例示として、図１９は、プレタップの場合における回路２００／２００’を制御する回路２５０’の例示的な実施形態を示す。図１９に示されるように、メインタップ信号は、ここで、遅延回路要素２６０の出力信号であり、プレタップ信号は、遅延回路要素２６０に対するシリアルデータ入力である。回路２００／２００’におけるメインタップスイッチＳ０およびＳ１は、反転された信号および反転されていない信号によって、それぞれ制御される（インバータ２５２は、反転したメインタップ信号を生成する）。前のように、これらのスイッチ（Ｓ０およびＳ１）は、レジスタ２３０を通るより大きな（メインタップ）電流の切り替えを制御する。レジスタ２３０を通る（または少なくとも関連する）より小さなプレエンファシス／デエンファシス電流スイッチＳｐ０、Ｓｐ１、Ｓｐ２およびＳｐ３は、どの「モード」で回路２５０が動作しているかに依存して様々に制御される。例えば、高データレートの「第１のモード」において、モード制御信号は、ｍｕｘ２７０’に、スイッチＳｐ０を制御する出力として反転したメインタップ信号を選択させる。同様に、第１のモードにおいて、モード制御信号は、ｍｕｘ２７２’に、スイッチＳｐ１を制御するために反転していないプレタップ信号を選択させる。他方、低データレートの「第２のモード」において、モード制御信号は、ｍｕｘ２７０’に、スイッチＳｐ０を制御する出力として反転したプレタップ信号を選択させ、同様に、モード制御は、ｍｕｘ２７２’に、スイッチＳｐ１を制御するために反転していないプレタップ信号を選択させる。全ての場合（すなわち、第１のモードおよび第２のモードの両方）において、スイッチＳｐ２は、プレタップ信号によって制御され、スイッチＳｐ３は、反転したプレタップ信号によって制御される。（プレタップ信号は、インバータ２６２によって反転される）。
【００７２】
本開示の目的のために、図１９に示されるようなプレタップ回路は、前述のポストタップ回路と同様に動作することが本議論（および本明細書の前述の議論）から理解される。特に、以下の声明は、プレタップの場合およびポストタップの場合の両方に対して真であり、その声明とは（１）低データレートの「第２のモード」において、２つの連続するビットが異なる場合には、これらのビットによって制御される電流は、回路２００’のレジスタ２３０に加算されるが、これらの２つのビットが同一の場合には、これらのビットによって制御される電流が回路２００’のレジスタ２３０において減算される。（２）高データレートの「第１のモード」において、２つの連続するビットが異なる場合には、より大きなメインタップ電流のみが、回路２００のレジスタ２３０を通って流れる（より小さいポストタップまたはプレタップ電流はレジスタ２３０から分流される）が、これらの２つのビットが同一の場合には、これらのビットによって制御される電流が回路２００のレジスタ２３０において減算される。
【００７３】
前述の特定の局面をいくらか要約して（そしていくつかの点で拡張して）、本開示の特定の局面は、各ビットのデータ値が、シリアルデータ信号内の直前のビット（例えば、Ｄ１）のデータ値とは異なるシリアルデータ信号内の各ビット（例えば、Ｄ０）にプレエンファシスを与える回路（例えば、２００、２５０）に関する。ここで要約される回路は、各次のビットのデータ値を示す方向において、第１の電流（例えば、Ｉ＋Ｉｐ）を回路要素内で流す第１の回路（例えば、２１０、Ｓ０、Ｓ１、２１６、２５２）を含み得る。ここで要約される回路は、１つのビット（例えば、Ｄ０）が、１つのビットの直前のビットと同一のデータ値を有する条件に応答して、第１の電流とは反対の方向において該回路要素内に第２の電流を流す第２の回路（例えば、２２０、Ｓｐ０、Ｓｐ１、Ｓｐ２、Ｓｐ３、２２６、２６２、２７０、２７２）をさらに含み得る。ここで要約される回路は、該回路要素における正味の電流の流れ（例えば、（Ｉ＋Ｉｐ）−２＊Ｉｐ）の量および方向に基づいて、シリアルデータ出力信号（例えば、Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎ）を生成するための第３の回路をさらに含み得る。
【００７４】
上記で要約された回路において、上述の回路要素はレジスタ（例えば、２３０）を備え得る。さらに、上記で要約された回路において、第１の回路は、第１の電流（例えば、Ｉ＋Ｉｐ）を提供する第１の電流ソース回路（例えば、２１０、２１６）と、（２）ビットのデータ値が第１のバイナリ値を有する場合に、第１の方向にレジスタを通って流れるように第１の電流を方向付けるため、そして、ビットのデータ値が第２のバイナリ値を有する場合に、第１の方向の反対の第２の方向にレジスタを通って流れるように、第１の電流を方向付けるために、各次のビットのデータ値に応答する第１のスイッチング回路（例えば、Ｓ０、Ｓ１）とを含み得る。なお、さらに、上記で要約された回路において、第２の回路は、（１）第２の電流（例えば、２＊Ｉｐ）を提供する第２の電流ソース回路（２２０、２２６）と、（２）各次のビットおよび各次のビットの直前のビットのデータ値に応答して、１つのビットのデータ値が１つのビットの直前のビットのデータ値と異なる（例えば、Ｓｐ０およびＳｐ２の両方が閉じているか、またはＳｐ１およびＳｐ３の両方が閉じている）場合には、第２の電流が前記レジスタを流れることを防ぐ（例えば、Ｓｐ０およびＳｐ２の両方が閉じているか、またはＳｐ１およびＳｐ３の両方が閉じている）ことと、そうでない場合には、レジスタを通る第１の電流の流れの方向とは反対の方向に、レジスタを通って流れるように第２の電流を方向付ける（例えば、Ｓｐ１およびＳｐ２の両方が閉じているか、またはＳｐ０およびＳｐ３の両方が閉じている）こととを行う第２のスイッチング回路とを含み得る。
【００７５】
上記で要約された回路において、上述の第３の回路は、レジスタにわたる電圧差を示す出力接続（例えば、ＶｏｐおよびＶｏｎから外側に延びる矢印）を含み得る。
【００７６】
上記で要約された回路は、オプションで使用可能な第４の回路（例えば、０とラベルされ、モード制御が０のときに選択されるｍｕｘ２７０および２７２の入力）をさらに備え、第４の回路は、１つのビットが、１つのビットの直前のビットとは異なるデータ値を有する条件に応答して、第３の電流（例えば、図１２の２＊Ｉｐ、または可能性としては図１５のＩｐに修正される）を、回路要素中の前記第１の電流の流れと同一の方向で回路要素（例えば、２３０）中を流す。このような回路は、オプションで使用可能な第４の回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素（例えば、３２０）をなおさらに備え得る。あるいは、またはさらに、このような回路は、第２の電流（例えば、図１２の２＊Ｉｐまたは可能性としては図１５のＩｐに修正される）を提供する電流ソース回路（例えば、２２０、２２６）をさらに備え得、オプションで使用可能な第４の回路は、第３の電流を生成するために電流ソース回路から電流を経路指定するスイッチング回路（例えば、Ｓｐ０、Ｓｐ１、Ｓｐ２、およびＳｐ３）をさらに備え得る。
【００７７】
上記で要約された回路において、上述の電流（例えば、Ｉ＋Ｉｐ）は、上述の第２の電流（例えば、２＊Ｉｐ）よりも大きい大きさを有し得る。
【００７８】
他の局面のうちの特定の局面において、本開示は、各ビットのデータ値が、シリアルデータ信号内の直前のビット（例えば、Ｄ１）のデータ値とは異なるシリアルデータ信号内の各ビット（例えば、Ｄ０）にプレエンファシスを与える方法（例えば、図１８におけるような）に関し得る。このような方法において、１つのビットが、１つのビットの直前にあるビットと異なるデータ値を有する場合（例えば、図１８の４１０からの「いいえ」の結果）には、上記方法は、１つのビットのデータ値を示し（例えば、２３０を通るＩ＋Ｉｐの流れの方向はＤ０のデータ値を示す）、１つのビットの直前にあるビットのデータ値に関連することなしに（例えば、システム内の他の電流は２３０から分流される）生成される第１の電流（例えば、Ｉ＋Ｉｐ）に基づいて、１つのビットに対応するシリアルデータ出力信号ビット（例えば、Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎ）を生成する（例えば、図１８の４３０）ことを含み得る。さらにこのような方法において、１つのビットが、１つのビットの直前にあるビットと同一のデータ値を有する場合（例えば、図１８の４１０からの「はい」の結果）には、第２の電流によって低減された該第１の電流に基づいて、１つのビットに対応するシリアルデータ出力信号ビットを生成することを含み得る（例えば、２３０を流れる２＊Ｉｐは、２３０を通るＩ＋Ｉｐの流れの方向とは反対である）。
【００７９】
上記で要約された方法において、第２の電流は第１の電流の大きさよりも小さい大きさを有し得る（例えば、２＊ＩｐはＩ＋Ｉｐよりも小さい）。
【００８０】
上記で要約された方法において、第１の電流（例えば、Ｉ＋Ｉｐ）は、回路要素（例えば、２３０）における前記第１の電流の流れの方向によって１つのビット（例えば、Ｄ０）のデータ値を示し得る。
【００８１】
さらにこのような方法において、第１の電流（例えば、Ｉ＋Ｉｐ）は、第２の電流（例えば、２＊Ｉｐ）によって低減され、第２の電流は、回路要素内の第１の電流の流れの方向とは反対の方向で回路要素内を流れるようにされ得る。
【００８２】
本開示の特定の他の起こり得る局面を要約すると、シリアルデータ信号にプレエンファシスを与える回路（例えば、２００、２００’、２５０、２５０’）は、シリアルデータ信号内の各連続ビット（例えば、Ｄ０、またはプレタップ信号）に応答して、各連続ビットを示す第１の電流の流れ（例えば、２３０を通るＩ＋Ｉｐの流れの方向、あるいはＳｐ２またはＳｐ３を通る２＊Ｉｐの経路指定）を引き起こす第１の回路を含み得る。ここで要約される回路は、遅延ビットの連続（例えば、Ｄ１、またはメインタップ信号）を生成するために、該連続ビットを１単位間隔（「ＵＩ」）だけ遅延させる遅延回路（例えば、２６０）を含み得る。ここで要約される回路は、なお、さらに、各連続遅延ビットに応答して、各連続遅延ビットを示す第２の電流の流れ（例えば、Ｓｐ２またはＳｐ３を通る２＊Ｉｐの経路指定、あるいは２３０を通るＩ＋Ｉｐの流れの方向）を引き起こす第２の回路を含み得る。ここで要約される回路は、なお、さらに、電流の流れが組み合わされる場合に、シリアルデータ出力信号（例えば、Ｖｏｕｔ＝Ｖｏｐ−Ｖｉｎ）内の連続ビットが、（例えば、２３０において）組み合わされた電流の流れに基づくように、そして、電流の流れが組み合わされない場合には、シリアルデータ出力信号内の連続ビットが、（例えば、２３０において）該第１の電流の流れおよび該第２の電流の流れのうちの１つのみに基づくように、該第１の電流の流れおよび該第２の電流の流れを（１）（例えば、２３０において）組み合わせることと、（２）（例えば、２３０において）組み合わせないこととの間で選択を行う回路を含み得る。
【００８３】
ここで要約されるような回路において、選択を行う回路は、データ値が同一のバイナリ値を有する場合には、選択する回路が、（例えば、２３０において）第１の電流の流れおよび前記第２の電流の流れを組み合わせることを選択し、データ値が異なるバイナリ値を有する場合には、選択する回路が、第１の電流の流れおよび第２の電流の流れを組み合わせない（例えば、これらの電流の流れのうちの１つが２３０を通って流れることを可能にするが、これらの電流の流れのうちのもう一方は２３０を通って流れることを防がれる）ことを選択するように、各連続ビットのデータ値と、同時に発生する遅延ビットのデータ値とに応答し得る（例えば、Ｓｐ０、Ｓｐ１、Ｓｐ２およびＳｐ３はＤ０およびＤ１に様々に応答し、Ｓｐ０、Ｓｐ１、Ｓｐ２およびＳｐ３は、プレタップ信号およびメインタップ信号に様々に応答する）。
【００８４】
ここで要約されるような回路において、組み合わせることは、第１の電流の流れおよび第２の電流の流れのうちの一方を、第１の電流の流れおよび第２の電流の流れのうちのもう一方から減算することであり得る（例えば、Ｉ＋Ｉｐは、２３０を通って１つの方向に流れるが、２＊Ｉｐは、２３０を通って反対の方向に流れ、このことは、結果として、これらの電流のうちの１つをもう１つから減算する）。
【００８５】
ここで要約されるような回路において、第１の電流の流れおよび第２の電流の流れのうちの一方は、第１の電流の流れおよび第２の電流の流れのうちのもう一方よりも大きくあり得る（例えば、Ｉ＋Ｉｐが２＊Ｉｐよりも大きい）。
【００８６】
ここで要約されるような回路において、電流の流れが組み合わされない場合に、シリアルデータ出力信号における連続ビットが基づく、第１の電流の流れおよび第２の電流の流れのうちの一方は、第１の電流の流れおよび第２の電流の流れのうちのもう一方よりも大きくあり得る（例えば、Ｉ＋Ｉｐが２＊Ｉｐよりも大きい）。
【００８７】
ここで要約されるような回路は、選択を行う回路が常に組み合わせる（例えば、０に等しいモード制御が、Ｓｐ０を常にＳｐ３とタンデムで動作させ、Ｓｐ１を常にＳｐ２とタンデムで動作させる）ことを選択するように選択を行う回路の動作を修正するオプションで使用可能な回路（例えば、０とラベルされ、モード制御が０のときに選択されるｍｕｘ２７０および２７２の入力）をさらに含み得る。このような回路において、オプションで使用可能な回路が、選択を行う回路が常に組み合わせることを選択するようにさせる場合には、組み合わせることは、シリアルデータ信号内のビットが同時発生した遅延ビットとは異なるデータ値を有する場合に第１の電流の流れと第２の電流の流れとを加算し得（例えば、２３０において、Ｉ＋Ｉｐが２＊Ｉｐに加算されるか、または電流ソースが図１５のように修正される場合には、２３０において、ＩがＩｐに加算される）、そうでない場合には、組み合わせることは、第１の電流の流れと第２の電流の流れとを互いに減算し得る（例えば、２３０において、Ｉ＋Ｉｐが２＊Ｉｐから減算されるか、または電流ソースが図１５のように修正される場合には、２３０において、ＩがＩｐから減算される）。あるいは、またはさらに、このような回路は、オプションで使用可能な回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素（例えば、３２０）をさらに含み得る。
【００８８】
本開示のなお他の起こり得る特定の局面を要約すると、シリアルデータ信号を伝送する回路は、直前のビットと同一のデータ値を有するビットにデエンファシスを与える回路を含み得る。このことは、例えば、図１４のＤＥ１およびＤＥ２ならびに図１６のＤＥ１’およびＤＥ２’のようなＶｏｕｔ移行を引き起こす回路をいい得る。この場合には、「デエンファシス」は、（１）ビットが直前のビットと異なる場合にＶｏｕｔがあるビット（Ｄ０）に対して有していた値から、（２）ビットＤ０がＤ１になり、次のビットＤ０がビットＤ１と同一のデータ値を有する場合にＶｏｕｔが有している値までの、Ｖｏｕｔの絶対値における減少をいう。ここで要約される回路は、直前のビットと異なるデータ値を有するビットにプレエンファシスを選択的に与える回路をさらに含み得る。このことは、例えば、図１６におけるＰＲＥ１’、ＰＲＥ２’、ＰＲＥ３’およびＰＲＥ４’のようなＶｏｕｔ移行を引き起こす回路をいい得る。この場合には、「プレエンファシス」は、Ｖｏｕｔの結果生じる絶対値が、ビット（Ｄ０）およびその直前のビット（Ｄ１）によってそれぞれ制御される電流の加算（例えば、ＩおよびＩｐ）によって増加される。ここで要約される回路は、シリアルデータ信号が閾値ビットレートよりも小さいビットレートを有する場合にのみ、プレエンファシスを選択的に与える回路を有効にする回路をさらに含み得る。これは、例えば、モード制御信号によって制御される回路要素をいい得、これはビットレートが閾値ビットレートを超える場合にこの段落で言及した種類のプレエンファシスをオフにし、モード制御信号は、結果としてロジック１に設定される。
【００８９】
本開示のさらに他の起こり得る局面を要約すると、シリアルデータ信号を伝送する回路であって、デエンファシスを有するシリアルデータ信号内の選択されたビットを伝送する回路を含み得る。このことは、例えば、図１４のＤＥ１およびＤＥ２ならびに図１６のＤＥ１’およびＤＥ２’のようなＶｏｕｔ移行を引き起こす回路をいい得る。（さらなる議論については直前の段落の対応する部分を参照されたい）。この段落において要約される回路は、プレエンファシスを有するシリアルデータ信号内の選択されたビットを選択的に伝送する回路をさらに含み得る。これは、例えば、図１６におけるＰＲＥ１’、ＰＲＥ２’、ＰＲＥ３’およびＰＲＥ４’のようなＶｏｕｔ移行を引き起こす回路をいい得る。（さらなる議論については直前の段落の対応する部分を参照されたい）。この段落で要約される回路は、シリアルデータ信号は閾値ビットレートよりも小さいビットレートを有する場合にのみ選択的に伝送する該回路を有効にする回路をさらに含み得る。これは、例えば、モード制御信号によって制御された回路要素をいい得る。（さらなる議論については直前の段落の対応する部分を参照されたい）。
【００９０】
前述は本開示の原理の単なる例示であることと、様々な修正が本開示の範囲および精神から逸脱することなしに当業者によってなされ得ることとが理解される。例えば、図１３または図１９に示される特定の制御論理が単なる例示であり、図１３または図１９に示されるものと基本的かつ論理的に均等な他の回路が必要に応じて代わりに使用され得る。
【符号の説明】
【００９１】
１００ ドライバ
２００ ドライバ回路
２１０、２１６、２２０、２２６ 電流ソース
２２２ａ、２２４ａ スイッチ
２２２ｂ、２２４ｂ ポストタップスイッチ
【特許請求の範囲】
【請求項１】
シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路であって、該回路は、
各次のビットのデータ値を示す方向に回路要素内に第１の電流を流す第１の回路と、
１つのビットが、該１つのビットの直前にあるビットと同一のデータ値を有する条件に応答して、該第１の電流とは反対の方向に該回路要素内において流れるように第２の電流を流す第２の回路と、
該回路要素における正味の電流の量および方向に基づいて、シリアルデータ出力信号を生成する第３の回路と
を備える、回路。
【請求項２】
前記回路要素はレジスタを備える、請求項１に記載の回路。
【請求項３】
前記第１の回路は、
第１の電流を提供する第１の電流ソース回路と、
各次のビットのデータ値に応答して、ビットのデータ値が第１のバイナリ値を有する場合に、第１の方向に該レジスタを通って流れるように該第１の電流を方向付け、そして、該ビットのデータ値が第２のバイナリ値を有する場合に、該第１の方向とは反対の第２の方向に該レジスタを通って流れるように該第１の電流を方向付ける、第１のスイッチング回路と
を備える、請求項２に記載の回路。
【請求項４】
前記第２の回路は、
第２の電流を提供する第２の電流ソース回路と、
各次のビットのデータ値および各次のビットの直前のビットのデータ値に応答して、１つのビットのデータ値が該１つのビットの直前のビットのデータ値と異なる場合には、該第２の電流が前記レジスタを流れることを防ぎ、そうでない場合には、該レジスタを通る前記第１の電流の流れの方向とは反対の方向に、該レジスタを通って流れるように該第２の電流を方向付ける第２のスイッチング回路と
を備える、請求項３に記載の回路。
【請求項５】
前記第３の回路は、
前記レジスタにわたる電圧差を示す出力接続を備える、請求項４に記載の回路。
【請求項６】
オプションで使用可能な第４の回路をさらに備え、該第４の回路は、前記１つのビットが、該１つのビットの直前のビットとは異なるデータ値を有する条件に応答して、第３の電流を、前記回路要素中の前記第１の電流の流れと同一の方向に該回路要素中を流れさせる、請求項１に記載の回路。
【請求項７】
前記オプションで使用可能な第４の回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、請求項６に記載の回路。
【請求項８】
前記第２の電流を提供する電流ソース回路をさらに備え、前記オプションで使用可能な第４の回路は、
第３の電流を生成するために該電流ソース回路から電流を経路指定するスイッチング回路をさらに備える、請求項６に記載の回路。
【請求項９】
前記第１の電流は前記第２の電流よりも大きい大きさを有する、請求項１に記載の回路。
【請求項１０】
シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える方法であって、該方法は、
１つのビットが、該１つのビットの直前にあるビットと異なるデータ値を有する場合には、該１つのビットのデータ値を示し、該１つのビットの直前にあるビットのデータ値に関連することなしに生成される第１の電流に基づいて、該１つのビットに対応するシリアルデータ出力信号ビットを生成することと、
該１つのビットが、該１つのビットの直前にあるビットと同一のデータ値を有する場合には、第２の電流によって低減された該第１の電流に基づいて、該１つのビットに対応する該シリアルデータ出力信号ビットを生成することと
を包含する、方法。
【請求項１１】
前記第２の電流は前記第１の電流の大きさよりも小さい大きさを有する、請求項１０に記載の方法。
【請求項１２】
前記第１の電流は、電流要素における前記第１の電流の流れの方向によって前記１つのビットのデータ値を示す、請求項１０に記載の方法。
【請求項１３】
前記第１の電流は、前記第２の電流によって低減される場合には、該第２の電流は、前記回路要素内の該第１の電流の流れの方向とは反対の方向で該回路要素内で流れるようにされる、請求項１２に記載の方法。
【請求項１４】
シリアルデータ信号にプレエンファシスを与える回路であって、
該シリアルデータ信号内の各連続ビットに応答して、該連続ビットを示す第１の電流の流れを引き起こす第１の回路と、
遅延ビットの連続を生成するために、該各連続ビットを１単位間隔（「ＵＩ」）だけ遅延させる遅延回路と、
各連続遅延ビットに応答して、該各連続遅延ビットを示す第２の電流の流れを引き起こす第２の回路と、
該第１の電流の流れおよび該第２の電流の流れを（１）組み合わせることと、（２）組み合わせないこととの間で選択を行う回路であって、該電流の流れが組み合わされる場合には、該シリアルデータ出力信号内の連続ビットが、該組み合わされた電流の流れに基づき、そして、該電流の流れが組み合わされない場合には、該シリアルデータ出力信号内の連続ビットは、該第１の電流の流れおよび該第２の電流の流れのうちの１つのみに基づく、回路と
を備える、回路。
【請求項１５】
前記選択を行う回路は、前記各連続ビットのデータ値と、同時に発生する遅延ビットのデータ値とに応答し、該データ値が同一のバイナリ値を有する場合には、該選択する回路が、前記第１の電流の流れおよび前記第２の電流の流れを組み合わせることを選択し、該データ値が異なるバイナリ値を有する場合には、該選択する回路が、該第１の電流の流れおよび該第２の電流の流れを組み合わせないことを選択する、請求項１４に記載の回路。
【請求項１６】
前記組み合わせることは、前記第１の電流の流れおよび前記第２の電流の流れのうちの一方を、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方から減算することである、請求項１４に記載の回路。
【請求項１７】
前記第１の電流の流れおよび前記第２の電流の流れのうちの一方は、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方よりも大きい、請求項１４に記載の回路。
【請求項１８】
前記電流の流れが組み合わされない場合に、前記シリアルデータ出力信号内の連続ビットが基づく、前記第１の電流の流れおよび前記第２の電流の流れのうちの一方は、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方よりも大きい、請求項１４に記載の回路。
【請求項１９】
オプションで使用可能な回路をさらに備え、該オプションで使用可能な回路は、前記選択を行う回路が常に組み合わせることを選択するように選択を行うように該回路の動作を修正する、請求項１４に記載の回路。
【請求項２０】
前記オプションで使用可能な回路が、前記選択を行う回路が常に組み合わせることを選択するようにさせる場合には、該組み合わせることは、前記シリアルデータ信号内のビットが同時発生した遅延ビットとは異なるデータ値を有する場合に前記第１の電流の流れおよび前記第２の電流の流れを加算し、そうでない場合には、該組み合わせることは、該第１の電流の流れおよび該第２の電流の流れを互いに減算する、請求項１９に記載の回路。
【請求項２１】
前記オプションで使用可能な回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、請求項１９に記載の回路。
【請求項２２】
シリアルデータ信号を伝送する回路であって、
直前のビットと同一のデータ値を有するビットにデエンファシスを与える回路と、
直前のビットと異なるデータ値を有するビットにプレエンファシスを選択的に与える回路と、
該シリアルデータ信号は閾値ビットレートよりも小さいビットレートを有する場合にのみ、該プレエンファシスを選択的に与える回路を有効にする回路と
を備える、回路。
【請求項２３】
前記デエンファシスを与える回路は、
前記ビットおよび前記直前のビットが同一のデータ値を有する場合には、第１の電流の流れおよび第２の電流の流れを互いから減算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第１の電流および該第２の電流を経路指定する回路を備える、請求項２２に記載の回路。
【請求項２４】
前記選択的にプレエンファシスを与える回路は、
前記ビットおよび前記直前のビットが異なるデータ値を有する場合に、第１の電流の流れおよび第２の電流の流れを互いに加算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第１の電流および該第２の電流を経路指定する回路を備える、請求項２２に記載の回路。
【請求項２５】
前記有効にする回路は、前記シリアルデータレートが前記閾値ビットレートよりも小さいビットレートを有するときを示すようにプログラム可能である、回路要素を備える、請求項２２に記載の回路。
【請求項２６】
シリアルデータ信号を伝送する回路であって、
デエンファシスを有する該シリアルデータ信号内の選択されたビットを伝送する回路と、
プレエンファシスを有する該シリアルデータ信号内の選択されたビットを選択的に伝送する回路と、
該シリアルデータ信号が閾値ビットレートよりも小さいビットレートを有する場合にのみ該選択的に伝送する回路を有効にする回路と
を備える、回路。
【請求項２７】
前記デエンファシスを有する前記シリアルデータ信号内の選択されたビットを伝送する回路は、直前のビットと同一のデータ値を有するビットにおいて動作する、請求項２６に記載の回路。
【請求項２８】
前記プレエンファシスを有する前記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、直前のビットと異なるデータ値を有するビットにおいて動作する、請求項２６に記載の回路。
【請求項２９】
前記デエンファシスを有する前記シリアルデータ信号内の選択されたビットを伝送する回路は、前記ビットおよび前記直前のビットのデータ値をそれぞれ示す第１の電流と第２の電流とを減算することによって動作する、請求項２７に記載の回路。
【請求項３０】
前記プレエンファシスを有する前記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、前記ビットおよび前記直前のビットのデータ値をそれぞれ示す第１の電流と第２の電流とを加算することによって動作する、請求項２８に記載の回路。
【請求項１】
シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路であって、該回路は、
各次のビットのデータ値を示す方向に回路要素内に第１の電流を流す第１の回路と、
１つのビットが、該１つのビットの直前にあるビットと同一のデータ値を有する条件に応答して、該第１の電流とは反対の方向に該回路要素内において流れるように第２の電流を流す第２の回路と、
該回路要素における正味の電流の量および方向に基づいて、シリアルデータ出力信号を生成する第３の回路と
を備える、回路。
【請求項２】
前記回路要素はレジスタを備える、請求項１に記載の回路。
【請求項３】
前記第１の回路は、
第１の電流を提供する第１の電流ソース回路と、
各次のビットのデータ値に応答して、ビットのデータ値が第１のバイナリ値を有する場合に、第１の方向に該レジスタを通って流れるように該第１の電流を方向付け、そして、該ビットのデータ値が第２のバイナリ値を有する場合に、該第１の方向とは反対の第２の方向に該レジスタを通って流れるように該第１の電流を方向付ける、第１のスイッチング回路と
を備える、請求項２に記載の回路。
【請求項４】
前記第２の回路は、
第２の電流を提供する第２の電流ソース回路と、
各次のビットのデータ値および各次のビットの直前のビットのデータ値に応答して、１つのビットのデータ値が該１つのビットの直前のビットのデータ値と異なる場合には、該第２の電流が前記レジスタを流れることを防ぎ、そうでない場合には、該レジスタを通る前記第１の電流の流れの方向とは反対の方向に、該レジスタを通って流れるように該第２の電流を方向付ける第２のスイッチング回路と
を備える、請求項３に記載の回路。
【請求項５】
前記第３の回路は、
前記レジスタにわたる電圧差を示す出力接続を備える、請求項４に記載の回路。
【請求項６】
オプションで使用可能な第４の回路をさらに備え、該第４の回路は、前記１つのビットが、該１つのビットの直前のビットとは異なるデータ値を有する条件に応答して、第３の電流を、前記回路要素中の前記第１の電流の流れと同一の方向に該回路要素中を流れさせる、請求項１に記載の回路。
【請求項７】
前記オプションで使用可能な第４の回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、請求項６に記載の回路。
【請求項８】
前記第２の電流を提供する電流ソース回路をさらに備え、前記オプションで使用可能な第４の回路は、
第３の電流を生成するために該電流ソース回路から電流を経路指定するスイッチング回路をさらに備える、請求項６に記載の回路。
【請求項９】
前記第１の電流は前記第２の電流よりも大きい大きさを有する、請求項１に記載の回路。
【請求項１０】
シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える方法であって、該方法は、
１つのビットが、該１つのビットの直前にあるビットと異なるデータ値を有する場合には、該１つのビットのデータ値を示し、該１つのビットの直前にあるビットのデータ値に関連することなしに生成される第１の電流に基づいて、該１つのビットに対応するシリアルデータ出力信号ビットを生成することと、
該１つのビットが、該１つのビットの直前にあるビットと同一のデータ値を有する場合には、第２の電流によって低減された該第１の電流に基づいて、該１つのビットに対応する該シリアルデータ出力信号ビットを生成することと
を包含する、方法。
【請求項１１】
前記第２の電流は前記第１の電流の大きさよりも小さい大きさを有する、請求項１０に記載の方法。
【請求項１２】
前記第１の電流は、電流要素における前記第１の電流の流れの方向によって前記１つのビットのデータ値を示す、請求項１０に記載の方法。
【請求項１３】
前記第１の電流は、前記第２の電流によって低減される場合には、該第２の電流は、前記回路要素内の該第１の電流の流れの方向とは反対の方向で該回路要素内で流れるようにされる、請求項１２に記載の方法。
【請求項１４】
シリアルデータ信号にプレエンファシスを与える回路であって、
該シリアルデータ信号内の各連続ビットに応答して、該連続ビットを示す第１の電流の流れを引き起こす第１の回路と、
遅延ビットの連続を生成するために、該各連続ビットを１単位間隔（「ＵＩ」）だけ遅延させる遅延回路と、
各連続遅延ビットに応答して、該各連続遅延ビットを示す第２の電流の流れを引き起こす第２の回路と、
該第１の電流の流れおよび該第２の電流の流れを（１）組み合わせることと、（２）組み合わせないこととの間で選択を行う回路であって、該電流の流れが組み合わされる場合には、該シリアルデータ出力信号内の連続ビットが、該組み合わされた電流の流れに基づき、そして、該電流の流れが組み合わされない場合には、該シリアルデータ出力信号内の連続ビットは、該第１の電流の流れおよび該第２の電流の流れのうちの１つのみに基づく、回路と
を備える、回路。
【請求項１５】
前記選択を行う回路は、前記各連続ビットのデータ値と、同時に発生する遅延ビットのデータ値とに応答し、該データ値が同一のバイナリ値を有する場合には、該選択する回路が、前記第１の電流の流れおよび前記第２の電流の流れを組み合わせることを選択し、該データ値が異なるバイナリ値を有する場合には、該選択する回路が、該第１の電流の流れおよび該第２の電流の流れを組み合わせないことを選択する、請求項１４に記載の回路。
【請求項１６】
前記組み合わせることは、前記第１の電流の流れおよび前記第２の電流の流れのうちの一方を、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方から減算することである、請求項１４に記載の回路。
【請求項１７】
前記第１の電流の流れおよび前記第２の電流の流れのうちの一方は、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方よりも大きい、請求項１４に記載の回路。
【請求項１８】
前記電流の流れが組み合わされない場合に、前記シリアルデータ出力信号内の連続ビットが基づく、前記第１の電流の流れおよび前記第２の電流の流れのうちの一方は、該第１の電流の流れおよび該第２の電流の流れのうちのもう一方よりも大きい、請求項１４に記載の回路。
【請求項１９】
オプションで使用可能な回路をさらに備え、該オプションで使用可能な回路は、前記選択を行う回路が常に組み合わせることを選択するように選択を行うように該回路の動作を修正する、請求項１４に記載の回路。
【請求項２０】
前記オプションで使用可能な回路が、前記選択を行う回路が常に組み合わせることを選択するようにさせる場合には、該組み合わせることは、前記シリアルデータ信号内のビットが同時発生した遅延ビットとは異なるデータ値を有する場合に前記第１の電流の流れおよび前記第２の電流の流れを加算し、そうでない場合には、該組み合わせることは、該第１の電流の流れおよび該第２の電流の流れを互いに減算する、請求項１９に記載の回路。
【請求項２１】
前記オプションで使用可能な回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、請求項１９に記載の回路。
【請求項２２】
シリアルデータ信号を伝送する回路であって、
直前のビットと同一のデータ値を有するビットにデエンファシスを与える回路と、
直前のビットと異なるデータ値を有するビットにプレエンファシスを選択的に与える回路と、
該シリアルデータ信号は閾値ビットレートよりも小さいビットレートを有する場合にのみ、該プレエンファシスを選択的に与える回路を有効にする回路と
を備える、回路。
【請求項２３】
前記デエンファシスを与える回路は、
前記ビットおよび前記直前のビットが同一のデータ値を有する場合には、第１の電流の流れおよび第２の電流の流れを互いから減算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第１の電流および該第２の電流を経路指定する回路を備える、請求項２２に記載の回路。
【請求項２４】
前記選択的にプレエンファシスを与える回路は、
前記ビットおよび前記直前のビットが異なるデータ値を有する場合に、第１の電流の流れおよび第２の電流の流れを互いに加算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第１の電流および該第２の電流を経路指定する回路を備える、請求項２２に記載の回路。
【請求項２５】
前記有効にする回路は、前記シリアルデータレートが前記閾値ビットレートよりも小さいビットレートを有するときを示すようにプログラム可能である、回路要素を備える、請求項２２に記載の回路。
【請求項２６】
シリアルデータ信号を伝送する回路であって、
デエンファシスを有する該シリアルデータ信号内の選択されたビットを伝送する回路と、
プレエンファシスを有する該シリアルデータ信号内の選択されたビットを選択的に伝送する回路と、
該シリアルデータ信号が閾値ビットレートよりも小さいビットレートを有する場合にのみ該選択的に伝送する回路を有効にする回路と
を備える、回路。
【請求項２７】
前記デエンファシスを有する前記シリアルデータ信号内の選択されたビットを伝送する回路は、直前のビットと同一のデータ値を有するビットにおいて動作する、請求項２６に記載の回路。
【請求項２８】
前記プレエンファシスを有する前記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、直前のビットと異なるデータ値を有するビットにおいて動作する、請求項２６に記載の回路。
【請求項２９】
前記デエンファシスを有する前記シリアルデータ信号内の選択されたビットを伝送する回路は、前記ビットおよび前記直前のビットのデータ値をそれぞれ示す第１の電流と第２の電流とを減算することによって動作する、請求項２７に記載の回路。
【請求項３０】
前記プレエンファシスを有する前記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、前記ビットおよび前記直前のビットのデータ値をそれぞれ示す第１の電流と第２の電流とを加算することによって動作する、請求項２８に記載の回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９】
【公開番号】特開２０１１−２３９３７４（Ｐ２０１１−２３９３７４Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１１−９１１０７（Ｐ２０１１−９１１０７）
【出願日】平成２３年４月１５日（２０１１．４．１５）
【特許番号】特許第４８０８２８４号（Ｐ４８０８２８４）
【特許公報発行日】平成２３年１１月２日（２０１１．１１．２）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２３年４月１５日（２０１１．４．１５）
【特許番号】特許第４８０８２８４号（Ｐ４８０８２８４）
【特許公報発行日】平成２３年１１月２日（２０１１．１１．２）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
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