【課題】集積回路上の冗長メモリの試験に際し、冗長メモリにおける不良発生位置を取得する。
【解決手段】スペアのメモリセルをもつ冗長メモリ３０と、冗長メモリ３０に与えるテストパターンと当該テストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるべきデータの期待値とを生成する生成部４１と、生成部４１によって生成された期待値と、第１生成部４１によって生成されたテストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるデータとを比較する比較部４２と、比較部４２の比較結果を記憶する記憶部１０と、比較部４２の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た冗長メモリ３０の位置情報に対応付けて記憶部１０に書き込む一方、比較部４２の比較結果が一致である場合、当該比較結果の記憶部１０への書込を抑止する書込制御部５０Ａと、を有する。 （もっと読む）

【課題】装置構成を小さくする。
【解決手段】フェイルデータ及びアドレスデータをバッファリングする第１バッファ部および第２バッファ部と、第１バッファ部にバッファリングされたフェイルデータを、内部メモリにおける当該フェイルデータに対応するアドレスデータに示されたアドレスにＲＭＷ処理により書き込むアドレスフェイルメモリ部と、試験部から出力されたフェイルデータ及びアドレスデータを第１バッファ部に供給している状態において、第１バッファ部の空き容量が予め定められた第１閾値以下となった場合に、試験部から出力されたフェイルデータ及びアドレスデータを第１バッファ部に代えて第２バッファ部に供給する制御部とを備える試験装置を提供する。 （もっと読む）

【課題】マッチ検出にもとづく条件分岐と、論理比較にもとづく条件判定を動的に制御可能な試験装置を提供する。
【解決手段】マッチ制御回路ＭＣは、マッチフラグがアサートされたとき、ピンの値と期待値と比較結果を示すマッチ信号を生成する。フェイルスタックレジスタ１０は、論理比較器ＤＣの出力値を保持する。フラッシュホールドレジスタ１４は、過去にフェイルが発生していないときにアサートされるスタックパス信号と、マッチ信号とを受け、パターンプログラムに記述される第１制御命令の実行サイクルにおいて生成される第１パターン制御信号に応じた一方を保持し、ホールドマッチ信号として出力する。マッチホールドセレクタ１６は、マッチ信号とホールドマッチ信号とを受け、パターンプログラムに記述される第２制御命令の実行サイクルにおいて生成される第２パターン制御信号に応じた一方をピンマッチ信号として出力する。 （もっと読む）

【課題】ウェハテストのテスト時間を増加させることなく、検出された不良セルがいずれの不良パターンで不良となったのかを検知できるようにすること。
【解決手段】ウェハテスト装置は、第１および第２のテストプログラムを保持する記憶部と、第１のテストプログラムを用いてロット内の複数のウェハのうちの一部のウェハに対するテストを行なうとともに、第２のテストプログラムを用いてロット内の複数のウェハのうちの残部のウェハに対するテストを行なう演算部とを備え、第１のテストプログラムは、ウェハに対して複数の動作テストを実行し、各動作テストが終了するごとにウェハに含まれる不良メモリセルの累積情報を装置の外部に出力し、第２のテストプログラムは、ウェハに対して複数の動作テストを実行し、すべて動作テストが終了した後にウェハに含まれる不良メモリセルの累積情報を装置の外部に出力する。 （もっと読む）

【課題】多値インタフェースを有するＤＵＴを対象として電圧マージン試験を行う。
【解決手段】パターン発生器ＰＧは、ＤＵＴ１に供給すべき試験信号Ｓ１を記述するパターン信号Ｓ_ＰＴＮを発生する。ドライバＤＲは、パターン信号Ｓ_ＰＴＮに応じたレベルを有する試験信号Ｓ１を生成し、ＤＵＴ１に出力する。電圧変調器１０は、ドライバＤＲから出力される試験信号Ｓ１の電圧レベルを、所定の電圧範囲で変化させる。たとえば電圧変調器１０は、試験信号Ｓ１にオフセット成分を重畳する。 （もっと読む）

【課題】フェイルビットマップを速やかに表示し、半導体装置の検査コストの増大を防止できる半導体装置の不良解析システムを提供する。
【解決手段】不良解析システムは、物理フェイルビットマップをメッシュ分割して、一部ビット不良領域のフェイルビットマップ画像データを縮約率毎、チップ毎、レイヤ毎に分類して第１画像データ記憶領域３２に記憶する。また、不良解析システムは、フェイルビットマップ画像データを不良モードの種類毎、縮約率毎、チップ毎、レイヤ毎に分類して第２画像データ記憶領域３４に記憶する。さらに、不良解析システムは、ユーザからの表示形式及び／又は表示領域の指示に基づいて、第１画像データ記憶領域３２又は第２画像データ記憶領域３４からフェイルビットマップ画像データを抽出して結合し、表示部４４に表示する。 （もっと読む）

【課題】 故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路が開示される。
【解決手段】 故障捕捉回路は、複数のチャネルを備え、ＭＵＴに接続するように適合される故障検出回路を含む。故障検出回路は、テスト信号をＭＵＴに与え、そこからの出力信号を処理して故障情報にするように動作する。テスト時間を最小化するために、故障メモリ回路および高速リンクが設けられる。高速リンクは、故障メモリ回路を故障検出回路に接続し、シリアルデータ転送能力をその間に提供する。 （もっと読む）

【課題】高速側判定結果データおよびＤＵＴ判定結果データを同期して表示することが可能な半導体試験装置を実現する。
【解決手段】異なる速度のパターンデータである低速側パターンデータおよび高速側パターンデータを用いて被試験対象デバイスの試験を行い、被試験対象デバイスからの出力信号に応じて低速側判定結果データと高速側判定結果データを取得し、低速側判定結果データと高速側判定結果データの論理和であるＤＵＴ判定結果データと高速側判定結果データを表示部に表示する半導体試験装置において、低速側パターンデータの区切りを示す低速区切り信号の周期毎に高速側判定結果データに含まれるフェイル数をカウントし、カウント値を記憶するフェイル制御部と、カウント値に従って高速側判定結果データをＤＵＴ判定結果データに同期させて表示部に表示させる演算制御部とを備える。 （もっと読む）

【課題】被試験メモリの試験を被試験メモリの容量よりも少ない内部メモリで試験する。
【解決手段】被試験メモリを試験する試験装置であって、被試験メモリの一部のメモリ領域に対応する試験データおよび試験結果の少なくとも一方の試験情報を記憶する内部メモリを有し、被試験メモリを試験する試験用集積回路デバイスと、被試験メモリの全メモリ領域に対応する試験情報を記憶する外部メモリと、外部メモリに接続され、試験対象のメモリ領域に応じた試験情報を外部メモリおよび内部メモリの間で転送するメモリコントローラと、を備える試験装置および試験方法を提供する。 （もっと読む）

【課題】検査コストや解析コスト、製品コストを低減可能な半導体装置の製造方法を提供する。
【解決手段】例えば、ウエハ検査工程（Ｓ１００３）で、半導体ウエハ上のロジック回路を対象とした電気的検査（ロジック部テスト）（Ｓ１００３ａ）と、メモリ回路を対象とした電気的検査（メモリ部テスト）（Ｓ１００３ｂ）を行い、それぞれの検査結果から得られた故障箇所を複合マップ２４上に重ねて表示する。この複合マップ２４を用いると、例えば、ロジック故障２２とメモリ故障２３が併存して分布する領域を判別でき、この領域に対してメモリ故障２３に対する詳細解析を優先的に行うことで、特にロジック故障２２とメモリ故障２３の故障原因が共通であった場合に効率的な詳細解析を行うことが可能となる。 （もっと読む）

【課題】ＤＵＴに入出力される信号間の遅延の検査を短時間で行うことを目的とする。
【解決手段】ＤＵＴ１から出力された応答信号ＳＢ、ＳＣに基づいて良否判定を行う複数のコンパレータ装置３０、４０を備えた半導体試験装置１であって、コンパレータ装置３０は、基準となるストローブ基準信号に対して遅延を与えてストローブ信号ＳＴＢを発生するストローブ信号発生部３４と、コンパレータ装置４０に入力された応答信号ＳＣをストローブ信号発生部３４に入力するための装置間接続経路Ｌ２と、ストローブ信号発生部３４が発生したストローブ信号ＳＴＢのタイミングでＤＵＴ１から入力した応答信号ＳＢを判定する判定部３５と、を備えている。 （もっと読む）

【課題】試験装置のテスタコントローラが、各試験モジュールからデータを受け取ってから、次のリード命令を発行すると、多数の試験モジュールからデータを読み出す場合に、時間がかかる。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスとの間で信号を伝送する複数の試験モジュールと、試験モジュールが格納したデータを、２以上の試験モジュールについて一括して読み出すグループリード命令を出力する試験制御部と、グループリード命令に応じて、２以上の試験モジュールからデータを読み出し、一括して試験制御部に通知する制御インターフェイス部とを備える試験装置および当該試験装置に係る試験方法を提供する。 （もっと読む）

【課題】パターンデータのロード時間を短縮することが可能な半導体試験装置を実現する。
【解決手段】所定チャンネル数のパターンデータとパターンのジャンプを制御するビットをパターンメモリの異なるアドレスに記憶させてＤＵＴの試験をする半導体試験装置において、所定チャンネル数のパターンデータのみを使用してパターンのジャンプを行わない場合に、パターンメモリから読み出されたジャンプを制御するビットをマスクするマスク制御部を設ける。 （もっと読む）

【課題】対外部装置通信用チャンネル数低減と正確・迅速な試験を、簡略化回路構成で可能とする技術の提供。
【解決手段】被検査体の電気試験のための信号処理回路１３０と、電気信号の受け渡しをする回路１３２とを含むテストチップを使用する。信号処理回路１３０は、外部供給パターン情報を基に、信号を発生するフォーマッタ１３４と、信号を基に被検査体駆動信号を発生するドライバー１３６と、被検査体からの応答信号を受けて、被検査体不良信号を受け渡し回路１３２に出力する比較回路１３８とを含む。受け渡し回路１３２は、レイト・ジェネレータ１４４と、不良セルを特定して、外部に出力するフェイル・キャプチャー・コントロール１４６と、基準試験周波数信号を基に、タイミング信号を発生するタイミング・ジェネレータ１４８と、パターン情報を外部から読み出すためのアドレス信号外部に出力するパターン・ジェネレータ１５０とを備える。 （もっと読む）

【課題】メモリに記憶されているデータの更新を頻繁に行う場合であっても処理能力の低下を防止するとができる記憶装置、及び当該記憶装置を備える半導体試験装置を提供する。
【解決手段】記憶装置１は、複数のデータを記憶することができるＤＲＡＭ１４、ＤＲＡＭ１４に書き込まれるデータを記憶するＦＩＦＯメモリ２６、ＤＲＡＭ１４から読み出されるデータを記憶するＦＩＦＯメモリ２７、及びＤＲＡＭ１４に記憶されたデータを更新する場合に、更新されるべきデータがＦＩＦＯメモリ２６又はＦＩＦＯメモリ２７にも記憶されているときにＦＩＦＯメモリ２６又はＦＩＦＯメモリ２７に記憶されたデータを用いて更新すべきデータを生成するライトデータ生成部２２とを備える。 （もっと読む）

【課題】タイミング調整に係る冗長な構成を極力削減することによって、コスト、実装面積、及び故障発生の低減を図ることができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、ＤＵＴ４０から出力される信号と所定の比較信号とを比較するコンパレータ１６ａ，１６ｂが設けられたＩＯピンブロック１６と、コンパレータ１６ａ，１６ｂの比較結果と期待値パターンＥ１とが一致するか否かを所定のタイミングで判定する判定部１８と、判定部１８におけるタイミングの調整に用いられて、入力される信号と所定の比較信号とを比較する調整用コンパレータ部２２とを備えており、判定部１８はコンパレータ１６ａ，１６ｂの比較結果と調整用コンパレータ部２２の比較結果との何れか一方を選択する選択器３１ａ，３１ｂを備える。 （もっと読む）

【課題】ＤＵＴからの信号と所定の期待値との比較を行う比較器とその比較結果であるフェイル情報を記憶するフェイルメモリとの対応付けの自由度を高め、これによりプローブカード等の設計自由度の向上及び製造コストの削減を図ることができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、被試験対象である複数のＤＵＴ２０−１〜２０−ｎから出力される信号と期待値パターンＥ１〜Ｅｍとの比較を行う論理比較器１７−１〜１７−ｍと、論理比較器の各々に対して一意に対応付けられており、論理比較器の比較によって得られるパス／フェイルの判定結果を示すフェイル情報を記憶する複数のフェイルメモリ１９−１〜１９−ｎと、論理比較器とフェイルメモリとの間に設けられ、論理比較器とフェイルメモリとの対応付けを変更する経路変換器１８−１〜１８−ｍとを備える。 （もっと読む）

【課題】コストの低減を図ることができ、且つデータの書き込み及び読み出しに要する時間を短縮することができる記憶装置、及び当該記憶装置を備えることによって半導体デバイスの試験時間を短縮することができる半導体試験装置を提供する。
【解決手段】記憶装置１は、各々の記憶容量が同じであるとともに各々の記憶領域を１つの領域として又は複数の領域に分割して管理可能なメインフェイルメモリ１２ａ〜１２ｄ及びスペアフェイルメモリ１３と、スペアフェイルメモリ１３の記憶領域を複数のメモリバンクＢ１〜Ｂ４に分割してメモリバンクＢ１〜Ｂ４についてインターリーブを行うとともに、メインフェイルメモリ１２ａ〜１２ｄについてインターリーブを行うメモリコントローラ１１とを備える。 （もっと読む）

【課題】消費電力の増大を招くことなくタイミングの可変範囲を拡大することができ、高精度・高分解能のタイミング調整を行うことができ、且つ連続的にタイミングを調整することができるタイミング調整装置、及び当該装置を備える半導体試験装置を提供する。
【解決手段】タイミング調整装置３は、レート信号Ｒ１を発生するレート信号発生部１１と、レート信号発生部１１で発生したレート信号Ｒ１を、レート信号Ｒ１に対して設定された所定の位相角に応じた時間だけ進行又は遅延させる直交変調部１３と、試験パターンＰ２の立ち上がりエッジ位置及び立ち下がりエッジ位置を規定するデータＤ１１，Ｄ２１をそれぞれ記憶し、直交変調部１３で進行又は遅延されたレート信号を用いて、記憶したデータの読み出しが行われるＦＩＦＯメモリ１６ａ，１６ｂとを備える。 （もっと読む）

【課題】工程間で引き継がれるデータの量を削減可能にすることで、そのデータの取り扱いを容易にするとともに試験効率の向上を図ることができる半導体試験装置及び半導体試験方法を提供する。
【解決手段】半導体試験装置２は、前工程から引き継がれる工程間引継データＦ１を用いてリダンダンシ演算を行うリダンダンシ演算部１２と、前工程からの工程間引継データＦ１のうち、予め設定された読込指定情報に合致する種別のデータのみを読み込んでリダンダンシ演算部１２に受け渡す読込制御部１１と、リダンダンシ演算部１２から出力されるデータのうち、予め設定された格納指定情報に合致する種別のデータのみをデータ格納部１４に格納する格納制御部１３と、予め設定された出力指定情報に合致する種別のデータのみをデータ格納部１４から読み出して工程間引継データＦ２として外部に出力する出力制御部１５とを備える。 （もっと読む）