半導体試験装置
【課題】ＤＵＴからの信号と所定の期待値との比較を行う比較器とその比較結果であるフェイル情報を記憶するフェイルメモリとの対応付けの自由度を高め、これによりプローブカード等の設計自由度の向上及び製造コストの削減を図ることができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、被試験対象である複数のＤＵＴ２０−１〜２０−ｎから出力される信号と期待値パターンＥ１〜Ｅｍとの比較を行う論理比較器１７−１〜１７−ｍと、論理比較器の各々に対して一意に対応付けられており、論理比較器の比較によって得られるパス／フェイルの判定結果を示すフェイル情報を記憶する複数のフェイルメモリ１９−１〜１９−ｎと、論理比較器とフェイルメモリとの間に設けられ、論理比較器とフェイルメモリとの対応付けを変更する経路変換器１８−１〜１８−ｍとを備える。
【解決手段】半導体試験装置１は、被試験対象である複数のＤＵＴ２０−１〜２０−ｎから出力される信号と期待値パターンＥ１〜Ｅｍとの比較を行う論理比較器１７−１〜１７−ｍと、論理比較器の各々に対して一意に対応付けられており、論理比較器の比較によって得られるパス／フェイルの判定結果を示すフェイル情報を記憶する複数のフェイルメモリ１９−１〜１９−ｎと、論理比較器とフェイルメモリとの間に設けられ、論理比較器とフェイルメモリとの対応付けを変更する経路変換器１８−１〜１８−ｍとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、周知の通り、被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に対して試験信号を印加し、ＤＵＴから出力される信号と予め定められた期待値とを比較してパス／フェイルを判定することによりＤＵＴの良／不良を試験する。近年においては、ＤＵＴの試験効率を向上させるために、複数ＤＵＴの並列試験が可能である半導体試験装置の開発が盛んに行われている。特に、半導体試験装置の一種であるメモリテスタでは、膨大な数のＤＵＴ（メモリ）を効率良く試験する必要があるため、数百を越えるＤＵＴの並列試験が可能なものも開発されている。
【０００３】
半導体試験装置は、ＤＵＴに対するインターフェイスとして機能するピンエレクトロニスクカードをテストヘッド内に備える。複数ＤＵＴの並列試験が可能な半導体試験装置は、このピンエレクトロニクスカードを多数備えている。ピンエレクトロニクスカードの各々には、ＤＵＴのピン（ＤＵＴピン）と接続されるテスタピン（物理ピン）が複数設けられている。尚、テスタピンの各々には、ＤＵＴに印加する試験信号を生成するドライバ、ＤＵＴから得られる信号と所定の電圧とを比較するコンパレータ、コンパレータから出力される信号と所定の期待値とを比較してパス／フェイルを判定する比較器等が付随して設けられる。
【０００４】
半導体試験装置の動作を統括的に制御するテスタコントローラは、テスタピンの各々に一意に割り当てられたピン番号（物理ピン番号）を用いてテスタピンを管理する訳ではなく、テスタピンの各々を論理ピンとして論理的に管理する。これは、物理ピン番号を用いてテスタピンの管理を行うと、並列試験を行うＤＵＴの数（並列数）が変わる度にＤＵＴの試験に用いられる試験プログラムの変更が必要になり、管理が極めて煩雑になるからである。また、複数のテスタピンを１つの論理ピンに割り付けることで、例えば複数のＤＵＴを１つの論理的なＤＵＴとして管理することも可能になるからである。
【０００５】
以下の特許文献１〜３には、論理ピン番号と物理ピン番号との対応関係が任意に変更可能であり、論理ピンと物理ピンとの割り付け（アサイン）の自由度を高めた半導体試験装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−３２２９７８号公報
【特許文献２】特開２０００−２８６８３号公報
【特許文献３】特開平９−５３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、半導体試験装置の多くは、コスト低減等を図るためにシェアード構成とされている。ここで、シェアード構成とは、ＤＵＴに印加する試験信号を生成するために用いられる試験パターン等を発生するパターン発生器を複数のテスタピンに共通して１つのみ設ける一方で、ＤＵＴから出力されてテスタピンの各々を介して入力される信号のパス／フェイルを判定する比較器をテスタピン毎に設けた構成である。かかるシェアード構成の半導体試験装置においては、パターン発生器と各テスタピンとの間における経路（試験パターンの経路）は半導体試験装置の物理的な構成により制約を生じるため、これをピン選択器により所望の経路に切り替えて信号を印加する手段を有する場合がある一方で、テスタピンと比較器との間の経路、及び比較器とパス／フェイルの判定結果であるフェイル情報を記憶するフェイルメモリとの間の経路は、個々のフェイルメモリが扱うことのできるＤＵＴとの対応関係が一般に固定とされている。
【０００８】
つまり、従来のシェアード構成の半導体試験装置は、論理ピンとテスタピンとの割り付けが、複数のＤＵＴにバッファで配分される元となる各ピン毎に自由であるため、パターン発生器から出力される試験パターン等をピン選択器の選択範囲内で所望のテスタピンに割り振って印加することが可能である。しかしながら、上述の通り、ＤＵＴから出力される信号のパス／フェイルを判定する比較器とフェイルメモリとの間の対応付けが固定であるために制約を生じ、プローブカード（半導体試験装置とＤＵＴとの間に介在してテスタピンとＤＵＴピンとを電気的に接続する治具）等の配置や配線等が上記の対応付けによって制限されてしまい、これによりプローブカードの設計自由度の低下及び製造コストの上昇を招くという問題があった。
【０００９】
本発明は上記事情に鑑みてなされたものであり、ＤＵＴからの信号と所定の期待値との比較を行う比較器とその比較結果であるフェイル情報を記憶するフェイルメモリとの対応付けの自由度を高め、これによりプローブカード等の設計自由度の向上及び製造コストの削減を図ることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体試験装置は、被試験対象である複数の半導体デバイス（２０−１〜２０−ｎ）から出力される信号と所定の期待値（Ｅ１〜Ｅｍ）との比較を行う複数の比較器（１７−１〜１７−ｍ）と、当該比較器の各々に対して一意に対応付けられており、当該比較器の比較によって得られるパス／フェイルの判定結果を示すフェイル情報（Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎ）を記憶する複数のフェイルメモリ（１９−１〜１９−ｎ）とを備える半導体試験装置（１）において、前記比較器と前記フェイルメモリとの間に設けられ、前記比較器と前記フェイルメモリとの対応付けを変更する変換器（１８−１〜１８−ｍ）を備えることを特徴としている。
この発明によると、半導体デバイスから出力される信号と所定の期待値との比較を行う比較器と、比較器の比較によって得られるフェイル情報を記憶するフェイルメモリとの間に設けられた変換器によって比較器とフェイルメモリとの対応付けが変更され、比較器から出力されるフェイル情報が、変更された対応付けに従ってフェイルメモリに記憶される。
また、本発明の半導体試験装置は、前記変換器が、前記半導体デバイス毎のフェイル情報を入力とし、入力される当該フェイル情報の何れか１つを選択して出力する選択回路（３０−１〜３０−ｎ）を複数備えることを特徴としている。
ここで、本発明の半導体試験装置は、前記選択回路の各々が、互いに異なる半導体デバイスのフェイル情報が各々から出力されるように前記フェイル情報の選択を行うことを特徴としている。
或いは、本発明の半導体試験装置は、前記変換器が、前記半導体デバイスの各々から出力される信号のパス／フェイルを示すフェイル情報を入力としており、入力されるフェイル情報を所定のビット数だけ順次シフトするシフタ（４０−１，４０−２）を備えることを特徴としている。
ここで、本発明の半導体試験装置は、前記シフタが、前記フェイル情報を、前記フェイル情報の特定のビット数分だけシフトするバレルシフタであることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、半導体デバイスから出力される信号と所定の期待値との比較を行う比較器と、比較器の比較によって得られるフェイル情報を記憶するフェイルメモリとの間に変換器を設けたため、比較器とフェイルメモリとの対応付けの自由度を高めることができるという効果がある。また、比較器とフェイルメモリとの対応付けの自由度が高まることによって、プローブカード等の半導体試験装置と半導体デバイスとを電気的に接続する治具の設計自由度の向上を高めることができるとともに、製造コストの削減を図ることができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】経路変換器１８−１〜１８−ｍの内部構成を示すブロック図である。
【図３】経路変換器１８−１〜１８−ｍの変形例の内部構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、パターン発生器１１、ピン選択器１２、タイミング発生器１３−１〜１３−ｍ、フォーマッタ１４−１〜１４−ｍ、ドライバ１５−１〜１５−ｎ、コンパレータ１６−１〜１６−ｎ、論理比較器１７−１〜１７−ｍ（比較器）、経路変換器１８−１〜１８−ｍ（変換器）、及びフェイルメモリ１９−１〜１９−ｎを備える。
【００１４】
以上の構成の半導体試験装置１は、ＤＵＴ２０−１〜２０−ｎ（半導体デバイス）に対して試験信号を印加するとともに、ＤＵＴ２０−１〜２０−ｎから出力される信号を用いてＤＵＴ２０−１〜２０−ｎの試験を行う。尚、本実施形態では、上記のＤＵＴ２０−１〜２０−ｎがメモリであって、上記の半導体試験装置１が半導体メモリの試験を行うメモリテスタであるとする。尚、本明細書で用いる変数「ｎ」はＤＵＴの総数、変数「ｍ」はピンの数を意味し、それぞれ２以上の整数である。
【００１５】
また、メモリテスタを用いてＤＵＴ２０−１〜２０−ｎを試験する場合には、実際にはＤＵＴ２０−１〜２０−ｎの各々に対して複数のテスタピンが電気的に接続される。本実施形態では説明を簡単にするために、図１に示す通り、ＤＵＴ２０−１〜２０−ｎに対してそれぞれｍ個のテスタピンが接続されるとする。例えば、ＤＵＴ２０−１についてはｍ個のテスタピンＰ１−１〜Ｐ１−ｍが接続され、ＤＵＴ２０−ｎについてはｍ個のテスタピンＰｎ−１〜Ｐｎ−ｍが接続されるとする。
【００１６】
また、タイミング発生器１３−１〜１３−ｍ、フォーマッタ１４−１〜１４−ｍ、論理比較器１７−１〜１７−ｍ、及び経路変換器１８−１〜１８−ｍは、ＤＵＴ２０−１〜２０−ｎの各々に対して接続されるテスタピンの数と同数のｍ個ずつ設けられるとする。また、フェイルメモリ１９−１〜１９−ｎは、ＤＵＴ２０−１〜２０−ｎの数と同数のｎ個設けられるとする。更に、ドライバ１５−１〜１５−ｎ及びコンパレータ１６−１〜１６−ｎは、テスタピンの総数と同じｍ×ｎ個ずつ設けられるが、図１では一部のみを図示している。
【００１７】
パターン発生器１１は、ＤＵＴ２０−１〜２０−ｎに印加する試験信号を生成するために用いられる試験パターン、及びＤＵＴ２０−１〜２０−ｎから出力される信号のパス／フェイルを判定するために用いられる期待値パターンを生成して出力する。ピン選択器１２は、予め設定されたアサイン（半導体試験装置１内でテスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍを論理的に管理するための論理ピン番号とテスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍの各々に割り当てられている物理ピン番号との対応付け）に基づいて、パターン発生器１１から出力される試験パターン及び期待値パターンの振り分けを行う。
【００１８】
タイミング発生器１３−１〜１３−ｍは、ＤＵＴ２０−１〜２０−ｎに印加する試験信号の印加タイミングを規定するタイミング信号と、期待値パターンを用いた判定タイミングを規定するタイミング信号とを生成する。そして、各々のタイミング信号に基づいてピン選択器１２を介して入力される試験パターン及び期待値パターンのタイミングをそれぞれ調整し、試験パターンＳ１〜Ｓｍ及び期待値パターンＥ１〜Ｅｍ（期待値）としてそれぞれ出力する。
【００１９】
フォーマッタ１４−１〜１４−ｍは、タイミング発生器１３−１〜１３−ｍから出力される試験パターンＳ１〜Ｓｍのフォーマット（波形フォーマット）を所定のフォーマットに変換して出力する。ここで、フォーマッタ１４が変換するフォーマットの代表的なものとしては、例えばＲＺ（Return to Zero）又はＮＲＺ（Non Return to Zero）等のフォーマットが挙げられる。
【００２０】
ドライバ１５−１〜１５−ｎは、フォーマッタ１４−１〜１４−ｍから出力される信号から、ＤＵＴ２０−１〜２０−ｎに印加する試験信号（アナログ信号）を生成する。コンパレータ１６−１〜１６−ｎは、ＤＵＴ２０−１〜２０−ｎの各々から出力される信号と所定の電圧との比較を行う。尚、図１においては図示を省略しているが、テスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍとＤＵＴ２０−１〜２０−ｎとの間には、プローブカードと言われる治具が設置されており、このプローブカードによってテスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍとＤＵＴ２０−１〜２０−ｎとが電気的に接続されている。
【００２１】
論理比較器１７−１〜１７−ｍは、コンパレータ１６−１〜１６−ｎから出力される信号と、タイミング発生器１３−１〜１３−ｍから出力される期待値パターンＥ１〜Ｅｍとを比較してパス／フェイルの判定を行い、その判定結果を示すフェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎを出力する。経路変換器１８−１〜１８−ｍは、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの間に設けられており、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを変更する。尚、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けの変更は、半導体試験装置１を統括制御するコントローラ（テスタコントローラ）の制御の下で行われる。
【００２２】
フェイルメモリ１９−１〜１９−ｎは、論理比較器１７−１〜１７−ｍの各々に対して一意に対応付けられており、論理比較器１７−１〜１７−ｍから出力されて経路変換器１８−１〜１８−ｍを介したフェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎを記憶する。具体的に、フェイルメモリ１９−１〜１９−ｎは、論理比較器１７−１から出力されるフェイル情報Ｆ１−１〜Ｆ１−ｎの何れかに対して一意に対応付けられており、以下同様に、論理比較器１７−ｍから出力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｎの何れかに対して一意に対応付けられている。
【００２３】
尚、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けは固定ではなく、上述した経路変換器１８−１〜１８−ｍによって変更される。また、図１では図示を省略しているが、半導体試験装置１には、ＤＵＴ２０−１〜２０−ｎの試験が終了する度にフェイルメモリ１９−１〜１９−ｎに記憶されたフェイル情報を読み出し、ＤＵＴ２０−１〜２０−ｎの不良救済を行う上で必要なデータを作成するリダンダンシ演算装置が設けられている。
【００２４】
次に、経路変換器１８−１〜１８−ｍの内部構成について詳細に説明する。図２は、経路変換器１８−１〜１８−ｍの内部構成を示すブロック図である。図２に示す通り、経路変換器１８−１〜１８−ｍは、複数のセレクタ３０−１〜３０−ｎ（選択回路）を備える。経路変換器１８−１に設けられるセレクタ３０−１〜３０−ｎは、論理比較器１７−１から出力されるフェイル情報Ｆ１−１〜Ｆ１−ｎを入力としており、入力されるフェイル情報Ｆ１−１〜Ｆ１−ｎの何れか１つを選択して出力する。同様に、経路変換器１８−ｍに設けられるセレクタ３０−１〜３０−ｎは、論理比較器１７−ｍから出力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｎを入力としており、入力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｎの何れか１つを選択して出力する。
【００２５】
経路変換器１８−１〜１８−ｍの各々に設けられるセレクタ３０−１〜３０−ｎは、不図示のテスタコントローラの制御によって、互いに異なるフェイル情報がセレクタ３０−１〜３０−ｎの各々から出力されるように入力されるフェイル情報を選択する。つまり、経路変換器１８−１〜１８−ｍのうちのある経路変換器に設けられたセレクタ３０−１〜３０−ｎから出力されるフェイル情報は互いに異なっており、これらのうちの何れか２つ以上のセレクタから同じフェイル情報が出力されることはない。尚、経路変換器１８−１〜１８−ｍの各々に設けられたセレクタ３０−１〜３０−ｎから出力されるフェイル情報は、フェイルメモリ１９−１〜１９−ｎにそれぞれ入力される。
【００２６】
経路変換器１８−１〜１８−ｍに設けられるセレクタ３０−１〜３０−ｎの各々で選択されるフェイル情報は、ユーザによって作成される試験プログラム中で予め設定される。つまり、上記のテスタコントローラは、試験プログラムに基づいて、試験プログラムの設定に応じたフェイル情報が選択されるようにセレクタ３０−１〜３０−ｎの各々を制御する。試験プログラム中における設定は、セレクタ３０−１〜３０−ｎから同じフェイル情報が出力されない限りにおいて、ユーザが任意に設定することができる。
【００２７】
次に、上記構成における半導体試験装置１の動作について説明する。被試験対象であるＤＵＴ２０−１〜２０−ｎの試験を行う場合には、ユーザは、半導体試験装置１が備えるテストヘッド上にプローブカード等の治具を搭載し、このプローブカード上にＤＵＴ２０−１〜２０−ｎを配置する作業を行う。以上の作業を終えた後に、ユーザが不図示のテスタコントローラに対して使用する試験プログラムを特定して指示し、試験開始の指示を行うとＤＵＴ２０−１〜２０−ｎの試験が開始される。
【００２８】
ＤＵＴ２０−１〜２０−ｎの試験が開始されると、ユーザによって特定された試験プログラムがテスタコントローラに読み込まれ、ピン選択器１２に対するアサインの設定、経路変換器１８−１〜１８−ｍが備えるセレクタ３０−１〜３０−ｎの制御、フォーマッタ１４−１〜１４−ｍにおけるフォーマットの設定等の試験プログラムの内容に応じた各種の初期設定がテスタコントローラによって行われる。以上の初期設定が終了すると、テスタコントローラの制御の下で、パターン発生器１１からの試験パターン及び期待値パターンの出力が開始される。
【００２９】
パターン発生器１１から出力された試験パターン及び期待値パターンはピン選択器１２に入力され、上記の初期設定によって設定されたアサインに従って振り分けが行われてタイミング発生器１３−１〜１３−ｍに出力される。タイミング発生器１３−１〜１３−ｍでは、上記の試験プログラムに従ってタイミング信号が生成され、ピン選択器１２から出力された試験パターン及び期待値パターンのタイミングがそれぞれ調整される。タイミングが調整された試験パターンは試験パターンＳ１〜Ｓｍとしてフォーマッタ１４−１〜１４−ｍにそれぞれ出力され、タイミングが調整された期待値パターンは期待値パターンＥ１〜Ｅｍとして論理比較器１７−１〜１７−ｍにそれぞれ出力される。
【００３０】
フォーマッタ１４−１〜１４−ｍに入力された試験パターンＳ１〜Ｓｍは、先の初期設定の設定に従ったフォーマットに変換されてドライバ１５−１〜１５−ｎに出力される。ドライバ１５−１〜１５−ｎに試験パターンが入力されると、所定の上限電圧及び下限電圧を有し、試験パターンの論理変化に従って電圧が変化する試験信号が生成され、テスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍを介してＤＵＴ２０−１〜２０−ｎにそれぞれ印加される。
【００３１】
試験信号がＤＵＴ２０−１〜２０−ｎに印加されると、その試験信号に応じた信号がＤＵＴ２０−１〜２０−ｎから出力される。尚、ＤＵＴ２０−１〜２０−ｎがメモリである場合には、実際には例えばＤＵＴ２０−１〜２０−ｎが備えるアドレスピンに対してアドレスを特定する信号（試験信号）が印加され、ＤＵＴ２０−１〜２０−ｎに記憶されているデータがデータピンの各々から読み出されて出力されるが、ここでは説明を簡略化している。
【００３２】
ＤＵＴ２０−１〜２０−ｎから出力された信号は、コンパレータ１６−１〜１６−ｎにそれぞれ入力されて所定の電圧と比較され、その比較結果を示す信号の各々がコンパレータ１６−１〜１６−ｎから論理比較器１７−１〜１７−ｍに入力される。そして、論理比較器１７−１〜１７−ｍにおいて、コンパレータ１６−１〜１６−ｎの各々から出力された信号とタイミング発生器１３−１〜１３−ｍから出力された期待値パターンＥ１〜Ｅｍとが比較されてパス／フェイルが判定される。この判定結果は、フェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎとして経路変換器１８−１〜１８−ｍに入力される。
【００３３】
具体的に、フェイル情報Ｆ１−１〜Ｆ１−ｎは経路変換器１８−１に設けられたセレクタ３０−１〜３０−ｎに入力され、フェイル情報Ｆｍ−１〜Ｆｍ−ｎは経路変換器１８−ｍに設けられたセレクタ３０−１〜３０−ｎに入力される（図２参照）。そして、経路変換器１８−１〜１８−ｍに設けられたセレクタ３０−１〜３０−ｎの各々において初期設定で行われた設定に基づいた選択が行われ、セレクタ３０−１〜３０−ｎの各々で選択されたフェイル情報がフェイルメモリ１９−１〜１９−ｎにそれぞれ入力される。
【００３４】
以上の通り、本実施形態では、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの間に、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを変更する経路変換器１８−１〜１８−ｍを備えたため、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを自由に変更することができる。この結果として、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを何ら考慮することなくプローブカードを設計することができ、設計の自由度を高めることができる。
【００３５】
また、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けが固定であった場合には、テスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍとＤＵＴ２０−１〜２０−ｎとを接続する配線が必然的に交差する場合があり、かかる場合にはプローブカードを多層構造にする必要があった。しかしながら、本実施形態では、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを変更してテスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍとＤＵＴ２０−１〜２０−ｎとを接続する配線の交差が生じないようにすることも可能である。このため、プローブカードの層数を低減することができ、プローブカードの製造コストを低減することができる。
【００３６】
次に、経路変換器１８−１〜１８−ｍの変形例について説明する。図３は、経路変換器１８−１〜１８−ｍの変形例の内部構成を示すブロック図である。図３に示す変形例において、経路変換器１８−１〜１８−ｍは、図中の経路変換器４１−１〜４１−ｍと経路変換器４２−１〜４２−ｍとに分割されている。つまり、経路変換器１８−１は経路変換器４１−１と経路変換器４２−１とからなり、経路変換器１８−ｍは経路変換器４１−ｍと経路変換器４２−ｍとからなる。経路変換器１８−１〜１８−ｍのうちの経路変換器１８−１，１８−ｍ以外の他の経路変換器についても同様の構成である。
【００３７】
経路変換器４１−１〜４１−ｍはそれぞれバレルシフタ４０−１を備えている。経路変換器４１−１に設けられたバレルシフタ４０−１は、論理比較器１７−１から出力されるフェイル情報Ｆ１−１〜Ｆ１−ｒ（ｒは１＜ｒ＜ｎを満たす整数であり、例えばｎ／２である）が入力される第１入力端Ｔ１１と、フェイルメモリ１９−１〜１９−ｒに接続された第１出力端Ｔ２１とを備える。また、第１入力端Ｔ１１から入力されたフェイル情報Ｆ１−１〜Ｆ１−ｒが出力される第２出力端Ｔ２２と、経路変換器４２−１に設けられたバレルシフタ４０−２から出力されるフェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎが入力される第２入力端Ｔ１２とを備える。
【００３８】
経路変換器４１−ｍに設けられたバレルシフタ４０−１は、論理比較器１７−ｍから出力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｒが入力される第１入力端と、フェイルメモリ１９−１〜１９−ｒに接続された第１出力端とを備える。また、第１入力端から入力されたフェイル情報Ｆｍ−１〜Ｆｍ−ｒが出力される第２出力端と、経路変換器４２−ｍに設けられたバレルシフタ４０−２から出力されるフェイル情報Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎが入力される第２入力端とを備える。経路変換器４１−１〜４１−ｍのうちの経路変換器４１−１，４１−ｍ以外の他の経路変換器についても同様の構成である。
【００３９】
経路変換器４２−１〜４２−ｍはそれぞれバレルシフタ４０−２を備えている。経路変換器４２−１に設けられたバレルシフタ４０−２は、論理比較器１７−１から出力されるフェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎが入力される第１入力端Ｔ３１と、フェイルメモリ１９−（ｒ＋１）〜１９−ｎに接続された第１出力端Ｔ４１とを備える。また、第１入力端から入力されたフェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎが出力される第２出力端Ｔ４２と、経路変換器４１−１に設けられたバレルシフタ４０−１から出力されるフェイル情報Ｆ１−１〜Ｆ１−ｒが入力される第２入力端とを備える。
【００４０】
経路変換器４２−ｍに設けられたバレルシフタ４０−２は、論理比較器１７−ｍから出力されるフェイル情報Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎが入力される第１入力端と、フェイルメモリ１９−（ｒ＋１）〜１９−ｎに接続された第１出力端とを備える。また、第１入力端から入力されたフェイル情報Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎが出力される第２出力端と、経路変換器４１−ｍに設けられたバレルシフタ４０−１から出力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｒが入力される第２入力端とを備える。経路変換器４２−１〜４２−ｍのうちの経路変換器４２−１，４２−ｍ以外の他の経路変換器についても同様の構成である。
【００４１】
以上の構成の経路変換器は、経路変換器４１−１〜４１−ｍに入力されるフェイル情報Ｆ１−１〜Ｆ１−ｒ，…，Ｆｍ−１〜Ｆｍ−ｒ、及び、経路変換器４２−１〜４２−ｍに入力されるフェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎ，…，Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎを特定のビット数分だけシフトして循環させつつフェイルメモリ１９−１〜１９−ｎに出力する。具体的には、経路変換器４１−１が備えるバレルシフタ４０−１に入力されるフェイル情報Ｆ１−１〜Ｆ１−ｒ、及び経路変換器４２−１が備えるバレルシフタ４０−２に入力されるフェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎを、これらバレルシフタ４０−１，４０−２での各々で特定のビット数分だけシフトしてバレルシフタ４０−１，４０−２間で循環させつつフェイルメモリ１９−１〜１９−ｎに出力する。
【００４２】
また、経路変換器４１−ｍが備えるバレルシフタ４０−１に入力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｒ、及び経路変換器４２−ｍが備えるバレルシフタ４０−２に入力されるフェイル情報Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎを、これらバレルシフタ４０−１，４０−２での各々で特定のビット数分だけシフトしてバレルシフタ４０−１，４０−２間で循環させつつフェイルメモリ１９−１〜１９−ｎに出力する。以上の動作は、経路変換器４１−１〜４１−ｍ，４２−１〜４２−ｍのうちの経路変換器４１−１，４２−１，４１−ｍ，４２−ｍ以外の他の経路変換器についても同様である。
【００４３】
以上の構成によって、入力されるフェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎを任意のビット数だけシフトさせて出力することができる。従って、シフト量を、テスタコントローラが制御することで、図２に示す経路変換器１８−１〜１８−ｍと同様に、試験プログラムの設定内容に応じて、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを任意に変更することができる。
【００４４】
図３に示す経路変換器は、論理比較器１７−１〜１７−ｍから出力されるフェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎを、フェイル情報Ｆ１−１〜Ｆ１−ｒ，…，Ｆｍ−１〜Ｆｍ−ｒからなる第１組と、フェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎ，…，Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎからなる第２組とに分け、第１組を経路変換器４１−１〜４１−ｍの入力とし、第２組を経路変換器４２−１〜４２−ｍの入力としている。これに対し、図２に示す経路変換器１８−１〜１８−ｍは、論理比較器１７−１〜１７−ｍから出力されるフェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎの全てを入力としている。
【００４５】
このため、図２に示す経路変換器１８−１〜１８−ｍの場合には、変数ｎの数が大きくなると飛躍的に経路変換器１８−１〜１８−ｍに入力される信号線の数が増大してしまう。このため、半導体試験装置１の装置構成上の制約等によって信号線の増加を抑制する必要がある場合には、図３に示す経路変換器を用いるのが望ましい。
【００４６】
以上、本発明の一実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、半導体試験装置１がメモリの試験を行うメモリテスタである場合を例に挙げて説明したが、本発明はフェイル情報を格納するフェイルメモリを備える任意の半導体試験装置に適用することができる。
【００４７】
また、上記実施形態では、図１に示す経路変換器１８−１〜１８−ｍが、経路変換器４１−１〜４１−ｍと経路変換器４２−１〜４２−ｍとに分割された変形例（図３）について説明した。しかしながら、経路変換器１８−１〜１８−ｍの分割数は「２」に限られる訳ではなく、任意の分割数にすることができる。また、同図３ではバレルシフタ４０−１，４０−２を備える経路変換器について説明したが、フェイル情報を任意のビットだけ順次シフトさせる機能とセレクタとを組み合わせた構成にすることが可能であれば、本提案の構成の実現は可能である。
【符号の説明】
【００４８】
１ 半導体試験装置
１７−１〜１７−ｍ 論理比較器
１８−１〜１８−ｍ 経路変換器
１９−１〜１９−ｎ フェイルメモリ
２０−１〜２０−ｎ ＤＵＴ
３０−１〜３０−ｎ セレクタ
４０−１，４０−２ バレルシフタ
Ｅ１〜Ｅｍ 期待値パターン
Ｆ１−１〜Ｆ１−ｎ，Ｆｍ−１〜Ｆｍ−ｎ フェイル情報
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、周知の通り、被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に対して試験信号を印加し、ＤＵＴから出力される信号と予め定められた期待値とを比較してパス／フェイルを判定することによりＤＵＴの良／不良を試験する。近年においては、ＤＵＴの試験効率を向上させるために、複数ＤＵＴの並列試験が可能である半導体試験装置の開発が盛んに行われている。特に、半導体試験装置の一種であるメモリテスタでは、膨大な数のＤＵＴ（メモリ）を効率良く試験する必要があるため、数百を越えるＤＵＴの並列試験が可能なものも開発されている。
【０００３】
半導体試験装置は、ＤＵＴに対するインターフェイスとして機能するピンエレクトロニスクカードをテストヘッド内に備える。複数ＤＵＴの並列試験が可能な半導体試験装置は、このピンエレクトロニクスカードを多数備えている。ピンエレクトロニクスカードの各々には、ＤＵＴのピン（ＤＵＴピン）と接続されるテスタピン（物理ピン）が複数設けられている。尚、テスタピンの各々には、ＤＵＴに印加する試験信号を生成するドライバ、ＤＵＴから得られる信号と所定の電圧とを比較するコンパレータ、コンパレータから出力される信号と所定の期待値とを比較してパス／フェイルを判定する比較器等が付随して設けられる。
【０００４】
半導体試験装置の動作を統括的に制御するテスタコントローラは、テスタピンの各々に一意に割り当てられたピン番号（物理ピン番号）を用いてテスタピンを管理する訳ではなく、テスタピンの各々を論理ピンとして論理的に管理する。これは、物理ピン番号を用いてテスタピンの管理を行うと、並列試験を行うＤＵＴの数（並列数）が変わる度にＤＵＴの試験に用いられる試験プログラムの変更が必要になり、管理が極めて煩雑になるからである。また、複数のテスタピンを１つの論理ピンに割り付けることで、例えば複数のＤＵＴを１つの論理的なＤＵＴとして管理することも可能になるからである。
【０００５】
以下の特許文献１〜３には、論理ピン番号と物理ピン番号との対応関係が任意に変更可能であり、論理ピンと物理ピンとの割り付け（アサイン）の自由度を高めた半導体試験装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−３２２９７８号公報
【特許文献２】特開２０００−２８６８３号公報
【特許文献３】特開平９−５３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、半導体試験装置の多くは、コスト低減等を図るためにシェアード構成とされている。ここで、シェアード構成とは、ＤＵＴに印加する試験信号を生成するために用いられる試験パターン等を発生するパターン発生器を複数のテスタピンに共通して１つのみ設ける一方で、ＤＵＴから出力されてテスタピンの各々を介して入力される信号のパス／フェイルを判定する比較器をテスタピン毎に設けた構成である。かかるシェアード構成の半導体試験装置においては、パターン発生器と各テスタピンとの間における経路（試験パターンの経路）は半導体試験装置の物理的な構成により制約を生じるため、これをピン選択器により所望の経路に切り替えて信号を印加する手段を有する場合がある一方で、テスタピンと比較器との間の経路、及び比較器とパス／フェイルの判定結果であるフェイル情報を記憶するフェイルメモリとの間の経路は、個々のフェイルメモリが扱うことのできるＤＵＴとの対応関係が一般に固定とされている。
【０００８】
つまり、従来のシェアード構成の半導体試験装置は、論理ピンとテスタピンとの割り付けが、複数のＤＵＴにバッファで配分される元となる各ピン毎に自由であるため、パターン発生器から出力される試験パターン等をピン選択器の選択範囲内で所望のテスタピンに割り振って印加することが可能である。しかしながら、上述の通り、ＤＵＴから出力される信号のパス／フェイルを判定する比較器とフェイルメモリとの間の対応付けが固定であるために制約を生じ、プローブカード（半導体試験装置とＤＵＴとの間に介在してテスタピンとＤＵＴピンとを電気的に接続する治具）等の配置や配線等が上記の対応付けによって制限されてしまい、これによりプローブカードの設計自由度の低下及び製造コストの上昇を招くという問題があった。
【０００９】
本発明は上記事情に鑑みてなされたものであり、ＤＵＴからの信号と所定の期待値との比較を行う比較器とその比較結果であるフェイル情報を記憶するフェイルメモリとの対応付けの自由度を高め、これによりプローブカード等の設計自由度の向上及び製造コストの削減を図ることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体試験装置は、被試験対象である複数の半導体デバイス（２０−１〜２０−ｎ）から出力される信号と所定の期待値（Ｅ１〜Ｅｍ）との比較を行う複数の比較器（１７−１〜１７−ｍ）と、当該比較器の各々に対して一意に対応付けられており、当該比較器の比較によって得られるパス／フェイルの判定結果を示すフェイル情報（Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎ）を記憶する複数のフェイルメモリ（１９−１〜１９−ｎ）とを備える半導体試験装置（１）において、前記比較器と前記フェイルメモリとの間に設けられ、前記比較器と前記フェイルメモリとの対応付けを変更する変換器（１８−１〜１８−ｍ）を備えることを特徴としている。
この発明によると、半導体デバイスから出力される信号と所定の期待値との比較を行う比較器と、比較器の比較によって得られるフェイル情報を記憶するフェイルメモリとの間に設けられた変換器によって比較器とフェイルメモリとの対応付けが変更され、比較器から出力されるフェイル情報が、変更された対応付けに従ってフェイルメモリに記憶される。
また、本発明の半導体試験装置は、前記変換器が、前記半導体デバイス毎のフェイル情報を入力とし、入力される当該フェイル情報の何れか１つを選択して出力する選択回路（３０−１〜３０−ｎ）を複数備えることを特徴としている。
ここで、本発明の半導体試験装置は、前記選択回路の各々が、互いに異なる半導体デバイスのフェイル情報が各々から出力されるように前記フェイル情報の選択を行うことを特徴としている。
或いは、本発明の半導体試験装置は、前記変換器が、前記半導体デバイスの各々から出力される信号のパス／フェイルを示すフェイル情報を入力としており、入力されるフェイル情報を所定のビット数だけ順次シフトするシフタ（４０−１，４０−２）を備えることを特徴としている。
ここで、本発明の半導体試験装置は、前記シフタが、前記フェイル情報を、前記フェイル情報の特定のビット数分だけシフトするバレルシフタであることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、半導体デバイスから出力される信号と所定の期待値との比較を行う比較器と、比較器の比較によって得られるフェイル情報を記憶するフェイルメモリとの間に変換器を設けたため、比較器とフェイルメモリとの対応付けの自由度を高めることができるという効果がある。また、比較器とフェイルメモリとの対応付けの自由度が高まることによって、プローブカード等の半導体試験装置と半導体デバイスとを電気的に接続する治具の設計自由度の向上を高めることができるとともに、製造コストの削減を図ることができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】経路変換器１８−１〜１８−ｍの内部構成を示すブロック図である。
【図３】経路変換器１８−１〜１８−ｍの変形例の内部構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、パターン発生器１１、ピン選択器１２、タイミング発生器１３−１〜１３−ｍ、フォーマッタ１４−１〜１４−ｍ、ドライバ１５−１〜１５−ｎ、コンパレータ１６−１〜１６−ｎ、論理比較器１７−１〜１７−ｍ（比較器）、経路変換器１８−１〜１８−ｍ（変換器）、及びフェイルメモリ１９−１〜１９−ｎを備える。
【００１４】
以上の構成の半導体試験装置１は、ＤＵＴ２０−１〜２０−ｎ（半導体デバイス）に対して試験信号を印加するとともに、ＤＵＴ２０−１〜２０−ｎから出力される信号を用いてＤＵＴ２０−１〜２０−ｎの試験を行う。尚、本実施形態では、上記のＤＵＴ２０−１〜２０−ｎがメモリであって、上記の半導体試験装置１が半導体メモリの試験を行うメモリテスタであるとする。尚、本明細書で用いる変数「ｎ」はＤＵＴの総数、変数「ｍ」はピンの数を意味し、それぞれ２以上の整数である。
【００１５】
また、メモリテスタを用いてＤＵＴ２０−１〜２０−ｎを試験する場合には、実際にはＤＵＴ２０−１〜２０−ｎの各々に対して複数のテスタピンが電気的に接続される。本実施形態では説明を簡単にするために、図１に示す通り、ＤＵＴ２０−１〜２０−ｎに対してそれぞれｍ個のテスタピンが接続されるとする。例えば、ＤＵＴ２０−１についてはｍ個のテスタピンＰ１−１〜Ｐ１−ｍが接続され、ＤＵＴ２０−ｎについてはｍ個のテスタピンＰｎ−１〜Ｐｎ−ｍが接続されるとする。
【００１６】
また、タイミング発生器１３−１〜１３−ｍ、フォーマッタ１４−１〜１４−ｍ、論理比較器１７−１〜１７−ｍ、及び経路変換器１８−１〜１８−ｍは、ＤＵＴ２０−１〜２０−ｎの各々に対して接続されるテスタピンの数と同数のｍ個ずつ設けられるとする。また、フェイルメモリ１９−１〜１９−ｎは、ＤＵＴ２０−１〜２０−ｎの数と同数のｎ個設けられるとする。更に、ドライバ１５−１〜１５−ｎ及びコンパレータ１６−１〜１６−ｎは、テスタピンの総数と同じｍ×ｎ個ずつ設けられるが、図１では一部のみを図示している。
【００１７】
パターン発生器１１は、ＤＵＴ２０−１〜２０−ｎに印加する試験信号を生成するために用いられる試験パターン、及びＤＵＴ２０−１〜２０−ｎから出力される信号のパス／フェイルを判定するために用いられる期待値パターンを生成して出力する。ピン選択器１２は、予め設定されたアサイン（半導体試験装置１内でテスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍを論理的に管理するための論理ピン番号とテスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍの各々に割り当てられている物理ピン番号との対応付け）に基づいて、パターン発生器１１から出力される試験パターン及び期待値パターンの振り分けを行う。
【００１８】
タイミング発生器１３−１〜１３−ｍは、ＤＵＴ２０−１〜２０−ｎに印加する試験信号の印加タイミングを規定するタイミング信号と、期待値パターンを用いた判定タイミングを規定するタイミング信号とを生成する。そして、各々のタイミング信号に基づいてピン選択器１２を介して入力される試験パターン及び期待値パターンのタイミングをそれぞれ調整し、試験パターンＳ１〜Ｓｍ及び期待値パターンＥ１〜Ｅｍ（期待値）としてそれぞれ出力する。
【００１９】
フォーマッタ１４−１〜１４−ｍは、タイミング発生器１３−１〜１３−ｍから出力される試験パターンＳ１〜Ｓｍのフォーマット（波形フォーマット）を所定のフォーマットに変換して出力する。ここで、フォーマッタ１４が変換するフォーマットの代表的なものとしては、例えばＲＺ（Return to Zero）又はＮＲＺ（Non Return to Zero）等のフォーマットが挙げられる。
【００２０】
ドライバ１５−１〜１５−ｎは、フォーマッタ１４−１〜１４−ｍから出力される信号から、ＤＵＴ２０−１〜２０−ｎに印加する試験信号（アナログ信号）を生成する。コンパレータ１６−１〜１６−ｎは、ＤＵＴ２０−１〜２０−ｎの各々から出力される信号と所定の電圧との比較を行う。尚、図１においては図示を省略しているが、テスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍとＤＵＴ２０−１〜２０−ｎとの間には、プローブカードと言われる治具が設置されており、このプローブカードによってテスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍとＤＵＴ２０−１〜２０−ｎとが電気的に接続されている。
【００２１】
論理比較器１７−１〜１７−ｍは、コンパレータ１６−１〜１６−ｎから出力される信号と、タイミング発生器１３−１〜１３−ｍから出力される期待値パターンＥ１〜Ｅｍとを比較してパス／フェイルの判定を行い、その判定結果を示すフェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎを出力する。経路変換器１８−１〜１８−ｍは、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの間に設けられており、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを変更する。尚、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けの変更は、半導体試験装置１を統括制御するコントローラ（テスタコントローラ）の制御の下で行われる。
【００２２】
フェイルメモリ１９−１〜１９−ｎは、論理比較器１７−１〜１７−ｍの各々に対して一意に対応付けられており、論理比較器１７−１〜１７−ｍから出力されて経路変換器１８−１〜１８−ｍを介したフェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎを記憶する。具体的に、フェイルメモリ１９−１〜１９−ｎは、論理比較器１７−１から出力されるフェイル情報Ｆ１−１〜Ｆ１−ｎの何れかに対して一意に対応付けられており、以下同様に、論理比較器１７−ｍから出力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｎの何れかに対して一意に対応付けられている。
【００２３】
尚、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けは固定ではなく、上述した経路変換器１８−１〜１８−ｍによって変更される。また、図１では図示を省略しているが、半導体試験装置１には、ＤＵＴ２０−１〜２０−ｎの試験が終了する度にフェイルメモリ１９−１〜１９−ｎに記憶されたフェイル情報を読み出し、ＤＵＴ２０−１〜２０−ｎの不良救済を行う上で必要なデータを作成するリダンダンシ演算装置が設けられている。
【００２４】
次に、経路変換器１８−１〜１８−ｍの内部構成について詳細に説明する。図２は、経路変換器１８−１〜１８−ｍの内部構成を示すブロック図である。図２に示す通り、経路変換器１８−１〜１８−ｍは、複数のセレクタ３０−１〜３０−ｎ（選択回路）を備える。経路変換器１８−１に設けられるセレクタ３０−１〜３０−ｎは、論理比較器１７−１から出力されるフェイル情報Ｆ１−１〜Ｆ１−ｎを入力としており、入力されるフェイル情報Ｆ１−１〜Ｆ１−ｎの何れか１つを選択して出力する。同様に、経路変換器１８−ｍに設けられるセレクタ３０−１〜３０−ｎは、論理比較器１７−ｍから出力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｎを入力としており、入力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｎの何れか１つを選択して出力する。
【００２５】
経路変換器１８−１〜１８−ｍの各々に設けられるセレクタ３０−１〜３０−ｎは、不図示のテスタコントローラの制御によって、互いに異なるフェイル情報がセレクタ３０−１〜３０−ｎの各々から出力されるように入力されるフェイル情報を選択する。つまり、経路変換器１８−１〜１８−ｍのうちのある経路変換器に設けられたセレクタ３０−１〜３０−ｎから出力されるフェイル情報は互いに異なっており、これらのうちの何れか２つ以上のセレクタから同じフェイル情報が出力されることはない。尚、経路変換器１８−１〜１８−ｍの各々に設けられたセレクタ３０−１〜３０−ｎから出力されるフェイル情報は、フェイルメモリ１９−１〜１９−ｎにそれぞれ入力される。
【００２６】
経路変換器１８−１〜１８−ｍに設けられるセレクタ３０−１〜３０−ｎの各々で選択されるフェイル情報は、ユーザによって作成される試験プログラム中で予め設定される。つまり、上記のテスタコントローラは、試験プログラムに基づいて、試験プログラムの設定に応じたフェイル情報が選択されるようにセレクタ３０−１〜３０−ｎの各々を制御する。試験プログラム中における設定は、セレクタ３０−１〜３０−ｎから同じフェイル情報が出力されない限りにおいて、ユーザが任意に設定することができる。
【００２７】
次に、上記構成における半導体試験装置１の動作について説明する。被試験対象であるＤＵＴ２０−１〜２０−ｎの試験を行う場合には、ユーザは、半導体試験装置１が備えるテストヘッド上にプローブカード等の治具を搭載し、このプローブカード上にＤＵＴ２０−１〜２０−ｎを配置する作業を行う。以上の作業を終えた後に、ユーザが不図示のテスタコントローラに対して使用する試験プログラムを特定して指示し、試験開始の指示を行うとＤＵＴ２０−１〜２０−ｎの試験が開始される。
【００２８】
ＤＵＴ２０−１〜２０−ｎの試験が開始されると、ユーザによって特定された試験プログラムがテスタコントローラに読み込まれ、ピン選択器１２に対するアサインの設定、経路変換器１８−１〜１８−ｍが備えるセレクタ３０−１〜３０−ｎの制御、フォーマッタ１４−１〜１４−ｍにおけるフォーマットの設定等の試験プログラムの内容に応じた各種の初期設定がテスタコントローラによって行われる。以上の初期設定が終了すると、テスタコントローラの制御の下で、パターン発生器１１からの試験パターン及び期待値パターンの出力が開始される。
【００２９】
パターン発生器１１から出力された試験パターン及び期待値パターンはピン選択器１２に入力され、上記の初期設定によって設定されたアサインに従って振り分けが行われてタイミング発生器１３−１〜１３−ｍに出力される。タイミング発生器１３−１〜１３−ｍでは、上記の試験プログラムに従ってタイミング信号が生成され、ピン選択器１２から出力された試験パターン及び期待値パターンのタイミングがそれぞれ調整される。タイミングが調整された試験パターンは試験パターンＳ１〜Ｓｍとしてフォーマッタ１４−１〜１４−ｍにそれぞれ出力され、タイミングが調整された期待値パターンは期待値パターンＥ１〜Ｅｍとして論理比較器１７−１〜１７−ｍにそれぞれ出力される。
【００３０】
フォーマッタ１４−１〜１４−ｍに入力された試験パターンＳ１〜Ｓｍは、先の初期設定の設定に従ったフォーマットに変換されてドライバ１５−１〜１５−ｎに出力される。ドライバ１５−１〜１５−ｎに試験パターンが入力されると、所定の上限電圧及び下限電圧を有し、試験パターンの論理変化に従って電圧が変化する試験信号が生成され、テスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍを介してＤＵＴ２０−１〜２０−ｎにそれぞれ印加される。
【００３１】
試験信号がＤＵＴ２０−１〜２０−ｎに印加されると、その試験信号に応じた信号がＤＵＴ２０−１〜２０−ｎから出力される。尚、ＤＵＴ２０−１〜２０−ｎがメモリである場合には、実際には例えばＤＵＴ２０−１〜２０−ｎが備えるアドレスピンに対してアドレスを特定する信号（試験信号）が印加され、ＤＵＴ２０−１〜２０−ｎに記憶されているデータがデータピンの各々から読み出されて出力されるが、ここでは説明を簡略化している。
【００３２】
ＤＵＴ２０−１〜２０−ｎから出力された信号は、コンパレータ１６−１〜１６−ｎにそれぞれ入力されて所定の電圧と比較され、その比較結果を示す信号の各々がコンパレータ１６−１〜１６−ｎから論理比較器１７−１〜１７−ｍに入力される。そして、論理比較器１７−１〜１７−ｍにおいて、コンパレータ１６−１〜１６−ｎの各々から出力された信号とタイミング発生器１３−１〜１３−ｍから出力された期待値パターンＥ１〜Ｅｍとが比較されてパス／フェイルが判定される。この判定結果は、フェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎとして経路変換器１８−１〜１８−ｍに入力される。
【００３３】
具体的に、フェイル情報Ｆ１−１〜Ｆ１−ｎは経路変換器１８−１に設けられたセレクタ３０−１〜３０−ｎに入力され、フェイル情報Ｆｍ−１〜Ｆｍ−ｎは経路変換器１８−ｍに設けられたセレクタ３０−１〜３０−ｎに入力される（図２参照）。そして、経路変換器１８−１〜１８−ｍに設けられたセレクタ３０−１〜３０−ｎの各々において初期設定で行われた設定に基づいた選択が行われ、セレクタ３０−１〜３０−ｎの各々で選択されたフェイル情報がフェイルメモリ１９−１〜１９−ｎにそれぞれ入力される。
【００３４】
以上の通り、本実施形態では、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの間に、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを変更する経路変換器１８−１〜１８−ｍを備えたため、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを自由に変更することができる。この結果として、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを何ら考慮することなくプローブカードを設計することができ、設計の自由度を高めることができる。
【００３５】
また、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けが固定であった場合には、テスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍとＤＵＴ２０−１〜２０−ｎとを接続する配線が必然的に交差する場合があり、かかる場合にはプローブカードを多層構造にする必要があった。しかしながら、本実施形態では、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを変更してテスタピンＰ１−１〜Ｐ１−ｍ，…，Ｐｎ−１〜Ｐｎ−ｍとＤＵＴ２０−１〜２０−ｎとを接続する配線の交差が生じないようにすることも可能である。このため、プローブカードの層数を低減することができ、プローブカードの製造コストを低減することができる。
【００３６】
次に、経路変換器１８−１〜１８−ｍの変形例について説明する。図３は、経路変換器１８−１〜１８−ｍの変形例の内部構成を示すブロック図である。図３に示す変形例において、経路変換器１８−１〜１８−ｍは、図中の経路変換器４１−１〜４１−ｍと経路変換器４２−１〜４２−ｍとに分割されている。つまり、経路変換器１８−１は経路変換器４１−１と経路変換器４２−１とからなり、経路変換器１８−ｍは経路変換器４１−ｍと経路変換器４２−ｍとからなる。経路変換器１８−１〜１８−ｍのうちの経路変換器１８−１，１８−ｍ以外の他の経路変換器についても同様の構成である。
【００３７】
経路変換器４１−１〜４１−ｍはそれぞれバレルシフタ４０−１を備えている。経路変換器４１−１に設けられたバレルシフタ４０−１は、論理比較器１７−１から出力されるフェイル情報Ｆ１−１〜Ｆ１−ｒ（ｒは１＜ｒ＜ｎを満たす整数であり、例えばｎ／２である）が入力される第１入力端Ｔ１１と、フェイルメモリ１９−１〜１９−ｒに接続された第１出力端Ｔ２１とを備える。また、第１入力端Ｔ１１から入力されたフェイル情報Ｆ１−１〜Ｆ１−ｒが出力される第２出力端Ｔ２２と、経路変換器４２−１に設けられたバレルシフタ４０−２から出力されるフェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎが入力される第２入力端Ｔ１２とを備える。
【００３８】
経路変換器４１−ｍに設けられたバレルシフタ４０−１は、論理比較器１７−ｍから出力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｒが入力される第１入力端と、フェイルメモリ１９−１〜１９−ｒに接続された第１出力端とを備える。また、第１入力端から入力されたフェイル情報Ｆｍ−１〜Ｆｍ−ｒが出力される第２出力端と、経路変換器４２−ｍに設けられたバレルシフタ４０−２から出力されるフェイル情報Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎが入力される第２入力端とを備える。経路変換器４１−１〜４１−ｍのうちの経路変換器４１−１，４１−ｍ以外の他の経路変換器についても同様の構成である。
【００３９】
経路変換器４２−１〜４２−ｍはそれぞれバレルシフタ４０−２を備えている。経路変換器４２−１に設けられたバレルシフタ４０−２は、論理比較器１７−１から出力されるフェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎが入力される第１入力端Ｔ３１と、フェイルメモリ１９−（ｒ＋１）〜１９−ｎに接続された第１出力端Ｔ４１とを備える。また、第１入力端から入力されたフェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎが出力される第２出力端Ｔ４２と、経路変換器４１−１に設けられたバレルシフタ４０−１から出力されるフェイル情報Ｆ１−１〜Ｆ１−ｒが入力される第２入力端とを備える。
【００４０】
経路変換器４２−ｍに設けられたバレルシフタ４０−２は、論理比較器１７−ｍから出力されるフェイル情報Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎが入力される第１入力端と、フェイルメモリ１９−（ｒ＋１）〜１９−ｎに接続された第１出力端とを備える。また、第１入力端から入力されたフェイル情報Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎが出力される第２出力端と、経路変換器４１−ｍに設けられたバレルシフタ４０−１から出力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｒが入力される第２入力端とを備える。経路変換器４２−１〜４２−ｍのうちの経路変換器４２−１，４２−ｍ以外の他の経路変換器についても同様の構成である。
【００４１】
以上の構成の経路変換器は、経路変換器４１−１〜４１−ｍに入力されるフェイル情報Ｆ１−１〜Ｆ１−ｒ，…，Ｆｍ−１〜Ｆｍ−ｒ、及び、経路変換器４２−１〜４２−ｍに入力されるフェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎ，…，Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎを特定のビット数分だけシフトして循環させつつフェイルメモリ１９−１〜１９−ｎに出力する。具体的には、経路変換器４１−１が備えるバレルシフタ４０−１に入力されるフェイル情報Ｆ１−１〜Ｆ１−ｒ、及び経路変換器４２−１が備えるバレルシフタ４０−２に入力されるフェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎを、これらバレルシフタ４０−１，４０−２での各々で特定のビット数分だけシフトしてバレルシフタ４０−１，４０−２間で循環させつつフェイルメモリ１９−１〜１９−ｎに出力する。
【００４２】
また、経路変換器４１−ｍが備えるバレルシフタ４０−１に入力されるフェイル情報Ｆｍ−１〜Ｆｍ−ｒ、及び経路変換器４２−ｍが備えるバレルシフタ４０−２に入力されるフェイル情報Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎを、これらバレルシフタ４０−１，４０−２での各々で特定のビット数分だけシフトしてバレルシフタ４０−１，４０−２間で循環させつつフェイルメモリ１９−１〜１９−ｎに出力する。以上の動作は、経路変換器４１−１〜４１−ｍ，４２−１〜４２−ｍのうちの経路変換器４１−１，４２−１，４１−ｍ，４２−ｍ以外の他の経路変換器についても同様である。
【００４３】
以上の構成によって、入力されるフェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎを任意のビット数だけシフトさせて出力することができる。従って、シフト量を、テスタコントローラが制御することで、図２に示す経路変換器１８−１〜１８−ｍと同様に、試験プログラムの設定内容に応じて、論理比較器１７−１〜１７−ｍとフェイルメモリ１９−１〜１９−ｎとの対応付けを任意に変更することができる。
【００４４】
図３に示す経路変換器は、論理比較器１７−１〜１７−ｍから出力されるフェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎを、フェイル情報Ｆ１−１〜Ｆ１−ｒ，…，Ｆｍ−１〜Ｆｍ−ｒからなる第１組と、フェイル情報Ｆ１−（ｒ＋１）〜Ｆ１−ｎ，…，Ｆｍ−（ｒ＋１）〜Ｆｍ−ｎからなる第２組とに分け、第１組を経路変換器４１−１〜４１−ｍの入力とし、第２組を経路変換器４２−１〜４２−ｍの入力としている。これに対し、図２に示す経路変換器１８−１〜１８−ｍは、論理比較器１７−１〜１７−ｍから出力されるフェイル情報Ｆ１−１〜Ｆ１−ｎ，…，Ｆｍ−１〜Ｆｍ−ｎの全てを入力としている。
【００４５】
このため、図２に示す経路変換器１８−１〜１８−ｍの場合には、変数ｎの数が大きくなると飛躍的に経路変換器１８−１〜１８−ｍに入力される信号線の数が増大してしまう。このため、半導体試験装置１の装置構成上の制約等によって信号線の増加を抑制する必要がある場合には、図３に示す経路変換器を用いるのが望ましい。
【００４６】
以上、本発明の一実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、半導体試験装置１がメモリの試験を行うメモリテスタである場合を例に挙げて説明したが、本発明はフェイル情報を格納するフェイルメモリを備える任意の半導体試験装置に適用することができる。
【００４７】
また、上記実施形態では、図１に示す経路変換器１８−１〜１８−ｍが、経路変換器４１−１〜４１−ｍと経路変換器４２−１〜４２−ｍとに分割された変形例（図３）について説明した。しかしながら、経路変換器１８−１〜１８−ｍの分割数は「２」に限られる訳ではなく、任意の分割数にすることができる。また、同図３ではバレルシフタ４０−１，４０−２を備える経路変換器について説明したが、フェイル情報を任意のビットだけ順次シフトさせる機能とセレクタとを組み合わせた構成にすることが可能であれば、本提案の構成の実現は可能である。
【符号の説明】
【００４８】
１ 半導体試験装置
１７−１〜１７−ｍ 論理比較器
１８−１〜１８−ｍ 経路変換器
１９−１〜１９−ｎ フェイルメモリ
２０−１〜２０−ｎ ＤＵＴ
３０−１〜３０−ｎ セレクタ
４０−１，４０−２ バレルシフタ
Ｅ１〜Ｅｍ 期待値パターン
Ｆ１−１〜Ｆ１−ｎ，Ｆｍ−１〜Ｆｍ−ｎ フェイル情報
【特許請求の範囲】
【請求項１】
被試験対象である複数の半導体デバイスから出力される信号と所定の期待値との比較を行う複数の比較器と、当該比較器の各々に対して一意に対応付けられており、当該比較器の比較によって得られるパス／フェイルの判定結果を示すフェイル情報を記憶する複数のフェイルメモリとを備える半導体試験装置において、
前記比較器と前記フェイルメモリとの間に設けられ、前記比較器と前記フェイルメモリとの対応付けを変更する変換器を備えることを特徴とする半導体試験装置。
【請求項２】
前記変換器は、前記半導体デバイス毎のフェイル情報を入力とし、入力される当該フェイル情報の何れか１つを選択して出力する選択回路を複数備えることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記選択回路の各々は、互いに異なる半導体デバイスのフェイル情報が各々から出力されるように前記フェイル情報の選択を行うことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記変換器は、前記半導体デバイスの各々から出力される信号のパス／フェイルを示すフェイル情報を入力としており、入力されるフェイル情報を所定のビット数だけ順次シフトするシフタを備えることを特徴とする請求項１記載の半導体試験装置。
【請求項５】
前記シフタは、前記フェイル情報を、前記フェイル情報の特定のビット数分だけシフトするバレルシフタであることを特徴とする請求項４記載の半導体試験装置。
【請求項１】
被試験対象である複数の半導体デバイスから出力される信号と所定の期待値との比較を行う複数の比較器と、当該比較器の各々に対して一意に対応付けられており、当該比較器の比較によって得られるパス／フェイルの判定結果を示すフェイル情報を記憶する複数のフェイルメモリとを備える半導体試験装置において、
前記比較器と前記フェイルメモリとの間に設けられ、前記比較器と前記フェイルメモリとの対応付けを変更する変換器を備えることを特徴とする半導体試験装置。
【請求項２】
前記変換器は、前記半導体デバイス毎のフェイル情報を入力とし、入力される当該フェイル情報の何れか１つを選択して出力する選択回路を複数備えることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記選択回路の各々は、互いに異なる半導体デバイスのフェイル情報が各々から出力されるように前記フェイル情報の選択を行うことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記変換器は、前記半導体デバイスの各々から出力される信号のパス／フェイルを示すフェイル情報を入力としており、入力されるフェイル情報を所定のビット数だけ順次シフトするシフタを備えることを特徴とする請求項１記載の半導体試験装置。
【請求項５】
前記シフタは、前記フェイル情報を、前記フェイル情報の特定のビット数分だけシフトするバレルシフタであることを特徴とする請求項４記載の半導体試験装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１０−２０４０３９（Ｐ２０１０−２０４０３９Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−５２４１９（Ｐ２００９−５２４１９）
【出願日】平成２１年３月５日（２００９．３．５）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年３月５日（２００９．３．５）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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