【課題】磁気メモリの動作不良を抑制する。
【解決手段】本実施形態の磁気抵抗効果素子は、垂直磁気異方性を有し、磁化の向きが可変な記憶層と、垂直磁気異方性を有し、磁化の向きが不変な参照層と、記憶層と参照層との間の非磁性層１１と、磁化の向きが不変なシフト調整層と、を含む。参照層は第１の磁化温度依存性ＬＭ１を有し、シフト調整層は参照層と異なる第２の磁化温度依存性ＬＭ２を有する。メモリ動作温度下において、参照層の漏れ磁場とシフト調整層の漏れ磁場とは互いにキャンセルされ、実装温度下において、参照層の漏れ磁場及びシフト調整層のうち一方に起因するシフト磁界が、記憶層の磁化に印加される。 （もっと読む）

【課題】簡便な半導体装置の評価試験を実現する。
【解決手段】半導体装置１０は、それぞれ内部信号ＭＡを生成する第１及び第２のコアチップＣＣ０，ＣＣ１を備え、第１及び第２のコアチップＣＣ０，ＣＣ１のそれぞれに、貫通電極を介して他方のコアチップとスパイラル接続された第２及び第３のノードＮ_２，Ｎ_３を設け、この第２及び第３のノードＮ_２，Ｎ_３を介して、観測対象の内部信号ＭＡを外部に出力することを技術思想とするものである。こうして出力される複数の内部信号ＭＡを外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。 （もっと読む）

【課題】制御チップと複数の被制御チップが積層されたタイプの半導体装置において、コマンド信号よりも層アドレス信号を早く伝送させる。
【解決手段】互いに異なる層情報を保持する複数の被制御チップＣＣ０〜ＣＣ７と、被制御チップＣＣ０〜ＣＣ７に対して層アドレス信号Ａ１３〜Ａ１５及びコマンド信号ＩＣＭＤを共通に供給する制御チップＩＦとを備える。層アドレス信号Ａ１３〜Ａ１５を構成する各ビットは、複数の第１の貫通電極のうち、被制御チップごとに並列接続された少なくとも２本の貫通電極を経由して伝送され、コマンド信号ＩＣＭＤを構成する各ビットは、出力切り替え回路及び入力切り替え回路によって選択された対応する１本の貫通電極を経由して伝送される。これにより、コマンド信号ＩＣＭＤよりも先に層アドレス信号Ａ１３〜Ａ１５が各被制御チップに到達する。 （もっと読む）

【課題】ＭＲＡＭにおいては、書き込み電流の低減やディスターブ回避を目的に、書き込みに使用する配線を強磁性体膜で覆うクラッド配線構造がよく用いられている。また、高信頼性製品の信頼性確保のためＣｕ配線中に微量のＡｌを添加するＣｕＡｌ配線が広く使用されている。ＭＲＡＭも高信頼性製品に搭載される可能性が高く、信頼性は重要である。しかし、クラッド配線は、もともと配線抵抗が高いＣｕＡｌ配線の配線抵抗を更に上昇させるというデメリットがあるため、両方の技術を同時に使用すると配線抵抗のスペックを満たさなくなる可能性が高い。
【解決手段】本願発明は、多層銅埋め込み配線を有する半導体装置において、ＭＲＡＭメモリセルマトリクス領域を構成する複数の銅埋め込みクラッド配線の銅配線膜を比較的純粋な銅で構成し、これらの配線層よりも下層の銅埋め込み非クラッド配線の銅配線膜を、Ａｌを添加したＣｕＡｌ配線膜とするものである。 （もっと読む）

【課題】外部からの磁場を遮蔽する磁気シールド効果が高い半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面上に形成されたスイッチング素子ＴＲを覆うように形成された層間絶縁膜ＩＩＩ１と、平板状の引出配線ＬＥＬと、引出配線ＬＥＬとスイッチング素子ＴＲとを接続する接続配線ＩＣＬと、磁化の向きが可変とされた磁化自由層ＭＦＬを含み、引出配線ＬＥＬ上に形成された磁気抵抗素子ＴＭＲとを備える。磁化自由層ＭＦＬの磁化状態を変化させることが可能な配線ＤＬと配線ＢＬとを備えている。磁気抵抗素子ＴＭＲが複数並んだメモリセル領域において、磁気抵抗素子ＴＭＲの上部に配置された第１の高透磁率膜ＣＬＡＤ２が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。 （もっと読む）

電子デバイスは、第１の基板及び第２の基板を備える。第１の基板は、第１の基板の少なくとも一部を介して相互に少なくとも実質的に平行な複数の導電性トレースを含む回路を備える。複数のボンドパッドは、第１の基板の表面上に配置されるとともに、複数の導電性トレースの少なくとも２つの上に延在する幅を持つ。複数のビアは、少なくともいくつかの導電性トレースの隣接部から複数のボンドパッドまで延在する。第２の基板は、第１の基板に結合されるとともに、複数の導電性バンプを有する第１の基板上の複数のボンドパッドに接続される回路を備える。更に、メモリデバイスと、電子デバイス及びメモリデバイスを形成する関連方法とが開示され、同様に電子システムも開示されている。 （もっと読む）

【課題】ＭＲＡＭデバイスを含む半導体装置において、外部磁界に対する耐性を向上させることにより、ＭＲＡＭデバイスのデータ保持特性の向上を図ることができる技術を提供する。
【解決手段】ダイパッドＤＰ上にダイアタッチフィルムＤＡＦ１を介して磁気シールド材ＰＭ１を配置する。そして、この磁気シールド材ＰＭ１上にダイアタッチフィルムＤＡＦ２を介して半導体チップＣＨＰを搭載する。さらに、半導体チップＣＨＰ上にダイアタッチフィルムＤＡＦ３を介して磁気シールド材ＰＭ２を配置する。つまり、半導体チップＣＨＰは、磁気シールド材ＰＭ１と磁気シールド材ＰＭ２で挟まれるように配置する。このとき、磁気シールド材ＰＭ２の平面的な面積は、磁気シールド材ＰＭ１の平面的な面積よりも小さくなっているが、磁気シールド材ＰＭ２の厚さは、磁気シールド材ＰＭ１の厚さよりも厚くなっている。 （もっと読む）

【課題】メモリセルサイズの増加を招くことなく、安定的かつ効率的にデータ書込電流を供給可能な構成を備えた薄膜磁性体記憶装置を提供する。
【解決手段】各ビット線ＢＬの両端には、データ書込電流を流すためのビット線ドライバ５０が配置される。各ビット線の一端は、データ読出時に選択メモリセルからの読出データを伝達するための読出選択ゲート６５を介して、データバスＲＤＢ１またはＲＤＢ２と接続される。読出選択ゲート６５は、メモリセルアレイ１０に対して、ビット線ドライバ５０よりも外側に配置される。これにより、データ書込電流の電流経路を短くして、その経路抵抗を低減できるので、データ書込電流の確保が容易になる。 （もっと読む）

【課題】メモリセルサイズの増加を招くことなく、安定的かつ効率的にデータ書込電流を供給可能な構成を備えた薄膜磁性体記憶装置を提供する。
【解決手段】ライトディジット線ＷＤＬは、データ書込電流の供給時に電源配線９０と接続される。ライトディジット線ＷＤＬは、電源配線９０側の末端付近に、ＭＴＪメモリセルの配置位置に対応する定常部分９３と比較して断面積を増大ざせた強化部分９５を有する。これにより、定常部分９３ではＭＴＪメモリセルの最小設計ルールに従った配線幅とすることによってメモリセルを高集積に配置できるとともに、電源配線９０側の末端付近で金属原子の移動による配線幅の減少が生じても、この部分で電流密度が局所的に増大して動作信頼性に影響を与えることを防止できる。 （もっと読む）

スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイのための容量ローディングが減少されたパッドが提供される。パッドは、複数の穴形状の下部金属層、および複数の穴形状の下部金属層の最上層上に形成された平面の上部金属層を含んでいる。 （もっと読む）

【課題】簡易な構成で磁気抵抗素子のデータ書き換え特性の評価を正確に行なうことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、第１の電圧が供給される第１端と、第２端とを有し、データ書き込み時、磁気抵抗素子Ｓにデータを書き込むための書き込み電流が流れ、書き込み電流の方向が書き込みデータの論理値に依存しない書き込み電流線ＤＬと、書き込み電流線ＤＬの第２端に結合される第１導通電極と、第２の電圧が供給される第２導通電極とを有し、データ書き込み時、書き込み電流線ＤＬに書き込み電流を流すことにより、磁気抵抗素子Ｓの磁化に作用する磁場を発生するトランジスタＴＲＤと、第１の電圧が供給される第１のパッドＰＤ１と、第２の電圧が供給される第２のパッドＰＤ４と、半導体装置１０１が備える他の回路に第３の電圧を供給するための第３のパッドＰＤ２，ＰＤ３とを備える。 （もっと読む）

【課題】積層メモリ・ダイを利用する半導体構造とその構造を形成する方法を提供する。
【解決手段】半導体構造は、第１の半導体ダイＤ１と、前記第１の半導体ダイと同一の第２の半導体ダイＤ２を有している。第１の半導体ダイは、第１の識別回路ＩＤと、第１の半導体ダイの表面に、第１の複数個数の入出力パッドＰＩＯ１〜ＰＩＯｎを有している。第２の半導体ダイは、第２の識別回路を有しており、第１および第２の識別回路は、互に異なるプログラムを書き込まれている。第２の半導体ダイは、また、第２の半導体ダイ表面において第２の複数個数の入出力パッドを有している。第１の複数個数の入出力パッドは、各々、垂直方向に一直線上に配列されており、各第２の複数個数の入出力パッドの１個に接続されている。第２の半導体ダイは、第１の半導体ダイに対して垂直方向に一直線上に配列され、第１の半導体ダイに固着されている。 （もっと読む）

【課題】記憶密度を大幅に高めることが可能で、読み取り時間の短縮や消費電力の削減が可能な新規なメモリー装置を提供する。
【解決手段】メモリー装置は、スピン偏極した電子の注入によってメモリー状態が切り換えられるメモリーセルが配列されてなる。メモリーセルは、具体的には、例えば第１の強磁性層１１と第２の強磁性層１２とがスペーサ層１３を介して積層されてなり、第１の強磁性層１１の磁化の向きが固定されるとともに、第２の強磁性層１２の磁化の向きによりメモリー状態が切り換えられる。個々のセル内のメモリー状態は強磁性膜スイッチング層の面内における磁化の２つの安定した配向の１つに対応している。これらの状態は記憶セル内にスピン偏極した電子流を注入することによりスイッチング可能である。 （もっと読む）