【課題】仮想アドレスを物理アドレスに変換するメモリ管理装置が正常に動作しているか否かを確認可能とする。
【解決手段】情報処理装置１は、メモリ１１と、メモリ１１の物理アドレス又はそれに対応する仮想アドレスを指定することで、メモリ１１の物理アドレスに対してデータの読み出し又は書き込みを行うためのシステムプログラムと、システムプログラムを実行するプロセッサ１０と、プロセッサ１０からのメモリ１１に対する仮想アドレスを指定した読み出し及び書き込みにおいて、仮想アドレスを物理アドレスに変換するメモリ管理装置１４を備える。プロセッサ１０は、システムプログラムによって、物理アドレスを指定してデータの書き込みを実施した後、その物理アドレスに対応する仮想アドレスを指定してデータの読み出しを実施して、書き込んだデータと、読み出したデータが一致するか否かを判定する。 （もっと読む）

【課題】十分な消費電力の削減が図ることができるキャッシュメモリ装置を提供する。
【解決手段】キャッシュメモリ装置１００ａは、記憶装置のデータをキャッシュする。キャッシュメモリ装置１００ａは、記憶部１１０ａと、制御部１２０ａと、を備える。記憶部１１０ａは、複数のキャッシュラインを有する。制御部１２０ａは、前記複数のキャッシュラインのうち、前記記憶装置に書き込まれていないデータを含むダーティラインの数が予め定めた所定数を超える場合に、前記ダーティラインのデータを前記記憶装置に書き込む。 （もっと読む）

【課題】キャッシュメモリの複数のセットウエイのレジデンシーを最大にするようにキャッシュメモリアロケーションを交換する方法を提供する。
【解決手段】ビクティムウエイのファーストイン、ファーストアウト（ＦＩＦＯ）交換リストを形成する。ＦＩＦＯ交換リストの深さは、キャッシュセット内の数にほぼ等しい。タグミスアロケーションを生じた場合にのみビクティムウエイをＦＩＦＯ交換リスト上に配置する。ビクティムウエイは任意の以前に選択されたビクティムウエイの後でＦＩＦＯ交換リストのおわりに配置される。ビクティムウエイのイニシャルアロケーションが完了するまで引き止めておくことにより、またはビクティムウエイのイニシャルアロケーションが完了するまで再使用リクエストをリプレイ(replay)することによりビクティムウエイの不完全な先のアロケーションの場合にＦＩＦＯ交換リスト上のビクティムウエイの使用が防止される。 （もっと読む）

【課題】アクセラレータとＣＰＵとの一貫性を維持しながら通信によるノード間の帯域幅の消費を低減する。
【解決手段】ＣＰＵ２１０およびアクセラレータ２２０はマルチプロセッシング環境において個別のノードにクラスターできる。共有メモリ・デバイス２１２、２２２を収容する各ノード０、１は、他のノードでキャッシュされたかもしれない共有メモリのブロックを追跡するディレクトリを維持できる。そのため、コマンドとアドレスは、メモリ位置があるノード以外でキャッシュされたときに限り、他のノードのプロセッサおよびアクセラレータに送信できる。加えて、アクセラレータは一般的にＣＰＵと同じデータにはアクセスしないため、最初の読み出し、書き込み、および同期の操作のみを他のノードに送信できる。データへの中間アクセスは一貫性を保たないで行える。その結果、一貫性を維持するために消費するチップ間の帯域幅を低減できる。 （もっと読む）

【課題】回転式ストレージデバイス（例えば、ハードドライブ）のセクタをキャッシュするために外部メモリデバイスを利用して、システムパフォーマンスを改善するためのシステムおよび方法を提供すること。
【解決手段】外部メモリデバイス（ＥＭＤ）が、コンピューティングデバイス、またはコンピューティングデバイスが接続されたネットワークに接続されたとき、システムは、ＥＭＤを認識し、ディスクセクタによってＥＭＤをポピュレートする。システムは、ディスクセクタに対するＩ／Ｏ読取り要求を、実際のディスクセクタの代わりにＥＭＤキャシュに向けて送る。ＥＭＤの使用は、コンピューティングデバイスにメモリを追加するコストに対してわずかのコストで、コンピューティングデバイスシステムにおけるパフォーマンスおよび生産性を向上させる。 （もっと読む）

【課題】取り外されたキャッシュ装置を再度取り付けた場合に、キャッシュ装置内のキャッシュデータを有効に用いること。
【解決手段】情報処理装置は、メモリと、取り外し要求検出手段と、設定手段と、無効化手段とを具備する。メモリには、キャッシュ装置に格納されているキャッシュデータを管理するための情報が記述されているキャッシュ管理情報が格納される。取り外し要求検出手段は、キャッシュ装置の取り外し要求を検出する。設定手段は、取り外し要求が検出された場合に、キャッシュとしてのキャッシュ装置の使用を中断するキャッシュ無しモードに設定する。無効化手段は、キャッシュ無しモードにおいて記憶装置に第１データを書き込む場合、キャッシュ管理情報内の第１データに対応する第１キャッシュデータに係わる情報を無効化する。 （もっと読む）

【課題】ＲＡＭの使用効率を向上させるデータ処理装置を提供する。
【解決手段】データ処理装置は、ＣＰＵ１０１と、電気的に書き換え可能な不揮発性メモリ１０７と、ＲＡＭ１０５と、ＲＡＭ１０５を、不揮発性メモリ１０７のプログラムをキャッシュするキャッシュメモリとして動作させる制御を行うキャッシュ制御部１０２と、不揮発性メモリ１０７を書き換えるための書き換えプログラムと書き換え用のデータとを格納するメモリとしてＲＡＭ１０５を利用し、当該書き換えプログラムを実行することにより不揮発性メモリ１０７を書き換える書き換えシーケンスを実行するフラッシュ書換部１０６と、キャッシュ制御部１０２およびフラッシュ書換部１０６を択一的に動作させる切換部１０４とを備える。 （もっと読む）

【課題】TLBの機能をキャッシュメモリ上で実現して、回路量の削減を図ることができ、さらにタスク切り替えの応答性が向上したプロセッサを提供する。
【解決手段】仮想アドレスキャッシュメモリは、TLBの書き換えが発生したときにエントリデータの書き換えを行うTLB仮想ページメモリ２１と、仮想ページタグ又はページオフセットをキャッシュインデックスとしてキャッシュデータを保持するデータメモリ２３と、キャッシュインデックスに対応して前記データメモリに記憶された前記キャッシュデータのキャッシュステートを保持するキャッシュステートメモリ２４と、TLBの書き換えが発生したときに、保持している物理アドレスの書き換えを行う第１の物理アドレスメモリ２２と、TLBの書き換えの発生後、データメモリへの前記キャッシュデータを書き込むときに保持している物理アドレスの書き換えを行う第２の物理アドレスメモリ２５とを有する。 （もっと読む）

【課題】複数のメモリ空間のデータをキャッシュメモリにキャッシュするキャッシュメモリ制御回路において、プロセッサの動作周波数の低減及びメモリアクセスのレイテンシの増加をさせることなく、消費電力を低減することができるキャッシュメモリ制御回路を提供する。
【解決手段】キャッシュメモリ制御回路は、それぞれがセット２１ａ〜２１ｄ毎及びメモリ空間A及びB毎に設けられ、それぞれが対応するセットに対応するメモリ空間のデータがいくつ格納されているかをカウントする複数のカウンタ３２ａ〜３２ｄ及び３４ａ〜３４ｄを有する。そして、キャッシュメモリ制御回路は、複数のカウンタ３２ａ〜３２ｄ及び３４ａ〜３４ｄのそれぞれのカウント値に応じて、複数のセット２１ａ〜２１ｄのそれぞれのタグメモリ３８ａ〜３８ｄ及びデータメモリ４０ａ〜４０ｄの活性化を制御する。 （もっと読む）

【課題】アドレス変換すべき有効ビット数をユーザが指定しなくても、効率よくＴＬＢにアドレス変換テーブルをキャッシュする。
【解決手段】アドレス変換装置（１０）は、ＴＬＢ（２０）と、アドレス変換テーブルを参照して、ＴＬＢ（２０）に格納された対をなす論理アドレスおよび物理アドレスに連続する連続アドレス数をカウントし、当該連続アドレス数をアドレスおよび物理アドレスの対に対応付けて格納するとともに、変換対象アドレスがＴＬＢ（２０）に格納された論理アドレスから連続アドレス数の範囲に含まれるか否かを判定し、変換対象アドレスがその範囲に含まれる場合、当該論理アドレスと変換対象アドレスとの差分を、当該論理アドレスと対をなす物理アドレスに加算して、変換物理アドレスを算出するアドレス変換制御部（３０）と、を備えている。 （もっと読む）

【課題】メモリに迅速にアクセスし、かつ、メモリの消費電力を削減すること。
【解決手段】集積回路１は、ＣＰＵ３と、制御回路４とを有している。ＣＰＵ３は、ＣＰＵコア３ａと、メモリ管理部３ｂとを有している。メモリ管理部３ｂは、メモリ２の物理アドレスに関連付けられた仮想アドレスを保管する保管部３１ｂを有している。このメモリ管理部３ｂは、ＣＰＵコア３ａからの仮想アドレスへのアクセス要求に応じて、逐次、保管部３１ｂを参照する。そして、アクセス先の仮想アドレスが存在するか否かを判断し、存在しないと判断した場合、保管部３１ｂの仮想アドレスに対応する物理アドレスの内容を更新した情報を出力する。制御回路４は、メモリ管理部３ｂが出力した情報に含まれる物理アドレスを備えるメモリバンクを制御する。 （もっと読む）

ヒエラルキ型ページテーブルシステム内の最後のレベルのページテーブルが、候補ページテーブルのためにスキャニングされる。候補ページテーブルはラージページに変換され、ヒエラルキ型ページテーブルシステムの最後のレベルの前のレベルのページテーブルエントリが、新たに生成されたラージページに関連付けられるように調整される。ラージページがページテーブルに変換されるべきであるという通知を受け取ると、新しいページテーブルが作成される。新しいページテーブルにおける各エントリは、ラージページの小メモリセグメントに関連付けられる。また、ヒエラルキ型ページテーブルの最後のレベルの１つ前のレベルにおけるページテーブルエントリは、新しいページテーブルに関連付けられるように調整される。
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【課題】ストレージシステムに制御モジュールを順次追加できるように設計されても、上位装置に対して、統一された制御資源として管理できるようにしたストレージ装置及びその制御方法を提供する。
【解決手段】複数の制御モジュールのそれぞれに存在する管理部のうち、複数のモジュールに対して統一的な管理を実行する管理部を設定し、この管理部に管理ユーザがアクセスし、管理ユーザがこの管理部を介して複数のモジュールを統一的に管理するようにした。 （もっと読む）

【課題】通常アクセスモードと同等のキャッシュヒット性能を持ちつつ、可能な限りの低消費電力でキャッシュメモリを動作させることができるキャッシュメモリ制御回路を提供する。
【解決手段】キャッシュメモリ制御回路は、複数のウェイを所定の分割数で分割したキャッシュメモリの各ウェイあるいは２以上のウェイを、所定の順番で選択可能な選択部４２と、各ウェイにおけるキャッシュヒットを検出する比較部３３と、キャッシュヒットを検出すると、選択部４２における各ウェイの選択を停止させる制御部４１と、キャッシュメモリからのリードデータを二つのパスに伝播させて、一方が他方に対して所定の遅延量を有する２つのリードデータを比較する比較部６１，６２を有し、比較部６１，６２における２つのリードデータの一致あるいは不一致に応じて、所定の分割数を変更する分割数変更部１６ｂとを有する。 （もっと読む）

【課題】キャッシュ容量の制御により、システムのスループットを安定させ、かつキャッシュメモリの電力消費を低減させることを可能とするキャッシュメモリ制御装置を提供すること。
【解決手段】キャッシュメモリ１１及び主メモリ１６の間におけるリフィル要求をカウントするリフィルカウンタ１８と、リフィルカウンタ１８によるカウント値に応じてキャッシュ容量を判定するキャッシュ容量判定部１７と、を有し、キャッシュ容量判定部１７は、カウント値が第１の閾値以下、又は第１の閾値未満である場合、キャッシュ容量の削減を指示するキャッシュ容量削減指示信号Ｓｄをキャッシュメモリ１１に対して送出し、カウント値が第１の閾値より大きい値である第２の閾値以上、又は第２の閾値より大きい場合、キャッシュ容量の増加を指示するキャッシュ容量増加指示信号Ｓｉをキャッシュメモリ１１に対して送出する。 （もっと読む）

【課題】複数のＬＳＩでプロセッサを構成する際に、回路構成を簡素にしながらキャッシュメモリの容量が異なるプロセッサを容易に構成する。
【解決手段】プロセッサを含む第１ＬＳＩと、キャッシュメモリを備えた第２ＬＳＩと、第１ＬＳＩと複数の第２ＬＳＩを接続する情報伝達経路とを備えたプロセッサであって、第１ＬＳＩは第２ＬＳＩに対してプロセッサが要求するデータのアドレス情報を情報伝達経路からブロードキャストするアドレス情報発行部を含み、第２ＬＳＩはキャッシュメモリ全体のアドレス情報の一部を格納する部分アドレス情報格納部と、アドレス情報に対応するデータを格納する部分データ格納部と、情報伝達経路にブロードキャストされたアドレス情報と部分アドレス情報格納部に格納されたアドレス情報を比較してキャッシュヒットを判定する比較部とを含み、複数の第２ＬＳＩの比較部が情報伝達経路にそれぞれ接続される。 （もっと読む）

【課題】 要求されたキャッシュ・ラインを各メモリ・ソースにおいて感知された温度値または電力消費値に基づいて、マルチプロセッサ・システムの複数のメモリ・ソースから与えるディレクトリィ・ベースのコヒーレンシ方法、システム及びプログラムを提供する。
【解決手段】 要求されたキャッシュ・ラインを共有するメモリ・ソース（例えば、コア、キャッシュ・メモリ、メモリ・コントローラ等）のそれぞれに温度または電力消費センサを設けることにより、制御論理装置は、温度または電力消費センサからの信号を使用して、許容された電力消費を伴うメモリ・ソースだけに前記要求されたキャッシュ・ラインを要求元に与えることを指示する信号を与えることにより、どのメモリ・ソースが前記要求されたキャッシュ・ラインを与えるかを決定する。 （もっと読む）

【課題】キャッシュメモリからメインメモリへ効率的にデータを書き戻す。
【解決手段】各セクタが有効セクタかどうかを示す論理値を配列した有効性データについて、その有効性データの各ビットとそれに隣接する他のビットの排他的論理和を算出し、その排他的論理和を配列したビット列を、設定された検出範囲にある論理値が真のビットのうち先頭のビットを除外してビットマスクし、そのビット列のうち論理値が真であるビットのビット位置を検出し、当該ビット位置が検出される毎に、当該ビット位置よりも末尾側のビット位置を前記検出範囲として設定する処理を、当該ビット位置が検出されなくなるまで繰り返し、順次検出される当該ビット位置に基づいて、無効セクタが連続する領域ごとに、当該領域に対応するメインメモリのアドレスを算出し、その算出されたアドレスに対し読出コマンドを発行してから、キャッシュセグメントを書き戻す、記憶装置を提供する。 （もっと読む）

プログラム中の命令を圧縮する方法が、プログラム中の命令から一意的な諸ビット・パターンを抽出する段階と、前記一意的なビット・パターン、前記命令および／またはメモリ記憶のサイズから線形計画法定式化または整数計画法定式化を構築する段階とを含む。線形計画法定式化または整数計画法定式化を解いて解を生成しうる。本方法は、前記解に基づいて、前記一意的なビット・パターンの少なくともいくつかをメモリに記憶し前記メモリへの対応するインデックスを新しい圧縮された命令中に入れることによって、前記命令のうち少なくともいくつかを圧縮する段階を含みうる。
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【課題】本発明は、現在のアプリケーションの状態に対して適切なサイズにキャッシュ容量を制御可能なキャッシュ制御回路を提供することを目的とする。
【解決手段】複数のウェイを含むセットアソシアティブ方式のキャッシュメモリを制御するキャッシュ制御回路は、キャッシュメモリの複数のウェイのうち有効データが占めている割合に応じた埋まり具合と、キャッシュメモリがアクセスされた頻度に応じた使用率と、キャッシュメモリへのアクセスのミスの割合に応じたミス率とを求める測定部と、埋まり具合と、使用率と、ミス率とに応じてキャッシュメモリの複数のウェイ毎の起動及び停止を制御する制御部を含むことを特徴とする。 （もっと読む）